KR900017122A - 반도체 장치에 소규모 전기 접촉 설정 방법 - Google Patents

반도체 장치에 소규모 전기 접촉 설정 방법 Download PDF

Info

Publication number
KR900017122A
KR900017122A KR1019890005131A KR890005131A KR900017122A KR 900017122 A KR900017122 A KR 900017122A KR 1019890005131 A KR1019890005131 A KR 1019890005131A KR 890005131 A KR890005131 A KR 890005131A KR 900017122 A KR900017122 A KR 900017122A
Authority
KR
South Korea
Prior art keywords
layer
contact
semiconductor device
electrical contact
conductive
Prior art date
Application number
KR1019890005131A
Other languages
English (en)
Inventor
트리 돈 트렁
데 브루인 렌데르트
케빈 그리프 말톰
고돈 하랄드
Original Assignee
이반 밀러 레르너
엔. 브이. 필립스 글로아이람펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이반 밀러 레르너, 엔. 브이. 필립스 글로아이람펜파브리켄 filed Critical 이반 밀러 레르너
Publication of KR900017122A publication Critical patent/KR900017122A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음

Description

반도체 장치에 소규모 전기 접촉 설정 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 4도는 본 발명의 제1실시예에 따른 방법의 주 단계에 대한 개략적 단면도,
제5도 내지 7도는 본 발명의 제2실시예를 예시하는 유사도.

Claims (5)

  1. 접촉 개구를 반도체 장치를 커버링 하는 절연층으로 부식시킨 후에, 반도체 본체와 접촉시키며 상기 절연층에 부착시키기 위한 제1 전도성 박층과 상기 접촉 개구를 채우기 위해 충분한 두께를 갖는 제2 전도층이 높은 커버링 기능을 보장하는 방법을 사용하여 상기 장치의 표면의 조립체 위에 연속적으로 증착되게 하며, 그후 전도성층의 물질은 상기 절연층의 표면을 노출시키도록 제거되지만, 상기 접촉 개구에서 유지되며, 여기서 그것은 국부적 접촉 스터드를 형성하며, 상기 스터드는 금속 상호 접속구조에 접속되며, 그에 다라서 상기 개구는 덮이게되는 반도체 장치에 소규모 전기 접촉 설정 방법에 있어서, 제1전도층을 증착시킨 후에, 비교적 얇은 소위 분리층이 증착되는데, 상기 층은 전도성 물질로 형성되며, 이것은 제2전도층의 물질에 대해 비선택적으로 부식되며, 이 분리층의 주요 부분은 선택적으로 부식되는데, 이것은 상기 방법의 후속 단계동안에 접촉 개구의 외부에 배치되며 여기서 상기 절연층의 표면이 노출되는 것을 특징으로 하는 반도체 장치에 소규모 전기 접촉 설정 방법.
  2. 제1항에 있어서, 상기 분리층은, 이 작용중에 스토퍼층으로서 사용하기 위해 제2 전도층을 제거하는 동안 실시되는 부식단계에 저항하도록 선택된 물질로 형성되는 것을 특징으로 하는 반도체 장치에 소규모 전기 접촉 설정 방법.
  3. 제1항에 있어서, 상기 분리층의 증착과 제2전도층의 증착 사이에서, 부가적으로 제1전도층과 같은 물질로된 비교적 얇은 장벽층의 증착이 실시되며, 상기 분리층은 이 작용중에 스토퍼층으로서 사용하기 위해 상기 장벽층을 제거하는 동안 실시되는 부식 단계에 저항하도록 선택된 물질로부터 형성된 것을 특징으로 하는 반도체 장치에 소규모 전기 접촉 설정 방법.
  4. 제1 내지3항중 어느 한 항에 임어서, 제1층에 대해서는 텅스텐이 함유된 합금으로 부터, 제2층에 대해서는 텅스텐으로부터 형성되는 제1 및 제2 접촉층이 분리층을 형성하기 위해 선택되는 것을 특징으로 하는 반도체 장치에 소규모 전기 접촉 설정 방법.
  5. 제1 내지 4항중 어느 한 항에 있어서, 상기 분리층의 공칭 두께는 접촉 개구의 최소의 측면 규격의 1/4내지 1/15사이에 놓이도록 선택된 값을 갖는 것을 특징으로 하는 반도체에 소규모 전기 접촉 설정방법.
    ※ 참고사항 : 최초출원 내용에 의햐여 공개하는 것임.
KR1019890005131A 1988-04-22 1989-04-19 반도체 장치에 소규모 전기 접촉 설정 방법 KR900017122A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8805375 1988-04-22
NL8805375 1988-04-22

Publications (1)

Publication Number Publication Date
KR900017122A true KR900017122A (ko) 1990-11-15

Family

ID=67776913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890005131A KR900017122A (ko) 1988-04-22 1989-04-19 반도체 장치에 소규모 전기 접촉 설정 방법

Country Status (1)

Country Link
KR (1) KR900017122A (ko)

Similar Documents

Publication Publication Date Title
KR900002455A (ko) 반도체 집적 소자 제조방법
US4076575A (en) Integrated fabrication method of forming connectors through insulative layers
US6144095A (en) Metallization layer
KR870007565A (ko) 반도체장치 및 그 제조방법
KR890012375A (ko) 전자 장치의 전기적 접속 방법
KR900017172A (ko) 집적회로의 상호 접속배치 제조방법
KR880013239A (ko) 반도체소자의 접속구멍형성 방법
KR910002010A (ko) 반도체 디바이스 제조 방법
KR920700475A (ko) 티타늄-텅스텐 및 선택적 cvd 텅스텐을 사용하는 완전 매립 상호 접속방식
KR0124644B1 (ko) 반도체소자의 다층금속배선의 형성방법
KR930009023A (ko) 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택매립방법
US4816895A (en) Integrated circuit device with an improved interconnection line
KR970064329A (ko) 회로 기판 및 그 형성 방법
US3408271A (en) Electrolytic plating of metal bump contacts to semiconductor devices upon nonconductive substrates
US6753254B2 (en) Method for forming a metallization layer
US3442012A (en) Method of forming a flip-chip integrated circuit
KR900017122A (ko) 반도체 장치에 소규모 전기 접촉 설정 방법
KR870008416A (ko) Vlsi의 인터레벨 접속방법 및 그 구조체
JPH0697663B2 (ja) 半導体素子の製造方法
KR910019176A (ko) 감소된 부식 가능성을 갖는 금속화 시스템 및 이에 의한 반도체 집적회로의 제조방법
JPS6038024B2 (ja) 半導体装置の製造方法
JPH0684832A (ja) 半導体チップ間の電気的接続方法
KR890013738A (ko) 집적회로 기판상의 소자들을 금속화층에 접속하는 방법
KR0137980B1 (ko) 텅스텐 플러그 제조방법
KR840008215A (ko) 다수준 금속화 구조물을 지닌 반도체 디반이스 및 이의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid