KR900008529A - 대용량 기억 디바이스 메모리 시스템에서 오차를 측정 및 감소시키는 방법 및 장치 - Google Patents

대용량 기억 디바이스 메모리 시스템에서 오차를 측정 및 감소시키는 방법 및 장치 Download PDF

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Abstract

내용 없음.

Description

대용량 기억 디바이스 메모리 시스템에서 오차를 측정 및 감소시키는 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 대용량 기억 디바이스 메모리 시스템의 펄스 페어링(Pulse Pairing) 및 전치 보상 오차 파라메타를 변화시키기 위한 본 발명의 바람직한 실시예의 회로다이어그램.
제17도는 본 발명의 펄스 페어링 오차를 측정하는 대체 회로의 다이어그램.

Claims (34)

  1. 대용량 기억 디바이스 메모리 시스템의 펄스 페어링 오차 파라메타, 패턴감도 오차파라메타 및 윈도우 센터링 오차파라메타로 구성하는 세트에서 적어도 하나의 오차과라메타에 대한 최적값을 결정하는 방빕으로서, (a)높은 시스템 오차를 유도하는 고정값으로 상기 세트의 제1파라메타를 세팅하는 단계, (b) (a)단계 다음, 상기 세트의 제2파라메타를 변화시켜 상기 제2파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 시스템의 제2오차 파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  3. 제1항에 있어서, (c)높은 시스템 오차율을 유도하는 고정값으로 상기 제2파라메타를 세팅하는 단계, (d) (c)단계 다음, 상기 세트이 제3파라메타를 변화시켜 상기 파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  4. 제3항에 있어서, 상기 시스템의 제3오차 파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  5. 제1항에 있어서, (e)높은 시스템 오차율을 유도하는 고정값으로 상기 제3파라메타를 세팅하는 단계, (f) (e)단계 다음, 상기 제1파라메타를 변화시켜 상기파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  6. 제5항에 있어서, 상기 시스템의 제1파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  7. 제1항에 있어서, (g)높은 시스템 오차율을 유도하는 고정값으로 상기 제2파라메타를 세팅하는 단계.
    (h) (g) 단계 다음, 상기 제1파라메타를 변화시켜 상기 제1파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  8. 제1항에 있어서, 상기 제3파라메타가 상기 윈도우 센터링 오차 파라메타이며, (b)단계는 Pa가 (b)단계를 이행하는 동안 평균시스템 오차율이며 PO가 상기 높은 시스템 오차율인 경우 Pa〉Po인 기준을 만족시키는 구속되지 않은 패턴인 레스트 패턴을 상기 대용량 기억디바이스 메모리 시스템으로 부터 판독하는 단계를 포함하는 방법.
  9. 제1항에 있어서, 상기 시스템의 자기 디스크 구동 시스템으로 되는 방법.
  10. 제9항에 있어서, 상기 자기디스크 구동 시스템은 적어도 2개의 읽기/쓰기 헤드를 포함하며, 상기 제3파라메타가 상기 윈도우 센터링 오차 파라메타로 되고, (a) 및 (b)단계는 각각의 읽기/쓰기 헤드에 대하여 한번 반복적으로 이행되는 방법.
  11. 대용량 기억 디바이스 메모리 시스템의 오차율을 감소시키는 방법으로서, (a)윈도우 센터링 오차 파라메타, 펄스 페어링 오차 과라메타 및 패턴 감도 오차 파라메타로 구성하는 세트로 부터 선택되는 제1시스템 오차파라메타를 고정 값으로 세팅함으로써 높은 시스템 오차율을 유도하는 단계, (b)상기 세트로 부터 선택된 제2시스템 오차 파라메타를 변화시킴과 아울러 상기 제2시스템 오차 파라메타의 최적값을 결정하도록 상기 시스템 오차율을 모니터하는 단계, (c)상기 제2시스템 오차 파라메타가 최적값으로 되도록 상기 시스텝을 동조시키는 단계를 포함하는 방법.
  12. 제11항에 있어서 (d)상기 제2시스템 오차 파라메타를 세팅함에 따라 높은 시스템 오차율을 고정값으로 유도하는 단계, (e)상기 세트로 부터 선택되는 제3시스템 오차 파라메타를 변화시킴과 아울러 상기 제3시스템 오차 파라메타의 최적값을 결정하도록 상기 시스템 오차율을 모니터 하는 단계, (c)상기 제3시스텔 오차 파라메타가 최적값으로 되도록 상기 시스템을 동조하는 단계를 포함하는 방법.
  13. 제11항에 있어서, 상기 시스템이 자기 디스크 구동 시스템으로 되는 방법.
  14. 제13항에 있어서, 상기 자기디스크 구동 시스템은 적어도 2개의 읽기/쓰기 헤드를 포함하며, 상기 제2시스템 오차 파라메타가 펄스 페어링 오차 파라메타로 되고, (b) 및 (c)단계는 각각의 읽기/쓰기 헤드에 대하여 한번 반복적으로 이행되는 방법.
  15. 제13항에 있어서, 상기 자기디스크 구동시스템은 적어도 2개의 읽기/쓰기 헤드를 포함하며, 상기 제2시스템 오차 파라메타가 패턴감도 오차파라메타로 되고, (b) 및 (c)단계는 각각의 읽기/쓰기 헤드에 대하여 한번 박복적으로 이해되는 방법.
  16. 읽기 모드에서 메모리로 부터 데이타를 판독하도록 동작할 수 있고 쓰기 모드에서 상기 메모리에로 데이타를 기록하도록 동작할 수 있는 대용량 기억디바이스 메모리 시스템으로서 (a)상기 시스템의 특징을 이루는 펄스 페어링 오차 파라메타를 변화시키는 수단, (b)상기 시스템의 특징을 이루는 패턴 감도오차 파라메타를 변화시키는 수단, (c)상기 오차 파라메타 각각이 (a)수단 및 (b)수단에 의해 결정되는 값을 지니는 각각의 시스템 배열과 조합되는 상기 시스템 오차율을 결정하는 수단을 포함하는 시스템.
  17. 제16항에 있어서, (d)상기 시스템의 특징을 이루는 윈도우 센터링 오차 파라메타를 변화시키는 수단을 포함하는 데 용량 기억 디바이스 메모리 시스템.
  18. 제17항에 있어서, 상기 오차 파라메타 각각이 최적값으로 되도록 상기 시스템을 동조시키는수단을 포함하는 데 용량 기억 디바이스 메모리 시스템.
  19. 제16항에 있어서, 상기 오차 파라메타중 적어도 하나를 최적값으로 세팅시킴에 따라 상기 시스템오차율을 감소시키는 수단을 포함하는 데 용량 기억 디바이스 메모리 시스템.
  20. 제16항에 있어서, (a)구성요소는 상기 메모리로 부터 판독된 각각의 데이타 펄스와 조합되는 극성을 동일시하는 수단, 제1가변 지연양에 따라 양극(+)과 조합되는 상기 각각으 펄스를 지연시키는 수단, 상기 제1지연양을 변화시키는 수단, 제2가변 지연양에 따라 음극(-)과 조합되는 상기 각각의 펄스를 지연시키는 수단, 상기 제2지연양을 변화시키는 수단을 포함하는 대용량 기억 디바이스 메모리 시스템.
  21. 제16항에 있어서, (b)구성요소는 데이타 펄스의 제1세트와 전치 보상을 필요로 하지 않으며 메모리로에 기록되는 데이타 펄스의 제2세트를 동일시 하는 수단, 공칭 지연양에 따라 상기 제1세트와 전치보상을 필요로하지 않으며 떼모리에 기록되는 데이타펄스의 제2세트의 각 펄스를 지연시키는 수단, 상기 제1 세트의 각 펄스에 전치보상을 이행하는 수단을 포함하는 대용량기억 디바이스 메모리 시스템.
  22. 제21항에 있어서, (b)구성 요소는 상기 제1세트에 있는 후반 펄스의 제1부분 세트와 상기 제1세트에 있는 전반 펄스의 제2부분 세트를 동일시하는 수단, 공칭 지연 양보다 작은 제1지연 양에 따라 상기 제1부분 세트에 있는 각각의 펄스를 지연시키는 수단, 공칭 지연 양보다 큰 제2지연양에 따라 상기 제1부분 세트에 있는 각각의 펄스를 지연시키는 수단을 포함하는 대 용량 기억 디바이스 메모리 시스템.
  23. 제22항에 있어서, (b)구성 요소와 전기 통신함에 있어서 시스템 제어기를 포함하며, 상기 공칭 지연양과 상기 제1 및 제2지연양은 상기 시스템 제어기에 의해 공급되는 제어신호에 응답하여 변화할 수 있는 대 용량 기억디바이스 메모리 시스템.
  24. 제16항 또는 제23항에 있어서, 상기 메모리가 자기 디스크로 되는 대 용량 기억 디바이스 메모리 시스템.
  25. 읽기 모드에서 메모리로 부터 데이타를 판독하도록 동작할 수 있고 쓰기모드에서 상기 메모리에로 데이타를 기록 하도록 동작찬 수 있는 대 용량 기억 디바이스 메모리 시스템으로서, (a) 제1 읽기/쓰기 헤드, (b) 제2읽기/쓰기 헤드, (c)상기 제1헤드와 상기 제2헤드에 의해 메모리로 부터 판독되어지는 데이타를 선택적으로 동기시키며 윈도우 센터링 오차 파라메타를 특징으로 하는 동기 검정기, (d)상기 시스템의 특징을 이루는 펄스 페어링 오차 파라메타를 변화시키는 수단, (e) 상기 시스템의 특징을 이루는 패 턴 감도 오차 파라메타를 변화시키는 수단, (f)상기 오차 파라메타 각각에 대한 값의 특징을 이루는 각 시스템 배열과 조합되는 상기 시스템을 결정하는 수단을 포함하는 시스템.
  26. 제25항에 있어서, (d)구성요스는 상기 제1헤드를 제외한 상기 시스템의 제1부분을 특징으로 하는 펄스 페어링 오차 파라메타를 변화시키는 수단, 상기 제2헤드를 제외한 시스템의 제2부분을 특징으로 하는 펄스 페어링 오차 파라메타를 변화시키는 수단을 포함하는 시스템.
  27. 제25항에 있어서, (e)구성요소는 상기 제1헤드를 제외한 상기 시스템의 제1부분을 특징으로 하는 패턴감도 오차 파라메타를 변화시키는 수단, 상기 제2헤드를 제외한 상기 시스템의 제2부분을 특징으로 하는 전치보상 오차 파라메타를 변화시키는 수단을 포함하는 시스템.
  28. 제25항에 있어서, 상기 오차 파라메타중 적어도 하나를 최적값으로 세팅함으로써 상기 세스템 오차율을 감소시키는 수단을 포함하는 시스템.
  29. 제25항에 있어서, 상기 오차파라메타 각각이 최적값으로 되도록 상기 시스템을 동조하는 수단을 포함하는 시스템.
  30. 제25항에 있어서, (d)구성요소는 상기 메모리로 부터 판독된 각각의 데이타 펄스와 조합된 극성을 동일시하는 수단, 제1가변 지연양에 따라 양극(+)과 조함된 상기 각각의 퍽스를 지연시키는 수단, 제1지연 양을 변화시키는 수단, 제2가변 지연양에 따라 음극(-)과조함된 상기 각각의 펄스를 지연시키는수단, 상기 제2지연 양을 변화시키는 수단을 포함하는 시스템.
  31. 제25항에 있어, (e)구성요소는 전치 보상을 필요로 하여 상기 메모리에 기록되는 데이타 펄스의 제1세트와 전치 보상을 필요로 하지 않으며 상기 메모리에로 기록되는 데이타 펄스의 제2세트를 동일시하는 수단, 공칭 지연양에 따라 상기 제2세트에 있는 각각의 펄스를 지연시키는 수단, 상기 제1세트에 있는 각각의 펄스 펄스에 전치보상을 이행하는 수단을 포함하는 시스템.
  32. 제31항에 있어서, (e)구성요소는 상기 제1세트에 있는 후반 펄스의 제11부분 세트와 상기 제1세트에 있는 전반 펄스의 제2부분 세트를 동일시 하는 수단, 사기 공칭 지연양보다 작은 제1지연양에 따라 상기 제1부분 세트에 있는 각각의 펄스를 지연시키는 수단, 상기 공칭 지연양 보다 큰 제2지연 양에 따라 상기 제1부분세트에 있는 각각의 펄스를 지연시키는 수단을 포함하는 시스템.
  33. 제32항에 있어서, (e)구성요소와 전기 통신함에 있어 시스템 제어기를포함하며, 상기 공칭 지연 양과 상기 제1및 제2지연양이 상기 시스템 제어기에 의해 공급되는 제어신호에 응답하여 변화할 수 있는 시스템.
  34. 제25항 또는 제33항에 있어서, 상기 대용량 기억 디바이스 메모리 시스템이 자기디스크 구동 시스템으로 되는 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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