JPH02210671A - 大量格納装置メモリシステムにおけるエラー測定及び減少の方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、大量格納装置メモリシステムのエラー率を測
定し且つ減少するための方法及び装置に関するものであ
って、更に詳細には、大量格納装置メモリシステムにお
いてウィンド中心位置決め、パルスベアリング及びパタ
ーン感度に起因してエラー率をｎ１定し且つ減少させる
ための方法及び装置に関するものである。

従来技術 本発明を理解するためには、ディスク及びテープ駆動メ
モリシステムなどの大量格納（記憶）装置の動作におい
て発生する三つのタイプのエラーの特性を理解すること
が必要である。一つの例として、以下の説明のほとんど
は磁気ディスク駆動システムに関しての説明である。し
かしながら、その説明は、例えば光デイスクシステム及
び磁気テープ駆動システムなどのその他の大量格納乃至
は記憶装置の動作へ適用すべく容易に一般化することが
可能であることを理解すべきである。

第１図は、従来の磁気ディスク駆動システムを示したブ
ロック図である。デルスフ１は、例えばトラック２など
のような多数の同心円状のトラックを有している。磁気
読取り／書込みヘッド３は、トラック２から僅かな距Ｍ
（典型的には、約０゜００００１インチ）だけ離隔され
ており、従ってディスク１がヘッド３と相対的に回転す
ると、ヘッド３はトラック２からデータを読取ることが
可能である。ヘッド３によって読取られるアナログ信号
は、読取り前置増幅器４によって増幅され且つパルスピ
ーク検知器５へ供給される。パルス検知器５は、このア
ナログ信号を微分し、且つデジタル信号を発生する。そ
のデジタル信号のパルスは、入力するアナログ信号のピ
ーク及び谷に対応する微分したアナログ信号のゼ！交差
点に対応する前端を有している。一方、装置５は、その
前端が入力信号のピーク及び谷に対応するデジタル信号
を発生する任意の回路とすることが可能である。

次いで、装置５から表われるデジタル信号は、シンクロ
ナイザ７におけるフェーズロックｖＣＯクロック信号と
同期されてジッタを取り除き、且つデコーダ８へ供給さ
れ、そこでコントローラ９において処理するのに適した
直列ＮＲＺ形式へ変換される。

ヘッド３によってディスク１上に書込まれるべきＮＲＺ
デジタルデータは、エンコーダ装置１０において、例え
ば公知の２，７ＲＬＬ　（ランレンス制限）コード形式
などの所望の形式にコード化される。２，７ＲＬＬコー
ドにおいては、「１」を表わす各ビットは最小で２個の
０及び最大で７個の０によって先行され且つ後続される
。次いで、コード化データは回路６において事前補償乃
至は予備補償が行なわれ且つ書込みドライバ１１へ供給
され、書込みドライバ１１はドライブへラド３によって
ディスク１上にデータを書込ませる適宜の信号を発生す
る。選択要素１２は、読取り／書込みヘッド（一実施例
においては、２個又はそれ以上の独立的に選択可能なヘ
ッドを有している）の一つを選択する機能を実施し、読
取りモード又は書込みモードの何れかを選択し、且つ（
書込みモードにおいて）適切な書込み電流を選択したヘ
ッドへ供給してディスク１上にデータを書込む。

事前補償回路６は、密接して離隔されたパルスが互いに
「反発」する傾向によって発生するビットシフトを補償
する。この傾向は、最小間隔で書込まれた二つのパルス
を、最小間隔の２倍で書込まれた二つのビットの間隔の
半分よりも大きな間隔で読取らせる。回路６は、この様
なパターン敏感性ビットシフトを発生する可能性のある
パターン（エンコーダ１０から表われるデジタル信号）
を検知する。次いで、選択されなかったビットを公称量
だけ遅延させる一方、回路６は公称量を超えた量（即ち
、これらの選択されたビットは「速い」ものである可能
性がある）又は公称量よりも少ない量（即ち、これらの
選択したビットは「遅い」ものである可能性がある）だ
け選択したビットを遅延させる。

上述したパターン感度現象（即ち、隣接ビット間の反発
）は、大量格納装置（例えば、ディスク又はテープ駆動
メモリシステム）からデータを読取ったりそれへデータ
を書込む場合の顕著なエラー発生源である。この現象は
、最高の記録ビット密度で最も顕著となり、従ってディ
スク上のトラック毎に大きさが変化し、最小半径を有す
るトラックに対して最大の大きさを有している。この現
象は、更に、例えばヘッドの変動、媒体の変動、及びヘ
ッドと媒体との間の間隔などのその他のパラメータによ
っても変化する。従って、各ディスクドライブ読取り／
書込みヘッド又は各ディスク表面又はそれらの両方に対
して事前補償及び事前補償の再較正を実施することが望
ましい。

しかしながら、大量格納（記憶）装置からデータを読取
り且つデータを書込む場合にその他の二つの顕著なエラ
ー発生源があり、即ちそれらはウィンド中心位置決めエ
ラー及びパルスベアリングエラーである。パターン感度
エラー、ウィンド中心位置決めエラー及びパルスベアリ
ングエラーの各々の全体的なシステムエラー率に対する
寄与度を表わすパラメータを定義付けすることが可能で
ある。

ウィンド中心位置決めエラーは、シンクロナイザ７に入
力する各データパルスの前端と各フェーズロックｖＣＯ
クロックパルスの後端との間の平均化した時間差によっ
て最も容易に特性付けられる。データパルスの前端は、
隣接するクロックパルス前端によって画定される時間「
ウィンド（窓）」の正確な中心位置に同期して位置され
ることが理想的である。データは、「データ」前端に続
く「クロック」前端によってストローブ出力される（「
同期データ」として）。平均「データ」前端を「ウィン
ド」の正確な中心位置に位置決めすることにより、最大
でウィンド期間の半分まで任意の特定のデータパルスを
前方又は後方ヘシフトさせることが可能であり、且つ適
切な（次の）クロックパルスによってストローブ出力さ
せることが可能である。クロック端部とデータパルス中
心との間の平均時間間隔を増加することにより、全体的
なシステムエラー率が減少される。典型的に、データパ
ルス前端とクロックパルス前端の相対内な遅れを変化さ
せることによって「ウィンド中心」を調節することが可
能である。ウィンドセンタリング即ち中心位置決めエラ
ーは、シンクロナイザにおけるデータ及びクロックの相
対的遅れの正確度の単純な関数であり、従ってウィンド
センタリング即ちウィンド中心位置決めの動作は、複数
個のヘッドを使用する各ドライブに対して一度実施する
ことを必要とするに過ぎない（各読取り／書込みヘッド
に対して一度ではない）。

第１図のシステムのシンクロナイザ７は、その中で発生
されたフェーズロックｖＣＯクロックパルスの位相を受
信したデータパルス前端と相対的にシフトするための遅
延回路７ａを有している。

遅延回路７ａによって発生されたフェーズ（位相）シフ
トがラインＣ１上にコントローラ９から供給された制御
信号に応答して可変であることは一般的である。従って
、全体的なシステムエラーレートに対するウィンド中心
位置決めエラーの寄与度は、ラインＣ１上のこの様な制
御信号によって変化される場合がある。

パルスベアリング（対構成）エラーは、書込みチャンネ
ル及び読取りチャンネル回路の何れかにおいて発生され
る場合のある正及び負のフラックス遷移の間の非対称性
から発生する。第２図は、パルスベアリングが発生する
場合の一つの態様を示している。信号（ａ）は、磁気デ
ィスクドライブ読取り／書込みヘッドの増幅した出力の
典型的な形態を有しており、且つ負極性パルス２１，２
３．２５と交互に発生する正極性パルス２０，２２．２
４を有している。磁石１３−１７は、第１図におけるデ
ィスク１のトラック２のセクタの一部を構成している。

ディスク１の各トラックは、複数個の独立したセクタを
有している。読取り／書込みヘッド３が磁石１４及び１
５の交差部上方を通過する場合、ヘッド３内には正電圧
パルスが誘起され、それは、増幅されると、正パルス２
２として成形される。同様に、負パルス２３は、ヘッド
３が磁石１５及び１６の交差部上方を通過する場合に誘
起される信号に対応する。

各隣接するパルスの間の平均的間隔はＴに等しい。信号
（ａ）は、回路要素の一つにおいて微分された後におい
ては、信号（ｂ）の波形を有している。信号（ｂ）のゼ
ロ交差は、信号（ａ）のピーク又は谷に対応している。

信号（ｄ）は、前端が信号（ｂ）のゼロ交差と整合する
一連のパルスからなるパルストレーンを発生する回路の
理想的な出力を表わしている。実際上は、この様な回路
の実際的な出力は、信号（ｃ）に似たものであって、そ
れはパルスベアリングを表わしている。典型的には、信
号（ｂ）からデジタルパルスのストリームを発生するこ
とを意図した回路は、前端が信号部分３０−３５のゼロ
交差ではなく第２図に示した如く小さな振幅オフセット
を有する信号（ｂ）の点と整合するパルスを発生する。

従って、信号（ｃ）のパルスはペア即ち対構成とされ、
隣接するパルスの間には長い間隔Ｔ１と短い間隔Ｔ２と
が交互に発生する。特に、負極性ピークが後続する正極
性ピークと関連する６対の隣接パルス（即ち、パルス４
１及び４２のペア即ち対）は、増大した間隔Ｔ１を有し
くＴｌはＴよりも太きい）、且つ正極性ピーク遷移が後
続する負極性ピークと関連する６対の隣接パルス（即ち
、パルス４２及び４３のペア即ち対）は、減少した間隔
Ｔ２を有する（Ｔ２はＴよりも小さい）。

ディスクドライブシステムをテストするためにそのエラ
ーレートを測定することが一般的である（システムのエ
ラーレートは、システムによって不正確に処理されたビ
ット数をシステムによって正確に処理されたビット数で
割った値である）。

しかしながら、従来のエラーのテストは非常に時間がか
かるものであり、一般的に数時間もかかるものである。

この様な従来のテストにおいては、ディスクドライブシ
ステムに対する典型的なエラーレートは極めて低く（例
えば、１０′−１０）であるから時間がかかるものであ
り、従って統計的に有意性のあるエラーの蓄積を行なう
ためには、多数のデータビットを読取ることが必要であ
る（５−２０Ｍｅｇａｂｉ　ｔｓ／ｓｅｃの範囲内にお
いて典型的なデータレートにおいて）。更に、各読取り
／書込みヘッド（又は各格納乃至は記憶媒体トラック）
に対するエラーレートを迅速に且つ独立的に測定し且つ
それを変化させる実際的で廉価な方法及び手段は今だ開
発されていない。又、大量格納（記憶）装置メモリシス
テムのウィンド中心位置決め、パルスベアリング及びパ
ターン感度エラーパラメータを独立的に変化させるため
の実際的な手段は開発されていない。

エラーｎ１定テストを十分に迅速に行なって、大量記憶
装置のユーザ及び製造者が装置を動作させる場合には日
常的にその様なテストを実施することが可能であること
が望ましい。ユーザが、この様な各テストに関連してシ
ステムエラーレートを迅速に最小とすることが可能であ
る場合には、ユーザはシステムのデータの完全性を日常
的に最適化することが可能である。この様な場合には、
最適化可能な装置はエラーマージンを必要とすることは
少ないので、製造者はこの様な最適化可能な装置の容量
を増加させることが可能である（又は、容量を減少させ
ることなしにそのコストを減少させることが可能である
）。全体的なシステムエラーに対する寄与度は複数個の
ヘッドを有するシステムのそれぞれの読取り／書込みヘ
ッドによって異なるので（例えば、事前補償エラー及び
パルスベアリングエラー）、ユーザ及び製造者が、この
様なシステムの各読取り／書込みヘッドに関連するエラ
ーレートを迅速に最小とすることが可能であることが望
ましい。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、大量格納乃至は記憶
装置メモリシステムのエラーレートを測定し且つ減少さ
せる方法及び装置を提供することを目的とする。

構成 本発明方法は、迅速にエラーを測定し且つ減少させる技
術に関するものであり、大容量記憶システムの最適なパ
ターン感度、パルスベアリング及びウィンド中心位置決
めパラメータを独立的に決定するために高い大量格納装
置メモリシステムエラーレートを誘起させるステップを
有している。

好適実施例においては、本システムは、これらのパラメ
ータの一つ又はそれ以上をその最適値に設定することに
よって同調させ、従ってシステムの全体的なエラーレー
トに対する各最適化したパラメータの寄与度を最小とし
ている。本発明システム乃至は方式は、本発明方法を実
施する手段を有しており、且つ好適には、システムの各
読取り／書込みヘッドと関連するパターン感度及びパル
スペアリングエラーパラメータを独立的に調整すると共
に、システムと関連するウィンド中心位置決めエラーパ
ラメータを調節するためのコンピュータによって制御可
能な手段を有している。

本発明方法は、以下に示す如き態様でパターン感度、パ
ルスベアリング及びウィンド中心位置決めエラーパラメ
ータの相互の直交性（全体的なシステムエラーレートに
関して）を利用している。

これらのパラメータの第一パラメータの最適値を決定す
るために、これらのパラメータの第二パラメータを適宜
設定することにより高いシステムエラーレートを誘発さ
せる。次いで、最小エラーレートを発生する値が見付か
るまで、この第一パラメータをその公称値の周りに変化
させる。次いで、このプロセスを繰返し行なって、高い
全体的なシステムエラーレートを誘発すべく第一（又は
第三）パラメータを適宜設定し且つ最小エラーレートを
発生する値を捜すために第二パラメータを変化させるこ
とによって第二パラメータの最適値を決定する。最後に
、このプロセスを繰返し行なって、高いシステムエラー
レートを誘発すべく第一（又は第二）パラメータを設定
し且つ最小エラーレートとするために第三パラメータを
変化させることによって第三パラメータの最適値を決定
する。あるテストパターン（後述する）の場合、これら
三つのパラメータの任意の一つの最適値が他の二つのパ
ラメータの値に依存しないという意味において、これら
三つのエラーパラメータは「直交性」である。

本発明システムの好適実施例は、パルスペアリングエラ
ーパラメータを測定し且つ大量格納装置から読取ら−れ
た正及び負の極性の信号を別々に遅延させることによっ
てパルスベアリングエラーに対する補償を行ない、且つ
別個の電子的に調節可能な複数個の遅延線を介して又は
単一の迅速に調節可能な遅延線を介してこれらの遅延を
調節するための回路を有している。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

大量格納装置メモリシステムのウィンド中心位置決め、
パルスベアリング及びパターン感度のそれぞれのエラー
パラメータは、以下に記載する条件の基において、シス
テムエラーレートに関して相互に直交性であることが判
明した。ウィンド中心位置決めパラメータＷＣ及びパル
スベアリングパラメータＰＰは常に相互に直交性である
。しかしながら、ウィンド中心位置決めパラメータＷＣ
及びパターン感度パラメータＰＣは、あるテストパター
ンに対してのみ相互に直交性である（即ち、大量格納装
置内のメモリから読取られるか又はメモリに書込まれる
あるシーケンスのビットの場合）。同様に、パルスベア
リングＰＰ及びパターン感度ＰＣパラメータは、あるテ
ストパターンに対してのみ相互に直交性である。ＷＣ及
びＰＣｌ及びＰＣ及びＰＰが直交性であるための条件に
ついて以下に説明する。

例えば第３図の信号（Ａ）などのあるテストパターンに
対しては、パルスベアリングに起因するエラーレートは
、パターン感度（ビット反発）現象に起因するエラーレ
ートに明確な対応で依存することが判明した。上述した
パルスベアリング現象に起因して、信号（Ａ）の隣接パ
ルスは交互の方向にシフトされる。信号（Ａ）の隣接パ
ルスは、パターン感度現象に起因して反発する。ＰＰシ
フト及びＰＣシフトは「フェーズロック」されており、
且つ一方は明らかに他方に依存している。任意のＰＰフ
ェーズ（位相）が第３図に示されており、それは、たま
たま、ＰＰシフトがＰＣシフトを相殺する傾向がある効
果を発生するものである。

しかしながら、反対方向のＰＰフェーズが示されると、
ＰＰ及びＰＣシフトは尚且つ「フェーズロック」されて
いるが、この後者の場合においては、一方のシフトが他
方を補強する傾向を有している。

信号（Ａ）の場合、最適なＷＣ及びＰＰエラーパラメー
タが決定され且つ最適なＰＣエラーパラメータを決定す
ることが所望されると仮定すると、ＰＰを固定状態とし
且つＰＣを最小の全体的なエラーレートへ「同調」させ
ることにより、ＰＰの８異なった固定値に対してＰＣに
対し異なった「最適」が発生され、従ってＰＣ及びＰＰ
は明らかに直交性ではなく、線形依存性である。

対称的に、第３図の信号（Ｂ）は、ＰＣエラーフェーズ
に関してランダム化されたＰＰエラーフェーズを表わす
（即ち、パルスペア（２，３）の場合、ＰＰシフトは、
ＰＣシフトを補強する傾向があるが、パルスペア（５，
６）の場合、ＰＰシフトはＰＣシフトを相殺する傾向が
ある）。ＰＰに起因してパルス対（２，３）にどの様な
偏差が発生されようとも、それはパルス対（５，６）で
正確に相殺される。このことは、ＰＰ及びＰＣに起因し
て正味のゼロエラーレートを発生する効果を有するもの
ではない。そうではなく、エラーレートは、ＰＰ及びＰ
Ｃパラメータの二つの異なった対に関連する二つのエラ
ーレートの符号を取り除いた和の代数平均である。従っ
て、信号（Ｂ）の場合、最低のエラーレートを発生する
ことが判明したＰＣ値は、高いシステムエラーレートを
誘発するために使用された（短いエラーレート川定期間
を達成するために）ＰＰの値に依存するものではない。

従って、ＰＰを固定し且つＰＣを変化させてその最適値
を決定する場合（又は、ＰＣを固定してＰＰを変化させ
てその最適値を決定する場合）における本発明方法の一
実施例を実施する場合に、第３図の信号（Ａ）などの「
ロックＪしたテストパターンを使用するべきではなく、
その代わりに、第３図の信号（Ｂ）などのテストパター
ン（即ち、ＰＣフェーズと相対的にランダム化したＰＰ
）ニーズを表わす「アンロック」即ちロックしていない
パターン）を使用すべきである。

好適な「アンロック」テストパターンは、以下のモデル
を参照して正確に特性付けることが可能である。このモ
デルは、量Ｘに対するシステムエラーレートｐはｐ−ａ
ｘ＋ｂｘ’の形態を有しており、且つ一連のサイクル（
即ち、数個のエラーパラメータの１個の変動又は数個の
エラーパラメータの異なったものの一連の変動の期間）
に亘っての平均エラーレートｐ、が可変エラーパラメー
タｐｌ及びｐ２の関数であると仮定する。従って、ｐ１
皐ｐｏ　＋ｄ、　−ａ　（ｘｏ　＋Ｄ）　＋ｐ　（Ｘｏ
　＋ｐ）２及びｐ２−１）ｏ　　ｄ２−ａ　（Ｘｏ　−
Ｄ）　＋ｐ（ｘｏ　Ｄ）’であり、尚Ｘ。は全での固定
エラーパラメータに起因するウィンド中心（ゼロ）から
の符号なしオフセットであり、Ｄは全ての可変パラメー
タに起因するＸ。からの符号なし偏差であり、且つｐ。

は全での固定エラーパラメータに起因するシステムエラ
ーレートである（即ち、全ての可変エラーパラメータを
固定することによって得られるシステムエラーレート）
。更ニ、（ｐ＋　＋ｐ２　）−２ｐｏ　＋　（ｄＩ　　
６２）　−２（ａｘｏ　十ｂ　（Ｘｏ　）　２＋ｂＤ２
）　であり、従って（ｄＩ−ｄ２）−Ｄ２　（ｄ２ｐ／
ｄｘ２）である。

ＰＰが固定されており且つＰＣが最小の全体的エラーレ
ートに対して「同調」されている場合（又は、ＰＣが固
定されておりＰＰが「同調」されている場合）における
本発明の実施例に対しての好適な「アンロック」テスト
パターンは、「固定」エラーパラメータ（ＰＰが固定さ
れており且つＰＣが同調されている場合には、「固定」
エラーパラメータはＰＰである）の任意の値に対してｐ
ｍ＞ｐｏ（従って、ｄｔ＞ｄｉ）の不等式を満足する。

この基準は、本発明方法の動作期間中、オペレータが、
任意のシステム動作点を選択するための完全な自由度を
持つことを可能とするので望ましいものである。好適な
「アンロック」テストパターンは、更に、（ｄＩ　ｄ２
）の量が最大となる基準を満足する。

第３図における信号（Ｂ）（ＲＬＬパターン）は、この
様な好適なテストパターンである。第３図における信号
（Ｂ）のＮＲＺに対するマツピングは、選択されたＲＬ
Ｌコード（即ち、１．７コード、２，７コード、又はそ
の他のコード）に依存し、従ってここでは特定されてい
ない。勿論、この特定した基準を満足するその他のより
複雑な「アンロック」テストパターンを第３図の信号（
Ｂ）の代わりに使用することが可能であり、特に信号（
Ｂ）パターンをＮＲＺからコード化する上で困難性が存
在する場合にその様なことを行なうことが可能であるこ
とを理解すべきである。

本発明方法の［ＰＣ／ＰＰＪステップ（即ち、ＰＣ及び
ＰＰの一方を固定し且つ他方を変化させる期間中のステ
ップ）は、固定エラーパラメータの異なった値に対して
・（即ち、ＰＣが固定される場合、異なったビット対間
隔に対して）最適化させることが可能である。しかしな
がら、使用される各テストパターンが、−様なビット対
間隔を有するものであり、従ってビット対間隔が本方法
の各実施期間中に実質的に一定の状態を維持することが
基本的である。更に、各読取り／書込みヘッドに対する
一つのテストパターンをディスクのトラック上で固定す
ることが可能であり（又は、より一般的には、大量格納
装置メモリシステムにおける格納位置上において）従っ
て、各テストパターンは、テスト期間中に異なった読取
り／書込みヘッドによって読取ることが可能である。本
発明方法は、各ヘッドに対して別個のハードウェアを使
用して、各ヘッドに対して独立的に実施することが望ま
しい。

ＰＣを固定し且つＷＣを最小の全体的エラーレートに対
し「同調」した場合（又は、ＷＣを固定し且つＰＣを「
同調」した場合）における本発明方法の一実施例を実施
する際に、好適なテストパターンは、第３図の信号（Ａ
）などのような［ロック」テストパターンか又は第３図
の信号（Ｂ）などのような「アンロック」テストパター
ンの何れの場合にも、「固定」エラーパラメータ（ＷＣ
が固定であり且つＰＣが同調されている場合には、「固
定」エラーパラメータはＷＣである）の任意の値に対し
てＩ］ａ＞ｐｏ（従って、ｄｔ＞ｄ２）の不等式を満足
することが判明した。この基準は、好適なことに、本発
明方法の実施期間中に任意のシステム動作点を選択する
完全な自由度をシステムオペレータに与えている。この
好適な「アンロック」テストパターンは、更に、（ｄ＋
−ｄｚ）の量が最大とされる基準も満足する。第３図の
信号（Ａ）などのような「ロック」テストパターンか又
は第３図の信号（Ｂ）などのような「アンロック」テス
トパターンの何れかを使用すべきである。

本発明方法の各実施例において、ロックのジッタを最小
とするために、規則的なテストパターンを使用すること
が望ましい。

本発明方法は、大量格納装置メモリシステムと関連する
ウィンド中心位置決めエラーパラメータＷＣ１パルスペ
アリングエラーパラメータＰＰ及びパターン感度エラー
パラメータＰＣの独立的変化を必要とする。第４図は、
この様な能力を有する磁気ディスクドライブ（駆動）シ
ステムのブロック図である。第４図のシステムは、従来
の第１図のシステムと同一の多くの要素を有しているが
、以下の点で第１図のシステムとは異なっている。

第１図の回路６は、第４図における事前補償及びパルス
ベアリング補償回路６′によって置換されている。回路
６′を第５図乃至第１６図を参照して以下に詳細に説明
する。回路６′は、ラインＣ２上へコントローラ９から
供給された制御信号に応答してシステムのＰＰ及びＰＣ
エラーパラメータを独立的に変化することが可能である
。これらのエラーパラメータの一方をその最適値から意
図的に変化させることによって、人工的に大きな全体的
システムエラーレートを誘発させることが可能である。

次いで、これらのエラーパラメータの別のパラメータの
最適値を決定することが可能である。この全体的システ
ムエラーレートは、これら三つのエラーパラメータの最
適値を逐次決定し次いでこれら三つの全てをそれらの最
適値に設定することによって最小とさせることが可能で
ある。

第４図に示した本発明システムの実施例は、ヘッド３と
同一の第二の読取り／書込みヘッド１０３を有しており
、それはトラック２以外のディスク１のトラック又はデ
ィスク１以外のディスク（不図示）のトラックへデータ
を書込み且つそれからデータを読取るべく位置決めさせ
ることが可能である。コントローラ９は、ヘッド３又は
ヘッド１０３の何れかからのデータを受付けるべく回路
１２をスイッチングすることが可能である。同様に、コ
ントローラ９は、ヘッド３又はヘッド１０３の何れかへ
データを供給すべく回路１２をスイッチングすることが
可能である。一般的に、ヘッド３及び１０３の各々は、
異なったＰＰパラメータ及び異なったＰＣパラメータと
関連しており、それはヘッド３又はヘッド１０３がそれ
ぞれ選択された場合に回路６′によって独立的に変化さ
せることが可能である。

第４図に示したシステムは二つの読取り／書込みヘッド
を有しているが、本発明を使用するシステムは、２個以
下又は２個以上の読取り／書込みヘッドを有することも
可能である。２個以上のヘッドが設けられる場合には、
それら全てが共通のコントローラによって制御されるこ
とが望ましく、且つ同一のパルス検知器、事前補償及び
パルスベアリング補正回路、シンクロナイザ、デコーダ
及びエンコーダ回路を共用することが望ましい。

本発明方法を実施するために、パラメータＷＣ１ｐｐ、
ｐｃの内の第一パラメータを適宜変化させることによっ
て高いシステムエラーレートを誘発させる。次いで、こ
のシステムエラーレートをパラメ−９ＷＣ，ＰＰ、ＰＣ
の内の第二パラメータ。

の複数個の異なった値の各々に対して測定する。

このことは、コントローラ９内に適宜の制御信号を発生
することによって行なわれ、読取り／書込みヘッドによ
って大量格納媒体（例えば、第４図に示した如き磁気デ
ィスク）上のテストパターンを繰返し読取り、一方該コ
ントローラは適宜の間隔で制御信号を送給して、「第二
」パラメータの値を変化させ、且つエラニレートがコン
トローラで（又はそれとインターフェースされたコンピ
ュータにおいて）計算され、それは第二パラメータが不
変のままである各期間中に行なわれる。この第二パラメ
ータの最適値は、最低の全体的システムエラーレートが
得られる値として識別される。

次いで、このプロセスを繰返し行なって、高い全体的シ
ステムエラーレートを誘発するために第二（又は第三）
パラメータを適宜変化させ、次いで第一パラメータの複
数個の異なった値の各々に対しシステムエラーレートを
測定し、且つ第一パラメータの「最適」値を最低の全体
的システムエラーレートを発生するものとして識別する
ことによって第一パラメータの最適値を決定する。最後
に、このプロセスを３回目の繰返しを行なって、高いシ
ステムエラーレートを誘発するために第一（又は第二）
パラメータを変化させ、次いで第三パラメータの複数個
の値の各々に対し全体的システムエラーレートを測定す
ることによって第三パラメータの最適値を決定する。こ
の３段階プロセスを完了すると、システムコントローラ
は、パラメータｐｐ、ｐｃ、ｗｃの各々をその最適値に
設定する。１好適実施例においては、パラメータＰＰが
最初に固定され、一方パラメータＷＣが変化される（パ
ラメータＷＣの最適値を決定するために）。

次いで、パラメータＷＣを固定し、ＰＰを変化させる。

最後に、パラメータＷＣ（又はＰＰ）を固定し、一方Ｐ
Ｃを変化させる。上述した如く、ＷＣを固定し且つＰＣ
を変化させる場合（又は、ＰＣを固定し且つＷＣを変化
させる場合）、又はＰＰを固定し且つＰＣを変化させる
場合（又は、ＰＣを固定し且つＰＰを変化させる場合）
には、特別のテストパターンを使用せねばならない。

本発明の所望の特徴は、本発明方法の各ステップにおい
て固定されるパラメータの値を適宜選択することによっ
て人工的に高いエラーレートを誘発させることが可能で
ある。従って、本発明システムは、高精度で極めて低い
エラーレートを測定するように構成され且つ動作させる
必要はない。

その代わり、本システムは、比較的高いエラーレートを
測定することが可能であることを必要とするに過ぎない
。

本発明方法を実施するためのソフトウェアは、本明細書
に記載する如き本発明方法の説明が与えられれば、大量
格納装置メモリシステム制御の技術分野における当業者
によって容易に作成することが可能なものである。

一般的に、本発明システムを特性付ける各エラーレート
曲線には多数の局所的な極小値が存在することが判明し
た。従って、一つのシステムエラーパラメータ（ＷＣ，
ＰＰ又はｐｃ）を固定し且つ別のパラメータを変化させ
る場合、変化されるパラメータの関数としてのエラーレ
ートのグラフは、絶対的な極小値を有するのみならず、
付加的な局所的極小値をも（一般的に）有している。従
って、本発明の好適実施例においては、絶対的極小値近
傍の適宜のシステム動作点を決定するために、変化され
るパラメータはその所定の範囲に亘って掃引（又はスキ
ャン）させる。その後に、この様な絶対的最小値点の近
傍において、上述した方法ステップを実施して絶対的最
小値の位置を正確に決定する。従って、本発明方法を実
施するソフトウェアは、この様な予備的な掃引（又はス
キャニング）ステップを有している。この様なソフトウ
ェアは、好適には、本明細書で記載した本発明方法の説
明が与えられれば、当該技術分野における当業者によっ
て容易に作成することが可能なものである。

第４図のシステムの事前補償及びパルスベアリング補償
回路６′として使用するのに適した回路の好適実施例に
ついて第５図乃至第１６図を参照して説明する。

第５図は、第４図の回路６′の好適実施例のブロック図
である。第５図の回路のほとんどの部品は、それらがシ
ステムの「書込み」モードにおいて事前補償を実施し且
つシステムの「読取り」モードにおいてパルスベアリン
グ補償を実施するために使用されるという意味において
二重の役割を有している。システムの「書込み」モード
において、２，７ＲＬＬ形式におけるデジタルデータ（
ｒＤＡＴＡ　　２　７Ｊとして示した信号）がエンコー
ダ１０から受取られる。第５図の回路は、ビット反発を
発生する蓋然性のある敏感なビットパターンを認識し且
つ次いで各敏感なパターンに対して、速いビットを公称
ビット遅延と相対的に遅延させ、且つ遅いビットを公称
ビットと相対的に速く書込むことによって、データの「
事前補償」を行なう。システムの「読取り」モードにお
いて、第５図の回路は、各入力ビットの極性を認識しく
即ち、該回路が第４図に示したパルスピーク検知器５へ
の関連する入力パルスが正又は負の極性の何れを有する
かを認識する）且つその極性に依存して各入力ビットを
予め選択した量だけ遅延させることによってパルスベア
リング補償を実施する。

第５図の回路は、回路の動作モード（「書込み」又は「
読取り」）及び各ビットの種類が遅延される量を決定す
るコントローラ９からの制御信号を受取る。各ビットの
種類に対して遅延の量を制御することは、システムに対
するＰＰ及びＰＣエラーパラメータを制御することと等
価である。

第５図の回路がその「書込み」モードで動作する態様に
ついて最初に説明する。コントローラ９からの入力信号
ｒＷＲＴ　　ＧＡＴＥ　　ＩＪが「高」電圧状態にある
と、第５図の回路は書込みモードで動作する。入力デー
タ信号ｒＤＡＴＡ　　２　７Ｊ（エンコーダ１０からの
２，７ＲＬＬ形式のデータ）が、バイパスマルチプレク
サ１１０へ供給され、それは事前補償を実施しないこと
を表わすＷＤ−ＢＵＳを介してのコントローラ９からの
ある制御信号に応答してデータが処理されることなしに
マルチプレクサ１１１へ進行することを許容する。信号
ＤＡＴＡ　　２　７は、更に、ｒＥＡＲＬＹ−ＬＡＴＥ
Ｊ回路１００へ供給される。回路１００は、次の書込ま
れるべきビットが公称補償（遅延）、又は公称遅延以上
のもの、又は公称遅延以下のものを受けるか否かを決定
する。従って、回路１００は、ラインＰＥ（パルス速い
）、ＰＺ（パルス公称）又はＰＬ（パルス遅い）の適宜
の一つの上に信号を出力する。ｒＶＴＨ５ＥＬＥＣＴＪ
回路１０１は、この様な信号を受取り且つラインＶＴ上
を三つの電圧値の対応する一つをＥＣＯＭＰ回路１０７
へ出力する。これら三つの電圧値（抵抗ラダーからの電
圧レベル）は、公称遅延自身に加えて、公称遅延からの
遅い遅延及び速い遅延の変形例を表わす。これら三つの
電圧値は、ｒＭＤ　　ＢＵＳＪとして識別されるモード
バス上をコントローラ９から受取られる信号に応答して
変化可能である。

回路１００は、更に、事前補償されるべきビットを出力
し、且つそれをラインＰＲＥＣＯＭＰ上をＣＭＯ５／Ｅ
ＣＬ翻訳器である回路１０４へ供給する。次いで、回路
１０４から表われる信号は、ＤＥＣＬ　　ＭＵＸ回路１
０６によって選択され、且つＲＣ回路１１３へ供給され
る。回路１１３は、回路１０６からのＰＲＥＣＯＭｐパ
ルスを受取ると、その出力電圧が外部抵抗及びコンデン
サによって決定される速度でランプダウン即ち勾配を持
って下降することを許容し、且つこのランプをＥＣＯＭ
Ｐ回路１０７の入力端へ印加させる。このランプがライ
ンＶＴ上で受取られる選択された電圧値と等しくなると
、回路１０７はぞの出力をスイッチする。これらの出力
（ｒＣｏｍｐ　　Ｈｉ　ｇｈ」及びｒＣｏｍｐ　　Ｌｏ
Ｊとして示しである）は、翻訳器１０８を介して供給さ
れ、且つ翻訳器１０８から表われる信号はｒＲＣ２，７
Ｊとして示しである。翻訳器１０８の出力は、マルチプ
レクサ１１０及び１１１を介して供給され、第４図の書
込みドライバ１１へ供給される出力２．７ＲＬＬコード
（、ｒＯＵＴＰＵＴ　　２　７Ｊ　）となる。従って、
各ビットは公称量だけ、又は予め選択したＥＡＲＬＹ　
（早期）量又は予め選択したしＡＴＥ　（後期）量だけ
遅延される。これらのＥＡＲＬＹ量及びＬＡＴＥ量は、
ＭＤ　　ＢＵＳと示したバスを介してコントローラ９か
ら供給される信号（第７図に参照して後述する）によっ
て予め選択されている。

第５図の回路の「読取り」モードにおいて、データがラ
イン「ＩＮＰＵＴ　　２　７．Ｊ上をパルス検知器５（
第４図に図示）から入力され且つバイパスマルチプレク
サ１１２、ＥＡＲＬＹ　　ＬＡＴＥ回路１００及び翻訳
器回路１０３へ供給される。翻訳器１０３の機能は、フ
リップフロップ１０５によって必要とされるＥＣＬレベ
ルへ電圧しベルを翻訳することである。回路１０３から
出力される信号は、フリップフロップ１０５、ＤＥＣＬ
ＭＵＸ回路１０６及びＲＣ回路１１３を介してＥＣＯＭ
Ｐ回路１０７へ供給される。回路１０５の機能は、信号
ｒｌＮＰＵＴ　　２　７Ｊの前端によって開始されるパ
ルスを終了させることである。

回路１０６の機能は、回路１０４及び１０５から表われ
るその他のパルスからＷＲＴパルスヲ選択す名゛ことで
ある。パルス検知器５からの極性信号（ｒＰＵＬＳＥ　
　ＰＯＬＪ　）もＥＡＲＬＹ　　ＬＡＴＥ回路１００へ
供給される。

読取りモードにおいて、回路１００は、各入力するビッ
トに関連する極性を決定し、従ってラインＰＥ又はライ
ンＰｚの何れかの上に信号を出力し、そのビットを速い
ビット又は遅いビットとして識別する。ＰＥ又はＰＺ倍
信号、ＶＴＨ５ＥＬＥＣＴ回路１０１へ供給され、そこ
で予め選択された電圧値が選択される（ＭＤ　　ＢＵＳ
上のコントローラ９から受取られた制御信号によって決
定されるメニューから）。この選択された電圧値（それ
は、予め選択した遅延と対応している）が、書込みモー
ドにおける如＜ＥＣＯＭＰ回路１０７へ供給される。Ｒ
Ｃ回路１１３は、比較器１０７へ電圧ランプを供給し、
比較器１０７は、そのランプが回路１０１において選択
されたＶＴ電圧値へ減少すると状態を変化する。比較器
１０７からの出力パルス（ｒＲＣ２７Ｊとして示しであ
る）は、翻訳器１０８及びマルチプレクサ１１２を介し
て、ラインｒＣＩＮ　　２　７ＪヲｉＦｌってシンクロ
ナイザ７′へ進行する。出力パルス「ＲＣ２７」は、更
に、ＥＡＲＬＹ　　ＬＡＴＥ回路１００へ供給されて、
単に現在のビットの極性と反対の極性を選択することに
よって極性（次のビットに対する）をアップデートする
。回路１゜７の出力は、更に、バッファ回路１０９へ供
給される。回路１０９の機能は、回路１０７がらの信号
をバッファすることである。回路１０９の出力は、ｒｌ
ＮＰＵＴ　　２　７Ｊ信号によって開始されるパルスを
終了する目的のために回路１０５へ供給される。

ＥＡＲＬＹ　　ＬＡＴＥ回路１００は第６図に示しであ
る。「読取り」モード期間中、ブロック２００内の回路
は、回路１００に対してパルスベアリング補償モード動
作を選択し且つ補償のための適切な極性を選択する。Ｍ
Ｄ　　ＢＵＳ上に到達する信号ＭＤ３は、回路１００に
対して、正極性又は負極性の入力ビットが公称量よりも
少ない量だけ遅延されるべきであるか否かを命令する。

公称遅延量及び「公称よりも少ない量」及び「公称より
も多い量」の遅延量は、ＭＤ　　ＢＵＳ上に到達する信
号（第６図を参照して後述する）によって設定される。

ｒＩＮＰＵＴ　　２　７Ｊデータは遅延されてｒｌＮＸ
　　２　７Ｊを発生し、フリップフロップ２０１内へ極
性変化をクロック入力させる。フリップフロップ２０１
の出力は信号ｒＰＵＬＳＥ　　ＬＯＣＫＪであり、それ
は遅延されたｒＲＣ２７Ｊ信号によってフリップフロッ
プ２０２内ヘクロツク入力され、回路２０２の出力であ
る信号ｒＦＤＬＹ　　ＥＲＪを各遅延したパルスの後に
変化させる。「読取り」モードにある場合に、信号ＷＲ
Ｔ　　ＧＥＴＥは論理ｒＮＯＴ　　ＴＲＵＥ　（偽）」
であり、従って伝送ゲート２０３及び２０４を非選択状
態とさせ且つ伝送ゲート２０５及び２０６を選択する。

このモードにおいて、ＰＬは、従って、常に「高」　（
即ち、＋ＶＣＣと等しい）であり、且つＰＥ及びＰＺは
、ゲート２０５及び反転用ＮＡＮＤゲート２０７を介し
てＦＤＬＹ、ＥＲに従って交互に繰返す。このことは、
信号ＩＮＰＵＴ　　２　７を有するビットの交互のもの
に対してＥＡＲＬＹ及び公称補償を交互に選択すること
となる。

「書込み」モードにおいて、伝送ゲート２０３及び２０
４は活性化され（及びゲート２０５及び２０６は不活性
化される）且つパルスベアリング回路は信号ＷＲＴ　　
ＧＡＴＥ　　１によって不活性化される。ブロック２１
０内の事前補償回路は、データ信号ＤＡＴＡ　　２　７
を受付け、且つこの信号を遅延されたクロック信号ＰＲ
ＥＣＯＭＰＣＬＫと共に７ビツトシフトレジスタ２１２
内へクロック入力させる。後述すべきクロック信号ｒＣ
ＬＫ　　ＧＪ及びＰＲＥＣＯＭＰ　　ＣＬＫは、エンコ
ーダ１０からＣＬＫ　　ＢＵＳ上に到達する。

次いで、ＰＲＥＣＯＭＰ　　ＣＬＫはバッファ２１１内
において遅延される。シフトレジスタ出力Ａ乃至Ｇの状
態は、３人力ＮＯＲゲート２２０及び２１４及びフリッ
プフロップ２１５，２１６゜２１７によってモニタされ
る。フリップフロップ２１７は、位置りにおいて「１」
　（補償されるべきビット」が表われると、「１」を出
力する。この回路２１７の出力端における「１」は、ラ
ッチＦＤＬＹ　　ＥＨ及びＦＤＬＹ　　ＬＨをイネーブ
ルさせる。信号ＰＤＬＹ　　Ｅ、ＰＤＬＹ　　Ｌ、ＰＵ
ＬＳＥ　　ＣＬＲのシフトレジスタ２１２の出力の状態
に対する関係を以下の表に示しである。

ＡＢＣＤＥＰＧ　　ＰＤＬＹＥ　　ＰＤＬＹＬ　　Ｐｔ
１ＬＳＢＣＬＩ？ＸＸＸＱＸＸＸ　　　０　　　０　　
　　０ｔｏｏｔｏｏｏ　　　ｏ　　　　ｔ　　　　　。

１００１００１　　０　　　０　　　　　ｔビットＧが
「１」である場合及びＤが「１」である時にはビットＡ
が０である場合、ＰＤＬＹＥ信号は「１」である。そう
でない場合には、ＰＤＬＹ　　Ｅは「０」である。ビッ
トＡが「１」である場合及びビットＤが「１」である時
にはビットＧが０である場合に、ＰＤＬＹ　　Ｌは「１
」である。そうでない場合には、ＰＤＬＹ　　Ｌは「０
」である。ビットＤが０である場合には、パルスＣＬＲ
は０であり、次の「１」までラッチがそのセットされた
値を保持することを可能とする。尚、その次の「１」は
ラッチが変化することを可能とする。

フリップフロップ２１９は、「１」を位置り内に位置し
たクロックパルスの後のクロックパルスにおいて開始す
るパルスを供給する。回路２１９によって出力されたパ
ルスは、ゲートＥ及びＦ及び回路２１９の間のＮＯＲゲ
ート２２０の存在に起因する二つのクロック期間に等し
い期間を有している。回路２１９から表われるＰＲＥＣ
ＯＭＰ信号は、第５図に示した如く、翻訳器１０４へ供
給される。

従って、第５図及び第６図の事前補償構成によれば、ビ
ットがｒｏ　　０　１Ｊのシーケンスによって先行され
ており且つ三つ又はそれ以上の「０」によって後続され
ている場合、及びそのビットがｒｌ　　Ｏ’ＯＪのシー
ケンスによって後続されており且つ三つ又はそれ以上の
「０」によって先行されている場合に、ビットの補償が
行なわれる。

そのビットの前及び後に三つ又はそれ以上の「０」が存
在する場合には補償は行なわれず、且つビットの前及び
後に二つの「０」及び１個の「１」が存在する場合には
補償は行なわれない。この構成における基礎は、最初の
ビットの両側に最初のビットに近接するビットが存在し
ない限り、最初のビットは隣接する２番目のビットが近
くに存在するということによって反発を受けるというこ
とである。ｒｏ　　０　０　１　０　０　１　０　０１
　０　０　０Ｊのビットシーケンスの場合、最初の「１
」は、遅く書込まれ（中間の「１」により近くなって）
、中間の「１」は補償されず、且つ３番目の「１」は速
めに書込まれる。

第７図は、第４図（７）ＶＴＨ５ＥＬＥＣＴ回路１０１
を示している。回路１０１は、ＭＤ　　ＢＵＳのバス上
を信号ＭＤ　　Ｏ，ＭＤ　　Ｉ、　ＭＤ　　２（パルス
ベアリング補償の場合）及び信号ＭＤ５、　ＭＤ　　６
．　ＭＤ　　７　（事前補償の場合）を受取る。回路１
０１は、更に、信号ＷＲＴ　　ＧＡＴＥ　１を受取り、
且つＷＲＴ　　ＧＡＴＥ　　１を伝送ゲート対３００，
３０１，３０２へ供給する。

「書込み」モードにおいて、回路３００，３０１゜３０
２は信号ＭＤ　　５．　ＭＤ　　６．　ＭＤ　　７をデ
コーダ回路３０３へ供給する。「読取り」モードにおい
て、回路３００，３０１，３０２は信号ＭＤ　　Ｏ，Ｍ
Ｄ　　１．ＭＤ　　２を回路３０３へ供給する。回路３
０３への人力信号は、デコードされて、信号ＰＯ乃至Ｐ
６又はｒＢＹＰＡＳＳＪの一つを選択する。回路３０３
の出力がＢＹＰＡＳＳであるように選択されると、第５
図の回路は、人力する信号ＤＡＴＡ　　２　７に関して
事前補償を行なうことはない。回路３０３の出力がＰＯ
であると、回路１０１の出力（ＶＴＩＩ）が、抵抗スト
リング３０４の中央部から伝送ゲート３０５及び３０６
及び出カニミッタホロワ３０７を介して供給される。こ
の経路は、更に、ＭＤビット状態に拘らず、回路１００
からの信号Ｐｚが「真」状態にある場合にはいつでも選
択される。

ＭＤビット（ＭＤ　　Ｏ乃至ＭＤ　　７）がＢＹＰＡＳ
Ｓ又はＰＯ以外のものを選択する場合（即ち、それらが
信号ＰＩ乃至Ｐ６の一つを選択する場合）、伝送ゲート
３０８の適宜のものを選択することにより、ＥＡＲＬＹ
値がストリング３０４内の上側バンクの抵抗から選択さ
れ、且つＬＡＴＥ値がストリング３０４内の下側バンク
の抵抗から選択される。これらのＥＡＲＬＹ及びＬＡＴ
Ｅ電圧は、それぞれ、伝送ゲート３０９及び３１０へ供
給され、それらは、ＰＯがｒＭＯＴ　　ＴＲＵＥ（偽）
」状態にある場合に、ＰＥ及びＰＬによって選択される
。ＥＡＲＬＹ　　ＬＡＴＥ回路１００の論理は、信号Ｐ
Ｅ、ＰＺ、ＰＬが相互に排他的であることを確保する。

第５図の残りのブロックの好適な実施例を第８図乃至第
１６図に示しである。第８図は、第５図の回路１０３の
好適実施例である。第９図は第５図の回路１０４の好適
実施例である。第１０図は、第５図の回路１０５の好適
実施例である。第１１図は、第５図の回路１０６の好適
実施例である。

第１２図は、第５図の回路１０７の好適実施例である。

第１３図は、第５図の回路１０８の好適実施例である。

回路１０８内の抵抗Ｍ１がマツチすることが重要である
（即ち、それらは同一の寸法を有し且つ配向を有するも
のでなければならない）。同様に、回路１０８内の抵抗
Ｍ２はマツチするものでなければならない。第１４図は
、第５図の回路１０９の好適実施例である。第１５図は
、第５図の同一の回路１１０，１１１，１１２の好適実
施例である。第１６図は、第５図の回路１１３の好適実
施例である。スイッチング電流が他の内部回路をアップ
セット即ち悪影響を与えることを防止するために、第１
６図のトランジスタ９′のコレクタが直接的にｖＣＣバ
ッドへ接続されていることが重要である。

本発明システムの別の実施例においては、パルスベアリ
ングを測定し、且つ事前補償回路とは別個の回路を使用
して、パルスベアリング補償を実施する。例えば、何れ
の動作も、第４図のパルス検知器５内において達成する
ことが可能である。

第１７図は、大量格納装置メモリシステムから読取られ
るデータのストリーム内のパルスベアリングエラーの大
きさを測定するためにパルス検知器５内に設けることが
可能な回路の一例である。

「極性」信号（各入力データパルスと関連する極性を表
わしている）が、フリップフロップ４００のクロック入
力端へ供給され、且つ固定した周波数乃至は間隔のプレ
アンブルフィールドを読取ることを表わす「プレアンブ
ル」信号がフリップフロップ４００のデータ入力端へ供
給される。フリップフロップ４００の出力及び入力デー
タストリーム（「データ」信号）がフリップフロップ４
０１へ供給される。フリップフロップ４０１の出力は、
マルチプレクサ４０２へ行く。マルチプレクサ４０２の
出力は、「正」読取りパルスに関連しておりＰＲＥＡＭ
ＢＬＥの活性化に続く第一データパルスまで基準ｒｌＦ
Ｊ周波数である（その時に、マルチプレクサ４０２の出
力はデータストリームとなる）。

フリップフロップ４０１の出力は、更に、ワンショット
マルチバイブレータ４０４を活性化させる。回路４０４
の出力は、フリップフロップ４０３をクリアし、その際
に各読取りに対して同一の初期条件を確保する。フリッ
プフロップ４０１の出力は、更に、ＡＮＤゲート４０５
の一つの入力端子へ供給される。ＡＮＤゲート４０５の
出力は、フリップフロップ４０１からの遅延されたＰＲ
ＥＡＭＢＬＥにおいて真であり、且つＰＲＥＡＭＢＬＥ
の終端において偽状態となる。ＡＮＤゲート４０５の出
力は、この短縮化されたＰＲＥＡＭＢＬＥ期間中スイッ
チ４１０を開成し、且つこの短縮化したＰＲＥＡＭＢＬ
Ｅの終端において、ワンショットマルチバイブレータ４
０６を活性化し、それはワンショットマルチバイブレー
タ４０６によって設定される時間の間スイッチ４１１を
開成する。ワンショットマルチバイブレータ４０６の出
力は、ｒＲＥＡＤ　　０ＵＴＰＵＴＪ時間ウィンドを確
立する。ＮＯＮ−ＰＲＥＡＭＢＬＥ時間期間中「基準＋
２」によって駆動される場合に、フリップフロップ４０
３は、それ自身（フリップフロップ４０３）の不均一な
遅延によってのみ偏差が存在する等しい時間に対してＱ
及びＱを交互に活性化させる。抵抗Ｒ１は、コンデンサ
Ｃ１を充電し、その場合に、ＱとＱの完全な整合を仮定
する場合には、理想的にはＶＬ、、＋　（Ｖ旧、ゎ−Ｖ
Ｌ−−）／２となる。抵抗Ｒ２は、コンデンサＣ２を、
Ｑに関係した同一の値へ充電する。コンデンサＣ１及び
Ｃ２に関する電圧の差異は、差動増幅器４０７によって
増幅され且つ抵抗Ｒ３及びＲ４及びスイッチ４１０及び
４１２を介してコンデンサＣ３及びＣ４へ印加される。

コンデンサＣ３及びＣ４上の電圧は、この時において、
同一である。資格を与えられたＰＲＥＡＭＢＬＥの期間
中、データは、はぼ基準＋２に等しい一定の周波数パタ
ーンからの回復信号であり、且つ何らかの本質的なパル
スベアリングを包含している。フリップフロップ４０３
の出力は、それらの時間関係を変化させて、パルスベア
リングを包含させ、そのことはＣ１及びＣ２上に異なっ
た電荷を発生させる。

この差は、差動増幅器４０７によって増幅される。

スイッチ４１０が開成されると、Ｃ３は初期的なバラン
スされた条件を格納し、一方Ｃ４はパルスベアリング情
報を包含する新たな値へ充電する。

差動増幅器４０８はこの差を増幅し且つそれをスイッチ
４１１及び抵抗Ｒ５を介してバッファ増幅器４０９へ印
加する。増幅器４０９への人力は、コンデンサＣ５によ
ってフィルタされる。増幅器４０９からの出力りは、デ
ータ信号のパルスベアリング（ＴＩ−７２）のみを表わ
している。ＰＲＥＡＭＢＬＥの終端において、スイッチ
４１１は開成し且つ出力信号りは従来の手段によって読
取ることが可能である。

マルチプレクサ４０２の出力はフリップフロップ４０３
のクロック入力端へ供給される。従って、点りにおける
電圧は、量Ｔｌ−７２に比例しており、尚Ｔ１は正極性
データパルスと爾後の最も近い負極性データパルスとの
間の時間遅れであり、且つＴ２は負極性データパルスと
爾後の最も近い負極性データパルスとの間の時間遅れで
ある。従って、電圧信号りは、パルスベアリングエラー
の大きさを表わすエラー信号である。信号りは、例えば
パルスベアリングの影響を補償するために、所望により
二つの遅延の間の差異Ｔｌ−７２を変化させるために例
えば第１８図に示した回路に対する制御信号を発生する
ために使用することが可能である。信号りは、アナログ
・デジタル変換器によって交互に読取られ、且つ爾後に
例えばコントローラ９内などのような論理内に保持する
ことが可能であり、その場合、それをＰＰエラーパラメ
ータを発生するため、及びパルスベアリングエラーを補
償するための制御信号（例えば、前述したＭＤ　　Ｏ，
ＭＤ　　１．ＭＤ　　２）を発生するために使用するこ
とが可能である。

第１８図は、大量格納装置メモリシステムから読取られ
たデータのストリームに関するパルスベアリングエラー
補償を実施するための回路である。

データはＡＮＤゲート５０１及び５０２の各々の入力端
へ供給され、且つ極性検知器回路５００へ供給される。

回路５００は、ＡＮＤゲート５０１及び５０２の各々の
他方の入力端へ入力されるデータストリームの各パルス
と関連する極性を表わす信号を出力する。可変遅延線５
０４及び５０３は、それぞれ、制御信号Ｅ及びＦに応答
して独立的に制御可能である。補償されたデータがＮＯ
Ｒゲート５０５から表われる。遅延線５０３及び５０４
の各々は、例えば、ナショナルセミコンダクタコーポレ
ーションのｒＤＰ８４５Ｊ集積回路において使用されて
いるようなシリコン遅延線とすることが可能である。第
１７図の回路からの出力信号りを使用して、前のパラグ
ラフにおいて説明した如く制御信号Ｅ及びＦを発生させ
ることが可能である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来の磁気ディスクドライブシステムを示した
ブロック図、第２図は第１図のシステムが「読取り」モ
ードにある場合に第１図のシステムによって発生される
ことのあるタイプの波形を横軸に時間を取り縦軸に電圧
を取って示した一組の四つの波形（ａ）、（ｂ）、（ｃ
）、（ｄ）を示した波形線図、第３図は磁気ディスクド
ライブメモリシステムにおいて発生されることのあるタ
イプの一組の二つのデジタルパルストレーンを示した説
明図、第４図は本発明の一実施例に基づいて構成された
磁気ディスクドライブシステムを示したブロック図、第
５図は大量格納装置メモリシステムのパルスベアリング
及び事前補償エラーパラメータを変化させるための本発
明回路の好適実施例を示した概略図、第６図は第５図の
ブロック１００内の回路を示した概略図、第７図は第５
図のブロック１０１内の回路を示した概略図、第８図は
第５図のブロック１０３内の回路を示した概略図、第９
図は第５図のブロック１０４内の回路を示した概略図、
第１０図は第５図のブロック１０５内の回路を示した概
略図、第１１図は第５図のブロック１０６内の回路を示
した概略図、第１２図は第５図のブロック１０７内の回
路を示した概略図、第１３図は第５図のブロック１０８
内の回路を示した概略図、第１４図は第５図のブロック
１０９内の回路を示した概略図、第１５図は第５図のブ
ロック１１０．１１１又は１１２内の回路を示した概略
図、第１６図は第５図のブロック１１３内の回路を示し
た概略図、第１７図は本発明システムにおいてパルスベ
アリングエラーを測定するための別の回路を示した概略
図、第１８図は第１７図の回路と共に使用することが可
能なタイプのパルスベアリングエラー補償を実施するた
めの回路を示した概略図、である。 （符号の説明） １：ディスク ２ニドラツク ３：ヘッド ４：前置増幅器 ５：パルスビーク検知器 ７：シンクロナイザ ８：デコーダ ９：コントローラ １０：エンコーダ １１：書込みドライバ １２：選択要素 １０３：第二読取り／書込みヘッド ６′　ニパルスベアリング補償回路 １００　：　ＥＡＲＬＹ−ＬＡＴＥ回路１０４　：　Ｃ
ＭＯＳ／ＥＣＬ翻訳器 １０７　翻訳ＥＣＯＭＰ回路 １１２：マルチプレクサ １１３：ＲＣ回路 ２０１．２０２：フリップフロップ ２０３．２０４：伝送ゲート ２１２７７ビツトシフトレジスタ ２１３．２１４：３人力ＮＡＮＤゲート２１５．２１６
．２１７：フリツブフロツブ２２０　：　ＮＯＲゲート

Claims (1)

1. 【特許請求の範囲】 １、大量格納装置メモリシステムのパルスペアリングエ
   ラーパラメータ、パターン感度エラーパラメータ、ウイ
   ンド中心位置決めエラーパラメータからなる組において
   少なくとも一つのエラーパラメータの最適値を決定する
   方法において、（ａ）前記組内の第一パラメータを高い
   システムエラー率を誘発する固定値へ設定し、 （ｂ）次いで、前記組内の第二パラメータを変化させて
   前記第二パラメータの最適値を決定する、上記各ステッ
   プを有することを特徴とする方法。 ２、特許請求の範囲第１項において、更に、前記システ
   ムの第二エラーパラメータが最適であるように前記シス
   テムを同調するステップを有することを特徴とする方法
   。 ３、特許請求の範囲第１項において、更に、（ｃ）前記
   第二パラメータを高いシステムエラー率を誘発する固定
   値へ設定し、 （ｄ）次いで、前記組内の第三パラメータを変化させて
   前記パラメータの最適値を決定する、上記各ステップを
   有することを特徴とする方法。 ４、特許請求の範囲第３項において、更に、前記システ
   ムの第三エラーパラメータが最適であるように前記シス
   テムを同調するステップを有することを特徴とする方法
   。 ５、特許請求の範囲第１項において、更に、（ｅ）前記
   第三パラメータを高いシステムエラー率を誘発する固定
   値へ設定し、 （ｆ）次いで、前記第一パラメータを変化させて前記パ
   ラメータの最適値を決定する、 上記各ステップを有することを特徴とする方法。 ６、特許請求の範囲第５項において、更に、前記システ
   ムの第一パラメータが最適であるように前記システムを
   同調するステップを有することを特徴とする方法。 ７、特許請求の範囲第１項において、更に、（ｇ）前記
   第二パラメータを高いシステムエラー率を誘発する固定
   値へ設定し、 （ｈ）次いで、前記第一パラメータを変化させて前記第
   一パラメータの最適値を決定する、上記各ステップを有
   することを特徴とする方法。 ８、特許請求の範囲第１項において、前記第三パラメー
   タがウインド中心位置決めエラーパラメータであり、且
   つ前記ステップ（ｂ）が、前記大量格納装置メモリシス
   テムからのテストパターンを読取るステップを有してお
   り、前記テストパターンはｐ＿６がステップ（ｂ）の期
   間中の平均システムエラー率でｐ＿０が前記高いシステ
   ムエラー率としてｐ＿６＞ｐ＿０の基準を充足するロッ
   クしていないパターンであることを特徴とする方法。 ９、特許請求の範囲第１項において、前記システムが磁
   気ディスク駆動システムであることを特徴とする方法。 １０、特許請求の範囲第９項において、前記磁気ディス
   ク駆動システムが少なくとも２個の読取り／書込みヘッ
   ドを有しており、且つ前記第三パラメータがウインド中
   心位置決めエラーパラメータであり、且つステップ（ａ
   ）及び（ｂ）は各読取り／書込みヘッドに対して一度繰
   返し実施されることを特徴とする方法。 １１、大量格納装置メモリシステムのエラー率を減少す
   る方法において、 （ａ）ウインド中心位置決めエラーパラメータ、パルス
   ペアリングエラーパラメータ、パターン感度エラーパラ
   メータからなる組から選択した第一システムエラーパラ
   メータを固定値へ設定することにより高いシステムエラ
   ー率を誘発させ、（ｂ）前記システムエラー率をモニタ
   しながら前記組から選択した第二システムエラーパラメ
   ータを変化させて前記第二システムエラーパラメータの
   最適値を決定し、 （ｃ）前記第二システムエラーパラメータがその最適値
   であるように前記システムを同調させる、上記各ステッ
   プを有することを特徴とする方法。 １２、特許請求の範囲第１１項において、更に、（ｄ）
   前記第二システムエラーパラメータを固定値へ設定する
   ことにより高いシステムエラー率を誘発させ、 （ｅ）前記システムエラー率をモニタしながら前記組か
   ら選択した第三システムエラーパラメータを変化させて
   前記第三システムエラーパラメータの最適値を決定し、 （ｆ）前記第三システムエラーパラメータがその最適値
   であるように前記システムを同調する、上記各ステップ
   を有することを特徴とする方法。 １３、特許請求の範囲第１１項において、前記システム
   が磁気ディスク駆動システムであることを特徴とする方
   法。 １４、特許請求の範囲第１３項において、前記磁気ディ
   スク駆動システムが少なくとも２個の読取り／書込みヘ
   ッドを有しており、且つ前記第二システムエラーパラメ
   ータがパルスペアリングエラーパラメータであり、且つ
   ステップ（ｂ）及び（ｃ）が、各読取り／書込みヘッド
   に対して一度ずつ繰返し実施されることを特徴とする方
   法。 １５、特許請求の範囲第１３項において、前記磁気ディ
   スク駆動システムが少なくとも２個の読取り／書込みヘ
   ッドを有しており、且つ前記第二システムエラーパラメ
   ータがパターン感度エラーパラメータであり、且つステ
   ップ（ｂ）及び（ｃ）が各読取り／書込みヘッドに対し
   て一度ずつ繰返し実施されることを特徴とする方法。 １８、メモリからデータを読取るために読取りモードで
   動作し且つ前記メモリ内へデータを書込むために書込み
   モードで動作することが可能な大量格納装置メモリシス
   テムにおいて、 （ａ）前記システムを特徴付けるパルスペアリングエラ
   ーパラメータを変化させる手段、 （ｂ）前記システムを特徴付けるパターン感度エラーパ
   ラメータを変化させる手段、 （ｃ）前記エラーパラメータの各々が手段（ａ）及び手
   段（ｂ）によって決定される値を有する各システム形態
   と関連するシステムエラー率を決定する手段、 を有することを特徴とするシステム。 １７、特許請求の範囲第１６項において、更に、（ｄ）
   前記システムを特性付けるウインド中心位置決めエラー
   パラメータを変化させる手段、を有することを特徴とす
   るシステム。 １８、特許請求の範囲第１７項において、更に、前記エ
   ラーパラメータの各々がその最適値であるように前記シ
   ステムを同調させる手段を有することを特徴とするシス
   テム。 １９、特許請求の範囲第１６項において、更に、前記エ
   ラーパラメータの少なくとも一つをその最適値に設定す
   ることによって前記システムエラー率を減少させる手段
   を有することを特徴とするシステム。 ２０、特許請求の範囲第１６項において、手段（ａ）が
   、前記メモリから読取られたデータの各パルスに関連す
   る極性を識別する手段、正極性と関連する前記各パルス
   を第一可変遅延量だけ遅延させる手段、前記第一遅延量
   を変化させる手段、負の極性と関連する前記各パルスを
   第二可変遅延量だけ遅延させる手段、前記第二遅延量を
   変化させる手段、を有することを特徴とするシステム。 ２１、特許請求の範囲第１６項において、手段（ｂ）が
   、事前補償を必要とする前記メモリ内に書込まれるべき
   第一組のデータパルス及び事前補償を必要としないメモ
   リ内に書込まれるべき第二組のデータパルスを識別する
   手段、前記第二組内の各パルスを公称遅延量だけ遅延さ
   せる手段、前記第一組内の各パルスに関して事前補償を
   実施する手段、を有することを特徴とするシステム。 ２２、特許請求の範囲第２１項において、手段（ｂ）が
   、更に、前記第一組内における第一副組の遅いパルス及
   び前記第一組内の第二副組の速いパルスを識別する手段
   、前記第一副組内の各パルスを前記公称遅延量よりも小
   さな第一遅延量だけ遅延させる手段、前記第一副組内の
   各パルスを前記公称遅延量よりも大きな第二遅延量だけ
   遅延させる手段、を有することを特徴とするシステム。 ２３、特許請求の範囲第２２項において、更に、手段（
   ｂ）と電気的に通信可能なシステムコントローラを有し
   ており、且つ前記公称遅延量及び前記第一及び第二遅延
   量は、前記システムコントローラによって供給される制
   御信号に応答して可変であることを特徴とするシステム
   。 ２４、特許請求の範囲第１６項又は第２３項において、
   前記メモリが磁気ディスクであることを特徴とするシス
   テム。 ２５、メモリからデータを読取るために読取りモードで
   動作し且つ前記メモリ内へデータを書込むために書込み
   モードで動作することの可能な大量格納装置メモリシス
   テムにおいて、 （ａ）第一読取り／書込みヘッド、 （ｂ）第二読取り／書込みヘッド、 （ｃ）前記第一ヘッドによって及び前記第二ヘッドによ
   って前記メモリから読取られたデータを交互に同期させ
   ウインド中心位置決めエラーパラメータによって特性付
   けられるシンクロナイザ、（ｄ）前記システムを特性付
   けるパルスペアリングエラーパラメータを変化させる手
   段、 （ｅ）前記システムを特性付けるパターン感度エラーパ
   ラメータを変化させる手段、 （ｆ）前記エラーパラメータの各々に対する値によって
   特性付けられる各システム形態と関連するシステムエラ
   ー率を決定する手段、 を有することを特徴とするシステム。 ２６、特許請求の範囲第２５項において、手段（ｄ）が
   、前記第一ヘッドを除外した前記システムの第一部分を
   特性付けるパルスペアリングエラーパラメータを変化さ
   せる手段、前記第二ヘッドを除外した前記システムの第
   二部分を特性付けるパルスペアリングエラーパラメータ
   を変化させる手段、を有することを特徴とするシステム
   。 ２７、特許請求の範囲第２５項において、手段（ｅ）が
   、前記第一ヘッドを除外した前記システムの第一部分を
   特性付けるパターン感度エラーパラメータを変化させる
   手段、前記第二ヘッドを除外した前記システムの第二部
   分を特性付ける事前補償エラーパラメータを変化させる
   手段、を有することを特徴とするシステム。 ２８、特許請求の範囲第２５項において、更に、前記エ
   ラーパラメータの少なくとも１個をその最適値に設定す
   ることにより前記システムエラー率を減少させる手段を
   有することを特徴とするシステム。 ２９、特許請求の範囲第２５項において、更に、前記エ
   ラーパラメータの各々がその最適値であるように前記シ
   ステムを同調させる手段を有することを特徴とするシス
   テム。 ３０、特許請求の範囲第２５項において、手段（ｄ）が
   、前記メモリから読取られたデータの各パルスと関連す
   る極性を識別する手段、正の極性と関連する前記各パル
   スを第一可変遅延量だけ遅延させる手段、前記第一遅延
   量を変化させる手段、負の極性と関連する前記各パルス
   を第二可変遅延量だけ遅延させる手段、前記第二遅延量
   を変化させる手段、を有することを特徴とするシステム
   。 ３１、特許請求の範囲第２５項において、手段（ｅ）が
   、事前補償を必要とする前記メモリ内へ書込まれるべき
   第一組のデータパルス及び事前補償を必要としないメモ
   リ内に書込まれるべき第二組のデータパルスを識別する
   手段、前記第二組内の各パルスを公称遅延量だけ遅延さ
   せる手段、前記第一組内の各パルスに関し事前補償を実
   施する手段、を有することを特徴とするシステム。 ３２、特許請求の範囲第３１項において、手段（ｅ）が
   、更に、前記第一組内において第一副組の遅いパルス及
   び前記第一組内における第二副組の速いパルスを識別す
   る手段、前記第一副組内の各パルスを前記公称遅延量よ
   りも小さな第一遅延量だけ遅延させる手段、前記第一副
   組内の各パルスを前記公称遅延量よりも大きな第二遅延
   量だけ遅延させる手段、を有することを特徴とするシス
   テム。 ３３、特許請求の範囲第３２項において、更に、手段（
   ｅ）と電気的通信を行なうことが可能なシステムコント
   ローラを有しており、且つ前記公称遅延量及び前記第一
   及び第二遅延量が前記システムコントローラによって供
   給される制御信号に応答して可変であることを特徴とす
   るシステム。 ３４、特許請求の範囲第２５項又は第３３項において、
   前記大量格納装置メモリシステムが磁気ディスク駆動シ
   ステムであることを特徴とするシステム。