KR0138779B1 - 대용량 기억 디바이스 메모리 시스템에서 오차를 측정 및 감소시키는 방법 및 장치 - Google Patents

대용량 기억 디바이스 메모리 시스템에서 오차를 측정 및 감소시키는 방법 및 장치

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KR0138779B1
KR0138779B1 KR1019890016948A KR890016948A KR0138779B1 KR 0138779 B1 KR0138779 B1 KR 0138779B1 KR 1019890016948 A KR1019890016948 A KR 1019890016948A KR 890016948 A KR890016948 A KR 890016948A KR 0138779 B1 KR0138779 B1 KR 0138779B1
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팔프레이만 앤드류
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존 지. 웨브
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Abstract

내용없음.

Description

대용량 기억 디바이스 메모리 시스템에서 오차를 측정 및 감소시키는 방법 및 장치
제 1 도는 선행 기술의 자기 디스크 구동 시스템에 대한 블록다이어그램.
제 2 도는 제 1 도 시스템의 읽기 모드에서 발생되는 형태의 파형도로서 전압을 표시하는 수평축과 시간을 표시하는 수직축으로부터 간격을 둔 채로 나타낸 한 세트의 (a), (b), (c), (d) 파형도.
제 3 도는 자기 디스크 구동 메모리 시스템에서 발생되는 형태의 펄스 흐름도로서 한세트의 두 디지탈 펄스 흐름도.
제 4 도는 본 발명을 구체화시키는 자기디스크 구동 시스템에 대한 블록다이어그램.
제 5 도는 대용량 기억 디바이스 메모리 시스템의 펄스 페어링(pulse pairing) 및 전차보상 오차 파라메타를 변화시키기 위한 본 발명의 바람직한 실시예의 회로 다이어그램.
제 6 도는 제 5 도의 블록(100)에 내장된 회로 다이어그램.
제 7 도는 제 5 도의 블록(101)에 내장된 회로 다이어그램.
제 8 도는 제 5 도의 블록(103)에 내장된 회로 다이어그램.
제 9 도는 제 5 도의 블록(104)에 내장된 회로 다이어그램.
제 10 도는 제 5 도의 블록(105)에 내장된 회로 다이어그램.
제 11 도는 제 5 도의 블록(106)에 내장된 회로 다이어그램.
제 12 도는 제 5 도의 블록(107)에 내장된 회로 다이어그램.
제 13 도는 제 5 도의 블록(108)에 내장된 회로 다이어그램.
제 14 도는 제 5 도의 블록(109)에 내장된 회로 다이어그램.
제 15 도는 제 5 도의 블록(100, 111, 112)에 내장된 회로 다이어그램.
제 16 도는 제 5 도의 블록(113)에 내장된 회로 다이어그램.
제 17 도는 본 발명의 펄스 페어링 오차를 측정하는 대체 회로의 다이어그램.
제 18 도는 제 17 도의 회로와 더불어 사용되는 형태의 회로로서 펄스 페어링 오차 보상을 이행하는 회로.
* 도면의 주요 부분에 대한 부호의 설명*
1 : 디스크3 : 헤드
5 : 펄스 피크검출기7 : 동기 검정기
9 : 제어기10 : 엔코더
105 : 플립플롭405 : AND 게이트
본 발명은 대용량 기억 디바이스 메모리 시스템의 오차율을 측정하고 감소시키는 방법 및 장치에 관한 것으로 특히, 대용량 기억 디바이스 메모리 시스템의 윈도우 센터링(window centering), 펄스 페어링 및 패턴 감도에 기인하는 오차율을 측정하고 감소시키는 방법 및 장치에 관한 것이다.
본 발명을 이해하려면, 디스크와 테이프 구동 메모리 시스템과 같은 대용량 기억 디바이스의 동작에서 발생되는 3가지 형태의 오차 성질을 숙지할 필요가 있다. 특히, 다음과 같은 기술의 대부분은 자기 디스크 구동 시스템을 참고로 한 것이다.
그러나, 이러한 기술은 광 디스크 구동 시스템과 자기 테이프 구동 시스템과 같은 다른 대용량 기억 디바이스의 동작을 응용하도록 용이하게 일반화한 것이다.
제 1 도는 선행기술의 자기 디스크 드라이브 시스템에 대한 블록다이어그램이다.
디스크(1)는 트랙(2)과 같은 많은 동심원 트랙을 지닌다. 자기 읽기/쓰기 헤드(3)는 이 헤드(3)에 관하여 상기 디스크(1)가 회전함에 따라 트랙(2)으로부터의 데이타를 판독하기 때문에, 상기 자기 읽기/쓰기 헤드(3)는 상기 트랜(2)으로부터 미소거리(전형적으로, 대략 0.00001 인치)로 격리된다.
상기 헤드(3)에 의해 판독된 아날로그 신호는 읽기 전치 증폭기(4)에서 증폭되어 펄스 피크 검출기(5)에 공급된다. 상기 펄스 검출기(5)는 상기 아날로그 신호를 미분하여 디지탈 신호를 발생시키는데, 이러한 펄스는 상기 아날로그 신호의 글과 피크에 일치하는 미분된 아날로그 신호의 영(0) 교차점에 상당하는 선단을 지닌다. 선택적으로, 상기 검출기(5)는 디지탈 신호를 발생시키는 임의의 회로로도 가능한데, 그 신호의 선단은 상기 입력신호의 골과 피크에 일치한다.
그때, 상기 검출기(5)에서 발생한 디지탈 신호는 불안한 상태를 제거하도록 동기 검정기(7)의 위상 고정(phase-locked) VCO 클록 신호와 동기되며, 제어기(9)에서 처리하기에 적합한 직렬 NRZ 포맷으로 변환되도록하는 디코더(8)에 공급된다.
상기 헤드(3)에 의해 디스크(1)에 기록될 NRZ 디지탈 데이타는 엔코더 유니트(10)의 공지된 2, 7 RLL (동작 길이 제한) 코드 포맷과 같은 바람직한 포맷으로 부호화된다. 2, 7 RLL 코드에 있어서, 1을 나타내는 각 비트는 최소 2 개의 영(0)에 앞서며 최대 7개의 영(0)에 수반된다.
그때, 상기 부호화된 데이타는 회로(6)인 전치 보상부에서 미리 보상받아 쓰기 드라이버(11)에 공급되는데, 이것은 상기 구동 헤드(3)가 상기 디스크(1)에 데이타를 기록하도록 적당한 신호를 발생시킨다.
선택 소자(12)는 상기 읽기/쓰기 헤드 (독립적으로 선택가능한 2개 이상의 헤드를 포함하는 실시예에서의) 중 하나를 선택하며 읽거나 쓰기 모드중 어느 하나를 선택하고 쓰기 모드에 있어서 상기 디스크(1)상에 데이타를 기록하도록 선택된 헤드에 적당한 기록 전류를 공급하는 기능을 이행한다.
상기 전치보상회로 (6)는 서로 저항하도록 밀접하게 간격을 둔 펄스 성향에 기인하는 비트자리 이동을 보상한다. 이러한 성향으로 인해 최소분리로 기록된 2개의 펄스가 상기 두배의 최소 분리로 기록된 2개의 비트 분리 절반이상으로 다시 판독된다.
상기 회로(6)는 패턴(상기 엔코더(10)에서 발생한 디지탈 신호)을 검출하는데, 이것은 그러한 패턴 감지 자리이동 비트를 나타낸 것과 유사하다.
그 다음, 미약한 신호에 따라 선택되지 않은 비트가 지연되는 경우, 상기 회로(6)는 미약한 신호 이상으로 선택된 비트 (즉, 전반 신호인 그러한 선택 비트)나 미약한 신호이하로 선택된 비트(즉, 후반 신호인 그러한 선택 비트)를 지연시킨다.
상기 언급한 패턴 감지 현상(인접한 비트간의 반발작용)이란 대용량 기억 디바이스(디스크나 테이프 구동 메모리 시스템과 같은)로부터 판독하고 상기 기억 디바이스에 기록함에 있어서 유효 오차 원인이 되는 현상을 말한다. 그러한 현상은 고 기록 비트 밀도에서 신호적으로 표명됨에 따라서 최소변경을 지닌 트랙에 대한 최대 크기를 지니는 디스크 상에 있는 트랙간의 크기로 변화한다.
또한, 그러한 현상은 헤드 편차, 매질 편차 및 헤드대 매질의 벌어진 정도에 따라서 변화한다.
따라서, 각각의 디스크 구동 읽기/쓰기 헤드나 각각의 디스크 표면 또는 이 모두에 대해 전치 보상 및 전치 보상의 재보정을 이행하는 것이 바람직하다.
그런, 대용량 기억 디바이스로부터 판독하고 상기 기억 디바이스로 기록함에 있어서 두개의 또 다른 유효 오차 원인이 있는데, 이 두 유효오차 원인은 윈도우 센터링 오차와 펄스 페어링 오차이다.
전 시스템의 오차율에 대한 패턴 감도 오차, 윈도우 센터링 오차 및 펄스 페어링 오차 각각에 대한 원인을 나타내는 파라메타가 한정될 수 있다.
윈도우 센터링 오차는 상기 동기 검정기(7)에 입력되는 각각의 데이타 펄스에 대한 선단과 각각의 위상 고정 VCO 클록 펄스의 선단간에 평균 시간차로 매우 용이하게 식별된다. 상기 데이타 펄스의 선단은 인접한 클록 펄스의 선단에 한정된 윈도우 시간의 정 중앙에 때를 맞춰 이상적으로 위치되도록 한 것이다. 상기 윈도우 (window)의 정 중앙에 상기 평균 데이타의 선단을 위치시킴으로 인해 임의의 특정한 데이타 펄스가 1/2 윈도우 시간에 이르기까지 앞이나 뒤로 자리 이동되며 상기 적당한 (다음) 클록 펄스로 여전히 스트로브(strobe)된다.
상기 클럭 펄스 선단과 상기 데이타 펄스 중앙간에 평균 시간분리가 증가됨으로 인해 상기 전 시스템의 오차율이 감소된다. 전형적으로 상기 윈도우 센터는 상기 데이타 펄스 선단과 상기 클록펄스선단의 비교 지연을 변화함에 따라 조정될 수 있다.
윈도우 센터링 오차는 순전히 상기 동기 검정기에 있어서의 데이타와 클록 비교 지연에 대한 정밀 함수이여서 윈도우 센터링 동작은 다중 헤드를 사용한 각각의 구동에 대해 한번만 이행될 필요가 있다 (각각의 읽기/쓰기 헤드에 대해 한번이 아님).
제 1 도 시스템의 동기 검정기(7)는 상기 입력된 데이타 펄스 선단에 대해 상기 검정기(7)에서 발생된 위상 고정 VCO 클록 펄스의 위상이 자리이동 되는 지연회로(7a)를 포함한다.
상기 지연회로(7a)에 의해 발생된 위상 펄스가 제어기(9)로부터 선(c1)상에 공급된 제어 신호에 응답하여 변할수 있는 것이 선행기술이다. 따라서, 상기 전 시스템의 오차율에 대한 윈도우 센터링 오차의 원인은 선(c1)에 인가된 그러한 제어 신호에 따라 변화될 수 있다.
펄스 페어링 오차는 양(+)과 음(-)플럭스변이로부터 생기는데, 이것은 상기 쓰기 채널과 읽기 채널 회로 어디에서나 유도될 수 있다.
제 2 도는 펄스 페어링이 발생할 수 있는 한 상태를 도시한 것이다. 제 2 도 (a) 신호는 자기 디스크 구동 읽기/쓰기 헤드의 증폭된 출력을 도시한 전형적인 형태를 지니며 음극(-) 펄스(21, 23, 25)와 교번하는 양극(+) 펄스(20, 22, 24)를 포함한다. 자석(13-17)은 제 1 도에 도시된 디스크(1)의 부채꼴의 트랙부(2)에 포함된다. 디스크(1)의 각 트랙부 복수개의 따로 떨어진 부채꼴형을 포함한다.
읽기/쓰기 헤드(3)는 자석(14, 15) 교차부상을 지나고 양(+) 전압 펄스는 헤드(3)에 유도되는데, 이것이 증폭되는 경우 양(+) 펄스(22)와 같이 이루어진다. 마찬가지로, 음(-) 펄스(23)는 상기 헤드(3)가 자석(15, 16)의 교차부상을 지나는 경우 유도된 상기 신호와 상응관계에 있다.
각각 인접한 펄스간의 평균 분리는 제 2 도(a) 신호의 T와 동일하며 상기 회로소자중 하나에서 미분된 다음에 나타난 파형이 제 2 도(b)신호이다. 상기 제 2 도(b) 신호의 영(0) 교차점은 상기 제 2 도(a) 신호의 피크나 골과 상응관계에 있다. 제 2 도(d) 신호는 펄스 선단이 상기 제 2 도(b) 신호의 영(0) 교차점에 정렬하는 연속 펄스를 발생하는 회로의 이상적인 출력을 도시한 것이다. 실제 동작에 있어서, 그러한 회로의 실제 출력은 제 2 도(c) 신호와 아마 유사한데, 이것이 펄스 페어링을 나타낸다. 전형적으로, 제 2 도(b) 신호로부터 디지탈 펄스 스트림을 발생시키는 회로는 펄스 선단이 신호부분(30-35)의 영(0) 교차점 대신에 제 2 도에 도시된 바와 같이 미소 크기를 지닌 상기 제 2 도(b)의 영(0) 교차점에 정렬되는 펄스를 발생시키는 것이다.
따라서, 제 2 도(c) 신호의 펄스는 인접한 펄스간의 긴 간격(T1)과 짧은 간격(T2)을 교번함에 따라서 쌍을 이룬다. 특히, 양극(+) 피크 다음의 음극(-) 피크로 조합된 인접한 펄스의 각쌍(즉, 펄스(41, 42) 쌍)은 증가된 분리(T1) (여기서, T1은 T보다 더 크다)를 지니며 음극(-) 피크 다음의 양극(+)피크 전이와 조합된 인접한 펄스의 각쌍(즉, 펄스(42, 43) 쌍)은 감소된 분리 (T2) (여기서, T2는 T보다 작다)를 지닌다.
디스크 구동 시스템을 테스트하여 그 시스템의 오차율을 측정하는 것이 선행 기술이다(상기 시스템의 오차율은 상기 시스템에 의해 보정되지 않고 처리된 비트수를 상기 시스템에 의해 보정되어 처리된 비트수로 나눈 것이다). 그러나, 선행기술의 오차 테스트는 많은 시간 소비가 있으며 통상적으로 수시간이 요구되었다. 그러한 선행 기술의 테스트는 디스크 구동 시스템에 대한 전형적인 오차율이 극히 낮기 때문에 (예를들면, 10-10)시간 소비가 있으므로, 통계학상 상당한 오차 누적으로 인해 데이타의 많은 비트가 판독(5 내지 20 메가비트/초로)되는 것이 필요하였다. 더우기, 각각의 읽기/쓰기 헤드(또는 각각의 기억매개트랙)에 대한 오차율을 빠르게 그리고 별도로 측정하고 변화시키는 실용적이며 저렴한 방법 및 장치가 개발되어 있지 않았다.
또한, 대용량 기억 디바이스 메모리 시스템의 윈도우 센터링, 펄스 페어링 및 패턴감도 오차 변수를 별도로 변화시키는 실용적인 장치가 개발되어 있지 않았다.
오차 측정 테스트가 충분히 빠르게 이행되어 대용량 기억 디바이스 사용자와 제조업자가 상기 디바이스를 동작시킬적마다 이것을 반복적으로 이행하는 것이 바람직하였다. 또한, 사용자는 각각의 그러한 테스트와 연관하여 상기 시스템의 오차율을 빠르게 최소화시킬수 있다면, 상기 사용자는 그의 시스템에 대한 데이타 보전을 반복적으로 최적화할 수 있었다.
그때, 디바이스 제조업자는 그러한 최적화할 수 있는 디바이스의 용량을 증가시킬 수 있었는데 (또한, 용량 감소없이 상기 디바이스 비용을 감소시킬 수 있었는데), 그러한 요건은 상기 최적화할 수 있는 디아비스가 더 적은 오차 한계를 필요로 하였다.
전 시스템의 오차에 대한 임의적인 조성은 다중 헤드 시스템의 읽기/쓰기 헤드로부터 읽기/쓰기 헤드로 변화 시킬수 있으므로(예를들면, 전치 보상 오차 및 펄스 페어링 오차), 사용자와 제조업자가 그러한 시스템의 각 읽기/쓰기 헤드와 조합된 오차율을 빠르게 최소화 시킬 수 있다면 바람직스러웠다.
본 발명의 방법은 빠른 오차 측정 및 감소 기술에 관한 것이며 대용량 기억 디바이스 기억 시스템의 오차율을 유도시켜 상기 시스템의 최적 패턴감소, 펄스 페어링 및 윈도우 센터링 변수를 결정하는 단계를 포함한다. 본 발명의 바람직한 실시예에 있어서, 상기 시스템은 이것의 최적값에 대한 하나 또는 그 이상의 이러한 파라메타를 세트시킴에 따라 동조되므로 상기 시스템의 전 오차율에 대한 각 최적 파라메타의 원인이 최소화되게 한 것이다.
상기 본 발명의 시스템은 본 발명의 방법을 이행하는 수단을 포함하며, 바람직하게는 상기 시스템에 대한 각각의 읽기/쓰기 헤드와 조합된 패턴 감도와 펄스 페어링 오차 파라메타를 별도로 조종하며 상기 시스템과 조합된 윈도우 센터링 오차 파라메타를 조종하는 컴퓨터 제어가능 수단을 포함한다.
본 발명의 발명은 다음과 같은 방식으로 패턴 감도, 펄스 페어링 및 윈도우 센터링 오차 파레메타의 상호직교(전시스템의 오차율에 대하여)를 이용한 것이다.
이러한 제 1 파라메타의 최적값을 결정하면, 대 용량 기억 디바이스 메모리 시스템의 오차율은 제 2차 파라메타를 적당히 세팅함으로써 유도된다. 그때, 상기 제 1 파라메타는 최소 오차율을 산출한 값이 나오게 될 때까지 상기 파라메타의 결정값 내외로 변화된다. 그 다음, 상기 과정은 전 시스템의 오차율을 유도하도록 적당히 상기 제 1 (또는 제3) 파라메타를 세팅하고 최소 오차율을 산출한 값이 정해지도록 상기 제 2 파라 메타를 변화시킴으로써 상기 제 2 파라메타의 최적값이 결정되도록 반복된다. 마지막으로, 상기 공정은 대용량 시스템의 오착율을 유도하도록 상기 제 1 (또는 제2) 파라메타를 세팅하고 최소오차율로 정해진 상기 제 3 파라메타를 변화시켜 상기 파라메타의 최적값이 결정되도록 반복된다.
임의적인 테스트 패턴(이하 기술됨)에 대하여, 상기 3개의 오차 파라메타는 상기 3개의 파라메타중 어느 한 파라메타의 최적값이 2개의 나머지 파라메타값에 따르지 않는다는 점에서 직교이다.
본 발명의 시스템에 대한 바람직한 실시예는 상기 펄스 페어링 오차 파라 메타를 측정하고, 상기 대용량 기억 디바이스로부터 판독된 양극(+)과 음극(-)신호를 별도로 지연시키며, 분리되며 전기적으로 조정가능한 지연선을 통하거나 빠르게 조정가능한 단일 지연선을 통해 이러한 지연을 조종함으로써 펄스 페어링 오차를 보상하는 회로를 포함한다.
대용량 기억 디바이스 메모리 시스템의 윈도위 센터링, 펄스 페어링 및 패턴감도 오차 파라메타는 상기 시스템의 오차율에 대하여 서로 직교하고 다음과 같은 조건에 따른다. 상기 윈도우 센터링 파라메타(WC)와 펄스 페어링 파라메타(PP)는 항상 서로 직교한다. 그러나, WC와 상기 패턴 감도 파라메타(PC)는 확실한 테스트 패턴에 대하여 (즉, 상기 대용량 기억 디바이스에 내장된 메모리장치로부터 판독되거나 이러한 메모리 장치에 기록될 확실한 연속 비트에 대하여)만 서로 직교 한다. 유사한 조건으로, PP 와 PC, 상기 펄스 페어링과 패턴 감도 파라메타는 확실한 테스트 패턴에 대하여만 서로 직교한다.
WC 와 PC, 그리고 PC 와 PP가 직교함에 따른 조건은 다음에 기술하기로 한다.
제3도(a)의 신호와 같은 임이적인 테스트 패턴에 대하여는 펄스 페어링으로 인한 오차율이 일정한 방식에 있어서 상기 패턴 감도 (비트 반발 작용 (bit repulsion)) 현상으로 인한 오차율에 따른다. 상기 제 3 도(a)의 신호에 대한 인접 펄스는 상술된 펄스 페어링 현상으로 인해 교번하는 방향으로 자리이동된다. 상기 제 3 도(a)의 인접 펄스는 상기 패턴 감도 현상으로 인해 반발할 것이다. 상기 PP 자리이동은 위상 고정(pulse locked)되고 전자는 분명히 투자에 의존한다. 상기 PP자리이동은 상기 PC 자리이동을 제거하기 쉬운 결과로 산출한 임의적인 PP 위상이 도시 되어 있다. 그러나, 정반대 PP 위상이 도시되어 진다면, 상기 PP 및 PC 자리이동은 이러한 마지막 경우에 있어서 전자 자리이동은 후자리이동을 보충하기 쉬울지라도 여전히 위상고정된다.
상기 제3도(a)의 신호에 대하여, 상기 최적 WC와 PP오차 파라메타가 결정되어있고 전자가 상기 최적 PC 오차 파라메타를 결정하는데 바람직하다고 가정하는 경우, 전체의 최소오차률을 위해 고정된 PP를 유지하고 PC를 동조함으로 인해 PP에 대한 각각 상이한 고정값을 위해 PC에 대한 상이한 값이 산출되는데, 그 이유는 약 PC와 PP가 분명히 직교하지 않는 대신에 선형성에 다른다.
대조적으로, 제3도(b)의 신호는 상기 PC 오차위상에 대하여 임의적인 PP 오차 위상을 나타낸 것이다(즉, 펄스 쌍(2, 3)에 대항, 상기 PP 자리이동은 상기 PC 자리이동을 보충하기 쉬운데 비하여, 펄스 쌍(5, 6)에 대하여, 상기 PP 자리이동은 상기 PC 자리이동을 제거하기 쉽다). 펄스 쌍(2, 3) 상의 PP로 인한 편차가 만들어 지는 것 모두는 펄스 쌍(5, 6)상에서 정확히 제거된다. 이것은 PP와 PC로 인한 정미(NET) O오차율을 산출하는 결과를 지닌다.
대신에, 상기 오차율은 PP와 PC 파라메타의 상이한 두쌍과 조합된 상기 두 개의 오차율에 대한 절대값의 합을 대수 평균한 것이다. 그러므로, 상기 제3도(b)의 신호에 대하여는 최저 오차율을 산출하도록 얻어낸 PC 값이 상기 대용량 시스템의 오차율을 유도하는데(짧은 오차율 측정 지속시간을 이루는 데)사용된 상기 PP 값에 의존하지 않는다.
따라서, PP는 고정되어 있고 PC는 이 최적값을 결정하도록 변화되는(또는, PC는 고정되어 있고 PP는 이 최적값을 결정하도록 변화되는)본 발명의 실시예를 이행함에 있어서, 상기 제3도(a)의 신호와 같은 고정된 테스트 패턴이 사용되서는 안되고 오히려, 상기 제3도(b)의 신호와 같은 테스트 패턴(즉, PC 위상에 대하여 임의적인 PP 위상을 나타내는 고정 되지 않은 (unlocked) 패턴)이 사용되어야 한다.
상기 선호된 고정 되지 않은 테스트 패턴은 다음과 같은 모델에 관하여 정확히 특징화된다.
상기 모델은 미지수(X)에 대한 상기 시스템의 오차율(P)은 P=ax+bx2인 형태를 지니며 상기 연속 주기동안 (즉, 상기 오차파라메타중 하나를 변화학나 상기 오차 파라메타중 상이한 것을 연속변화되는 동안)의 평균 오차율(Pa)은 변수 오차 파라메타(P1)(P2)의 함수이다. 그러므로, P1= P0+ d1= a(X0+ D) + b(Xo+ D)2과 P2= P0- d2=a(X0-D) + b(X0- D)2인데, X0는 모두 고정된 오차 파라메타로 인한 인도우 중앙(0)로부터 절대값의 오프셋이고 D는 모든 변수 파라메타로 인해 X0로부터 절대값의 편차이며, P0는 모두 고정된 오차 파라메타로 인한 상기 시스템의 오차율(즉, 모든 가변 오차 파라메타가 고정되어 있는 것으로부터 산출한 시스템의 오차율)이다.
또한, (P1+ P2) = 2p0+ (d1- d2) = 2(ax0+ b(x0)2+ bD2) 이므로 (d1-d2) = D2(d2p / dx2)이다.
PP가 고정되어 있으며 PC가 전체의 최소 오차율을 위해 동조되는(또는 PC가 고정되어 있으며 PP가 동조되는)본 발명의 실시예에 대한 상기 선호된 고정되지 않은 테스트 패턴은 고정된 오차 파라메타의 임의적인 값(PP가 고정되고 PC가 동조되는 중일 경우 상기 고정된 오차 파라메타는 PP가 됨)에 대하여 부등식 Pa Po (그러므로 상기 부등식 d1d2임)를 만족시킨다. 이러한 기준으로 인해 상기 시스템의 오차 파라메타가 본 발명을 이행하는 동안 임의적인 시스템의 동작점을 선택하도록 완전한 자유를 바람직하게 지닐 수 있다. 또한, 상기 선호된 고정 되지 않은 테스트 패턴은 미지수(d1- d2)가 최대로 되는 기준을 만족시킨다.
제3도(b)의 신호 (RLL 패턴)는 선호된 그러한 테스트 패턴이다. 제3도(b)의 신호에서 NRZ로의 사상은 선택된 RLL 코드(즉, 1, 7 코드, 2, 7 코드 또는 어느 다른 코드)에 의존한 것이여서 본 명세서에 구체화 시키지 않는다.
물론, 구체화된 기준을 만족시키는 다른 더 복접한 고정되지 않은 테스트 패턴이, 특히, NRZ로부터 상기(B)의 신호 패턴과 부호화 함에 있어 난해한 점이 있다면, 상기 제3도(b)의 신호대신에 사용될 수 있다.
본 발명의 PC / PP 단계(즉, PC와 PP중 어느 하나가 고정되어 있고 다른 하나가 변화되는 동안의 단계)는 상기 고정된 오차 파라메타의 상이한 값을 위해 (즉, PC가 고정되어 있는 경우 상이한 비트 쌍 간격을 위해)최적화 될 수 있다. 그러나, 사용된 각각의 테스트 패턴은 균일한 비트쌍 간격을 지니므로 상기 비트 쌍 간격은 본 방법을 각각 이행하는 동안 대체로 일정한 값이 된다. 또한, 각각의 테스트 패턴이 상기 테스프를 이행하는 동안 상이한 읽기/쓰기 헤드에 의해 판독되도록 각각의 읽기/쓰기 헤드에 대한 한 테스트 패턴은 디스트의 트랙상에(또는, 더 일반적으로 대용량 기억 디바이스 메모리 시스템의 기억 장소에)고정된다. 각각의 헤드용으로 분리됨 하드웨어를 사용하는 방법은 각각의 헤드에 대해 별도로 이행되는 것이 바람직하다.
제3도(a)의 신호와 같은 고정된 테스트 패턴이나 제3도(b)의 신호와 같은 고정되지 않은 테스트 패턴에 대해 PC가 고정되어 있으며 WC가 전체의 최소 오차율을 위해 동조(Tuned) 되는 (또는, WC가 고정되어 있으며 PC가 동조되는)본 발명의 실시예를 이행함에 있어서 상기 선호된 테스트 패턴은 상기 고정된(fixed) 오차 파라메타의 임의적인 값에 대해 (WC가 고정되어 있으며 PC가 동조되는 중일 경우 상기 고정된 오차 파라메타는 WC임) 부등식 Pa Po (그러므로 상기 부등식 d1d2임)를 만족시킨다.
이러한 기준으로 인해 상기 시스템의 오퍼레이터가 본 발명의 방법을 이행하는 동안 임의적인 시스템의 동작점을 선택하는 안전한 자유를 바람직하게 지닐 수 있다. 또한, 상기 선호된 고정되지 않은 테스트 패턴은 미지수(d1- d2)가 최소화되는 기준을 만족시킨다. 제3도(a)의 신호와 같은 고정되지 않은 테스트 패턴 중 어느 하나가 사용되어야 한다.
본 발명의 각 실시예에 있어서, 고정불안상태(lock jitter)를 최소화 시키도록 정규 테스트 패턴이 사용된다.
본 발명의 방법은 대용량 기억 디바이스 메모리 시스템과 연관된 윈도우 센터링 오차 파라메타(WC), 펄스 페어링 오차 파라메타(PP) 및 패턴 감도오차 파라 메타(PC)의 별도 변화를 필요로 한다.
제4도는 그러한 용량을 지닌 자기 디스크 구동시스템의 블록 다이어 그램이다. 상기 제4도의 시스템은 종래 기술인 제1도의 시스템에 대한 동일한 소자를 많이 포함하고 있으나, 다음과 같은 점에서 상기 제1도의 시스템과 상이하다.
제1도의 회로(6)는 제4도에서의 전차보상 및 펄스 페어링 보상 회로(6')로 대체된다. 회로(6')는 제5도 내지 제16도를 참고로 하여 상세히 기술되어 있다. 회로(6')는 제어기(9)로부터 선(C2)에 공급된 제어 신호에 응답하여 상기 시스템의 PP 및 PC 오차 파라메타를 별도로 변화시킬 수 있다. 인위적으로 큰 전체 시스템 오차율은 상기 3개의 오차 파라메타에 대한 최적값을 연속적으로 결정하여 상기 3개의 오차 파라메타를 이러한 파라메타에 대한 최적값으로 세팅시킴으로써 최소화된다.
제4도에 도시된 본 발명의 실시예는 헤드(3)와 동일한 제2의 읽기/쓰기 헤드(103)를 지니는데, 이러한 헤드(3)는 트랙(2)보다는 다른 디스크(1)의 트랙 또는 디스크(1)보다는 다른 디스크(도시되지 않음)의 트랙으로부터 판독하고 이러한 트랙상에 데이타를 기록하도록 위치된다. 제어기(9)는 헤드(3) (103)중 어느 하나로부터 데이타를 받도록 회로(12)를 스위칭할 수 있다.
유사한 동작으로, 제어기(9)는 헤드(3) (103)중 어느 하나로 데이타를 공급하도록 회로(12)를 스위칭할 수 있다.
일반적으로, 헤드(3) (103)각각은 상이한 PP 파라메타와 조합되고 상이한 PC 파라메타와 조합되는데, 이것은 헤드(3) (103)가 각기 선택되는 경우 회로(6')에 따라 별도로 변화된다.
제4도에 도시된 시스템은 2개의 읽기/쓰기 헤드를 지나지만, 본 발명을 구체화하는 시스템은 2개보다 작거나 2개의 이상의 읽기/쓰기 헤드를 포함한다.
2개이상의 헤드가 포함되는 경우, 그 모든 헤드는 선행기술의 제어기에 의해 바람직하게 제어되어 선행기술의 펄스 검출기, 전치보상 및 펄스 페어링 보정회로, 동기검정기, 디코우더 그리고 엔코더 회로를 구동시킨다.
본 발명을 이행하기 위하여, 높은 시스템오차율은 상기 파라메타 (WC) (PP) (PC)중 제1파라메타를 적당히 변화시킴으로써 유도된다. 그때, 상기 시스템 오차율은 상기 파라메타(WC)(PP)(PC)중 제2파라메타에 대한 복수개의 상이한 값 각각에 대해 측정된다.
이것은 제어기(9)에서 적당한 제어 신호를 발생시킴으로서 상기 읽기/쓰기 헤드가 반복적으로 상기 대용량 기억 매체(제4도에 도시된 바와같은 자기디스크로 될 수 있음)의 테스트 패턴을 판독하도록 측정되는데 비하여, 상기 제어기(9)는 상기 제 2 파라메타값을 변화시키도록 적당한 간격으로 제어신호를 보내고, 상기 오차율은 각각의 간격동안 상기 제2파라메타가 변경되지 않고 있는 제어기에서(또는 제어기가 인터 페이싱된 컴퓨터에서) 계산된다.
이러한 제 2 파라메타의 최적값은 낮은 전 시스템 오차율의 결과를 가져오는 값으로 간주한다. 그때, 상기 과정은 제2 (또는 제3) 파라메타를 적당히 변화시켜 상기 제 1 파라메타의 최적값을 결정하도록 반복되어 높은 전 시스템 오차율을 유도한 다음 상기 제 1 파라메타에 대한 복수개의 상이한 값 각각에 대해 시스템 오차율을 측정하고 가장 낮은 전 시스템 오차율의 결과를 가져오는 값으로 제 1 파라메타의 최적값을 간주한다. 이러한 3가지 단계과정이 이루어짐에 따라 상기 시스템 제어기는 상기 파라메타(PP)(PC)(WC)각각을 그 파라메타의 최적값으로 세트시킨다.
한 바람직한 실시예에서, 상기 파라메타(PP)는 상기 파라메타(WC)가 변화되는 동안(파라메타(WC)의 최적값을 결정하도록)최초로 고정된다. 그다음, 상기 파라메타(WC)는 PP가 변화되는 동안 고정된다. 마지막으로, 상기 파라메타(WC)(또는 PP)는 PS가 변화되는 동안 고정된다. 상술된 바와같이, 특별한 테스트 패턴은 WC가 고정되어 있고 PC가 변화되는 경우(또는 PC가 고정되고 있고 WC가 변화되는 경우) 또는 PP가 고정되어 있고 PC가 변화되는 경우(또는 PC가 고정되어 있고 PP가 변화되는 경우)사용되어야 한다.
본 발명의 바람직한 특징은 본 발명의 각 단계에서 고정되어 있는 상기 파라메타값을 적당히 선택함으로써 인공적으로 높은 오차율이 유도될 수 있다는 것이다.
따라서, 본 발명의 시스템은 매우 정밀하고 극히낮은 오차율을 측정하도록 설계되고 동작될 필요가 없다.
본 발명의 방법을 이행하는 소프트웨어는 대용량 디바이스 메모리 시스템 제어에 관한 기술에 익숙한 자에 의해 용이하게 이루어질 수 있고 본 명세서에서 제공된 본 발명의 방법에 관한 기술을 전수할 수 있다.
일반적으로, 본 발명의 시스템에 의해 특징되어 각각의 오차율 곡선에 있는 많은 궤적의 극소치를 지닌다. 따라서, 본 발명의 바람직한 실시예에 있어서, 상기 변화된 파라메타는 절대 극소치 근처에 적당한 시스템 동작점을 결정하도록 상기 파라메타의 범위를 통해 스위핑(SWEEP) (또는 스캔닝(SCAN))된다. 그후, 그러한 절대 극소점 근처에 상술한 방법단계는 상기 절대 극소치의 궤적을 정확히 결정하도록 이행한다.
따라서, 본 발명을 이행하는 소프트웨어는 임시 스위핑(또는 스캔닝)단계를 포함한다. 그러한 소프트웨어는 본 기술에 익숙한 자에 의해 용이하게 초래될수 있으며 본 발명에 제공된 본 발명의 방법에 관한 기술은 전수할 수 있다.
제4도 시스템의 전치보상 및 펄스 페어링 보상회로(6')로 사용하는데 적합한 회로의 바람직한 실시예는 제5도 내지 제16도를 참고로 하여 기술된다.
제5호는 제4도 회로(6')의 바람직한 실시예에 대한 블록 다이어 그램이다. 제5도 횔의 모든 성분은 상기 시스템의 읽기 모드에 있어 펄스 페어링 보상을 이행하는 데 그리고 상기 시스템의 쓰기 모드에 있어 전치 보상을 이행하는 데 사용된다.
상기 시스템의 쓰기 모드에 있어서, 상기 2, 7 RLL 포맷(상기 신호 분류 DATA 2 7)의 디지탈 데이타는 엔코더(10)에서 수신된다. 상기 제5도회로는 비트 반발작용을 나타내는 것과 같은 감도 비트 패턴을 인식한 다음 각각의 감도패턴에 대해 인식하고 공칭(nominal)비트 지연에 대하여 전반 비트를 지연시키며 상기 공칭 비트에 대해 전반에 이른 후반 비트를 기록함으로써 데이터를 전치보상 한다. 상기 시스템의 읽기 모드에 있어서, 제5도회로는 각각의 입력비트에 대한 극성을 인식함으로써 펄스 페어링 보상을 이행하고(즉, 상기회로는 제4도에 도시된 펄스 피크 검출기 (5)에 대한 조합된 입력 펄스가 양극(+) 인지 음극(-) 인지를 인식함) 그러한 극성에 따른 미리 선택된 양에 따라 각각의 입력 비트를 지연시킴으로써 펄스 페어링 보상을 이행한다.
상기 제5도 회로는 이 회로의 동작모드(쓰기나 읽기)를 결정하며 제어기(9)로부터 발생한 제어 신호와 각각의 비트 범주가 지연되는 양을 받는다.
각각의 비트 범주에 대한 지연양을 제여하는 것은 상기 시스템용 PP 와 PL 오차파라메타를 제어하는 것과 대응한다.
제 5 도 회로가 이 회로의 쓰기 모드에서 동작하는 방식이 맨처음 기술된다. 제어기(9)로부터 발생한 입력신호(WRT GATE 1)는 하이 전압 상태에 있다면 상기 제5도회로는 쓰기모드회로에서 동작한다.
상기 입력 데이타 신호(DATA 2 7)(엔코더로부터 발생한 2, 7 RLL 포맷 데이타)는 제어기(9)로부터 전치보상이 전혀 이행되지 않는 것을 나타내는 WD - Bus를 거친 확실한 제어신호에 응답하여 데이타 멀티 플렉서(111)로 처리되지 않고 속행할 수 있는 바이패스 멀티 플렉서(110)에 공급된다. 또한, 신호(DATA 2 7)는 전반-후반(EARLY - LATE) 회로(100)에 공급된다. 회로(100)는 기록될 다음 비트가 공칭보상(지연), 공칭지연 이상이나 공칭지연 이하로 수신할지를 결정한다. 따라서, 회로(100)는 선(PE (전반 펄스), PZ (공칭 펄스), PL(후반 펄스)) 중 적당한 선에 신호를 출력한다. VTH SELET 회로(101)는 그러한 신호를 받아 선(VT)에 있는 3개의 전압값중 상당하는 값을 ECOMP 회로(107)에 출력시킨다. 상기 3개의 전압값(저항 래더로부터 발생한 전압레벨)을 공칭 지연 그 자체에 부가하여 공칭지연으로부터 발생한 전반 지연 변화를 나타낸다.
상기 3개의 전압값은 MD Bus로서 간주되는 상기 버스에 있으며 제어기(9)로부터 수신된 신호에 응답하여 변할 수 있다.
또한, 회로(100)는 전치 보상될 비트를 출력하고 CMOS-to-ECL 트랜슬레이터(transtator)인 회로(104)에 대한 선(PRECOMP)에 상기 비트를 공급한다. 그때, 회로(104)로 부터 출력된 신호는 DECL Mux 회로(106)에 의해 선택되고 RC 회로(113)에 공급된다. 회로(106)로부터 상기 PRECOMP 펄스를 수신함에 따라 회로(113)는 이 회로의 전압이 외부 레지스터와 캐패시터에 의해 결정된 비율로 아래로 경사지게 할 수 있고 ECOM 회로(107)의 입력으로 이러한 경사 전압을 공급한다. 상기 경사 전압이 선(VT)에 수신되는 선택된 전압값과 동일한 경우, 회로(107)는 이 회로의 출력을 스위칭한다. 이러한 출력(comp High 와Comp Lo로 분리된)은 트랜슬레이터(108)를 통해 공급되고 트랜슬레이터(108)로부터 출력한 신호는 RC 2, 7로 분류된다.
트랜슬레이터(108)의 출력은 제4도의 쓰기 드라이버(11)에 공급된 상기 출력 2,7 RLL 코드(OUTPUT 2 7)로 되도록 멀티 플렉서(110)(111)를 통해 공급된다.
따라서, 각각의 비트는 다시 공칭 양에 의해서나 미리 선택된 EARLY 양이나 미리 선택된 LATE 양에 의해서 지연된다. 상기 EARLY 와 LATE 양은 제어기(9)로부터 상기 MD Bus를 거쳐 공급된 신호(제7도를 참고로 하여 하기에 기술됨)에 의해 미리 선택된다.
제5도 회로의 읽기 모드에 있어서, 데이타는 선(INPUT 2 7)에 있으며 펄스 검출기(5)(제4도 도시됨)로부터 발생한 입력이고, 바이패스 멀티플렉서(112)에 공급되고 EARLY LATE 회로(100)에 공급되며 트랜슬레이터(103)에 공급된다. 트랜슬레이터(103)의 기능은 상기 전압레벨을 플립-플롭(105)에 의해 요구된 ECL 레벨로 바꾸는 것이다.
회로(103)로부터 출력된 신호는 플립플롭(105), DECL Mux 회로(106) 및 RC 회로(113)를 통해 ECOMP 회로(107)에 공급된다. 회로(105)의 기능은 상기 신호(INPUT 2 7)선단에 의해 개시된 펄스를 차단하는 것이다. 회로(106)의 기능은 회로(104)(105)로부터 출력한 나머지 펄스로부터 WRT 펄스를 선택하는 것이다. 또한, 펄스 검출기(5)로부터 발생한 극성 신호(PULSE POL)는 EARLY 회로(100)에 공급된다.
상기 읽기 모드에 있어서, 회로(100)는 각각의 입력 비트와 조합된 극성을 결정함에 따라서 전반이나 후반 비트로서 상기 비트를 간주하도록 선(PE)(PZ)중 어느 하나에 신호를 출력한다. 상기 PE와 PZ 신호는 VTH SELET 회로(101)에 공급되는데, 여기서 미리 선택된 전압 값이 선택된다. (상기 MD Bus에 있으며 제어기(9)로부터 수신되는 제어신호에 의해 결정된 메뉴로부터). 선택된 전압 값(미리 선택된 지연에 상당하는)은 상기 쓰기 모드에서와 같이 ECOMP 회로(107)에 공급된다. 다시, RC 회로(113) 비교 측정기(107)에 경사 전압을 공급하고 비교측정기(107)는 상기 경사 전압이 회로(101)에서 선택된 VT 전압값에 따라 감소하는 경우에 상태를 변화 시킨다.
비교측정기(107)로부터 출력된 출력 펄스(RC 2 7로 분류된)는 트랜슬레이터(108)와 멀티 플렉서(112)를 통해 선(C IN 2 7)을 거친 동기 검정기(7')로 입력된다. 또한, 출력 펄스(RC 2 7)는 EARLY LATE 회로(100)로 공급되어 상기 펄스의 반대극성을 현재 비트의 극성으로 단순히 선택함으로써 상기 펄스의 극성(그 다음 비트에 대한)을 갱신한다. 또한, 회로(107)의 출력은 버퍼 회로(109)에 공급된다. 회로(109)의 기능은 회로(107)로부터 출력한 신호를 완충하는 것이다.
상기 회로(109)의 출력신호는 상기 INPUT 2 7 신호에 의해 갱신된 펄스를 차단하기 위해 회로(105)에 공급된다.
EARLY LATE 회로(100)는 제6도에 도시되어 있다. 상기 읽기 모드 중 블록(200)에 내장된 회로는 회로(100)에 대한 동작결과로서 상기 펄스 페어링 보상 보드를 선택하고 보상하기 위해 적당한 극성을 선택한다.
상기 MD Bus에 인가된 신호(MD3)는 산기 양극(+)이나 음극(-)으로 입력하는 비트가 공칭 양보다 작은 양에 의해 지연되는 지를 회로(100)에 명령한다.
또한, 상기 공칭 지연양과 공칭양보다 작동 공칭 양보다 큰 지연양은 제6도를 참고로 하여 하기에 기술되고 상기 MD Bus에 인가된 신호에 인가된 신호에 의해 세트 된다. INX 2, 7을 산출하도록 지연된 INPUT 2 7 데이타는 상기 극성 변화를 플립-플롭(201)에로 클록한다. 상기 플립-플롭(201)의 출력은 상기 지연된 RC 2 7신호에 의해 플립 플롭(202)로에 클록되어 회로(202)의 출력 신호를 야기시키는 신호(PULSE LOCK)이고 각각 지연된 펄스 다음에 변화하는 신호(FDLYEE)이다.
상기 읽기 모드에 있어서, 신호(WRT GATE)는 논리 진리가 아님이므로 전송 게이트(203)(204)를 선택하지 않고 전송 게이트(205)(206)를 선택한다.
따라서, 이러한 모드에 있어서의 PL은 항상 하이(high) (즉, + Vcc와 동일함)이며 PE와 PZ는 게이트(205)를 거친 FDLY ER에 따라서 고민하고 NAND 게이트(207)를 반전시킨다. 선택적으로, 이것은 신호(INPUT 2 7)를 포함하는 비트 신호를 교번하는 EARLY 와 Nominal 보상신호를 선택한다.
상기 쓰기모드에 있어서, 전송 게이트(203)(204)는 활성화 되고(그리고, 게이트(205)(206)는 불활성화됨) 상기 펄스 페어링 회로는 신호(WRT GATE 1)에 의해 불활성화 된다. 블록(210)에 내장된 전치 보상 회로는 데이타 신호(DATA 2, 7)를 받고 지연된 클록신호(PRECOMP CLK)를 지닌 7-비트 자리이동 레지스터 (212)에로 이러한 신호를 클록한다.
하기에 기술된 클록 신호(CLK G)와 PRE CLK는 엔코더(10)로부터 나온 상기 CLK Bus에 인가한다. 그때, PRECOMP CLK는 버퍼(211)에서 지연된다. 자리이동 레지스터(A 내지 G)의 상태는 3개의 입력 NAND 게이트(213)(214)와 플립-플롭(215)(216)(217)에 의해 모니터 된다. 플립 플롭(217)은 1 (보상될 비트)이 위치(D)에 나타날 적마다 1을 출력한다. 회로(217)의 출력에서 이러한 1은 래치(FDLY ER) (FDLY LE)을 인에이블 한다. 자리이동 레비스터(212)의 출력상태에 대한 신호(PDLY E) (PDLY L) (PULSE CLR)의 연관성은 다음과 같은 표에 도시되어 있다.
Figure kpo00001
상기 PDLY E신호는 D가 1일때 비트(G)가 1이고 비트(A)가 0 이면 1이 되며, 그렇지 않으면, 상기 PDLY 신호는 0이 된다.
PDLY L은 비트(D)가 1일때 비트(A)가 1이고 비트(G)가 0 이면 1이 되며, 그렇지 않으면, PDLY L 은 0이 된다. 다음 1까지 상기 세트 값을 유지할 수 있는 펄스(CLR)는 비트(D)가 0일대 마다 0이 되는데, 이것으로 인해 상기 래치가 상기 세트 값을 변화시킬 수 있다.
플립-플롭(219)은 위치(D)의 1로 위치되는 클록 펄스 다음에 클록 펄스에서 개시하는 펄스를 공급한다. 회로(219)에 의해 출력된 펄스는 게이트(E)(F)와 회로(219)사이에 있는 NOR 게이트(220)가 존재함으로 인해 2개의 클록기간과 동일한 지속기간을 지닌다.
회로(219)로부터 출력한 PRECOM 신호는 제5도에 도시된 바와같이, 트랜슬레이터(104)에 공급된다.
따라서, 제5도 및 제6도의 전치 보상 개요는 비트가 연속 1 다음에 있고 3개나 그 이상의 )0전에 있는 경우와 상기 비트가 연속 100전에 있고 3개나 그 이상의 0다음에 있는 경우 상기 비트르 보상 한다. 3개나 그 이상의 0이 상기 비트를 보상한다. 3개나 그 이상의 0이 상기 비트 전후에 있는 경우 어떠한 보상도 이행되지 않으며 상기 비트 전과 후 모두에 2개의 0과 하나의 1이 있을 때 어떠한 보상도 이행되지 않는다.
이러한 개요이면에 있는 이론적 근거는 제1비트가 제1비트 양측에 있으며 상기 1비트에 아주 근접한 비트가 있지 않는 한 인접한 제2비트에 가깝게 존재함으로써 반발된다는 것이다. 비트 연속 001001001000에 대해 상기 제1의 1은 후반에 기록되고(제2의 1에 더 가까움), 제2의 1은 보상되지 않고, 제3의 1은 전반에 기록되어 있다.
제7도는 제4도의 VTH SELECT 회로(101)를 도시한 것이다. 회로(101)는 상기 MD Bus에 있는 신호(MD 0) (MD 1) (MD 2) (펄스 페어링 보상에 대한)와 신호(MD 5) (MD 6) (MD7)(저치 보상에 대한)를 수신한다. 또한, 회로(101)는 신호(WRT GATE 1)를 받고, WRT GATE 1을 전송 게이트쌍 (300) (301) (302)는 신호(MD 5) (MD 6) (MD 7)를 디코우더 회로(303)에 공급한다.
상기 회로(303)에 대한 입력신호는 상기 신호(P0 내지 P6)중 하나나 BYPASS를 선택하도록 해독된다. 회로(303)의 출력이 BYPASS 되도록 선택된다면, 그때 상기 제5도 회로는 입력신호(DATA 2 7)의 전치 보상을 이행하지 못한다. 상기 회로(303)의 출력이 P0로 되면, 회로(101)의 출력(VTH)이 레지스터 스트링(304)으로부터 전송게이트(305)(306)와 출력 에미터플로워(307)를 거쳐 공급된다. 또한, 이러한 경로는 회로(100)로부터 출력한 신호가 상기 MD 비트 스테이터스에 관계없이, 진리(true)상태에 있을 경우마다 선택된다.
상기 MD 비트(MDO 내지 MD7)가 BYPASS 나 PO보다는 다른 신호를 선택하던(즉, 상기 비트가 신호(P1 내지 P6)중 하나를 선택하면), 그때 전송 게이트(308)의 적당한 게이트를 선택함으로써 EARLY 값은 스트링(304)에 있는 레지스터의 상위 뱅크로부터 선택되고, LATE값은 스트링(304)에 있는 레지스터의 하위 뱅크로부터 선택된다.
이러한 EARLY 와 LATE 전압은 전송 게이트(309)(310) 각각에 공급되는데, 이러한 신호는 P0가 진리가 아님(not true)상태에 있을 때 PE와 PL에 의해 선택된다. EARLY-LATE 회로(100)의 논리는 신호(PE)(PZ)(PL)가 서로 익스클루서브한다는 것을 확실하게 한다.
제5도의 나머지 블록에 대한 바람직한 실시예가 제8도 내지 제16도에 도시되어 있다. 제8도는 제5도의 회로(103)에 대한 바람직한 실시예 이다.
제9도는 제5도(104)에 대한 바람직한 실시예이다.
제10도는 제5도의 회로(105)에 대한 바람직한 실시예이다.
제11도는 제5도의 회로(106)에 대한 바람직한 실시예이다.
제12도는 제5도의 회로(107)에 대한 바람직한 실시예이다.
제13도는 제5도의 회로(108)에 대한 바람직한 실시예이다.
그것은 회로(108)의 레지스터(M1)가 정합하는 것(즉, 상기 레지스터가 동일한 치수와 방위를 지녀야 함)이 중요하다.
유사하게, 회로(108)에 있는 레지스터(M2)가 정합하여야 한다.
제14도는 제5도의 회로(109)에 대한 바람직한 실시예이다.
제15도는 제5도인 동일회로(110)(111)(112)의 바람직한 실시예이다. 제16도는 제5도의 회로(113)에 대한 바람직한 실시예이다. 그것은 제16도의 트랜지스터(9')의 클렉터가 상기 Vcc 패드에 직접 연결되어 스위칭 전류가 다른 내부 회로를 갱신하지 못하게 하는 것이 중요하다.
본 발명의 시스템에 대한 대체 실시예에 있어서, 전치 보상 회로로부터 분리된 회로를 사용하던 펄스 페어링이 측정될수 있으며 펄스 페어링 보상이 이행될 수 있다.
예를들면, 어느한 동작이 제4도의 펄스 검출기(5)에서 이루어질 수 있다. 제17도는 대용량 기억 디바이스 메모리 시스템으로부터 판독된 데이타 스트림에서 펄스 페어링 오차의 크기를 측정하는 펄스 검출기(5)에 포함될 수 있는 그러한 회로의 예이다. 극성신호(각각의 입력 데이타 펄스와 조합된 극성을 나타내는)는 플립플롭(400)의 클롭 입력단에 공급되고 고정 주파수나 간격(spacing)의 초기 필드를 판독하는 것을 나타내는 초기(preamable) 신호는 플립플롭(400)의 데이타 입력단에 공급되고 상기 입력 데이타 스트림(상기 Data 신호)은 플립플롭(401)에 공급된다.
상기 플립플롭(401)의 출력은 멀티 플렉서(402)에 입력된다. 멀더 플렉서(402)의 출력은 양(+) Read 펄스에 관계된, 제 1Data 펄스까지, 기본 IF주파수이며 다음에 PREAMBLE (이러한 시간에 멀더 플렉더(402)의 출력은 Data 스트림이 됨)이 단정된다.
또한, 플립플롭(401)의 출력은 원-쇼트(One shot) (404)를 활성화시킨다.
회로(404)의 출력은 플립플롭(403)을 클리어함으로써 각각의 판독에 대한 동일초기 조건을 확실하게 한다.
또한, 플립플롭(401)의 출력은 AND 게이트(405)에 대한 한 입력단에 출력된다. 상기 AND 게이트(405)의 출력은 플립플롭(401)로부터 상기 지연된 PREAMABLE에서 진리가 되며 PREAMABLE 단에서 거짓이 된다.
상기 AND 게이트(405)의 출력은 이러한 짧은 PREAMABLE 동안 스위치(410)를 오픈하며 이러한 짧은 PREAMABLE 단은 원-쇼트(406)에 의해 세트되는 시간주기동안 스위치(411)를 오픈한다. 상기 원-쇼트(406)의 출력은 NON PREAMABLE 시간 동안 Reference (기준) ÷ 2에 의해 구동될 때의 플립플롭(403)은 그 자체(플립플롭(403))의 임의적이고 동일하지 않은 지연에 의해서만 벗어난 동일시간에 대해 Q 와
Figure kpo00002
를 교번적으로 단언한다.
레지스터(R1)는 Q 시간과
Figure kpo00003
의 완전한 정합을 가정하는 V로우+ (V하이- V로우)/2에 동일하게 캐패시터(C1)를 충전한다.
레지스터(R2)는 캐패시터(C2)를
Figure kpo00004
에 관계있는 동일 값으로 충전한다. 캐패시터(C1)(C2)의 전압차는 차동증폭기(407)에 의해 증폭되고 레지스터(R3)(R4)와 스위치(410)(412)를 거쳐 캐패시터(C3)(C4)에 인가된다. 캐패시터(C3) (C4)의 전압은 이러한 시간에 동일하다. 조건부의 PREAMABLE 동안, 상기 Data 는 Reference ÷2에 대략 동일한 일정 주파수 패턴으로부터 회복되는 신호로 되며 임의적인 고유 펄스 페어링을 포함한다. 플립플롭(403)의 출력은 C1과 C2의 상이한 충전에 기인하는 펄스 페어링을 포함하도록 그 출력시간 관계를 변화 시킨다.
다시, 이러한 차는 차동 증폭기(407)에 의해 증폭된다.
스위치(410)가 오픈되어 있다면, C3는 초기 평형 조건치를 기억하는 데 비하여 C4는 펄스 페어링 정보를 포함하는 새로운 값으로 충전된다. 차동 증폭기(408)는 이러한 차를 증폭하고 스위치(411)와 레지스터(R5)를 거쳐 버퍼 증폭기(409)에 상기 차동 증폭신호를 인가한다.
증폭기 (409)에 대한 입력은 캐패시터(C5)에 의해 필터링 된다. 그때, 증폭기(409)로부터의 출력(D)은 상기 Data 신호의 펄스 페어링(T1 - T2)으로만 나타난다. PREAMABLE단에서, 스위치(411)가 오픈된 다음, 상기 출력신호(D)는 선행기술 수단에 의해 판독될 수 있다.
멀티플렉서(402)의 출력은 플립-플롭(403)의 클록 입력에 공급된다. 따라서, 점(D)에서의 전압은 상기 펄스 페어링 양(T1 - T2)에 비례 하는데, 여기서 T1은 양극(+) 데이타 펄스와 가장 가까운 다음 음극(-) 데이타 펄스간의 시간 지연이며 T2는 음극(-) 데이타 펄스와 가장 가까운 음극(-) 데이타 펄스간의 시간 지연이다. 따라서, 전압 신호(D)는 펄스 페어링 오차의 크기를 나타내는 오차 신호이다.
신호(D)는 요구된 2개의 지연간의 차(T1-T2)를 변화시키도록, 예를 들면, 펄스 페어링 결과를 보상하도록 제18도에 도시된 것과 같은 회로에 제어 신호를 발생시키는 데 사용될 수 있다. 선택적으로, 신호(D)는 아날로그/디지탈 변환기에 의해 판독된 다음 제어기(9)에서와 같은 논리로 유지되는 데, 상기 펄스 페어링 오차를 보상하기 위해 PP와 오차 파라메타를 발생시키는 데 사용될 수 있고 제어신호(상술된 MDO, MD1 및 MD2와 같은)를 발생시키는 데 사용될 수 있다.
제18도는 대용량 기억 디바이스 메모리 시스템으로부터 판독된 데이타 스트림에서 펄스페어링오차 보상을 이행하는 회로이다. 상기 데이타는 AND 게이트(501)(502)각각의 입력에 공급되며, 극성검출회로(500)에 공급된다. 회로(500)는 AND 게이트(501)(502)각각의 다른 입력에 대한 각 펄스의 입력 데이타 스트림과 조합된 극성을 나타내는 신호이다.
가변 지연선(504) (503)은 제어 신호(E) (F)각각에 응답하여 별도로 제어할 수 있다. 상기 보상된 데이타는 NOR 게이트(505)로부터 출력된다.
지연선 (503)(504) 각각은 National Semiconductor Corporation의 DP 845 집적회로에 사용된 것과 같은 실리콘 지연선으로 될 수 있다. 상기 제17도 회로로 부터의 출력신호(D)는 상술된 바와같이 제어신호(E)(F)를 발생하는 데 사용될 수 있다.

Claims (34)

  1. 대용량 기억 디바이스 메모리 시스템의 펄스 페어링 오차 파라메타, 패턴감도 오차파라메타 및 윈도우 센터링 오차파라메타로 구성하는 세트에서 적어도 하나의 오차파라메타에 대한 최적값을 결정하는 방법으로서,
    (a) 높은 시스템 오차율을 유도하는 고정값으로 상기 세트의 제 1 파라메타를 세팅하는 단계,
    (b) (a)단계 다음, 상기 세트이 제 2 파라메타를 변화시켜 상기 제 2 파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 시스템의 제 2 오차 파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  3. 제 1 항에 있어서, (c)높은 시스템 오차율을 유도하는 고정값으로 상기 제 2 파라메타를 세팅하는 단계.
    (d) (c) 단계 다음, 상기 세트의 제 3 파라메타를 변화시켜 상기 파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  4. 제 3 항에 있어서, 상기 시스템의 제 3 오차파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  5. 제 1 항에 있어서, (e)높은 시스템 오차율을 유도하는 고정값으로 상기 제 3 파라메타를 세팅하는 단계,
    (f) (e) 단계 다음, 상기 제1 파라메타를 변화시켜 상기 파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  6. 제 5 항에 있어서, 상기 시스템의 제 1 파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  7. 제 1 항에 있어서, (g)높은 시스템 오차율을 유도하는 고정값으로 상기 제2파라메타를 세팅하는 단계,
    (h) (g) 단계 다음, 상기 제 1 파라메타를 변화시켜 상기 제 1 파라메타의 최적값을 결정하는 단계를 포함하는 방법.
  8. 제 1 항에 있어서, 상기 제 3 파라메타가 상기 윈도우 센터링 오차 파라메타이며,
    (b) 단계 는 Pa가 (b)단계를 이행하는 동안 평균 시스템 오차율이며 P0가 상기 높은 시스템 오차율인 경우 Pa Po 인 기준을 만족시키는 구속되지 않는 패턴인 테스트 패턴을 상기 대용량 기억디바이스 메모리 시스템으로부터 판독하는 단계를 포함하는 방법.
  9. 제 1 항에 있어서, 상기 시스템이 자기 디스크 구동 시스템으로 되는 방법.
  10. 제 9 항에 있어서, 상기 자기디스크 구동 시스템은 적어도 2개의 읽기/쓰기 헤드를 포함하며, 상기 제3파라메타가 상기 윈도우 센터링 오차 파라메타로 되고, (a) 및 (b)단계는 각각의 읽기/쓰기 헤드에 대하여 한번 반복적으로 이행되는 방법.
  11. 대 용량 기억 디바이스 메모리 시스템의 오차율을 감소시키는 방법으로서,
    (a) 윈도우 센터링 오차 파라메타, 펄스 페어링 오차 파라메타 및 패턴 감도 오차 파라메타로 구성하는 세트로부터 선택되는 제 1 시스템 오차 파라메타를 고정값으로 세팅함으로써 높은 시스템 오차율을 유도하는 단계,
    (b) 상기 세트로부터 선택되는 제 2 시스템 오차 파라메타를 변화시킴과 아울러 상기 제 2 시스템 오차 파라메타의 최적값을 결정하도록 상기 시스템 오차율을 모니터하는 단계,
    (c) 상기 제 2 시스템 오차 파라메타가 최적값으로 되도록 상기 시스템을 동조시키는 단계를 포함하는 방법.
  12. 제 11 항에 있어서, (d) 상기 제 2 시스템 오차 파라메타를 세팅함에 따라 높은 시스템 오차율을 고정값으로 유도하는 단계,
    (e) 상기 세트로부터 선택되는 제 3 시스템 오차 파라메타를 변화시킴과 아울러 상기 제 3 시스템 오차 파라메타의 최적값을 결정하도록 상기 시스템 오차율을 모니터 하는 단계,
    (c) 상기 제 3 시스템 오차 파라메타가 최적값으로 되도로 상기 시스템을 동조시키는 단계를 포함하는 방법.
  13. 제 11 항에 있어서, 상기 시스템이 자기 디스크 구동 시스템으로 되는 방법.
  14. 제 13 항에 있어서, 상기 자기 디스크 구동 시스템은 적어도 2개의 읽기/쓰기 헤드를 포함하며, 상기 제2 시스템 오차 파라메타가 펄스 페어링 오차 파라메타로되고, (b) 및 (c) 단계는 각각의 읽기/쓰기 헤드에 대하여 한번 반복적으로 이행되는 방법.
  15. 제 13 항에 있어서, 상기 자기 디스크 구동 시스템은 적어도 2개의 읽기/쓰기 헤드를 포함하며, 상기 제 2 시스템 오차 파라메타가 패턴감도 오차 파라메타로되고, (b) 및 (c) 단계는 각각의 읽기/쓰기 헤드에 대하여 한번 반복적으로 이행되는 방법.
  16. 읽기 모드에서 메모리로부터 데이타를 판독하도록 동작할 수 있고 쓰기 모드에서 상기 메모리에 데이타를 기록하도록 동작할 수 있는 대 용량 기억 디바이스 메모리 시스템으로서,
    (a) 상기 시스템의 특징을 이루는 펄스 페어링 오차 파라메타를 변화시키는 수단,
    (b) 상기 시스템의 특징을 이루는 패턴 감도 오차 파라메타를 변화시키는 수단,
    (c) 상기 오차 파라메타가 각각이 (a) 수단 및 (b) 수단에 의해 결정되는 값을 지니는 각각의 시스템 배열과 조합되는 상기 시스템 오차율을 결정하는 수단을 포함하는 시스템.
  17. 제 16 항에 있어서, (d)상기 시스템의 특징을 이루는 윈도우 센터링 오차 파라메타를 변화시키는 수단을 포함하는 대 용량 기억 디바이스 메모리 시스템.
  18. 제 17 항에 있어서, 상기 오차 파라 메타 각각이 최적값으로 되도록 상기 시스템을 동조시키는 수단을 포함하는 대 용량 기억 디바이스 메모리 시스템.
  19. 제 16 항에 있어서, 상기 오차 파라 메타중 적어도 하나를 최적값으로 세팅시킴에 따라 상기 시스템 오차율을 감소시키는 수단을 포함하는 대 용량 기억 디바이스 메모리 시스템.
  20. 제 16 항에 있어서, (a) 구성요소는 상기 메모리로부터 판독된 각각의 데이타 펄스와 조합되는 극성을 동일시하는 수단,
    제 1 가변 지연양에 따라 양극(+)과 조합되는 상기 각각의 펄스를 지연시키는 수단,
    상기 제 1 지연양을 변화시키는 수단,
    제 2 가변 지연양에 따라 음극(-)과 조합되는 상기 각각의 펄스를 지연시키는 수단,
    상기 제 2 지연양을 변화시키는 수단을 포함하는 대 용량 기억 다바이스 메모리 시스템.
  21. 제 16 항에 있어서, (b) 구성요소는 전치 보상을 필요로 하며 상기 메모리로에 기록되는 데이타 펄스의 제 1 세트와 전치 보상을 필요로 하지 않으며 메모리로에 기록되는 데이타 펄스의 제 2 세트를 동일시하는 수단,
    공칭 지연양에 따라 상기 제 2 세트의 각 펄스를 지연시키는 수단,
    상기 제 1 세트의 각 펄스에 전치 보상을 이행하는 수단을 포함하는 대용량 기억 디바이스 메모리 시스템.
  22. 제 21 항에 있어서, (b) 구성 요소는 상기 제 1 세트에 있는 후반 펄스의 제 1 부분 세트와 상기 제 1 세트에 있는 전반 펄스의 제 2 부분 세트를 동일시하는 수단,
    공칭 지연 양보다 작은 제 1 지연 양에 따라 상기 제 1 부분 세트에 있는 각각의 펄스를 지연시키는 수단,
    공징 지연 양보다 큰 제 2 지연양에 따라 상기 제 1 부분 세트에 있는 각각의 펄스를 지연시키는 수단을 포함하는 대 용량 기억 디바이스 메모리 시스템.
  23. 제 22 항에 있어서, (b) 구성 요소와 전기 통신함에 있어 시스템 제어기를 포함하며, 상기 공칭 지연 양과 상기 제 1 및 제 2 지연양은 상기 시스템 제어기에 의해 공급되는 제어신호에 응답하여 변화할 수 있는 대 용량 기억 디바이스 메모리 시스템.
  24. 제 16 항 또는 제 23 항에 있어서, 상기 메모리가 자기 디스크로 되는 대 용량 기억 디바이스 메모리 시스템.
  25. 읽기 모드에서 메모리로부터 데이타를 판독하도록 동작할 수 있고 쓰기 모드에서 상기 메모리에로 데이타를 기록 하도록 동작할 수 있는 대 용량 기억 디바이스 메모리 시스템으로서,
    (a) 제 1 읽기/쓰기 헤드,
    (b) 제 2 읽기/쓰기 헤드,
    (c) 상기 제 1 헤드와 상기 제 2 헤드에 의해 메모리로부터 판독되어지는 데이타를 선택적으로 동기 시키며 윈도우 센터링 오차 파라메타를 특징으로하는 동기 검정기,
    (d) 상기 시스템의 특징을 이루는 펄스 페어링 오차 파라메타를 변화시키는 수단,
    (e) 상기 시스템의 특징으로 이루는 패턴 감도 오차 파라메타를 변화시키는 수단,
    (f) 상기 오차 파라메타 각각에 대한 값의 특징으로 이루는 각 시스템 배열과 조합되는 상기 시스템을 결정하는 수단을 포함하는 시스템.
  26. 제 25 항에 있어서, (d) 구성요소는 상기 제 1 헤드를 제외한 상기 시스템의 제 1 부분을 특징으로 하는 펄스 페어링 오차 파라메타를 변화시키는 수단,
    상기 제 2 헤드를 제외한 상기 시스템의 제 2 부분을 특징으로하는 펄스 페어링 오차 파라메타를 변화시키는 수단을 포함하는 시스템.
  27. 제 25 항에 있어서, (e) 구성요소는 상기 제 1 헤드를 제외한 상기 시스템의 제 1 부분을 특징으로 하는 패턴감도 오차 파라메타를 변화시키는 수단,
    상기 제 2 헤드를 제외한 상기 시스템의 제 2 부분을 특징으로하는 전치보상오차 파라메타를 변화시키는 수단을 포함하는 시스템.
  28. 제 25 항에 있어서, 상기 오차 파라메타중 적어도 하나를 최적값으로 세팅함으로써 상기 시스템 오차율을 감소 시키는 수단을 포함하는 시스템.
  29. 제 25 항에 있어서, 상기 오차 파라메타 각각이 최적값으로 되도록 상기 시스템을 동조하는 수단을 포함하는 시스템.
  30. 제 25 항에 있어서, (d) 구성요소는 상기 메모리로부터 판독된 각각의 데이타 펄스와 조합된 극성을 동일시하는 수단,
    제 1 가변 지연양에 따라 양극(+)과 조합된 상기 각각의 펄스를 지연시키는 수단,
    제 1 지연 양을 변화 시키는 수단,
    제 2 가변 지연양에 따라 음극(-)과 조합된 상기 각각의 펄스를 지연시키는 수단,
    상기 제 2 지연 양을 변화시키는 수단을 포함하는 시스템.
  31. 제 25 항에 있어서, (e)구성요소는 전치 보상을 필요로하여 상기 메모리에로 기록되는 데이타 펄스의 제 1 세트와 전치 보상을 필요로 하지 않으며 상기 메모리에로 기록되는 데이타 펄스의 제 2 세트를 동일시하는 수단,
    공칭 지연양에 따라 상기 제 2 세트에 있는 각각의 펄스를 지연시키는 수단,
    상기 제 1 세트에 있는 각각의 펄스 펄스에 전치보상을 이행하는 수단을 포함하는 시스템.
  32. 제 31 항에 있어서, (e)구성요소는 상기 제 1 세트에 있는 후반 펄스의 제 1 부분세트와 상기 제 1 세트에 있는 전반 펄스의 제 2 부분 세트를 동일시하는 수단,
    상기 공칭 지연 양 보다 작은 제 1 지연 양에 따라 상기 제 1 부분 세트에 있는 각각의 펄스를 지연시키는 수단,
    상기 공칭 지연 양 보다 큰 제 2 지연 양에 따라 상기 제 1 부분세트에 있는 각각의 펄스를 지연시키는 수단을 포함하는 시스템.
  33. 제 32 항에 있어서, (e) 구성요소와 전기 통신 함에 있어 시스템 제어기를 포함하며, 상기 공칭 지연 양과 상기 제 1 및 제 2 지연양이 상기 시스템 제어기에 의해 공급되는 제어신호에 응답하여 변화할 수 있는 시스템.
  34. 제 25 항 또는 제 33 항에 있어서, 상기 대용량 기억 디바이스 메모리 시스템이 자기 디스크 구동 시스템으로 되는 시스템.
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