KR100259454B1 - 데이터 기억 매체 내에 저장된 데이터를 디코드하기 위한 구성 가능한 판독 검출 채널 및 방법 - Google Patents

데이터 기억 매체 내에 저장된 데이터를 디코드하기 위한 구성 가능한 판독 검출 채널 및 방법 Download PDF

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Abstract

제1실시예에서, 판독 검출 채널(read detection channel)은 가변 임계 신호를 발생시키기 위한 임계 추적 회로 및 다수의 서로 다른 데이터 형식들 중의 한 데이터 형식에 각각 대응하는 다수의 서로 다른 구성들로 구성 가능한 검출 회로를 포함한다. 또한, 판독 검출 채널의 제1실시예는 입력 데이터 스트림의 형식의 검출에 응답하여 데이터 검출 회로의 구성들 중의 한 구성을 자동 선택하는 구성 회로를 포함한다. 판독 검출 회로의 제1실시예는 다수의 서로 다른 데이터 형식들로 인코드된 데이터 비트들이 단일의 구성 가능한 판독 검출 채널(single configurable read detection channel)을 이용하여 디코드될 수 있게 한다. 제2실시예에서, 구성 가능한 판독 검출 채널은 입력 신호에 응답하거나 또는 입력 신호 및 위상 에러 신호에 응답하여 임계 출력 신호를 발생시키도록 구성될 수 있는 임계 추적 회로를 포함한다. 판독 검출 채널의 제2실시예는 임계 출력 신호에 응답하여 입력 신호내에 검출된 데이터 비트들을 지시하는 검출 회로, 및 이 검출 회로, 및 이 검출 회로에 결합되어 검출된 각 데이터 비트를 출력 데이터 스트림 내의 복수의 비트 셀들 중의 한 비트 셀 내에 싣는 하나 이상의 위상 동기 루프를 더 포함한다. 위상 동기 루프는 또한 임계 추적 회로에 선택적으로 결합될 수 있는 위상 에러 신호를 발생시킨다.

Description

데이터 기억 매체 내의 저장된 데이터를 디코드하기 위한 구성 가능한 판독 검출 채널 및 방법
본 발명은 일반적으로 데이터 처리를 위한 방법 및 시스템에 관한 것으로, 특히 데이터 기억 매체 내에 저장된 데이터를 디코드하기 위한 판독 검출 채널(read detection channel) 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은 다수의 서로 다른 인코딩 방식 중의 하나를 이용하여 데이터 기억 매체 내에 저장된 데이터를 디코드하기 위한 구성 가능한 판독 검출 채널(configurable read detection channel) 및 방법에 관한 것이다.
광 디스크, 자기 디스크(즉, 디스켓 또는 하드 디스크), 자기 테입 및 광 테입과 같은 데이터 기억 매체들이 널리 이용되어 값싸고 신뢰성 있게 데이터를 저장한다. 데이터는 다수의 기록 인코딩 방식 중의 하나 또는 그 이상의 방식으로 데이터 기억매체 내에 저장될 수 있는데, 기록 인코딩 방식은 데이터 기억 매체의 타입 및 기억 매체 내에 저장될 수 있는데, 기록 인코딩 방식은 데이터 기억 매체의 타입 및 데이터 밀도에 따라 선택된다. 예를 들면, 광 디스크 상에 저장되는 데이터는 피크 위치 변조(PPM : peak-position modulation) 또는 펄스 폭 변조(PWM : pulse-width modulation)를 이용하여 인코드될 수 있다.
PPM 데이터 기록 방식은 데이터 파형 내에 피크가 있는 경우가 이진 값 1 또는 이진 값 0 중의 선택된 어느 한 값으로서 해석되는 잘 알려진 기록 방식이다. 일반적으로, 입력 데이터 파형 내의 피크들은 데이터 파형의 미분 값이 0의 값을 갖고 데이터 파형의 진폭이 선정한 임계 값을 초과하는 시간 간격 중에 검출된다. PPM 데이터 기록 방식은 단밀도(1X) 및 배밀도(2X) 광 디스크 모두를 포함하는 전세대(全世代)의 광 기록 매체에서 널리 이용되었다.
PPM 데이터 기록 방식과는 다르게, PWM 데이터 기록방식은 비트 셀 시간간격 내에 신호 전이(signal transition)가 있는 경우가 이진값 1 또는 0중의 선택된 어느 한 값을 표시하고, 비트 셀 시간 간격 내에 신호 전이가 없는 경우가 두개의 가능한 이진 상태들 중의 다른 하나를 표시하는 데이터 기록 방식이다. 비트 셀 시간 간격 내에 신호 전이가 있는 경우와 없는 경우 모두가 데이터 정보를 전달하기 때문에, (PPM은 물론) PWM 데이터 기록 방식의 경우 검출 클록이 제공되어 비트 셀 시간 간격을 정확히 규정해야 할 필요가 있다. 원래의 데이터(original data)를 정확히 재생하기 위해서는, PWM 방식으로 인코드된 데이터(PWM-encoded data)가 광 디스크 상에 최초로 기록될 때 이용된 비트 셀 시간 간격과 검출 클록 신호가 동기되어야 한다. PWM 데이터 기록 방식은 4X 광 디스크를 포함하는 현세대(現世代)의 광 디스크 매체에 이용된다.
다수의 서로 다른 데이터 기록 형식(예를 들면, PPM 및 PWM)을 지원하기 위하여, 광 디스크 드라이브와 같은 소정의 데이터 복원 장치(data recovery device)들은 다수의 판독 검출 채널들을 포함하는데, 이들 각각은 데이터 기억 매체 내에 저장된 데이터를 특정한 데이터 형식으로 디코들하도록 되어 있다. 다수의 별개의 판독 검출 채널들을 구비한 데이터 복원 장치들은 많은 단점들을 갖고 있다. 첫째로, 상기 데이터 복원 장치들은 다수의 서로 다른 데이터 인코딩 방식들 각각을 지원하기 위하여 별개의 판독 검출 채널을 포함하기 때문에, 덩치가 크고 값비싸며 막대한 양의 전력을 소모한다. 또한, 다수의 판독 검출 채널들 각각을 구현하기 위해 종래에 이용된 아날로그 회로는 특정한 인코딩 방식을 이용하여 인코드된 데이터의 검출에만 적합하기 때문에, 상기 데이터 복원 장치들은 장래의 인코딩 방식들 또는 데이터 밀도 증가를 지원하도록 개조될 수 없다.
따라서 분명히 알 수 있겠지만, 다수의 서로 다른 인코딩 방식을 이용하여 저장된 데이터를 판독하도록 구성할 수 있는 데이터 복원 장치용 판독 검출 채널이 필요하게 되었다. 특히, 다수의 서로 다른 채널 아키텍처들을 지원하도록 구성할 수 있으며 실리콘 사용 및 판독 채널 전력 소모을 최소화하기 위해 다수의 구성들 사이에 회로 기능을 공유하는 완전 디지털의 모듈화된 판독 검출 채널(fully digital modular read detection channel)을 제공하는 것이 유리할 것이다.
따라서 본 발명의 하나의 목적은 데이터 처리를 위한 방법 및 시스템을 제공하는 것이다.
본 발명의 다른 목적은 데이터 기억 매체 내에 저장된 데이터를 디코드하기 위한 개선된 판독 검출 채널 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다수의 서로 다른 인코딩 방식들 중의 하나를 이용하여 데이터 기억 매체 내에 저장된 데이터를 디코드하기 위한 구성 가능한 판독 검출 채널 및 방법에 관한 것이다.
이하 설명에 따라 전술한 목적들이 달성된다. 제1실시예에서, 판독 검출 채널은 가변 임계 신호(variable threshold signal)를 발생시키기 위한 임계 추적 회로(tracking threshold circuit) 및 다수의 다양한 데이터 형식들 중의 한 형식에 각각의 구성이 대응하는 다수의 서로 다른 구성으로 구성할 수 있는 검출 회로(detection circuit)를 포함한다. 또한, 판독 검출 채널의 제1실시예는 입력 데이터 스트림의 형식의 검출에 응답하여 데이터 검출 회로의 구성들 중의 하나를 자동 선택하는 구성 회로(configuration circuit)을 포함한다. 판독 검출 채널의 제1실시예는 다수의 서로 다른 데이터 형식으로 인코드된 데이터 비트들이 단일의 구성 가능한 판독 검출 채널을 이용하여 디코드될 수 있게 한다. 제2실시예에서, 구성 가능한 판독 검출 채널은 입력 신호에 응답하여 또는 상기 입력 신호 및 위상 에러 신호에 응답하여 임계 출력 신호를 발생시키도록 구성될 수 있는 임계 추적 회로를 포함한다. 판독 검출 채널의 제2실시예는 상기 임계 출력 신호에 응답하여 상기 입력 신호 내의 검출된 데이터 비트들을 지시하는 검출 회로, 및 검출된 각 데이터 비트를 출력 데이터 스트림 내의 복수의 비트 셀들 중의 한 비트 셀 내에 싣는 상기 검출 회로에 결합된 하나 이상의 위상 동기 루프(phase-locked loop)를 더 포함한다. 상기 위상 동기 루프는 또한 상기 임계 추적 회로에 선택적으로 결합될 수 있는 위상 에러 신호를 발생시킨다.
전술한 것은 물론 본 발명의 부가적인 목적, 특징 장점들은 이하의 상세한 설명에서 분명히 알 수 있을 것이다.
본 발명의 신규한 특징들은 첨부된 특허 청구의 범위에 제시되어 있다. 그러나, 발명 자체는 물론 발명의 바람직한 실시 양태, 추가적인 목적 및 장점들은 첨부된 도면을 참조하여 다음의 예시적인 실시예의 상세한 설명을 참조함으로써 잘 이해할 수 있을 것이다.
도1은 2중 위상 적응적 임계(DPAT : dual phase adaptive threshold) PMW판독 채널 검출 채널로서 구성된 본 발명에 따른 구성 가능한 판독 검출 채널의 블록도.
도2는 위상 피드백이 없는 2중 위상 동기 루프(dual phase-locked loop) PWM 판독 검출 채널로서 구성된 본 발명에 따른 구성 가능한 판독 검출 채널의 블록도.
도3은 위상 피드백이 있는 단일 위상 동기 루프(single phase-locked loop) PWM 판독 검출 채널로서 구성된 본 발명에 따른 구성 가능한 판독 검출 채널의 블록도.
도4는 PPM 판독 검출 채널로서 구성된 본 발명에 따른 구성 가능한 판독 검출 채널의 블록도.
* 도면의 주요부분에 대한 부호의 설명
10 : 광 또는 자기 데이터 기억매체 12 : 트랜스듀서
14 : 프리앰프 16 : 아날로그 대 디지탈 변환기(ADC)
20 : 판독 검출 채널 30 : 등화기
32 : 등화기 출력(EQOUT)신호 34 : 임계 추적 회로
36 : 임계(THR)신호 40 : 디지털 스위치
42 : 미분기 44 : 검출기 입력(DETIN)
50 : 검출기 52,54 : 펄스 도달 시간(PAT) 신호
56,58 : 양의 전이(PTR)신호 60,62 : 음의 전이(NTR)신호
70,80 : 위상 동기 루프(PLL) 72,84 : 데이터 출력(PDOUT)신호
74,82 : 클록 출력(PDOUT)신호 76,86 : 임계 에러(THERR)신호
78,88 : 주파수 신호 90 : 디스큐(deskew) 로직
92 : 출력 데이터 스트림(FMDATAX) 94 : 데이터 유효 신호(FMDVX)
100 : 판독 채널 제어기
이하, 도면들을 참조하되, 특히 도1을 참조하면, 본 발명에 따른 구성 가능한 판독 검출 채널의 블록도가 도시되어 있다. 판독 검출 채널(20)은 바람직하게는 도1 내지 도4에 도시되어 있는 것들을 포함하는 다수의 서로 다른 구성들로 구성될 수 있는 완전 디지털의 모듈화된 회로(fully digital modular circuitry)를 이용하여 구현된다. 판독 검출 채널(20)의 구성 가능성에 의해 다수의 서로 다른 판독 검출 채널 아키텍처들의 선택적인 사용이 가능해짐은 물론 다수의 서로 다른 인코딩 방식을 이용하여 저장된 데이터의 복원이 가능해진다.
다시 도1을 참조하면, 도시된 판독 검출 채널(20)의 구성은 2중 위상 동기 루프들(dual PLLs : dual pahse-locked loops)로부터의 위상 피드백을 이용하여 입력 PWM 신호를 위한 최적의 검출 레벨에 가까운 기준 임계 레벨을 유지시키는 PWM 신호들을 디코드하기 위한 2중 위상 적응적 임계(DPAT : dual pahse adaptive threshold)채널이다. 이 DPAT 아키텍처는 열 블루밍(thermal blooming)(즉, 데이터 기억 매체 내의 기록된 마크들이 갭 길이에 대하여 조직적으로 늘어나는 것) 및 추적 임계 변화-둘 다 종래의 PWM 판독 검출 채널에서는 판독 에러의 공통적인 원인들임-에 대한 판독 검출 채널(20)의 광 또는 자기 데이터 기억 매체(10) 내에 저장된 데이터를 판독하기 위한 데이터 복원 장치부(8)를 포함한다. 데이터 기억 매체(10)는 광 또는 자기 테입 또는 광 또는 자기 디스크를 포함할 수 있지만, 거기에 국한되지는 않는다. 데이터 기억 매체에서의 자기 또는 광 전이(magnetic or optical transition)는 해당 기술에 공지된 임의의 유용한 기술을 이용하여 트랜스듀서(12)에 의해 감지된다. 예를 들어, 데이터 기억매체(10)가 광디스크를 포함하는 경우에는, 트랜스듀서(12)를 위해 차동 레이저 검출기(differential laser detector)가 채용될 수 있다. 그와는 다르게, 데이터 기억 매체(10)가 자기 매체인 경우에는, 트랜스듀서(12)는 종래의 자기 판독(MR : magnetic read) 헤드를 포함할 수 있다. 그 후 트랜스듀서(12)의 출력 신호는 프래앰프(pre-amplifier, 14)에 의해 증폭되어 아날로그 대 디지탈 변환기(ADC : analog-to-digital converter, 16)에 전달된다. ADC(16)는 해당 기술에 공지된 임의의 유용한 방법을 이용하여 아날로그 입력 신호를 디지털 파형 표현으로 변환시킨다. ADC(16)의 디지털 파형 표현 출력은 판독 검출 채널(20)의 입력 데이터 스트림을 형성한다.
도1에 도시된 판독 검출 채널(20)의 실시예는 등화기(30), 임계 추적 회로(34), 디지털 스위치(40), 미분기(42), 검출기(50), 2중 위상 동기 루프(PLL, 70 및 80), 및 디스큐(deskew)/병합(merging)회로(90)를 포함하는데, 그들 각각은 도시되지 않은 제어 신호들에 의해 판독 채널 제어기(100)에 접속된다. 판독 검출 채널(20)의 입력 데이터 스트림을 형성하는 ADC(16)의 디지털 파형 출력은 등화기(30)에 의해 수신된다. 등화기(30)는 예를 들면 유한 임펄스 응답(FIR : finite impulse response) 디지털 필터를 이용하여 입력 데이터 스트림을 필터링(filtering)한다. 그후 필터링된 디지털 파형 표현은 등화기 출력(EQOUT : equalizer output) 신호(32)로서 임계 추적 회로(34)에 전달된다.
임계 추적 회로(34)는 입력 데이터 스트림 내의 데이터 전이들을 검출하는 검출기(50)에 의해 이용되는 임계(THR : threshold) 신호(36)를 발생시키는 구성 가능한 회로이다. 본 발명의 바람직한 실시예에서, THR 신호(36)는 사실상 EQOUT 장치이다. 임계 추적 회로(34)에 의해 발생되는 THR 신호(36)를 이용하여, 검출기(50)는 0을 통과하는 입력 데이터 스트림의 전이들을 식별할 수 있고 그에 따라 데이터 기억 매체(10) 내에 인코드된 데이터 비트들을 검출할 수 있다. 임계 추적 회로(34)에 의해 수행되는 중앙선 임계 추정(centerline threshold estimation)은 해당 기술에 공지된 임계 추정 기술들 중 어느 하나를 이용하여 성취될 수 있다. 예를 들면, 제1구성에서, 임계 추적 회로(34)는 단순히 EQOUT 신호(32)의 시간 샘플들의 가중 평균을 계산함으로써 중앙선 임계치를 추정할 수 있다. 입력 신호 시간 샘플들의 가중 평균으로부터 임계 추정치를 계산하는 임계 추적 회로의 일례가 1995년 4월 7일에 출원된 미국 특허 출원 제08/418,691호(미국 특허 제5,508,855호)"Tracking Threshold Circuit for Peak Detetion"에 개시되어 있다. 다르게는, 도1에 되시된 바와 같이, 임계 추적 회로(34)는 EQOUT 신호(32)는 물론 EQOUT 신호(32)와 각 데이터 출력 신호들(72 및 84)간의 위상 차이를 나타내는 임계 에러(THERR : threshold error) 신호들(76 및 86)에 따라 입력 데이터 스트림의 임계 중앙선을 추정하는 제2구성으로 구성될 수 있다.
도1에 도시된 바와 같이, 임계 추적 회로(34)의 출력들인 THR 신호(36) 및 EQOUT 신호(32)는 디지털 스위치(40), 미분기(42), 및 검출기(50)를 포함하는 데이터 검출 회롱 접속된다. EQOUT 신호(32)는 판독 채널 제어기(100)에 의해 제어되는 디스지털 스위치(20)이 PWM 방식으로 인코드된 데이터를 디코드할도록 구성된 경우, 디지털 스위치(40)는 EQOUT 신호(32)가 검출기 입력(DETIN : detector input, 44)에 직접 입력되도록 구성된다. 그와는 다르게, 판독 검출 채널(20)이 PPM 형식으로 인코드된 데이터를 디코드하도록 구성되는 경우, 디지털 스위치(40)는 EQOUT 신호(32)를 미분기(42)에 접속시키며, 미분기(42)는 EQOUT 신호(32)를 비분한다. 미분기(42)의 미분된 파형 출려은 검출기 입려(DETIN,44)에 접속된다.
검출기(50)는 THR 신호(36)를 이용하여 검출기 입력(44)에서 수신된 신호 내의 전이 또는 0-교차의 위치를 추정한다. 소정의 샘플 시간에, 검출기 입력(44)에서의 데이터 샘플이 THR 신호(36)의 값보다, 큰 값을 갖고 이전 데이터 샘플이 THR 신호(36)의 값보다 작은 값을 갖는 경우, 또는 반대로, 검출기 입력(44)에서의 데이터 샘플이 THR 신호(36)이 값보다 작은 값을 갖고 이전 데이터 샘플이 THR 신호(36)의 값보다 큰 값을 갖는 경우, 검출기(50)는 샘플 셀 내의 어느 지점에서 전이가 일어났는지에 대한 추정을 발생함으로써 0-교차가 일어났음을 나타낸다. 또한, 검출기(50)는 전이가 펄스의 상승 에지(rising edge)인지 하강 에지(falling edge)인지를 나타내는 수식자(qualifier)를 발생시킨다. 검출기(50)를 위하여 임의의 유용한 디지털 0-교차 검출기가 이용될 수 있지만, 특히 적합한 디지털 임계 전이 검출기는 벤틀리(Bentley)등에 의한 미국 특허 제5,315,284호 "Asynchronous Digital Threshold Detector for a Digital Data Storage Channel"에 개시되어 있다.
벤틀리 등에 의해 소개된 검출기(50)의 실시예에서, 검출기(50)는 신호 샘플링 간격내의 0-교차 도달 시간을 추정하기 위해 세 단계를 거친다. 제1단계로 검출기(50)는 인접한 데이터 샘플 쌍에 THR 신호(36)에 대한 부호의 변화가 있는지 검사함으로써 0-교차가 일어났는지를 판정한다. 제2단계로, 0-교차의 검출에 응답하여, 샘플링 레이트는 고속의 샘플 레이트에서 그 고속의 샘플링 레이트의 반인 저속의 샘플링 레이트로 변환되는데, 이는 새로운 긴 샘플 주기의 어는 쪽 반이 임계 중심선을 통과하는 전이를 포함하는지를 판정하기 위함이다. 마지막 단계로, 검출기(50)는 선형 보간을 이용하여 보다 짧은 샘플링 주기 내에서의 전이의 비례위치를 판정한다. 샘플 셀 내의 어느 지점에서 전이가 일어났는지에 대한 추정치는 펄스 도달 시간(PAT : pulse arrival time) 신호들(52 및 54)로서 2중 PLL들(70 및 80)에 제공된다. 위에서 지적한 바와 같이, 검출기(50)는 각각 양의 전이(PTR : postive transition) 신호들(56 및 58) 또는 음의 전이(NTR : negative transition)신호들(60 및 62)을 각각 어서팅(asserting)함으로써 전이가 펄스의 상승 에지를 포함하는지 하강 에지를 포함하는지를 나타내는 수식자들을 PLL들(70 및 80)에 더 제공한다.
다시 도1을 참조하면, 2중 디지털 PLL들(70 및 80)은 각각 검출기(50)의 PAT, PTR, 및 NTR 출력 신호들에 접속되어 있다. 도시된 판독 검출 채널(20)의 2중 위상 적응적 임계(DPAT) 구성에서, PLL(70)은 양의 전이들을 처리하는 것으로 표시되어 있고, PLL(80)은 음의 전이들을 처리하는 것으로 표시되어 있다. 따라서, PLL(70)은 PAT 신호(52) 및 PTR 신호(56)의 수신에 응답하여, 데이터 출력(PDOUT0X) 신호(72)내의 복수의 비트 셀들 중의 특정한 비트 셀 내에 선택된 극성의 데이터 비트를 싣는다. 그와 유사하게, PLL(80)은 PAT 신호(54)의 수신 및 NTR 신호(62)의 어서션(assertion)에 응답하여, 데이터 출력(PDOUT1X) 신호(84)내의 한 비트 셀 내에 선택된 극성의 데이터 비트를 싣는다. 데이터 출력 신호들(72 및 84)은 데이터 출력신호들(74 및 84) 내의 모든 비트 셀들에 대한 데이터 유효 신호(data valid signal)를 제공하는 클록 출력 신호들(74 및 82)과 각각 결합된다. PLL들(70 및 80)의 출력은 임계 에러(THERR) 신호들(76 및 86)을 더 포함하는데, 이 임계 에러 신호들은 정확한 중앙선 임계 값에 일치(lock onto)하기 위해 임계 추적 회로(34)에 의해 이용되는 위상 에러 신호들을 포함한다. 또한, PLL들(70 및 80)은 주파수 신호들(78 및 88)을 발생시키는데, 이들은 각각 PLL들(70 및 80)중의 상대편 PLL 내의 루프 필터의 주파수 조정부(frequency adjustment portion)에 결합된다. 주파수 신호들(78 및 88)은 2중 PLL들(70 및 80)이 사실상 동일한 주파수로 동작할 수 있게 하는 한편 독립적으로 위상 조정을 할 수 있게 하는 위상 에러 정보를 전달한다. DPAT 아키텍처로 구성된 판독 검출 채널(20)의 동작에 관한 보다 상세한 설명은 클라크(Clark)등에 미국 특허 제5,502,711호 "Dual Digital Phase Locked Loop Channel for Optical Recording"에 개시되어 있다.
다음으로, 판독 검출 채널(20)은 디지털 디스큐 로직(digital deskew logic, 90)을 포함하는데, 이것은 PLL들(70 및 80)로부터 각각 데이터 출력 신호들(72 및 84) 및 클록 출력 신호들(74 및 82)을 수신하도록 접속된다. 디스큐 로직(90)은 데이터 출력 신호들(72 및 84) 및 클록 신호들(74 및 82)을 병합하여 출력 데이터 스트림(FMDATAX, 92) 및 데이터 유효 신호(FMDVX,94)를 얻는다. 출력 데이터 스트리(92) 및 데이터 유효 신호(94)는 잘알려져 있는 신호 포맷터(signal formatter, 도시되지 않음)에 전송되는데, 이 신호 포맷터는 데이터 깅거 매체(10)내에 저장된 최초 데이터를 복원하기 위하여 출력 데이터 스트림(92)으로부터 섹터 정보, 버스트 필드(burst fields), 및 동기 문자(synch characters)와 같은 비-데이터 정보(non-data information)를 제거한다.
마직막으로, 판독 검출 채널(20)은 판독 채널 제어기(100)를 포함하는데, 이것은 선택된 판독 채널 아키텍처에 따라 판독 검출 채널(20)의 구성 요소들 각각을 구성한다. 판독 채널 제어기(100)는 데이터 기억 매체(10) 내에 데이터를 인코드하기 위해 이용된 특정한 방법의 검출에 응답하여 판독 검출 채널(20)을 구성하는 로컬 마이크로프로세서로서 구현될 수 있다. 예를 들면, 종래의 광 디스크는 그 광 디스크상에 데이터를 기록하기 위해 이용된 인코딩 방식을 상술하는 허브(hub)에 인접한 인코드된 구역( 즉, PEP 채널)을 포함한다. 데이터 기억 매체(10)와 같은 광디스크가 데이터 복원 장치(8)내에 로드되면, 판독 채널 제어기(100)는 데이터 기억 매체(10)의 존재를 검출하고 데이터 기억 매체(10)의 PEP 채널을 판독하기 위해 서보매커니즘(servomechanism)을 이용하여 트랜스듀서(12)를 적당한 위치로 위치시킨다. 그런 다음 판독 검출 채널(20)을 이용하여 PEP 채널 내의 필드들이 판독되어 판독 채널 제어기(100)의 레지스터들에 저장된다. 판독 검출 채널(20)이 데이터 기억매체(10)내에 저장된 데이터를 디코드할 필요가 있을 때, 판독 채널 제어기(100)는 상기 PEP 필드 정보를 이용하여 판독 검출 채널(20)을 구성한다.
판독 채널 제어기(100)는 또한 다양한 에러 상태의 검출에 응답하여 판독 검출 채널(20)을 재구성하도록 유리하게 프로그램될 수 있다. 예를 들어, 정정 불가능한 판독에러를 검출하였을 때, 종래의 많은 판독 채널 제어기들은 단순히 데이터 기억 매체의 일부분을 재판독하여 훼손된 데이터를 복구하려고 한다. 선정한 수의 재시도 후에, 일반적으로 종래의 판독 채널 제어기는 관련 데이터 처리 시스템에 대한 인터럽트를 발생하여, 데이터 기억 매체가 결함이 있거나 판독 불가능함을 보고한다. 그런 종래의 시스템들과는 다르게, 판독 채널 제어기(100)는 그 에러 복구절차(ERP : error recovery procedure)의 일부로서 판독 검출 채널(20)의 구성을 변경하거나 PLL들(70 및 80) 또는 다른 판독 검출 채널 구성 요소들의 파라미터를 변경하도록 프로그램될 수 있다.
다음으로 도2를 참조하면, 2중 PLL들에 의해 동작하도록 구성되어 있지만, 임계 에러 피드백이 없는 판독 검출 채널(20)의 제2구성이 도시되어 있다. 도시된 판독 검출 채널 아키텍처에서는, 임계 추적 회로(34)에 의해 발생되는 임계 중앙선 추정치는 오로지 EQOUT 신호(32)에만 기초한다. 따라서, 2중 PLL들(70 및 80)은 임계 중앙선 추정치에 있어서의 임의의 변화여 대해 보상하여야 한다. 도1에 도시된 판독 검출 채널(20)의 구성을 이용한 데이터 복원 중에 특정한 타입 또는 선정한 수의 에러가 발생하는 경우, 이의 검출에 응답하여 판독 검출 채널(20)이 도2에 도시된 것과 같이 구성될 수 있다. 예를 들면, 임계 추적 회로(34)에 의해 제공된 중앙선 임계치가 충분히 안정되지 않다거나 또는 임계 에러 신호들(76 및 86)이 갖고 있는 지연이 에러의 원인이라고 하는 판단이 ERP 실행 중에 내려지면, 이에 응답하여 판독 채널 제어기(100)는 임계 추적 회로(34)를 재구성하고 임계 에러 신호들(76 및 86)을 스위치 아웃(switch out)할 수 있다.
다음으로 도3을 참조하면, PWM 형식으로 인코드된 데이터를 디코드하는데 이용되는 판독 검출 채널(20)의 제3구성이 도시되어 있다. 도3에 도시된 제3구성은 도1에 도시된 구성과 유사한데, 다만 출력 데이터 스트림 내의 비트 셀들 내에 검출된 데이터 비트들을 삽입하기 위해 단 하나의 PLL이 이용되는 점이 다르다. 따라서, PLL(70)은 검출기(50)에 의해 검출되는 양의 전이와 음의 전이 모두를 처리한다. 전술한 설명으로부터, 해당 기술의 숙련자들은 단순히 PLL(80)을 스위치 아웃하고, 양의 전이와 음의 전이 모두를 처리하도록 PLL(70)을 구성함으로써 도3에 도시된 것과 같이 판독 검출 채널(20)이 구성될 수 있다는 점을 알 수 있을 것이다.
다음으로 도4를 참조하면, PPM 방식으로 인코드된 데이터를 디코드하도록 구성된 판독 검출 채널(20)의 제4실시예가 도시되어 있다. 도시된 바와 같이, 판독 채널 입력 데이터 스트림은 등화기(30)에 의해 수신되고 필터링된다. 필터링된 입력 데이터 스트림은 임계 추적 회로(34)에 전달되고, 임계 추적 회로(34)는 EQOUT 신호(32)의 시간 샘플들의 가중 평균(weighted average)을 구함으로써 임계 중앙선 추정치를 계산한다. 앞에서 설명한 판독 검출 채널(20)의 구성들에서와 같이, 임계 추적 회로(34)는 임계 중앙선 추정치를 THR 신호(36)에 의하여 검출기(50)에 공급하고 EQOUT 신호(32)를 디지털 스위치(40)에 전달한다. 그러나, 옆에서 설명한 판독 검출 채널(20)의 PWM 구성들과는 다르게, 디지털 스위치(40)는 EQOUT신호(32)를 미분기(42)에 접속시키는데, 미분기(42)는 미분된 디지털 파형 표현을 검출기 입력(44)에 제공하고, 거기서 입력 데이터 스트림 내의 피크들은 0-교차들로 매핑된다. 도1에 도시된 PWM 채널 구성에 관하여 설명한 바와 같이, 그 후 검출기(50)는 임계 신호(36)를 이용하여 검출기 입력(44) 내의 데이터 비트들을 검출한다. 검출기(50)는 각 데이터 비트의 검출에 응답하여 PTR 신호(60) 또는 NTR 신호(56)에 의해 수식되는 PAT 신호(52)를 PLL(70)에 전송한다. 그 후, PLL(70)은 이상 설명한 방법으로 데이터 출력 신호(72)내의 비트 셀 내에 검출된 데이터 비트를 싣는다.
이상 설명한 바와 같이, 본 발명은 다수의 서로 다른 구성들로 구성될 수 있는 구성 가능한 판독 검출 채널을 제공하여, 다수의 서로 다른 인코딩 방식들을 이용하여 저장된 데이터가 단일의 구성 가능한 판독 검출 채널을 이용하여 디코드될 수 있게 한다. 이상 본 발명은 PWM 또는 PPM 방식으로 인코드된 데이터를 디코드하도록 선택적으로 구성 될 수 있는 구성 가능한 판독 검출 채널의 바람직한 실시예에 관하여 설명되었지만, 본 발명은 현재 및 장래의 다른 데이터 인코딩 방식들에도 적용될 수 있다. 본 발명은 특정한 인코딩 방식을 이용하여 저장된 데이터를 디코드하는데 적합한 다수의 아키텍처로 구성될 수 있는 구성 가능한 판독 검출 채널을 더 제공한다. 본 발명은 다양한 종류의 데이터 복원 장치들에 사용되는 일반적인 판독 검출 채널(generic read detection channel)을 제공하는 프로그래머블 직접 디바이스(programmable integrated circuit dvice)로서 유리하게 구현될 수 있다.
이상 바림직한 실시예를 참조하여 본 발명을 도시하고 설명하였지만, 해당 기술의 숙련자라면 발명의 사상 및 범위를 벗어나지 않고서 형태 및 세부 사항에 다양한 변화가 이루어질 수 있다는 것을 알 수 있을 것이다.

Claims (31)

  1. 복수의 서로 다른 데이터 형식(data format)들 중의 한 데이터 형식으로 인코드된 데이터 비트들을 포함하는 입력 데이터 스트림(input data stream)을 디코드 하기 위한 구성 가능한 판독 검출 채널(configurable read detection channel)에 있어서,
    A) 상기 입력 데이터 스트림의 진폭 파라미터(amplitude parameter)에 응답하여 가변 임계 신호(variable threshold signal)를 발생시키기 위한 임계 추적 회로(tracking threshold circuit),
    B) 구성 가능한 데이터 검출 회로, 상기 구성 가능한 데이터 검출 회로는 (i) 상기 복수의 서로 다른 데이터 형식들 중의 한 데이터 형식에 각각의 구성이 대응하는 복수의 서로 다른 구성들을 가지며, (ii) 상기 가변 임계 신호에 응답하여 상기 입력 데이터 스트림 내의 데이터 비트들을 식별함, 및
    C) 상기 입력 데이터 스트림의 데이터 형식의 검출에 응답하여 상기 구성 가능한 데이터 검출 회로의 상기 복수의 서로 다른 구성들 중의 특정한 한 구성을 선택하며, 복수의 서로 다른 데이터 형식들로 인코드된 데이터 비트들이 단일의 구성 가능한 판독 검출 채널을 이용하여 디코드될 수 있도록 하는 자동 구성 수단(automatic configuration means)을 포함하는 구성 가능한 판독 검출 채널.
  2. 제1항에 있어서, 상기 임계 추적 회로 및 상기 구성 가능한 데이터 검출 회로는 디지털 회로를 포함하는 구성 가능한 판독 검출 채널.
  3. 제1항에 있어서, 상기 구성 가능한 데이터 검출 회로에 결합되는 하나 이상의 위상 동기 루프(phase-locked loop)를 더 포함하되, 상기 하나 이상의 위상 동기 루프는(phase-locked loop)를 더 포함하되, 상기 하나 이상의 위상 동기 루프는 (i) 복수의 비트 셀들을 포함하는 출력 데이터 스트림을 발생시키고, (ii) 상기 구성 가능한 데이터 검출 회로에 의해 지적되는 각 검출 데이터 비트(detected data bit)를 상기 출력 데이터 스트림 내의 상기 복수의 비트 셀들 중의 한 셀내에 싣는 구성 가능한 판독 검출 채널.
  4. 제3항에 있어서, 상기 하나 이상의 위상 동기 루프는 2중 위상 동기 루프들(dual phase-locked loops)을 포함하는 구성 가능한 판독 검출 채널.
  5. 제4항에 있어서, 상기 2중 위상 동기 루프들 중의 적어도 하나는 상기 구성 가능한 데이터 검출 회로에 선택적으로 접속될 수 있는 구성 가능한 판독 검출 채널.
  6. 제4항에 있어서, 상기 2중 동기 루프들 각가의 출력 데이터 스트림을 단일의 출력 데이터 스트림으로 병합하는 병합 회로(merging circuit)를 더 포함하는 구성 가능한 판독 검출 채널.
  7. 제3항에 있어서, 상기 하나 이상의 위상 동기 루프와 상기 임계 추적 회로 사이에 결합되는 피드백 루프를 더 포함하되, 상기 피드백 루프는 상기 임계 신호를 계산하는데 이용되는 위상 에러 신호(phase error signal)를 상기 임계 추적 회로에 제공하는 구성 가능한 판독 검출 채널.
  8. 제1항에 있어서, 상기 복수의 데이터 형식들은 펄스 폭 변조(PWM : pulse-width modulation) 및 피크 위치 변조(PPM : peak-position modulation)를 포함하는 구성가능한 판독 검출 채널.
  9. 제1항에 있어서, 상기 입력 데이터 스트림에 결합되어 상기 임계 추적 회로에 필터링된 입력 데이터 스트림을 제공하는 입력 필터를 더 포함하는 구성 가능한 판독 검출 채널.
  10. 제1항에 있어서, 상기 구성 가능한 데이터 검출 회로의 상기 복수의 구성들 중의 다수의 구성들은 상기 복수의 데이터 형식들 중의 단일의 데이터 형식에 대응하는 구성 가능한 판독 검출 채널.
  11. 데이터 기억 매체 내에 저장된 데이터를 판독하기 위한 데이터 복원 장치(data recovery apparatus)에 있어서,
    A) 상기 데이터 기억 매체 내에 저장된 데이터를 감지하기 위한 트랜스듀서(transducer)-상기 트랜스듀서는 복수의 데이터 형식들 중의 한 데이터 형식으로 인코드된 데이터 비트들을 포함하는 입력 신호를 생성함, 및
    B) 구성 가능한 판독 검출 채널을 포함하는 데이터 복원 장치로서, 상기 구성 가능한 판독 검출 채널은 B-1) 상기 입력 신호의 진폭 파라미터(amplitude parameter)에 응답하여 가변 임계 신호(variable threshold signal)를 발생시키기 위한 임계 추적 회로(tracking threshold circuit), B-2) 구성 가능한 데이터 검출 회로-상기 구성 가능한 데이터 검출회로는 (i) 상기 복수의 서로 다른 데이터 형식들 중의 한 데이터 형식에 각각의 구성이 대응하는 복수의 서로 다른 구성들을 가지며, (ii) 상기 가변 임계 신호에 응답하여 상기 입력 신호 내의 데이터 비트들을 식별함, 및 B-3) 상기 입력 신호의 데이터 형식의 검출에 응답하여 상기 구성 가능한 데이터 검출 회로의 상기 복수의 서로 다른 구성들 중의 특정한 한 구성을 선택하며, 복수의 서로 다른 데이터 형식들로 인코드된 데이터 비트들이 단일의 구성가능한 판독 검출 채널을 이용하여 디코드될 수 있도록 하는 자동 구성 수단(automatic configuration means)을 포함하는 데이터 복원장치.
  12. 제11항에 있어서, 상기 임계 추적 회로 및 상기 구성 가능한 데이터 검출 회로는 디지털 회로를 포함하는 데이터 복원 장치.
  13. 제12항에 있어서, 상기 트랜스듀서와 상기 구성 가능한 판독 검출 채널 사이에 결합되는 아날로그 대 디지털 변환기(analog-to-digital converter)를 더 포함하되, 상기 아날로그 대 디지털 변환기는 상기 입력 신호를 아날로그 형식에서 디지털 형식으로변환시키는 데이터 복원 장치.
  14. 제11항에 있어서, 상기 구성 가능한 데이터 검출 회로에 결합되는 하나 이상의 위상 동기 루프(phase-locked loop)를 더 포함하되, 상기 하나 이상의 위상 동기 루프는 (i) 복수의 비트 셀들을 포함하는 출력 데이터 스트림을 발생시키고, (ii) 상기 구성 가능한 데이터 검출 회로에 의해 지각되는 각 검출 데이터 비트(detected data bit)를 상기 출력 데이터 스트림 내의 상기 복수의 비트 셀들 중의 한 셀 내에 싣는 데이터 복원장치.
  15. 제14항에 있어서, 상기 하나 이상의 위상 동기 루프는 2중 위상 동기 루프들(dual phase-locked loops)을 포함하는 데이터 복원 장치.
  16. 제15항에 있어서, 상기 2중 위상 동기 루프들 중의 적어도 하나는 상기 구성 가능한 데이터 검출 회로에 선택적으로 접속될 수 있는 데이터 복원 장치.
  17. 제15항에 있어서, 상기 구성 가능한 판독 검출 채널은 상기 2중 위상 동기 루프들 각각의 출력 데이터 스트림을 단일의 출력 데이터 스트림으로 병합하는 병합 회로(merging circuit)를 더 포함하는 데이터 복원 장치.
  18. 제11항에 있어서, 상기 하나 이상의 위상 동기 루프와 상기 임계 추적 회로 사이에 결합되는 피드백 루프를 더 포함하되, 상기 피드백 루프는 상기 임계 신호를 계산하는데 이용되는 위상 에러 신호(phase error signal)를 상기 임계 추적 회로에 제공하는 데이터 복원장치.
  19. 제11항에 있어서, 상기 복수의 데이터 형식들은 펄스 폭 변조(PWM : pulse-width modulation) 및 피크 위치 변조(PPM : peak-position modulation)를 포함하는 데이터 복원 장치.
  20. 제11항에 있어서, 상기 입력 신호에 결합되어 상기 임계 추적 회로에 필터링된 입력 신호를 제공하는 입력 필터를 더 포함하는 데이터 복원장치.
  21. 제11항에 있어서, 상기 구성 가능한 데이터 검출 회로의 상기 복수의 구성들 중의 다수의 구성들은 상기 복수의 데이터 형식들 중의 단일의 데이터 형식에 대응하는 데이터 복원 장치.
  22. 제11항에 있어서, 상기 데이터 기억 매체는 자기 매체(magnetic medium)를 포함하는 데이터 복원 장치.
  23. 제11항에 있어서, 상기 데이터 기억매체는 광 매체(optical medium)를 포함하는 데이터 복원 장치.
  24. 인코드된 데이터 비트들을 포함하는 입력 데이터 스트림을 디코드하기 위한 구성 가능한 판독 검출 채널에 있어서,
    A) 가변 임계 신호를 발생시키기 위한 구성 가능한 임계 추적 회로(configurable tracking threshold circuit)-상기 구성 가능한 임계 추적 회로는 복수의 서로 다른 구성들을 갖되, 상기 복수의 서로 다른 구성들은 (i) 상기 입력 데이터 스트림의 진폭 파라미터에 응답하여 상기 가변 임계 신호가 발생되는 제1구성, 및 (ii) 상기 입력 데이터 스트림의 진폭 파라미터 및 위상 에러 신호에 응답하여 상기 구성가능한 임계 추적 회로가 상기 가변 임계 신호를 발생시키는 제2구성을 포함함,
    B) 상기 구성 가능한 임계 추적 회로의 상기 복수의 서로 다른 구성들 중의 특정한 한 구성을 선택하기 위한 자동 구성 수단,
    C) 상기 가변 임계 신호에 응답하여 상기 입력 데이터 스트림 내에 인코드된 데이터 비트들을 검출하기 위한 데이터 검출 회로, 및
    D) 상기 검출 출력에 결합되는 하나 이상의 위상 동기 루프(phase-locked loop)-상기 하나 이상의 위상 동기 루프는 (i) 복수의 비트 셀들으 포함하는 출력 데이터 스트림을 갖고, (ii) 상기 데이터 검출 회로에 의해 검출되는 각 데이터 비트를 상기 출력 데이터 스트림 내의 상기 복수의 비트 셀들 중의 한 셀 내에 실으며, (iii) 상기 자동 구성 수단에 의해 선택된 상기 구성 가능한 임계 추적 회로의 특정한 구성에 응답하여 상기 구성 가능한 임계 추적 회로에 선택적으로 결합되는 위상 에러 신호를 발생시킴을 포함하는 구성 가능하느 판독 검출 채널.
  25. 제24항에 있어서, 상기 하나 이상의 위상 동기 루프는 2중 위상 동기 루프들을 포함하는 구성가능한 판독 검출 채널.
  26. 제25항에 있어서, 상기 2중 위상 동기 루프들 중의 적어도 하나는 상기 데이터 검출 회로에 선택적으로 접속될 수 있는 구성 가능한 판독 검출 채널.
  27. 제25항에 있어서, 상기 2중 위상 동기 루프들 각각의 출력 데이터 스트림을 단일의 출력 데이터 스트림으로 병합하는 회로(merging circuit)를 더 포함하는 구성 가능한 판독 검출 채널.
  28. 제26항에 있어서, 상기 입력 데이터 스트림에 결합되어 상기 구성 가능한 임계 추적 회로에 필터링된 입력 데이터 스트림을 제공하는 입력 필터를 더 포함하는 구성 가능한 판독 검출 채널.
  29. 데이터 기억 매체 내에 저장된 데이터를 판독하기 위한 데이터 복원 장치(data recovery apparatus)에 있어서,
    A) 상기 데이터 기억 매체 내에 저장된 데이터를 감지하기 위한 트랜스듀서(transducer)-상기 트랜스듀서는 인코드된 데이터 비트들을 포함하는 입력 신호를 생성함-, 및
    B) 구성 가능한 판독 검출 채널을 포함하는 데이터 복원 장치로서, 상기 구성 가능한 판독 검출 채널은 B-1) 가변 임계 신호를 발생시키기 위한 구성 가능한 임계 추적 회로(configurable tracking threshold circuit)-상기 구성 가능한 임계 추적 회로는 복수의 서로 다른 구성들을 갖되, 상기 복수의 서로 다른 구성들은 (i) 상기 입력 데이터 스트림의 진폭 파라미터에 응답하여 상기 가변 임계 신호가 발생되는 제1구성, 및 (ii) 상기 입력 데이터 스트림의 진폭 파라미터 및 위상 에러 신호에 응답하여 상기 구성 가능한 임계 추적 회로가 상기 가변 임계 신호를 발생시키는 제2구성을 포함함, B-2)상기 구성 가능한 추적 회로의 상기 복수의 서로 다른 구성들 중의 특정한 한 구성을 선택하기 위한 자동 구성 수단, B-3) 상기 가변 임계 신호에 응답하여 상기 입력 데이터 스트림 내에 인코드된 데이터 비트들을 검출하기 위한 데이터 검출 회로, 및 B-4) 상기 검출 출력에 결합되나 하나 이상의 위상 동기 루프(phase-locked loop)-상기 하나 이상의 위상동기 루프는 (i) 복수의 비트 셀들을 포함하는 출력 데이터 스트림을 갖고, (ii) 상기 데이터 검출 회로에 의해 검출되는 각 데이터 비트를 상기 출력 데이터 스트림 내의 상기 복수의 비트 셀들 중의 한 셀내에 실으며, (iii) 상기 자동 구성 수단에 의하여 선택된 상기 구성 가능한 임계 추적 회로의 특정한 구성에 응답하여 상기 구성 가능한 임계 추적 회로에 선택적으로 결합되는 위상 에러 신호를 발생시킴을 포함하는 데이터 복원 장치.
  30. 복수의 서로 다른 데이터 형식들 중의 한 데이터 형식으로 인코드된 데이터 비트들을 포함하는 입력 데이터 스트림을 디코드하기 위한 데이터 복원 장치 내의 방법에 있어서, 상기 데이터 복원 장치는 상기 복수의 서로 다른 데이터 형식들 중의 한 데이터 형식에 각각의 구성이 대응하는 복수의 구성들을 갖는 구성 가능한 데이터 검출 회로를 포함함-,
    A) 상기 복수의 데이터 형식들 중에서 상기 입력 데이터 스트림 내의 데이터를 인코드하는 데 이용된 특정한 데이터 형식을 검출하는 단계,
    B) 상기 검출에 응답하여, 상기 구성 가능한 데이터 검출 회로를 상기 특정한 형식에 대응하는 상기 복수의 구성들 중의 선택된 한 구성으로 자동 구성하는 단계,
    C) 상기 입력 데이터 스트림의 진폭 파라미터에 응답하여 가변 임계 신호를 발생시키는 단계,
    D) 상기 구성 가능한 데이터 검출 회로를 이용하여 상기 가변 임계 신호에 응답하여 상기 입력 데이터 스트림 내의 데이터 비트들을 식별하여, 복수의 서로 다른 데이터 형식들로 인코드된 데이터 비트들이 디코드될 수 있는 단계를 포함하는 입력 데이터 스트림 디코드 방법.
  31. 복수의 서로 다른 데이터 형식들 중의 한 데이터 형식으로 인코드된 데이터 비트들을 포함하는 입력 데이터 스트림을 디코드하기 위한 데이터 복원 장치 내의 방법에 있어서 상기 데이터 복원 장치는 복수의 서로 다른 구성들을 갖는 구성 가능한 임계 추적 회로(tracking threshold circuit)를 포함함-,
    A) 상기 구성 가능한 임계 추적 회로를 상기 복수의 서로 다른 구성들 중에서 선택된 구성으로 자동 구성하는 단계-상기 복수의 서로 다른 구성들은 (i) 상기 입력 데이터 스트림의 진폭 파라미터에 응답하여 상기 구성 가능한 임계 추적 회로가 가변 임계 신호를 발생시키는 제1구성, 및 (ii) 상기 입력 데이터 스트림의 진폭 파라미터 및 위상 에러 신호에 응답하여 상기 구성 가능한 임계 추적 회로가 상기 가변 임계 신호를 발생시키는 제2구성을 포함함-,
    B) 상기 제2구성의 선택에 응답하여, 상기 구성 가능한 임계 추적 회로에 상기 위상 에러 신호를 결합시키는 단계,
    C) 상기 구성 가능한 임계 추적 회로를 이용하여 상기 선택된 구성에 따라 상기 가변 임계 신호를 발생시키는 단계,
    D) 상기 가변 임계 신호에 응답하여 상기 입력 데이터 스트림 내에 인코드된 데이터 비트들을 검출하는 단계,
    E) 데이트 비트의 검출에 응답하여, 상기 검출된 데이터 비트를 출력 데이터 스트림 내의 복수의 비트 셀들 중의 한 비트 셀 내의 싣는 단계, 및
    F) 상기 입력 데이터 스트림과 상기 출력 데이터 스트림 사이의 위상 차이에 응답하여 위상 에러 신호를 발생시키며, 상기 위상 에러 신호는 상기 구성 가능한 임계 추적 회로에 선택적으로 결합되는 단계를 포함하는 입력 데이터 스트림 디코드 방법.
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