KR900002424A - 선택적 하부면 도핑기술을 이용한 반도체 소자의 소스영역 및 캐패시터 표면영역 형성방법 및 그 반도체 집적소자 - Google Patents
선택적 하부면 도핑기술을 이용한 반도체 소자의 소스영역 및 캐패시터 표면영역 형성방법 및 그 반도체 집적소자 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제4B도는 본 발명의 소스영역 및 캐패시터 표면영역 혹은 전극영역 형성방법을 설명하기 위한 도시도로서, 제1A도는 본 발명을 설명하기 위해 웨이퍼상에 마스크층을 형성한 후 포토레지스터층을 코팅한 상태의 단면도.
제1B도는 제1A도에서 포토레지스터층의 일부분을 제거한 상태의 단면도.
제1C도는 제1B도에서 마스크 패턴을 형성하고 잔여 포토레지스터를 제거한 상태의 단면도.
제2A도는 제1C도의 포토레지스터층을 제거한후, 실리콘 웨이퍼상에 트랜치를 형성하고 질화물 상부와 트랜치 구조에 도프산화물을 침착하는 공정을 도시한 단면도.
제2B도는 상기 침착물상에 포토레지스터를 형성한 상태의 단면도.
제2C도는 제2B도의 포토레지스터를 트랜치 구조 내부의 일정부분까지 제거한 상태의 단면도.
Claims (4)
- 메가 D RAM급 이상의 반도체 고집적 소자의 소스영역과 캐패시터 전극 또는 캐패시터 표면영역 형성방법에 있어서, 실리콘 웨이퍼 위에 산화물층을 침착하고 그위에 질화물층을 도핑하여 마스크층을 형성한 다음, 포토레지스터를 코팅하는 공정과, 상기 포토레지스터층의 일정부분을 제거시켜 노출된 마스크층을 실리콘 표면까지 에칭하여 마스크 패턴을 형성하는 공정과, 상기 마스크 패턴 공정에 의해 노출된 실리콘 웨이퍼를 일정한 깊이로 에칭하여 트랜치 구조를 형성하고, 사진식각법에 의해 상기 포토레지스트층을 제거한 후, 도프산화물을 일정한 두게로 침착하고 포토레지스터를 채우는 공정과, 상기 포토레지스터를 저부 일부만 남기고 사진 식각 기술에 의해 제거한 후, 상기 도프산화물을 포토레지스터가 잔류하는 부분까지 에칭기술에 의해 제거하는 공정과, 상기 공정에서 잔류하는 포토레지스터를 사진 식각에 의해 제거시키고 고열로 처리하여 도프산화물이 실리콘 웨이퍼 내부로 주입하여 도핑영역을 형성하고 상기 침착된 물질을 에칭처리로 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 소스영역 및 캐패시터 표면영역 형성방법.
- 반도체 고집적소자에 있어서, 실리콘 웨이퍼상에 마스크 패턴을 형성시키고 트랜치 구조를 형성하여 도프산화물을 침착처리에 의해 상기 트랜치 구조의 좌우 하부면에 하부 도핑영역인 소스영역을 가진 트랜치 캐패시터를 포함하는 것을 특징으로 하는 반도체 집적소자.
- 제2항에 있어서, 기판상에 형성된 에피텍셜 성장층상에 마스크 패턴을 형성시키고, 상기 성장층에 트랜치 구조를 형성하여 도프산화물을 침착처리에 의해 트랜치 구조의 좌우 하부면에 도핑된 소스영역을 가진 트랜치 캐패시터를 포함하는 것을 특징으로 하는 반도체 집적소자.
- 제2항에 있어서, 상기 트랜치 구조가 에피텍셜 성장층을 포함하여 기판 상부까지 형성하여, 도프산화물 침착처리에 의해 트랜치 구조의 좌우 하부면에 도핑된 소스영역이 기판 상부와 겹치도록 구성된 트랜치 패시터를 포함하는 것을 특징으로 하는 반도체 집적소자.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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