KR890016666A - 프로그램어블 로직 어레이 - Google Patents

프로그램어블 로직 어레이 Download PDF

Info

Publication number
KR890016666A
KR890016666A KR1019890004716A KR890004716A KR890016666A KR 890016666 A KR890016666 A KR 890016666A KR 1019890004716 A KR1019890004716 A KR 1019890004716A KR 890004716 A KR890004716 A KR 890004716A KR 890016666 A KR890016666 A KR 890016666A
Authority
KR
South Korea
Prior art keywords
programmable logic
logic array
sub
clock signal
array
Prior art date
Application number
KR1019890004716A
Other languages
English (en)
Other versions
KR930002258B1 (ko
Inventor
다까요시 다니아이
다다시 사이또
야스히로 다나까
Original Assignee
야마모도 다꾸마
후지쓰 가부시기가이샤
시무라 도시유끼
후지쓰 마이크로 컴퓨터 시스템스 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시기가이샤, 시무라 도시유끼, 후지쓰 마이크로 컴퓨터 시스템스 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR890016666A publication Critical patent/KR890016666A/ko
Application granted granted Critical
Publication of KR930002258B1 publication Critical patent/KR930002258B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음

Description

프로그램어블 로직 어레이
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 기본구조를 나타내는 블록도. 제4도는 본 발명의 다른 기본구조를 나타내는 블록도. 제5도는 제3도의 구조에 관련된 신호들의 타이밍도.

Claims (17)

  1. 그것이 공급되는 입력 데이타에 관하여 동작 결과를 출력하고, 그것에 공급되는 클락 신호와 동기화되어 충전되고 방전되는 프로그램어블 토직 어레이와, 상기 프로그램어블 로직 어레이가 선택된 상기 입력 데이타의 내용을 기초로 하여 방전되도록, 상기 프로그램어블 로직 어레이가 선택될 때에 상기 클락신호를 상기 프로그램어블 로직 어레이에 공급함으로써 상기 프로그램어블 로직 어레이를 방전된 상태로 스위치하고, 상기 프로그램어블 로직 어레이가 선택되지 않을때에 고정된 레벨로 상기 클락신호를 설정함으로써 프로그램어블 로직 어레이를 충전된 상태로 홀딩하기 위한, 상기 프로그램 로직 어레이에 접속되는 수단으로 이루어진 프로그램어블 로직 어레이.
  2. 제1항에 있어서, 상기 프로그램어블 로직 어레이가 다수의 서브-프로그램어블 로직 어레이들로 분할되고, 상기 수단이 다수의 서브-프로그램어블 로직 어레이들 각각에 대하여 제공되는 프로그램어블 로직어레이.
  3. 제2항에 있어서, 서브-프로그램어블 로직 어레이들 각각에 대하여 제공되는 상기수단이, 대응하는 서브-프로그램어블 로직 어레이가 선택되는지의 여부를 결정하개 위하여 상기 입력 데이타를 디코더 하기 위한 디코더 수단과, 단지 대응하는 서브-프로그램어블 로직 어레이가 선택되는 경우에만 상기 클락신호를 대응하는 서브-프로그램어블 로직 어레이에 공급하기 위한 상기 디코더 수단에 접속되는 클락제어수단으로 이루어진 프로그램어블 로직 어데이.
  4. 제3항에 있어서, 상기 디코더 수단이 상기 입력 데이타의 일부를 디코드하는 프로그램어블 로직 어레이.
  5. 제3항에 있어서, 단지 대응하는 서브-프로그램어블 로직 어레이가 선택되는 경우에만, 상기 동작 결과를 출력하기 위한 타이밍을 정의하는 리이드신호가 상기 클락 제어수단에 공급될때에, 관련된 클럭제어 수단이 상기 클럭신호를 상기 대응하는 서브-프로그램어블 로직 어레이에 공급하는 프로그램어블 로직 어레이.
  6. 제5항에 있어서, 상기 클럭 제어수단이, 외부 클럭신호와 상기 리이드신호를 수신하고 대응하는 디코더 수단에 접속되는 게이트로 이루어지고, 상기 NAND 게이트가 상기 외부 클럭신호와 상기 리이드 신호로부터 상기 클럭신호를 발생하는 프로그램어블 로직 어레이.
  7. 제2항에 있어서, 상기 프로그램어블 로직 어레이가, 상기 프로그램어블 로직 어레이에 의하여 성취된 기능들에 따라 다수의 서브-프로그램어블 로직 어레이들로 분할되는 프로그램어블 로직 어레이.
  8. 제7항에 있어서, 상기 서브-프로그램어블 로직 어레이들의 다수의 기능들을 제공하는 프로그램어블 로직 어레이.
  9. 제8항에 있어서, 상기 입력 데이타가 실행되기 위해 필요한 기능들에 관한 정보를 포함하는 프로그램어블 로직 어레이.
  10. 제1항에 있어서, 상기 프로그램어블 로직 어레이가 충전 트랜지스터들과 방전 트랜지스터들로 이루어지고, 상기 수단이, 상기 프로그램어블 로직 어레이가 선택되지 않을 때에 상기 충전 트랜지스터들을 통하여 상기 프로그램어블 로직 어레이를 충전하고, 상기 프로그램어를 로직 어레이가 선택될 때에 상기 입력 데이타의 내용에 따라 상기 방전 트랜지스터를 통하여 상기 프로그램어블 로직 어레이를 방전시키는 프로그램어블 로직 어레이.
  11. 제1항에 있어서, 상기 디코더 수단이 인버터와 AND 게이트를 포함하는 프로그램어블 로직어레이.
  12. 제2항에 있어서, 다수의 서브-프로그램어블 로직 어레이들이, 대응하는 동작 결과들이 출력되는 출력단자들을 가지며, 다수의 서브-프로그램어블 로직 어레이들의 상기 출력단자들이 와이어드 OR논리 출력이 형성되도록 상호 접속되는 대응 트랜지스터들과 결합되는 프로그램어블 로직 어레이.
  13. 제2항에 있어서, 다수의 서브-프로그램어블 로직 어레이들로 구성되는 상기 프로그램어블 로직 어레이가선택되지 않을 때에 상기 와이어드 OR출력을 충전하기 위한 충전 수단을 포함하는 프로그램어블 로직 어레이.
  14. 제2항에 있어서, 다수의 서브-프로그램어블 로직 어레이들이 주기적으로 선택되는 프로그램어블 로직 어레이.
  15. 제1항에 있이서, 상기 프로그램어블 로직 어레이가 선택되지 않을 때에 상기 수단이 하이레벨의 고정된 전압을 발생하는 프로그램어블 로직 어레이.
  16. 제1항에 있어서, 단지 프로그램어블 로직 어레이가 선택되는 경우에만 상기 프로그램어블 로직 어레이가 상기 클럭신호와 동기화되어 상기 방전 상태와 충전상태가 교대로 스위치되는 프로그램어블 로직 어레이.
  17. 제1항에 있어서, 상기 수단이 외부클럭 신호와 리이드신호를 수신하고, 상기 리이드신호가 그것에 공급될때에 상기 수단이 상기 클럭신호로써 상기 외부 클럭신호를 상기 프로그램어블 로직 어레이에 공급하고, 그것에 의하여 상기 프로그램어블 로직 어레이가 상기 입력 데이타의 내용들을 기초로 하여 방전되는 방전상태로 상기 프로그램어블 로직 어레이를 스위칭하며, 신호가 상기 수단에 공급되지 않을 때에 상기 수단이 상기 프로그램어블 로직 어레이를 충전된 상태로 홀드시키는 프로그팸어블 로직 어레이.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890004716A 1988-04-11 1989-04-10 프로그램어블 로직 어레이 KR930002258B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP?63-88592 1988-04-11
JP88-88592 1988-04-11
JP63088592A JP2547436B2 (ja) 1988-04-11 1988-04-11 Ｐｌａ制御方式

Publications (2)

Publication Number Publication Date
KR890016666A true KR890016666A (ko) 1989-11-29
KR930002258B1 KR930002258B1 (ko) 1993-03-27

Family

ID=13947105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890004716A KR930002258B1 (ko) 1988-04-11 1989-04-10 프로그램어블 로직 어레이

Country Status (5)

Country Link
US (1) US5033017A (ko)
EP (1) EP0337676B1 (ko)
JP (1) JP2547436B2 (ko)
KR (1) KR930002258B1 (ko)
DE (1) DE68920467T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021690A (en) * 1989-11-13 1991-06-04 Advanced Micro Devices, Inc. Programmable logic array apparatus
JPH04211147A (ja) * 1990-02-26 1992-08-03 Nec Corp ダイナミック型論理回路
JP2544027B2 (ja) * 1990-05-24 1996-10-16 株式会社東芝 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置
US5329178A (en) * 1991-11-27 1994-07-12 North American Philips Corporation Integrated circuit device with user-programmable conditional power-down means
TW299529B (ko) * 1991-11-27 1997-03-01 Philips Nv
US5311079A (en) * 1992-12-17 1994-05-10 Ditlow Gary S Low power, high performance PLA
JP3068382B2 (ja) * 1993-09-29 2000-07-24 株式会社東芝 プログラマブルロジックアレイ
US5546353A (en) * 1995-05-26 1996-08-13 National Semiconductor Corporation Partitioned decode circuit for low power operation
US5717344A (en) * 1996-02-20 1998-02-10 International Business Machines Corporation PLA late signal circuitry using a specialized gap cell and PLA late signal circuitry using switched output
US5867038A (en) * 1996-12-20 1999-02-02 International Business Machines Corporation Self-timed low power ratio-logic system having an input sensing circuit
US6492835B2 (en) * 1998-01-09 2002-12-10 Jeng-Jye Shau Power saving methods for programmable logic arrays
US6425077B1 (en) * 1999-05-14 2002-07-23 Xilinx, Inc. System and method for reading data from a programmable logic device
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3896418A (en) * 1971-08-31 1975-07-22 Texas Instruments Inc Synchronous multi-processor system utilizing a single external memory unit
JPS52137228A (en) * 1976-05-12 1977-11-16 Hitachi Ltd Programmable logic array
JPS52137229A (en) * 1976-05-12 1977-11-16 Hitachi Ltd Programmable logic array
JPS5469040A (en) * 1977-11-11 1979-06-02 Sharp Corp Driving system for c-mos circuit
JPS54109872A (en) * 1978-02-17 1979-08-28 Hitachi Ltd Pla system of electronic type multifunction watch
US4317180A (en) * 1979-12-26 1982-02-23 Texas Instruments Incorporated Clocked logic low power standby mode
JPS5775335A (en) * 1980-10-27 1982-05-11 Hitachi Ltd Data processor
DE3166989D1 (en) * 1980-10-29 1984-12-06 Bbc Brown Boveri & Cie Resonant chamber atomiser for liquids
JPS5911035A (ja) * 1982-07-12 1984-01-20 Hitachi Ltd ダイナミツク型ｍｏｓ論理回路
JPS59208944A (ja) * 1983-05-13 1984-11-27 Hitachi Ltd 半導体集積回路装置
JPS60108953A (ja) * 1983-11-15 1985-06-14 モトローラ・インコーポレーテツド メモリデータバスの多重化方法
JPS6326716A (ja) * 1986-07-18 1988-02-04 Nec Ic Microcomput Syst Ltd 中央処理装置
JP2554475B2 (ja) * 1986-09-11 1996-11-13 株式会社リコー プログラマブル・ロジツク・デバイス
US4721868A (en) * 1986-09-23 1988-01-26 Advanced Micro Devices, Inc. IC input circuitry programmable for realizing multiple functions from a single input
FR2611099B1 (fr) * 1987-02-12 1993-02-12 Bull Sa Reseau logique dynamique
US4831285A (en) * 1988-01-19 1989-05-16 National Semiconductor Corporation Self precharging static programmable logic array

Also Published As

Publication number Publication date
EP0337676A3 (en) 1990-06-27
EP0337676A2 (en) 1989-10-18
DE68920467D1 (de) 1995-02-23
DE68920467T2 (de) 1995-06-01
US5033017A (en) 1991-07-16
EP0337676B1 (en) 1995-01-11
JPH01260924A (ja) 1989-10-18
KR930002258B1 (ko) 1993-03-27
JP2547436B2 (ja) 1996-10-23

Similar Documents

Publication Publication Date Title
KR890016666A (ko) 프로그램어블 로직 어레이
US5422586A (en) Apparatus for a two phase bootstrap charge pump
KR850008051A (ko) 반도체 집적 회로 장치
JP2515853Y2 (ja) ダイナミック型ｐｌａ回路
KR890002967A (ko) 반도체 집적회로
CN102750986A (zh) 信号输出电路、移位寄存器、输出信号生成方法、显示装置驱动电路和显示装置
US4467439A (en) OR Product term function in the search array of a PLA
US4827160A (en) Dynamic decoder circuit with charge-sharing prevention means
US4893033A (en) Programmable logic array having input transition detection for generating precharge
KR880000966A (ko) 메모리셀 블록의 선택적 동작이 가능한 반도체 메모리 장치
US4661728A (en) Programmable logic array circuit
KR890017704A (ko) 스페어컬럼(column) 선택방법 및 회로
US3976892A (en) Pre-conditioning circuits for MOS integrated circuits
US4532612A (en) Dynamic read only memory
KR970000880B1 (ko) 반도체 메모리 장치
US4011549A (en) Select line hold down circuit for MOS memory decoder
US4851716A (en) Single plane dynamic decoder
US4651305A (en) Sense amplifier bit line isolation scheme
US4857767A (en) High-density low-power circuit for sustaining a precharge level
JPS623515B2 (ko)
KR960039000A (ko) 기입 사이클 시간을 감소시키기 위해 펄스 발생기를 갖는 반도체 스태틱 메모리 장치
US5243572A (en) Deselect circuit
KR880002326A (ko) 예비 충전 회로를 가진 자동 타이밍 프로그래머블 논리 어레이
US5287018A (en) Dynamic PLA time circuit
US5546024A (en) Dynamic NOR decoder using current mode sensing techniques

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application
E902 Notification of reason for refusal
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980317

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee