KR890015131A - 메모리 셀 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따르는 어드레스 가능한 메모리 셀의 다이어그램 도시도.
제2도는 본 발명에 따르는 시프트 레지스터의 마스터-슬레이브 셀에 대한 다이어그램 도시도.
제3도는 본 발명에 따르는 어드레스 가능한 메모리의 다이어그램 도시도.
Claims (5)
- 입력단자(I) 및 출력단자(O)와, 상기 출력단자(O)에 결합된 출력을 갖고 인터럽트 트랜지스터(20)의 전류채널을 통해 상기 입력단자(I)에 결합된 입력을 갖는 제1인버터(31)를 구비하고, 상기 인터럽트 트랜지스터(20)는 전계 효과형이고 제어신호(H,H)를 제어전극(G)을 가지며, 각각 제1인버터(31)의 입력과 출력에 결합된 출력과 입력을 갖는 제2인버터(32)를 구비하는 메모리 셀에 있어서, 메모리 셀은 GaAs트랜지스터와 더불어 실현되고, 다이오드(33)는 제1인버터(31)의 출력과 제2인버터(32)의 입력 사이에 배치된 것을 특징으로 하는 메모리 셀.
- 제1항에 있어서, 저항(34)은 제2인버터(32)의 출력과 제1인버터(31)의 입력사이에 배치된 것을 특징으로 하는 메모리 셀.
- 제1 또는 2항에 청구된 바와같은 캐스케이드된 쌍의 메모리 셀을 구비하는 마스터 슬레이브 장치에 있어서, 인터럽트 트랜지스터는 상호 보충의 제어신호를 수신하는 것을 특징으로 하는 마스터 슬레이브 장치.
- 제1 또는 2항에 청구한 바와같은 복수의 캐스케이드의 메모리 셀을 구비하는 시프트 레지스터에 있어서, 잇따른 메모리 셀의 인터럽트 트랜지스터는 보충의 제어신호를 수신하는 것을 특징으로 하는 시프트 레지스터.
- 제4항에 청구된 바와같은 복수개의 또다른 시프트 레지스터를 구비하는 메모리에 있어서, 각 시프트 레지스터에서 적어도 하나의 메모리셀의 제2인버터의 입력 및 출력은 각 푸쉬 풀 단계의 제어입력에 결합되고, 상기 푸쉬 풀 단계의 출력은 어드레스 신호에 의해 제어가능한 각 인터럽트 어드레스 트랜지스터를 통해 상기 또다른 복수개에 공통인 버스에 결합된 것을 특징으로 하는 메모리.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8803540 | 1988-03-18 | ||
NL8803540 | 1988-03-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR890015131A true KR890015131A (ko) | 1989-10-28 |
Family
ID=67776701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890003310A KR890015131A (ko) | 1988-03-18 | 1989-03-17 | 메모리 셀 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR890015131A (ko) |
-
1989
- 1989-03-17 KR KR1019890003310A patent/KR890015131A/ko not_active Application Discontinuation
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