KR890005742A - 스테이틱형 반도체 메모리 - Google Patents

스테이틱형 반도체 메모리 Download PDF

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KR890005742A
KR890005742A KR1019880010650A KR880010650A KR890005742A KR 890005742 A KR890005742 A KR 890005742A KR 1019880010650 A KR1019880010650 A KR 1019880010650A KR 880010650 A KR880010650 A KR 880010650A KR 890005742 A KR890005742 A KR 890005742A
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마사아끼 구보데라
가쯔로우 사사끼
다까오 오오노
기요쯔구 우에다
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미다가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌쵸에루 에스 아이 엔지니어링 가부시기가이샤
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Abstract

내용 없음

Description

스테이틱형 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1 실시예에 의한 스테이틱형 반도체 메모리의 블럭도.
제2도 A∼제2도 T는 제1도의 스테이틱형 반도체 메모리의 동작을 설명하기 위한 동작 파형도.
제3도는 본 발명자에 의해 출원전에 검토된 스테이틱형 반도체 메모리의 블럭도.

Claims (5)

  1. (가) 각각 여러개의 메모리 셀(1,1'), 여러개의 상보 비트선쌍(4,4'), 제 1 의 상보 데이타 버스선쌍(5), 상기 여러개의 상보 비트선쌍과 상기 제 1 의 상보 데이타 버스선쌍사이에 접속된 제 1 의 스위칭수단(3), 상기 제 1 의 상보 데이타 버스선쌍상의 상보 신호에 응답하는 제 1 의 증폭수단(7,8)을 갖고, 상기 여러개의 상보 비트선쌍의 각각이 상기 여러개의 메모리 셀의 선택된 군에 접속되어 있는 여러개의 메모리 매터(14,15,16,17), (나) 제 2 의 상보 데이타 버스선쌍(5'), (다) 상기 제 1 의 증폭수단(7,8)의 사보 출력과 상기 제 2 의 상보 데이타 버스 선쌍(5')사이에 접속된 제 2 의 스위칭수단(9), (라)상기 제 2 의 상보 데이타 버스선(5')상의 상보 신호에 응답하는 제 2 의 증폭수간(11), (마) 상기 제 2 의 증폭수단(11)의 상보출력에 응답해서 출력신호를 생성하는 제 3 의 증폭 수단(12), (바) 상기 제 1의 제어신호에 응답해서 상기 제 1 의 증폭수단(7,8)의 상보 입력의 레벨차를 축소하는 제 1 의 등화수단(10), (사) 제 2 의 제어신호에 응답해서 상기 제 2 의 증폭수단(11)의 상보입력의 레벨차를 축소하는 제 2 의 등화수단(34,10″′), (아) 제 3 의 제어신호에 응답해서 상기 제 3 의 증폭수단(12)의 상보 입력의 레벨차를 축소하는 제 3 의 등화수단(35)를 포함하는 스테이틱형 반도체 메모리에 있어서, 상기 제 1 의 증폭수단(7,8)의 동작은 제 4 의 제어신호(SA)에 의해 제어되고, 상기 제 2 의 증폭수단의 동작은 제 5의 제어신호에 의해 (MA)제어되고 상기 여러개의 메모리 셀에서 선택된 하나의 메모리 셀을 액세스하기 위해 상기 스테이틱형 반도체 메모리에 어드레스 신호가 공급되고, 상기 어드레스 신호의 레벨의 변화에 응답해서 상기 A제 1 , 제 2 및 제 3의 제어신호의 레벨은 상기 제1, 제 2 및 제 3의 등화수단의 레벨차 축소동작이 실행되는 값으로 설정되고, 그후 상기 제1,제2 및 제3의 제어신호의 레벨은 상기 제1,제2, 및 제 3 의 등화수단의 상기 레벨차 축소동작이 해소되는 값으로 설정되고, 상기 어드레스 신호의 상기 레벨의 상기 변화에 응답해서 상기 제4 및 제5의 제어신호의 레벨은 상기 제1 및 제2의 증폭수단이 고증폭 이득상태에서 동작하는 값으로 설정되고, 그후 상기 제4 및 제 5의 제어신호의 레벨은 상기제 1 및 제 2의 증폭수단이 저소비전력 상태에서 동작하는 값으로 설정되는 것을 특징으로 하는 스테이틱형 반도체 메모리.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 제1 및 제2의 증폭수단(7,8,11)이 저소비 전력 상태에서 동작할때, 상기 제1 및 제2의 증폭수단이 고증폭 이득 상태에서 동작하는 것에 의해 리드된 정보가 소실되지 않고 유지되도록 제4 및 제5의 제어신호 (SAMA)의 레벨이 설정되어 있는 것을 특징으로 하는 스테이틱형 반도체 메모리.
  3. 특허청구의 범위 제 2 항에 있어서, 상기 제1 , 제2 및 제 3의 등화수단(10,10″′,34,35)의 상기 레벨차 축소동작이 해소된 후 , 상기 제1 및 제 2의 증폭수단(7,8,11)의 동작이 상기 고증폭 이득 상태에서 상기 저소비 전력상태로 전환되는 것을 특징으로 하는 스테이틱형 반도체 메모리.
  4. (가) 각각 여러개의 메모리 셀(1,1'), (나) 상기 여러개의 메모리 셀의 선택된 하나의 메모리 셀에서 리드된 정보를 증폭하기 위한 센스 증폭기(7,8), (다) 상기 센스 증폭기의 상보 출력신호에 응답해서 출력단자에 출력신호를 생성하는 출력버퍼회로(12)를 포함하는 스테이틱 반도체 메모리에 있어서, 상기 출력버퍼회로(12)는 상기 상보출력신호의 한쪽 신호에 그 입력이 응답하는 인버터(126)그 출력 전류 경로가 상기출력 단자(18)와 제 1의 동작 전위점(25)사이에 접속되고, 그 제어 입력이 상기 인버터(126)의 출력에 응답하는 출력 트랜지스터(M2)와 그 입력이 상기 인버터의 입력에 접속되고, 그 출력이 상기 인버터의 상기 출력에 접속되고, 그 출력이 상기 인버터의 상기 출력에 접속된 파형 변화 제어회로(13)을 포함하며, 상기 파형 변화제어회로(13)은 게이트가 상기 인버터(126)의 입력에 접속되고 소오스가 제 2 이 동작 전위점(24)에 접속된 P찬낼 MOSFET(QP20)과 드레인이 상기 P찬낼 MOSFET의 드레인에 접속되고 게이트가 제 2의 동작 전위점(24)에 접속되고 소오스가 상기 언버터(126)의 출력에 접속된 N찬낼 MOSFET(QN20)으로 구성되는 것을 특징으로 하는 스테이틱형 반도체 메모리.
  5. 특허청구의 범위 제 4 항에 있어서, 상기 인버터(126)은 CMOS인버터로 구성되고, 상기 출력 트랜지스터(M2)는 MOSFET로 구성되어 있는 것을 특징으로 하는 스테이틱형 반도체 메모리
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880010650A 1987-09-04 1988-08-22 스테이틱형 반도체 메모리 KR910009407B1 (ko)

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