KR890004982B1 - 반도체장치와 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치와 그 제조방법
제1도는 종래의 MOS 트랜지스터의 단면도.
제2도는 LDD 구조로 된 MOS트랜지스터의 단면도.
제3도는 LDD 구조로 된 MOS트랜지스터의 종래의 제조방법을 나타내는 공정도.
제4도는 본 발명의 일실시예에 의한 반도체장치의 단면도.
제5도는 제4에 도시된 반도체장치의 제조방법을 나타내는 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P-형 실리콘기판 2 : 챈널영역
3 : 게이트전극 4 : 게이트산화막
5,7 : 소오스영역 6,8 : 드레인영역
9 : 산화막 10 : 측벽잔여부
11 : 실리콘기판 12 : 필드산화막
13 : 산화막 14 : 레지스트막
15 : 게이트전극 16 : 게이트산화막(절연막)
17 : 질화티탄막(제1막) 18,19 : 저농도불순물영역
20,21 : 고농도불순물영역 22 : 소오스영역
23 : 드레인영역 24 : 열산화막(제1산화막)
25 : 열산화막(제2산화막) 26 : 절연막
27 : 배선층 28 : 보호막
본 발명은 반도체장치와 그 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain)구조를 갖는 MOS 트랜지스터와 그 제조방법에 관한 것이다.
일반적으로 널리 알려진 N챈널 MOS트랜지스터가 제1도에 도시되어져 있는데, 이는 다음과 같이 제조되어진 것이다. 즉 우선 P-형으로 된 실리콘기판(1)에 열산화막(4)을 형성시킨 다음, 임계치전압의 쇼트챈널 효과를 억제하기 위해 예컨데 붕소(B)를 실리콘기판(1)에 이온 주입시켜 챈널영역(2)을 형성시킨다. 그 다음에는 열산화막(4)위에 게이트전극(3)을 형성시키고, 상기 게이트전극(3)를 마스크로 하여 선택적으로 열산화막(4)을 에칭제거하므로써 게이트산화막(4)을 형성시킨다. 이어 상기 게이트전극(3)을 마스크로서 실리콘기판(1)에, 예컨데 비소(AS)을 이온주입시켜 N+형의 소오스영역(5)과 드레인영역(6)을 형성시키게 되는 것이다.
그러나 이와같이 제조된 N챈널 MOS트랜지스터를 동작시키게 되면 전계가 드레인영역(6)의 근방에 집중되게되어 정공-전자쌍이 발생되어지기 때문에 기판전류가 증가됨과 더불어 전자가 게이트절연막에 주입되어져서 상기 트랜지스터의 특성을 저하시키게되는 문제점이 있었다.
이러한 문제점을 해소시켜주기 위하여 제2도에 도시된 바와같이 게이트전극부근에다 저농도로 된 소오스영역(7)과 드레인영역(8)을 형성시켜 놓은 LDD구조로 된 MOS트랜지스터가 제안되어져 있는데, 이는 소오스영역(7)과 드레인영역(8)의 불순물농도가 소오스영역(5)과 드레인영역(6)보다 낮기 때문에 드레인영역(6) 부근에서 발생되어지던 전계의 집중을 완화시킬 수가 있는 것이다.
그리고 이러한 LDD구조의 MOS트랜지스터는 제3도에 도시된 종래의 제조방법과 같이, 우선 실리콘기판(1)위에 게이트산화막(4)과 게이트전극(3)을 형성시킨다음 상기 게이트전극(3)을 마스크로 하여 실리콘기판(1)에다 예컨대 인(P)이나 비소(AS)를 저농도로 이온주입시키고(제3(a)도), 이어 이를 열처리하여 소오스 영역(7)과 드레인영역(8)을 형성시켜 APCVD(Atomospheric Pressure Chemical Vapour Deposition)법에 의해 약 3000Å의 두께를 갖는 산화막(9)을 저온(400℃-500℃)에서 형성시키며(제3(b)도), 다음에는 상기 산화막(9)을 반응성이온 에칭법(RIE)에 의해 이방성에칭시키는 한편 게이트전극(3)의 측벽부에다 산화막(10)의 측벽잔여부(10)를 형성시킨다(제3(c)도), 이어 상기 게이트전극(3)과 측벽잔여부(10)를 마스크로 하여 고농도의 예컨데 비소(AS)를 이온주입시켜주므로서 고농도의 소오스영역(5)과드레인영역(6)을 형성시키고 있었다.(제3(d)도).
그런데 이와같은 종래의 방법에서는 측벽잔여부(10)를 정밀도 높게 형성시킬 수가 없게되는바, 즉 측벽잔여부(10)를 형성시키기 위해 CVD산화막(9)을 일반적으로 평상시의 대기압력과 400-500℃인 조건에서 형성시켜 주고 있는데 그 까닭은 CVD산화막(9)의 스텝커버리지가 나쁘게되고, 또 게이트전극(3)의 측벽부 상에 형성되어진 산화막(9)의 두께가 게이트전극(3)의 윗면에 형성되어진 산화막(9)의 두께보다도 20-40%정도 얇아지게 되어 오버행구조를 유발시키게 된다. 또한 CVD산화막(9)의 두께가 균일하지 못한데다가 반응성이온 에칭에 의해 에칭되는 에칭량도 균일하지 못하므로 정밀도가 높은 측벽잔여부(10)의 폭을 제조하기가 극히 곤란하였고, 그에 따라 저농도로된 소오스 영역(7)과 드레인영역(8)의 폭 △W를 제어하기가 곤란할 뿐만 아니라 제조된 MOS트랜지스터의 특성이 평균치에 크게 못미치게 되기 때문이다.
한편 APCVD법으로 형성시키는 산화막(9)의 스텝커버리지가 악화되는 것을 방지하기 위한 방법으로서, LPCVD(Low Pressure CVD)법을 사용해서 산화막(9)을 형성시킬 수가 있는데, 이와같이 하여 형성된 산화막은 오버행(Overhang)구조를 갖지 않을 뿐더러 APCVD법에서와 같이 정밀도가 높은 측벽잔여부(10)을 형성시킬 수가 없고, 또 게이트전극의 측면에 형성시킨 산화막의 두께가 게이트전극의 상측에 형성시킨 산화막의 두께보다 두껍게 되는 한편 이러한 산화막들에 대한 에칭속도에 있어서도 게이트 전극의 상측에 형성시킨 산화막이 에칭속도가 빠르게 되며 더구나 LPCVD법에서는 높은 온도를 사용하기 때문에 확산깊이가 증가되어지고 미립자문제가 현저하게 대두된다. 따라서 상기 LPCVD법에서도 산화막의 두께를 조절하여 정확하게 형성시킬수가 없으므로 제조된 MOS트랜지스터의 특성에 변동이 생겨 생산성을 향상시키는 데 어려움이 있었다.
본 발명을 상기한 문제점을 개선하기 위하여 안출된 것으로, LDD구조로서 특성의 변동이 적은 MOS트랜지스터와 그 제조방법을 제공함에 그 주된 목적이 있고, 또한 LDD구조로된 MOS트랜지스터의 제조방법을 간단하게함에 그 부과적 목적이 있는 것이다.
본 발명은 반도체기판과, 상기 반도체기판내에 서로 분리시켜 형성시킨 1쌍의 반도체영역, 상기반도체 기판의 표면위에 형성시킨 게이트절연막 및 상기 게이트절연막위에 형성시킨 게이트전극을 구비하고 있는 반도체장치에 있어서, 상기게이트전극위에다 상기 게이트전극보다 산화속도가 느린 재질로 형성시킨 제1막과, 상기 게이트전극위측벽에 형성시킨 제1산화막, 상기 반도체기판위에 형성시킨 제2산화막, 상기 제1산화막의 하측에 있는 상기 반도체기판속에다 형성시킨 저농도불순물영역 및 상기 제2산화막의 하측으로 상기 저농도불순물영역에 인접되어지게 상기 반도체기판속에 형성시킨 고농도 불순물영역으로 형성시켜서 된것을 특징으로 하는 것이다.
또한 본 발명에 따른 반도체장치의 제조방법은 반도체 기판위에 필드산화막을 선택적으로 형성시켜 소자를 분리시키는 공정과, 소자분리시킨 소자영역의 상기 기판상에다 절연게이트전극을 형성시키는 공정 및 한쌍의 반도체 영역을 서로 거리를 두고 분리되게 형성시키는 공정으로 이루어지는 반도체장치의 제조방법에 있어서, 반도체기판위에 절연막을 형성시키는 제1공정과, 상기 절연막위에 도전성막을 형성시키는 제2공정, 상기 도전성막위에다 상기 도전성막보다 산화속도가 느린 제1막을 형성시키는 제3공정, 상기 절연막과 도전성막 및 제1막의 일부를 에칭제거시켜 게이트절연막과 게이트전극을 형성시키는 제4공정, 상기 게이트전극을 마스크로 하여 상기 반도체기판속에다 저농도 불순물영역을 형성시키는 제5공정, 열산화로서 상기 게이트전극의 측벽과 상기 반도체기판위에 산화막을 형성시키는 제6공정, 및 상기 게이트전극과 그 측벽에 형성시킨 산화막을 마스크로 하여 상기 반도체기판속에다 고농도불순물영역을 형성시키는 제7공정으로 이루어지는 것을 특징으로 하는 것이다.
제4도는 본 발명의 일실시예에 따른 반도체장치를 나타내고 있는 것으로서, P-형으로된 실리콘기판(11)위에 소자영역을 분리시키기 위한 필드산화막(12)이 형성되어 있는 것이다.
상기 소자영역내에는 게이트산화막(16)을 매개하여 게이트전극(15)이 형성되어진 것으로, 상기 게이트전극(15)은 폴리실리콘 또는 메탈실리사이트층을 갖는 폴리실리콘층으로 형성되어진 것이고, 상기 게이트전극(15) 위에는 게이트전극의 재료보다 산화속도가 느린한편 도전성을 갖는 질화티탄(TiN)막(17)이 형성되어진 것이다. 또 상기 게이트전극(15)의 위에 있는 질화티탄막(17)이외의 부분, 즉 게이트전극(15)의 측벽부분과 실리콘기판(11)의 표면에는 열산화막(24)(25)이 형성되어진 것이고, 상기 열산화막(24)의 하측에 형성된 실리콘기판(11)촉에는 N-형으로 된 저농도불순물영역(18)(19)이 형성되는 한편 상기 열산화막(25)의 하측에는 N+형으로 된 고농도불순물영역(20)(21)이 형성되어진 것이다. 상기 저농도불순물영역(18)과 고농도불순물영역(20)에 소오스영역(22)이 형성되어진 것이고, 상기 저농도불순물영역(19)과 고농도불순물영역(21)에 드레인 영역이 형성되어진 것이다.
또한 상기 필드산화막(12)과 열산화막(24) 및 질화티탄막(17)위에 절연막(26)이 형성되어진 것이고, 상기 소오스영역(22)과 드레인영역(23)의 상측일부에 형성시킨 접촉구멍에 알루미늄-실리콘합금으로 된 배선층(27)이 형성되어진 것이며, 최상층에는 보호막(28)이 형성되어진 것이다.
이하 제5도에 의거 본 실시예에 따른 반도체장치의 제조방법에 대해 설명하면 다음과 같다. 먼저 실리콘 기판(11)위에 약1.0미크론정도의 두께를 갖는 필드산화막(12)을 형성시킴과 더불어 300Å정도의 두께를 갖는 산화막(13)을 형성시킨다.계속해서 임계치전압을 제어하기 위해 실리콘기판(11)에다 30KeV의 가속전압과 2×1011㎝-2의 도오스량의 조건아래 붕소(B)를 이온주입시킨다.(제5(a)도), 다음에는 상기 실리콘기판(11)의 전면에 걸쳐 ρs=30Ω/? 약 4000Å의 두께를 갖는 폴리실리콘막을 적층시킨 다음, 이어 상기 폴리실리콘 막의 모든 윗면에 질소가스와 아르곤가스의 혼합가스를 이용하여 반응성스파터링법(reactive sputtering method)으로 1000Å 두께를 갖는 질화티탄(TiN)막을 형성시킨다.
다음에는 패터닝시킨 레지스트막(14)을 마스크하여 반응성이온에칭법으로 질화티탄막과 폴리실리콘막 및 산화막(13)을 에칭시켜서 1.3㎛의 길이를 갖는 질화티탄막(17)과 게이트전극(15) 및 게이트산화막(16)을 형성시키고(제5(b)도),그후 레지스트막(14)을 제거하여 게이트전극(15)을 마스크로서 40KeV의 가속전압과 1×1013cm-2의 도오스량인 조건하에서 인(P)이온을 주입시킨다음 건조한 산소대기에서 열처리한다. 이에따라 N-형의 저농도불순물영역(18)(19)이 형성되어짐과 더불어, 상기 실리콘기판(11)의 노출된 부분과 게이트전극(15)의 측벽부에 5000Å의 두께를 갖는 실리콘산화막(24)(25)이 형성되어지는 것이다.
이때 게이트전극(15)의 윗면은 게이트전극재료보다 산화속도가 느린 제1막 즉 질화티탄막(17)에 의해 피복되어 있기 때문에 산화되지 않게된다(제5(c)도).
다음에는 게이트전극(15)과 실리콘산화막(24)을 마스크로서 60KeV의 가속전압과 5×1015cm의 도오스량의 조건하에서 실리콘기판(11)에 비소(AS)를 이온주입시킨다음 질소대기속에서 900℃로 열처리하게되면 ρs=50Ω/?, 깊이 0.2㎛인 N+형의 고농도불순물영역(20)(21)이 형성되어지는 것이다. 그 결과 저농도불순물영역(18)(19)에 인접되게 상기 고농도불순물영역(20)(21)을 형성시킨 LDD구조가 이루어지게된다(제5(d)도), 그후 절연막(26)을 형성시키고, 상기 절연막(26)과 열산화막(25)에 접촉구멍을 형성시킨 다음 알루미늄-실리콘합금으로 된 배선층(27)을 형성시킨 다음 마지막으로 보호막(28)을 형성시킨다(제5(e)도).
이와같이 본 실시예에서는 게이트전극(15)의 측벽부에 형성시킨 실리콘산화막을 측벽잔여부로서 사용하고 있는데, 상기 실리콘산화막(24)은 열산화막에 의해 형성시킬수가 있기 때문에 측벽잔여부를 정밀하게 저어 할수 있는 것이다. 결국 종래에 사용했던 CVD법인 경우의 저온산화기술보다 열산화막에 의한 산화막쪽이 보다 간편한 제어방법으로 형성시킬수가 있는 것이다. 또 상기 산화막은 웨이퍼의 모든 표면에서 균일성이 극히 우수하기 때문에 제조된 트랜지스터의 특성변동은 5%이내로 적다. 또한 측벽잔여부를 형성시키기 위한 제조공정은 단한번의 열산화 공정이라고 하는 제조공정만으로도 충분하고, 종래의 제조방법에 비해 극히 간략화시킬 수가 있다. 더구나 질화티타늄의 저항율은 22-23μΩ-cm이고, 통상의 스파터링법(Sputtering Method)으로 1000Å의 두께를 갖도록 형성시킨 질화티탄막(17)의 경우 저항율이 1000μΩ-cm인 도전성을 갖는 것이다. 따라서 게이트전극(15)과 배선층(27)을 연결시키는 경우에도 상기 질화티탄막(17)을 제거해야될 필요가 없다는 잇점이 있다.
또 상기 실시예에서는 폴리실리콘막의 게이트전극에 질화티탄막을 직접 피막형성시켰으나, 폴리실리콘상에 티탄(Ti)과 텅스텐등의 금속막 또는 이들 금속의 실리사이드화합물(TiSi2,WSi2등)막을 형성시킨 다음 질화티탄막을 형성시켜도 좋다. 이러한 방법에서 게이트전극의 저항율이 낮으므로 고속동작이 가능한 것이다. 한편 상기 질화티탄막을 형성시킬때에는 질화티탄합금을 타게트재료로서 통상의 스파터링법으로 형성시켜도 좋다.
그리고 상기한 실시예에서의 질화티탄막의 대치품으로는 산화속도가 느리고 도전성이 있는 질화텅스텐과 질화탄탈등을 사용해도 좋고, 내산화성만 갖는 재료 예를들어 질화실리콘과 산화탄탈등을 사용해도 좋은 것으로, 이러한 경우에는 열처리 한다음에 상기 막을 제거하는 공정이 필요하다.
또한 N챈널 MOS트랜지스터위에도 본 발명을 적용시킨 수 있다.
상기한 바와같이 본 발명은 극히 간단한 공정으로도 균일한 두께를 갖는 측벽잔여부를 형성시킬수가 있게 되어 본 발명에 따라 LDD구조로 제조된 MOS트랜지스터의 특성변동이 작게되므로 결국 이러한 트랜지스터를 사용한 회로의 구동능력이 향상되는 효과가 있다.

Claims (14)

  1. 반도체기판(11)과, 상기 반도체기판(11)속에서 서로 분리시켜 형성시킨 1쌍의 반도체영역(22)(23), 상기 반도체영역(22)(23)의 양쪽에 걸쳐 있게끔 상기 반도체기판(11)위에 형성시킨 게이트절연막(16) 및 상기게이트절연막(16)위에 형성시킨 게이트전극(15)을 구비하여서 된 반도체장치에 있어서, 상기 게이트전극(15) 위에다 상기 게이트전극(15)보다 산화속도가 느린 재질로 형성시킨 제1막(17)과 상기 게이트전극(15)의 측벽에 형성시킨 제1산화막(24), 상기 반도체기판(11)위에 형성시킨 제2산화막(25), 상기 제1산화막(24)의 하측에 있는 상기 반도체기판(11)속에다 형성시킨 저농도불순물영역(18)(19) 및 상기 제2산화막(25)의 하측으로 상기 저농도불순물영역에 인접되어지게 상기 반도체기판(11)속에 형성시킨 고농도불순물영역(20)(21)으로 형성시켜서 된것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1막(17)이 도전성을 갖도록 된것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제1막(17)이 티탄을 포함하는 막으로 된것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 게이트전극(15)과 상기 제1막(17)사이에 금속막을 형성시킨 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 금속막이 고용융금속을 함유하는 막으로된 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 금속막이 실리사이드를 함유하는 막으로 되어진 것을 특징으로 하는 반도체장치.
  7. 반도체기판(11)위에 선택적으로 필드산화막(12)을 형성시켜 소자를 분리시키는 공정과 소자를 분리시킨 소자영역의 상기 반도체기판(11)위에 절연게이트전극(15)을 형성시키는 공정 및 1쌍의 반도체영역(22)(23)을 서로 분리시켜 형성시키는 공정을 포함하도록 된 반도체장치의 제조방법에 있어서, 상기 반도체기판(11) 위에 절연막(13)을 형성시키는 제1공정과, 상기 절연막(13)위에도 전성막(15)을 형성시키는 제2공정, 상기 도전성막(15)위에다 상기 도전성막보다 산화속도가 느린 재질로 제1막(17)을 형성시키는 제3공정, 상기 절연막(13)과 도전성막(15) 및 제1막(17)의 일부를 에칭제거시켜 게이트절연막(16)과 게이트전극(15)을 형성시키는 제4공정, 상기게이트전극(15)을 마스크로서 상기 반도체기판속에다 저농도불순물영역(18)(19)을 형성시키는 제5공정, 열산화로서 상기 게이트전극(15)의 측벽과 상기 반도체기판(11)위에 열산화막(24)(25)을 형성시키는 제6공정 및 상기 게이트전극(15)과 상기 게이트전극(15)의 측벽에 형성시킨 상기 열산화막(24)을 마스크로서 상기 반도체기판(11)쇽에다 고농도불순물영역(20)(21)을 형성시키는 제7공정이 포함되어져 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 제6공정을 실행한 다음 상기 게이트전극(15)위에 있는 제1막(17)을 제거하는 공정을 포함하도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항에 있어서, 상기 제1막(17)은 도전성을 갖는 것으로, 형성시키도록 된것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제1막(17)은 티탄을 함유하는 막으로 형성시키도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제7항에 있어서, 상기 도전성막(15)과 상기 제1막(17)사이에 금속막을 형성시키도록 된것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 금속막의 높은 융점을 갖는 금속막을 함유하는 막인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제11항에 있어서, 상기 금속막이 실리사이드를 함유하는 막인것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제8항에 있어서, 상기 제1막(17)이 상기 산화막(24)(25)을 형성시킨다음 제거시키는 것을 특징으로 하는 반도체장치의 제조방법.
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