KR890000978B1 - 마이크로프로세서 동작 방법 및 장치 - Google Patents

Abstract

내용 없음.

Description

마이크로프로세서 동작 방법 및 장치

제1도는 마이크로프로세서의 타이밍을 비디오 신호에 고정시키기 위한 본 발명의 원리에 따라 구성된 장치를 설명하는 브럭도.

제2도, 제3도 및 제4도는 제1도의 마이크로프로세서의 타이밍을 비이오 신호의 각각의 라인과 일렬로 배열하기 위한 본 발명의 방법을 설명하기 위한 파형도.

제5도는 제1도의 마이크로프로세서에 비디오 프레임(frame)기준을 제공하는 방법을 설명하기 위한 파형도.

제6도(제1도와 같은 도면에 있음)는 텔레비젼 수상기의 I.F 통과 대역 응답을 제어하도록 VIR 신호를 샘플링 하기 위해 본 발명의 원리에 따라 구성된 장치를 도시한 도면.

제7도는 제6도의 장치의 동작을 설명하기 위한 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 비디오 신호원 22 : 위상 검출기

12 : 동기 신호 분리기 24 : 필터

14 : 편향 시스템 26 : 전압 제어 발진기

16 : 게이트 28 : 분배기

18 : 신호 이용 회로 30 : 마이크로프로세서

20 : 위상 고정 루우프 32 : 스위치

본 발명은 비디오 신호에 마이크로프로세서의 타이밍을 고정시키기 위한 방법 및 장치에 관한 것으로, 특히 비디오 프레임에 관련해서 기준을 설정하도록 비디오 신호의 동기 펄스와 마이크로프로세서의 타이밍을 일렬로 배열시키기 위한 방법 및 장치에 관한 것이다.

텔레비젼 수상기내의 비디오 프레임의 타이밍과 마이크로프로세서(또는 마이크로컴퓨터)의 타이밍을 일렬로 배열시키는 것이 바람직하다. 마이크로프로세서 타이밍이 이렇게 배열되면, 마이크로프로세서는 비디오 프레임에 대해서 기준을 설정할 수 있고, 비디오 신호 내의 동기 발생 사상을 미리 예상할 수 있다. 이때 마이크로프로세서는 특정한 신호 처리 기능을 하기 위해 적당한 시간에 비디오 신호를 게이트 시킬 수 있다. 예를들어, 비디오 신호의 기준을 인지하므로써, 라인들이 예를들어 라인 19상의 VIR 신호 또는 라인14와 15상의 전신문 정보의 발생과 동시에 계수되고 게이트될 수 있다. 정확하게 알고 있는 시간에 비디오 신호를 샘플링 함으로써, 버어스트 신호나 다중상 검출용으로 사용된 신호와 같은 동기 정보를 얻을 수가 있다. 이때 얻어진 정보는 마이크로프로세서 또는 그외의 다른 신호 처리회로에 의해 처리될 수 있다.

본 발명의 원리에 따르면, 합성 비디오 신호의 동기 신호 성분에 위상 고정되는 클럭 신호에 응답하는 마이크로프로세서가 제공된다. 클럭 신호는 위상 고정 루우프에 의해 발생되고 수평 라인 속도 신호와 위상동기 되어 있다. 클럭 신호 주파수는 수평 라인 주파수의 정수배로 되도록 바람직하게 선택되는 마이크로프로세서가 한 수평 라인의 기간내에 정수 명령을 처리하게한다. 명령을 계수함으로써, 마이크로프로세서는 전체 및 부분적인 라인 기간을 게수할 수 있으며, 비디오 라인 기간내에 동기적으로 발생하는 사상이 생길 것을 예상할 수 있다.

마이크로프로세서가 수평 라인 속도 신호와 동기로 명령을 처리하도록 클럭되면, 명령이 비디오 신호의 각각의 수평 라인의 시작부와 위상 배열되어 처리되게 하는 것이 바람직하다. 본 발명의 다른 형태에 따르면, 수평 속도 신호와, 명령을 처리하는 일렬 배열은 샘플링 명령을 처리함으로써 이루어진다. 상기 명령을 동기 펄스의 존재를 검출하도록 합성 동기 신호를 샘플한다. 샘플이 동기 펄스를 검출하는 것을 실패하면, 클럭 펄스는 비디오 필드동안 마이크로프로세서 클럭 입력에서 삭제된다. 이 방법에서, 샘플링 명령의 위상은 샘플링 명령이 샘플된 동기 신호와 관계있는 공지된 위상으로 될때까지 동기 신호에 관련된 각각의 필드의 한 클럭 사이클에 의해 이동된다.

마이크로프로세서가 각각의 수평 라인 기간내에 공지된 위치와 함께 위상 및 주파수 동기로 명령을 처리하면, 각각의 텔레비젼 신호 프레임내에 기준을 제공하도록 1개 이상의 특정 라인을 확인하는 것이 바람직하다. 이것은 1/2 라인 속도(등화)펄스가 검출될때까지 1/2 라인 기간에서 합성 동기 신호의 각각의 라인을 샘플링 함으로써 본 발명의 원리에 따라 행해진다. 이때 1/2 시간 속도 펄스의 배열은 제2 (짝수)필드의 최종의 넓은 수직 동기 펄스를 확인하도록 계수되어, 비디오 신호의 상이한 프레임과 필드를 확인하는 기준을 설정한다. 이 기준으로부터, 마이크로프로세서는 비디오 신호의 특정한 라인 또는 라인 부분을 확인하도록 수평속도 펄스를 계수할 수 있다.

이제부터, 첨부된 도면을 참조하여 본 발명에 대해서 상세하게 기술한다.

제1도를 참조하면, 본 발명에 따라 마이크로 프로세서(30)의 동작을 비디오 신호에 동기시키기 위한 장치가 도시되어 있다. 텔레비젼 비디오 검출기와 같은 비디오 신호원(10)은 게이트(16)와 종래의 동기 신호 분리기(12)의 입력에 인가되는 비디오 신호를 발생한다. 동기 분기리(12)는 수직(V), 수평(H) 및 합성(C, 수평, 수직 및 등화성분을 포함함) 동기 신호를 각각의 출력에서 발생한다. 수직 및 수평 동기 신호는 종래의 텔레비젼 편향 시스템(14)으로 인가된다. 이 편향 시스템은 예를들어 통상의 방법으로 키네스코프의 요오크로부터 유도될 수 있는 수평 브랭킹 신호들을 출력에서 제공한다. 수평 브랭킹 신호와 합성 동기 신호들은 마이크로프로세서(30)의 데이타 입력 IN₁과 IN₂로 각각 인가된다. 마이크로프로세서(30)는 프로그램 메모리내에 기억된 명령에 따라 다음에 기술되는 방법으로 동작한다. 수평 브랭킹 신호는 위상 검출기(22)의 입력으로도 인가되는데, 이 검출기의 출력은 필터(24)에 의해 전압 제어 발진기(26)의 제어 입력에 결합된다. 전압 제어 발진기(26)의 출력은 분배기(28)와, 스위치(32)에 결합되며, 스위치(32)에 의해 마이크로프로세서(30)의 클럭 입력에 결합된다. 분배기(28)의 출력은 위상 검출기(22)의 제2입력에 결합된다. 위상검출기(22), 필터(24), 전압 제어 발진기(26) 및 분배기(28)는 위상 고정 루우프 형태(20)로 결합되며, 수평 브랭킹 신호와 함께 일정한 위상 관계로 있는 마이크로프로세서에 사용될 클럭 신호를 만들도록 동작한다.

마이크로프로세서(30)는 스위치(32)에 결합된 스킵(skip) 제어 출력 라인을 갖고 있다. 마이크로 프로세서(30)에 의해 발생된 상기 라인상의 펄스들은 통상적으로폐쇄된 스위치(32)를 개방시키도록 작용한다. 마이크로프로세서는 게이트의 도전성을 제어하도록 게이트(16)에 결합된 출력도 갖고 있다. 상기 게이트(16)는 신호 이용 회로(18)에 결합된 출력을 갖고 있다.

제1도의 배열의 동작은 제2도 내지 제5도의 파형에 관련된 다음의 예를 참조하여 이해할 수 있다. 이 목적을 위해서, 사용된 마이크로프로세서는 인텔(Jntel) 및 그외의 다른 회사에서 제조한 모델번호 8748을 사용한다고 가정한다. 전압 제어 발진기(26)는 5.66435MHz의 공칭 동작 주파수를 갖고 있다고 가정하면, 분배기(28)는 위상 고정 루우프(20)내에서 이 클럭 주파수를 360으로 나눈다. 모델 8748 마이크로프로세서(30)는, 제4b도와 제4c도에 참고로 도시한 바와 같이, 15클럭 사이클마다 1개의 명령 사이클을 처리한다. 모델 8748 마이크로프로세서는 제4c도에 도시한 바와 같이 2개의 사이클 샘플링 명령(110,112)을 처리함으로써 마이크로프로세서의 데이타 입력 IN₁과 IN₂에서 신호를 샘플링 할 수 있다. 샘플링 명령은 제4b도의 마이크로 프로세서 클럭 파형을 참조하여 제4c도에서 샘플링 화살표(111)로 표시한 시간에 선택된 입력에서 신호 레벨을 샘플한다. 5.66435MHz의 선택된 클럭 주파수에서, 8748마이크로처리기는 1개의 수평 라인 기간동안 24개의 단일 -사이클 명령을 수행한다.

제1도의 시스템이 작동하면, 클럭을 유도하는 위상 고정 루우프는 마이크로프로세서(30)가 1개의 텔레비젼 수평 라인 기간내에 정수의 단일-사이클 명령을 처리할 수 있게 한다. 63.555μsec 의 NTSC 칼라 라인기간동안, 2.648μsec 기간의 24개의 명령은 이 예에서의 라인 기간마다 처리된다. 상이한 기간의 흑색 및 백색 또는 비표준 신호 라인 기간이 수신되면, 위상 고정 루우프(20)는 각각의 라인 기간의 정수 명령을 계속 처리하도록 클럭 주파수를 조정한다. 그러나, 명령는 초기에 임의로 있는 각각의 라인의 시작부에 대해 위상 관계로 처리된다. 이때 마이크로프로세서는 비디오 신호와 명령 사이클의 위상을 일렬로 배열하기 위해 합성 동기 신호를 샘플하고 본 발명의 클럭 스킵핑(skipping)기술을 이행한다. 그러므로 각각의 수평 라인의 기준이 설정된다.

클럭 스킵핑 기술은 샘플되는 신호들의 기간에 관련해서 적당한 시기에 넓게 분리되는 샘플링 명령기간에 비디오 신호를 정확하게 샘플할 수 있게 되는 마이크로 프로세서의 고유 한계를 극복한다. 8748 마이크로프로세서에서, 예를들어, 입력 신호가 2.648μsec의 명령 사이클 시간의 2배인 5.3μsec 마다 샘플될 수 있다. 샘플링 시간과 합성 동기 신호의 위상 관계에 따라서, 2.4μsec의 등화 펄스가 2개의 샘플링 시간 사이에 생길 수도 있다. 본 발명의 방법은 사용함으로써, 이 제한은 극복될 수 있고 명령 사이클들은 합성 동기신호와 함께 공지된 위상 관계로 신속하게 배열될 수 있다.

제1도의 시스템이 작동하면, 마이크로프로세서는 데이타 입력 IN₂에서 합성 동기 신호를 샘플하도록 2개의 사이클 샘플링 명령의 배열을 처리하기 시작한다. 합성 동기 신호는, NTSC 시스템에서, 약 5, 2.4 및 27μsec의 펄스 기간을 각각 갖고 있는 수평, 등화, 및 수직 동기 펄스들을 포함한다. 샘플링 시간은 5.3μsec마다 발생하기 때문에, 수직 동기 펄스만이 2개 이상의 연속 샘플링 명령에 의해 샘플된다. 즉 수평펄스 및 등화 펄스들은 2개의 연속 샘플링 명령에 의해 샘플되기에 너무 짧다. 마이크로프로세서는 펄스를 검출하는데, 예를들어 2개의 연속 샘플링 명령이 “고”상태를 검출하므로써 펄스를 검출하면, 이것은 1개의 1/2 라인기간 만큼 2개중의 첫번것으로부터 지연된 시간에 다음 샘플링 명령을 처리하게 된다. 연속 샘플링 명령은 동일한 방법으로 다음의 수지 동기 펄스를 확인하도록 다시 처리된다. 이 샘플링 기술은 마이크로프로셋가 수직 귀선(retrace) 기간의 6개의 연속 수지 동기 펄스를 확인할때 까지 계속하게 된다. 예를들어 샘플링 배열이 제2 또는 다음 수직 동기 펄스부터 개시되면, 6개의 수직 동기 펄스들이 확인되지 않으므로, 마이크로프로세서는 수직동기 펄스 배열이 다음의 수직 귀선 기간동안 임치할때까지 5.3μsec 마다 합성 동기 신호를 계속 샘플한다. 6개의 수직 동기 펄스들이 이 기술에 의해 확인되면, 최종 수직 동기 펄스를 샘플하는 2개의 연속 명령중 첫번것은 합성 동기 신호의 1/2 라인 기간의 시작부 부근인 마이크로프로세서의 시간 기준으로 된다. 이 시간 기중으로부터, 마이크로프로세서는 합성 동기 신호의 등화 펄스를 확인하기 위한 시도를 하도록 1/2 라인 기간에서 샘플할 수 있다.

상술한 바와 같이 마이크로프로세서 샘플링 명령 타이밍이 기준화되면, 마이크로프로세서(30)는 제2b도와 제2c도에 도시한 바와 같이 1/2 기간에 합성 동기 신호를 샘플하기 시작한다. 제2b는 등화 펄스(46 및 48)가 1/2 라인 기간 다음에 생기는 수평 동기 펄스(44)를 도시한 것으로, 이 패턴은 각각 짝수 필드(evenfield)로 부터 홀수필드(odd field)로 천이될때 생긴다, 제2c도는 제2b도의 합성 동기 파형과 동일한 시간 크기로 나타낸 마이크로프로세서의 명령 사이클을 도시한 것이다. 샘플링 시간(50, 52및 54)은 화살표로 나타나 있고, 각각 연속 수평 라인내의 제1, 제13 및 제1명령 사이클동안 생긴다. 그러므로 샘플들은 적당하게 1개의 1/2라인이 얻어진다. 이 예에서, 수평 등기 펄스(44)는 샘플링 시간(50)에서 검출되지만, 결과적으로 마이크로프로세서 샘플링 명령과 제2b도의 합성 동기 파형의 위상 관계는 등화 펄스(46 및 48)를 검출하는 마이크로프로세서를 동작하지 못하게 한다. 도시한 위상 관계는 다음 등화 펄스가 샘플링 명령에 의해 생략되도록 한다. 마이크로프로세서는 제3c도에 도시한 바와 같이 수직 귀선 기간동안 스킵 제어 라인상에 클럭 스킵 펄스(108)를 발생하므로 이 비검출된 펄스들에 응답하게 된다. 클럭 스킵 펄스(108)는 제3b도의 클럭 사이클(15)후의 생략 클럭 사이클로 도시한 바와 같이 마이크로프로세서 클럭의 1사이클동안 스위치(32)를 개방시킨다. 각각의 명령 사이클이 15개의 클럭 사이클을 필요로 하기 때문에, 생략한 클럭 사이클은 1클럭 기간만큼 제3a도의 명령 사이클(100)의 시간을 연장시키게 된다. 명령 사이클(100)은 16개의 클럭 주기동안 효과적으로 유지되고, 다음의 명령 사이클 (102)은 도시한 바와 같이 정상시간(104) 대신에 (106)에서 시작된다. 그러므로, 명령 사이클(102)과 모든 다음의 명령 사이클은 합성 동기신호에 관련해서 1클럭 사이클만큼 위상이 지연되거나 전이된다. 이때 마이크로프로세서는 샘플링 명령과 합성 동기 신호 사이의 이 새로운 위상 관계로 합성 동기 파형을 샘플하게 된다. 미이크로프로세서가 다시 등화 펄스를 샘플하지 못하게 되면, 클럭 사이클은 스킵되고 샘플링 명령의 위상을 제2d도에 샘플링 시간(60,62 및 64)으로 도시한 바와 같이 합성 동기 신호에 관련해서 적당하게 나중에 이동하게 된다. 이 샘플링 시간들은 모두 제2c도의 대응 샘플링 시간(50, 52 및 54)에 관련 해서 적당하게 전이되는 것으로 도시되어 있다.

마이크로프로세서는 수평 동기 펄스(44)와 일치 하는 샘플링 시간에 제2e도에 샘플링 시간(70)으로 도시한 바와 같이 펄스의 낙하연부에 접근할때까지 이 방법으로 합성 동기 신호를 계속 샘플하고 클럭 사이클을 계속 스킵한다. 다음의 클럭 사이클 스킵은 대응하는 샘플링 명령이 수평 동기 펄스(44)를 생략시키게 된다. 그러나. 이 위상 전이는 샘플링 시간(80)으로 도시한 선행 샘플링 명령이 이것의 선단부 부근에서 수평 동기 펄스(44)를 샘플하게 한다. 이것이 발생하면, 마이크로 프로세서의 명령 기준은 이전 라인의 23 대신에 라인의 제1명령 사이클로 될 샘플링 시간(80)을 포함하고 있는 명령 사이클을 설정하도록 2만큼 증가된다. 약간의 클럭 사이클 스킵후에, 이 샘플링 시간은 제2f도에 도시한 바와 같이 시간 위치(90)로 합성 동기 신호에 관련해서 위상 전이된다. 이 위상 관계에서, 1/2 라인 샘플(92)은 등화 펄스(46)를 검출하도록 시간 위치에 있게 되고, 다음의 샘플링 시간(94)은 등화펄스(48)를 검출하게 된다. 이때 마이크로프로세서 샘플링 명령은 모두 동기 펄스들이 샘풀되도록 제2b도의 합성 동기 신호와 동위상으로 배열된다. 실제로, 위상 관계의 미소 조절은 등화 펄스들이 이것들의 중간 지점에서 연속적으로 샘플되도록 실시된다. 이 클럭스킵과 위상 전이 기술은 합성 동기 신호와 샘플링 시간을 신속하게 배열시킨다는 것을 발견했다. 실험에서는 30개 이하의 필드가 초기 이상 상태로 부터 바람직하게 배열시키는데 필요한 것으로 나타났다.

클럭 스킵핑 기술은 이 기능을 손쉽게 실시하도록 설계된 모델 8748과 같은 마이크로프로세서에 유용하게 사용된다. 제3도로부터, 이 예에서의 클럭 스킵 효과가 2.648μ sec에서 2.825μ sec로, 명령을 처리하는데 필요한 시간을 연장시키는 것을 알 수 있다. 그러므로, 다음의 2.64μ sec 지시들의 위상 관계는 입력 동기신호들에 관련해서 전이된다. 동일한 위상 전이는 공칭 2.648μ sec 지시보다 더 긴 처리시간을 가진 명령을 선택적으로 처리함으로써 클럽 스킵이 없이 소프트웨어에서 이루어질 수 있다. 예를들어, 마이크로프로세서가 16, 17, 18등의 클럭 사이클에서 다른 형태의 명령을 처리할 수 있으면, 이 명령들중의 한 명령은 동기 신호들에 관련해서 2.348μ sec 명령 타이밍의 위상 전이를 제공하도록 처리될 수 있다. 이것은 클럭 스킵핑 형태를 포함하지 않는 마이크로프로세서를 사용하는 본 발명의 원리를 개량시킬 수 있게 한다.

샘플링 명령이 합성 동기 신호들과 동위상으로 적당하게 배열되면, 라인의 바람직한 부분이 적당한 명령 사이클동안 샘플링 함으로써 샘플될 수 있다. 라인은 마이크로프로세서(30)의 데이타 입력 IN₁으로 인가되는 제2a도의 수평 브랭킹 펄스(40 및 42)를 계속함으로써 계수될 수 있다. 그러나, 각각의 필드의 라인19(VIR라인)과 같은 특정한 번호의 라인을 샘플하기 위해서는, 비디오 펄드내에 기준을 설정해야 한다. 이것은 제5도에 파형으로 도시한 바와 같이 1/2 라인 기간에 합성 동기 신호를 샘플링 함으로써 행해질 수 있다.

제5a도는 홀수(제1)필드의 시작부에서의 합성 동기 신호 파형을 도시한 것이다. 이 파형은 제5b도에 도시한 샘플링 시간에 샘플된다. 수평 동기 필스(120)는 선행하는 짝수번째 필드의 최종 수평 동기 펄스이고, 1개의 라인 기간후에 등화 펄스(122)가 뒤따른다. 검출기는 다음의 펄스는 펄스(122)후에 1개의 1/2 라인 기간동안 생기는 등화 펄스(124)이다. 이 2개의 신호들사이로 1/2라인 기간만이 통과하기 때문에 펄스(124)의 샘플 시간은 “1”로 계수된다. 이때 1/2 선 샘플은 “12”계수가 6개의 라인 후에 도달할때 즉 수직동기 펄스기간이 뒤따르는 시간 등화 펄스(126)가 샘플될때까지 계수된다. 이때 합성 동기 파형은 샘플 시간(12′와 12″)로 표시된 바와 같이 다수의 연속 명령을 샘플한다. 등화 펄스(126)의 좁은 폭은 이 펄스가 제1샘플링 시간(12)에 의해서만 샘플되게 하고, 샘플(12′와12″)는 “저”상태로 될 합성 동기 파형을 알게된다. 이때 마이크로프로세서는 홀수 비디오 필드 라인 7을 확인한 것을 알게 된다.

이 결과는 제5c도에 도시한 다음번 짝수 필드의 초기에 감사될 수 있다. 홀수(제1) 필드는 수평 동기 펄스(130과 132)를 종료시킨다. 동기 펄스(132)는 등화 펄스(134)가 1개의 1/2 라인후에 뒤따른다. 이전의 필드에서와 같이, 2개의 펄스들이 1/2라인을 발생시키면 마이크로프로세서의 샘플 계수기를 “1”로 셋트시키게 된다. 이때 1/2 라인 샘플들은 “12”계수가 다시 얻어질 때까지 계수된다. 12 계수에서, 마이크로프로세서는 짝수 필드의 최종의 넓은 수직 펄스를 샘플링 하게 된다. 다음의 연속 샘플12′와 12″)은 넓은 수직펄스(136)를 검출하여 짝수 필드 라인 6의 일부인 이 펄스(136)를 확인한다. 이때 마이크로프로세서는 비디오 신호내의 기준을 갖고, 홀수 및 짝수 필드를 확인할뿐만 아니라 입력 IN₁에서 수행 브랭킹 펄스들을 계수함으로써 각각의 필드내의 특정한 라인들도 확인한다. 마이크로프로세서는 간단하게 수형 브랭킹 펄스의 적당한 수를 계수하고 적당한 계수에서 게이트(16)를 개방시킴으로써 신호 이용회로(18)에 특정한 라인을 게이트 시킬 수 있다. 또한, 마이크로프로세서는 클럭 신호의 사이클 1개 이상의 스킵을 실시함으로써 특정한 라인의 특정한 시간에 샘플할 수 있다. 이 클럭 스킵들은 샘플될 라인의 시간과 배열되어 샘플링 명령의 위상을 효과적으로 전이시킨다. 마이크로프로세서 비디오 신호에 관련해서 샘플링 시간의 기준을 계속 유지하기 위해서 클럽 스킵을 계수할 수 있다.

제1도의 배열은 VIR 신호를 샘플하기 위해 제6도에 도시한 것과 같은 형태로 될 수 있다. 이때 VIR신호 샘플은, 예를들어 1981년 4월 30일자로“텔레비젼 수상기용 I.F.응답 제어 시스템”이란 명칭으로 출원한 미합중국 특허원 제 258,928호에 기술된 바와 같이 텔레비젼 수상기의 I.F 통과 대역을 제어하기 위해, 사용될 수 있다. 이 출원서에 기술된 시스템에서 VIR 신호의 색도 기준 바아(bar)와 명도 기준 레벨은 영상 또는 색도 반송파 주파수의 부근에서 I.F 통과 대역을 피이크로 되게 하는데 사용되는 제어 신호를 발생시키도록 검출되고 비교된다. 안테나(152), 동조기(150), 혼합기 (154), 신호 처리 회로(158), 및 비디오 신호 처리 회로(160)를 포함하고 있는 종래의 텔레비젼 수상기 시스템이 도시되어 있는 제6도에 도시한 바와 같은 이 시스템의 기본 요소들은 통상적은 방법으로 접속된다. 혼합기(154)와 I.F 신호 처리 회로(158) 사이에는 상기에 언급한 미합중국 출원서에 도시한 바와 같이 구성될 수 있는 동조 I.F 피이킹 회로(156)가 배치되어 있다. I.F 신호 처리 회로(158)의 출력에서의 검출된 비디오 신호는 필터(162), 멀티플렉서(166)의 제1입력, 및 라인 고정회로 (176)로 인가된다. 라인 고정 회로(176)는 제1도의 배열의 요소(12, 14, 20 및 32)를 포함하고 이 제1도에 도시한 바와 같이 마이크로프로세서(30)에 결합된다. 멀티플렉서(166)는 마이크로프로세서(30)에 의해 라인(172와 174)을 제어하도록 인가된 신호들에 의해서 제어된다. 필터(162)의 출력은 검출기(164)의 입력에 결합되고, 이 검출기의 출력은 멀티플렉서(166)의 제2입력에 결합된다. 멀티플렉서(166)의 출력은 아날로그-디지탈 변환기(168)에 의해 마이크로프로세서(30)에 결합된다. 마이크로프로세서는 디지탈-아날로그 변환기(170)의 입력에 결합되는 디지탈 출력 신호를 발생시키고 이 변환기(170)의 출력은 동조 I.F 피이킹 회로(156)의 제어 입력에 결합된다.

동작시에, 마이크로프로세서 타이밍은 제2도 내지 제5도에 도시한 바와 같이 비디오 신호의 합성 동기 신호와 일렬로 배열된다. 마이크로프로세서(30)는 VIR 신호를 포함할 수 있는 라인 19를 배치시키도록 비디오 신호의 라인을 계수한다. 전형적인 VIR 신호는 제7a도에 도시되어 있다. 종래의 수평 동기 펄스 및 버어스트 신호 다음에, VIR 신호는 12μ sec 명도 기준 레벨(182)이 뒤따르는 24μ sec 색도 기준 바아( 180)를 포함한다. 라인 19동안, 마이크로프로세서 명령은 제7a도에 도시한 바와 같이 VIR 신호와 일렬로 배열된다. 명령 사이클 6동안, 마이크로프로세서(30)는 제7b도에 펄스(184)로 도시한, 제어 라인(172)상의 색고 샘플링 기간 펄스를 만들게 된다. 마이크로프로세서는 명령 사이클 13동안 펄스(184)를 종료시킨다. 샘플링 기간 펄스(18 4)동안, 검출기(164)의 출력에서 검출된 색도 기준 바아 레벨은 멀티플렉서 (166)의 제1입력으로 부터 A/D 변환기(168)로 이동된다. 검출된 신호 레벨은 디지탈 신호에 의해 변환되고 마이크로프로세서(30)에 의해 축적된다.

라인 19의 명령 사이클 15동안, 명령 샘플링 기간 펄스(186)은 제어선(174)상의 마이크로프로세서에 의해 생기게 된다. 마이크로프로세서는 명령 사이클 19동안 펄스(186)를 종료시킨다. 샘플링 기간 펄스(186)는 멀티플렉서(166)의 제2입력으로부터 A/D 변환기(168)까지 명도 기준 레벨을 이동시키도록 멀티플렉서를 제어한다. 명도 기준 레벨은 마이크로프로세서(30)에 의해 디지탈화 되어 축척된다.

이때 마이크로프로세서(30)는 동조 I.F 피이킹 회로(165)의 제어 신호값을 계산할 수 있다. 2개의 축전된 신호들은 유효성 및 잡음 오염을 분석할 수 있고 제어 신호는 이 2개의 신호들의 속도에 따라서 계산될 수 있다. 디지탈 제어 신호값은 D/A 변한기 (170)로 인가되어, 아날로그 신호로 변환되고 동조 I.F 피이킹회로(156)로 인가된다. 이때 상기에 언급한 미합중국 특허원 제258,926호에 기술된 바와 같이 텔레비젼 수상기의 I.F 통과대역을 제어하게 된다.

Claims (6)

1. 라인 주파수의 동기 신호 성분을 포함하는 비디오 신호원(10)과, 상기 비디오 신호에 응답하여 분리된 동기 신호를 발생하기 위한 동기 신호 분리기(12) 및, 상기 분리된 동기 신호를 수신하도록 결합된 입력과, 실제적으로 상기 라인 주파수의 정수배인 주파수를 갖는 클럭 신호를 발생하기 위한 출력을 갖는 수단인 편향 시스템(14)과 위상 고정 루우프(20)를 포함하는 텔레비젼 수상기에서, 상기 클럭 신호는 상기 클럭 신호의 주파수에 따르는 속도로 명령을 실행하도록 상기 마이크로프로세서를 인에이블 시키는 클럭 신호를 수신하기 위한 클럭 입력을 갖는 마이크로프로세서를 구비하는 장치에 있어서, 상기 제어 신호에 응답하여, 상기 클럭 신호 발생 수단의 상기 출력을 상기 마이크로프로세서의 상기 클럭 입력에 선택적으로 결합시키기 위한 제어 스위치(32)와, 상기 제어 신호를 발생하기 위한 제어 출력을 갖는 상기 마이크로프로세서를 구비하는 것을 특징으로 하는 마이크로프로세서를 동작시키기 위한 장치.
2. 제1항에 있어서, 상기 마이크로프로세서가 상기 동기 신호를 수신하도록 결합된 데이타 입력 (IN₂) 및 게이트(16)에 출력하기 위한 데이타 출력을 가지며, 주어진 수의 균일한 클럭 신호 싸이클로 명령 싸이클을 실행할 수 있으며, 수평 라인 기간동안, 상기 클럭 신호에 응답하여 정수의 명령 싸이클을 실행하도록 프로그램되고, 신호 이용 회로(18)가 게이트(16)를 통과하는 상기 마이크로프로세서의 상기 데이타 출력에 결합되는 것을 특징으로하는 마이크로프로세서를 동작시키기 위한 장치.
3. 제2항에 있어서, 상기 명령 싸이클중 하나가 상기 마이크로 프로세서의 상기 데이타 입력에서의 상기 동기 신호의 레벨을 샘플링 하기 위해 선정된 시간에 샘플링 명령의 실행을 행하며, 상기 동기 신호의 상기 샘플된 레벨에 따라 상기 마이크로프로세서에 의해 발생된 상기 제어 신호에 응답하여 상기 스위치(32)를 선택적으로 개방시키기 위해 상기 마이크로프로세서에서 제어 출력이 상기 제어 스위치에 결합되어, 연속적인 샘플링 명령이 상기 동기 신호와 공지된 위상 관계로 실행하도록 하는 것을 특징으로 하는 마이크로프로세서를 동작시키기 위한 장치.
4. a) 상기 비디오 신호에 응답하여 라인 주파수 성분을 포함하는 다수의 성분을 포함하는 동기 신호를 발생시키는 단계와, b) 상기 동기 신호의 라인 주파수의 배인 주파수를 나타내는 상기 동기 신호에 응답하여 클럭 신호를 발생시키는 단계와, c) 상기 클럭 신호를 상기 마이크로프로세서에 인가시키는 단계와, d)상기 동기 신호의 정수의 주기동안 상기 클럭 신호에 응답하여 정수의 명령 싸이클을 실행하도록 상기 마이크로프로세서를 프로그래밍 시키는 단계를 구비하는 마이크로프로세서의 타이밍을 비디오 신호에 배열시키기 위한 방법에 있어서, e) 성분이 검출되지 않는 경우, 특수 성분을 검출하도록 상기 동기 신호를 샘플링시키는 단계와, f) 상기 마이크로프로세서에 상기 클럭 신호의 시이클의 인가를 방지하는 단계와, g)상기 특수성분이 검출될때까지 단계 e) 및 f)를 반복하는 단계를 구비하는 것을 특징으로 하는 마이크로프로세서의 타이밍을 비디오 신호에 배열시키기 위한 방법.
5. 제4항에 있어서, 단계 a)가 상기 비디오 신호에 응답하여 수평동기 펄스와 등화 펄스를 포함하는 동기 신호를 발생시키는 단계를 포함하고, 단계 e)가 상기 등화 펄스의 존재를 검출하기 위하여 1/2 라인 기간에서 상기 동기 신호를 샘플링 시키는 단계를 포함하는 것을 특징으로 하는 마이크로프로세서의 타이밍을 비디오 신호에 배열시키기 위한 방법.
6. 제5항에 있어서, 단계 a)에 의해 발생된 동기 신호는 또한 수직 동기 펄스를 포함하며, h) 펄스가 두 연속적인 샘플에 의해 검출될때 까지 1/2 라인 기간에서 상기 합성 동기 신호를 샘플링 하는 단계와, i) 11번째 1/2라인 기간의 주기후. n이 1보다 크고, 샘플링 명령의 실행시간으로 분할된 수직 동기 펄스의 지속 기간과 같거나 그 이하인 n 연속 샘플 명령에 대하여 상기 합성 동기 신호를 샘플링 하는 단계와, j) 동기 신호 펄스가 n번째 샘플에 의해 검출되는 경우, 짝수번째 비디오 필드의 최종의 넓은 수직 펄스로서 이 샘플을 확인하는 단계와, k) 동기 신호 펄스가 n번째 샘플에 의해 검출되지 않은 경우, 홀수번째 비디오 필드의 수직 동기 펄스 신호가 뒤따르는 제1등화펄스로서 상기 제1의 n 샘플들을 확인하는 단계를 더 포함하는 것을 특징으로 하는 마이크로프로세서의 타이밍을 비디오 신호 배열시키기 위한 방법.

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