KR860000329B1 - 패턴 식별 장치 및 방법 - Google Patents

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마사또 나까시마
데쓰오 고에즈까
히로유끼 쓰까하라
다께후미 이나가끼
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후지쓰 가부시끼 가이샤
야마모도 다꾸마
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Abstract

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Description

패턴 식별 장치 및 방법
제1도는 본 발명의 실시예를 채용한 하이브리드 IC칩에 대한 평면도.
제2도는 본 발명의 실시예에 따른 패턴 식별장치에 대한 블록 회로도.
제3도는 제2도의 일부를 보다 상세히 도시한 블록회로도.
제4도는 제2도의 회로에 의해, 1행의 영상패턴데이타와기준 패턴데이타간의 제1상관을 얻는 과정을 설명하기 위한 상기 양 데이타들의 개략도.
제5a도는 제4도에 도시한 1행의 영상패턴 데이타와 기준패턴 데이타간의 제1상관 관계를 나타낸 그래프.
제5b도는 제2도의 회로에 의해 최대 제2상관이 제1상관에 대해 강조되는 것으로 제5a도의 제1상관으로부터 얻어진 제2상관 관계를 나타낸 그래프.
제5c도는 제2상관을 얻는 방법을 설명하기 위해서 도시한 것으로, 제5a도 그래프의 일부에 대한 확대도.
제5d도는 최대 제3상관이 제1상관 또는 제2상관에 대해 강조되는 것으로, 제5a도의 제1상관 및 제5b도의 제2상관으로부터 얻어진 제3상관 관계를 나타낸 그래프.
제6a도, 제7a도 및 제8a도는 제1도의 하이브리드 IC칩 위에 소자를 확대하여 도시한 개략 평면도.
제6b도, 제7b도 및 제8b도는 제6a도 내지 제8a도의 각 확대소자에 대한 제1상관 및 제2상관의 실험값을 예시한 그래프.
제9a도는 데이타가 조밀화되지 않은 리이드패턴 영상에 대한 도면.
제9b도는 제9a도의 리이드패턴 영상에 대한 제1상관을 나타낸 그래프.
제10b도는 두개의 이웃비트가 단인 비트로 조밀화된 제9a도의 리이드 패턴영상에 대한 도면.
제10b도는 제10a도의 리이드패턴영상에 대한 제1상관을 나타낸 그래프.
제11a도는 4개의 이웃비트가 단일 비트로 조밀화된 제9a도의 리이드 패턴영상에 대한 도면.
제11b도는 제11a도의 리이드패턴영상에 대한 제1상관을 나타낸 그래프.
제12a도는 16개의 이웃비트가 단일비트로 조밀화된 제9a도의 리이드패턴영상에 대한 도면.
제12b도는 제12a도의 리이드패턴영상에 대한 제1상관을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 하이브리드 IC칩 1a : IC패턴
1b, 1c, 1d : 트랜지스터 패턴 1e : 다이오드패턴
1al, 1bl, 1cl,1d1 :리이드패턴 1ap, 12p, 1cp, 1ep : 접합패드패턴
2 : TV카메라 5 : A/D변환기
6 : 프레임메모리 9 : 패턴메모리회로
10 : 패턴상관계산회로 11 : 기준패턴메모리회로
12 : 복수의기준패턴메모리 13 : 기준패턴제어회로
14 : 기준패턴메로리회로 20 : 관찰창
21 : 중앙점 검출회로 28 : 메모리제어회로
29-1,29-2,…29-(N-n) : 라인메모리
본 발명은 패턴 식별장치 및 패턴식별방법에 관한 것으로, 특히 리이드와 접합패드(pad)간의 자동와이어 접합(wire bonding)공정을 효과적으로 행할 수 있도록 집적회로(IC) 혹은 하이브리드 IC 기판상에 형성된 트랜지스터 및 다이오드 따위의 소자들의 접합리이드패턴과 접합패드 패턴(이하 리이드패턴 및 패드패턴이라 일컬음)을 높은 정확성 및 고속으로 식별하기 위한 장치 및 방법에 관한 것이다.
패턴의 위치를 식별 및 검출하기 위한 장치의 응용분야중 하나로는 반도체 IC나 반도체 하이브리드 IC를 조립하기 위한 자동와이어 접합분야를 들 수 있다.
반도체 하이브리드 IC(혹은 반도체 IC)를 조립하는데 있어서 자동와이어 접합을 효과적으로 행하기 위해서는 하이브리드 IC상에 있는 소자들의 각 접합패드패턴의 위치와 하이브리드 IC상에 있는 각 리이드패턴의 위치가 신속하고 정확하게 검출되어야 한다. 만일 접합패드패턴과 리이드패턴의 위치가 신속하고 정확하게 검출되지 않는 경우에는 조립공정이 지연되거나 생산량이 감소될 것이다.
현재로서는 리이드패턴과 패드패턴을 검출하기 위한 두가지 방법, 즉 패턴정합방법과 패턴특징의 추출방법(예로써 "접합물 및 탐침상의 패턴식별"이란 제목으로 반도체 인터내쇼날사에서 1981년 2월에 발간된 책자의 53 내지 70페이지와, 계류중인 일본국 특허공보(kukai) 제55-187258호 참조)이 알려져 있다. 이 두 방법은 하이드리드 IC들을 조립하는데 쓰이는 패턴위치 식별장치에 채용될때 장점뿐만 아니라 단점도 갖는다. 따라서, 자동 와이어 접합장치에 사용될때 그 어떤 방법도 전적으로 만족스럽지는 못했다.
이러한 통상의 방법에서는, 하이브리드 IC의 표면이 리이드패턴이나 패드패턴을 포함한 소자패턴의 일부에 대한 영상신호를 얻도록 TV카메라등에 의해 주사된다. 주사를 통해 얻어진 영상신호는 2진 부현의 신호로 변환된다. 통상의 패턴정합방법에서는, 주사된 리이드패턴이나 소자의 일부를 나타내는 2진부호 데이타가 이들간의 상관관계를 결정하도록 1차원 혹은 2차원의 대응계에 의해 이미 위치가 알려진 표준샘플의 기준패턴에 대한 영상 데이타와 비교된다. 주사패턴과 기준패턴간의 상관이 모든 상관관계중에서 최대를 나타낼때, 주사패턴의 위치가 식별된다.
그렇지만, 이러한 통상의 패턴정합방법에는 몇가지 단점이 있다. 첫째, 후막 하이브리드 IC의 경우에는 리이드 패턴이 프린팅(printing)에 의해 형성된다. 각 리이드 패턴의 표면은 프린팅으로 말미암아 너무 거칠게 되어 패턴정합에 있어 최대상관을 찾아낼 수 없게 된다. 따라서, 각 리이드패턴의 위치를 정확히 식별해내는 것이 어려워진다.
둘째, 식별될 소자가 표준샘플에 대해 작은 회전각을 갖고서 기판상에 장착되는 경우, 주사패턴을 나타내는 2진부호 데이타가 기준패턴의 영상데이타와 완전히 일치되지 않는다. 이러한 불일치는 또한 각 리이드패턴이나 각 패드패턴상에 생기는 생산-프로우버(prober)에 의한 긁힘 때문에 일어나게 되는데, 이와같은 긁힘은 와이어정합 공정전에 행하는 IC 또는 하이브리드 IC의 전기테스트 동안 불가피하게 생겨난다.
보편적으로 주사패턴은 다른 잡음으로 인해 기준패턴과 정확히 일치하지 않는다. 이러한 상황하에서 기준패턴과 일치하는 주사패턴을 식별해내기란 어렵다. 따라서, 주사 패턴의 위치가 종종 잘못 결정될 수도 있다. 다시 말하여 위치검출의 정확도가 불량하게 된다.
통상의 패턴특징 추출방법에서는, 예컨대 관찰창 결정회로를 사용하여 패턴폭 및 패턴의 중앙점을 추출해냄으로써 패턴의 특정형상, 크기 또는 면적이 검출된다. 그러나 이 두번째 방법도 역시 몇가지 단점이 있다. 첫번째의 통상의 방법 경우처럼, 프린팅에 의해 형성된 리이드패턴의 거친 표면에 대한 특징의 형상, 크기 또는 면적을 결정하기가 수월하지 않다. 또한 잡음이 패턴을 주사함으로써 얻어진 2진 부호 데이타내에 들어가게 될 경우, 위치가 잘못 결정될 수 있다. 더우기 하이드리드 IC는 특별한 특징을 추출해내기 어렵게 만드는 다양한 소자패턴, 이를테면 IC, 트랜지스터, 다이오드등의 직사각형 패턴 혹은 달걀형 패턴을 형성한다.
예를들자면, 달걀형 패턴의 중앙점을 결정하는 것은 매우 어렵다. 그러므로, 특징추출방법은 하이브리드 IC상의 패턴을 식별하는데 적합치 못하다. 따라서, 본 발명의 목적은 개선된 패턴정합방법과 특징 추출방법을 조합함으로써 물체상에 놓인 패턴의 위치에 대한 오검출을 방지할 수 있는 장치 및 방법을 제공하려는 것이다.
본 발명의 둘째 목적은 프린팅에 의해 형성된 리이드패턴의 위치를 정확히 검출할 수 있는 장치 및 방법을 제공하는 것이다.
본 발명의 셋째 목적은 패턴이 기준 패턴에 대해 작은 회전각을 갖고서 형성되거나 혹은 긁힘이 생길 경우에도 패턴의 위치를 정확히 검출할 수 있는 장치 및 방법을 제공하는 것이다.
본 발명의 넷째 목적은 IC 혹은 하이브리드 IC상의 여러 패턴으로부터 소정의 패턴을 정확히 식별해낼 수 있는 장치 및 방법을 제공하는 것이다.
본 발명의 다섯째 목적은 반도체소자의 자동와이어 접합 공정을 효과적으로 행하기 위한 장치 및 방법을 제공하는 것이다. 상기한 목적을 달성하기 위해서, 본 발명의 패턴식별장치는 패턴의 영상을 취출하기 위한 영상픽업부와, 영상픽업부의 출력을 2진 부호신호의 영상패턴데이타로 변환하기 위한 선처리 회로와, N×M 비트의 영상패턴 데이타를 기억하기 위한 M×N 어드레스의 패턴메모리회로(단, M과 N은 정수)와, n×m 비트의 기준패턴으로 이루어진 기준패턴 데이타를 기억하기 위한 최소한 n×m 어드레스의 기준패턴 메모리회로(단, m 및 n은 각각 M 및 N보다 작은 정수)를 구비하고 있다.
본 발명에 의하면, 본 패턴 식별 장치는 또한 영상패턴 데이타와 기준패턴 데이타에서 각각 n×m 비트로 이루어진 부분들 간의 R(X)(단, X는 패턴메모리회로에서 제2부분들중 하나를 기억하는 영역을 표시하는 가변인수)로 표현되는 제1상관을 계산하기 위한 제1상관 계산회로와, 각각의 제1상관 R(X)를 [R(X)-R(X-α]]-[R(X+α)-R(X)](단, α는 기준패턴 데이타의 크기에 따라 결정된 소정의 값이다)로서 표현되는 제2상관으로 변환하여 제1상관의 최대값을 강조함으로써 기준패턴과 가장 동일한 패턴의 위치를 식별하기 위한 제2상관 계산수단도 구비하고 있다.
본 발명의 한 특징에 의하면, 본 패턴식별장치는 또한 패턴 메모리회로에 조밀화된(compacted)영상패턴 데이타를 제공하도록, 2진 부호신호의 선정된 수의 이웃비트들을 부호가 이웃비트에서의 "1"이나 "0" 신호의 수효에 따라서 결정되는 단일비트로 조밀화하기 위해서 선처리회로와 패턴메모리회로 사이에 삽입된 데이타 조밀화 회로를 구비한다.
본 발명에 의하면, 패턴식별방법은 다음의 단계들, 즉 패턴영상의 취출단계와, 취출된 영상을 2진 부호신호의 영상패턴데이타로 변환하는 단계와, N×M비트(단, M과 N은 정수)의 영상 패턴데이타를 기억하는 단계와, n×m비트(단, m및 n은 각각 M 및 N보다 작은정수)의 기준패턴으로 이루어진 기준패턴 데이타를 기억하는 단계와, 영상 패턴 데이타와 기준패턴 데이타내에서 각각 n×m 비트로 이루어진 제2부분들간의 R(X)(단, X는 제2부분들중 하나를 기억하는 영역을 표시하는 가변인수)로 표현되는 제1상관을 계산하는 단계와, 각각의 제1상관 R(X)를 [R(X)-R(X)-R(X-α)]-R(X+α)-R(X)](단, α는 기준패턴 데이타의 크기에 따라 결정된 소정의 값)로 표현되는 제2상관으로 변환하여 제1상관의 최대값을 강조함으로써 기준패턴과 가장 동일한 패턴의 위치를 식별하는 단계로 이루어진다.
본 발명에 따른 패턴식별방법은 또한 취출된 영상을 2진 부호 신호의 영상패턴 데이타로 변환하는 단계후에 조밀화된 영상패턴 데이타를 제공하도록 2진 부호 신호의 선정된 수의 이웃비트들을 부호가 이웃비트에서의 "1" 또는 "0" 신호의 수효에 따라서 결정되는 단일 비트로 조밀화하는 단계를 포함한다.
본 발명의 상기 목적, 장점 및 다른 특징은 첨부된 도면을 참조한 본 실시예의 다음 설명을 통해 보다 명백해질 것이다. 이하 본 발명의 실시예들에 대하여 도면을 참조하여 설명하기로 한다. 제1도는 본 발명의 실시예를 채용한 하이브리드 IC칩에 대한 평면도이다.
제1도에는, 하이브리드 IC 기판(1)상에 IC 패턴(1a), 트랜지스터패턴(1b)(1c)(1d)(및 다이오드패턴(1e)과 같은 여러 소자들의 패턴이 형성되어 있다. IC패턴(1a)은 그것의 외측상에 다수의 패드패턴(1ap)을 갖고 있다. IC 패턴(1a)의 주변에는 패드패턴에 대응하는 다수의 리이드패턴(1al)이 배열되어 있다. 이와 마찬가지로, 트랜지스터 패턴(1b)은 두개의 패드패턴(1bp)을 갖고 있다. 트랜지스터 패턴(1b)의 주변에는 패드패턴(1bp)에 대응하는 두개의 리이드 패턴(1bl)이 배열되어 있다. 트랜지스터 패턴(1c) 및 (1d)도 역시 패드패턴(1cp) 및 (1dp)를 그리고 그들의 주변에 리이드패턴(1cl) 및 (1dl)을 갖고 있다. 다이오드 패턴(1e)은 패드패턴(lep)을 그리고 그것의 주변에는 리이드패턴(1el)을 갖고 있다.
이러한 패드패턴 및 그에 대응하는 리이드 패턴은 예를들어 자동와이어 접합기에 의해 금도선으로 접속된다. 이렇게 하려면, 각각의 패드패턴과 각각의 리이드패턴의 위치를 검출하는 것이 필요하다. 각 패드패턴 및 각 리이드 패턴의 위치를 검출하기 위해서는, 대응소자패턴의 일부가 먼저 식별되어야 한다.
그러나, 앞서 언급한 바와같이, 종래의 패턴식별방법에는 문제점이 있다. 간략히 말하여, 이 문제점은 다음과 같다.
(a) 리이드패턴이 스크린 프린팅에 의해 형성되는 종래의 두 방법에서는 리이드패턴의 표면이 너무 거칠어서 TV 카메라에 의해 식별될 수 없다.
(b) 제조공정시 소자들이 작은 회전각을 갖고서 하이브리드 IC 칩(1)의 기판상에 장착될 수도 있다. 이러한 경우, 통상의 패턴 정합방법으로는 소정의 접합패드패턴 및 대응 리이드패턴을 식별할 목적으로 소자의 일부를 식별하는 것이 어렵다.
(c) 각 패턴 및 각 리이드 패턴상에는 제1도에서로 표시한 바와같이 생산-프로우버에 의한 긁힘이 불가피하게 형성된다. 또한, 다른 잡음이 패턴상에 생길 수도 있다. 이것은 통상의 방법에 있어서 패턴식별정확도를 저하시킨다.
(d) 제1도에 예시한 바와같이, 하이브리드 IC 기판(1)상에는 여러 형성의 소자패턴이 있다.
간략히 하기 위해 제1도에 단지 다섯소자 패턴만이 예시되었지만, 실제로는 하이브리드 IC 기판(1)상에 훨씬 더 많은 형상의 소자패턴이 있을 수도 있다. 이러한 여러 형상은 통상의 특징 추출방법으로는 식별하기 어렵다.
제2도는 본 발명의 실시예에 따른 패턴식별장치의 블록회로도이다. 제2도에서, 참고번호(2)는 하이브리드 IC 기판이나 기준 샘플상의 패턴영상을 취출하기 위한 영상픽업부, 예컨대 TV카메라를 나타낸다. TV 카메라(2)에 의해 취출된 영상은 TV카메라 구동기(4)를 통하여 아날로그-디지탈(A/D) 변환기(5)로 전달된다. TV카메라 구동기(4)는 클럭발생기(3)에 의해 제어된다.
A/D 변환기(5)는 취췰된 영상신호를 2진 부호 신호 즉, 디지탈신호의 영상패턴 데이타로 변환한다. A/D 변환기(5)에 의해 생성된 디지탈 신호는 하이브리드 IC 기판(1)상의 취출된 영상패턴의 형상을 지속시켜 디지탈 신호를 기억하도록 TV카메라(2)와 동기해서 동작하는 프레임(frame) 메모리(6)에 기억된다. 디지탈신호에 의해 형성된 영상이 A×B 비트(A와 B는 정수) 예컨대 256(X축) ×256(Y축) 비트로 구성되므로, 프레임메모리(6)는 하나의 영상, 즉 A×B 비트, 예컨대 256×256 비트에 해당하는 메모리 용량을 갖는다. 프레임 메모리에 기억된 디지탈신호는 데이타 조밀화 회로(7)에 공급된다.
데이타 조밀화 회로(7)는 프레임메모리(6)로부터 꺼내어진 디지탈신호의 선정된 수의 이웃비트를 단일비트로 변환된다. 이러한 변환은 A×B 비트, 예컨대 256×256 비트로 이루어진 영상의 디지탈 신호중에서 c×c 비트(c는 N이나 M보다 작은 정수), 예컨대 4×4 비트로 이루어진 각각의 제1의 소부분이 단일 비트로 변환되고 단일 비트의 부호가 c×c 비트, 예컨대 4×4 비트로 이루어진 제1의 소부분내에 있는 "1"혹은 "0" 신호의 수효에 따라서 결정되게끔 실행된다. 즉, 위의 예에 있어서 예를들어 8이상의 "1"신호가 그 소부분내에 포함될 경우에는 변환된 단일비트가 "1"이 되고, 또 "1" 신호의 수가 8이하일 경우에는 변환된 단일 비트가 "0"이 된다. 따라서, 데이타 조밀화 회로(7)는 N×M 비트(N과 M은 A와 B보다 작은 정수이다), 예컨대 64×64 비트로 이루어진 조밀화된 영상패턴데이타를 출력시킨다. 이러한 데이타 조밀화는 데이타 처리에 필요한 시간을 단축시킨다.
데이타 조밀화 회로(7)의 출력은 N×M 비트의 메모리 용량을 갖는 패턴 메모리 회로(9)에 접속된다. 페턴 메모리(9)의 출력은 패턴 상관 계산회로(10)의 제1입력 및 제1기준페턴메모리 회로(11)의 입력에 접속된다. 제어회로(도시생략)의 제어하에서 기준패턴 데이타는 식별된 패턴의 영상을 취췰하기 전에 제1기준 패턴 매모리 회로(11)에 기억된다. 제1기준 패턴 메모리(11)에 기억된 기준 패턴 데이타는 식별된 하이브리드 IC 기판(1)상의 패턴에 대한 조밀화된 영상 패턴 데이타로부터 얻어진다. 한개의 기준 패턴에 상당하는 기준 패턴 데이타는 n×m 비트(n 및 m은 각각 N 및 M보다 작은 정수이다), 예컨대 24×24 비트로 구성된다.
기준 샙플상에는 복수개의 기준패턴이 존재한다. 그러므로, 복수개의 기준패턴 데이타는 기억되어야만 한다. 복수의 기준 패턴 메모리회로(12)는 복수개의 기준패턴 데이타를 기억하게끔 구성되는데, 이 복수개의 기준패턴이타는 제각기 제1기준패턴메모리회로(11)로 부터 공급된 것이다. 기준패턴 제어회로(13)는 복수의 기준패턴 메모리 회로(12)를 제어하여 그것으로부터 각각의 항요한 기준패턴을 출력시켜서 기준패턴 제어회로(13)의 제어에 따라 그것을 제2기준 패턴 메모리회로(14)의 출력은 패턴상관계산회로(10)의 제2입력에 접속된다.
패턴상관계산회로(10)는 클럭발생기(3)로부터 공급된 클럭신호를 기초로 하여, 조밀화된 영상패턴데이터와 n×m 비트, 예컨대 24×24 비트의 기준패턴 데이타로 구성된 부분간의 제1상관을 계산한다. 패턴상관계산회로(10)의 출력은 가산기(15)의 제1입력 및 제2상관 계산회로(16)의 입력에 접속된다. 제2상관계산회로(16)의 출력은 가산기(15)의 제2입력에 접속된다. 본 발명의 본체를 구성하는 패턴 상관회로(10)와 제2상관계산회로(16)는 제3도를 참조하여 나중에 상세히 설명할 것이다.
가산기(15)의 출력은 최대값 기억레이스터(17)의 입력과 비교기(18)의 입력에 접속된다. 최대값 기억 레지스터(17)에서는, 프리셋트 데이타가 식별된 패턴의 영상을 취출하기전에 기억된다. 가산기(15)의 출력값이 최대값 기억 레지스터(17)에 기억된 값보다 큰 경우에는, 최대값 기억레이스터(17)의 기억내용이 비교기(18)에서 최대값 기억레지스터로 트리거(trigger)시킴으로써 가산기(15)의 출력값으로 갱신된다. 그리고 이와 동시에 어드레스는 어드레스 레지스터(19)를 트리거시킴으로써 어드레스 레지스터(19)에 기억된다.
어드레스 레지스터(19)의 출력은 관찰창 결정회로(20)에 접속된다. 관찰창 결정회로(20)는 패턴 메모리 회로(9)내의 모든 비트가 패턴 상관계산회로(10) 및 제2상관계산회로(16)에 의해 처리된 후에 프레임메모리(6)로부터 영상패턴 데이타의 소부분을 꺼내기 위해 관찰창의 어드레스를 계산한다. 따라서, 프레임 메모리(6)로부터 꺼내어진 소부분은 패턴 메모리회로(9)내의 모든 비트가 처리된 후에 최대값 기억레지스터(17)에 기억된 최대값을 공급해주는 데이타를 내포한다. 다시말하여, 프레임 메모리(6)로부터 꺼내어진 소부분은 기준프레과 일치하는 식별될 패턴의 영상 패턴 데이타를 포함한다.
와이어 접합을 위해 식별될 패턴은 예컨대 100㎛×100㎛의 크기를 가지므로, 관찰창은 패턴크기보다 큰 예컨대 200㎛×200㎛의 크기를 갖도록 결정된다. TV 카메라(1)의 해상도는 예를들어 5㎛/1비트이다. 그러므로, 프레임 메모리(6)로부터 꺼내어진 소부분은 이예에 있어서 40×40 비트의 크기를 갖는다.
40×40 비트의 소부분은 관찰창 결정회로(20)을 통하여 중앙점 검출회로(21)로 전달되며, 이 회로(21)에서 식별될 패턴의 중앙점이 계산된다. 프레임 메모리(6)으로부터 꺼내어진 소부분의 데이타는 조밀화되지 않은 것이므로, 검출된 중앙점이 어드레스레지스터(19)에 기억된 어드레스와 비교할때 높은 정확도를 가짐에 유의하길 바란다. 중앙점 검출회로(21)의 출력은 제어회로(도시생략)에 접속된다. 와이어 접합공정은 제어회로의 출력에 의해 패턴의 결정된 중앙점상에서 행하여진다.
제3도는 패턴상관 계산회로(10) 및 제2상관계산회로(16)의 상세한 블록 회로도이다. 제3도에 있어서, 패턴상관계산회로(10)는 패턴 메모리회로(9)에 접속된 n 비트 혹은 24 비트의 제1시프트레지스터(22)와, 제2기준패턴 메모리회로(14)에 접속된 n 비트 혹은 24 비트의 제2시프트 레지스터(23)와 각각 제1입력이 n 비트 제1시프트 레지스터(22)내의 n 장소중 하나에 접속되고 제2입력은 제2시프트 레지스터(23)내의 n 장소중 하나에 접속되는 복수개의 ENOR게이트(24)와, 입력이 ENOR 게이트(24)의 출력에 접속된 제1가산회로(25)와, 데이타레지스터(26)와, 제1입력이 제1가산회로(25)의 출력에 접속되고 제2입력은 데이타 레지스터(26)의 출력에 접속되고 또 출력은 데이타 레지스터(26)의 입력데 접속되는 제2가산회로(27)와, 메모리 제어회로(28)와, 복수개의 제1상관 기억영역(29-1, 29-2, …, 29-(N-n)을 갖는 라인 메모리회로(29)를 구비하고 있다. n 비트 제1시프트레지스터(22)내의 각 장소는 n 비트 제2시프트레지스터(23)내의 장소중 하나에 대응한다.
위치식별회로(16)는 레지스터 기억부(30)내에 있는 정해진 스의레지스터(R0, R1, …Rα, …R2α)와, 레지스터(R0)내의 기억내용을 레지스터(Rα)내의 기억내용으로부터 감산하기 위한 제2감산회로(32)와, 레지스터(R2α)내의 기억내용으로부터 레지스터(Rα)내의 기억내용을 감산하기 위한 제2감산회로(32)와, 제1감산회로(31)의 출력으로부터 제2감산회로(32)의 출력을 감산하기 위한 제3감산회로를 구비하고 있다.
첨자 α는 식별될 패턴의 크기에 따라서 결정된다. 와이어 접합을 위해 식별될 리이드패턴이나 패드패턴은 예를들어 100㎛×100㎛의 크기를 갖는다. 4×4 비트가 1 비트로 조밀활될 경우 조밀화된 1 비트는 20㎛(5㎛×4 비트)의 영상길이를 나타낸다. 그러므로, 100㎛는 5개의 조밀화된 비트를 나타내게 된다. 이 경우에, 정해진 수 α는 5와 일치하도록 결정된다. 일반적으로, 식별될 패턴의 크기가 l㎛×l㎛이고 c×c 비트인 원래의 영상패턴 데이타가 1 비트로 조밀화될 경우에는, 정해진 수(α)가 l/5c와 일치하도록 결정되는데, 여기서 TV카메라(1)의 해상도는 5㎛/bit가 된다.
라인 메모리 회로(29)의 입·출력단자는 가산기(15)의 제1입력에 접속된다. 제3감산회로(33)의 출력은 가산기(15)의 제2입력에 접속된다.
이하 제3도에 도시된 패턴상관회로(10) 및 제2상관계산회로(16)의 동작에 대해서 제4도, 제5a도, 제5b도, 제5c도 및 제5d도를 참조하여 설명하기로 한다.
조밀화된 기준패턴데이타를 제2기준 패턴메모리회로(14)에 기억시킨후, 하이브리드 IC 가판(1)은 앞서 설명한 바와같이 TV 카메라(2)의 가시계로 이동되고 조밀화된 N×M 비트, 예컨대 64×64 비트의 영상 패턴 데이타는 패턴 메모리 회로(9)에 기억된다.
제4도에 있어서, RD는 제2기준 패턴 메모리회로(14)에 기억된 n×m 비트, 예컨대 24×24 비트의 조밀화된 기준패턴 데이타를 보여주며, ID는 패턴메모리회로(9)에 기억된 N×M비트, 예컨대, 64×66 비트의 조밀화된 영상 패턴 데이타를 보여준다. 영상패턴데이타(ID)는 기준패턴데이타(RD)와 비교되어서 기준 패턴데이타(RD)와 가장 동일한 영상패턴데이타(ID)의 부분에 대한 위치를 검출하게 된다. 영상패턴데이타(ID)는 각각 N×M 비트로 구성된(M-m) 행으로 이루어진다. 영상패턴데이타(ID)와 기준패턴데이타(RD)와의 비교 과정은(M-m)의 주단계를 포함한다. 각 주단계에서 1행이 처리된다. 각행은 각각 N×1 비트로 구성된 m부(sub)행으로 이루어진다. 각 주단계는 m 단계를 포함하고 있다. 각 단계에서 N×1 비트로 구성된 1부행이 처리된다.
제4도는 N×m 비트의 제1행을 처리하기 위한 제1주단계를 예시한 것이다. 제1주단계내의 제1단계는 제4도의 좌측부분에 도시되어 있다. 제1단계동안 제1행이 기준패턴데이타(RD1)는 n 비트 제2시프트레지스터(23)(제3도)에 입력된다. 제1단계는 (N-m)의 부단계를 포함한다.
제1단계의 제1부단계에서는, 제1부행내의 n 비트로 구성된 영상패턴 데이타(ID)의 제1부분 데이타(ID1,1)이 패턴 메모리회로(9)내의 관찰창에 의해서 n 비트 제1시프트 레지스터(제3도)에 입력된다. 즉, 관찰창은 부행들중 하나에 n 비트를 공급해줄 수 있다. ENOR 계이드(24)의 각 출력은 n 비트 제1시프트 레지스터(22)와 n 비트 제2시프트 레지스터(23)의 대응장소에 기억된 데이타가 서로 일치할때, 다시말하여 "1" 및 "1" 혹은 "0" 및 "0"이 ENOR 게이트(24)에 입력될 경우에 "1"을 출력시킨다. 제1가산회로(25)는 ENOR 게이트(24)로부터 나온 "1" 출력의 수효를 계산한다. 이 계산된 "1"의 수가 바로 n 비트 제1시프트 레지스테에 기억된 제1부분 데이타(ID1,1)와 n 비트 제2시프트 레지스터에 기억된 기준패턴 데이타(RD1)간의 제1상관이다. 제1상관을 얻기전에, 제2가산회로(27), 데이타 레지스터(26) 및 라인 메모리 회로(29)의 내용은 영으로 클리어(clear)된다. 따라서, 제1가산회로(25)의 출력에서 얻어진 제1상관은 메모리 제어회로(28)의 제어를 받아서 제1상관 기억 영역(29-1)에 기억되는데, 이 기억영역(29-1)은 영상패턴 데이타의 n×m 비트로 구성된 제1열에 대해 배정된 것이다.
제2부단계에서는, 제1부행과 제2열내의 n 비트로 구성된 제2부분 데이타(ID1,2)는 n 비트 제1시프트 레지스터(22)에 기억된다. 즉, 패턴 메모리 회로내의 관찰창은 제1부행에서 1비트만큼 시프트되어 제2부분 데이타(ID1,2)를 n 비트 제1시프트레이스터로 공급한다. 제1가산회로(25)는 제2부분 데이타(ID1,2)와 기준 패턴데이타(RD1)간의 제1상관을 계산한다. 계산된 제1상관은 제1상관 기억영역(29-2)에 기억되는데, 이 기억영역(29-2)는 영상패턴 데이타내의 n×M 비트로 구성된 제2열에 대해서 배정된 것이다.
제4도를 보면 제2열이 제1열로부터 행방향으로 1비트만큼 시프트됨을 알 수 있다. 나머지 부단계에서는 앞서 언급한 제1 및 제2부단계와 유사한 동작이 수행된다. 제1단계내의(N-n)번째 부단계에서는, 영상패턴 데이타(ID)의 제1부행내의(N-n)열과 기준패턴 데이타의 제1행간의 제1상관이 각각 제1상관 기억영역(29-1,29-2…,29-(N-n))에 기억된다.
제1주단계내의 제2단계는 제4도의 중간부분에 도시되어 있다. 제2단계동안, 제2행 기준패턴 데이타(RD2)는 n 비트 제2시프트 레지스터(23)에 기억된다. 제2단계는 또한(N-n)의 부단계를 포함한다.
제2단계의 제1부단계에서는, 영상패턴데이타(ID)의 제2부행과 제1열에 있는 제1부분 데이타(ID2,1)과 제2행 기준 패턴 데이타(RD2)가 비교된다. 이들간의 제1상관은 제1단계와 마찬가지 방식으로 제1가산회로(25)에서 계산된다. 제2가산회로(27)는 제2부단계에서 제1상관기억영역(29-1)에 기억된 앞서 얻어진 제1상관과 제1가산회로(25)의 출력에서 얻어진 제1상관을 가산한다. 가산결과는 제1상관기억영역(29-1)에 기억된다.
나머지 부단계에서는 제2단계의 제1부단계의 경우와 유사한 동작이 수행된다. 그 가산결과는 각각 제1상관기억영역(29-2, 29-3),…29-(N-n)에 기억된다. 제3단계와 그 다음 단계는 위에서 언급한 제2단계와 유사한다.
m번째 단계후, 즉 제1주단계후에, 제1행 및 X번째 열(단, X=1,2,3…, 또는 N-n)에 있는 n×m 비트의 영상 패턴 데이타(ID)와 기준패턴 데이타(RD)간의 제1상관은 제1상관 기억영역(29-X)에 기억됨을 알 수 있을 것이다.
제5a 또는 앞서 언급한 일주단계에서 얻어진 영상패턴 데이타(ID)의 일행과 기준패턴 데이타간의 상관관계를 나타내는 그래프이다.
제1주단계후, 라인 메모리 회로(29)의 제1상관 기억영역(29-1, 29-2,…29-(N-n)에 기억된 제1상관 R(X)(단, X=1,2,…N-n)은 순착적으로 읽혀져 나와 순차적으로 시프트 되어서 레지스터 기억부(30)내의 레지스터(R0,R1,…Rα,…R2α)에 실리게 된다. 이와같은 로우딩 작용에 있어, 레지스터(R0내지 R2α)는 시프트 레지스터로서 작동한다. 레지스터(R0,Rα및 R2α)는 각각 제1상관 R(X-α), R(X) 및 R(X+α)를 기억한다. 제1감산회로(31)는 [R(X)-R(X-α)]를 계산한다. 제2감산회로(32)는 [R(X+α)-R(X)]를 계산한다. 제3감산회로(33)는 [R(X)-R(X-α)]-[R(X+α)-R(X)]를 계산한다. 따라서, 제3감산회로(33)의 출력에서 T(X)=[R(X)-R(X-α)][R(X-α)]-R(X)]로서 표현되는 제2상관이 순차적으로 얻어진다.
제2상관 T(X)를 얻는 목적은 제1상관 R(X)의 최대값을 강조하려는 것이다. 제5b 또는 제2상관 T(X)에 대한 그래프이다. 제5b도에서 알 수 있듯이 화살표로 나타낸 최대값이 강조되어 있다.
정해진 수(α)는 앞서 언급한 것처럼 l/5c와 일치하게끔 결정되고, 또 l이 식별될 패턴의 측면길이 이므로 제1상관 R(X),R(X-α) 및 R(X+α)간의 관계는 제5c도에 예시한 바와같은 특성을 갖는다. 즉, 제1상관 R(X)가 제5a도의 그래프에서 피크값중 하나일 경우, 제1상관 R(X-α) 및 R(X+α)는 피크값의 양측상에서 극소값이 된다. 그러므로, 제2상관은 최대 제1상관을 강조한다.
실험을 통해 적합한 결과가 제1상관 R(X)와 제2상관 T(X)를 가산함으로써 얻어지게 됨을 알 수 있다. 그러므로, 가산기(15)에서 각 클럭시간에서 얻어진 제1상관 R(X)와 제2상관 T(X)가 가산된다. 가산기(15)의 출력파형은 제5d도에 도시되어 있다. 제5d도로부터 알 수 있듯이, 제2상관 T(X)의 최대값도 또한 강조된다.
가산기(15)에서 나온 출력의 최대값은 최대값 기억레지스터(17)에 기억되고, 앞서 설명한 바와같이 어드레스는 그와 동시에 어드레스 레지스터(19)에 기억된다. 이렇게하여, 제1주단계가 완성된다.
이어서 나머지 주단계가 앞서 설명한 제1주단계와 마찬가지 방식으로 실행된다. 모든(M-m)의 주단계가 완료된 후, 모든 영상패턴데이타(ID)가 처리되며, 최대값 기억레지스터(17)와 어드레스 레지스터(19)에서 최종 최대값과 최종 최대값이 출력되는 시간의 어드레스가 각각 기억된다. 다시 말하여, 기준 패턴 데이타와 가장 동일한 영상패턴 데이타의 어드레스가 어드레스 레지스터(19)에 기억된다.
관찰창 결정회로(20)와 중앙점 결정회로(21)의 동작은 이미 간략하게 설명되었다. 이들 회로는 공지된 것이다. (참조, 예 : 일본국 공개특허공보(kokai) 제57-111781호). 그러므로 이 회로동작에 대한 상세한 설명은 생략하기로 한다. 그렇지만, 데이타 조밀화 회로(20)에 의한 데이타 조밀화로 인하여 생긴 해상도의 저하가 중앙점 검출회로(21)에 의해 보상된다는 점에 유의하길 바란다. 영상패턴 데이타의 결정된 중앙점은 와이어접합이 행하여질 패드패턴과 리이드패턴의 점이다.
제2상관 T(X)을 얻는데에 따른 장점 및 효과는 제6a도 내지 제8a도 및 제6b도 내지 제8b도를 참조한 다음의 설명으로부터 보다 명백해질 것이다.
제6a도 내지 제8a도는 제1도의 하이브리드 IC 기판상의 소자들을 도시한 개략적인 평면도이다. 여기서 패턴들은 빗금이 그어져 있지 않은 영역이다. 제6b도 내지 제8b도는 제6a도 내지 제8a도의 각소자들에 대한 제1상관과 제2상관의 실험적 파형을 그린 그래프이다.
제6a도에 있어서, IC 상의 패턴은 비교적 촘촘하게 배열된다. 제6b도에서는 여섯주단계(MS1내지 MS6)동안 제6a도 패턴의 영상패턴 데이타를 처리함으로써 얻어진 제1상관 R(X)와 제2상관 T(X)의 파형이 예시되어 있다. 제6b도로부터 알 수 있듯이 제1상관의 최대값 및 제2상관의 최대값은 여섯번째 주단계(MS6)에서 검출된다. 제6a도 패턴은 촘촘하게 배열되므로, 6번째 주단계에서의 제1상관 파형은 인접한 여섯번째 주단계에서의 파형과 명확히 구분할 수 있다. 따라서, 이 경우에 제1상관 R(X)의 최대값은 제2상관 T(X)에서 강조된다.
제7a도는 IC 패턴의 일부에 대한 패턴들을 도시한 것이다. 제7a도의 패턴은 비교적 낮은 밀도로 배열된다. 제7b도는 여섯주단계(MS1 내지 MS6)동안 제7a도 패턴의 영상패턴 데이타를 처리함으로써 얻어진 제 1상관 R(X) 및 제2상관 T(X)의 파형을 도시한 것이다. 제7a도의 턴패은 낮은 밀도로 배열되므로, 어떤 주단계에서의 제1상관 파형이 다른 주단계에서의 다른 파형과 매우 유사하게 된다. 그러므로, 모든 주단계를 통하여 제1상관의 최대값을 검출하는 것이 어려워진다. 그렇지만, 제7b도에서 화살표로 표시한 제1상관의 최대값은 제2상관 T(X)에서 강조된다.
제8a도는 다이오드의 패턴을 도시한 것이다. 제8b도는 여섯주단계(MS1내지 MS2)동안 제8a도 패턴의 영상 패턴데이타를 처리함으로써 얻어진 제1상관 R(X) 및 제2상관 T(X)의 파형을 도시한 것이다. 제8a도의 패턴은 매우 단순하고 낮은 밀도로 배열되므로, 제7b도를 참조하여 앞에서 설명한 제7a도의 경우와 동일한 장점을 얻게 된다.
데이타 조밀화 회로(7)에 의해 행해여진 데이타 조밀화의 장점 및 효과는 제9a도 내지 제12a도 및 제9b도 내지 제12b도를 참조한 다음의 설명으로부터 보다 명백해질 것이다. 제9a도 내지 제12a도는 프린팅에 의해 형성된 리이드패턴의 영상패턴을 도시한 것이다. 제9a도는 조밀화되지 않은 영상패턴을 예시하고 있다. 그러므로, 제9a도 의한 화상요소는 일례로 5㎛×5㎛이다. 제9b도는 리이드 패턴의 조밀화된 영상패턴을 도시한 것으로, 여기서는 2×2 비트가 단일비트로 조밀화되었다. 따라서, 제9b도 의한 환상요소는 일례로 10㎛×10㎛이다. 제9c도는 4×4 비트가 단일 비트로 조밀화된 다른 조밀화된 영상패턴을 도시한 것이다. 따라서, 제9c도의 한 화상요소는 일례로 20㎛×20㎛이다. 제9d도는 6×6 비트가 단일비트로 조밀화된 또 다른 조밀화된 영상패턴을 도시한 것이다. 따라서, 제9d도의 한 화상요소는 일례로 30㎛×30㎛이다. 이에 따라, 영상패턴의 해상도는 조밀화 정도의 증가에 따라 저하된다. 그렇지만, 앞서 설명한 것처럼 저하된 해상도는 중앙점 검출회로(21)에 의해 보상된다.
한편, 리이드패턴의 영상패턴 데이타량은 데이타 조밀화에 따라 1/c2, 예컨대 1/4,1/16,1/36로 감소된다. 이로 말미암아 제1 및 제2상관을 얻기 위한 데이타 처리시간이 단축된다. 이러한 장점은 각각 제9a도 내지 제12b도의 리이드 패턴영상에 대한 제1상관 R(X)의 그래프인 제9b도 내지 제12b도를 통해 잘 알 수 있을 것이다.
또한, 리이드패턴의 표면은 금속증착에 의해 형성된 패드 패턴처럼 고르거나 평탄하지 않고, 또 이러한 비평탄이 랜덤하게(randomly) 형성되므로, 리이드패턴에 대한 제1상관의 최대값이 제9b도 내지 제12b도로부터 알 수 있듯이, 영상 패턴 데이타가 조밀화될때 강조된다.
본 발명은 위에서 설명한 실시예로 국한되지 않으며, 본 발명의 취지 및 범주에서 벗어나지 않고서 여러가지로 변형 및 수정이 가능하다. 예를들어, 데이타 조밀화과정이 패턴식별 공정에서 제외될 수도 있다. 이 경우에, 기준패턴 데이타는 물론 조밀화되지 않는다.
상기한 설명을 통해, 본 발명에 의하면, 패턴이 프린팅에 의해 형성된 리이드패턴이고, 패턴이 기준패턴에 대해 작은 회전각을 갖고서 형성되고, 패턴이 긁힘이나 잡음을 갖게 되거나, 혹은 패턴이 하이브리드 IC와 같은 물체상에서 여러 형상의 패턴을 이루는 경우에도, 개선된 패턴 정합방법과 특징 추출방법을 조합함으로써 물체상에 놓인 패턴의 위치에 대한 오검출 가능성이 현저하게 감소된다는 것을 명백히 알 수 있을 것이다.
또한, 패턴 식별공정에 데이타 조밀화과정을 도입함으로써 데이타 처리시간이 I/C2으로 감소된다. 결과적으로, 본 패턴 식별장치 및 방법은 반도체 장치의 자동 와이어 접합공정에 대단히 효과적이다.

Claims (15)

  1. 패턴의 영상을 취출하기 위한 영상픽업부와, 상기 영상픽업부의 출력을 2진 부호 신호의 영상패턴데이타로 변환하기 위한 선처리 회로와, 상기 영상패턴데이타의 N×M 비트(단, M 및 N은 정수)를 기억하기 위한 N×M 어드레스를 갖는 패턴 메모리 회로와, n×m 비트(단, m 및 n은 각각 M 및 N보다 작은 정수)의 기준패턴으로 이루어진 기준패턴 데이타를 기억하기 위한 최소한 n×m 어드레스를 갖는 기준패턴 메모리 회로와, 각각 상기 영상패턴데이타와 상기 기준 패턴 데이타 내의 n×m 비트로 구성된 부분간의 R(X)(단, X는 상기 패턴 메모리회로의 상기 부분중 하나를 기억하는 영역을 나타내는 가변 인수)로 표현되는 제1상관을 계산하기 위한 제1상관 계산회로와, 각각의 상기 제1상관 R(X)를 [R(X)-X(R-α)]-(R(X+α)-R(X)](단 α는 상기 기준 패턴 데이터의 크기에 따라서 결정된 소정값)로 표현되는 제2상관으로 변환함으로써 상기 제1상관의 최대값을 강조하여, 상기 기준패턴에 가장 동일한 패턴의 위치를 식별하기 위한 제2상관 계산수단을 구비한 것을 특징으로 하는 패턴 식별장치.
  2. 제1항에 있어서, 상기 제1상관 계산회로가 (X, Y+y)에서 (X+n, Y+y)까지 (단, X, Y 및 y는 조건 1
    Figure kpo00001
    x
    Figure kpo00002
    N-n, 1
    Figure kpo00003
    Y
    Figure kpo00004
    M-m 및 1
    Figure kpo00005
    y
    Figure kpo00006
    m)을 만족하는 가변 정수)의 어드레스를 갖는 상기 패턴 메모리 회로의 하나의 행으로부터 출력되는 상기 부분들중 하나의 n비트를 기억하기 위한 제1비트 시프레 지스터와, (1,y)에서 (n,y)까지의 어드레스를 가지며 상기 기준패턴 메모리의 하나의 행으로부터 출력되는 상기 기준패턴 데이타의 n비트를 기억하기 위한 제2n비트 시프트 레지스터와, 상기 영상패턴 데이타의 상기 n비트에 대해 정합비트 신호를 제공하도록 상기 제1n비트 시프트 레지스터에 기억된 상기 영상패턴 데이타의 상기 n비트와 상기 제2n비트 시프트 레지스터에 기억된 상기 기준 패턴 데이타의 상기 n비트간의 일치여부를 비트 대 비트 방식으로 검출하기 위한 정합 비트 검출회로와, (X, Y+y)에서 (X+n, Y+y)까지의 어드레스를 갖는 상기 행에 대해 상기 정합비트 신호들의 수를 합산하기 위한 제1가산기와, 상기 패턴 메모리회로에 기억된 상기 부분중 하나의(X,Y)에서 (X+n, Y+y)까지의 어드레스에 기억된 m×y 비트의 상기 영상패턴 데이타와 상기 기준 메모리 회로의(1,1)내지 (n,y)까지의 어드레스에 기억된 n×y 비트의 상기 기준 패턴 데이타간의 제1상관을 제공하도록, (X, Z)에서 (X+n, Z)까지(단, Z는 Y+y보다 작은 가변 정수)의 어드레스를 갖는 항들에 대해 상기 제1가산기의 출력을 이전에 얻어진 수의 정합 비트 신호들과 가산하기 위한 제2가산기와, 각각 합성된 제1상관 R(1),R(2),…R(X),…R(N-n)(단, X(R)는 (X,Y)에서 (X+n, Y+m)까지의 어드레스내에 있는 n×m 비트의 상기 영상 패턴 데이타에 대한 제1상관임)을 기억하는데 쓰이며 상기 제2가산기의 출력을 기억하기 위한 복수개의 제1상관 기억영역을 갖는 라인 메모리 회로로 구성되는 것을 특징으로 하는 패턴 식별장치.
  3. 제2항에 있어서, 상기 제1 n비트 시프트 레지스터와 상기 제2 n 비트 시프트 레지스터가 각각 1비트를 기억하기 위한 n개의 장소를 갖고 있는 것을 특징으으로 하는 패턴 식별 장치.
  4. 제3항에 있어서, 상기 정합비트검출회로는 상기 제1 n 비트 시프트 레지스터내의 상기 장소중 하나에 접속되는 제1입력과 상기 제 1 n 비트 시프트 레지스터의 상기 장소중 하나에 대응하는 상기 제2 n비트 시프트 레지스터의 상기 장소중 하나에 접속된 제2입력을 갖춘 ENOR 회로들을 포함하는 것을 특징으로 하는 패턴 식별 장치.
  5. 제4항에 있어서, 상기 제1상관 계산회로가 상기 라인 메모리회로의 입력동작 및 출력동작을 제어함으로써, 상기 라인 메모리회로의 출력이 상기 제1가산기가 상기한 수의 상기 정합비트신호를 출력시킨 후에 상기 제2가산기에 공급되게하는 메모리 제어회로를 포함하는 것을 특징으로 하는 패턴 식별 장치.
  6. 제5항에 있어서, 상기 제1상관 계산회로가 상기 제2가산기 또는 상기 라인 메모리회로의 출력을 일시적으로 기억하기 위한 데이타 레지스터를 포함하는 것을 특징으로 하는 패턴 식별 장치.
  7. 제1 내지 6항중 어느 하나에 있어서, 상기 위치식별 수단이 [R(X)-R(X-α)]를 계산하기 위한 제1감산회로와, [R(X+α)-R(X)]를 계산하기 위한 제2 감산 회로 및 상기 제1감산회로의 출력으로부터 상기 제2감산 회로의 출력을 감산하기 위한 제3감산수단을 구비한 것을 특징으로 하는 패턴 식별 장치.
  8. 제7항에 있어서, 상기 제2상관 계산수단이 상기 제3감산회로 출력의 최대값을 기억하기 위한 최대값 기억 레지스터와, 상기 제3감산회로의 출력값이 기억된 최대값보다 클 경우에 상기 최대값 기억레지스터의 기억 내용을 비교기의 출력으로 갱신시키도록 상기 최대값 기억레지스터를 트리거시키기 위하여, 상기 제3감산기회로의 각 출력을 상기 최대값 기억레지스터에 이전에 기억된 상기 최대값과 비교하기 위한 비교기를 포함한 것을 특징으로 하는 패턴 식별 장치.
  9. 제8항에 있어서, 상기 패턴 메모리회로에 조밀화된 영상패턴 데이타를 공급하기 위해서, 상기 2진 부호 신소의 소정수의 이웃비트를 부호가 상기 이웃비트의 "1" 또는 "0" 신호의 수효에 따라 결정되는 단일비트로 조밀하게끔 상기 선처리회로와 상기 패턴메모리회로 사이에 삽입된 데이타 조밀화 회로를 포함하는 것을 특징으로 하는 패턴 식별 장치.
  10. 제9항에 있어서, 상기 제3감산회로의 출력에 최대값을 제공해주는 영상패턴 데이타의 어드레스를 기억하게끔 상기 비교기로부터의 트리거에 응답하여 상기 영상패턴데이타의 어드레스를 기억하기 위한 어드레스 레지스터와, 상기 영상패턴 데이타의 상기 제1부분의 모든 비트가 상기 제1상관계산회로 및 상기 제2상관계산 수단에 의해 처리된 후에 상기 최대값 기억레지스터에 기억된 최대값을 제공해주는 데이타를 포함하는 상기 영상패턴 데이타의 소부분을 상기 선처리회로로부터 꺼내도록 관찰상의 위치를 상기 어드레스 레지스터에 기억된 레지스터를 사용하여 계산하기 위해 상기 어드레스의 출력에 접속되어 있는 관찰창 결정회로와, 상기 소부분의 패턴에 대한 중앙점을 검출하기 위해 상기 관찰창 결정회로의 출력에 접속되어 있는 중앙점 검출회로를 구비한 것을 특징으로 하는 패턴 식별 장치.
  11. 패턴의 영상을 취출하는 단계와, 취출된 영상을 2진 부호 신호의 영상패턴 데이타로 변환하는 단계와 N×M(단, M 및 N은 정수) 비트의 상기 영상패턴 데이타를 기억하는 단계와, 최소한 n×m 비트(단, m 및 n은 각각 M 및 N보다 작은 정수)의 기준패턴으로 구성된 기준 패턴으로 구성된 기준 패턴 데이타를 기억하는 단계와, 상기 영상 패턴 데이타와 상기 기준 패턴 데이타에 n×m 비트로 각각 구성되는 제2부분들간의 R(X)(단, X는 상기 제2부분들중 하나를 기억하는 영역을 나타내는 가변인수임)로 표현되는 제1상관을 계산하는 단계와, 상기 각각의 제1상관 R(X)를 [R(X)-R(X-α)]-[R(X+α)-R(X)](단, α는 상기 기준 패턴 데이타의 크기에 따라 결정되는 소정값임)로 표현되는 제2상관으로 변환하여 상기 제1상관의 최대값을 강조함으로써, 상기 기준패턴에 가장 동일한 패턴의 위치를 식별하는 단계로 이루어지는 것을 특징으로 하는 패턴 식별 방법.
  12. 제11항에 있어서, 상기 제1상관을 계산하는 단계가 (X, Y+y)에서 (X+n, Y+y)까지(단, X,Y 및 y는 조건 1
    Figure kpo00007
    x
    Figure kpo00008
    N-n, 1
    Figure kpo00009
    Y
    Figure kpo00010
    M-m 및 1
    Figure kpo00011
    y
    Figure kpo00012
    m을 만족하는 가변정수임)의 어드레스를 갖는 상기 제2부분중 하나의 행으로부터 출력되는 상기 부분중 하나의 n비트를 제1 n비트 시프트레지스터에 기억하는 단계와, (1,y)에서 (n,y)까지의 어드레스를 갖는 상기 기준 패턴 데이타의 행으로부터 출력되는 상기 기준 패턴 데이타의 n비트를 제2 n비트 시프트 레지스터에 기억하는 단계와, 상기 n비트의 영상 패턴 데이타에 대하여 정합비트 신호를 공급해주기 위해서 상기 기억된 비트의 영상 패턴 데이타와 상기 기억된 n비트의 기준 패턴 데이타간의 일치여부를 비트 대 비트방식으로 검출하는단계와, 상기 제2부분중 하나의 상기 행에 대하여 상기 정합비트 신호의 수를 합산하는 단계와, 상기 부분중 하나의 (X,Y)에서 (X+n, Y+y)까지의 어드레스를 갖는 n×y 비트의 상기 영상패턴 데이타와 n×y 비트의 상기 기준 패턴 데이타간의 제1상관을 제공하기 위해서, (X,Z)에서 (X+n, Z)(단 Z는 정수 Y+y보다 작은 가변정수임)까지의 어드레스를 갖는 행에 대하여 정합 비트신호의 이전에 얻어 진수에 상기 제1가산의 결과를 가산하는 단계와, 상기 가산 단계의 결과를 각각 합성된 상관 R(1),R(2),…R(X),…R-(N-n)(단, R(X)는 (X, y)에서 (X+n, Y+m)까지의어드레서의 n×m 비트의 상기 영상 패턴 데이타에 대한 제1상관이다)를 기억하기 위한 복수의 상관기억영역에 기억하는 단계로 이루어진 것을 특징으로 하는 패턴 식별 방법.
  13. 제12항에 있어서, 상기 패턴 위치 식별 단계가 상기 상관의 최대값을 기억하는 단계와, 각각의 상기 제2상관을 이전에 기억된 상기 최대값과 비교하는 단계와, 상기 제2상관이 상기 기억된 최대값보다 클때 상기 기억된 최대값을 상기 제2상관으로 갱신하는 단계로 이루어진 것을 특징으로 하는 패턴 식별 방법.
  14. 제13항에 있어서, 취출된 영상을 2진 부호 신호 영상패턴 데이타로 변환하는 단계 다음에 조밀화된 영상패턴 데이타를 제공하기 위해 상기 2진 부호 신호의 소정수의 이웃비트를 부호가 상기 이웃비트들의 "1" 또는 "0" 신호의 수효에 따라 결정되는 단일 비트로 조밀화하는 단계가 수반되는 것을 특징으로 하는 패턴 식별 방법.
  15. 제14항에 있어서, 상기 기억된 최대값을 상기 제2상관으로 갱신하는 단계 다음에 상기 영상패턴 데이타가 상기 제2상관의 최대값을 제공해줄때 상기 영상패턴 데이타를 어드레스 레지스터에 기억하는 단계와, 상기 영상패턴 데이타의 상기 제1부분의 모든 비트가 상기 제1상관 계산단계와 상기 패턴위치식별단계에서 처리된 후에 상기 제2상관의 최대값을 제공해주는 데이타를 포함한 상기 영상패턴 데이타의 소부분을 상기 선처리 회로로부터 꺼내기 위해 관찰창의 위치를 계산하는 단계와, 상기 소부분내의 패턴에 대한 중앙점을 검출하는 단계를 수반하는 것을 특징으로 하는 패턴 식별 방법.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2152658A (en) * 1984-01-09 1985-08-07 Philips Electronic Associated Object sorting system
JPS60235136A (ja) * 1984-05-09 1985-11-21 Kyodo Printing Co Ltd 検版方法
DE3427981A1 (de) * 1984-07-28 1986-02-06 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zur fehlererkennung an definierten strukturen
JPS6193962A (ja) * 1984-10-15 1986-05-12 Anritsu Corp パタ−ントリガ付オシロスコ−プ
US4922543A (en) * 1984-12-14 1990-05-01 Sten Hugo Nils Ahlbom Image processing device
NL8500172A (nl) * 1985-01-23 1986-08-18 Philips Nv Beeldverwerkingsinrichting voor het op echte-tijd basis bewerken en herkennen van tweedimensionale beelden, en beeldverwerkingssysteem bevattende tenminste twee in serie verbondene van zulke beeldverwerkingsinrichtingen.
JP2602201B2 (ja) * 1985-04-12 1997-04-23 株式会社日立製作所 被検査パターンの欠陥検査方法
JPS6234281A (ja) * 1985-08-08 1987-02-14 Fanuc Ltd 画像処理装置
JPS6242277A (ja) * 1985-08-19 1987-02-24 Fanuc Ltd 画像処理装置
US5163101A (en) * 1985-10-07 1992-11-10 Schlumberger Technologies, Inc. Bitplane area correlator
US4907287A (en) * 1985-10-16 1990-03-06 Hitachi, Ltd. Image correction system for scanning electron microscope
US4789934A (en) * 1986-01-21 1988-12-06 International Business Machines Corporation Signature verification algorithm
US4771468A (en) * 1986-04-17 1988-09-13 International Business Machines Corporation System for automatic inspection of periodic patterns
US4805123B1 (en) * 1986-07-14 1998-10-13 Kla Instr Corp Automatic photomask and reticle inspection method and apparatus including improved defect detector and alignment sub-systems
JPS6362242A (ja) * 1986-09-02 1988-03-18 Toshiba Corp ワイヤボンディング装置
US4837848A (en) * 1987-03-27 1989-06-06 Netexpress Systems, Inc. Apparatus for selecting a reference line for image data compression
ATE102424T1 (de) * 1987-09-30 1994-03-15 Thomson Brandt Gmbh Verfahren und schaltungsanordnung zur erkennung eines in einem video-signal enthaltenen signums.
JPH0737892B2 (ja) * 1988-01-12 1995-04-26 大日本スクリーン製造株式会社 パターン欠陥検査方法
US5295198A (en) * 1988-10-14 1994-03-15 Harris Corporation Pattern identification by analysis of digital words
DE3924989A1 (de) * 1989-07-28 1991-02-07 Roland Man Druckmasch Vorrichtung zur durchfuehrung einer umfassenden qualitaetskontrolle an druckbogen
FR2659817B1 (fr) * 1990-03-13 1992-05-29 Thomson Csf Dispositif de reconnaissance de sequences dans un signal multidimensionnel.
DE4014767A1 (de) * 1990-05-03 1991-11-07 Siemens Ag Verfahren zum gewinnen eines elektrischen signals durch korrelation
US5054094A (en) * 1990-05-07 1991-10-01 Eastman Kodak Company Rotationally impervious feature extraction for optical character recognition
US5086477A (en) * 1990-08-07 1992-02-04 Northwest Technology Corp. Automated system for extracting design and layout information from an integrated circuit
KR960007481B1 (ko) * 1991-05-27 1996-06-03 가부시끼가이샤 히다찌세이사꾸쇼 패턴검사방법 및 장치
JPH07109835B2 (ja) * 1993-02-22 1995-11-22 サンケン電気株式会社 画像認識方法
US5359670A (en) * 1993-03-26 1994-10-25 The United States Of America As Represented By The Secretary Of The Air Force Method for identifying a signal containing symmetry in the presence of noise
FR2706721B1 (fr) * 1993-06-11 1995-08-18 Aerospatiale Procédé et dispositif pour déterminer la localisation d'une cible.
US5495537A (en) * 1994-06-01 1996-02-27 Cognex Corporation Methods and apparatus for machine vision template matching of images predominantly having generally diagonal and elongate features
US5627915A (en) * 1995-01-31 1997-05-06 Princeton Video Image, Inc. Pattern recognition system employing unlike templates to detect objects having distinctive features in a video field
US5982931A (en) * 1995-06-07 1999-11-09 Ishimaru; Mikio Apparatus and method for the manipulation of image containing documents
US5809171A (en) * 1996-01-05 1998-09-15 Mcdonnell Douglas Corporation Image processing method and apparatus for correlating a test image with a template
US5835634A (en) * 1996-05-31 1998-11-10 Adobe Systems Incorporated Bitmap comparison apparatus and method using an outline mask and differently weighted bits
US6005985A (en) * 1997-07-29 1999-12-21 Lockheed Martin Corporation Post-processing system for optical correlators
US6185316B1 (en) 1997-11-12 2001-02-06 Unisys Corporation Self-authentication apparatus and method
US6154567A (en) * 1998-07-01 2000-11-28 Cognex Corporation Pattern similarity metric for image search, registration, and comparison
US7016539B1 (en) 1998-07-13 2006-03-21 Cognex Corporation Method for fast, robust, multi-dimensional pattern recognition
JP2002190021A (ja) * 2000-12-22 2002-07-05 Shinkawa Ltd 位置検出装置および方法
US8588511B2 (en) * 2002-05-22 2013-11-19 Cognex Corporation Method and apparatus for automatic measurement of pad geometry and inspection thereof
WO2005010561A2 (en) * 2003-07-22 2005-02-03 L-3 Communications Security and Detection Systems Corporation Methods and apparatus for detecting objects in baggage using x-rays
US7190834B2 (en) * 2003-07-22 2007-03-13 Cognex Technology And Investment Corporation Methods for finding and characterizing a deformed pattern in an image
US8081820B2 (en) 2003-07-22 2011-12-20 Cognex Technology And Investment Corporation Method for partitioning a pattern into optimized sub-patterns
US7243165B2 (en) * 2004-01-14 2007-07-10 International Business Machines Corporation Parallel pattern detection engine
US20050276514A1 (en) * 2004-06-14 2005-12-15 Fisher Paul A Image monitoring method and system
US8437502B1 (en) 2004-09-25 2013-05-07 Cognex Technology And Investment Corporation General pose refinement and tracking tool
US20060147707A1 (en) * 2004-12-30 2006-07-06 Jian Meng Compacted, chopped fiber glass strands
JP4704094B2 (ja) * 2005-04-14 2011-06-15 パナソニック株式会社 超音波診断装置
US7583833B2 (en) * 2006-01-27 2009-09-01 Advanced Micro Devices, Inc. Method and apparatus for manufacturing data indexing
KR101133130B1 (ko) * 2006-03-28 2012-04-06 삼성테크윈 주식회사 기준 본드 패드들을 이용한 본딩 좌표 보정 방법
JP4981410B2 (ja) * 2006-10-31 2012-07-18 株式会社日立ハイテクノロジーズ 走査型電子顕微鏡、走査型電子顕微鏡を用いたパターンの複合検査方法、および走査型電子顕微鏡の制御装置
WO2008111977A1 (en) * 2007-03-13 2008-09-18 Kulicke And Soffa Industries, Inc. Method of teaching eyepoints for wire bonding and related semiconductor processing operations
US8103085B1 (en) 2007-09-25 2012-01-24 Cognex Corporation System and method for detecting flaws in objects using machine vision
US8204338B2 (en) * 2008-02-14 2012-06-19 Microsoft Corporation Factoring repeated content within and among images
US9679224B2 (en) 2013-06-28 2017-06-13 Cognex Corporation Semi-supervised method for training multiple pattern recognition and registration tool models
KR102214028B1 (ko) 2014-09-22 2021-02-09 삼성전자주식회사 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614736A (en) * 1968-05-21 1971-10-19 Ibm Pattern recognition apparatus and methods invariant to translation, scale change and rotation
JPS5273747A (en) * 1975-12-17 1977-06-21 Hitachi Ltd Image processing device
JPS5839357B2 (ja) * 1976-01-26 1983-08-29 株式会社日立製作所 パタ−ンの位置検出方法
DE2628358A1 (de) * 1976-06-24 1977-12-29 Siemens Ag Anordnung zum automatischen erkennen eines musters, insbesondere zur lageerkennung eines bildmusters
JPS5313840A (en) * 1976-07-23 1978-02-07 Hitachi Ltd Analogy calculator
US4200861A (en) * 1978-09-01 1980-04-29 View Engineering, Inc. Pattern recognition apparatus and method
JPS5923467B2 (ja) * 1979-04-16 1984-06-02 株式会社日立製作所 位置検出方法
DE3175773D1 (en) * 1980-06-10 1987-02-05 Fujitsu Ltd Pattern position recognition apparatus

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