KR840002795A - 디지탈 여파기 - Google Patents

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Abstract

내용 없음.

Description

디지탈 여파기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리에 따라 구성된 텔레비젼 수상기의 기본대역 지지탈 신호 처리부의 블록도.
제2도는 본 발명의 원리에 따라 구싱된 출력탭된 FIR여파기의 블록도.
제3도는 제2도에 도시한 FlR여파기의 상세 블록도.
제4도는 본 발명의 원리에 따라 구성된 입력탭 가중화된 FlR여파기의 블록도.

Claims (11)

  1. 입력신호에 응답하여 제1 및 제2 출력신호를 상이한 응답특성을 나타내는 출력들에 생성하는 디지털 여파기에 있어서, 복수개의 신호탭들을 갖고서 입력과 출력간에 소정의 시간 지연을 나타내는 시프트레리스터(100,302)를 구비하여, 입력신호에 응답해서 적어도 상기 소정지연 시간의 전반에 상당하는 양만큼 지연된 입력신호를 생성하는 지연수단(100,302,360)과; 상기 시프트레리스터의 탭들에 결합되어 공급되는 신호음을 가중화하는 신호결합수단(101 내지 118); 304 내지 316)과; 상기 신호결합 수단에 결합되어, 상기 시프트레리스터와 공동으로 협동해서, 탭가중화된 신호들의 합인 신호를 제2 출력에 생성하는 수단(120 내지 128,320 내지 330)과; 상기 탭가중화된 신호들의 합을 수신할 수 있게끔 결합된 제1 입력과 상기 지연된 입력 신호를 수신할 수 있게끔 결합된 제2 입력을 갖고서, 상기 제1 출력 신호가 생성되게끔 하는 제2의 방식으로 인가 신호들을 합성하는 제1 신호합성 수단(130,340)과; 상기 탭가중화된 신호들의 합을 수신할 수 있게끔 결합된 제1 입력과 상기 지연된 입력 신호를 수신할 수 있게끔 결합된 제2 입력을 갖고서, 상기 제2 출력 신호가 생성되는 제2의 방식으로 인가 신호들을 합성하는 제2신호 합성수단(140,350)을 특징으로 하는 디지탈 여파기.
  2. 제1항에 있어서, 상기 시프트레리스터(100)가 상기 입력 신호를 수신할 수 있게끔 결합된 입력을 갖고서, 상기 복수개의 출력탭들에 상기 복수개의 출력탭들 중간에 배치된 출력탭에 생성된 신호들보다 비교적 작은 신호 및 비교적 큰 신호들을 생성함과; 상기 제1 신호합성 수단(130)이 상기 중간탭 및 상기 합산수단(120 내지 128)으로 부터 신호를 수신할 수 있게끔 결합되어 제1의 방식으로 인가신호들을 합성하며, 제1 진폭대 주파수 응답특성을 나타내는 출력을 갖음과, 상기 제2신호합성수단(140)이 상기 중간 탭 및 상기 합산 수단으로 부터 신호들을 수신할 수 있게끔 결합되어 제2의 방식으로 인가신호들을 합성하며 제2 진폭대 주파수 응답특성을 나타내는 출력을 갖음을 특징으로 하는 디지탈 여파기.
  3. 제2항에 있어서, 상기 시프트레리스터(100)의 복수개의 출력탭들이 상기 중간탭에 대해 대칭적으로 위치되며, 상기 신호 결합수단(104 내지 118)이 상기 복수개의 출력탭들의 제어기에 결합되어 상기 중간출력탭에 대해 대칭적인 가중화 함수값들을 나타내는 복수개의 가중화 함수 회로들을 구비하며; 상기 합산수단(120 내지 128)이 상기 가중화 함수 회로들에 결합되어 상기 탭 가중화된 신호를 발생하는 출력을 가진 가산기트리를 구비함을 특징으로 하는 디지탈 여파기.
  4. 제3항에 있어서, 상기 중간탭과 상기 제1(130) 및 2(140) 신호합성 수단간에 결합되어 탭가중화된 신호들을 인가하는 가중화 함수회로(102)를 특징으로 하는 디지탈 여파기.
  5. 제4항에 있어서, 상기 제1 신호 합성수단(130)이 가산적인 신호합성기를 구비하여, 상기 가산기 트리(120 내지 128)의 출력에 생성된 신호들과 상기 중간탭으로 부터의 유기된 탭가중화된 신호들을 가산적으로 합성함과; 상기 제2 신호합성수단(140)이 감산적인 신호합성기를 구비하여, 상기 가산기트리의 출력에 생성된 신호들을 상기 중간탭으로 부터의 유기된 탭가중화된 신호들을 감산적으로 합성함을 특징으로 하는 디지탈 여파기.
  6. 제1항에 있어서, 상기 시프트레리스터(302)가 복수개의 직렬 결합만을 포함하며; 상기 합산수단(320 내지 330)이 상기 단들의 제각기들간에 결합된 복수개의 가산기들을 구비하며; 상기 신호결합수단(304 내지 316)이 상기 입력 신호에 응답하여 상기 가산기들의 제각기에 가중화된 신호들을 인가하며; 상기 지연수단(302, 360)가 상기 입력신호에 응답하여 상기 소정지연시간의 적어도 절반만큼 지연된 신호들을 출력에 생성하는 수단(360)을 구비하며; 상기 제1 신호합성 수단(340)이 제1 진폭대 주파수응답 성특을 나타내며; 상기 제2 신호 합성수단(350)이 제2 진폭대 주파수 응답특성을 나타냄을 특정으로 하는 디지탈 여파기.
  7. 제6항에 있어서, 상기 신호결합 수단(304 내지 316)이 상기 시프트 레리스터의 중간점에 대해 대칭적인 가중화 함수값들을 가진 복수개의 가중화 함수 회로들을 구비하며, 또한 상기 시프트레리스터(302)의 중간점에 대해 대칭적으로 위치된 복수개의 가산기들을 구비함을 특징으로 하는 디지탈 여파기.
  8. 제7항에 있어서, 상기 지연수단(302,360)이 상기 명칭된 시프트레리스터 단수의 반을 가진 제2 시프트레리스터(360)과 가중화함수 회로(310)의 직렬결합체를 포함함을 특징으로 하는 디지털 여파기.
  9. 제8항에 있어서, 상기 제1신호 합성수단(340)이 상기 지연수단(360)와 상기 시프트레리스티(302)에 의해 생성된 신호들을 가산적으로 합성하는 가산적인 신호합성기를 구비하며; 상기 제2 신호합성 수단이 상기 지연수단(360)과 상기 시프드레리스터(302)에 의해 생성된 신호들을 감산적으로 합성하는 감산적인 신호 합성기를 구비함을 특징으로 하는 디지탈 여파기.
  10. 제3 또는 7항에 있어서, 상기 가중화 함수 회로들(102 내지 118, 304 내지 310)이 시프트 및 가산회로들을 구비함을 특징으로 하는 디지탈 여파기.
  11. 제5 또는 9항에 있어서, 상기 감산적인 신호감산기(140,350)가 상기 인가 신호들중의 그의 보수에 대한 수단(172;352)과 가산기(180,350)를 구비함을 특징으로 하는 디지탈 여파기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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