KR20240032967A - 반도체 장치 및 배선 기판 - Google Patents
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Abstract
기판(10)은 그 내부에 집적 회로를 갖고, 또한, 그 상면에 상기 집적 회로에 전기적으로 접속된 패드 전극(PD)을 갖는다. 기판(10)의 상면에는 절연막(IF2)이 형성되고, 절연막(IF2) 중에는 개구부(OP)가 형성되어 있다. 재배선(PW1)은 개구부(OP)의 내부 및 절연막(IF2) 상에 형성되고, 또한, 패드 전극(PD)에 전기적으로 접속되어 있다. 재배선(RW1) 상에는 재배선(RW1)에 전기적으로 접속된 외부 접속용 단자(ET1)가 형성되어 있다. 또한, 재배선(RW2)은 절연막(IF2) 상에 형성되고, 또한, 재배선(RW1), 패드 전극(PD) 및 상기 집적 회로로부터 전기적으로 절연되어 있다. 재배선(RW2) 상에는 재배선(RW2)에 전기적으로 접속된 복수의 외부 접속용 단자(ET2)가 형성되어 있다. 재배선(RW2) 및 외부 접속용 단자(ET2)는 저항값 측정용의 측정 회로(20)를 구성하고 있다.
Description
본 발명은 반도체 장치 및 배선 기판에 관한 것이다.
최근, 반도체 장치의 동작 고속화 및 소형화 등의 요구에 따라, 반도체 기판 상의 다층 배선층 최상층의 배선의 일부인 패드 전극 상에, 재배선이라고 불리는 배선을 형성하는 기술이 개발되고 있다. 재배선은 그 배선 저항을 낮게 하기 위하여, 구리를 주체로 하는 재료로 이루어지고, 예를 들어 도금법에 의해 형성된다. 재배선의 상면 일부에는 예를 들어 범프 전극, 땜납 볼 또는 와이어 본딩 등과 같은 외부 접속용 단자가 형성된다. 재배선을 채용한 반도체 장치에서는 재배선을 포설함으로써, 패드 전극과 다른 영역에 외부 접속용 단자를 배치할 수 있다.
특허문헌 1에는 WLCSP(Wafer Level Chip Size Package)라고 칭해지는 반도체 장치가 개시되어 있다. 특허문헌 1에서는 집적 회로에 전기적으로 접속된 패드 전극 상에, 재배선이 형성되어 있다. 재배선 상에는 땜납으로 이루어지는 볼 전극이 형성되고, 재배선은 수지막에 의해 밀봉되어 있다.
특허문헌 2에서는 일렉트로 마이그레이션을 평가하기 위한 반도체 칩이 개시되어 있다. 텅스텐으로 이루어지는 비아 및 알루미늄으로 이루어지는 배선 또는 구리로 이루어지는 비아 및 구리로 이루어지는 배선에 의해 일렉트로 마이그레이션을 평가하기 위한 다층 배선 패턴이 형성되어 있다. 그 다층 배선 패턴의 줄 발열에 의해 일렉트로 마이그레이션을 가속시킴으로써 각 배선의 평가를 행하는 측정 시스템이 고안되어 있다. 즉, 특허문헌 2의 반도체 칩은 실제의 제품으로서의 기능을 갖는 집적 회로는 갖고 있지 않고, 일렉트로 마이그레이션을 평가하기 위한 전용 회로만을 갖고 있다.
특허문헌 3 및 특허문헌 4에는 반도체 소자에 의해 구성된 온도 측정 회로가 개시되어 있다. 반도체 소자로서는 바이폴라 트랜지스터가 사용되고, 주로 바이폴라 트랜지스터에 의해 구성된 차동회로가, 온도 상승에 의한 저항값의 상승을 측정하는 회로를 구성하고 있다.
최근, 고성능 프로세서, 파워 매니지먼트 IC, DC-DC 컨버터 또는 전원 IC 등의 반도체 장치에서는, 반도체 장치 자체에서 발생하는 열이 문제시 되고 있다. 이러한 반도체 장치를 실제로 사용했을 때에, 반도체 장치 자체에서 발해지는 온도를 측정할 수 있으면 온도의 관리 또는 제어에 있어서 유익하지만, 종래 기술에는 이하와 같은 문제점이 있다.
예를 들어 특허문헌 1에서는 반도체 장치 자체에 온도를 측정하는 기능은 구비되어 있지 않다. 따라서, 반도체 장치에 열전대 등의 온도계를 장착함으로써 온도를 측정하는 방식이 상정된다. 그 경우, 반도체 장치의 외측 온도밖에 측정할 수 없다는 문제가 있다. 또한, 온도계를 장착하기 위한 영역을 확보할 필요가 있다고 하는 폐해가 발생한다. 또한, 온도계를 장착하는 방식에서는 일괄처리 및 자동화가 곤란하므로, 대량 생산에는 부적합하다고 하는 문제도 있다.
또한, 특허문헌 2는 일렉트로 마이그레이션을 평가하기 위한 전용 회로를 구비한 평가 칩이다. 따라서, 제품으로서 출하된 반도체 장치를 실제로 사용했을 때에 그 온도를 측정할 수는 없다. 또한, 이러한 전용 회로를 반도체 장치 내부에 설치하는 것은 회로의 복잡화 또는 칩 사이즈의 확대 원인이 되므로, 현실적이지 않다.
특허문헌 3 및 특허문헌 4에서도 마찬가지로, 온도 측정 회로를 반도체 장치 내부에 설치하는 것은 회로의 복잡화 또는 칩 사이즈의 확대 원인이 된다. 또한, 바이폴라 트랜지스터에 의해 회로를 구성하므로, 반도체 프로세스에 정합하는 경우가 아니면, 이러한 회로를 적용하는 것은 어렵다.
이상을 고려하면, 제품으로서 출하되는 반도체 장치에 온도 측정용 회로를 설치하기 위하여, 반도체 칩의 사이즈를 크게 하지 않고, 또한, 패키지의 사이즈도 크게 하지 않고 실현할 수 있는 기술이 요망된다. 즉, 반도체 장치의 미세화의 촉진을 방해하는 일없이 반도체 장치의 신뢰성을 향상시키는 기술이 요망된다. 또한, 특수한 부품의 추가 또는 특수한 제조 공정의 추가하는 일없이 그것들을 실현할 수 있으면, 반도체 장치의 제조 비용의 억제를 달성할 수 있다.
기타 과제 및 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
일 실시 형태에 있어서의 반도체 장치는 그 내부에 집적 회로를 갖고, 또한, 그 상면에 상기 집적 회로에 전기적으로 접속된 패드 전극을 갖는 기판과, 상기 패드 전극을 덮도록 상기 기판의 상면에 형성된 절연막과, 상기 패드 전극의 상면에 도달하도록 상기 절연막 중에 형성된 개구부와, 상기 개구부의 내부 및 상기 절연막 상에 형성되고, 또한, 상기 패드 전극에 전기적으로 접속된 제1 재배선과, 상기 제1 재배선 상에 형성되고, 또한, 상기 제1 재배선에 전기적으로 접속된 제1 외부 접속용 단자와, 상기 절연막 상에 형성되고, 또한, 상기 제1 재배선, 상기 패드 전극 및 상기 집적 회로로부터 전기적으로 절연된 제2 재배선과, 상기 제2 재배선 상에 형성되고, 또한, 상기 제2 재배선에 전기적으로 접속된 복수의 제2 외부 접속용 단자를 구비한다. 여기서, 상기 제2 재배선 및 상기 복수의 제2 외부 접속용 단자는 저항값 측정용 제1 측정 회로를 구성하고 있다.
일 실시 형태에 따르면, 반도체 장치의 미세화의 촉진을 방해하는 일없이 반도체 장치의 신뢰성을 향상할 수 있다.
도 1은 제1 실시 형태에 있어서의 반도체 장치를 도시하는 평면도이다.
도 2는 제1 실시 형태에 있어서의 반도체 장치를 도시하는 단면도이다.
도 3은 제1 실시 형태에 있어서의 저항값 측정부의 저항값을 측정할 때의 등가 회로도이다.
도 4는 저항값과 온도의 상관관계를 나타내는 데이터를 작성하기 위한 흐름도이다.
도 5는 저항값과 온도의 상관관계를 나타내는 데이터이다.
도 6은 저항값과 온도의 상관관계를 나타내는 그래프이다.
도 7은 줄 열 발열용 배선을 발열시킨 경우의 온도 및 시간을 나타내는 그래프이다.
도 8은 제1 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 18은 제2 실시 형태에 있어서의 반도체 장치를 도시하는 단면도이다.
도 19는 제2 실시 형태에 있어서의 반도체 장치의 실장예를 도시하는 단면도이다.
도 20은 제1 변형예에 있어서의 반도체 장치의 실장예를 도시하는 단면도이다.
도 21은 제2 변형예에 있어서의 반도체 장치의 실장예를 도시하는 단면도이다.
도 22는 제2 변형예에 있어서의 저항값 측정부의 저항값을 측정할 때의 등가 회로도이다.
도 23은 제3 실시 형태에 있어서의 반도체 장치를 도시하는 단면도이다.
도 2는 제1 실시 형태에 있어서의 반도체 장치를 도시하는 단면도이다.
도 3은 제1 실시 형태에 있어서의 저항값 측정부의 저항값을 측정할 때의 등가 회로도이다.
도 4는 저항값과 온도의 상관관계를 나타내는 데이터를 작성하기 위한 흐름도이다.
도 5는 저항값과 온도의 상관관계를 나타내는 데이터이다.
도 6은 저항값과 온도의 상관관계를 나타내는 그래프이다.
도 7은 줄 열 발열용 배선을 발열시킨 경우의 온도 및 시간을 나타내는 그래프이다.
도 8은 제1 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 18은 제2 실시 형태에 있어서의 반도체 장치를 도시하는 단면도이다.
도 19는 제2 실시 형태에 있어서의 반도체 장치의 실장예를 도시하는 단면도이다.
도 20은 제1 변형예에 있어서의 반도체 장치의 실장예를 도시하는 단면도이다.
도 21은 제2 변형예에 있어서의 반도체 장치의 실장예를 도시하는 단면도이다.
도 22는 제2 변형예에 있어서의 저항값 측정부의 저항값을 측정할 때의 등가 회로도이다.
도 23은 제3 실시 형태에 있어서의 반도체 장치를 도시하는 단면도이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는 특별히 필요한 경우 이외에는 동일하거나 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 본원에서 설명되는 X 방향, Y 방향 및 Z 방향은 서로 교차하고, 서로 직교하고 있다. 본원에서는 Z 방향을 어떤 구조체의 상하 방향, 높이 방향 또는 두께 방향으로 하여 설명한다. 또한, 본원에서 사용되는 "평면도" 또는 "평면에서 볼 때" 등의 표현은, X 방향 및 Y 방향에 의해 구성되는 면을 "평면"으로 하고, 이 "평면"을 Z 방향으로부터 보는 것을 의미한다.
(제1 실시 형태)
<반도체 장치의 구조>
이하에 도 1및 도 2를 사용하여, 제1 실시 형태에 있어서의 반도체 장치(100)에 대하여 설명한다. 도 1은 반도체 장치(100)의 일부를 도시하는 평면도이며, 도 2는 도 1의 A-A 선을 따른 단면도이다. 반도체 장치(100)는 기판(10)의 상방에, 재배선(RW1, RW2), 기둥 형상 전극(PE1, PE2) 및 외부 접속용 단자(ET1, ET2)을 구비한 반도체 칩이다. 또한, 제1 실시 형태에 있어서의 반도체 장치(100)의 실장예는 WLCSP 구조로 하고 있다.
기판(10)은 그 내부에 집적 회로를 갖는다. 상기 집적 회로는 실리콘 등의 반도체 기판에 형성된 복수의 트랜지스터와, 상기 반도체 기판 상에 형성된 다층 배선층으로 구성된다. 또한, 기판(10)은 그 상면에 복수의 패드 전극(PD)을 갖고, 복수의 패드 전극을 덮는 절연막(IF1)을 갖는다. 복수의 패드 전극(PD)은 상기 다층 배선층의 최상층 배선의 일부이며, 최상층 배선 중, 절연막(IF1)의 개구부로부터 노출된 개소이다. 복수의 패드 전극(PD)은 알루미늄을 주체로 하는 도전성 막을 포함하고, 예를 들어 300 내지 1000 nm의 두께를 갖는다. 절연막(IF1)은 기판(10) 내부에 수분 등이 침입하는 것을 방지하기 위한 보호막이며, 예를 들어 질화 실리콘막 및 산화 실리콘막의 적층막이고, 예를 들어 300 내지 800 nm의 두께를 갖는다.
도 1 및 도 2에 도시된 바와 같이, 절연막(IF2)은 복수의 패드 전극(PD)을 덮고 있다. 절연막(IF2)은 예를 들어 감광성 폴리이미드막이고, 예를 들어 3 내지 10 ㎛의 두께를 갖는다. 절연막(IF2)에는 복수의 패드 전극(PD)의 상면에 도달하도록 복수의 개구부(OP)가 형성되어 있다.
재배선(RW1)은 개구부(OP)의 내부 및 절연막(IF2) 상에 형성되고, 또한, 패드 전극(PD)에 전기적으로 접속되어 있다. 반도체 장치(100)에는 복수의 재배선(RW1)이 설치되어 있으나, 여기서는 하나의 패드 전극(PD1)에 대하여 하나의 재배선(RW1)이 접속되어 있다. 재배선(RW2)은 절연막(IF2) 상에 형성되고, 또한, 재배선(RW1), 패드 전극(PD) 및 상기 집적 회로로부터 전기적으로 절연되어 있다. 재배선(RW1) 및 재배선(RW2)은 동일 층에 형성되고, 동일한 두께를 가지며, 예를 들어 1 ㎛ 이상, 10 ㎛ 이하의 두께를 갖는다.
재배선(RW1) 상에는 재배선(RW1)의 두께보다도 두꺼운 두께를 갖는 기둥 형상 전극(PE1)이 형성되어 있다. 재배선(RW2) 상에는 각각 RW2의 두께보다도 두꺼운 두께를 갖는 복수의 기둥 형상 전극(PE2)이 형성되어 있다. 기둥 형상 전극(PE1) 및 기둥 형상 전극(PE2)은 동일 층에 형성되고, 동일한 두께를 갖고, 예를 들어 10 ㎛ 이상, 50 ㎛ 이하의 두께를 갖는다. 또한, 재배선(RW1), 재배선(RW2), 기둥 형상 전극(PE1) 및 기둥 형상 전극(PE2)은 패드 전극(PD)을 구성하는 재료보다도 낮은 시트 저항값을 갖는 재료로 이루어지고, 예를 들어 구리를 주체로 하는 도전성 재료로 이루어진다.
절연막(IF) 상에는 기둥 형상 전극(PE1, PE2)의 각각의 상면을 노출시키도록, 재배선(RW1, RW2) 및 기둥 형상 전극(PE1, PE2)을 밀봉하는 밀봉 수지(MR)가 형성되어 있다. 밀봉 수지(MR)는 예를 들어 비 감광성 에폭시 수지이다. 밀봉 수지(MR)의 상면에는 연마 처리가 실시되어 있다. 이로 인해 기둥 형상 전극(PE1, PE2) 및 밀봉 수지(MR)의 각각의 상면은 평탄화되고, 편평하게 되어 있다.
기둥 형상 전극(PE1)의 상면 상에는 외부 접속용 단자(ET1)가 형성되고, 기둥 형상 전극(PE2)의 상면 상에는 외부 접속용 단자(ET2)가 형성되어 있다. 외부 접속용 단자(ET1, ET2)는 반도체 장치(100)와 다른 반도체 칩, 리드 프레임 또는 배선 기판 등에 전기적으로 접속시키기 위하여 설치되고, 예를 들어 땜납 볼과 같은 땜납을 주체로 하는 도전성 재료로 이루어진다. 평면에서 볼 때, 기둥 형상 전극(PE1)은 개구부(OP)와 다른 영역에 위치한다. 재배선(RW1)에 의해 포설함으로써, 패드 전극(PD)과 다른 위치에 외부 접속용 단자(ET1)를 설치할 수 있다.
패드 전극(PD), 재배선(RW1), 기둥 형상 전극(PE1) 및 외부 접속용 단자(ET1)는 서로 전기적으로 접속되고, 재배선(RW2), 기둥 형상 전극(PE2) 및 외부 접속용 단자(ET2)는 서로 전기적으로 접속되어 있다. 그러나, 재배선(RW2), 기둥 형상 전극(PE2) 및 외부 접속용 단자(ET2)는 패드 전극(PD), 재배선(RW1), 기둥 형상 전극(PE1) 및 외부 접속용 단자(ET1)로부터 전기적으로 절연되어 있다.
<측정 회로(20)에 대하여>
그런데, 제1 실시 형태에 있어서의 반도체 장치(100)는 영역(1A) 및 영역(2A)을 구비하고 있다. 영역(1A)은 기판(10)의 집적 회로용 배선 영역이며, 재배선(RW1)이 형성되는 영역이다. 영역(2A)은 반도체 장치(100)의 온도 측정용 배선 영역이며, 재배선(RW2)이 형성되는 영역이다.
도 1에 도시한 바와 같이, 재배선(RW2)은 2개의 단자간 접속부(RW2a) 및 2개의 단자간 접속부(RW2a)를 접속하는 저항값 측정부(RW2b)를 갖고 있다. 복수의 외부 접속용 단자(ET2) 중 2개의 외부 접속용 단자(ET2)는 일측 단자간 접속부(RW2a)에 전기적으로 접속되고, 또한, 시단부 단자(P1) 및 시단부 단자(P2)를 구성한다. 복수의 외부 접속용 단자(ET2) 중 다른 2개의 외부 접속용 단자(ET2)는 타측 단자간 접속부(RW2a)에 전기적으로 접속되고, 또한, 종단부 단자(P3) 및 종단부 단자(P4)를 구성한다.
이러한 재배선(RW2), 복수의 기둥 형상 전극(PE2) 및 복수의 외부 접속용 단자(ET2)(시단부 단자(P1, P2), 종단부 단자(P3, P4))는 측정 회로(20)를 구성하고 있다. 또한, 제1 실시 형태에서는 2개의 단자간 접속부(RW2a) 및 복수의 기둥 형상 전극(PE2)이, 저항값 측정부(RW2b)와 시단부 단자(P1, P2) 및 종단부 단자(P3, P4)를 연결하는 전기 경로를 구성하고 있다.
시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4)에 저항 측정기(30)를 전기적으로 접속함으로써, 저항값 측정부(RW2b)의 저항값(Ro)을 측정할 수 있다. 그리고, 측정된 저항값 측정부(RW2b)의 저항값(Ro)으로부터 저항값 측정부(RW2b)의 온도를 산출할 수 있다. 이하에, 그러한 산출 방법에 대하여 설명한다.
도 3은 저항값 측정부(RW2b)의 저항값(Ro)을 측정할 때의 등가 회로도이다. 측정 시에는 측정 회로(20)의 시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4)에, 저항 측정기(30) 및 직류 전원(31)이 전기적으로 접속된다. 측정 회로(20)는 4 단자 회로로 되어 있으므로, 측정 회로(20)의 배선 길이 및 접촉 저항 등을 배제하여, 저항값 측정부(RW2b)의 저항값(Ro)만을 측정할 수 있는 회로로 되어 있다. 즉, 제1 실시 형태에서는 2개의 단자간 접속부(RW2a) 및 복수의 기둥 형상 전극(PE2)이 전기 경로를 구성하고 있으나, 이 전류 경로의 저항값을 전체의 저항값에서 뺌으로써, 저항값 측정부(RW2b)의 저항값(Ro)만을 산출할 수 있다.
시단부 단자(P1)와 종단부 단자(P3) 사이의 저항값을 R13으로 하고, 시단부 단자(P2)와 종단부 단자(P4) 사이의 저항값을 R24로 하고, 시단부 단자(P1)와 시단부 단자(P2) 사이의 저항값을 R12로 하고, 종단부 단자(P3)와 종단부 단자(P4) 사이의 저항값을 R34로 했을 경우, 저항값(Ro)은 이하의 식 1에 의해 구해진다.
R0 = {(R13 + R24) - (R12 + R34)}/2 식 1
저항값(Ro)으로부터 저항값 측정부(RW2b)의 온도를 산출하기 위하여, 사전에 저항값(Ro)과 저항값 측정부(RW2b)의 온도와의 상관관계를 나타내는 데이터를 준비한다. 도 4는 그 데이터를 작성하기 위한 흐름도를 나타내고 있다.
먼저, 스텝 S1에서는 외부 가열에 의해 반도체 장치(100)의 온도를 상승시킨다. 예를 들어, 반도체 장치(100)를 항온조에 넣은 상태에서, 온도를 상승시키면서, 상술한 바와 같이, 저항값 측정부(RW2b)의 저항값(Ro)을 측정한다. 이때, 저항값(Ro)의 측정은, 줄 열에 의한 온도 상승이 없는 것과 같은 낮은 전류값(50 mmA 정도)의 전류를 측정 회로(20)에 흘림으로써 행해진다.
이어서, 스텝 S2에서는 복수의 온도점에서 취득된 저항값(Ro)을 기초로 하여, 최소 제곱법에 의해 이하의 식 2를 취득한다. 여기서, "y"는 저항값이고, "x"는 온도이며, "a" 및 "b"는 상수이다.
Y = ax + b 식 2
이어서, 스텝 S3에서는 상기 식 2에 의해 저항값 측정부(RW2b)의 저항값(Ro)과 저항값 측정부(RW2b)의 온도와의 상관관계를 나타내는 데이터를 얻는다.
스텝 S4는 반도체 장치(100)를 실제로 사용했을 때의 공정이다. 시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4)에 저항 측정기(30)에 접속하고, 기판(10) 내부의 집적 회로를 동작 시킴과 함께, 저항 측정기(30)에 의해 저항값(Ro)을 측정한다. 스텝 S3에서 얻어진 데이터를 참조함으로써, 측정된 저항값(Ro)으로부터 저항값 측정부(RW2b)의 온도를 산출할 수 있다.
도 5 내지 도 7은 본원 발명자들이 행한 실험 결과를 나타내는 데이터이다. 도 5 및 도 6은 도 4의 스텝 S3에 의해 얻어진 결과이다. 도 6은 도 5를 그래프화한 것이다. 여기서는, 저항값 측정부(RW2b)에 대하여, 두께를 5 ㎛, 폭을 20 ㎛, 길이를 1.51 mm로 하여 실험을 행하였다. 측정 회로(20)를 항온조 내에 설치하고, 열전대를 설치하여 온도를 측정하였다. 인가 전류는 50 mA의 정전류로 하였다.
도 5에 도시한 바와 같이, 항온조 내의 온도를 30℃, 70℃, 105℃, 140℃, 180℃로 변화시키고, 각 온도에 대한 전압을 측정하여 저항값(Ro)을 산출하였다. 도 6에 도시된 바와 같이, 최소 제곱법에 의해 근사 직선의 관계식을 산출한 결과, 상기 식 2가 "y = 0.0012x + 0.28"로 되고, 기울기(Ra2)가 0.9998로 되었다.
도 7은 저항값 측정부(RW2b)에 나란하도록 줄 열 발열용 배선을 설치하고, 줄 열 발열용 배선을 발열시켜 저항값 측정부(RW2b)로부터 온도를 측정한 결과를 나타낸다. 또한, 줄 열 발열용 배선에 대하여, 두께를 5 ㎛, 폭을 10 ㎛, 길이를 1.51 mm로 하여 실험을 행하였다. 또한, 저항값 측정부(RW2b)와 줄 열 발열용 배선과의 간격은 20 ㎛로 하였다.
줄 열 발열용 배선에, 200 mA, 400 mA, 600 mA, 800 mA의 전류를, 각각 10분씩 인가하였다. 전류를 인가함으로써 줄 열 발열용 배선이 발열되어 있을 때에, 인접하는 저항값 측정부(RW2b)의 저항값(Ro)을, 도 3의 등가 회로도로 측정하였다. 측정한 저항값(Ro)을 도 6의 식 2에 의해 온도로 변환하고, 그 온도를 도 7의 종축으로 하고 있다. 이상에 의해, 저항값 측정부(RW2b)에 의해 반도체 장치(100)의 내부 온도를 측정할 수 있는 것을 확인할 수 있었다.
이상과 같이, 제1 실시 형태에 따르면, 반도체 장치(100)가 측정 회로(20)를 구비하고 있음으로써, 저항값 측정부(RW2b)의 저항값(Ro)으로부터 저항값 측정부(RW2b)의 온도를 알 수 있다. 따라서, 기판(10) 내의 집적 회로를 동작시킴과 동시에, 반도체 장치(100)의 내부 온도를 알 수 있다. 즉, 저항값 측정부(RW2b)가 기판(10) 표면에 매우 가까운 위치에 설치되어 있으므로, 기판(10) 내부의 집적 회로로부터의 발열을 보다 정확하게 측정할 수 있다. 이로 인해 온도의 관리 또는 제어를 고정밀도로 행할 수 있다. 또한, 저항값 측정부(RW2b)를 발열이 우려되는 곳의 상부에 배치하면, 보다 정확하게 발열부의 온도를 측정하는 것이 가능해진다.
또한, 측정 회로(20)를 설치하는 데 있어서, 기판(10)의 사이즈를 크게 하지 않고, 또한, 패키지의 사이즈도 크게 하는 일없이 실현할 수 있다. 이상과 같이, 제1 실시 형태에 따르면, 반도체 장치의 미세화의 촉진을 방해하는 일없이 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제1 실시 형태에서는 측정 회로(20)가 하나 설치되어 있는 경우를 예시하였으나, 반도체 장치(100)에는 2개 이상의 측정 회로(20)가 설치되어 있어도 좋다. 그 경우, 반도체 장치(100) 내의 다른 곳에서도 온도를 측정하는 것이 가능해진다.
또한, 제1 실시 형태에 있어서의 측정 회로(20)는 반도체 장치(100)가 제품으로서 사용되는 경우뿐만 아니라, 각 특성을 평가하기 위한 평가용 반도체 장치에도 사용할 수 있다.
<반도체 장치의 제조 방법에 대하여>
이하, 도 8 내지 도 17을 사용하여, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 대하여 설명한다.
먼저, 도 8에 도시된 바와 같이, 집적 회로와, 그 상면에 패드 전극(PD)을 갖는 기판(10)을 준비한다. 기판(10)의 상면은 절연막(IF1)으로 덮여 있고, 절연막(IF1)의 개구부에 있어서 패드 전극(PD)이 노출되어 있다.
도 9에 도시된 바와 같이, 패드 전극(PD)을 덮도록, 절연막(IF1) 상에 절연막(IF2)을 형성한다. 절연막(IF2)은 예를 들어 감광성 폴리이미드막이며, 예를 들어 도포법에 의해 형성할 수 있다. 이어서, 절연막(IF2)에 대하여 선택적으로 노광 처리를 행함으로써, 절연막(IF2)을 패터닝한다. 이에 의해 절연막(IF2) 중에, 패드 전극(PD)의 상면에 도달하는 개구부(OP)를 형성한다. 그 후, 절연막(IF2)에 대하여 열처리를 실시함으로써, 절연막(IF2)을 경화시킨다.
도 10에 도시한 바와 같이, 개구부(OP)의 내부 및 절연막(IF) 상에 스퍼터링법을 사용하여 시드층(SD)을 형성한다. 시드층(SD)은 예를 들어 티타늄막과 같은 배리어 금속막과, 구리막으로 이루어진다. 또한, 시드층(SD)의 두께는 200 내지 800 nm정도이다. 이어서, 절연막(IF2) 상에 적어도 개구부(OP)를 개구하는 패턴을 갖는 레지스트 패턴(RP1)을 형성한다. 레지스트 패턴(RP1)은 도포법에 의해 레지스트막을 형성하고, 상기 레지스트막에 대하여 선택적으로 노광 처리를 행하고, 상기 레지스트막을 패터닝함으로써 형성된다.
도 11에 도시한 바와 같이, 개구부(OP)의 내부 및 절연막(IF2) 상에 패드 전극(PD1)에 전기적으로 접속되는 재배선(RW1)을 형성하고, 절연막(IF2) 상에 재배선(RW2)을 형성한다. 구체적으로는 전해 도금법에 의해 레지스트 패턴(RP1)으로부터 노출되어 있는 시드층(SD) 상에 재배선(RW1) 및 재배선(RW2)을 형성한다. 그 후, 예를 들어 박리액에 의한 용해에 의해 레지스트 패턴(RP1)을 제거한다.
또한, 이후의 설명에서는 재배선(RW1) 및 재배선(RW2)에 덮여 있는 시드층(SD)은 재배선(RW1) 및 재배선(RW2)의 일부로서 설명하고, 그 도시를 생략한다.
도 12에 도시된 바와 같이, 시드층(SD), 재배선(RW1) 및 재배선(RW2)의 각각의 상면 상에 적어도 재배선(RW1) 및 재배선(RW2)의 각각의 일부를 개구하는 패턴을 갖는 레지스트 패턴(RP2)을 형성한다. 레지스트 패턴(RP2)은 도포법에 의해 레지스트막을 형성하고, 상기 레지스트막에 대하여 선택적으로 노광 처리를 행하고, 상기 레지스트막을 패터닝함으로써 형성된다.
도 13에 도시된 바와 같이, 재배선(RW1) 상에 재배선(RW1)의 두께보다도 두꺼운 두께를 갖는 기둥 형상 전극(PE1)을 형성하고, 재배선(RW2) 상에 각각 재배선(RW2)의 두께보다도 두꺼운 두께를 갖는 복수의 기둥 형상 전극(PE2)을 형성한다. 구체적으로는 전해 도금법에 의해 레지스트 패턴(RP2)으로부터 노출되어 있는 재배선(RW1) 상에 기둥 형상 전극(PE1)을 형성하고, 레지스트 패턴(RP2)으로부터 노출되어 있는 재배선(RW2) 상에 기둥 형상 전극(PE2)을 형성한다.
도 14에 도시한 바와 같이, 예를 들어 박리액에 의한 용해에 의해 레지스트 패턴(RP2)을 제거한다. 이어서, 절연막(IF2) 상에 남겨져 있는 시드층(SD)에 대하여 습식 에칭 처리를 실시한다. 이에 의해 재배선(RW1) 및 재배선(RW2)으로부터 노출되어 있는 시드층(SD)이 제거된다.
도 15에 도시된 바와 같이, 기둥 형상 전극(PE1) 및 기둥 형상 전극(PE2)의 각각의 상면을 덮도록, 절연막(IF2) 상에 있어서, 재배선(RW1), 재배선(RW2), 기둥 형상 전극(PE1) 및 기둥 형상 전극(PE2)을 밀봉 수지(MR)에 의해 밀봉한다. 밀봉 수지(MR)는 예를 들어 스크린 인쇄법에 의해 형성된다. 또한, 밀봉 수지(MR)는 기둥 형상 전극(PE1) 및 기둥 형상 전극(PE2)의 각각의 상면으로부터 50 내지 100 ㎛ 정도의 위치까지 형성된다.
도 16에 도시된 바와 같이, 밀봉 수지(MR)에 대하여 연마 처리를 행함으로써, 기둥 형상 전극(PE1) 및 기둥 형상 전극(PE2)의 각각의 상면을 밀봉 수지(MR)로부터 노출시킨다. 이에 의해 기둥 형상 전극(PE1), 기둥 형상 전극(PE2) 및 밀봉 수지(MR)의 각각의 상면은 평탄화되고, 편평하게 된다.
도 17에 도시된 바와 같이, 기둥 형상 전극(PE1)의 상면 상에 외부 접속용 단자(ET1)를 형성하고, 기둥 형상 전극(PE2)의 상면 상에 외부 접속용 단자(ET2)를 형성한다. 외부 접속용 단자(ET)는 예를 들어 땜납 볼과 같은 땜납을 주체로 하는 도전성 재료로 이루어진다. 땜납 볼은, 예를 들어 땜납 페이스트를 인쇄한 후, 리플로우 처리를 행함으로써 형성할 수 있다. 그 후, 다이싱 라인(DL)을 따라 다이싱을 행함으로써 기판(10)이 개편화되어, 도 2에 도시되는 반도체 장치(100)가 복수개 취득된다.
이상에 의해 제1 실시 형태에 있어서의 반도체 장치(100)가 제조된다. 제1 실시 형태에 따르면, 반도체 장치(100)에 측정 회로(20)를 설치할 때에, 특수한 부품의 추가 또는 특수한 제조 공정의 추가를 행할 일이 없다. 따라서, 제1 실시 형태에 따르면, 반도체 장치(100)의 제조 비용을 억제할 수 있다.
(제2 실시 형태)
이하에 도 18 및 도 19를 사용하여, 제2 실시 형태에 있어서의 반도체 장치(100)에 대하여 설명한다. 또한, 이하에서는 주로 제1 실시 형태와의 차이점에 대하여 설명하고, 제1 실시 형태와 중복되는 점에 대한 설명은 생략한다.
제1 실시 형태에서는 단체(單體)로 반도체 패키지로서 사용할 수 있는 WLCSP 구조를 예시하였다. 제2 실시 형태에서는 재배선(RW1, RW2)이 형성된 기판(10)을, 리드 프레임 또는 배선 기판 등에 실장하는 경우를 예시한다.
도 18에 도시된 바와 같이, 재배선(RW1) 상에 기둥 형상 전극(PE1)이 형성되고, 재배선(RW2)에 기둥 형상 전극(PE2)이 형성되어 있다. 기둥 형상 전극(PE1)의 상면에 외부 접속용 단자(ET1)가 형성되고, 기둥 형상 전극(PE2)의 상면에 외부 접속용 단자(ET2)가 형성되어 있다. 제2 실시 형태에서는 외부 접속용 단자(ET1, ET2)는 땜납을 주체로 하는 도전성 재료로 이루어지고, 예를 들어 땜납 도금이다. 도금 처리 후에 리플로우 처리가 되어 있으므로, 땜납 도금은 반구 형상으로 되어 있다. 또한, 땜납 도금의 두께는 5 내지 50 ㎛ 정도이다.
또한, 재배선(RW1, RW2)을 덮도록, 절연막(IF2) 상에 절연막(IF3)이 형성되어 있다. 절연막(IF3)은 예를 들어 도포법에 의해 형성된 감광성 폴리이미드막이다. 또한, 절연막(IF3)은 필수가 아니고, 설치되어 있지 않아도 좋다.
도 19는 도 18의 실장예로서, QFN(Quad Flat No leaded package) 구조로 한 경우를 나타내고, 리드 프레임으로 형성된 복수의 리드 단자(LF1, LF2)를 사용한다. 외부 접속용 단자(ET1)에 리드 단자(LF1)가 전기적으로 접속되어 있고, 외부 접속용 단자(ET2)에 리드 단자(LF2)가 전기적으로 접속되어 있다.
제2 실시 형태에서는, 복수의 리드 단자(LF2)는 측정 회로(20)의 일부를 구성하고, 시단부 단자(P1, P2) 및 종단부 단자(P3, P4)를 구성한다. 즉, 복수의 리드 단자(LF2) 중 일측 단자간 접속부(RW2a)에 전기적으로 접속된 2개의 리드 단자(LF2)가 시단부 단자(P1) 및 시단부 단자(P2)를 구성하고, 복수의 리드 단자(LF2) 중 타측 단자간 접속부(RW2a)에 전기적으로 접속된 2개의 리드 단자(LF2)가 종단부 단자(P3) 및 종단부 단자(P4)를 구성한다.
또한, 2개의 단자간 접속부(RW2a), 복수의 기둥 형상 전극(PE2) 및 복수의 외부 접속용 단자(ET2)가, 저항값 측정부(RW2b)와 시단부 단자(P1, P2) 및 종단부 단자(P3, P4)를 연결하는 전기 경로를 구성한다.
또한, 밀봉 수지(MR)는 복수의 리드 단자(LF1) 및 복수의 리드 단자(LF2)의 각각의 상면을 노출시키도록, 재배선(RW1), 재배선(RW2), 복수의 외부 접속용 단자(ET1), 복수의 외부 접속용 단자(ET2), 복수의 리드 단자(LF1), 복수의 리드 단자(LF2) 및 기판(10)을 밀봉하고 있다.
제2 실시 형태에서도, 복수의 리드 단자(LF2)(시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4))에 저항 측정기(30)를 접속함으로써, 저항값 측정부(RW2b)의 저항값(Ro)을 측정할 수 있다.
(제1 변형예)
이하에 도 20을 사용하여, 제2 실시 형태의 다른 실장예에 대하여 설명한다. 도 20은 예를 들어 프린트 배선 기판 또는 코어리스 기판과 같은 배선 기판을 사용한 실장예를 나타내고 있다.
또한, 코어리스 기판(50) 상에는 기판(10)을 구비한 반도체 칩 이외에, 다른 전자 부품이 탑재되어 있는 경우도 있다. 제2 변형예에서는 그러한 경우의 반도체 모듈도 반도체 장치(100)로서 취급한다.
코어리스 기판(50)은 표면 및 이면을 갖고, 수지층과 배선층이 교대로 적층된 구조로 되어 있다. 코어리스 기판(50)은 주로, 수지층(IF4), 수지층(IF5), 복수의 표면 배선(51), 복수의 표면 배선(52), 복수의 이면 배선(53), 복수의 이면 배선(54), 복수의 외부 접속용 단자(55) 및 복수의 외부 접속용 단자(56)를 갖는다.
표면 배선(51, 52) 및 이면 배선(53, 54)은 예를 들어 구리를 주체로 하는 도전성 재료로 이루어지고, 예를 들어 도금법에 의해 형성되어 있다. 복수의 재배선(RW1, RW2), 기둥 형상 전극(PE1, PE2), 복수의 외부 접속용 단자(ET1, ET2), 복수의 이면 배선(53, 54) 및 기판(10)은 밀봉 수지(MR)에 의해 밀봉되어 있다. 수지층(IF4, IF5)은 예를 들어 에폭시 수지와 같은 수지 재료로 이루어진다. 또한, 수지층(IF4, IF5) 상에는 표면 배선(51, 52) 및 이면 배선(53, 54)의 일부를 덮는 솔더 레지스트가 설치되어 있으나, 여기서는 그 도시를 생략한다.
복수의 표면 배선(51) 및 복수의 표면 배선(52)은 코어리스 기판(50)의 표면측에 형성되어 있다. 복수의 이면 배선(53) 및 복수의 이면 배선(54)은 코어리스 기판(50)의 표면측에 형성되어 있다. 복수의 이면 배선(53)은 코어리스 기판(50)의 내부에 형성되어 있는 다른 배선 및 비아 등의 도전체를 통하여, 복수의 표면 배선(51)에 전기적으로 접속되어 있다. 복수의 이면 배선(54)은 코어리스 기판(50)의 내부에 형성되어 있는 다른 배선 및 비아 등의 도전체를 통하여, 복수의 표면 배선(52)에 전기적으로 접속되어 있다.
복수의 외부 접속용 단자(55)는 복수의 표면 배선(51) 상에 형성되고, 복수의 표면 배선(51)에 전기적으로 접속되어 있다. 복수의 외부 접속용 단자(56)는 복수의 표면 배선(52) 상에 형성되고, 복수의 표면 배선(52)에 전기적으로 접속되어 있다.
복수의 표면 배선(52), 복수의 이면 배선(54) 및 복수의 외부 접속용 단자(56)는 복수의 표면 배선(51), 복수의 이면 배선(53) 및 복수의 외부 접속용 단자(55)로부터 전기적으로 절연되어 있다. 복수의 이면 배선(53)은 복수의 외부 접속용 단자(ET1)에 전기적으로 접속되고, 복수의 이면 배선(54)은 복수의 외부 접속용 단자(ET2)에 전기적으로 접속되어 있다. 복수의 표면 배선(51), 복수의 이면 배선(53) 및 복수의 외부 접속용 단자(55)는 기판(10)의 집적 회로와 같은 반도체 칩 내부에 형성되어 있는 집적 회로에 전기적으로 접속하기 위하여 사용된다.
제1 변형예에서는 복수의 표면 배선(52), 복수의 이면 배선(54) 및 복수의 외부 접속용 단자(56)도 측정 회로(20)의 일부를 구성하고 있고, 복수의 외부 접속용 단자(56)가 시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4)를 구성한다. 즉, 복수의 외부 접속용 단자(56) 중 일측 단자간 접속부(RW2a)에 전기적으로 접속된 2개의 외부 접속용 단자(56)가 시단부 단자(P1) 및 시단부 단자(P2)를 구성하고, 복수의 외부 접속용 단자(56) 중 타측 단자간 접속부(RW2a)에 전기적으로 접속된 다른 2개의 외부 접속용 단자(56)가 종단부 단자(P3) 및 종단부 단자(P4)를 구성한다.
또한, 2개의 단자간 접속부(RW2a), 복수의 기둥 형상 전극(PE2), 복수의 외부 접속용 단자(ET2), 복수의 표면 배선(52) 및 복수의 이면 배선(54)이, 저항값 측정부(RW2b)와, 시단부 단자(P1, P2) 및 종단부 단자(P3, P4)를 연결하는 전기 경로를 구성한다.
제1 변형예에서도, 복수의 외부 접속용 단자(56)(시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4))에 저항 측정기(30)를 접속함으로써 저항값 측정부(RW2b)의 저항값(Ro)을 측정할 수 있다.
또한, 제1 변형예에서는 복수의 외부 접속용 단자(56)의 상호간 거리(피치)가, 복수의 외부 접속용 단자(ET2)의 상호간 거리(피치)보다도 크게 되어 있다. 예를 들어, 반도체 장치(100)를 마더보드 등에 탑재할 때에 복수의 외부 접속용 단자(ET2)의 피치가 작으면, 쇼트 불량 등의 문제를 야기할 우려가 있다. 제1 변형예와 같은 실장예를 적용하고, 복수의 외부 접속용 단자(56)의 피치를 크게 함으로써, 그러한 우려를 해소할 수 있다.
(제2 변형예)
이하에 도 21 및 도 22를 사용하여, 제2 실시 형태의 다른 실장예에 대하여 설명한다. 제2 변형예에서도 제1 변형예와 마찬가지로 코어리스 기판(50)을 사용하고 있고, 제2 변형예의 구조는 제1 변형예의 구조와 대략 동일하다. 그러나, 제2 변형예에서는 도 21에 도시된 바와 같이, 재배선(RW2)을 사용한 측정 회로(20)가 설치되어 있지 않고, 코어리스 기판(50)에 측정 회로(20)와는 상이한 다른 저항값 측정용 측정 회로(21)가 설치되어 있다.
이러한 측정 회로(21)는 복수의 표면 배선(57), 이면 배선(58) 및 복수의 외부 접속용 단자(59)에 의해 구성된다. 복수의 표면 배선(57), 이면 배선(58) 및 복수의 외부 접속용 단자(59)는 복수의 표면 배선(51), 복수의 이면 배선(53) 및 복수의 외부 접속용 단자(55)와는 다른 영역에 형성되고, 이들로부터 전기적으로 절연되어 있다.
도 22는 측정 회로(21)의 등가 회로를 나타내고 있다. 상세하게 도시하고 있지는 않으나, 이면 배선(58)이 재배선(RW2)과 동일한 기능을 갖는 구성으로 되어 있다. 이면 배선(58)은 2개의 단자간 접속부(58a) 및 2개의 단자간 접속부(58a)를 접속하는 저항값 측정부(58b)를 갖고 있다. 복수의 외부 접속용 단자(59) 중 2개의 외부 접속용 단자(59)는 일측 단자간 접속부(58a)에 전기적으로 접속되고, 또한, 시단부 단자(P5) 및 시단부 단자(P6)를 구성한다. 복수의 외부 접속용 단자(59) 중 다른 2개의 외부 접속용 단자(59)는 타측 단자간 접속부(58a) 상에 전기적으로 접속되고, 또한, 종단부 단자(P7) 및 종단부 단자(P8)를 구성한다.
제2 변형예에서는 2개의 단자간 접속부(58a)와 복수의 표면 배선(57)과 코어리스 기판(50)의 내부에 형성되어 있는 다른 배선 및 비아 등의 도전체가, 저항값 측정부(58b)와 시단부 단자(P5, P6) 및 종단부 단자(P7, P8)를 연결하는 전기 경로를 구성하고 있다.
시단부 단자(P5), 시단부 단자(P6), 종단부 단자(P7) 및 종단부 단자(P8)에 저항 측정기(30)를 전기적으로 접속함으로써, 저항값 측정부(58b)의 저항값(Ro)을 측정할 수 있다. 그리고, 도 4의 흐름도와 같은 수단을 행함으로써, 측정된 저항값 측정부(58b)의 저항값(Ro)으로부터 저항값 측정부(58b)의 온도를 산출할 수 있다.
제2 변형예의 코어리스 기판(50)을 사용함으로써 재배선(RW2)을 사용한 측정 회로(20)가 없다 하더라도, 반도체 장치(100)의 내부 온도를 측정할 수 있다. 그로 인해 예를 들어 재배선(RW1, RW2) 등이 형성되어 있지 않고, 또한, 패드 전극(PD) 상에 범프 전극이 직접 형성된 것과 같은 반도체 장치에도 제2 변형예를 적용할 수 있다. 따라서, 웨이퍼 상태에서의 조달 또는 가공이 곤란한 단체의 반도체 칩 또는 화합물 반도체 등의 특수 재료를 사용한 반도체 칩에 대해서도 제2 변형예를 적용함으로써, 반도체 칩의 내부 온도를 측정하는 것이 가능하게 된다.
또한, 제1 변형예(도 20)와 같이 재배선(RW2)을 사용한 측정 회로(20)를 설치하고, 측정 회로(20)와는 다른 장소에 제2 변형예의 측정 회로(21)를 설치할 수도 있다. 그 경우, 반도체 장치(100)의 내부 중 다른 개소에서의 온도를 동시에 측정할 수 있다. 즉, 제2 변형예에 따르면, 반도체 장치(100)의 내부 온도를 측정하기 위한 회로는 코어리스 기판(50)의 측정 회로(21)만으로 된 경우도 있고, 측정 회로(21)와 재배선(RW2)을 사용한 측정 회로(20)를 병용하는 경우도 있다.
(제3 실시 형태)
이하에 도 23을 사용하여, 제3 실시 형태에 있어서의 반도체 장치(100)에 대하여 설명한다. 또한, 이하에서는 주로 제1 실시 형태와의 차이점에 대하여 설명하고, 제1 실시 형태와 중복하는 점에 대한 설명은 생략한다.
제3 실시 형태에서는 기둥 형상 전극(PE1, PE2)이 형성되어 있지 않고, 외부 접속용 단자(ET1)는 재배선(RW1) 상에 직접 형성되고, 복수의 외부 접속용 단자(ET2)는 각각 재배선(RW2) 상에 직접 형성되어 있다.
재배선(RW1, RW2)을 덮도록, 절연막(IF2) 상에 절연막(IF3)이 형성되어 있다. 절연막(IF3)은 예를 들어 도포법에 의해 형성된 감광성 폴리이미드막이다. 절연막(IF3)의 일부에는 복수의 개구부가 설치되고, 복수의 개구부로부터 노출된 영역에, 외부 접속용 단자(ET1, ET2)가 형성되어 있다. 제3 실시 형태에 있어서의 외부 접속용 단자(ET1, ET2)는 땜납을 주체로 하는 도전성 재료로 이루어지고, 예를 들어 땜납 범프와, 땜납 범프 아래에 형성된 금속막과의 적층막으로 이루어진다. 또한, 땜납 범프의 직경은 50 내지 250 ㎛ 정도이다.
제3 실시 형태에서는, 재배선(RW2) 및 복수의 외부 접속용 단자(ET2)가 측정 회로(20)를 구성하고 있다. 제3 실시 형태에서도, 복수의 외부 접속용 단자(ET2)(시단부 단자(P1), 시단부 단자(P2), 종단부 단자(P3) 및 종단부 단자(P4))에 저항 측정기(30)를 접속함으로써, 저항값 측정부(RW2b)의 저항값(Ro)을 측정할 수 있다.
또한, 제2 실시 형태, 제1 변형예 및 제2 변형예의 각 실장예에서는, 도 18에 도시하는 기둥 형상 전극(PE1, PE2)을 구비한 구조를 사용하였으나, 제2 실시 형태, 제1 변형예 및 제2 변형예에, 제3 실시 형태의 구조를 적용해도 좋다.
이상, 본 발명을 실시 형태에 기초하여 구체적으로 설명하였으나, 본 발명은 이 실시 형태에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경할 수 있다.
10: 기판
20, 21: 측정 회로
30: 저항 측정기
31: 직류 전원
50: 코어리스 기판(배선 기판)
51, 52, 57: 표면 배선
53, 54, 58: 이면 배선
55, 56, 59: 외부 접속용 단자
58a: 단자간 접속부
58b: 저항값 측정부
100: 반도체 장치
1A: 영역(집적 회로용 배선 영역)
2A: 영역(온도 측정용 배선 영역)
DL: 다이싱 라인
ET1, ET2: 외부 접속용 단자
IF1 내지 IF3: 절연막
IF4, IF5: 수지층
LF1, LF2: 리드 단자
MR: 밀봉 수지
OP: 개구부
P1, P2, P5, P6: 시단부 단자
P3, P4, P7, P8: 종단부 단자
PD: 패드 전극
PE1, PE2: 기둥 형상 전극
PR1, RP2: 레지스트 패턴
RW1, RW2: 재배선
RW2a: 단자간 접속부
RW2b: 저항값 측정부
SD: 시드층
20, 21: 측정 회로
30: 저항 측정기
31: 직류 전원
50: 코어리스 기판(배선 기판)
51, 52, 57: 표면 배선
53, 54, 58: 이면 배선
55, 56, 59: 외부 접속용 단자
58a: 단자간 접속부
58b: 저항값 측정부
100: 반도체 장치
1A: 영역(집적 회로용 배선 영역)
2A: 영역(온도 측정용 배선 영역)
DL: 다이싱 라인
ET1, ET2: 외부 접속용 단자
IF1 내지 IF3: 절연막
IF4, IF5: 수지층
LF1, LF2: 리드 단자
MR: 밀봉 수지
OP: 개구부
P1, P2, P5, P6: 시단부 단자
P3, P4, P7, P8: 종단부 단자
PD: 패드 전극
PE1, PE2: 기둥 형상 전극
PR1, RP2: 레지스트 패턴
RW1, RW2: 재배선
RW2a: 단자간 접속부
RW2b: 저항값 측정부
SD: 시드층
Claims (15)
- 그 내부에 집적 회로를 갖고, 또한, 그 상면에 상기 집적 회로에 전기적으로 접속된 패드 전극을 갖는 기판과,
상기 패드 전극을 덮도록 상기 기판의 상면에 형성된 절연막과,
상기 패드 전극의 상면에 도달하도록 상기 절연막 중에 형성된 개구부와,
상기 개구부의 내부 및 상기 절연막 상에 형성되고, 또한, 상기 패드 전극에 전기적으로 접속된 제1 재배선과,
상기 제1 재배선 상에 형성되고, 또한, 상기 제1 재배선에 전기적으로 접속된 제1 외부 접속용 단자와,
상기 절연막 상에 형성되고, 또한, 상기 제1 재배선, 상기 패드 전극 및 상기 집적 회로로부터 전기적으로 절연된 제2 재배선과,
상기 제2 재배선 상에 형성되고, 또한, 상기 제2 재배선에 전기적으로 접속된 복수의 제2 외부 접속용 단자를 구비하고,
상기 제2 재배선 및 상기 복수의 제2 외부 접속용 단자는 저항값 측정용 제1 측정 회로를 구성하고 있는, 반도체 장치. - 제1항에 있어서,
상기 제2 재배선은 제1 단자간 접속부, 제2 단자간 접속부 및 상기 제1 단자간 접속부와 상기 제2 단자간 접속부를 접속하는 제1 저항값 측정부를 갖고,
상기 복수의 제2 외부 접속용 단자 중 2개의 상기 제2 외부 접속용 단자는 상기 제1 단자간 접속부에 전기적으로 접속되고, 또한, 제1 시단부 단자 및 제2 시단부 단자를 구성하고,
상기 복수의 제2 외부 접속용 단자 중 다른 2개의 상기 제2 외부 접속용 단자가 상기 제2 단자간 접속부에 전기적으로 접속되고, 또한, 제3 종단부 단자 및 제4 종단부 단자를 구성하고,
상기 제1 시단부 단자, 상기 제2 시단부 단자, 상기 제3 종단부 단자 및 상기 제4 종단부 단자에 저항 측정기를 전기적으로 접속함으로써, 상기 제1 저항값 측정부의 저항값을 측정할 수 있는, 반도체 장치. - 제2항에 있어서,
상기 제1 저항값 측정부의 저항값과 상기 제1 저항값 측정부의 온도와의 상관관계를 나타내는 데이터를 참조함으로써, 상기 저항 측정기에 의해 측정된 상기 제1 저항값 측정부의 저항값으로부터 상기 제1 저항값 측정부의 온도를 산출할 수 있는, 반도체 장치. - 제2항에 있어서,
상기 제1 시단부 단자와 상기 제3 종단부 단자 사이의 저항값을 R13으로 하고, 상기 제2 시단부 단자와 상기 제4 종단부 단자 사이의 저항값을 R24로 하고, 상기 제1 시단부 단자와 상기 제2 시단부 단자 사이의 저항값을 R12로 하고, 상기 제3 종단부 단자와 상기 제4 종단부 단자 사이의 저항값을 R34로 했을 경우, 상기 제1 저항값 측정부의 저항값은 {(R13 + R24) - (R12 + R34)}/2에 의해 구해지는, 반도체 장치. - 제1항에 있어서,
상기 제1 재배선 상에 형성되고, 또한, 상기 제1 재배선 및 상기 제1 외부 접속용 단자에 전기적으로 접속된 제1 기둥 형상 전극과,
상기 제2 재배선 상에 형성되고, 또한, 상기 제2 재배선 및 상기 복수의 제2 외부 접속용 단자에 전기적으로 접속된 복수의 제2 기둥 형상 전극과,
상기 제1 기둥 형상 전극 및 상기 복수의 제2 기둥 형상 전극의 각각의 상면을 노출시키도록, 상기 제1 재배선, 상기 제2 재배선, 상기 제1 기둥 형상 전극 및 상기 복수의 제2 기둥 형상 전극을 밀봉하는 밀봉 수지를 더 구비하고,
상기 제1 외부 접속용 단자는 상기 제1 기둥 형상 전극의 상면 상에 형성되고,
상기 복수의 제2 외부 접속용 단자는 각각 상기 복수의 제2 기둥 형상 전극의 상면 상에 형성되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제1 외부 접속용 단자는 상기 제1 재배선 상에 직접 형성되고,
상기 복수의 제2 외부 접속용 단자는 각각 상기 제2 재배선 상에 직접 형성되어 있는, 반도체 장치. - 제1항에 있어서,
상기 제1 외부 접속용 단자에 전기적으로 접속된 제1 리드 단자와,
상기 복수의 제2 외부 접속용 단자에 전기적으로 접속된 복수의 제2 리드 단자와,
상기 제1 리드 단자 및 상기 복수의 제2 리드 단자의 각각의 상면을 노출시키도록, 상기 제1 재배선, 상기 제2 재배선, 상기 제1 외부 접속용 단자, 상기 복수의 제2 외부 접속용 단자, 상기 제1 리드 단자, 상기 복수의 제2 리드 단자 및 상기 기판을 밀봉하는 밀봉 수지를 더 구비하고,
상기 제2 재배선, 상기 복수의 제2 외부 접속용 단자 및 상기 복수의 제2 리드 단자는 상기 제1 측정 회로를 구성하고 있는, 반도체 장치. - 제7항에 있어서,
상기 제2 재배선은 제1 단자간 접속부, 제2 단자간 접속부 및 상기 제1 단자간 접속부와 상기 제2 단자간 접속부를 접속하는 제1 저항값 측정부를 갖고,
상기 복수의 제2 외부 접속용 단자 중 2개의 상기 제2 외부 접속용 단자는 상기 제1 단자간 접속부에 전기적으로 접속되고,
상기 복수의 제2 외부 접속용 단자 중 다른 2개의 상기 제2 외부 접속용 단자가 상기 제2 단자간 접속부에 전기적으로 접속되고,
상기 복수의 제2 리드 단자 중 상기 제1 단자간 접속부에 전기적으로 접속된 2개의 상기 제2 리드 단자가, 제1 시단부 단자 및 제2 시단부 단자를 구성하고,
상기 복수의 제2 리드 단자 중 상기 제2 단자간 접속부에 전기적으로 접속된 다른 2개의 상기 제2 리드 단자가, 제3 종단부 단자 및 제4 종단부 단자를 구성하고,
상기 제1 시단부 단자, 상기 제2 시단부 단자, 상기 제3 종단부 단자 및 상기 제4 종단부 단자에 저항 측정기를 전기적으로 접속함으로써, 상기 제1 저항값 측정부의 저항값을 측정할 수 있는, 반도체 장치. - 제1항에 있어서,
표면 및 이면을 갖는 배선 기판을 더 구비하고,
상기 배선 기판은,
상기 배선 기판의 표면측에 형성된 제1 표면 배선 및 복수의 제2 표면 배선과,
상기 배선 기판의 이면측에 형성되고, 또한, 상기 제1 표면 배선에 전기적으로 접속된 제1 이면 배선과,
상기 배선 기판의 이면측에 형성되고, 또한, 상기 복수의 제2 표면 배선에 전기적으로 접속된 복수의 제2 이면 배선과,
상기 제1 표면 배선 상에 형성되고, 또한, 상기 제1 표면 배선에 전기적으로 접속된 제3 외부 접속용 단자와,
상기 복수의 제2 표면 배선 상에 형성되고, 또한, 상기 복수의 제2 표면 배선에 전기적으로 접속된 복수의 제4 외부 접속용 단자를 갖고,
상기 제1 재배선, 상기 제2 재배선, 상기 제1 외부 접속용 단자, 상기 복수의 제2 외부 접속용 단자, 상기 제1 이면 배선, 상기 복수의 제2 이면 배선 및 상기 기판은 밀봉 수지에 의해 밀봉되고,
상기 복수의 제2 표면 배선, 상기 복수의 제2 이면 배선 및 상기 복수의 제4 외부 접속용 단자는 상기 제1 표면 배선, 상기 제1 이면 배선 및 상기 제3 외부 접속용 단자로부터 전기적으로 절연되고,
상기 제1 이면 배선은 상기 제1 외부 접속용 단자에 전기적으로 접속되고,
상기 복수의 제2 이면 배선은 상기 복수의 제2 외부 접속용 단자에 전기적으로 접속되고,
상기 제2 재배선, 상기 복수의 제2 외부 접속용 단자, 상기 복수의 제2 표면 배선, 상기 복수의 제2 이면 배선 및 상기 복수의 제4 외부 접속용 단자는 상기 제1 측정 회로를 구성하고 있는, 반도체 장치. - 제9항에 있어서,
상기 제2 재배선은 제1 단자간 접속부, 제2 단자간 접속부 및 상기 제1 단자간 접속부와 상기 제2 단자간 접속부를 접속하는 제1 저항값 측정부를 갖고,
상기 복수의 제2 외부 접속용 단자 중 2개의 상기 제2 외부 접속용 단자는 상기 제1 단자간 접속부에 전기적으로 접속되고,
상기 복수의 제2 외부 접속용 단자 중 다른 2개의 상기 제2 외부 접속용 단자가 상기 제2 단자간 접속부에 전기적으로 접속되고,
상기 복수의 제4 외부 접속용 단자 중 상기 제1 단자간 접속부에 전기적으로 접속된 2개의 상기 제4 외부 접속용 단자가, 제1 시단부 단자 및 제2 시단부 단자를 구성하고,
상기 복수의 제4 외부 접속용 단자 중 상기 제2 단자간 접속부에 전기적으로 접속된 다른 2개의 상기 제4 외부 접속용 단자가, 제3 종단부 단자 및 제4 종단부 단자를 구성하고,
상기 제1 시단부 단자, 상기 제2 시단부 단자, 상기 제3 종단부 단자 및 상기 제4 종단부 단자에 저항 측정기를 전기적으로 접속함으로써, 상기 제1 저항값 측정부의 저항값을 측정할 수 있는, 반도체 장치. - 제9항에 있어서,
상기 복수의 제4 외부 접속용 단자의 상호간 거리는 상기 복수의 제2 외부 접속용 단자의 상호간 거리보다도 큰, 반도체 장치. - 제9항에 있어서,
상기 배선 기판은
상기 배선 기판의 표면측에 형성된 복수의 제3 표면 배선과,
상기 배선 기판의 이면측에 형성되고, 또한, 상기 복수의 제3 표면 배선에 전기적으로 접속된 제3 이면 배선과,
상기 복수의 제3 표면 배선 상에 형성되고, 또한, 상기 복수의 제3 표면 배선에 전기적으로 접속된 복수의 제5 외부 접속용 단자를 더 갖고,
상기 복수의 제3 표면 배선, 상기 제3 이면 배선 및 상기 복수의 제5 외부 접속용 단자는 상기 제1 표면 배선, 상기 제1 이면 배선, 상기 제3 외부 접속용 단자, 상기 복수의 제2 표면 배선, 상기 복수의 제2 이면 배선 및 상기 복수의 제4 외부 접속용 단자로부터 전기적으로 절연되고,
상기 복수의 제3 표면 배선, 상기 제3 이면 배선 및 상기 복수의 제5 외부 접속용 단자는 상기 제1 측정 회로와는 다른 저항값 측정용 제2 측정 회로를 구성하고 있는, 반도체 장치. - 제12항에 있어서,
상기 제3 이면 배선은 제3 단자간 접속부, 제4 단자간 접속부 및 상기 제3 단자간 접속부와 상기 제4 단자간 접속부를 접속하는 제2 저항값 측정부를 갖고,
상기 복수의 제5 외부 접속용 단자 중 2개의 상기 제5 외부 접속용 단자는 상기 제3 단자간 접속부에 전기적으로 접속되고, 또한, 제5 시단부 단자 및 제6 시단부 단자를 구성하고,
상기 복수의 제5 외부 접속용 단자 중 다른 2개의 상기 제5 외부 접속용 단자가 상기 제4 단자간 접속부에 전기적으로 접속되고, 또한, 제7 종단부 단자 및 제8 종단부 단자를 구성하고,
상기 제5 시단부 단자, 상기 제6 시단부 단자, 상기 제7 종단부 단자 및 상기 제8 종단부 단자에 저항 측정기를 전기적으로 접속함으로써, 상기 제2 저항값 측정부의 저항값을 측정할 수 있는, 반도체 장치. - 표면 및 이면을 갖는 배선 기판이며,
상기 배선 기판의 표면측에 형성된 제1 표면 배선 및 복수의 제3 표면 배선과,
상기 배선 기판의 이면측에 형성되고, 또한, 상기 제1 표면 배선에 전기적으로 접속된 제1 이면 배선과,
상기 배선 기판의 이면측에 형성되고, 또한, 상기 복수의 제3 표면 배선에 전기적으로 접속된 제3 이면 배선과,
상기 제1 표면 배선 상에 형성되고, 또한, 상기 제1 표면 배선에 전기적으로 접속된 제3 외부 접속용 단자와,
상기 복수의 제3 표면 배선 상에 형성되고, 또한, 상기 복수의 제3 표면 배선에 전기적으로 접속된 복수의 제5 외부 접속용 단자를 갖고,
상기 복수의 제3 표면 배선, 상기 제3 이면 배선 및 상기 복수의 제5 외부 접속용 단자는 상기 제1 표면 배선, 상기 제1 이면 배선 및 상기 제3 외부 접속용 단자로부터 전기적으로 절연되고,
상기 제1 표면 배선, 상기 제1 이면 배선 및 제3 외부 접속용 단자는 반도체 칩의 내부에 형성되어 있는 집적 회로에 전기적으로 접속하기 위하여 사용되고,
상기 복수의 제3 표면 배선, 상기 제3 이면 배선 및 상기 복수의 제5 외부 접속용 단자는 저항값 측정용 제2 측정 회로를 구성하고 있는, 배선 기판. - 제14항에 있어서,
상기 제3 이면 배선은 제3 단자간 접속부, 제4 단자간 접속부 및 상기 제3 단자간 접속부와 상기 제4 단자간 접속부를 접속하는 제2 저항값 측정부를 갖고,
상기 복수의 제5 외부 접속용 단자 중 2개의 상기 제5 외부 접속용 단자는 상기 제3 단자간 접속부에 전기적으로 접속되고, 또한, 제5 시단부 단자 및 제6 시단부 단자를 구성하고,
상기 복수의 제5 외부 접속용 단자 중 다른 2개의 상기 제5 외부 접속용 단자가 상기 제4 단자간 접속부 상에 전기적으로 접속되고, 또한, 제7 종단부 단자 및 제8 종단부 단자를 구성하고,
상기 제5 시단부 단자, 상기 제6 시단부 단자, 상기 제7 종단부 단자 및 상기 제8 종단부 단자에 저항 측정기를 전기적으로 접속함으로써, 상기 제2 저항값 측정부의 저항값을 측정할 수 있는, 배선 기판.
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Patent Citations (3)
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|---|---|---|---|---|
| JPS5144559U (ko) | 1974-09-27 | 1976-04-01 | ||
| JP2003188313A (ja) | 2001-12-20 | 2003-07-04 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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