KR20240031533A - 반도체 장치 제조 방법 - Google Patents

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KR20240031533A
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forming
trench
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amine
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한훈
황병근
성영훈
조윤정
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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은, 제1 표면을 가지고, 산(acid)을 비포함하고 금속 물질을 포함하는 제1 층을 형성하고, 제1 층 상에, 제1 표면을 노출하는 트렌치를 포함하고, 트렌치 내에서 제1 표면과 교차하는 제2 표면을 가지고, 산 및 유기 물질을 포함하는 제2 층을 형성하고, 알콕시(alkoxy)기 및 실리콘을 포함하는 제1 전구체를 제공하고, 트렌치 내에서 제2 표면 상에, 실리콘 산화물을 포함하는 제3 층을 형성하는 것을 포함하고, 제3 층은 트렌치 내에서 제1 표면의 일부와 접촉한다.

Description

반도체 장치 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 집적화된 소자들을 전기적으로 분리하는 기술이 중요시되고 활성화되고 있다. 스케일링된 소자에서 사용되는 분리 기술 역시 초미세화를 요구하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 선택적 증착을 이용한 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 제1 표면을 가지고, 산(acid)을 비포함하고 금속 물질을 포함하는 제1 층을 형성하고, 제1 층 상에, 제1 표면을 노출하는 트렌치를 포함하고, 트렌치 내에서 제1 표면과 교차하는 제2 표면을 가지고, 산 및 유기 물질을 포함하는 제2 층을 형성하고, 알콕시(alkoxy)기 및 실리콘을 포함하는 제1 전구체를 제공하고, 트렌치 내에서 제2 표면 상에, 실리콘 산화물을 포함하는 제3 층을 형성하는 것을 포함하고, 제3 층은 트렌치 내에서 제1 표면의 일부와 접촉한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 티타늄 질화물층 상에, 산-전구체 및 아민을 포함하는 유기층을 형성하고, 유기층을 식각하여 티타늄 질화물층을 노출시키는 트렌치를 형성하고, 알콕시기 및 실리콘을 포함하는 제1 전구체를 제공하고, 유기층 상에 실리콘 산화물층을 형성하는 것을 포함하고, 실리콘 산화물층을 형성하는 것은, 유기층으로부터 발생된 수소 이온과 제1 전구체가 실라놀을 포함하는 제1 물질을 형성하고, 제1 물질과 유기층의 아민이 실록세인(siloxane)을 포함하는 제2 물질을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 제1 영역의 기판 상에 제1 시트 패턴을 형성하고, 제2 영역의 기판 상에 제2 시트 패턴을 형성하고, 기판 상에, 제1 시트 패턴과 제2 시트 패턴을 감싸는 일함수 금속층을 형성하고, 기판 상에, 제1 시트 패턴 및 제2 시트 패턴을 덮고, 산-전구체 및 아민을 포함하는 희생층을 형성하고, 제1 시트 패턴과 제2 시트 패턴 사이에, 희생층을 관통하는 트렌치를 형성하고, 트렌치는 일함수 금속층을 노출하고, 희생층 상에 실리콘 산화물을 포함하는 보호막을 형성하는 것을 포함하고, 보호막은 희생층의 표면을 덮고, 트렌치 내에서 일함수 금속층은 보호막 사이로 노출된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 순서도이다.
도 2 내지 도 4는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 5 및 도 6은 다른 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 7은 또다른 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
도 8 내지 도 18은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 순서도이다. 도 2 내지 도 4는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 1 및 도 2를 참조하면, 제1 층(10)을 형성하고, 이어서 제2 층(20)을 형성한다(S100).
제1 층(10)은 금속 물질 또는 무기 물질을 포함할 수 있다. 예를 들어, 제1 층(10)은 티타늄 질화물(TiN)을 포함할 수 있다.
제2 층(20)은 유기 물질을 포함할 수 있다. 제2 층(20)은 유기층일 수 있다. 제2 층(20)은 산-전구체를 포함할 수 있다. 산-전구체를 포함하는 제2 층(20)은 열, 빛, 전자기파 등의 자극에 의하여 산 또는 수소 양이온을 방출할 수 있다. 예를 들어, 제2 층(20)은 갭필 절연층(gap filling insulating film), 건식 식각 저항층(dry etch resistance layer), 습식 식각 저항층(wet etch resistance layer) 또는 포토레지스트일 수 있지만, 이에 한정되는 것은 아니다.
제1 층(10) 상에 제2 층(20)이 제공될 수 있다. 제2 층(20)은 제1 층(10)의 상면을 덮을 수 있다.
도 1 및 도 3을 참조하면, 제2 층(20)을 관통하고, 제1 층(10)의 제1 표면(10US)을 노출하는 제1 트렌치(TR1)가 형성될 수 있다. 노출된 제1 층(10)의 제1 표면(10US)은 제1 트렌치(TR1)의 바닥면일 수 있다. 즉, 제2 층(20)은 제1 표면(10US)을 노출하는 제1 트렌치(TR1)를 포함할 수 있다.
제2 층(20)을 제2 방향(D2)으로 식각하여 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)는 제2 층(20)의 제2 표면(20SW)을 노출할 수 있다. 예를 들어, 제2 층(20)의 제2 표면(20SW)은 제2 층(20)의 측벽 또는 제1 트렌치(TR1)의 측벽일 수 있다.
몇몇 실시예에서, 제1 층(10)의 제1 표면(10US)은 제1 방향(D1)으로 연장되고, 제2 층(20)의 제2 표면(20SW)은 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 교차할 수 있다. 제1 방향(D1)과 제2 방향(D2)은 실질적으로 서로 수직일 수 있다.
제1 층(10)의 제1 표면(10US)은 표면 전처리 공정, 예를 들어, 건식 식각 공정, 습식 식각 공정, 또는 습식 세정 공정 등을 통해 히드록시기 또는 아민기를 포함할 수 있다. 또한, 제1 층(10)의 제1 표면(10US)은 금속, 또는 금속과 유기 고분자의 조합을 포함할 수도 있다. 예를 들어, 제1 층(10)의 제1 표면(10US)은 타이타늄 질화물(TiN) 및 유기 고분자의 조합을 포함하고, 건식 식각 공정, 습식 식각 공정, 또는 습식 세정 공정 등을 통해 히드록시기 또는 아민기를 포함할 수 있다.
제2 층(20)은 산-전구체를 포함할 수 있다. 제2 층(20)에 열, 빛, 전자기파 등의 자극이 인가되면, 제2 층(20)은 산 또는 수소 이온(H+)을 발생시킬 수 있다. 제2 층(20)의 제2 표면(20SW)은 표면 전처리 공정, 예를 들어, 건식 식각 공정, 습식 식각 공정, 또는 습식 세정 공정 등을 통해 히드록시기 또는 아민기를 포함할 수 있다.
이어서, 제2 층(20)이 아민을 포함하는 경우(S300), 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체를 제공한다(S500).
예를 들어, 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체는 테트라메틸 오소실리케이트(tetramethyl orthosilicate), (3-mercaptopropyl)trimethoxysilane, (3-mercaptopropyl)triethoxysilane, 테트라에틸 오소실리케이트(tetraethyl orthosilicate) 등을 포함할 수 있다.
알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체는 아민을 포함할 수 있다. 예를 들어, 아민을 포함하는 제1 전구체는 실리콘 원자에 연결된 아민을 포함할 수 있다. 다른 예를 들어, 아민을 포함하는 제1 전구체는 실리콘 원자에 연결되지 않은 아민을 포함할 수 있다. 즉, 아민을 포함하는 제1 전구체는 Si-N 결합을 포함하지 않을 수 있다. 한편, 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체는 아민을 포함하지 않을 수 있다.
다시 도 1을 참조하면, 제2 층(20)이 아민을 포함하지 않는 경우(S300), 아민을 제공한다(S400).
예를 들어, 아민은 3-아미노프로필트리메톡시실란((3-Aminopropyl)trimethoxysilane), 3-아미노프로필트리에톡시실란 ((3-Aminopropyl)triethoxysilane), 1,1-Dimethoxy-N-N-N'-N'-tetramethylsilanediamine 등을 포함하는 전구체를 통해 제공될 수 있다.
아민을 포함하는 제2 전구체는 Si-N 결합을 포함할 수 있다. 제2 전구체가 포함하는 아민은 실리콘 원자와 연결될 수 있다. 아민을 포함하는 제3 전구체는 Si-N 결합을 포함하지 않을 수 있다. 제3 전구체가 포함하는 아민은 실리콘 원자와 연결되지 않을 수 있다.
S300 단계에서 아민을 제공하는 경우, Si-N 결합을 포함하는 제2 전구체와 Si-N 결합을 포함하지 않는 제3 전구체가 혼합하여 제공될 수 있다.
도 1 및 도 4를 참조하면, 실리콘 산화물층(35)을 형성한다(S600).
구체적으로, S500 단계에서 제공된 알콕시기(alkoxy)와 실리콘을 포함하는 전구체는 산과 반응할 수 있다. 예를 들어, 알콕시기(alkoxy)와 실리콘을 포함하는 전구체는 제2 층(20)이 방출한 수소 이온과 반응할 수 있다. 알콕시기(alkoxy)와 실리콘을 포함하는 전구체와 산이 반응하여 실라놀(silanol)을 포함하는 제1 물질이 형성될 수 있다.
제2 층(20)은 산 또는 수소 이온을 발생시키는 반면, 제1 층(10)은 산 또는 수소 이온을 발생시키지 않는다. 따라서, 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체와 산이 반응하여 생성된 실라놀(silanol)을 포함하는 제1 물질은 제2 층(20) 상에만 형성될 수 있다. 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체와 산이 반응하여 생성된 실라놀(silanol)을 포함하는 제1 물질은 제1 층(10) 상에는 형성되지 않을 수 있다.
실라놀을 포함하는 제1 물질은 아민과 반응하여 실록세인을 포함하는 제2 물질을 형성할 수 있다. 따라서, 제2 층(20) 상에 형성된 실라놀을 포함하는 제1 물질은 아민과 반응하여 실록세인을 포함하는 제2 물질을 형성할 수 있다. 즉, 제2 층(20) 상에는 실록세인을 포함하는 제2 물질이 형성될 수 있다. 제2 층(20) 상의 실록세인을 포함하는 제2 물질은 실리콘 산화물을 형성할 수 있다. 예를 들어, 제2 층(20) 상의 실록세인을 포함하는 제2 물질은 실리콘 산화물(SiO2)층을 형성할 수 있다.
반면, 제1 층(10)이 산 또는 수소 이온을 방출하지 않으므로 실라놀을 포함하는 제1 물질이 제1 층(10) 상에는 형성되지 않을 수 있다. 따라서, 제1 층(10) 상에는 실록세인을 포함하는 제2 물질이 형성되지 않는다.
실리콘 산화물층(35)은 제2 층(20)의 상면(20US)과 제2 표면(20SW) 상에 배치될 수 있다. 실리콘 산화물층(35)은 제2 층(20)의 표면을 덮을 수 있다. 실리콘 산화물층(35)은 제2 층(20)의 표면의 프로파일을 따라 연장할 수 있다.
실리콘 산화물층(35)은 제1 층(10)의 일부와 접촉할 수 있다. 이는 실리콘 산화물층(35)이 제1 층(10)의 제1 표면(10US)과 교차하는 제2 층(20)의 제2 표면(20SW) 전체에 형성되는 것에 기인할 수 있다. 즉, 제1 층(10)과 맞닿는 제2 층(20)의 제2 표면(20SW) 상에 형성된 실리콘 산화물층(35)은 제1 층(10)의 일부와 접촉할 수 있다.
실리콘 산화물층(35)은 제1 층(10)의 전체 표면을 덮지 않을 수 있다. 즉, 제1 층(10)은 실리콘 산화물층(35) 사이로 노출될 수 있다.
실리콘 산화물층(35)은 130°C 이상 250°C 이하의 온도에서 형성될 수 있다. 130°C 이상 250°C 이하의 온도에서 제2 층(20)은 산 또는 수소 이온을 방출할 수 있다. 130°C 이상 250°C 이하의 온도에서 제1 층(10)은 산 또는 수소 이온을 방출하지 않을 수 있다.
제2 층(20)으로부터 발생된 산 또는 수소 이온과 아민에 의해 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체는 제2 층(20) 상에만 선택적으로 실리콘 산화물층(35)을 형성할 수 있다. 예를 들어, 제1 층(10) 상에 억제제층을 형성하지 않아도 제1 층(10) 상에는 실리콘 산화물층(35)이 형성되지 않을 수 있다. 이에 따라, 제1 층(10) 상에 형성된 억제제층으로 인해 제1 층(10)과 접촉하는 제2 층(20) 끝단 상에 실리콘 산화물층(35)이 형성되지 않고 들뜨는 것을 방지할 수 있다.
130°C 이상 250°C 이하의 온도에서 별도의 촉매 없이 실리콘 산화물층(35)이 제2 층(20) 상에만 선택적으로 형성될 수 있다. 알콕시기 및 실리콘을 포함하는 제1 전구체와, 아민과, 제2 층(20)으로부터 발생되는 산 또는 수소 이온을 이용하여 130°C 이상 250°C 이하의 온도에서 촉매 또는 억제제층 없이 실리콘 산화물층(35)이 제2 층(20) 상에만 선택적으로 형성될 수 있다.
도 5 및 도 6은 다른 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 참고적으로, 도 5 및 도 6은 도 3에 도시된 단계 이후의 과정을 도시한 도면들이다. 설명의 편의를 위해 도 2 내지 도 4를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 1, 도 3 및 도 5를 참조하면, 제2 층(20) 상에 중간층(30)이 형성될 수 있다.
구체적으로, 아민을 포함하는 제2 전구체 또는 제3 전구체를 제공한 경우 제2 층(20) 상에 중간층(30)이 형성될 수 있다. 제2 전구체는 Si-N 결합을 포함할 수 있다. 제3 전구체는 Si-N 결합을 포함하지 않을 수 있다.
도 1을 참조하면, 제2 층(20)에 아민이 포함되는지를 판단하고(S300), 제2 층(20)에 아민이 포함되지 않거나 불충분한 경우 아민이 제공될 수 있다(S400). 이와 같은 경우, S500 단계에서 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체를 제공하기 전에 아민을 포함하는 제2 전구체 또는 제3 전구체를 우선적으로 제공할 수 있다.
예를 들어, 아민을 포함하는 제2 전구체 또는 제3 전구체는 실리콘을 포함할 수 있다. 다른 예를 들어, 아민을 포함하는 제3 전구체는 실리콘을 포함하지 않을 수 있다.
아민을 포함하는 제2 전구체는 제2 층(20) 상에 아민을 포함하는 중간층(30)을 형성할 수 있다. 제2 층(20)의 제2 표면(20SW)과 상면(20US) 상에 아민을 포함하는 중간층(30)이 형성될 수 있다. 예를 들어, Si-N 결합을 포함하지 않는 제3 전구체가 제공된 경우, 제2 층(20) 상에 Si-NH3를 포함하는 중간층(30)이 형성될 수 있다.
도 1 및 도 6을 참조하면, 제2 층(20) 상에 실리콘 산화물층(35)이 형성된다(S600).
구체적으로, S500 단계에서 아민을 포함하는 중간층(30) 상에 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체가 제공될 수 있다. 중간층(30)의 아민과, 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체와, 제2 층(20)이 방출하는 산 또는 수소 이온이 반응하여 제2 층(20) 상에 실리콘 산화물층(35)이 형성될 수 있다.
아민을 포함하는 중간층(30)이 형성된 후에 제공되는 제1 전구체는 아민을 포함하지 않을 수 있다. 예를 들어, 중간층(30)이 형성된 후에 제공되는 제1 전구체는 테트라메틸 오소실리케이트(tetramethyl orthosilicate) 또는 테트라에틸 오소실리케이트(tetraethyl orthosilicate)를 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다. 예를 들어, 아민을 포함하는 중간층(30)이 형성된 후에 제공되는 제1 전구체는 아민을 포함할 수 있다.
도 7은 또다른 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다. 참고적으로, 도 7은 도 3에 도시된 단계 이후의 과정을 도시한 도면들이다. 설명의 편의를 위해 도 2 내지 도 4를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 3 및 도 7을 참조하면, 제2 층(20) 상에 실리콘 산화물층(35)이 형성되고, 제1 층(10) 상에 서브막(40)이 형성될 수 있다.
도 1을 참조하면, 제2 층(20)에 아민이 포함되는지를 판단하고(S300), 제2 층(20)에 아민이 포함되지 않거나 불충분한 경우 아민이 제공될 수 있다(S400). 이와 같은 경우, 알콕시기(alkoxy)와 실리콘을 포함하는 제1 전구체를 제공(S500)하기 전에 아민을 포함하는 제2 전구체를 우선적으로 제공할 수 있다. 아민을 포함하는 제2 전구체는 실리콘을 포함할 수 있다.
아민을 포함하는 제2 전구체는 Si-N 결합을 포함할 수 있다. 즉, 제2 전구체가 포함하는 아민은 실리콘 원자와 연결될 수 있다.
Si-N 결합을 포함하는 제2 전구체는 제1 층(10)의 히드록시기와 반응하여 실라놀(silanol)을 포함하는 서브막(40)을 형성할 수 있다. Si-N 결합을 포함하는 제2 전구체는 제2 층(20)의 히드록시기와 반응하여 실라놀을 형성할 수 있다.
제2 층(20)은 산 또는 수소 이온을 방출하므로, Si-N 결합을 포함하는 제2 전구체에 의해 형성된 제2 층(20) 상의 실라놀은 알콕시기(alkoxy) 및 실리콘을 포함하는 제1 전구체와 산 또는 수소 이온과 반응하여 실리콘 산화물층(35)을 형성할 수 있다.
Si-N 결합을 포함하는 제2 전구체를 이용하여 제1 층(10)과 제2 층(20) 상에 실라놀이 형성된 후에 제공되는 알콕시기(alkoxy) 및 실리콘을 포함하는 제1 전구체는 아민을 포함할 수 있다. 예를 들어, 실라놀이 형성된 후에 제공되는 제1 전구체는 Si-N 결합을 포함할 수 있다. 다른 예를 들어, 실라놀이 형성된 후에 제공되는 제1 전구체는 Si-N 결합을 포함하지 않고 아민을 포함할 수 있다.
Si-N 결합을 포함하는 제2 전구체를 이용하여 제1 층(10)과 제2 층(20) 상에 실라놀이 형성된 후에 제공되는 알콕시기(alkoxy) 및 실리콘을 포함하는 제1 전구체는 아민을 포함하지 않을 수 있다. 예를 들어, 실라놀이 형성된 후에 제공되는 제1 전구체는 테트라메틸 오소실리케이트(tetramethyl orthosilicate) 또는 테트라에틸 오소실리케이트(tetraethyl orthosilicate)를 포함할 수 있다.
제1 층(10)은 산 또는 수소 이온을 방출하지 않으므로, 제1 층(10) 상의 실라놀을 포함하는 서브막(40)은 실리콘 산화물층(35)을 형성하지 않을 수 있다.
서브막(40)은 실리콘 산화물층(35)보다 두께가 작을 수 있다. 실리콘 산화물층(35)의 두께(TH1)는 서브막(40)의 두께(TH2)보다 클 수 있다. 이는 Si-N 결합을 포함하는 제2 전구체에 의해 제2 층(20) 상에 형성된 실라놀이 제2 층(20)으로부터 방출된 산 또는 수소 이온을 이용하여 실리콘 산화물층(35)을 지속적으로 형성하는 것에 기인할 수 있다. 반면, 제1 층(10)으로부터 산 또는 수소 이온이 방출되지 않으므로 Si-N 결합을 포함하는 제2 전구체에 의해 제1 층(10) 상에 형성된 실라놀을 포함하는 서브막(40)은 단일막에서 증착이 더 진행되지 않을 수 있다.
이후에 제1 층(10) 상에 형성된 서브막(40)은 선택적으로 제거될 수 있다. 예를 들어, 습식 식각 공정을 이용하여 제1 층(10) 상의 서브막(40)을 제거하고, 제2 층(20) 상의 실리콘 산화물층(35)은 제거하지 않을 수 있다.
도 8 내지 도 18은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
참고적으로, 도 8 내지 도 18은 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 8을 참조하면, 기판(100)이 제공된다. 기판(100)은 제1 영역(I)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(I)과 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 이격된 영역일 수도 있다.
기판(100)은 각각 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도시되진 않았지만, 기판(100)은 활성 영역과 필드 영역을 포함할 수 있다. 필드 영역은 활성 영역들 사이에 형성될 수 있다. 즉, 활성 영역은 필드 영역에 의해 분리될 수 있다. 다르게 설명하면 활성 영역의 주변에 소자 분리막이 배치될 수 있다. 소자 분리막이 배치되는 부분이 필드 영역일 수 있다.
예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 나노 시트 또는 나노 와이어가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 나노 시트 또는 나노 와이어가 형성되지 않는 영역일 수 있다.
몇몇 실시예에서, 제1 영역(I) 및 제2 영역(Ⅱ) 중 하나는 PMOS 형성 영역이고, 다른 하나는 NMOS 형성 영역일 수 있다. 다른 실시예에서, 제1 영역(I) 및 제2 영역(Ⅱ)은 모두 PMOS 형성 영역일 수 있다. 다른 실시예에서, 제1 영역(I) 및 제2 영역(Ⅱ)은 모두 NMOS 형성 영역일 수 있다.
제1 영역(I)의 기판(100) 상에 제1 활성 패턴(AP1)이 형성될 수 있다. 제2 영역(Ⅱ)의 기판 상에, 제2 활성 패턴(AP2)이 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 형성되는 부분이 활성 영역일 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과 복수의 제1 시트 패턴(UP1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과 복수의 제2 시트 패턴(UP2)을 포함할 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 기판(100)으로부터 제2 방향(D2)으로 돌출되어, 제3 방향(D3)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 서로 제1 방향(D1)으로 이격될 수 있다. 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 서로 교차될 수 있다. 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 실질적으로 서로 수직일 수 있다.
제1 시트 패턴(UP1)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 시트 패턴(UP1)은 제1 하부 패턴(BP1)과 제2 방향(D2)으로 이격될 수 있다. 제1 시트 패턴(UP1)은 적어도 하나 이상일 수 있다. 각각의 제1 시트 패턴(UP1)들은 제2 방향(D2)으로 이격될 수 있다.
제2 시트 패턴(UP2)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 시트 패턴(UP2)은 제2 하부 패턴(BP2)과 제2 방향(D2)으로 이격될 수 있다. 제2 시트 패턴(UP2)은 적어도 하나 이상일 수 있다. 각각의 제2 시트 패턴(UP2)들은 제2 방향(D2)으로 이격될 수 있다.
제1 시트 패턴(UP1) 및 제2 시트 패턴(UP2)은 각각 3개인 것으로 도시하였으나, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다.
제1 및 제2 활성 패턴(AP1, AP2)은 각각 기판(100)의 일부일 수 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 활성 패턴(AP1, AP2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 및 제2 활성 패턴(AP1, AP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
몇몇 실시예에서, 제1 및 제2 활성 패턴(AP1, AP2)은 동일한 물질을 포함할 수 있다. 다른 실시예에서, 제1 및 제2 활성 패턴(AP1, AP2)은 서로 다른 물질을 포함할 수 있다.
필드 절연막(105)은 제1 하부 패턴(BP1)과 제2 하부 패턴(BP2) 사이에 형성될 수 있다. 필드 절연막(105)이 형성되는 부분이 필드 영역일 수 있다. 필드 절연막(105) 사이에 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)이 개재될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측면의 일부, 및 제2 하부 패턴(BP2)의 측면의 일부 상에 형성될 수 있다. 제1 및 제2 하부 패턴(BP1, BP2)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴(BP1)의 상면 및 측면의 일부, 제2 하부 패턴(BP2)의 상면 및 측면의 일부, 제1 시트 패턴(UP1), 및 제2 시트 패턴(UP2) 상에 형성될 수 있다. 게이트 절연막(130)은 제1 시트 패턴(UP1), 및 제2 시트 패턴(UP2)의 둘레를 감쌀 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하는지에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
몇몇 실시예에서, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 실시예에서, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
기판(100) 상에 일함수 금속층(140)이 형성될 수 있다. 일함수 금속층(140)은 게이트 절연막(130) 상에 형성될 수 있다. 일함수 금속층(140)은 제1 및 제2 시트 패턴들(UP1, UP2)의 둘레를 감쌀 수 있다. 일함수 금속층(140)은 타이타늄 질화물(TiN), 유기 고분자 및 이들의 조합을 포함할 수 있다. 일함수 금속층(140)은 예를 들어, 타이타늄 질화물층을 포함할 수 있지만, 이에 한정되는 것은 아니다. 일함수 금속층(140)은 도 4의 제1 층(10)에 대응될 수 있다.
일함수 금속층(140) 상에, 코팅층(150)이 형성될 수 있다. 코팅층(150)은 일함수 금속층(140)을 덮을 수 있다. 코팅층(150)에 포함되는 물질은 일함수 금속층(140)에 포함된 물질과 동일할 수 있다. 예를 들어, 코팅층(150)은 타이타늄 질화막을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 9를 참조하면, 희생층(160)이 형성될 수 있다.
코팅층(150) 상에 갭필 절연 물질을 증착할 수 있다. 코팅층(150)과 갭필 절연 물질이 조합되어 희생층(160)이 형성될 수 있다. 희생층(160)은 도 4의 제2 층(20)에 대응될 수 있다. 희생층(160)은 표면이 산-전구체를 함유하는 물질일 수 있다. 예를 들어, 희생층(160)은 갭필 절연층(gap filling insulating film), 건식 식각 저항층(dry etch resistance layer), 습식 식각 저항층(wet etch resistance layer) 또는 포토레지스트를 포함할 수 있다. 희생층(160)에 열, 빛, 전자기파 등의 자극이 인가되면, 산 또는 수소 양이온을 방출할 수 있다. 희생층(160)은 산 또는 수소 양이온을 방출하는 유기층을 포함할 수 있다.
도 10을 참조하면, 희생층(160) 상에 제1 포토레지스트(PR1)가 형성될 수 있다.
제1 포토레지스트(PR1)는 제1 트렌치(도 16의 TR1)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 제1 포토레지스트(PR1)는 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
도 11을 참조하면, 제1 포토레지스트(PR1)를 마스크로 이용하여 제2 트렌치(TR2)가 형성될 수 있다.
건식 식각 공정을 통해 희생층(160)의 일부가 제거될 수 있다. 희생층(160)을 제2 방향(D2)으로 식각하여 제2 트렌치(TR2)가 형성된다. 제2 트렌치(TR2)는 제1 영역(I)과 제2 영역(Ⅱ)의 경계에 형성되는 것으로 도시하였지만, 이는 설명의 편의를 위한 것일 뿐 이에 한정되지 않는다.
제2 트렌치(TR2)는 제2 트렌치(TR2)의 측면(TR2_SW)과 바닥면(TR2_BS)을 포함할 수 있다. 제2 트렌치(TR2)는 일함수 금속층(140)의 표면과, 희생층(160)의 표면을 노출할 수 있다. 제2 트렌치(TR2)의 바닥면(TR2_BS)은 일함수 금속층(140)의 표면을 노출한다. 제2 트렌치(TR2)의 측면(TR2_SW)은 희생층(160)의 표면을 노출한다.
도 12를 참조하면, 희생층(160) 상에 보호막(175)이 형성될 수 있다.
보호막(175)은 실리콘 산화물을 포함할 수 있다. 보호막(175)은 희생층(160) 상에만 선택적으로 형성될 수 있다. 보호막(175)은 제2 트렌치(TR2)의 바닥면(TR2_BS)에 의해 노출된 일함수 금속층(140) 상에는 형성되지 않을 수 있다.
보호막(175)은 도 4의 실리콘 산화물층(35)에 대응될 수 있다. 보호막(175)은 알콕시기 및 실리콘을 포함하는 제1 전구체를 이용하여 희생층(160) 상에만 선택적으로 형성될 수 있다. 보호막(175)은 알콕시기 및 실리콘을 포함하는 제1 전구체와, 희생층(160)이 방출하는 산 또는 수소 이온과, 아민을 이용하여 형성될 수 있다. 예를 들어, 희생층(160)이 아민을 포함하는 경우
일함수 금속층(140)은 제2 트렌치(TR2) 내에서 보호막(175) 사이로 노출될 수 있다.
도 13을 참조하면, 일함수 금속층(140)의 일부가 제거되어 게이트 절연막(130)이 노출될 수 있다.
즉, 제1 영역(I) 상의 일함수 금속층(140)과 제2 영역(Ⅱ) 상의 일함수 금속층(140)은 분리될 수 있다. 일함수 금속층(140)을 제거하는 것은 습식 식각 공정을 이용할 수 있다. 따라서, 일함수 금속층(140)은 등방성 식각을 통해 제거될 수 있다.
몇몇 실시예에서, 보호막(175)을 이용하여 오픈된 제2 트렌치(TR2)의 제1 방향(D1)으로의 폭을 줄일 수 있다. 이에 따라, 소량의 에천트만 일함수 금속층(140)으로 침투될 수 있다.
도 14를 참조하면, 보호막(175) 및 희생층(160) 내의 갭필 절연 물질이 제거될 수 있다.
희생층(160) 내의 갭필 절연 물질을 제거하여 코팅층(150)이 형성될 수 있다. 보호막(175)을 제거되어 코팅층(150)의 표면이 노출될 수 있다. 제2 트렌치(TR2)에 의해 일함수 금속층(140)의 일부와 게이트 절연막(130)의 일부도 노출될 수 있다.
보호막(175) 및 희생층(160) 내의 갭필 절연 물질을 제거하는 것은 습식 식각 공정을 이용할 수도 있고, 애싱(ashing) 공정을 이용할 수도 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 15를 참조하면, 기판(100) 상에 갭필 절연층(190)을 형성할 수 있다.
기판(100) 상에 갭필 절연 물질을 도포할 수 있다. 도포된 갭필 절연 물질은 코팅층(150)과 조합되어 희생층(160)을 형성할 수 있다. 갭필 절연 물질은 제2 트렌치(TR2)를 채울 수 있다. 갭필 절연 물질이 제2 트렌치(TR2)를 채워 갭필 절연층(190)을 형성할 수 있다. 즉, 갭필 절연층(190)은 노출된 게이트 절연막(130)과 노출된 일함수 금속층(140)을 덮을 수 있다.
갭필 절연층(190)은 예를 들어, 절연 물질을 포함할 수 있다. 다른 예로, 갭필 절연층(190)은 건식 식각 저항층(dry etch resistance layer) 또는 습식 식각 저항층(wet etch resistance layer)일 수 있지만, 이에 한정되는 것은 아니다.
도 16을 참조하면, 희생층(160)과 갭필 절연층(190) 상에 제2 포토레지스트(PR2)가 형성될 수 있다.
제2 포토레지스트(PR2)는 제2 영역(Ⅱ) 상의 희생층(160)과, 제1 영역(I) 상의 희생층(160)의 일부와, 갭필 절연층(190)을 덮을 수 있다.
제2 포토레지스트(PR2)는 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
이어서, 제2 포토레지스트(PR2)를 마스크로 이용하여 희생층(160) 내의 갭필 절연 물질을 제거할 수 있다. 희생층(160) 내의 갭필 절연 물질을 제거하여 코팅층(150)이 형성될 수 있다. 희생층(160) 내의 갭필 절연 물질을 제거하는 것은 건식 식각 공정을 이용할 수 있지만, 이에 한정되는 것은 아니다.
도 17를 참조하면, 제1 영역(I)의 코팅층(150)과, 일함수 금속층(140)이 제거될 수 있다. 제1 영역(I)의 코팅층(150)이 선택적으로 제거될 수 있다.
제1 영역(I)의 코팅층(150)과 일함수 금속층(140)을 제거하는 것은 습식 식각 공정을 이용할 수 있다. 상기 습식 식각 공정을 이용할 경우, 코팅층(150) 및 일함수 금속층(140)은 제거되되, 갭필 절연 물질 및 갭필 절연층(190)은 제거되지 않을 수 있다. 상기 습식 식각 공정의 에천트는 갭필 절연 물질 및 갭필 절연층(190)을 뚫고 침투할 수 없다. 따라서, 에천트는 제2 영역(Ⅱ)의 희생층(160)까지 도달할 수 없다. 제2 영역(Ⅱ)의 희생층(160)은 제거되지 않을 수 있다.
즉, 제1 영역(I)의 코팅층(150)과 일함수 금속층(140)이 선택적으로 제거될 수 있다.
도 18을 참조하면, 갭필 절연층(190)과 제2 영역(Ⅱ)의 희생층(160) 내의 갭필 절연 물질이 제거될 수 있다.
제2 영역(Ⅱ)의 희생층(160) 내의 갭필 절연 물질이 제거되어 코팅층(150)이 형성될 수 있다. 갭필 절연층(190)과 제2 영역(Ⅱ)의 희생층(160) 내의 갭필 절연 물질은 습식 식각 공정 또는 애싱 공정을 통해 제거될 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 상기 공정을 통해 제1 영역(I) 상의 일함수 금속층(140)은 모두 제거되고, 제2 영역(Ⅱ) 상의 일함수 금속층(140)은 제거되지 않는다. 제1 시트 패턴(UP1)을 감싸는 게이트 절연막(130)은 노출되고, 제2 시트 패턴(UP2)을 감싸는 게이트 절연막(130)은 노출되지 않을 수 있다.
몇몇 실시예에서, 제1 영역(I)에 NMOS가 형성되고, 제2 영역(Ⅱ)에, PMOS가 형성될 수 있지만, 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 층 20: 제2 층
30: 중간층 35: 실리콘 산화물층
40: 서브막 100: 기판
105: 필드 절연막 AP1: 제1 활성 패턴
AP2: 제2 활성 패턴 175: 보호막
140: 일함수 금속층 160: 희생층

Claims (10)

  1. 제1 표면을 가지고, 산(acid)을 비포함하고 금속 물질을 포함하는 제1 층을 형성하고,
    상기 제1 층 상에, 상기 제1 표면을 노출하는 트렌치를 포함하고, 상기 트렌치 내에서 상기 제1 표면과 교차하는 제2 표면을 가지고, 산 및 유기 물질을 포함하는 제2 층을 형성하고,
    알콕시(alkoxy)기 및 실리콘을 포함하는 제1 전구체를 제공하고,
    상기 트렌치 내에서 상기 제2 표면 상에, 실리콘 산화물을 포함하는 제3 층을 형성하는 것을 포함하고,
    상기 제3 층은 상기 트렌치 내에서 상기 제1 표면의 일부와 접촉하는, 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제3 층을 형성하는 것은,
    130°C 이상 250°C 이하에서 수행되는, 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 제3 층을 형성하기 전에, 아민(amine)을 포함하는 제2 전구체를 제공하는 것을 더 포함하는, 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 제3 층을 형성하는 것은,
    상기 제1 표면 상에 실라놀(silanol)을 포함하는 제4 층을 형성하는 것을 포함하고,
    상기 제2 전구체는, Si-N 결합을 포함하는, 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 층은 아민을 포함하는, 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 전구체는 아민을 비포함하는, 반도체 장치 제조 방법.
  7. 티타늄 질화물층 상에, 산-전구체 및 아민을 포함하는 유기층을 형성하고,
    상기 유기층을 식각하여 상기 티타늄 질화물층을 노출시키는 트렌치를 형성하고,
    알콕시기 및 실리콘을 포함하는 제1 전구체를 제공하고,
    상기 유기층 상에 실리콘 산화물층을 형성하는 것을 포함하고,
    상기 실리콘 산화물층을 형성하는 것은,
    상기 유기층으로부터 발생된 수소 이온과 상기 제1 전구체가 실라놀을 포함하는 제1 물질을 형성하고,
    상기 제1 물질과 상기 유기층의 아민이 실록세인(siloxane)을 포함하는 제2 물질을 형성하는 것을 포함하는, 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 실리콘 산화물층을 형성하는 것은,
    130°C 이상 250°C 이하에서 수행되는, 반도체 장치 제조 방법.
  9. 제 7항에 있어서,
    상기 실리콘 산화물층은 상기 트렌치 내에서 상기 티타늄 질화물층의 일부와 접촉하고,
    상기 티타늄 질화물층은 상기 트렌치 내에서 상기 실리콘 산화물층 사이로 노출되는, 반도체 장치 제조 방법.
  10. 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 제1 영역의 기판 상에 제1 시트 패턴을 형성하고,
    상기 제2 영역의 기판 상에 제2 시트 패턴을 형성하고,
    상기 기판 상에, 상기 제1 시트 패턴과 상기 제2 시트 패턴을 감싸는 일함수 금속층을 형성하고,
    상기 기판 상에, 상기 제1 시트 패턴 및 제2 시트 패턴을 덮고, 산-전구체 및 아민을 포함하는 희생층을 형성하고,
    상기 제1 시트 패턴과 상기 제2 시트 패턴 사이에, 상기 희생층을 관통하는 트렌치를 형성하고, 상기 트렌치는 상기 일함수 금속층을 노출하고,
    상기 희생층 상에 실리콘 산화물을 포함하는 보호막을 형성하는 것을 포함하고,
    상기 보호막은 상기 희생층의 표면을 덮고,
    상기 트렌치 내에서 상기 일함수 금속층은 상기 보호막 사이로 노출되는, 반도체 장치 제조 방법.
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