KR20240028376A - 표시장치 - Google Patents

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KR20240028376A
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김수정
박한호
여상원
이대근
김준삼
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삼성디스플레이 주식회사
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Abstract

표시장치는 베이스층, 상기 베이스층 위에 배치된 회로층, 및 상기 베이스층 위에 배치된 복수의 패드들을 갖는 패드부를 포함하는 표시패널, 및 상기 패드부 위에 배치되며, 복수의 칩 패드들을 포함하는 구동칩을 포함하고, 상기 복수의 패드들은 상기 복수의 칩 패드들 중 대응하는 칩 패드보다 작은 면적을 갖는 제1 패드 및 상기 회로층과 전기적으로 연결되는 제2 패드를 포함할 수 있다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것으로, 구동칩이 실장되는 패드를 포함하는 표시장치에 관한 것이다.
영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시패널을 포함한다. 일반적으로, 상기 표시패널에는 얇고 가벼운 평판 표시패널이 널리 사용되고 있으며, 상기 평판 표시패널은 액정표시패널, 유기발광표시패널, 플라즈마 표시패널, 전기영동 표시패널 등을 포함한다. 최근에는 특정 형태로 접히는 접이식 표시장치 또는 휘어지는 플렉서블 표시장치가 개발되고 있다. 상기 접이식 및 플렉서블 표시장치는 얇고, 가벼우며, 깨지지 않아 IT 관련 제품뿐만 아니라 의류나 종이재질의 매체 등에서도 응용 및 적용이 가능하다.
본 발명의 목적은 표시패널의 패드와 상기 패드에 실장되는 소자의 얼라인 측정이 용이한 표시장치에 관한 것이다.
본 발명의 실시예에 따른 표시 베이스층, 상기 베이스층 위에 배치된 회로층, 및 상기 베이스층 위에 배치된 복수의 패드들을 갖는 패드부를 포함하는 표시패널, 및 상기 패드부 위에 배치되며, 복수의 칩 패드들을 포함하는 구동칩을 포함하고, 상기 복수의 패드들은 상기 복수의 칩 패드들 중 대응하는 칩 패드보다 작은 면적을 갖는 제1 패드 및 상기 회로층과 전기적으로 연결되는 제2 패드를 포함할 수 있다.
상기 복수의 패드들은 MxN 매트릭스 형태로 배열될 수 있다.
상기 제1 패드는 제2 행 내지 제M-1 행, 및 제2 열 내지 제N-1 열이 중첩하는 영역에 배치될 수 있다.
상기 제2 패드는 상기 복수의 칩 패드들 중 대응하는 칩 패드와 같거나 큰 면적을 가질 수 있다.
상기 복수의 칩 패드들은 제1 방향의 제1 폭 및 상기 제1 방향과 교차하는 제2 방향의 제2 폭을 갖고, 상기 제1 패드는 상기 제1 방향의 제3 폭 및 상기 제2 방향의 제4 폭을 가질 수 있다.
상기 제1 폭은 상기 제3 폭보다 클 수 있다.
상기 제2 폭은 상기 제4 폭보다 클 수 있다.
상기 복수의 패드들 및 상기 복수의 칩 패드들 각각은 평행사변형 형상을 가질 수 있다.
상기 복수의 패드들 및 상기 복수의 칩 패드들 각각은 직사각 형상을 가질 수 있다.
상기 베이스층은 투명한 플렉서블 기판일 수 있다.
상기 제1 패드는 상기 회로층과 전기적으로 분리될 수 있다.
상기 제1 패드는 상기 회로층과 전기적으로 연결될 수 있다.
상기 패드부에는 적어도 하나의 얼라인 영역이 정의되고, 상기 얼라인 영역에는 상기 제1 패드가 배치될 수 있다.
상기 제1 패드 및 상기 제2 패드 각각은 복수로 제공되고, 상기 얼라인 영역에는 복수의 상기 제1 패드가 배치되고, 상기 얼라인 영역 주변은 복수의 상기 제2 패드에 의해 둘러싸일 수 있다.
본 발명의 일 실시예에 따른 표시장치는 MxN 매트릭스 형태로 배열된 복수의 패드들을 포함하는 표시패널, 상기 복수의 패드들과 전기적으로 결합되는 복수의 칩 패드들을 포함하는 구동칩을 포함하고, 상기 복수의 패드들은 상기 복수의 칩 패드들 중 대응하는 칩 패드보다 작은 면적을 갖는 제1 패드들 및 상기 복수의 칩 패드들 중 대응하는 칩 패드와 같거나 큰 면적을 갖는 제2 패드들을 포함할 수 있다.
제1 행, 제M 행, 제1 열, 및 제N 열에는 상기 제2 패드들이 배치되고, 제2 행 내지 제M-1 행, 및 제2 열 내지 제N-1 열이 중첩하는 영역에는 상기 제1 패드들 및 상기 제2 패드들이 배치될 수 있다.
상기 복수의 칩 패드들 제1 방향의 제1 폭 및 상기 제1 방향과 교차하는 제2 방향의 제2 폭을 갖고, 상기 제1 패드들은 상기 제1 방향의 제3 폭 및 상기 제2 방향의 제4 폭을 갖고, 상기 제1 폭은 상기 제3 폭보다 크거나, 상기 제2 폭은 상기 제4 폭보다 클 수 있다.
베이스층, 상기 베이스층 위에 배치된 회로층, 상기 회로층과 전기적으로 연결되며, 상기 베이스층 위에 배치되고, 평면 상에서 적어도 하나의 얼라인 영역, 및 연결 영역이 정의된 패드부, 및 상기 패드부 위에 배치되고, 상기 패드부를 통해 상기 회로층과 전기적으로 연결되는 복수의 칩 패드들을 포함하는 구동 칩을 포함하고, 상기 패드부는 상기 얼라인 영역에 배치되며 상기 복수의 칩 패드들 중 대응하는 칩 패드보다 작은 면적을 갖는 제1 패드들 및 상기 연결 영역에 배치되는 제2 패드들을 포함할 수 있다.
상기 얼라인 영역은 상기 연결 영역에 둘러싸여 정의될 수 있다.
상기 복수의 칩 패드들의 면적은 상기 제1 패드들보다 큰 면적을 갖고, 상기 제 2 패드들보다 작은 면적을 가질 수 있다.
본 발명의 실시예에 따르면, 구동칩의 칩 패드의 크기보다 얼라인 측정을 위한 표시패널의 패드의 크기가 더 작다. 따라서, 구동칩이 실장된 표시패널의 상면과 마주하는 배면에서 구동칩이 표시패널에 제대로 얼라인 되었는지를 용이하게 확인할 수 있다.
도 1는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4c 및 도 4d는 본 발명의 일 실시예에 따른 표시패널의 부분 단면도들이다.
도 5a는 본 발명의 일 실시예에 따른 구동칩의 칩 패드부의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 패드부의 평면도이다.
도 5c는 본 발명의 일 실시예에 따른 패드부의 평면도이다.
도 5d는 도 5b의 X-X`를 따라 절단한 단면도이다.
도 5e는 도 5b의 Y-Y`를 따라 절단한 단면도이다.
도 5f는 도 5b의 Y-Y`를 따라 절단한 단면도이다.
도 5g는 패드부와 구동칩이 결합한 상태의 단면도이다.
도 6은 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 7a 및 도 7b는 얼라인 측정 방법을 개략적으로 도시한 도면들이다.
도 8a는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8b는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8c는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8d는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 패드부의 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 패드부의 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태도 에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 1 및 도 2를 참조하면, 표시장치(DD)의 일례로 플랫한 플렉서블 표시장치를 도시하였다. 그러나, 본 발명은 말려지는 폴더블 표시장치, 롤러블 표시장치 또는 밴디드 표시장치일 수 있고, 특별히 제한되지 않는다. 또한, 본 실시예에서 플렉서블 표시장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 실시예에 따른 표시장치(DD)는 플랫한 리지드 표시장치일 수도 있고, 휘어진 리지드 표시장치일 수도 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다.
표시장치(DD)는 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한 이미지(IM)가 표시되는 표시면(IS)을 포함할 수 있다. 표시장치(DD)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다.
도 1에는 이미지(IM)의 일 예로 화병을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 둘러쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 제2 방향(DR2)과 제3 방향(DR3)이 정의하는 단면을 도시하였다.
도 2에 도시된 것과 같이, 표시장치(DD)는 보호필름(PM), 표시모듈(DM), 광학부재(LM), 윈도우(WM), 제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3)를 포함할 수 있다. 표시모듈(DM)은 보호필름(PM)과 광학부재(LM) 사이에 배치된다. 광학부재(LM)는 표시모듈(DM)과 윈도우(WM) 사이에 배치된다. 제1 접착부재(AM1)는 표시모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착부재(AM2)는 표시모듈(DM)과 광학부재(LM)를 결합하고, 제3 접착부재(AM3)는 광학부재(LM)와 윈도우(WM)를 결합한다.
보호필름(PM)은 표시모듈(DM)을 보호한다. 보호필름(PM)은 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착부재(AM1)에 접착되는 접착면을 제공한다. 보호필름(PM)은 외부의 습기가 표시모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수한다.
보호필름(PM)은 플라스틱 필름을 베이스 기판으로써 포함할 수 있다. 보호필름(PM)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌나프탈레이트(PEN, polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(PET, polyethyleneterephthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 폴리아릴렌에테르술폰(poly(arylene ethersulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.
보호필름(PM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다. 보호필름(PM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다. 본 발명의 일 실시예에서 보호필름(PM)은 생략될 수 있다.
윈도우(WM)는 외부 충격으로부터 표시모듈(DM)를 보호하고, 사용자에게 입력면을 제공할 수 있다. 윈도우(WM)은 외부에 노출된 제2 외면(OS-U)을 제공하고, 제2 접착부재(AM2)에 접착되는 접착면을 제공한다. 도 1a 내지 도 1c에 도시된 표시면(IS)이 제2 외면(OS-U)일 수 있다.
윈도우(WM)는 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층구조를 가질 수 있다. 윈도우(WM)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층구조를 가질 수 있다. 윈도우(WM)는 베젤패턴을 더 포함할 수 있다. 상기 다층구조는 연속공정 또는 접착층을 이용한 접착공정을 통해 형성될 수 있다.
광학부재(LM)는 외부광 반사율을 감소시킨다. 광학부재(LM)는 적어도 편광필름을 포함할 수 있다. 광학부재(LM)는 위상차 필름을 더 포함할 수 있다. 본 발명의 일 실시예에서 광학부재(LM)는 생략될 수 있다.
표시모듈(DM)은 표시패널(DP) 및 터치감지유닛(TS)을 포함할 수 있다. 터치감지유닛(TS)은 표시패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다. 하지만, 이는 예시적인 것으로 터치감지유닛(TS)은 필름 또는 기판 위에 형성된 후 박막 봉지층(TFE) 위에 배치될 수도 있다.
표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1a 참조)를 생성한다. 표시패널(DP)은 두께 방향(DR3)에서 마주하는 제1 표시패널면(BS1-L) 및 제2 표시패널면(BS1-U)을 제공한다. 본 실시예에서 표시패널(DP)을 예시적으로 설명하였으나, 표시패널은 이에 제한되지 않는다.
터치감지유닛(TS)은 외부입력의 좌표정보를 획득한다. 터치감지유닛(TS)은 정전용량 방식으로 외부입력을 감지할 수 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/절연층/도전층의 적층 구조물을 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다. 반사방지층은 광학부재(LM)의 기능을 대체할 수 있다.
제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 폴리초산비닐계 등의 접착물질을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 3을 참조하면, 표시모듈(DM)은 표시패널(DP) 및 터치감지유닛(TS)을 포함한다. 도 3에서는 표시패널(DP)의 일 예로 유기발광 표시패널에 대해 대표적으로 설명한다. 하지만, 본 발명은 이에 제한되는 것은 아니고, 표시패널(DP)은 액정표시패널, 플라즈마 표시패널, 전기영동 표시패널일 수도 있다.
표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로층(DP-CL), 발광소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다.
베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 투명한 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 "투명"하다는 것은 0% 초과의 광 투과율을 갖는 것으로, 반투명한 것을 포함하는 의미이다.
회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호라인들 또는 화소의 제어회로를 구성할 수 있다.
발광소자층(DP-OLED)은 유기발광 다이오드들을 포함한다.
박막 봉지층(TFE)은 발광소자층(DP-OLED)을 밀봉한다. 박막 봉지층(TFE)은 복수개의 무기 박막들과 그 사이에 배치된 적어도 하나의 유기 박막을 포함한다. 무기 박막들은 수분/산소로부터 발광소자층(DP-OLED)을 보호하고, 유기 박막은 먼지 입자와 같은 이물질로부터 발광소자층(DP-OLED)을 보호한다.
터치감지유닛(TS)은 터치센서들과 터치 신호라인들을 포함한다. 터치센서들과 터치 신호라인들은 단층 또는 다층구조를 가질 수 있다. 터치센서들과 터치 신호라인들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 터치센서들과 터치 신호라인들은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 터치센서들과 터치 신호라인들은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시장치(DD)의 평면도이다.
도 4a를 참조하면, 표시장치(DD)는 표시패널(DP), 구동칩(IC) 및 인쇄회로기판(FPC)을 포함할 수 있다.
표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD)의 표시영역(DD-DA, 도 1 참조) 및 비표시영역(DD-NDA, 도 1 참조)에 각각 대응한다. 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1 참조)과 반드시 동일할 필요는 없고, 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
표시패널(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다.
표시패널(DP)은 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 제1 패드부(PAD1) 및 제2 패드부(PAD2)를 포함한다.
게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 게이트 라인들(GL) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 제어신호 라인(SL-D)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다.
비표시영역(NDA)의 일 측에는 게이트 라인들(GL) 및 발광 라인들(EL)이 연결된 게이트 구동회로(GDC)가 배치될 수 있다. 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인 중 일부는 동일한 층에 배치되고, 일부는 다른 층에 배치된다.
제1 패드부(PAD1)는 데이터 라인들(DL) 말단으로부터 연장하여 비표시영역(NDA)에 배치되는 데이터 배선부(DL-L)에 연결될 수 있다. 제2 패드부(PAD2)는 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 및 전압 라인(SL-VDD)의 말단에 연결될 수 있다.
구동칩(IC)은 제1 패드부(PAD1)와 전기적으로 결합될 수 있다. 구동칩(IC)은 표시영역(DA)의 화소들(PX)에 구동신호 및 데이터를 전기신호로 제공할 수 있다. 구동칩(IC)과 제1 패드부(PAD1)는 이방성 도전 필름(Anisotropic　Conductive　Film, ACF)을 통해 전기적으로 연결될 수 있다. 하지만, 이에 제한되는 것은 아니고, 구동칩(IC)과 제1 패드부(PAD1)는 솔더 범프를 통해 본딩할 수 있다. 구동칩(IC)은 표시패널(DP)에 칩 온 플라스틱(Chip On Plastic, COP) 방식 또는 칩 온 글라스(Chip in glass, COG) 방식으로 실장될 수 있다.
인쇄회로기판(FPC)은 제2 패드부(PAD2)와 전기적으로 결합될 수 있다. 인쇄회로기판(FPC)은 플렉서블한 성질을 가질 수 있다. 인쇄회로기판(FPC)은 표시패널(DP)과 결합된 후, 표시패널(DP)의 배면으로 절곡될 수 있다. 인쇄회로기판(FPC)은 표시패널(DP)의 구동을 제어하는 제어신호 등을 전달할 수 있다. 인쇄회로기판(FPC)과 제2 패드부(PAD2)는 이방성 도전막(Anisotropic　Conductive　Film, ACF)을 통해 전기적으로 연결될 수 있다.
회로층(DP-CL, 도3 참조)은 표시영역(DA)에 배치된 표시회로층 및 비표시영역(NDA)에 배치된 비표시회로층들을 포함할 수 있다. 상기 표시회로층들은 표시패널(DP)의 표시영역(DA)에 배치된 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 초기화 전압 라인(SL-Vint), 및 화소(PX)가 포함하는 회로들을 포함할 수 있다. 상기 비표시회로층은 게이트 구동회로(GDC), 제어신호 라인(SL-D), 표시회로층과 제1 패드부(PAD1)를 연결하는 배선들, 및 패드부(PAD2)와 제2 패드부(PAD2)를 연결하는 배선들을 포함할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다.
도 4b에는 어느 하나의 게이트 라인(GL)과 어느 하나의 데이터 라인(DL), 및 전압 라인(SL-VDD)에 연결된 화소(PX)를 예시적으로 도시하였다. 화소(PX)의 구성은 이에 제한되지 않고 변형되어 실시될 수 있다.
화소(PX)는 표시소자로써 유기발광 다이오드(OLED)를 포함한다. 유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소(PX)는 유기발광 다이오드(OLED)를 구동하기 위한 회로부로써 제1 트랜지스터(TFT1, 또는 스위칭 트랜지스터), 제2 트랜지스터(TFT2, 또는 구동 트랜지스터), 및 커패시터(CAP)를 포함한다.
제1 트랜지스터(TFT1)는 게이트 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(CAP)는 제1 트랜지스터(TFT1)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
제2 트랜지스터(TFT2)는 유기발광 다이오드(OLED)에 연결된다. 제2 트랜지스터(TFT2)는 커패시터(CAP)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 유기발광 다이오드(OLED)는 제2 트랜지스터(TFT2)의 턴-온 구간 동안 발광한다.
도 4c 및 도 4d는 본 발명의 일 실시예에 따른 표시패널(DP)의 부분 단면도들이다.
도 4c은 도 4b에 도시된 등가회로의 제1 트랜지스터(TFT1) 및 커패시터(CAP)에 대응하는 부분의 단면을 도시하였다. 도 4d는 도 4b에 도시된 등가회로의 제2 트랜지스터(TFT2) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다.
도 4c 및 도 4d에 도시된 것과 같이, 베이스층(SUB) 상에 회로층(DP-CL)이 배치된다. 베이스층(SUB) 상에 제1 트랜지스터(TFT1)의 반도체 패턴(AL1: 이하, 제1 반도체 패턴) 및 제2 트랜지스터(TFT2)의 반도체 패턴(AL2, 이하 제2 반도체 패턴)이 배치된다. 제1 반도체 패턴(AL1) 및 제2 반도체 패턴(AL2)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 서로 동일하게 또는 서로 다르게 선택될 수 있다.
별도로 도시하지 않았으나, 베이스층(SUB)의 일면 상에 기능층들이 더 배치될 수 있다. 기능층들은 배리어층 또는 버퍼층 중 적어도 어느 하나를 포함한다. 제1 반도체 패턴(AL1) 및 제2 반도체 패턴(AL2)은 배리어층 또는 버퍼층 상에 배치될 수 있다.
베이스층(SUB) 상에 제1 반도체 패턴(AL1) 및 제2 반도체 패턴(AL2)을 커버하는 제1 절연층(12)이 배치된다. 제1 절연층(12)은 유기층 및/또는 무기층을 포함한다. 특히, 제1 절연층(12)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(12) 상에 제1 트랜지스터(TFT1)의 제어전극(GE1: 이하, 제1 제어전극) 및 제2 트랜지스터(TFT2)의 제어전극(GE2, 이하, 제2 제어전극)이 배치된다. 제1 절연층(12) 상에 커패시터(CAP)의 제1 전극(E1)이 배치된다. 제1 제어전극(GE1), 제2 제어전극(GE2), 및 제1 전극(E1)은 게이트 라인들(GL, 도 4a 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다. 다시 말해, 제1 전극(E1)은 게이트 라인들(GL)과 동일한 물질로 구성되고, 동일한 적층 구조를 갖고, 동일한 층 상에 배치될 수 있다.
제1 절연층(12) 상에 제1 제어전극(GE1) 및 제2 제어전극(GE2) 및 제1 전극(E1)을 커버하는 제2 절연층(14)이 배치된다. 제2 절연층(14)은 유기층 및/또는 무기층을 포함한다. 특히, 제2 절연층(14)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제2 절연층(14) 상에 데이터 라인들(DL, 도 4a 참조)이 배치될 수 있다. 제2 절연층(14) 상에 제1 트랜지스터(TFT1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 이하, 제1 출력전극)이 배치된다. 제2 절연층(14) 상에 제2 트랜지스터(TFT2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 이하, 제2 출력전극)이 배치된다. 제1 입력전극(SE1)은 데이터 라인들(DL) 중 대응하는 데이터 라인으로부터 분기된다. 전원 라인(PL,도 4a 참조)은 데이터 라인들(DL)과 동일한 층 상에 배치될 수 있다. 제2 입력전극(SE2)은 전원 라인(PL)으로부터 분기될 수 있다.
제2 절연층(14) 상에 커패시터(CAP)의 제2 전극(E2)이 배치된다. 제2 전극(E2)은 데이터 라인들(DL) 및 전원 라인(PL)과 동일한 포토리소그래피 공정에 따라 제조될 수 있고, 동일한 물질로 구성되고, 동일한 적층 구조를 갖고, 동일한 층 상에 배치될 수 있다.
제1 입력전극(SE1)과 제1 출력전극(DE1)은 제1 절연층(12) 및 제2 절연층(14)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(AL1)에 각각 연결된다. 제1 출력전극(DE1)은 제1 전극(E1)에 전기적으로 연결될 수 있다. 예컨대, 제1 출력전극(DE1)은 제2 절연층(14)을 관통하는 관통홀(미 도시)을 통해 제1 전극(E1)에 연결될 수 있다. 제2 입력전극(SE2)과 제2 출력전극(DE2)은 제1 절연층(12) 및 제2 절연층(14)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(AL2)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(TFT1)와 제2 트랜지스터(TFT2)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(14) 상에 제1 입력전극(SE1), 제1 출력전극(DE1), 제2 입력전극(SE2), 및 제2 출력전극(DE2)을 커버하는 제3 절연층(16)이 배치된다. 제3 절연층(16)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(16)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(12), 제2 절연층(14), 및 제3 절연층(16) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(14), 및 제3 절연층(16) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
회로층(DP-CL)은 더미 도전패턴들을 포함한다. 더미 도전패턴들은 반도체 패턴들(AL1, AL2), 제어전극들(GE1, GE2), 또는 출력전극들(DE1, DE2)과 동일한 층 에 배치된다. 더미 도전패턴들은 비표시영역(NDA, 도 4a 참조)에 배치될 수 있다. 더미 도전패턴들에 대한 상세한 설명은 후술한다.
제3 절연층(16) 상에 발광소자층(DP-OLED)이 배치된다. 제3 절연층(16) 상에 화소정의막(PXL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(16) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제3 절연층(16)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(DE2)에 연결된다. 화소정의막(PXL)에는 개구부(OP)가 정의된다. 화소정의막(PXL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다.
발광소자층(DP-OLED)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함한다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 애노드(AE)에 대응하게 정의되었다. 그러나, 발광영역(PXA)은 이에 제한되지 않고, 발광영역(PXA)은 광이 발생되는 영역으로 정의되면 충분하다. 발광영역(PXA)은 개구부(OP)에 의해 노출된 애노드(AE)의 일부영역에 대응하게 정의될 수도 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 4a 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 유기 발광층(EML)이 배치된다. 유기 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 즉, 유기 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
유기 발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
본 실시예에서 패터닝된 유기 발광층(EML)을 예시적으로 도시하였으나, 유기 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기 발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기 발광층(EML)은 다층구조를 가질 수 있다.
본 실시예에서 박막봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막봉지층(TFE)은 캡핑층을 직접 커버한다.
도 5a는 본 발명의 일 실시예에 따른 구동칩(IC, 도 4a 참조)의 칩 패드부(IC-PAD)의 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 제1 패드부(PAD1)의 평면도이다.
도 5a를 참조하면, 칩 패드부(IC-PAD)는 구동칩(IC, 도 4a 참조)이 제1 패드부(PAD1)와 맞닿는 면에 제공될 수 있다. 칩 패드부(IC-PAD)는 구동칩(IC, 도 4a 참조) 내부의 회로들과 전기적으로 연결될 수 있다.
칩 패드부(IC-PAD)는 복수의 칩 패드들(IP)을 포함할 수 있고, 제1 패드부(PAD1)는 복수의 패드들(PD)을 포함할 수 있다. 복수의 칩 패드들(IP) 각각과 복수의 패드들(PD) 각각은 서로 일대일 대응하며 마주할 수 있다. 따라서, 복수의 칩 패드들(IP)과 복수의 패드들(PD)은 서로 동일한 배열을 가질 수 있다.
복수의 칩 패드들(IP)은 M X N 매트릭스 형태로 배열될 수 있다. 즉, M개(M은 1 이상의 정수)의 칩 패드가 제1 방향(DR1)을 따라 배열되고, N개(N은 1 이상의 정수)의 칩 패드가 제2 방향(DR2)을 따라 배열될 수 있다.
복수의 칩 패드들(IP) 중 제2 방향(DR2)의 폭의 중심과 중첩하는 중간 영역(CP)에 배치하는 칩 패드들(IP-C)은 직사각 형상을 가질 수 있다. 도 5a에서는 하나의 열(이하, 상세한 설명에서 열은 제1 방향(DR1)과 나란한 것을 의미함)의 칩 패드들(IP-C) 만이 직사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 중간 영역(CP)에는 복수의 열의 칩 패드들(IP-C)이 직사각 형상을 가질 수 있다. 중간 영역(CP)에 배치된 칩 패드들(IP-C)을 제외한 나머지 칩 패드들(IP)은 평행사변형 형상을 가질 수 있다.
칩 패드들(IP-C)을 사이에 두고 마주하며 배치된 칩 패드들(IP)은 서로 대칭하는 형상을 가질 수 있다. 도 5a에서 칩 패드들(IP)은 평행사변형 형상을 가질 수 있다.
칩 패드들(IP) 각각은 제1 면적을 가질 수 있다. 칩 패드들(IP) 각각은 제1 방향(DR1)의 제1 폭(WT1) 및 제2 방향(DR2)의 제2 폭(WT2)을 가질 수 있다. 제1 면적은 제1 폭(WT1)과 제2 폭(WT2)의 곱일 수 있다.
도 5b를 참조하면, 복수의 패드들(PD)은 M X N 매트릭스 형태로 배열될 수 있다. 즉, M개(M은 1 이상의 정수)의 패드가 제1 방향(DR1)을 따라 배열되고, N개(N은 1 이상의 정수)의 패드가 제2 방향(DR2)을 따라 배열될 수 있다. 도 5b에서는 M은 3일 수 있다. 도 5a 및 도 5b에서는 복수의 칩 패드들(IP)의 개수와 복수의 패드들(PD)의 개수가 동일한 것을 예로 들어 도시하였으나, 이에 제한되는 것은 아니다. 복수의 칩 패드들(IP)의 개수와 복수의 패드들(PD)의 개수는 상이할 수도 있다.
복수의 패드들(PD) 중 제2 방향(DR2)의 폭의 중심과 중첩하는 중간 영역(CP)에 배치하는 패드들(PD-C)은 직사각 형상을 가질 수 있다. 도 5b에서는 하나의 열의 패드들(PD-C) 만이 직사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 중간 영역(CP)에는 복수의 열의 패드들(PD-C)이 직사각 형상을 가질 수 있다. 중간 영역(CP)에 배치된 패드들(PD-C)을 제외한 나머지 패드들(PD)은 평행사변형 형상을 가질 수 있다.
베이스층(SUB, 도3 참조)이 플라스틱 필름을 포함하는 경우, 베이스층(SUB, 도 3 참조)은 소정의 공정들에 의해 팽창 또는 수축할 수 있다. 베이스층(SUB, 도3 참조)이 팽창한 경우, 패드들(PD) 사이의 간격이 증가된다. 패드들(PD)이 평행사변형 형상을 갖는 경우, 구동칩(IC)을 패드들(PD)의 중심보다 올려서 부착하면, 패드들(PD) 사이의 간격이 증가하여도, 구동칩(IC)의 칩 패드들(IP)이 패드들(PD)에 일대일 대응하여 부착될 수 있다. 또한, 베이스층(SUB, 도 3 참조)이 수축한 경우, 패드들(PD) 사이의 간격이 감소된다. 패드들(PD)이 평행사변형 형상을 갖는 경우, 구동칩(IC)을 패드들(PD)의 중심보다 내려서 부착하면, 패드들(PD) 사이의 간격이 감소하여도, 구동칩(IC)의 칩 패드들(IP)이 패드들(PD)에 일대일 대응하여 부착될 수 있다.
복수의 패드들(PD)은 제1 패드(PD1) 및 제2 패드(PD2)를 포함할 수 있다. 제1 패드(PD1)는 상기 제1 면적보다 작은 제2 면적을 가질 수 있다. 제2 패드(PD2)는 상기 제2 면적보다 큰 제3 면적을 가질 수 있다. 상기 제3 면적은 상기 제1 면적보다 클 수도 있다. 즉, 제1 패드(PD1)의 제2 면적 < 칩 패드(IP)의 제1 면적 < 제2 패드(PD2)의 제3 면적 순일 수 있다. 제2 패드(PD2)의 상기 제3 면적은 상기 제2 면적보다만 크면 될 뿐, 다양하게 변형될 수 있다. 예컨대, 제2 패드(PD2)의 상기 제3 면적은 칩 패드(IP)의 상기 제1 면적과 같을 수도 있고, 상기 제1 면적보다 작을 수도 있다.
제1 패드(PD1)는 제1 방향(DR1)의 제3 폭(WT3) 및 제2 방향(DR2)의 제4 폭(WT4)을 가질 수 있다. 제2 패드(PD2)는 제1 방향(DR1)의 제5 폭(WT5) 및 제2 방향(DR2)의 제6 폭(WT6)을 가질 수 있다. 상기 제2 면적은 제3 폭(WT3)과 제4 폭(WT4)의 곱일 수 있다. 상기 제3 면적은 제5 폭(WT5) 및 제6 폭(WT6)의 곱일 수 있다.
제1 패드부(PAD1)의 제1 패드(PD1)가 배치된 영역은 얼라인 영역(ALA)이라 정의하고, 제2 패드(PD2)가 배치된 영역은 연결 영역(CNA)이라 정의할 수 있다. 도 5b에서는 하나의 얼라인 영역(ALA)에 4 개의 제1 패드(PD1)가 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 하나의 얼라인 영역(ALA)에 배치되는 제1 패드(PD1)의 개수는 하나 이상의 개수를 가질 수 있다. 또한, 도 5b에서는 제1 패드부(PAD1) 내에 두 개의 얼라인 영역(ALA)이 정의된 것을 예로 들어 도시하였다. 하지만, 이에 제한되는 것은 아니다. 예를 들어, 표시패널(DP, 도4 참조)의 크기 등에 따라 얼라인 영역(ALA)의 개수는 두 개 이상일 수도 있고, 한 개일 수도 있다.
얼라인 영역(ALA)이 M번째 행에 배치될 수 있다. 구체적으로, 도 5a에서 얼라인 영역(ALA)은 3번째 행에 배치될 수 있다. 얼라인 영역(ALA)의 복수의 패드들(PD) 중 최외곽에 배치될 수 있다. 얼라인 영역(ALA)에 배치된 제1 패드(PD1)는 회로층(DP-CL, 도 3 참조)과 전기적으로 분리될 수 있다. 즉, 제1 패드(PD1)는 플로팅 패턴일 수 있다. 제1 패드(PD1)는 얼라인 확인 용도로만 사용될 수 있고, 소정의 신호를 전달하는 역할을 하지 않을 수 있다. 하지만, 이에 제한되는 것은 아니고, 제1 패드(PD1)는 회로층(DP-CL, 도 3C 참조)과 전기적으로 연결될 수도 있다.
도 5c는 본 발명의 일 실시예에 따른 제1 패드부(PAD1-1)의 평면도이다.
도 5c의 제1 패드부(PAD1-1)는 도 5b의 제1 패드부(PAD1)와 비교하였을 때, 얼라인 영역(ALA)의 위치에 차이가 있다. 이하에서 구체적으로 설명된다.
제1 패드부(PAD1-1)는 복수의 패드들(PD)을 포함할 수 있다. 복수의 패드들(PD)은 M X N 매트릭스 형태로 배열될 수 있다. 즉, M개의 패드가 제1 방향(DR1)을 따라 배열되고, N개의 패드가 제2 방향(DR2)을 따라 배열될 수 있다.
도 5b에서는, 얼라인 영역(ALA, 도 5b 참조)이 M번째 행(이하, 상세한 설명에서 행은 제2 방향(DR2)과 나란한 것을 의미함)에 배치된 것을 도시하였다. 하지만, 도 5c의 얼라인 영역(ALA)은 M번째 행에 배치되지 않을 수 있다. 보다 구체적으로 설명하면, 얼라인 영역(ALA)은 제2 행 내지 제M-1 행 중 적어도 어느 하나의 행에 배치될 수 있다. 복수의 패드들(PD) 중 최외곽에 배치된 패드들은 모두 제2 패드(PD2)일 수 있다. 얼라인 영역(ALA)은 연결 영역(CNA)에 의해 둘러싸일 수 있다. 구체적으로, 얼라인 영역(ALA)과 인접한 모든 영역은 연결 영역(CNA)일 수 있다.
얼라인 영역(ALA)이 상기 최외곽에 정의되지 않는 경우에는 얼라인 측정이 보다 용이할 수 있다. 구체적으로 설명하면, 베이스층(SUB, 도 3 참조)이 적어도 하나의 플라스틱 필름을 포함하는 경우, 구동칩(IC, 도 3 참조)을 실장하는 과정에서 베이스층(SUB, 도 3 참조)에 굴곡이 발생할 수 있다. 얼라인 영역(ALA)이 배치된 제2 행 내지 제M-1 행에는 굴곡이 발생하지 않을 수 있고, 따라서 얼라인 측정이 보다 용이할 수 있다.
또한, 얼라인 영역(ALA)은 제2 열 내지 제N-1 열 중 적어도 어느 하나의 열에 배치될 수 있다. 이 경우에도, 제2 열 내지 제N-1 열에는 굴곡이 발생하지 않을 수 있고, 따라서 얼라인 측정이 보다 용이할 수 있다.
도 5d는 도 5b의 X-X` 를 따라 절단한 단면도이다. 도 5e는 도 5b의 Y-Y` 를 따라 절단한 단면도이다. 도 5f는 도 5b의 Y-Y` 를 따라 절단한 단면도이다. 도 5d 내지 도 5f는 패드들(PD, 도 5b 참조)의 장변 방향과 나란한 제4 방향(DR4)을 따라 절단한 단면도이다. 즉, 도 5d 내지 도 5f는 제4 방향(DR4) 및 제3 방향(DR3)이 정의하는 단면도이다.
도 5d에서 제2 패드(PD2)는 복수의 층을 포함할 수 있다. 예를 들어, 제2 패드(PD2)는 제1 서브 패드층(DL-La) 및 제2 서브 패드층(PD-S2)을 포함할 수 있다. 제1 서브 패드층(DL-La)은 데이터 배선부(DL-L, 도 4a 참조)로부터 연장할 수 있다. 즉, 제1 서브 패드층(DL-La)은 데이터 배선부(DL-L, 도 4a 참조)와 동일한 층 상에 배치될 수 있다. 제2 서브 패드층(PD-S2)은 제1 서브 패드층(DL-La)과 제1 콘택홀(CNTa)를 통해 연결될 수 있다. 제1 콘택홀(CNTa)은 제3 절연층(16)을 관통한다.
도 5d에서는 제2 패드(PD2)가 2 층으로 이루어진 것을 예를 들어 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 제2 패드(PD2)는 단층으로 이루어질 수도 있고, 3 개 이상의 층으로 이루어질 수도 있다.
도 5e에서는 제1 패드(PD1)의 단면도를 도시하였다. 제1 패드(PD1)는 회로층(DP-CL, 도 3 참조)과 전기적으로 분리될 수 있다. 즉, 제1 패드(PD1)는 플로팅 패턴일 수 있다.
제1 패드(PD1)는 앞서 도 5d에서 설명한 제2 패드(PD2)의 제2 서브 패드층(PD-S2)과 동일한 층 상에 배치될 수 있다. 예컨대, 이 실시예에서, 제1 패드(PD1) 및 제2 서브 패드층(PD-S2)은 제3 절연층(16) 상에 배치될 수 있다. 도 5e에서는 제1 패드(PD1)가 단층으로 이루어진 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 제1 패드(PD1)는 복수의 층으로 이루어질 수도 있다.
도 5f에서는 제1 패드(PD1-a)는 복수의 층을 포함할 수 있다. 예를 들어, 제1 패드(PD1-a)는 제1 서브 패드층(DL-Lb) 및 제2 서브 패드층(PD-S1)을 포함할 수 있다. 제1 서브 패드층(DL-Lb)은 데이터 배선부(DL-L, 도 4a 참조)로부터 연장할 수 있다. 즉, 제1 서브 패드층(DL-Lb)은 데이터 배선부(DL-L, 도 4a 참조)와 동일한 층 상에 배치될 수 있다. 제2 서브 패드층(PD-S1)은 제1 서브 패드층(DL-Lb)과 제2 콘택홀(CNTb)을 통해 연결될 수 있다. 제2 콘택홀(CNTb)은 제3 절연층(16)을 관통한다.
도 5d 및 5f에서는 데이터 배선부(DL-L)로부터 연장된 제1 서브 패드층들(DL-La, DL-Lb)을 각각 포함하는 제1 패드(PD1-a) 및 제2 패드(PD2)를 도시하였다. 하지만, 본 발명의 실시예는 데이터 배선부(DL-L) 뿐만 아니라 도 4a 에 도시된 배선들, 또는 터치감지유닛이 포함하는 센싱 배선들과 전기적으로 연결되는 패드들도 포함할 수 있다. 예를 들어, 제1 패드 및 제2 패드가 제1 절연층(12) 상에 배치된 배선(예를 들어, 게이트 배선)과 전기적으로 연결되고, 제1 절연층(12) 상에 배치된 서브 패드층을 포함하는 경우를 설명한다. 이 경우, 제1 패드 및 제2 패드의 최상층(예를 들어, 제3 절연층(16) 위에 배치된 서브 패드층)은 제2 절연층(14) 및 제3 절연층(16)을 관통하는 콘택홀(미도시)을 통해 상기 서브 패드층과 전기적으로 연결될 수 있다.
도 5g는 패드부와 구동칩이 결합한 상태의 단면도이다.
도 5g는 연결 영역(CNA)과 얼라인 영역(ALA)의 단면도이다. 구체적으로, 도 5d의 제2 패드(PD2) 및 도 5e의 제1 패드(PD1) 각각에 대응하는 칩 패드(IP)가 결합된 상태를 도시한 단면도이다.
연결 영역(CNA)에서는 제2 패드(PD2)와 구동칩(IC)의 칩 패드(IP)가 이방성 도전 필름(EM)에 의해 결합되고, 얼라인 영역(ALA)에서는 제1 패드(PD1)와 구동칩(IC)의 칩 패드(IP)가 이방성 도전 필름(EM)에 의해 결합될 수 있다. 하지만, 이에 제한되는 것은 아니고, 제2 패드(PD2)와 구동칩(IC)의 칩 패드(IP) 및 제1 패드(PD1)와 구동칩(IC)의 칩 패드(IP)는 솔더 범프를 통해 본딩될 수도 있다.
제4 방향(DR4)의 길이를 살펴보면, 제2 패드(PD2)의 길이가 제1 패드(PD1)의 길이보다 길다. 제3 방향(DR3)에서 보았을 때, 제2 패드(PD2)와 결합된 칩 패드(IP)는 제2 패드(PD2)에 가려 보이지 않을 수 있다. 하지만, 제1 패드(PD1)와 결합된 칩 패드(IP)는 제1 패드(PD1)보다 제4 방향(DR4)의 길이가 길다. 따라서, 제3 방향(DR3)에서 보았을 때, 제1 패드(PD1)와 결합된 칩 패드(IP)의 위치를 확인할 수 있다.
도 6은 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 6을 참조하면, 제1 패드(PD1) 및 제2 패드(PD2)는 실선으로 도시하였고, 칩 패드(IP)는 점선으로 도시하였다.
도 6에서 칩 패드(IP)의 제2 폭(WT2), 제1 패드(PD1)의 제4 폭(WT4), 및 제2 패드(PD2)의 제6 폭(WT6)은 서로 동일할 수 있다. 제1 패드(PD1)의 제3 폭(WT3)은 칩 패드(IP)의 제1 폭(WT1) 및 제2 패드(PD2)의 제5 폭(WT5)보다 작을 수 있다. 칩 패드(IP)의 제1 폭(WT1)은 제1 패드(PD1)의 제3 폭(WT3)보다 크고, 제2 패드(PD2)의 제5 폭(WT5)보다 작을 수 있다. 제2 패드(PD2)의 제5 폭(WT5)은 칩 패드(IP)의 제1 폭(WT1) 및 제1 패드(PD1)의 제3 폭(WT3)보다 클 수 있다.
본 발명의 실시예에 따르면, 노출된 칩 패드(IP)의 폭을 측정하여, 칩 패드(IP)의 위치가 얼라인 마진 내의 범위에 해당하는지 용이하게 측정할 수 있다. 도 7a 및 도 7b는 얼라인 측정 방법을 개략적으로 도시한 도면들이다.
도 7a 및 도 7b를 참조하면, 표시패널(DP)에 구동칩(IC)이 제대로 얼라인 되었는지 확인하는 하나의 예를 도시한 것이다. 구동칩(IC)은 불투명하기 때문에 표시패널(DP)의 상면에서 얼라인이 제대로 되었는지 확인하기는 어렵다. 따라서, 표시패널(DP)의 아래에서 구동칩(IC)이 제대로 얼라인 되었는지 검사할 수 있다.
표시패널(DP)의 아래에서 광원(LS)을 이용하여 표시패널(DP)의 배면에 광을 조사한다. 표시패널(DP)의 배면에 조사된 광은 반사되어 측정 장치(MS)로 입사될 수 있다. 예를 들어, 측정 장치(MS)는 표시패널(DP)의 배면을 촬영하는 카메라와 같은 장치일 수 있다. 표시패널(DP)의 베이스층(SUB, 도 3)이 투명하기 때문에, 표시패널(DP)의 배면에서 얼라인을 측정할 수 있다.
도 7b에서는 측정 장치(MS)에 의해 촬영된 하나의 칩 패드(IP)와 하나의 제1 패드(PD1)를 도시하였다. 제1 패드(PD1)의 면적이 칩 패드(IP)보다 작기 때문에, 제1 패드(PD1) 주변으로 노출된 칩 패드(IP)를 관찰할 수 있다.
본 발명의 실시예에 따르면, 노출된 칩 패드(IP)의 폭을 측정하여, 상기 폭의 차이가 얼라인 마진 내의 범위에 해당하는지 용이하게 측정할 수 있다. 예를 들어 설명하면, 제1 패드(PD1)를 기준으로 노출된 칩 패드(IP)의 폭을 측정한다. 도 7b에서는 제1 패드(PD1)의 일 측에 노출된 칩 패드(IP)의 폭은 제1 폭(DTx)으로 측정되고, 제1 패드(PD1)의 다른 일 측에 노출된 칩 패드(IP)의 폭은 제2 폭(DTy)으로 측정된다.
측정된 제1 폭(DTx)과 제2 폭(DTy)을 합한 후 2로 나눈 값과 제1 폭(DTx)과의 차이 또는 측정된 제1 폭(DTx)과 제2 폭(DTy)을 합한 후 2로 나눈 값과 제2 폭(DTy)과의 차이가 기 설정된 얼라인 마진 내의 범위에 해당하는지 측정할 수 있다.
본 발명의 실시에 따르면, 표시패널(DP)의 배면을 통해 제1 패드(PD1) 기준으로 노출된 칩 패드(IP)의 폭을 용이하게 측정할 수 있다. 따라서, 불량 검출 검사 과정이 보다 단순해질 수 있고, 품질 확인이 용이할 수 있다. 그 결과, 제조 수율 향상 및 제품 신뢰성의 향상을 도모할 수 있다.
도 8a는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8a를 참조하면, 패드들(PD-1)은 실선으로 도시하였고, 칩 패드(IP)는 점선으로 도시하였다.
칩 패드(IP)의 제1 폭(WT1)과 제1 패드(PD1-1)의 제3 폭(WT3-1)은 서로 동일할 수 있다. 제2 패드(PD2)의 제5 폭(WT5)은 칩 패드(IP)의 제1 폭(WT1) 및 제1 패드(PD1-1)의 제3 폭(WT3-1)보다 클 수 있다.
제1 패드(PD1-1)의 제4 폭(WT4-1)은 칩 패드(IP)의 제2 폭(WT2)보다 작을 수 있다. 따라서, 제1 패드(PD1-1)를 기준으로 제2 방향(DR2)으로 노출된 칩 패드(IP)를 측정하여 얼라인이 제대로 되었는지 측정할 수 있다.
도 8b는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8b를 참조하면, 패드들(PD-2)은 실선으로 도시하였고, 칩 패드(IP)는 점선으로 도시하였다.
제1 패드(PD1-2)의 제3 폭(WT3-2)은 칩 패드(IP)의 제1 폭(WT1)보다 작고, 제1 패드(PD1-2)의 제4 폭(WT4-2)은 칩 패드(IP)의 제2 폭(WT2)보다 작다. 따라서, 제1 패드(PD1-2)를 기준으로 제1 방향(DR1) 및 제2 방향(DR2)으로 노출된 칩 패드(IP)를 측정하여 얼라인이 제대로 되었는지 측정할 수 있다.
도 8c는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8c를 참조하면, 패드들(PD-3)은 실선으로 도시하였고, 칩 패드(IP)는 점선으로 도시하였다.
제1 패드(PD1-3)의 제3 폭(WT3-3)은 칩 패드(IP)의 제1 폭(WT1) 및 제2 패드(PD2)의 제5 폭(WT5)보다 작을 수 있다. 제1 패드(PD1-3)의 제4 폭(WT4-3)은 칩 패드(IP)의 제2 폭(WT2)보다 클 수 있다. 제1 패드(PD1-3)를 기준으로 제1 방향(DR1)으로 노출된 칩 패드(IP)를 측정하여 얼라인이 제대로 되었는지 측정할 수 있다.
도 8d는 본 발명의 표시장치의 일부를 확대 도시한 평면도이다.
도 8d를 참조하면, 패드들(PD-4)은 실선으로 도시하였고, 칩 패드(IP)는 점선으로 도시하였다.
제1 패드(PD1-4)의 제3 폭(WT3-4)은 제2 패드(PD2)의 제5 폭(WT5)과 동일하고, 칩 패드(IP)의 제1 폭(WT1)보다 클 수 있다. 제1 패드(PD1-4)의 제4 폭(WT4-4)은 칩 패드(IP)의 제2 폭(WT2)보다 작을 수 있다. 제1 패드(PD1-4)를 기준으로 제2 방향(DR2)으로 노출된 칩 패드(IP)를 측정하여 얼라인이 제대로 되었는지 측정할 수 있다.
도 9a는 본 발명의 일 실시예에 따른 패드부의 평면도이다.
도 9a를 참조하면, 제1 패드부(PAD1-2)는 복수의 패드들(PD-5)을 포함할 수 있다. 복수의 패드들(PD-5)은 모두 직사각형 형상을 가질 수 있다.
패드들(PD-5)은 제1 패드(PD1-5) 및 제2 패드(PD2-1)를 포함할 수 있다. 제1 패드(PD1-5)는 얼라인 영역(ALA)에 배치되고, 제2 패드(PD2-1)는 연결 영역(CNA)에 배치될 수 있다.
도 9a에서는, 복수의 패드들(PD-5) 중 최외곽에 배치된 패드들은 모두 제2 패드(PD2-1)인 것을 도시하였으나, 복수의 패드들(PD-5) 중 최외곽에는 제1 패드(PD1-5) 및 제2 패드(PD2-1)가 배치될 수 있다.
도 9b는 본 발명의 일 실시예에 따른 패드부의 평면도이다.
도 9b를 참조하면, 제1 패드부(PAD1-3)는 복수의 패드들(PD-6)을 포함할 수 있다. 복수의 패드들(PD-6)은 제2 방향(DR2)을 따라 배열된 제1 행의 패드들(PDM1), 상기 제2 방향(DR2)을 따라 배열되며 제1 행의 패드들(PDM1)과 제2 방향(DR2)에서 일부 중첩하는 제2 행의 패드들(PDM2)로 정의될 수 있다. 제1 행의 패드들(PDM1) 및 제2 행의 패드들(PDM2)은 제1 방향(DR1)을 따라 교대로 순차적으로 배치될 수 있다.
제1 행의 패드들(PDM1) 및 제2 행의 패드들(PDM2)은 제1 방향(DR1)에서 서로 비중첩한다. 제2 방향(DR2)을 따라 하나의 제1 행의 패드(PDM1) 및 하나의 제2 행의 패드(PDM2)가 교대로 배치될 수 있다.
패드들(PD-6)은 제1 패드(PD1-6) 및 제2 패드(PD2-2)를 포함할 수 있다. 제1 패드(PD1-6)는 제1 얼라인 영역(ALA-1) 또는 제2 얼라인 영역(ALA-2)에 배치되고, 제2 패드(PD2-2)는 연결 영역(CNA)에 배치될 수 있다.
도 9b에서는 제1 얼라인 영역(ALA-1)과 제2 얼라인 영역(ALA-2)을 도시하였으나, 제1 얼라인 영역(ALA-1)과 제2 얼라인 영역(ALA-2) 중 어느 하나는 생략될 수 있다.
제1 얼라인 영역(ALA-1)에 배치된 제1 패드(PD1-6)는 제2 방향(DR2)을 따라 나란히 배치될 수 있다. 제2 얼라인 영역(ALA-2)에 배치된 제1 패드(PD1-6)는 다이아몬드 형상으로 배치될 수 있다. 상기 제1 패드(PD1-6)의 배치 형태는 예시적으로 나타낸 것으로 도시한 배치 형태 외에 다른 형태로 변형 가능하다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시장치 DM: 표시모듈
DP: 표시패널 TS: 터치감지유닛
SUB: 베이스층 DP-CL: 회로층
DP-OLED: 발광 소자층 TFE: 박막 봉지층
DA: 표시영역 NDA: 비표시영역
PAD1: 제1 패드부 PAD2: 제2 패드부
IC: 구동칩

Claims (20)

  1. 베이스층, 상기 베이스층 위에 배치된 회로층, 및 상기 베이스층 위에 배치된 복수의 패드들을 갖는 패드부를 포함하는 표시패널; 및
    상기 패드부 위에 배치되며, 상기 복수의 패드들에 연결된 복수의 칩 패드들을 포함하는 구동칩을 포함하고,
    상기 복수의 칩 패드들은 제1 칩 패드를 포함하고, 상기 제1 칩 패드는 제1 방향으로 제1 폭 및 상기 제1 방향과 교차하는 제2 방향으로 제2 폭을 갖고,
    상기 복수의 패드들은 상기 제1 칩 패드에 대응하는 제1 패드를 포함하고,
    상기 제1 패드는 상기 제1 방향으로 제3 폭 및 상기 제2 방향으로 제4 폭을 갖고,
    상기 제2 폭은 상기 제4 폭과 다른 표시 장치.
  2. 제1 항에 있어서,
    상기 제4 폭은 상기 제2 폭보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 폭은 상기 제3 폭과 같은 표시 장치.
  4. 제2 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 작은 표시 장치.
  5. 제2 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 큰 표시 장치.
  6. 제1 항에 있어서,
    상기 복수의 패드들 및 상기 복수의 칩 패드들은 상기 제2 방향에 대해, 0도 내지 90도의 각도로 배열된 표시 장치.
  7. 제1 항에 있어서,
    상기 복수의 칩 패드들 중, 상기 제2 방향의 폭의 중심과 중첩하는 중간 영역에 배치되는 칩 패드들은 직사각형 형상을 갖고, 다른 칩 패드들은 평행사변형 형상을 갖는 표시 장치.
  8. 제1 항에 있어서,
    상기 패드부에는 적어도 하나의 얼라인 영역이 정의되고, 상기 얼라인 영역에는 상기 제1 패드가 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 패드들은 상기 제1 방향으로 제5 폭 및 상기 제2 방향으로 제6 폭을 갖는 제2 패드를 더 포함하고,
    상기 제1 및 제3 폭들 각각은 상기 제5 폭보다 작고, 상기 제2 패드는 상기 얼라인 영역의 주변에는 배치된 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 패드는 상기 회로층에 전기적으로 미연결되고, 상기 제2 패드는 상기 회로층에 전기적으로 연결된 표시 장치.
  11. 베이스층, 상기 베이스층 위에 배치된 회로층, 및 상기 베이스층 위에 배치된 복수의 패드들을 갖는 패드부를 포함하는 표시패널; 및
    상기 패드부 위에 배치되며, 상기 복수의 패드들에 연결된 복수의 칩 패드들을 포함하는 구동칩을 포함하고,
    상기 복수의 패드들은 M개의 행들 및 N개의 열들로 배열되고, M 및 N은 1보다 큰 자연수이고, N은 M보다 크고, 상기 열들은 제1 방향에 대응되고, 상기 행들은 상기 제1 방향과 교차하는 제2 방향에 대응되고,
    상기 복수의 칩 패드들은 상기 제1 방향으로 제1 길이를 갖는 제1 칩 패드를 포함하고,
    상기 복수의 패드들은,
    상기 제1 방향으로 제2 길이를 갖는 제1 패드; 및
    상기 제1 방향으로 제3 길이를 갖는 제2 패드를 포함하고,
    상기 제1 및 제2 길이들 각각은 상기 제3 길이와 다른 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 방향으로 상기 제1 패드의 폭은 상기 제2 방향으로 상기 제1 칩 패드의 폭보다 작은 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 길이는 상기 제2 길이와 같은 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 길이는 상기 제1 길이보다 작은 표시 장치.
  15. 제12 항에 있어서,
    상기 제2 길이는 상기 제1 길이보다 큰 표시 장치.
  16. 제11 항에 있어서,
    상기 복수의 패드들 및 상기 복수의 칩 패드들은 상기 제2 방향에 대해, 0도 내지 90도의 각도로 배열된 표시 장치.
  17. 제11 항에 있어서,
    상기 복수의 칩 패드들 중, 상기 제2 방향의 폭의 중심과 중첩하는 중간 영역에 배치되는 칩 패드들은 직사각형 형상을 갖고, 다른 칩 패드들은 평행사변형 형상을 갖는 표시 장치.
  18. 제11 항에 있어서,
    상기 패드부에는 적어도 하나의 얼라인 영역이 정의되고, 상기 얼라인 영역에는 상기 제1 패드가 배치되고, 상기 제2 패드는 상기 얼라인 영역의 주변에는 배치된 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 및 제2 길이들 각각은 상기 제3 길이보다 작은 표시 장치.
  20. 제11 항에 있어서,
    상기 제1 패드는 상기 회로층에 전기적으로 미연결되고, 상기 제2 패드는 상기 회로층에 전기적으로 연결된 표시 장치.
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