KR20230172434A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

실시 예에 따른 회로 기판은 기판; 상기 기판 상에 배치되고, 제1 관통홀을 포함한 제1 보호부재; 및, 상기 제1 보호부재의 상기 제1 관통홀 내에 상기 제1 보호부재와 수평 방향을 따라 이격되어 배치되고, 복수의 제2 관통홀을 포함한 제2 보호부재를 포함하고, 상기 제2 보호부재는 상기 복수의 제2 관통홀을 형성하는 복수의 내측면 및 상기 복수의 내측면을 둘러싸는 외측면을 포함하고, 상기 제1 보호부재의 상기 제1 관통홀을 형성하는 내측면과 상기 제2 보호부재의 외측면은 상기 수평 방향을 따라 서로 마주보는 일면을 각각 포함하고, 상기 제1 보호부재의 일면과 상기 제2 보호부재의 일면 사이의 이격 영역은 상기 수평 방향을 따라 제1 폭을 갖는 제1 이격 영역 및 상기 제1 폭과 다른 제2 폭을 갖는 제2 이격 영역을 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
실시 예는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 패키지의 사이즈가 커지고 있으며, 이에 따른 인터포져를 포함한 패키지 기판이 주로 사용되고 있다.
즉, 반도체 패키지는 패키지 기판과, 상기 패키지 기판 상에 배치된 반도체 소자와, 상기 패키지 기판 상에 배치된 메모리 기판을 포함한다. 상기 메모리 기판은 별도의 인터포져를 통해 연결될 수 있고, 이와 다르게 메모리 기판이 상기 패키지 기판에 직접 결합될 수도 있다.
또한, 상기 패키지 기판은 상기 반도체 소자와 연결되는 실장 패드 및 상기 실장 패드의 상면과 수직 방향으로 중첩된 개구를 포함하는 제1 절연층(예를 들어, 솔더 레지스트 또는 보호층)이 배치된다.
한편, 최근 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 반도체 소자의 단자의 개수가 점차 증가하고 있다. 이에 따라, 상기 패키지 기판에 포함된 실장 패드의 개수 및 상기 제1 절연층의 개구의 개수도 증가하고 있다.
이때, 상기 제1 절연층에 형성 가능한 상기 개구의 최소 크기는 한계가 있으며, 이에 따라 제한된 공간 내에서 상기 반도체 소자의 단자와 연결되는 실장 패드를 모두 배치하지 못하는 문제가 있다. 따라서, 종래의 반도체 패키지는 회로 집적도가 저하되고, 이에 따른 전체적인 사이즈가 증가하는 문제가 있다.
이에 따라, 상기 반도체 패키지의 사이즈를 줄이고, 제한된 공간에 상기 반도체 소자의 단자와 연결되는 실장 패드를 모두 배치할 수 있는 새로운 구조의 제1 절연층을 포함한 반도체 패키지가 요구되고 있다.
(특허문헌 1) KR 10-2016-0138753 A
실시 예는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 새로운 오픈 구조를 절연층을 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 물리적 신뢰성 및 전기적 신뢰성이 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 슬림화 및 소형화가 가능한 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 기판; 상기 기판 상에 배치되고, 제1 관통홀을 포함한 제1 보호부재; 및, 상기 제1 보호부재의 상기 제1 관통홀 내에 상기 제1 보호부재와 수평 방향을 따라 이격되어 배치되고, 복수의 제2 관통홀을 포함한 제2 보호부재를 포함하고, 상기 제2 보호부재는 상기 복수의 제2 관통홀을 형성하는 복수의 내측면 및 상기 복수의 내측면을 둘러싸는 외측면을 포함하고, 상기 제1 보호부재의 상기 제1 관통홀을 형성하는 내측면과 상기 제2 보호부재의 외측면은 상기 수평 방향을 따라 서로 마주보는 일면을 각각 포함하고, 상기 제1 보호부재의 일면과 상기 제2 보호부재의 일면 사이의 이격 영역은 상기 수평 방향을 따라 제1 폭을 갖는 제1 이격 영역 및 상기 제1 폭과 다른 제2 폭을 갖는 제2 이격 영역을 포함한다.
또한, 상기 제1 보호부재는 상기 제1 관통홀 주변에 배치된 복수의 제3 관통홀을 더 포함한다.
또한, 상기 복수의 제3 관통홀의 일부는 상기 제2 보호부재의 상기 제2 관통홀의 폭보다 더 큰 폭을 갖는다.
또한, 상기 제1 보호부재와 상기 제2 보호부재 사이의 이격 영역은 상기 제2 보호부재의 외측면을 따라 폐루프로 구비된다.
또한, 상기 제2 보호부재의 외측면은 상기 제1 보호부재의 내측면을 향하여 돌출된 돌출면을 포함한다.
또한, 상기 제1 폭은 상기 제2 폭보다 크고, 상기 돌출면은 상기 제2 이격 영역에 구비된다.
또한, 상기 제2 보호부재의 돌출면은 상기 제1 보호부재의 내측면으로부터 상기 수평 방향의 이격 거리가 제2 폭인 제1 돌출면 및 상기 제2 폭보다 작은 제3 폭을 갖도록 제1 돌출면보다 상기 제1 보호부재의 내측면을 향하여 더 돌출된 제2 돌출면을 포함한다.
또한, 상기 기판은 상기 제1 보호부재와 수직으로 중첩된 제1 영역, 상기 제2 보호부재와 수직으로 중첩된 제2 영역, 및 상기 제1 보호부재의 내측면과 상기 제2 보호부재의 외측면 사이의 제3 영역을 포함한다.
또한, 상기 기판은 복수의 패드를 포함하고, 상기 복수의 패드의 일부는 상기 제3 영역에 배치된다.
또한, 상기 기판의 복수의 패드는 상기 제1 보호부재의 상기 복수의 제3 관통홀과 상기 제2 보호부재의 상기 복수의 제2 관통홀 중 적어도 일 영역에 배치된다.
또한, 상기 복수의 제3 관통홀 중 적어도 일부에는 포스트가 구비되고, 상기 포스트의 수직 방향의 두께는 상기 제2 보호부재의 수직 방향의 두께보다 두껍다.
또한, 상기 제1 보호부재의 내측면은 제1 내측면, 상기 제1 내측면과 마주보는 제2 내측면, 상기 제1 내측면과 상기 제2 내측면 사이에 배치되고, 서로 마주보는 제3 내측면, 및 제4 내측면을 포함하고, 상기 제2 보호부재의 외측면은 상기 제1 내측면에 인접한 제1 외측면, 상기 제2 내측면에 인접한 제2 외측면, 상기 제3 내측면에 인접한 제3 외측면, 및 상기 제4 내측면에 인접한 제4 외측면을 포함하고, 상기 제1 보호부재의 제1 내측면은 상기 제1 보호부재의 일면을 포함하고, 상기 제2 보호부재의 제1 외측면은 상기 제2 보호부재의 일면을 포함한다.
또한, 상기 제1 보호부재의 제2 내지 제4 내측면 각각은 상기 제2 보호부재의 제2 내지 제4 외측면과 각각 마주보는 일면을 더 포함하고, 상기 제1 내측면의 일면과 상기 제1 외측면 사이의 이격 영역은 상기 제1 폭을 갖는 제1 이격 영역을 포함하고, 상기 제2 내측면의 일면과 상기 제2 외측면 사이의 이격 영역은 상기 제1 폭과 다른 제3 폭을 갖는 제3 이격 영역을 포함하고, 상기 제1 이격 영역과 상기 제3 이격 영역은 상기 수평 방향을 따라 중첩된다.
한편, 실시 예에 따른 회로 기판은 기판; 상기 기판 상에 배치되고, 제1 관통홀을 포함한 제1 보호부재; 및, 상기 제1 보호부재의 상기 제1 관통홀 내에 상기 제1 보호부재와 수평 방향을 따라 이격되어 배치되고, 복수의 제2 관통홀을 포함한 제2 보호부재를 포함하고, 상기 제2 보호부재는 상기 복수의 제2 관통홀을 형성하는 복수의 내측면 및 상기 복수의 내측면을 둘러싸는 외측면을 포함하고, 상기 제1 보호부재의 상기 제1 관통홀을 형성하는 내측면은 상기 제2 보호부재의 외측면과 상기 수평 방향을 따라 마주보는 일면을 포함하고, 상기 제1 보호부재의 일면과 상기 제2 보호부재의 외측면 사이의 이격 영역의 폭은 상기 제2 보호부재의 외측면을 따라 균일하지 않다.
또한, 상기 제1 보호부재의 내측면은 제1 내측면, 상기 제1 내측면과 마주보는 제2 내측면, 상기 제1 내측면과 상기 제2 내측면 사이에 배치되고, 서로 마주보는 제3 내측면, 및 제4 내측면을 포함하고, 상기 제2 보호부재의 외측면은 상기 제1 내측면에 인접한 제1 외측면, 상기 제2 내측면에 인접한 제2 외측면, 상기 제3 내측면에 인접한 제3 외측면, 및 상기 제4 내측면에 인접한 제4 외측면을 포함한다.
또한, 상기 제1 내측면은 상기 제1 외측면과 마주보는 일면 및 상기 제2 내측면과 마주보는 타면을 포함하고, 상기 제2 내측면은 상기 제2 외측면과 마주보는 일면 및 상기 제1 내측면과 마주보는 타면을 포함하고, 상기 제3 내측면은 상기 제3 외측면과 마주보는 일면 및 상기 제4 내측면과 마주보는 타면을 포함하고, 상기 제4 내측면은 상기 제4 외측면과 마주보는 일면 상기 제3 내측면과 마주보는 타면을 포함하고, 상기 이격 영역은 상기 제1 외측면, 상기 제2 외측면, 상기 제3 외측면, 및 상기 제4 외측면을 따라 상기 제2 보호부재를 폐루프로 둘러싼다.
또한, 상기 기판은 상기 제1 보호부재와 수직으로 중첩된 제1 영역, 상기 제2 보호부재와 수직으로 중첩된 제2 영역, 및 상기 제1 보호부재의 내측면과 상기 제2 보호부재의 외측면 사이의 제3 영역을 포함하고, 상기 기판은 복수의 패드를 포함하고, 상기 복수의 패드의 제1 부는 상기 제3 영역에 배치된다.
또한, 상기 복수의 패드의 제2 부는 상기 제2 보호부재의 상기 복수의 제2 관통홀 내에 배치된다.
또한, 상기 제1 보호부재의 일면과 상기 제2 보호부재의 외측면 사이의 이격 영역은 상기 수평 방향을 따라 제1 폭을 갖는 제1 이격 영역, 및 상기 제1 폭과 다른 제2 폭을 갖는 제2 이격 영역을 포함한한다.
한편, 실시 예에 따른 반도체 패키지는 상기 회로 기판; 상기 회로 기판의 상기 제2 보호부재 상에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는 상기 제3 영역에 배치된 패드와 전기적으로 연결된다.
실시 예의 반도체 패키지는 기판을 포함한다. 또한, 반도체 패키지는 상기 기판 상에 배치되고 관통 홀을 포함하는 제1 절연층을 포함한다. 또한, 반도체 패키지는 상기 기판 상에 배치되고 상기 제1 절연층의 관통 홀 내측에 배치되는 제2 절연층을 포함한다.
이때, 상기 제1 절연층은 상기 제2 절연층을 향하여 내측으로 돌출된 돌출면을 포함한다. 예를 들어, 상기 제2 절연층의 외측면은 상기 제1 절연층을 향하여 돌출된 돌출면을 포함한다.
이에 따라, 실시 예는 상기 제1 절연층의 관통 홀을 구성하는 내측면과 상기 제2 절연층의 외측면 사이의 수평 거리의 이격 거리 또는 간격은 상기 관통 홀 내측면을 따라 서로 다른 이격 거리 또는 간격을 포함할 수 있다.
예를 들어, 상기 이격 거리는 제1 이격 거리 및 제2 이격 거리를 포함할 수 있다. 그리고, 상기 제1 이격 거리 및 제2 이격 거리는 서로 다를 수 있다. 예를 들어, 상기 제1 이격 거리는 상기 제2 이격 거리보다 클 수 있다.
이때, 실시 예는 상기 제1 이격 거리에 대응하는 제1 이격 영역에는 상기 제2 이격 거리에 대응하는 제2 이격 영역보다 기판의 회로층의 제1 전극 및 트레이스들이 집중 배치될 수 있다. 예를 들어, 상기 제1 이격 영역에 배치된 제1 전극 및/또는 트레이스들 사이의 간격은 상기 제2 이격 영역에 배치된 제1 전극 및/또는 트레이스들 사이의 간격보다 작을 수 있다.
이는, 상기 제1 이격 영역에서의 회로층의 집적도가 상기 제2 이격 영역에서의 회로층의 집적도보다 높다는 것을 의미한다.
이때, 상기 제1 및 제2 이격 영역에 동일한 집적도를 가지고 제1 전극 및 트레이스를 배치할 수 있지만, 이 경우 서로 연결되어야 하는 제1 전극들 사이의 거리가 증가할 수 있고, 이에 이해 신호 전송 손실이 증가할 수 있다. 나아가, 상기 제1 및 제2 이격 영역에 동일한 집적도를 가지고 제1 전극 및 트레이스를 배치하는 경우, 상호 신호 간섭이 발생하는 제1 전극들 사이를 멀리 이격시켜야 하기 때문에, 상기 이격 영역의 전체적인 면적이 증가할 수 있다. 그리고 상기 이격 영역의 전체적인 면적이 증가하는 경우, 상기 제1 절연층 및 제2 절연층에 의해 보호되지 않는 전극이나 트레이스가 증가함에 따라 물리적 신뢰성 및 전기적 신뢰성 문제가 발생할 수 있다.
또한, 상기 제1 및 제2 이격 영역에 서로 다른 집적도를 가지고 제1 전극 및 트레이스를 배치한 후에, 상기 제1 절연층의 내측면의 둘레를 따라 상기 이격 영역의 이격 거리가 모두 동일하게 구성할 수도 있겠지만, 이 경우 상기 제1 절연층 또는 제2 절연층으로 덮이지 않는 전극 및 트레이스들의 면적이 증가하고, 이에 따라 열적 스트레스 등에 의해 상기 전극 또는 트레이스가 탈막되는 문제가 발생할 수 있다.
따라서, 실시 예는 상기 이격 영역에서, 상기 제1 절연층의 내측면 및 상기 제2 절연층의 외측면의 둘레를 따라 서로 다른 제1 이격 거리 및 제2 이격 거리를 가지도록 한다. 따라서, 실시 예는 이격 영역에서 서로 다른 회로 집적도가 가지도록 하고, 이에 따른 신호 전송 거리 감소에 따른 신호 전송 손실을 최소화하여 신호 전송 특성을 향상시킬 수 있다. 또한, 실시 예는 상기 이격 영역 중 회로 집적도가 상대적으로 낮은 영역의 이격 거리를 회로 집적도가 높은 영역의 이격 거리보다 작게 한다. 이를 통해, 실시 예에서는 상기 이격 거리가 작은 이격 영역에서 트레이스가 상기 제1 절연층 또는 제2 절연층에 의해 덮이지 않음에 따른 신뢰성 문제를 최소화할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 실시 예에 따른 반도체 패키지의 제1 절연층의 평면도이다.
도 5는 실시 예에 따른 반도체 패키지의 제2 절연층의 평면도이다.
도 6은 실시 예에 따른 반도체 패키지의 제1 및 제2 절연층의 배치 관계를 나타낸 평면도이다.
도 7은 도 6의 일부 영역을 확대한 확대도이다.
도 8은 도 1의 A 영역에 형성된 회로층을 나타낸 평면도이다.
도 9는 도 8의 회로층 상에 제1 절연층 및 제2 절연층이 배치된 상태의 평면도이다.
도 10은 제1 실시 예에 따른 제1 절연층의 돌출면을 나타낸 단면도이다.
도 11a 내지 도 11c는 제2 실시 예에 따른 제1 절연층의 돌출면을 나타낸 단면도이다.
도 12a 및 도 12b는 제3 실시 예에 따른 제1 절연층의 돌출면을 나타낸 도면이다.
도 13은 제4 실시 예에 따른 제1 절연층의 내측면의 수직 방향으로의 단차 구조를 나타낸 단면도이다.
도 14 내지 도 27은 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체칩은 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
-반도체 패키지-
이하에서는 실시 예에 따른 반도체 패키지에 대해 설명한다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 반도체 패키지는 기판(100)을 포함한다. 상기 기판(100)은 패키지 기판을 의미할 수 있다.
상기 기판(100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 이와 다르게, 상기 기판(100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 반도체 소자의 종류는 상기에서 이미 설명하였으므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 상기 기판(100)은 제1 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 제1 외부 기판은 전자 디바이스에 포함된 메인 보드를 의미할 수 있다. 또한, 상기 기판(100)은 제2 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 제2 외부 기판은 인터포저일 수 있다. 예를 들어, 상기 제2 외부 기판은 상기 반도체 소자와 상기 기판(100) 사이를 전기적으로 연결하는 인터포저일 수 있다. 상기 인터포저는 반도체 소자 기능을 함께 수행하는 액티브 인터포저이거나, 전기적 연결 기능만을 수행하는 패시브 인터포저일 수 있다.
상기 기판(100)은 절연층(110), 회로층(120) 및 관통 전극(130)을 포함한다.
상기 기판(100)의 절연층(110)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 기판(100)의 절연층(110)은 복수의 적층 구조를 가질 수 있다. 이를 통해, 실시 예의 기판(100)은 전자 디바이스의 메인 보드와 반도체 소자 사이를 효율적으로 전기적으로 연결할 수 있다. 이때, 도 1에서의 상기 기판(100)의 절연층(110)은 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 기판(100)의 절연층(110)은 2층 이하의 층수를 가질 수 있고, 4층 이상의 층수를 가질 수도 있을 것이다.
상기 기판(100)의 절연층(110)이 복수의 층 구조를 가지는 경우, 상기 기판(100)의 복수의 절연층은 서로 동일한 절연물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 기판(100)의 복수의 절연층 중 적어도 하나의 절연층은 다른 하나의 절연층과는 다른 절연물질을 포함할 수 있다.
상기 기판(100)의 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 기판(100)의 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
예를 들어, 상기 기판(100)의 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
이때, 제1 실시 예에서의 상기 기판(100)의 절연층(110)은 가공성이 우수하고, 강성이 우수하며, 기판(100)의 슬림화가 가능하고, 상기 기판(100)의 회로층(120)의 미세화가 가능한 ABF(Ajinomoto Build-up Film)로 구성될 수 있다. 상기 ABF(Ajinomoto Build-up Film)는 유리 섬유를 포함하지 않는다. 이에 따라 상기 기판(100)의 절연층(110)이 ABF(Ajinomoto Build-up Film)로 구성되는 경우, 상기 기판(100)의 휨 특성이 저하될 수 있다.
따라서, 실시 예는 상기 기판(100)의 절연층(110)이 ABF(Ajinomoto Build-up Film)로 구성되도록 하면서, 상기 기판(100)의 복수의 절연층 중 적어도 하나의 절연층에는 휨 특성을 향상시킬 수 있는 보강 물질이 포함될 수 있다.
예를 들어, 상기 기판(100)의 절연층(110)은 수지 및 필러를 포함하는 제1 ABF로 구성된 층을 포함한다. 또한, 상기 기판(100)의 절연층(110)은 상기 제1 ABF에 보강 물질이 더 포함된 제2 ABF로 구성된 층을 포함한다. 이때, 상기 제2 ABF에 포함된 보강 물질은 유리 섬유일 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100)의 절연층(110)의 각각의 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 기판(100)의 절연층(110)의 각각의 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 기판(100)의 절연층(110)의 각각의 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다.
상기 기판(100)의 절연층(110)의 각각의 층의 두께는 서로 다른 층에 배치된 회로층들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판(100)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고, 이의 위치는 서로 반대로 지칭될 수 있다.
상기 기판(100)의 절연층(110)의 각각의 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 휨 특성이 저하될 수 있다. 또한, 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 회로층(120)이 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 회로층(120)의 미세화가 어려울 수 있다.
한편, 실시 예의 반도체 패키지는 상기 기판(100)의 상면에 배치되는 제1 절연층(141) 및 제2 절연층(142)을 포함하는 상부 절연층(140)을 포함한다. 또한, 상기 반도체 패키지는 상기 기판(100)의 하면에 배치되는 하부 절연층(150)을 포함한다.
이에 따라, 상기 기판(100)의 절연층(110)은 상기 상부 절연층(140)의 제1 절연층(141)과 제2 절연층(142), 및 상기 하부 절연층(150)과의 구분을 위해 '제3 절연층'이라고도 할 수 있다. 그리고 상기 기판(100)의 절연층(110)인 제3 절연층은 복수의 층 구조를 가질 수 있다. 이에 따라, 이하에서는 기판(100)의 절연층(110)을 '제3 절연층(110)'이라고 하여 설명한다. 그리고, 이하에서 기재되는 제3 절연층(110)의 상면은 상기 제3 절연층(110)의 복수의 층 중 최상측에 배치된 층의 상면을 의미할 수 있다. 또한, 이하에서 기재되는 제3 절연층(110)의 하면은 상기 제3 절연층(110)의 복수의 층 중 최하측에 배치된 층의 하면을 의미할 수 있다.
상기 기판(100)은 회로층(120)을 포함한다. 상기 회로층(120)은 상기 기판(100)의 절연층(110)의 표면에 배치될 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)이 3층 구조를 가지는 경우, 상기 3층의 절연층의 표면에는 각각 상기 회로층(120)이 배치될 수 있다.
이때, 상기 기판(100)의 회로층(120) 중 어느 하나의 회로층은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 기판(100)의 제3 절연층(110)의 상면에 배치된 회로층은 ETS 구조를 가질 수 있다. 이에 따라, 기판(100)의 최상측에 배치된 회로층의 적어도 일부는 상기 제3 절연층(110)의 상면에 형성된 홈(미도시) 내에 배치될 수 있다. 이에 따라 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 회로층 대비 미세화에 유리하다. 이에 따라, 실시 예는 기판(100)의 제3 절연층(110)의 상면에 배치된 회로층이 ETS 구조를 가지도록 하여, 이의 미세화가 가능하도록 한다. 즉, 상기 제3 절연층(110)의 상면에 배치된 회로층은 반도체 소자나 외부 기판과 연결되는 전극들을 포함한다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
상기 기판(100)의 회로층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 기판(100)의 회로층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 기판(100)의 회로층(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 기판(100)의 회로층(120)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)의 회로층(120)은 9㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 회로층(120)은 10㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 회로층(120)의 두께가 7㎛ 미만이면, 상기 회로층(120)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 기판(100)의 회로층(120)의 두께가 20㎛를 초과하면, 상기 회로층(120)의 미세화가 어려울 수 있다.
상기 기판(100)의 회로층(120)은 상기 기판(100)의 관통 전극(130)과 연결되는 관통 패드, 외부 기판이나 반도체 소자와 연결되는 전극을 포함할 수 있다. 또한, 상기 기판(100)의 회로층(120)은 상기 관통 패드나 전극과 연결되는 가느다란 신호 전송 라인의 트레이스를 포함할 수 있다.
상기 기판(100)의 회로층(120)의 관통 패드나 전극은 15㎛ 내지 90㎛의 범위의 폭을 가질 수 있다. 상기 기판(100)의 회로층(120)의 관통 패드나 전극은 20㎛ 내지 85㎛의 범위의 폭을 가질 수 있다. 기판(100)의 회로층(120)의 관통 패드나 전극은 25㎛ 내지 80㎛의 범위의 폭을 가질 수 있다.
이때, 상기 기판(100)의 회로층(120)의 관통 패드나 전극은 기능에 따라 상기 기재된 범위 내에서 서로 다른 폭을 가질 수 있다. 또한, 상기 기판(100)의 회로층(120)의 전극들은 연결되는 반도체 소자의 단자의 사이즈 또는 외부 기판의 패드의 사이즈에 대응하게 서로 다른 폭을 가질 수 있다.
예를 들어, 상기 기판(100)의 회로층(120)은 복수의 전극을 포함할 수 있다. 예를 들어, 상기 기판(100)의 회로층(120)은 상기 기판(100)의 제3 절연층(110)의 상면에 배치된 제1 전극(121), 제2 전극(122), 제3 전극(124) 및 제4 전극(123)을 포함할 수 있다.
상기 제1 전극(121), 제2 전극(122), 제3 전극(124) 및 제4 전극(123)은 상기 기판(100)의 동일 평면에 배치된다. 다만, 상기 제1 전극(121), 제2 전극(122), 제3 전극(124) 및 제4 전극(123)은 상기 기판(100)의 제3 절연층(110)의 상면에서의 배치 위치에 따라 구분한 것일 수 있다.
상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)은 반도체 소자(220)의 단자(225)와 연결되는 전극을 의미한다. 이때, 상기 반도체 소자(220)의 단자(225)는 상기 반도체 소자(220)의 하면에 배치된다. 상기 반도체 소자(220)의 단자(225)는 제1 내지 제3 단자를 포함할 수 있다. 상기 반도체 소자(200)의 제2 단자는 상기 반도체 소자(200)의 하면에서 상기 반도체 소자(200)의 측면에 인접하게 배치될 수 있다. 상기 반도체 소자(200)의 제3 단자는 상기 반도체 소자의 하면의 중앙에 배치될 수 있다. 그리고, 상기 반도체 소자(200)의 제1 단자는 상기 반도체 소자의 상기 제2 단자와 제3 단자 사이에 배치될 수 있다.
그리고 상기 기판(100)의 회로층(120)의 제1 전극(121)은 상기 반도체 소자(220)의 상기 제1 단자와 연결된다. 또한, 상기 기판(100)의 회로층(120)의 제2 전극(122)은 상기 반도체 소자(220)의 제2 단자와 연결된다. 또한, 상기 기판(100)의 회로층(120)의 제3 전극(124)은 상기 반도체 소자(220)의 제3 단자와 연결된다. 이때, 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124) 중 적어도 하나는 적어도 다른 하나와 다른 폭 또는 형상을 가질 수 있다. 예를 들어, 상기 반도체 소자(220)의 단자(225)는 배치 위치에 따라 사이즈나 피치가 다를 수 있다. 이에 따라, 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)은 상기 반도체 소자(220)의 단자(225)의 사이즈나 피치에 대응하는 폭 또는 형상을 가질 수 있다. 이에 대해서는 하기에서 상세히 설명한다.
또한, 상기 기판(100)의 회로층(120)의 제4 전극(123)은 외부 기판(300)과 연결되는 전극일 수 있다. 상기 외부 기판(300)은 반도체 소자(420)가 배치된 기판이거나, 상기 반도체 소자(420)와 연결되는 인터포저일 수 있다. 이에 따라, 상기 기판(100)의 회로층(120)의 제4 전극(123)은 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)보다 큰 폭을 가질 수 있다.
상기 기판(100)은 관통 전극(130)을 포함할 수 있다. 상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 제3 절연층(110)을 관통할 수 있다. 상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 서로 다른 절연층에 배치된 회로층 사이를 연결할 수 있다.
상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 제3 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 기판(100)의 관통 전극(130)을 형성할 수 있다. 상기 관통 전극들을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
제1 실시 예의 반도체 패키지는 상기 기판(100) 상에 배치된 상부 절연층(140)을 포함한다. 또한, 상기 반도체 패키지는 상기 기판(100) 하에 배치된 하부 절연층(150)을 포함한다.
상기 상부 절연층(140) 및 하부 절연층(150)은 상기 기판(100)을 보호하는 기능을 할 수 있다. 예를 들어, 상기 상부 절연층(140) 및 하부 절연층(150)은 상기 기판(100)의 제3 절연층(110)의 표면이나 회로층(120)의 표면을 보호하는 기능을 할 수 있다. 이에 따라 상기 상부 절연층(140) 및 하부 절연층(150)은 기능적으로 보호층이라고도 표현할 수 있다.
상기 상부 절연층(140) 및 하부 절연층(150)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 상부 절연층(140) 및 하부 절연층(150)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 상부 절연층(140) 및 하부 절연층(150)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 상부 절연층(140) 및 하부 절연층(150)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 상부 절연층(140) 및 하부 절연층(150)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 상부 절연층(140) 및 하부 절연층(150)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 상부 절연층(140) 및 하부 절연층(150)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 상부 절연층(140) 및 하부 절연층(150)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 상부 절연층(140) 및 하부 절연층(150)의 각각의 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가할 수 있고, 또는 상기 기판(100)에 응력을 인가할 수 있다. 상기 상부 절연층(140) 및 하부 절연층(150)의 각각의 두께가 1㎛ 미만인 경우, 기판(100)에 포함된 회로층(120)이 안정적으로 보호되지 않고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 상부 절연층(140)은 제1 절연층(141) 및 제2 절연층(142)을 포함할 수 있다. 상기 제1 절연층(141) 및 제2 절연층(142)은 상기 기판(100) 상에서의 배치 위치에 따라 구분될 수 있다. 상기 제1 절연층(141) 및 제2 절연층(142)은 하나의 층을 배치 위치에 따라 구분한 것일 수 있고, 이와 다르게 서로 구분 또는 분리된 층을 의미할 수 있다. 여기서, 하나의 층을 배치 위치에 따라 구분한다는 것은 상기 제1 절연층(141) 및 상기 제2 절연층(142)이 서로 같은 물질로 구성될 수 있고, 서로 같은 두께를 가질 수 있다는 것을 의미할 수 있다.
상기 제1 절연층(141)은 복수의 오픈 영역를 포함할 수 있다. 예를 들어, 상기 제1 절연층(141)은 상면 및 상기 상면과 반대되는 하면을 포함한다. 그리고, 상기 제1 절연층(141)은 서로 다른 위치에서 상기 제1 절연층(141)의 상면 및 하면을 관통하는 복수의 오픈 영역을 포함할 수 있다. 상기 제1 절연층(141)의 복수의 오픈 영역은 관통 홀 및 개구로 구분될 수 있다. 상기 관통 홀과 개구의 구분은 사이즈, 형상 및 노출되는 전극의 개수에 의해 이루어질 수 있다.
예를 들어, 상기 제1 절연층(141)은 관통 홀(141T1, 도 4 참조)을 포함할 수 있다. 또한, 상기 제1 절연층(141)은 상기 관통 홀(141T1)과 이격되는 제1 개구(141T2, 도 4 참조) 및 제2 개구(141T3, 도 4 참조)를 포함할 수 있다.
상기 제1 절연층(141)의 관통 홀(141T1)은 평면 형상은 상기 제1 절연층(141)의 제1 개구(141T2) 및 제2 개구(141T3)와 다른 평면 형상을 가질 수 있다. 상기 제1 절연층(141)의 관통 홀(141T1)의 평면 형상은 상기 반도체 소자(220)의 평면 형상에 대응할 수 있다. 예를 들어, 상기 제1 절연층(141)의 관통 홀(141T1)의 평면 형상은 사각 형상일 수 있으나, 이에 한정되는 것은 아니다. 그리고, 상기 제1 절연층(141)의 제1 개구(141T2) 및 제2 개구(141T3)는 상기 기판(100)의 회로층(120)의 제2 전극(122) 및 제4 전극(123)의 평면 형상에 대응하는 평면 형상을 가질 수 있다. 예를 들어, 상기 제1 절연층(141)의 제1 개구(141T2) 및 제2 개구(141T3)의 평면 형상은 원형일 수 있으나, 이에 한정되지 않는다.
상기 제1 절연층(141)의 관통 홀(141T1)의 사이즈는 상기 제1 절연층(141)의 제1 개구(141T2) 및 제2 개구(141T3)의 사이즈보다 클 수 있다. 상기 사이즈는 면적을 의미할 수 있고, 이와 다르게 제1 수평 방향 및/또는 제2 수평 방향의 폭을 의미할 수 있다. 상기 제1 절연층(141)의 관통 홀(141T1)의 사이즈는 상기 반도체 소자(220)의 사이즈에 의해 결정될 수 있다. 그리고, 상기 제1 절연층(141)의 제1 개구(141T2) 및 제2 개구(141T3)의 사이즈는 상기 제2 전극(122) 및 제4 전극(123)의 사이즈에 의해 결정될 수 있다.
또한, 상기 제1 절연층(141)의 관통 홀(141T1)은 상기 기판(100)의 회로층(120)의 복수의 전극들과 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 기판(100)의 회로층(120)은 복수의 제1 전극들, 복수의 제2 전극들, 및 복수의 제3 전극들을 포함한다. 상기 제1 절연층(141)의 관통 홀(141T1)은 상기 복수의 제1 전극들 및 상기 복수의 제3 전극들과 수직 방향으로 중첩된다. 즉, 상기 제1 절연층(141)의 관통 홀(141T1)은 하나의 홀을 의미하며, 이에 따라 상기 관통 홀(141T1)은 상기 복수의 제1 전극들, 상기 복수의 제3 전극들, 및 상기 복수의 제1 전극들과 복수의 제3 전극들 사이에 배치된 트레이스와 공통으로 수직 방향으로 중첩될 수 있다.
또한, 상기 제1 절연층(141)의 제1 개구(141T2)는 상기 기판(100)의 회로층(120)의 제2 전극(122)과 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제1 절연층(141)의 제1 개구(141T2)는 하나의 제2 전극(122)의 상면과 부분적으로 수직 방향으로 중첩될 수 있다. 또한, 상기 제1 절연층(141)의 제2 개구(141T3)는 상기 기판(100)의 회로층(120)의 제4 전극(123)과 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제1 절연층(141)의 제2 개구(141T3)는 하나의 제4 전극(123)의 상면과 부분적으로 수직 방향으로 중첩될 수 있다.
상기 제1 개구(141T2) 및 제2 개구(141T3)는 각각 하나의 패드를 노출하도록 구비될 수 있고, 상기 관통 홀(141T1)은 복수의 패드를 노출하도록 구비될 수 있다. 여기서, 패드는 회로층과 반도체 소자가 결합하는 영역을 지칭할 수 있고, 또는 반도체 소자와 회로층을 결합하기 위해 회로층 상에 배치된 금속을 의미할 수 있다. 반도체 소자와 회로층의 결합은 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 등을 의미할 수 있다. 와이어 본딩은 금(Au) 등의 도선을 이용하여 반도체 소자의 단자(225)와 회로층을 전기적 결합하는 것을 의미할 수 있다. 또한, 솔더 본딩은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 반도체 소자와 회로층을 전기적으로 결합하는 것을 의미할 수 있다. 또한, 메탈 간 다이렉트 본딩은 솔더, 와이어, 전도성 접착제 등이 없이 회로층과 반도체 소자의 단자(225)에 열과 압력을 인가하여 재결정화하고, 이를 통해 회로층과 반도체 소자의 단자(225) 사이를 직접 결합시키는 것을 의미할 수 있다. 여기서 패드는 반도체 소자의 단자(225)와 회로층이 결합되는 부분을 의미하는 것으로 해석될 수 있다. 이에 의해, 상기 패드는 회로층의 상면의 일부 영역을 지칭하는 것일 수 있고, 또는 반도체 소자의 단자(225)와 결합하는 금속으로, 회로층 상면에 배치된 금속층을 의미할 수 있다
또한, 상기 제2 절연층(142)은 상기 제1 절연층(141)의 상기 관통 홀(141T1)의 내측에 배치될 수 있다. 예를 들어, 상기 제2 절연층(142)은 상기 기판(100)의 상면에서, 상기 제1 절연층(141)의 관통 홀(141T1)과 수직 방향으로 중첩되는 영역에 배치될 수 있다. 상기 제2 절연층(142)은 개구(142T)를 포함할 수 있다. 상기 제2 절연층(142)의 개구(142T)는 상기 기판(100)의 회로층(120)의 제3 전극(124)과 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제2 절연층(142)의 개구(142T)는 상기 제3 전극(124)의 상면과 부분적으로 수직 방향으로 중첩될 수 있다.
상기 제2 절연층(142)의 면적은 상기 제1 절연층(141)의 관통 홀(141T1)의 면적보다 작다. 이에 따라, 상기 제2 절연층(142)이 상기 제1 절연층(141)의 관통 홀(141T1)의 내측에 배치된 상태에서, 상기 제1 절연층(141)의 관통 홀(141T1)의 내측면과 상기 제2 절연층(142)의 외측면 사이에는 이격 영역(SA, 도 6 참조)이 구비될 수 있다. 그리고 상기 이격 영역(SA)은 상기 제1 절연층(141)의 관통 홀(141T1)과 수직 방향으로 중첩되면서, 상기 제2 절연층(142)과 수직 방향으로 중첩되지 않는 영역을 의미한다. 그리고 상기 기판(100)의 회로층(120)의 제1 전극(121)의 적어도 일부는 상기 이격 영역(SA)과 수직 방향으로 중첩될 수 있다.
상기 상부 절연층(140)의 제1 절연층(141) 및 제2 절연층(142)의 구체적인 구조는 이하에서 더욱 상세히 설명하기로 한다.
한편, 하부 절연층(150)도 개구를 포함할 수 있다. 상기 하부 절연층(150)의 개구는 상기 기판(100)의 제3 절연층(110)의 하면에 배치된 제5 전극과 수직 방향으로 중첩될 수 있다. 하부 절연층(150)은 상기 상부 절연층(140)과 다르게 관통 홀을 포함하지 않고, 개구만을 포함할 수 있다.
실시 예의 반도체 패키지는 제1 접속부(210)를 포함한다. 즉, 상기 기판(100) 상에는 제1 접속부(210)가 배치된다. 예를 들어, 상기 기판(100)의 회로층(120)의 제1 전극(121), 제2 전극(122), 제3 전극(124) 상에는 제1 접속부(210)가 배치된다.
구체적으로, 상기 제1 접속부(210)는 상기 제1 절연층(141)의 제1 개구(141T2), 상기 제2 절연층(142)의 개구(141T2) 및 상기 제1 절연층(141)과 제2 절연층(142) 사이의 이격 영역(SA)에 각각 배치될 수 있다.
상기 제1 접속부(210)는 육면체 형상을 가질 수 있다. 상기 제1 접속부(210)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(210)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(210)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예의 반도체 패키지는 상기 제1 접속부(210) 상에 배치된 구성을 포함한다. 상기 제1 접속부(210) 상에 배치된 구성은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 이하에서는 상기 제1 접속부(210) 상에 배치된 구성이 반도체 소자(220)인 것으로 하여 설명한다.
상기 반도체 소자(220)는 로직 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(220)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(220)는 하면에 단자(225)를 포함한다. 그리고, 상기 반도체 소자(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 기판(100)의 회로층(120)의 제1 전극(121), 제2 전극(122) 및 제3 전극(124)과 전기적으로 연결될 수 있다.
또한, 반도체 패키지는 언더필(230)을 포함할 수 있다. 상기 언더필(230)은 상기 기판(100) 상에 배치된다. 상기 언더필(230)은 상기 기판(100) 상에서 상기 반도체 소자(220)의 주위를 덮으며 배치될 수 있다. 상기 언더필(230)은 상기 제1 절연층(141)의 상면의 일부, 제2 절연층(142)의 상면의 일부, 상기 제1 절연층(141)의 오픈 영역의 일부 및 상기 제2 절연층(142)의 오픈 영역의 일부 내에 배치될 수 있다. 상기 언더필(230)은 상기 반도체 소자(220)의 단자(225), 제1 접속부(210) 및 상기 회로층(120)의 전극들을 덮을 수 있다. 상기 언더필(230)은 반도체 소자(220)의 단자(225)와 상기 회로층(120)의 전극들 사이의 접합 신뢰성을 향상시키기 위해 형성될 수 있다.
상기 반도체 패키지는 제2 접속부(240)를 포함할 수 있다. 상기 제2 접속부(240)는 상기 기판(100)의 회로층(120)의 제4 전극(123) 상에 배치될 수 있다. 예를 들어, 상기 제2 접속부(240)는 상기 제4 전극(123)과 수직 방향으로 중첩된 상기 제1 절연층(141)의 제2 개구(141T3)에 배치될 수 있다. 상기 제2 접속부(240)는 범프일 수 있다. 일 예로, 상기 제2 접속부(240)는 솔더 범프일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 접속부(240)는 포스트 범프일 수 있다. 예를 들어, 상기 제2 접속부(240)는 구리 포스트 및 상기 구리 포스트 상에 배치된 솔더 범프를 포함할 수 있다. 상기 제2 접속부(240)의 상면은 상기 반도체 소자(220)의 상면보다 높게 위치할 수 있다. 이를 통해, 상기 제2 접속부(240) 상에 배치되는 외부 기판(300)의 결합 공정에서 상기 반도체 소자(220)가 손상되는 것을 방지할 수 있다.
도 2를 참조하면, 상기 반도체 패키지는 패키지-온-패키지 (Package On package) 구조일 수 있다. 즉, 반도체 패키지 상에 다른 반도체 패키지가 배치되어 수직 방향을 따라 전기적으로 연결되는 구조일 수 있다. 다만 이에 한정하지 않고, 반도체 소자 상에 능동 인터포저(420)가 배치되어 상기 제2 접속부(240)와 전기적으로 연결될 수 있다. 능동 인터포저(420)는 도면에 나타나지는 않았지만, 상기 반도체 소자(220) 및 상기 제2 접속부(240)와 직접 연결되는 구조일 수 있다. 이를 통해, 전력 공급 또는 전기적 신호 연결을 원활히 할 수 있다.
상기 반도체 패키지는 몰딩층(250)을 포함할 수 있다. 상기 몰딩층(250)은 상기 기판(100) 및 상기 상부 절연층(140) 상에 배치될 수 있다. 상기 몰딩층(250)은 상기 제2 접속부(240), 상기 언더필(230) 및 상기 반도체 소자(220)를 몰딩할 수 있다.
상기 몰딩층(250)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(250)은 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(250)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(250)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(250)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(250)이 저유전율을 가지도록 하여, 상기 반도체 소자(220)에서 발생하는 열의 방열 특성을 높일 수 있다. 상기 몰딩층(250)은 개구를 포함할 수 있다. 예를 들어, 상기 몰딩층(250)은 상기 제2 접속부(240)의 상면과 수직 방향으로 중첩되는 개구를 포함할 수 있다.
반도체 패키지는 제3 접속부(260)를 포함한다.
상기 제3 접속부(260)는 상기 기판(100)의 하면에 배치될 수 있다. 예를 들어, 상기 제3 접속부(260)는 상기 기판(100)의 하면에 배치된 회로층(120)의 제5 전극의 하면에 배치될 수 있다. 예를 들어, 상기 제3 접속부(260)는 상기 하부 절연층(150)의 개구에 배치될 수 있다. 상기 제3 접속부(260)는 실시 예의 반도체 패키지를 별도의 외부 기판(예를 들어, 전자 디바이스의 메인 보드)에 연결하기 위한 솔더일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 외부 기판(300)을 포함한다. 상기 외부 기판(300)은 상기 기판(100)과 결합되는 별도의 기판을 의미할 수 있다. 예를 들어, 상기 기판(100)에 배치된 반도체 소자(220)는 CPU나 GPU와 같은 로직 칩일 수 있고, 상기 외부 기판(300)은 상기 로직 칩과 연결되는 메모리 칩이 배치된 메모리 기판을 의미할 수 있다. 상기 외부 기판(300)은 메모리 칩에 대응하는 반도체 소자(420)가 배치된 메모리 기판과 상기 기판(100) 사이를 연결하는 인터포저일 수 있다.
상기 외부 기판(300)은 절연층(310), 회로층(320) 및 관통 전극(330)을 포함할 수 있다. 그리고, 상기 반도체 패키지는 상기 외부 기판(300)의 상면에 배치된 상부 절연층(340) 및 상기 외부 기판(300)의 하면에 배치된 하부 절연층(350)을 포함할 수 있다.
반도체 패키지는 제4 접속부(410)를 포함할 수 있다. 상기 제4 접속부(410)는 상기 외부 기판(300) 상에 배치될 수 있다.
반도체 패키지는 반도체 소자(420)를 포함할 수 있다. 상기 반도체 소자(420)는 상기 제4 접속부(410)를 통해 상기 외부 기판(300) 상에 실장될 수 있다. 상기 반도체 소자(420)는 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다.
도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2를 참조하면, 제2 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 기판(100)의 구조에 있어 상이할 수 있다. 따라서, 이하에서는 상기 기판(100)의 구조에 대해서만 설명하기로 한다.
도 1의 제1 실시 예의 반도체 패키지는 코어-리스 기판일 수 있다. 그리고 도2의 제2 실시 예의 반도체 패키지는 코어기판일 수 있다.
도 2를 참조하면, 기판(100)은 제3 절연층(110)을 포함한다. 그리고, 상기 제3 절연층(110)은 복수의 층 구조를 가질 수 있다. 상기 제3 절연층(110)은 코어층(111)을 포함할 수 있다. 상기 코어층(111)은 프리프레그(prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 상기 코어층(111)은 수지 및 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100)의 제3 절연층(110)은 상기 코어층(111) 상에 배치된 추가 절연층(112)을 더 포함할 수 있다. 추가 절연층(112)은 제1 실시 예의 기판(100)에 포함된 보강 물질을 포함하지 않는 ABF일 수 있다.
이때, 제2 실시 예의 기판(100)의 회로층(120)의 전극들은 상기 기판(100)의 제3 절연층(110)의 상면 위로 돌출된 구조를 가질 수 있다.
도 3은 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3을 참조하면, 제3 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 기판(100) 상에 배치되는 반도체 소자의 구성에 있어 상이할 수 있다. 따라서, 이하에서는 기판(100) 상에 배치되는 반도체 소자의 구성에 대해서만 설명하기로 한다.
제3 실시 예의 반도체 패키지는 상기 기판(100)의 제1 접속부(210) 상에 배치된 제1 구성(220)을 포함할 수 있다. 상기 제1 구성(220)은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 그리고, 상기 제1 구성(220)이 인터포저인 경우, 이는 액티브 인터포저일 수 있고, 이와 다르게 패시브 인터포저일 수 있다.
또한, 제3 실시 예의 반도체 패키지는 상기 제1 구성(220) 상에 배치된 제5 접속부(510)를 포함할 수 있다. 상기 제5 접속부(510)는 상기 제1 구성(220)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 구성(220)이 반도체 소자인 경우, 상기 제5 접속부(510)는 상기 반도체 소자의 단자 상에 배치될 수 있다. 예를 들어, 상기 제1 구성(220)이 인터포저인 경우, 상기 제5 접속부(510)는 상기 인터포저의 전극 상에 배치될 수 있다.
또한, 제3 실시 예의 반도체 패키지는 상기 제5 접속부(510) 상에 배치된 제2 구성(520)을 포함할 수 있다. 상기 제2 구성(520)은 반도체 소자일 수 있다. 예를 들어, 상기 제2 구성(520)은 CPU 또는 GPU일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 구성(520)은 단자(525)를 포함한다. 그리고, 상기 제2 구성(520)의 단자(525)는 상기 제5 접속부(510)를 통해 상기 제1 구성(220)과 전기적으로 연결될 수 있다. 이를 통해 상기 제2 구성(520)은 상기 기판(100)과 전기적으로 연결될 수 있다.
예를 들어, 제3 실시 예의 반도체 패키지는 기판(100) 상에 복수의 반도체 소자(220, 520)가 적층 구조를 가지고 배치될 수 있다. 또한, 제3 실시 예의 반도체 패키지는 액티브 또는 패시브 인터포저(220)를 통해 상기 기판(100)과 반도체 소자(520) 사이가 전기적으로 연결될 수 있다.
도 3의 반도체 패키지에 도시되지는 않았지만, 제3 실시 예의 반도체 패키지는 도 1에 도시된 제2 접속부(240), 몰딩층(250), 언더필(230), 외부 기판(300) 및 반도체 소자(420)를 포함할 수 있을 것이다.
이하에서는 실시 예의 기판(100)의 회로층(120)의 전극들의 구조 및 상기 기판(100) 상에 배치되는 제1 절연층(141) 및 제2 절연층(142)의 오픈 영역의 구조에 대해 구체적으로 설명하기로 한다.
도 4는 실시 예에 따른 반도체 패키지의 제1 절연층의 평면도이고, 도 5는 실시 예에 따른 반도체 패키지의 제2 절연층의 평면도이며, 도 6은 실시 예에 따른 반도체 패키지의 제1 및 제2 절연층의 배치 관계를 나타낸 평면도이며, 도 7은 도 6의 일부 영역을 확대한 확대도이다. 이때, 도 6은 도 4의 제1 절연층(141)의 관통 홀(141T1) 내에 도 5의 제2 절연층(142)이 배치된 상태에서의 평면도를 나타낸 것일 수 있다.
도 4를 참조하면, 제1 절연층(141)은 기판(100) 상에 배치된다. 상기 제1 절연층(141)은 오픈 영역을 포함한다. 상기 제1 절연층(141)은 상면 및 하면을 관통하는 관통 홀 타입의 복수의 오픈 영역을 포함한다.
상기 제1 절연층(141)은 상기 기판(100) 상에 배치된 반도체 소자(220)와 수직 방향으로 중첩되는 관통 홀(141T1)을 포함한다. 상기 제1 절연층(141)의 관통 홀(141T1)의 형상 및 사이즈는 상기 반도체 소자(220)의 형상 및 사이즈에 대응할 수 있다.
예를 들어, 상기 반도체 소자(220)의 평면 형상이 사각 형상인 경우, 상기 제1 절연층(141)의 관통 홀(141T1)의 평면 형상은 사각 형상을 가질 수 있다.
또한, 상기 제1 절연층(141)의 관통 홀(141T1)의 사이즈 또는 면적은 상기 반도체 소자(220)의 하면의 사이즈 또는 면적에 대응할 수 있다. 예를 들어, 상기 제1 절연층(141)의 관통 홀(141T1)의 사이즈 또는 면적은 상기 반도체 소자(220)의 하면의 사이즈 또는 면적의 60% 이상, 70% 이상, 또는 80% 이상일 수 있다. 그리고, 상기 제1 절연층(141)의 관통 홀(141T1)의 사이즈 또는 면적은 상기 반도체 소자(220)의 하면의 사이즈 또는 면적보다 작을 수 있다. 따라서, 상기 제1 절연층(141)의 상면의 적어도 일부는 상기 반도체 소자(220)와 수직 방향으로 중첩될 수 있다.
상기 제1 절연층(141)의 상면은 상기 관통홀(141T1)이 구비된 영역에서 수평 방향을 따라 단차를 가질 수 있다. 즉, 상기 제1 절연층(141)의 상면은 상기 관통 홀(141T1)을 정의하도록 내측 모서리부(141P, 141C)를 포함할 수 있다. 상기 내측 모서리부(141P, 141C)는 수평 방향을 따라 단차를 가질 수 있다. 예를 들어, 내측 모서리부(141P, 141C)는 수평 방향을 따라 단차를 가지는 돌출면(141P)과 오목면(141C)으로 구분될 수 있다. 그리고, 상기 돌출면(141P)과 오목면(141C)은 상기 관통 홀(141T1)를 구성하는 상기 제1 절연층(141)의 상면의 내측 모서리부에 구비될 수 있고, 이와 다르게 상기 제1 절연층(141)의 내측면의 내측 모서리부에 구비될 수 있다.
즉, 도 4는 상기 제1 절연층(141)의 상기 관통 홀(141T1)을 정의하는 단차 구조를 가진 내측 모서리부(141P, 141C)를 나타낸 것이다.
이때, 상기 내측 모서리부(141P, 141C)는 상기 관통 홀(141T)을 정의하는 상기 제1 절연층(141)의 상면을 나타낸 것일 수 있고, 이는 수평 방향을 따라 단차를 가질 수 있다. 이때, 상기 관통 홀(141)을 정의하는 상기 제1 절연층(141)의 내측면은 단차를 가지지 않을 수 있다.
이와 다르게, 상기 내측 모서리부(141P, 141C)는 상기 관통 홀(141T)을 정의하는 상기 제1 절연층(141)의 내측면을 나타낸 것일 수 있고, 이는 수평 방향을 따라 단차를 가질 수 있다. 이때, 상기 관통 홀(141)을 정의하는 상기 제1 절연층(141)의 상면은 단차를 가지지 않을 수 있다.
이와 다르게, 상기 내측 모서리부(141P, 141C)는 상기 관통 홀(141T)을 정의하는 상기 제1 절연층(141)의 내측면 및 상면의 조합에 의한 것일 수 있고, 이는 수평 방향을 따라 단차를 가질 수 있다. 다시 말해서, 상기 관통 홀(141)을 정의하는 상기 제1 절연층(141)의 상면 및 내측면 각각은 수평 방향을 따라 단차를 가질 수 있다.
이하에서는 상기 내측 모서리부(141P, 141C)가 상기 관통 홀(141T)을 정의하는 상기 제1 절연층(141)의 내측면인 것으로 가정하여 설명한다. 다만 실시 예는 이에 한정되지 않으며, 이하에서 설명되는 내측 모서리부(141, 141C)를 구성하는 돌출면(141C)과 오목면(141C)은 상기 제1 절연층(141)의 내측면이 아닌 상면을 의미할 수도 있을 것이다.
상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 수평 방향으로 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(141)의 상기 관통 홀(141T1)을 구성하는 내측면은 상기 내측면으로부터 멀어지는 방향으로 돌출된 돌출면(141P)을 포함할 수 있다. 예를 들어, 상기 제1 절연층(141)의 상기 관통 홀(141T1)을 구성하는 내측면은 상기 제1 절연층(141)의 내측 방향으로 함몰된 오목면(141C)을 포함할 수 있다.
예를 들어, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 돌출면(141P)을 포함할 수 있고, 상기 내측면 중 상기 돌출면(141P)을 제외한 부분을 오목면(141C)이라고 할 수 있다. 이와 다르게, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 오목면(141C)을 포함할 수 있고, 상기 내측면 중 상기 오목면(141C)을 제외한 부분을 돌출면(141P)이라고 할 수 있다.
또한, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 서로 다른 상기 내측면으로부터 멀어지는 방향으로 서로 다른 돌출 거리를 가지는 복수의 돌출면을 포함할 수 있다. 이에 따라, 상기 복수의 돌출면들은 상기 내측면의 둘레 방향을 따라 단차를 가질 수 있다. 즉, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면이 상기 내측면의 둘레 방향을 따라 단차를 가진다는 것은, 서로 다른 돌출 거리를 가진 복수의 돌출면에 의한 단차를 의미할 수 있고, 이와 반대로 서로 다른 함몰 거리를 가진 복수의 오목면에 의한 단차를 의미할 수 있다.
이때, 상기 관통 홀(141T1)의 단면 형상이 사각 형상을 가지는 경우, 상기 관통 홀(141T1)을 구성하는 상기 제1 절연층(141)의 내측면은 4개의 변에 각각 대응하는 4개의 내측면을 포함할 수 있다. 그리고 상기 돌출면(141P) 및 오목면(141C)은 상기 4개의 내측면 중 적어도 하나의 내측면에 형성될 수 있다.
이때, 상기 제1 절연층(141)의 외측면은 단차를 가지지 않는다. 이에 따라 상기 제1 절연층(141)의 내측면이 단차를 가진다는 것은, 서로 대응되는 상기 제1 절연층(141)의 외측면과 내측면 사이의 수평 거리가 상기 제1 절연층(141)의 내측면의 둘레를 따라 다르다는 것을 의미할 수 있다.
한편, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면이 상기 내측면의 둘레 방향을 따라 수평 방향으로 돌출 또는 함몰된 돌출면(141P) 및 오목면(141C)을 포함한다고 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 절연층(141)의 상기 내측면의 돌출면(141P) 및 오목면(141C)은 수직 방향으로 단차진 구조를 가질 수도 있을 것이다. 이에 대해서는 하기에서 더욱 상세히 설명한다.
한편, 실시 예의 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면이 돌출면(141P) 및 오목면(141C)을 포함한다고 하였으나, 이에 한정되지 않는다.
예를 들어, 상기 제1 절연층(141)의 내측면은 기준이 되는 기준면 및 상기 기준면으로부터 수평 방향으로 돌출되는 적어도 하나의 돌출면을 포함할 수 있다. 이때, 상기 기준면은 상기 제1 절연층(141)의 내측면의 오목면이라고도 할 수 있다.
예를 들어, 상기 제1 절연층(141)의 내측면은 기준이 되는 기준면 및 상기 기준면으로부터 상기 제1 절연층(141)의 외측면을 향하는 내측 방향으로 함몰된 적어도 하나의 오목면을 포함할 수 있다. 이때, 상기 기준면은 상기 제1 절연층(141)의 내측면의 돌출면이라고도 할 수 있다.
예를 들어, 상기 제1 절연층(141)의 내측면은 기준면, 상기 기준면으로부터 돌출된 돌출면 및 상기 기준면으로부터 함몰된 오목면을 각각 포함할 수도 있을 것이다.
또한, 상기 제1 절연층(141)의 관통 홀(141T1)은 상기 기판(100)의 회로층(120)의 복수의 전극들과 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 기판(100)의 회로층(120)은 복수의 제1 전극들, 복수의 제2 전극들, 및 복수의 제3 전극들을 포함한다. 상기 제1 절연층(141)의 관통 홀(141T1)은 상기 복수의 제2 전극들 및 상기 복수의 제3 전극들과 수직 방향으로 중첩된다. 즉, 상기 제1 절연층(141)의 관통 홀(141T1)은 하나의 홀을 의미하며, 이에 따라 상기 관통 홀(141T1)은 상기 복수의 제1 전극들, 상기 복수의 제3 전극들, 및 상기 복수의 제1 전극들과 복수의 제3 전극들 사이에 배치된 트레이스와 공통으로 수직 방향으로 중첩될 수 있다.
상기 제1 절연층(141)은 복수의 개구를 포함할 수 있다. 예를 들어, 상기 제1 절연층(141)은 복수의 제1 개구(141T2) 및 복수의 제2 개구(141T3)를 포함할 수 있다. 상기 제1 개구(141T2), 제2 개구(141T3) 및 상기 관통 홀(141T1)은 실질적으로 상기 제1 절연층(141)을 관통한다는 점에서 동일하나, 이의 위치, 사이즈 및 형상 중 적어도 하나에 의해 서로 구분될 수 있다.
상기 제1 절연층(141)은 복수의 제1 개구(141T2)를 포함할 수 있다. 상기 복수의 제1 개구(141T2)는 상기 관통 홀(141T1)에 인접한 영역에서, 상기 제1 절연층(141)을 관통할 수 있다. 상기 제1 개구(141T2)는 상기 관통 홀(141T1)과 연결되지 않는다. 예를 들어, 상기 제1 개구(141T2)는 상기 관통 홀(141T1)과 이격된 위치에서 상기 제1 절연층(141)을 관통할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 개구(141T2)는 복수 개로 구성될 수 있고, 상기 복수의 개의 제1 개구 중 어느 하나는 상기 관통 홀(141T1)과 연결될 수도 있을 것이다.
상기 제1 개구(141T2)는 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 복수의 내측면에 인접하게 각각 형성될 수 있다. 예를 들어, 상기 제1 개구(141T2)는 상기 제1 절연층(141)의 제1 내지 제4 내측면의 각각에 인접하게 형성될 수 있다. 상기 제1 개구(141T2)의 사이즈 및/또는 형상은 상기 기판(100)의 제2 전극(122)의 사이즈 및/또는 형상에 대응할 수 있다.
이때, 상기 제1 개구(141T2)는 상기 제2 전극(122)의 상면과 부분적으로 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제2 전극(122)의 상면 중 일부는 상기 제1 절연층(141)의 상기 제1 개구(141T2)와 수직 방향으로 중첩되고, 나머지 일부는 상기 제1 절연층(141)으로 덮일 수 있다. 예를 들어, 상기 제1 절연층(141)의 제1 개구(141T2)는 SMD(Solder Mask Defined) 타입의 개구일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 절연층(141)의 제1 개구(141T2)는 NSMD(Non-solder Mask Defined) 타입의 개구일 수도 있을 것이다.
상기 제1 절연층(141)은 제2 개구(141T3)를 더 포함할 수 있다. 상기 제1 절연층(141)의 제2 개구(141T3)는 상기 관통 홀(141T1) 및 제1 개구(141T2)와 이격된 위치에서, 상기 제1 절연층(141)을 관통할 수 있다.
바람직하게, 상기 제1 절연층(141)의 제2 개구(141T3)는 상기 제1 절연층(141)의 상면의 외곽 영역에서 상기 제1 절연층(141)의 상면 및 하면을 관통할 수 있다.
상기 제1 절연층(141)의 상기 제2 개구(141T3)는 상기 제1 개구(141T2)의 폭보다 클 수 있다. 예를 들어, 상기 기판(100)의 회로층(120)의 제2 전극(122)의 폭은 제4 전극(123)의 폭보다 작을 수 있다. 이에 따라, 상기 제1 절연층(141)의 제1 개구(141T2)의 폭은 상기 제2 개구(141T3)의 폭보다 작을 수 있다.
한편, 상기 제1 절연층(141)의 상기 관통 홀(141T1)은 제2 절연층(142) 및 상기 제1 접속부(210)가 배치되는 영역이라고 할 수 있다. 또한, 상기 제1 절연층(141)의 제1 개구(141T2)는 상기 제1 접속부(210)가 배치되는 영역이라고 할 수 있다. 또한, 상기 제1 절연층(141)의 제2 개구(141T3)는 상기 제2 접속부(240)가 배치되는 영역이라고 할 수 있다.
한편, 도 5를 참조하면, 상기 제2 절연층(142)은 복수의 개구(142T)를 포함할 수 있다. 상기 제2 절연층(142)의 복수의 개구(142T)는 수직 방향으로 상기 제1 절연층(141)의 관통 홀(141T1)과 중첩될 수 있다. 상기 제2 절연층(142)의 복수의 개구(142T)는 상기 기판(100)의 회로층(120)의 제3 전극(124)과 수직 방향으로 중첩될 수 있다. 상기 기판(100)의 회로층(120)의 제3 전극(124)은 복수 개로 구성될 수 있다. 따라서, 상기 제2 절연층(142)의 복수의 개구(142T)는 상기 제3 전극(124)에 대응하게 상호 이격된 복수의 개구를 포함할 수 있다.
상기 제2 절연층(142)의 개구(142T)는 상기 회로층(120)의 제3 전극(124)과 수직 방향으로 중첩될 수 있다. 상기 제2 절연층(142)의 개구(142T)는 상기 제3 전극(124)의 상면과 부분적으로 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제3 전극(124)의 상면 중 일부는 상기 제2 절연층(142)의 개구(142T)와 수직 방향으로 중첩되고, 나머지 일부는 상기 제2 절연층(142)으로 덮일 수 있다. 예를 들어, 상기 제2 절연층(142)의 개구(142T)는 SMD(Solder Mask Defined) 타입의 개구일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 절연층(142)의 개구(142T)는 NSMD(Non-solder Mask Defined) 타입의 개구일 수도 있을 것이다.
한편, 상기 제1 절연층(141)의 상면 및 상기 제2 절연층(142)의 상면은 동일 평면 상에 위치할 수 있다.
예를 들어, 상기 제1 절연층(141)의 하면 및 상기 제2 절연층(142)의 하면은 동일 평면 상에 위치할 수 있다.
다시 말해서, 상기 제1 절연층(141)과 제2 절연층(142)은 상기 기판(100)의 상부 영역의 서로 다른 위치에서 서로 동일한 두께를 가지고 배치될 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 상기 제1 절연층(141)과 상기 제2 절연층(142)은 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제2 절연층(142)의 두께는 상기 제1 절연층(141)의 두께보다 작을 수 있다. 예를 들어, 상기 제2 절연층(142)의 상면은 상기 회로층(120)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제2 절연층(142)의 상면은 상기 회로층(120)의 제3 전극(124)의 상면보다 낮게 위치할 수 있다.
즉, 상기 제2 절연층(142)은 상기 기판(100)의 제3 절연층(110) 상에서 상기 복수의 제3 전극(124)들 사이 영역에만 배치될 수 있다. 예를 들어, 상기 제2 절연층(142)은 상기 기판(100)의 제3 절연층(110)의 상면에 배치된 복수의 전극들과 수직 방향으로 중첩되지 않을 수 있다.
상기 제2 절연층(142)의 외측면은 돌출면(142P) 및 오목면(142C) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 절연층(142)의 외측면이 돌출면(142P)을 포함하는 경우, 상기 돌출면(142P)을 제외한 나머지 외측면은 오목면이라고도 할 수 있다. 예를 들어, 상기 제2 절연층(142)의 외측면이 오목면을 포함하는 경우, 상기 오목면(142C)을 제외한 나머지 외측면은 돌출면이라고 할 수 있다.
상기 제2 절연층(142)의 외측면은 상기 제1 절연층(141)의 내측면과 수평 방향으로 마주볼 수 있다.
이때, 상기 제1 절연층(141)의 내측면의 돌출면(141P) 중 일부는 상기 제2 절연층(142)의 외측면의 돌출면(142P)의 일부와 수평 방향으로 중첩될 수 있고, 나머지 일부는 상기 제2 절연층(142)의 외측면의 오목면(142C)의 일부와 수평 방향으로 중첩될 수 있다.
또한, 상기 제1 절연층(141)의 내측면의 오목면(141C) 중 일부는 상기 제2 절연층(142)의 외측면의 돌출면(142P)의 일부와 수평 방향으로 중첩될 수 있고, 나머지 일부는 상기 제2 절연층(142)의 외측면의 오목면(142C)의 일부와 수평 방향으로 중첩될 수 있다.
한편, 도 6을 참조하면, 상기 제1 절연층(141)은 관통 홀(141T1)을 포함한다. 그리고, 상기 제2 절연층(142)은 상기 제1 절연층(141)의 상기 관통 홀(141T1)의 내측에 배치된다.
이때, 상기 제1 절연층(141)의 관통 홀(141T1)의 평면적은 상기 제2 절연층(142)의 평면적보다 크다. 또한, 상기 제1 절연층(141)은 상기 제2 절연층(142)과 접촉하지 않는다.
따라서, 상기 제1 절연층(141)의 관통 홀(141T1)의 내측에 상기 제2 절연층(142)이 배치된 상태에서, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면과 상기 제2 절연층(142)의 외측면 사이에는 이격 영역(SA)이 형성된다.
상기 이격 영역(SA)은 상기 제1 절연층(141)의 관통 홀(141T1)의 전체 영역에서 상기 제2 절연층(142)과 수직 방향으로 중첩되지 않는 영역을 의미할 수 있다. 이에 따라, 상기 이격 영역(SA)은 상기 제1 절연층(141)의 내측면과 상기 제2 절연층(142)의 외측면 사이에서 폐루프 형상을 가지며 형성될 수 있다. 따라서, 상기 이격 영역(SA)과 인접한 영역에 위치한 회로층과 전기적 단락을 방지할 수 있고, 반도체 소자를 배치하기 위한 정렬 키 역할을 할 수 있어 공정 수율을 개선할 수 있다. 또한, 제1 절연층(141) 및 제2 절연층(142)이 기판에 인가하는 응력을 제어할 수 있어, 반도체 소자 패키지의 기계적 신뢰성을 개선할 수 있다.
그리고, 상기 제1 절연층(141)과 상기 제2 절연층(142)의 수평 방향으로의 이격 거리는, 상기 제2 절연층(142)의 외측면의 둘레를 따라 서로 다른 적어도 2개의 제1 이격 거리 및 제2 이격 거리를 포함할 수 있다. 상기 이격 거리는 상기 제2 절연층(142)의 외측면의 둘레를 따라 상기 제2 절연층(142)의 외측면과 상기 제1 절연층(141)의 내측면 사이의 제1 수평 방향의 이격 거리 및/또는 상기 제1 수평 방향과 수직한 제2 수평 방향의 이격 거리를 의미할 수 있다. 상기 제1 수평 방향은 가로 방향, x축 방향 및 폭 방향 중 어느 하나를 의미할 수 있다. 그리고 제2 수평 방향은 상기 제1 수평 방향에 수직한 세로 방향, y축 방향 및 길이 방향 중 어느 하나를 의미할 수 있다.
즉, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면과 상기 제2 절연층(142)의 외측면 사이의 수평 거리의 간격은 상기 관통 홀(141T1)의 내측면을 따라 서로 다른 간격을 포함할 수 있다.
이때, 상기 이격 거리와 간격은 서로 동일한 의미일 수 있다.
예를 들어, 상기 이격 거리는 제1 이격 거리(HL1) 및 제2 이격 거리(HL2)를 포함할 수 있다. 나아가, 상기 이격 거리는 제3 이격 거리(HL3)를 더 포함할 수 있다.
구체적으로, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 돌출면(141P) 및 오목면(141C)을 포함한다. 그리고, 상기 제2 절연층(142)의 외측면도 돌출면(142P) 및 오목면(142C)을 포함할 수 있다.
그리고, 상기 제1 이격 거리(HL1), 제2 이격 거리(HL2) 및 제3 이격 거리(HL3)는 서로 다를 수 있다.
예를 들어, 상기 제1 이격 거리(HL1)는 상기 제2 이격 거리(HL2)보다 클 수 있고, 제2 이격 거리(HL2)는 제3 이격 거리(HL3)보다 클 수 있다. 예를 들어, 상기 제1 이격 거리(HL1), 제2 이격 거리(HL2) 및 제3 이격 거리(HL3) 중 제1 이격 거리(HL1)가 가장 클 수 있고, 제3 이격 거리(HL3)가 가장 작을 수 있다.
상기 제1 이격 거리(HL1)은 상기 이격 영역(SA) 중 상기 제1 절연층(141)의 내측면의 오목면(141C)과 상기 제2 절연층(142)의 외측면의 오목면(142C)이 서로 수평 방향으로 마주보는 영역의 수평 방향의 간격을 의미할 수 있다.
또한, 상기 제2 이격 거리(HL2)는 상기 이격 영역(SA) 중 상기 제1 절연층(141)의 내측면의 돌출면(141P)과 상기 제2 절연층(142)의 외측면의 오목면(142C)이 서로 수평 방향으로 마주보는 영역의 수평 방향의 간격을 의미할 수 있다.
또한, 상기 제3 이격 거리(HL3)는 상기 이격 영역(SA) 중 상기 제1 절연층(141)의 내측면의 오목면(141C)과 상기 제2 절연층(142)의 외측면의 돌출면(142P)이 서로 수평 방향으로 마주보는 영역의 수평 방향의 간격을 의미할 수 있다.
이때, 상기 이격 영역(SA)의 제1 이격 거리(HL1), 제2 이격 거리(HL2) 및 제3 이격 거리(HL3)가 서로 다른 것은, 상기 이격 영역(SA)에 배치되는 제1 전극(121)들의 배치 구조에 의한 것일 수 있다.
예를 들어, 상기 이격 영역(SA)의 제1 이격 영역(예를 들어, 제1 이격 거리(HL1)에 대응하는 영역)에는 다른 이격 영역보다 많은 제1 전극(121)이 배치되거나, 상기 제1 전극(121)과 연결되는 트레이스가 집중 배치될 수 있다.
그리고, 상기 이격 영역(SA)의 제2 이격 영역(예를 들어, 상기 제2 이격 거리(HL2)에 대응하는 영역)에는 상기 제1 이격 영역보다 낮은 집적도를 가지고 상기 제1 전극(121) 및/또는 트레이스가 배치될 수 있다.
여기에서, 집적도란 일정 면적에서 회로층(120)의 전극이나 트레이스가 차지하는 면적의 비율을 의미할 수 있다. 예를 들어, 제3 절연층(110)의 일정 단위 면적에서 상기 전극이나 트레이스가 차지하는 면적이 비율이 상대적으로 높다면, 집적도가 높다는 것을 의미할 수 있다.
또한, 상기 이격 영역(SA)의 제3 이격 영역(예를 들어, 상기 제3 이격 거리(HL3)에 대응하는 영역)에는 상기 제1 및 제2 이격 영역보다 낮은 집적도를 가지고 상기 제1 전극(121) 및/또는 트레이스가 배치될 수 있다.
다시 말해서, 상기 제1 이격 영역에 배치된 제1 전극들 및/또는 트레이스들 사이의 이격 간격은, 제2 이격 영역 및 제3 이격 영역에 배치된 제1 전극들 및/또는 트레이스들 사이의 이격 간격보다 작을 수 있다.
즉, 실시 예는 상기 제1 이격 영역에 상호 신호 간섭이 없거나 상호 신호 전송 거리가 작아야 하는 제1 전극이나 트레이스를 집중 배치한다. 또한, 실시 예는 제2 이격 영역 또는 제3 이격 영역에 상호 신호 간섭에 의해 일정 이격 간격이 필요한 제1 전극 및/또는 트레이스를 배치한다. 이를 통해 실시 예는 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있고, 이에 의한 전기적 신호 특성을 향상시킬 수 있다.
이때, 상기 제1 내지 제3 이격 영역에 동일한 집적도를 가지고 제1 전극(121) 및 트레이스를 배치할 수 있지만, 이 구조의 경우 서로 연결되어야 하는 제1 전극들 사이의 거리가 증가할 수 있고, 이에 이해 신호 전송 손실이 증가할 수 있다. 나아가, 상기 제1 내지 제3 이격 영역에 동일한 집적도를 가지고 제1 전극(121) 및 트레이스를 배치하는 경우, 상호 신호 간섭이 발생하는 제1 전극들 사이를 멀리 이격시켜야 하기 때문에, 상기 이격 영역(SA)의 전체적인 면적이 증가할 수 있다. 그리고, 상기 이격 영역(SA)의 전체적인 면적이 증가하는 경우, 상기 제1 절연층(141) 및 제2 절연층(142)에 의해 보호되지 않는 전극이나 트레이스가 증가함에 따라 물리적 신뢰성 및 전기적 신뢰성 문제가 발생할 수 있다.
또한, 상기 제1 내지 제3 이격 영역에 서로 다른 집적도를 가지고 제1 전극(121) 및 트레이스를 배치한 후에, 상기 제1 절연층(141)의 내측면의 둘레를 따라 상기 이격 영역(SA)의 이격 거리가 모두 동일하게 구성할 수도 있겠지만, 이러한 경우 상기 제1 절연층(141) 또는 제2 절연층(142)으로 덮이지 않는 전극 및 트레이스들의 면적이 증가하고, 이에 따라 열적 스트레스 등에 의해 상기 전극 또는 트레이스가 탈막되는 문제가 발생할 수 있다.
따라서, 실시 예는 상기 이격 영역(SA)에서, 상기 제1 절연층(141)의 내측면 및 상기 제2 절연층(142)의 외측면의 둘레를 따라 서로 다른 제1 이격 거리 및 제2 이격 거리를 가지도록 한다. 따라서, 실시 예는 이격 영역(SA)에서 서로 다른 회로 집적도가 가지도록 하고, 이에 따른 신호 전송 거리 감소에 따른 신호 전송 손실을 최소화하여 신호 전송 특성을 향상시킬 수 있다. 또한, 실시 예는 상기 이격 영역(SA) 중 회로 집적도가 상대적으로 낮은 영역의 이격 거리를 회로 집적도가 높은 영역의 이격 거리보다 작게 한다. 이를 통해, 실시 예에서는 상기 이격 거리가 작은 이격 영역에서 트레이스가 상기 제1 절연층(141) 또는 제2 절연층(142)에 의해 덮이지 않음에 따른 신뢰성 문제를 최소화할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
한편, 상기 설명에서 상부 절연층(140)이 제1 절연층(141)과 제2 절연층(142)으로 구분되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 상부 절연층(140)은 상기 이격 영역(SA)에 대응하는 제1 개구, 상기 제1 절연층(141)의 제1 개구(141T2)에 대응하는 제2 개구, 상기 제1 절연층(141)의 제2 개구(141T3)에 대응하는 제3 개구, 및 상기 제2 절연층(142)의 개구(142T)에 대응하는 제4 개구를 포함하는 하나의 구성을 의미할 수도 있을 것이다.
이하에서는 기판(100)의 회로층(120)의 전극 및 트레이스의 배치 구조와, 이에 대응하는 제1 절연층(141) 및 제2 절연층(142)의 오픈 영역의 구조에 대해 설명한다.
도 8은 도 1의 A 영역에 형성된 회로층을 나타낸 평면도이고, 도 9는 도 8의 회로층 상에 제1 절연층 및 제2 절연층이 배치된 상태의 평면도이다.
도 8을 참조하면, 기판(100)의 회로층(120)은 제1 전극(121), 제2 전극(122) 및 제3 전극(124)을 포함한다. 또한, 상기 기판(100)의 회로층(120)은 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124) 중 적어도 하나와 연결되는 트레이스를 포함한다.
상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)은 각각 상기 기판(100) 상에 실장되는 반도체 소자(220)의 단자(225)와 연결되는 패드를 의미한다.
이때, 상기 반도체 소자(220)의 단자(225)는 상기 반도체 소자(220)의 하면에 배치된다. 상기 반도체 소자(220)의 하면은 복수의 영역으로 구분할 수 있다. 예를 들어, 상기 반도체 소자(220)의 하면은 내측 영역, 외측 영역 및 이들 사이의 사이 영역으로 구분할 수 있다. 그리고, 상기 반도체 소자(220)의 단자(225)는 상기 내측 영역, 외측 영역 및 사이 영역에 각각 배치된다. 그리고 상기 기판(100)의 회로층(120)의 제1 전극(121)은 상기 반도체 소자(220)의 사이 영역에 배치된 단자와 연결된다. 또한, 상기 기판(100)의 회로층(120)의 제2 전극(122)은 상기 반도체 소자(220)의 외측 영역에 배치된 단자와 연결된다. 또한, 상기 기판(100)의 회로층(120)의 제3 전극(124)은 상기 반도체 소자(220)의 내측 영역에 배치된 단자와 연결된다. 이때, 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124) 중 적어도 하나는 적어도 다른 하나와 다른 폭 또는 형상을 가질 수 있다. 예를 들어, 상기 반도체 소자(220)의 단자(225)는 배치 위치에 따라 사이즈나 피치가 다를 수 있다. 이에 따라, 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)은 상기 반도체 소자(220)의 단자(225)의 사이즈나 피치에 대응하는 폭 또는 형상을 가질 수 있다.
예를 들어, 상기 제1 전극(121)은 상기 제2 전극(122) 및 제3 전극(124)과 다른 형상을 가질 수 있다. 상기 제1 전극(121)은 상기 반도체 소자(220)의 단자(225) 중 상대적으로 작은 피치 및 사이즈를 가진 단자와 연결된다. 이에 따라, 상기 제1 전극(121)의 평면적은 상기 제2 전극(122) 및 제3 전극(124)의 평면적보다 작을 수 있다.
이때, 상기 제1 전극(121)은 상면의 둘레가 특정 곡률 반경을 가지는 곡선부 및 상기 곡선부와 연결되는 직선부를 포함할 수 있다. 예를 들어, 상기 제1 전극(121)의 상면은 서로 마주보는 복수의 곡선부 및 상기 복수의 곡선부 사이를 연결하는 복수의 직선부를 포함할 수 있다. 예를 들어 상기 제1 전극(121)의 평면은 타원형 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)보다 작을 수 있다.
예를 들어, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)의 30% 내지 95%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)의 32% 내지 93%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)의 35% 내지 90%의 범위를 만족할 수 있다.
또한, 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)은 서로 동일할 수 있고, 이와 다르게 다를 수 있다. 예를 들어, 상기 제2 전극(122)의 제1 수평 방향의 폭(W2)은 제3 전극(124)의 제1 수평 방향의 폭(W3)보다 작을 수 있으나 이에 한정되는 것은 아니다. 상기 제2 전극(122) 및 제3 전극(124)은 상기 제1 전극(121)과 다른 형상을 가진다. 예를 들어, 상기 제2 전극(122) 및 제3 전극(124)은 원형 형상을 가질 수 있다.
상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)은 20㎛ 내지 80㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)은 25㎛ 내지 75㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)은 30㎛ 내지 70㎛의 범위를 만족할 수 있다. 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)이 20㎛ 미만이면, 상기 반도체 소자(220)의 단자와 안정적으로 전기적 연결이 이루어지지 못할 수 있다. 또한, 상기 제2 전극(122)의 제1 수평 방향의 폭(W2) 및 제3 전극(124)의 제1 수평 방향의 폭(W3)이 80㎛를 초과하면, 제한된 공간 내에 상기 반도체 소자(220)의 단자와 연결되는 제2 전극(122) 및 제3 전극(124)을 모두 배치하기 어려울 수 있다.
이에 따라, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 7㎛ 내지 76㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 10㎛ 내지 70㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)은 15㎛ 내지 58㎛ 사이의 범위를 만족할 수 있다. 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)이 7㎛ 미만이면, 상기 제1 전극(121) 상에 제1 접속부(210)의 안정적인 배치가 어려울 수 있고, 이에 의해 상기 제1 접속부(210)의 흘러내림에 따른 전기적 쇼트 문제가 발생할 수 있다. 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)이 76㎛를 초과하면, 상기 이격 영역(SA)에서 서로 이격되는 복수의 제1 전극들 또는 트레이스들 사이의 물리적 및/또는 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 상기 제1 전극(121)의 제1 수평 방향의 폭(W1)이 76㎛를 초과하는 경우, 상기 이격 영역(SA)에서 복수의 제1 전극들 사이에 복수의 트레이스의 배치 공간이 확보되지 않을 수 있다. 그리고 상기 복수의 트레이스의 배치 공간이 확보되지 않는 경우, 상기 트레이스를 형성하는 공정에서 패턴 형성 불량이 발생할 수 있다. 예를 들어, 상기 복수의 트레이스의 배치 공간이 확보되지 않는 경우, 상기 트레이스의 찌그러짐 등의 불량이 발생하거나, 상기 트레이스를 형성하는 공정에서 상기 트레이스가 전기적으로 연결되지 않아야 하는 전극 또는 트레이스와 연결됨에 따른 전기적 쇼트 문제가 발생할 수 있다.
한편, 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)의 각각의 제1 수평 방향과 수직한 제2 수평 방향으로의 폭은 서로 동일할 수 있다.
이때, 제1 전극(121)이 제1 수평 방향 및 제2 수평 방향으로의 폭이 동일한 원형 형상을 갖도록 할 수 있으나, 이러한 경우 상기 반도체 소자(220)를 실장하는 공정에서 상기 제1 접속부(210)가 흘러넘침에 따른 전기적 쇼트 문제가 발생할 수 있다. 즉, 제1 접속부(210)가 배치된 상태에서 상기 반도체 소자(220)이 실장 공정이 진행되면, 상기 제1 접속부(210)에 압력이 가해지고, 그에 따라 상기 제1 접속부(210)가 수평 방향으로 퍼지게 된다. 이때, 상기 제1 전극(121)의 제2 수평 방향의 폭이 상기 제1 수평 방향이 폭(W1)과 동일한 경우, 상기 제1 접속부(210)가 퍼짐에 따라 이웃하는 트레이스나 전극과 접촉하는 문제가 발생할 수 있다.
따라서, 실시 예는 상기 제1 전극(121)이 제1 수평 방향 및 제2 수평 방향의 폭이 서로 다른 타원형 형상을 가지도록 한다. 이에 의해, 실시 예는 상대적으로 피치에 여유가 있는 방향으로 상기 제1 전극(121)이 길게 연장된 형상을 가지도록 한다. 이에 의해, 실시 예는 회로의 전기적 쇼트 위험성이 상대적으로 낮은 상기 방향으로 상기 제1 접속부(210)의 퍼짐이 이루어지도록 하고, 이에 따라 전기적 쇼트 문제를 획기적으로 해결할 수 있도록 한다.
또한, 상기 이격 영역(SA)에 배치된 제1 전극(121)들의 제1 수평 방향이 폭(W1)은, 상기 제1 절연층(141) 또는 제2 절연층(142)의 노광 및 현상 공정을 통해 형성 가능한(또는 공정 능력에 따른) 개구의 사이즈보다 작다. 이에 따라, 상기 이격 영역(SA)에 상기 제1 절연층(141) 또는 제2 절연층(142)이 배치된 후에 각각의 제1 전극들과 수직 방향으로 중첩되는 개구들이 형성되는 경우, 상기 개구의 형상 공정 능력 및 공정 편차에 의해 적어도 하나의 제1 전극들의 상면은 상기 개구와 수직 방향으로 중첩되지 않을 수 있고, 이에 의해 반도체 소자(220)와 전기적으로 연결되지 못하는 전기적 신뢰성 문제가 발생할 수 있다.
이에 따라, 실시 예는 상기 이격 영역(SA)에는 상기 제1 절연층(141) 및 제2 절연층(142)이 배치되지 않도록 하면서, 상기 이격 영역의 면적을 최소화하기 위해 상기 제1 절연층(141)의 관통 홀(141T1)의 내측면이 수평 방향으로 단차를 가지도록 하거나, 상기 제2 절연층(142)의 외측면이 수평 방향으로 단차를 가지도록 한다. 이에 따라 실시 예는 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
도 9를 참조하면, 이에 의해 실시 예의 기판(100)의 회로층(120)은 상기 제1 절연층(141)과 제2 절연층(142) 사이의 이격 영역(SA)에 배치된 제1 전극(121) 및 제1 트레이스들을 포함한다.
또한, 기판(100)의 회로층(120)은 상기 이격 영역(SA)에 인접하게 배치되고, 상기 제1 절연층(141)의 제1 개구(141T2)와 수직 방향으로 중첩되는 제1 영역(R1)에 배치된 제2 전극(122)을 포함한다.
또한, 기판(100)의 회로층(120)은 상기 제2 절연층(142)의 개구(142T)와 수직 방향으로 중첩되는 제2 영역(R2)에 배치된 제3 전극(124)을 포함한다.
한편, 실시 예의 제1 절연층(141)의 내측면의 돌출면(141P)의 내측면은 단차를 가지지 않을 수 있고, 이와 다르게 단차를 가지며 형성될 수도 있다.
도 10은 제1 실시 예에 따른 제1 절연층의 돌출면을 나타낸 단면도이고, 도 11a 내지 도 11c는 제2 실시 예에 따른 제1 절연층의 돌출면을 나타낸 단면도이며, 도 12a 및 도 12b는 제3 실시 예에 따른 제1 절연층의 돌출면을 나타낸 도면이고, 도 13은 제4 실시 예에 따른 제1 절연층의 돌출면을 나타낸 단면도이다.
도 10을 참조하면, 실시 예의 제1 절연층의 상기 관통 홀(141T1)의 내측면은 수직 방향으로 단차를 가지지 않을 수 있다.
예를 들어, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 도 10의 (a)와 같이 돌출면(141P)을 포함한다. 또한, 제1 절연층(141)의 관통 홀(141T1)을 구성하는 내측면은 도 10의 (b)와 같이 기준면(141B)을 포함한다. 상기 돌출면(141P)은 상기 기준면(141B)을 기준으로 수평 방향으로 일정 폭(W4)만큼 돌출된다. 예를 들어, 상기 돌출면(141P)은 상기 기준면(141B)을 기준으로 수평 방향으로 상기 제2 절연층(142)의 외측면을 향하여 상기 폭(W4)만큼 돌출된다.이때, 상기 제1 절연층(141)의 관통 홀(141T1)의 내측면은 수직 방향으로 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 절연층(141)의 관통 홀(141T1)의 돌출면(141P) 및 기준면(141B)은 각각 상기 제1 절연층(141)의 상면에 인접한 부분의 폭이 상기 제1 절연층(141)의 하면에 인접한 부분의 폭과 동일할 수 있다. 예를 들어, 상기 제1 절연층(141)의 관통 홀(141T1)의 돌출면(141P) 및 기준면(141B) 각각의 내측면은 상기 제1 절연층(141)의 상면에서 하면을 향하는 방향으로 폭의 변화가 없는 경사를 가질 수 있다.
한편, 상기 제1 절연층(141)의 관통 홀(141T1)의 돌출면(141P) 및 기준면(141B)의 각각의 내측면은 수직 방향으로 단차를 가질 수 있다. 이하에서는 상기 제1 절연층(141)의 관통 홀(141T1)의 돌출면(141P)을 기준으로 설명한다. 그리고, 이에 대응하게 상기 제1 절연층(141)의 관통 홀(141T1)의 기준면 또는 오목면도 수직 방향으로 단차를 가질 수 있을 것이다.
제2 실시 예에서의 상기 돌출면(141P)의 내측면은 상기 기판(100)의 하면에 인접할수록 수직 방향으로 폭이 증가하는 경사를 가질 수 있다. 이 경우, 상기 돌출면(141P)은 상기 제1 절연층(141)의 내측면의 내측 모서리부에 구비될 수 있다.
일 실시 예로, 도 11a를 참조하면, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 돌출면(141P)의 내측면은 상기 기판(100)의 상면에 인접할수록 폭이 점진적으로 증가하는 경사를 가질 수 있다.
다른 실시 예로, 도 11b를 참조하면, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 돌출면(141P)의 내측면은 상기 기판(100)의 상면에 인접할수록 폭이 증가하는 일정 곡률의 경사를 가질 수 있다.
또 다른 실시 예로, 도 11c를 참조하면, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 돌출면(141P)의 내측면은 상기 기판(100)의 하면에 인접할수록 폭이 일정하다가 증가하는 계단 형상의 단차를 가질 수 있다. 그리고, 상기 계단 형상의 단차는 1개일 수 있고, 이와 다르게 2개 이상일 수 있다.
또 다른 실시 예로, 도 11d를 참조하면, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 돌출면(141P)의 내측면은 상기 기판(100)의 상면에 인접하고 상기 기판(100)의 하면을 향할수록 폭이 증가하는 제1 곡률을 가지는 제1 내측면과, 상기 기판(100)의 하면에 인접하고 상기 기판(100)의 상면을 향할수록 폭이 감소하는 제2 곡률을 가지는 제2 내측면을 포함할 수 있다. 이때, 상기 제1 곡률과 제2 곡률을 서로 동일할 수 있고, 이와 다르게 서로 다를 수 있다. 또한, 도 11d에서는 돌출면(141P)의 내측면이 2개의 곡률을 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 돌출면(141P)의 내측면은 3개 이상의 곡률을 포함할 수 있다.
또한, 또 다른 실시 예에서, 돌출면(141P)의 내측면은 도 11c의 내측면의 경사와 도 11d의 내측면의 경사가 조합된 형상을 가질 수도 있을 것이다.제3 실시 예에서의 상기 돌출면(141P)의 내측면은 상기 기판(100)의 하면에 인접할수록 수직 방향으로 폭이 감소하는 경사를 가질 수 있다. 이 경우, 상기 돌출면(141P)은 상기 제1 절연층(141)의 상면의 내측 모서리부에 구비될 수 있다.
일 실시 예로, 도 12a를 참조하면, 상기 제1 절연층(141)의 관통 홀(141T1)을 구성하는 돌출면(141P)의 내측면은 상기 기판(100)의 하면에 인접한 패임부(141R)를 포함할 수 있다. 상기 패임부(141R)는 상기 돌출면(141P)의 내측면에서, 상기 제1 절연층(141)의 하면에 인접하게 구비될 수 있다. 따라서, 돌출면(141P)의 내측면은 상기 제1 절연층(141)의 상면에 인접하고 폭의 변화가 없는 제1 경사를 가지는 제1 내측면과, 상기 제1 절연층(141)의 하면에 인접하고 폭의 변화가 없는 제2 경사를 가지면서 상기 제1 내측면과 단차를 가지는 제2 내측면을 포함할 수 있다. 예를 들어, 상기 돌출면(141P)의 내측면은 상기 제1 절연층(141)의 상면에 인접한 부분에서 폭이 큰 계단 형상의 단차를 가질 수 있다.
다른 실시 예로, 도 12b를 참조하면, 도 12a 대비하여, 상기 돌출면(141P)의 내측면의 제2 경사는 상기 제1 절연층(141)의 하면을 향할수록 폭이 감소하는 경사를 가질 수 있다. 이때, 상기 제2 경사는 상기 제1 절연층(141)의 하면을 향할수록 폭이 점진적으로 감소하는 직선 형태를 가질 수 있고, 이와 다르게 도면에 도시된 바와 같이 일정 곡률을 가지는 곡선 형태를 가질 수도 있을 것이다.
또 다른 실시 예로, 도 13을 참조하면 도 12b에 대비하여, 상기 돌출면(141P)의 내측면의 제1 경사는 상기 제1 절연층(141)의 하면을 향할수록 폭이 감소하는 경사를 가질 수 있다. 이때, 상기 제1 경사는 도면에 도시된 바와 같이 상기 제1 절연층(141)의 하면을 향할수록 폭이 점진적으로 감소하는 직선 형태를 가질 수 있고, 이와 다르게 일정 곡률을 가지는 곡선 형태를 가질 수도 있을 것이다. 한편, 도 12a, 도 12b 및 도 13에서는 수직 방향으로의 단차가 1개인 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 수직 방향으로의 단차는 도 12a, 도 12b 및 도 13에 도시된 경사 중 적어도 3개 이상의 경사의 조합에 의해 2개 이상으로 구비될 수도 있을 것이다.
도 14 내지 도 27은 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
이하에서는 도 14 내지 도 27을 참조하여, 도 1의 반도체 패키지의 제조 방법을 공정 순으로 설명하기로 한다. 한편, 이하에서 설명되는 제조 공정을 기초로 하여 제2 및 제3 실시 예의 반도체 패키지를 제조할 수도 있을 것이다.
도 14를 참조하면, 실시 예는 기판(100)의 제조에 기초가 되는 자재를 준비한다. 예를 들어, 실시 예는 ETS 구조의 기판(100)을 제조하기 위한 캐리어 보드를 준비한다. 상기 캐리어 보드는 캐리어 절연층(CB1) 및 상기 캐링 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 포함한다. 도 14에는 상기 캐리어 금속층(CB2)이 상기 캐리어 절연층(CB1)의 하면에만 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 상면에도 배치될 수 있다. 이에 의해, 실시 예는 상기 캐리어 절연층(CB1)의 양측에 각각 배치된 캐리어 금속(CB2)을 이용하여 복수의 기판(100)을 동시에 제조하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 캐리어 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 시드층으로, 상기 캐리어 금속층(CB2)의 하면에 기판(100)의 회로층(120)의 일부를 형성한다. 예를 들어, 실시 예는 상기 캐리어 금속층(CB2)의 하면에 상기 기판(100)의 최상측에 배치되는 회로층인 전극들(120a)을 형성하는 공정을 진행한다.
다음으로, 도 16을 참조하면, 실시 예는 상기 전극들(120a)이 형성되면, 제3 절연층(110)의 적층 공정, 관통 홀 형성 공정, 관통 전극 형성 공정 및 회로층 형성 공정을 적어도 1회 진행하여, 기판(100)을 형성할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 캐리어 절연층(CB1)과 상기 캐리어 금속층(CB2)을 분리시키는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 기판(100) 상에 배치된 캐리어 금속층(CB2)을 에칭으로 제거하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기 기판(100) 상에 상부 절연층(140)의 제1 절연층(141)을 형성하는 공정을 진행할 수 있다. 이를 위해, 실시 예는 상기 기판(100)의 상부를 전체적으로 덮는 절연물질을 도포하고, 상기 도포된 절연물질을 노광 및 현상으로 제거하여, 상기 제1 절연층(141)의 관통 홀(141T1), 제1 개구(141T2) 및 제2 개구(141T3)를 형성하는 공정을 진행할 수 있다.
이에 대응하게, 실시 예는 상기 기판(100)의 하부에 하부 절연층(150)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 상기 기판(100) 상의 상기 제1 절연층(141)의 관통 홀(141T1)의 내측에 제2 절연층(142)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(142)을 형성하는 공정에서, 상기 제2 절연층(142)과 상기 제1 절연층(141) 사이에 이격 영역(SA) 및 상기 제2 절연층(142)의 개구(142T)가 형성될 수 있다.
한편, 상기에서는 상기 상부 절연층(140)의 제1 절연층(141) 및 제2 절연층(142)을 형성하는 공정이 단계별로 이루어지는 것으로 설명하였으나, 이에 한정되지 않는다.
예를 들어, 도 20에 도시된 바와 같이, 실시 예는 상기 기판(100) 상에 제1 절연층(141) 및 제2 절연층(142)을 형성하기 위한 절연물질(140R)을 전체적으로 형성하는 공정을 진행할 수 있다.
다음으로, 도 21에 도시된 바와 같이, 실시 예는 상기 절연물질(140R)을 노광 및 현상으로 제거하여, 상기 이격 영역(SA), 상기 제1 절연층(141)의 제1 개구(141T2), 제1 절연층(141)의 제2 개구(141T3), 및 제2 절연층(142)의 개구(142T)를 형성하는 공정을 진행할 수도 있을 것이다.
다음으로, 도 22에 도시된 바와 같이, 상기 기판(100) 상에 제1 접속부(210)를 배치하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 이격 영역(SA)과 수직 방향으로 중첩되는 제1 전극(121), 상기 제1 절연층(141)의 제1 개구(141T2)와 수직 방향으로 중첩되는 제2 전극(122), 및 상기 제2 절연층(142)의 개구(142T)와 수직 방향으로 중첩되는 제3 전극(124) 상에 제1 접속부(210)를 배치하는 공정을 진행할 수 있다.
다음으로, 도 23에 도시된 바와 같이, 실시 예는 상기 제1 접속부(210) 상에 반도체 소자(220)를 실장하는 공정을 진행할 수 있다. 이에 따라, 상기 반도체 소자(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 제1 전극(121), 제2 전극(122) 및 제3 전극(124)과 각각 전기적으로 연결될 수 있다. 이때, 상기 반도체 소자(220)는 상기 제2 절연층(142) 상에 배치되는 구조를 가진다. 나아가, 상기 반도체 소자(220)의 적어도 일부는 상기 제1 절연층(141) 상에 배치되는 구조를 가질 수 있다.
다음으로, 도 24에 도시된 바와 같이, 실시 예는 상기 기판(100) 상에 실장된 반도체 소자(220)의 주위를 덮는 언더필(230)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 상기 기판(100)의 하면에 배치된 하부 절연층(150)의 개구에 제3 접속부(260)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 25에 도시된 바와 같이, 실시 예는 상기 제1 절연층(141)의 제2 개구(141T3)와 수직 방향으로 중첩된 제4 전극(123) 상에 제2 접속부(240)를 형성하는 공정을 진행할 수 있다. 상기 제2 접속부(240)는 일정 높이를 갖고 돌출되는 포스트 범프일 수 있다.
다음으로, 도 26에 도시된 바와 같이, 실시 예는 상기 제1 절연층(141)의 상부, 제2 절연층(142)의 상부, 제2 접속부(240), 상기 반도체 소자(220) 및 상기 언더필(230)을 몰딩하는 몰딩층(250)을 형성하는 공정을 진행할 수 있다. 이때, 실시 예는 상기 언더필(230)을 형성하는 공정을 생략할 수 있다. 이에 따라, 실시 예는 상기 몰딩층(250)을 이용하여 상기 반도체 소자(220)를 몰딩하는 공정까지 진행할 수 있다.
한편, 실시 예는 상기 몰딩층(250)이 형성된 이후에, 상기 몰딩층(250)의 상면을 연마하는 공정을 선택적으로 진행할 수 있다. 그리고, 상기 몰딩층(250)의 연마 공정에 의해, 상기 몰딩층(250)은 상기 제2 접속부(240)와 수직 방향으로 중첩되는 개구를 가질 수 있다.
다음으로, 도 27에 도시된 바와 같이 실시 예는 상기 제2 접속부(240) 상에 반도체 소자(420)가 실장된 외부 기판(300)을 부착하는 공정을 진행할 수 있다.
실시 예의 반도체 패키지는 기판을 포함한다. 또한, 반도체 패키지는 상기 기판 상에 배치되고 관통 홀을 포함하는 제1 절연층을 포함한다. 또한, 반도체 패키지는 상기 기판 상에 배치되고 상기 제1 절연층의 관통 홀 내측에 배치되는 제2 절연층을 포함한다.
이때, 상기 제1 절연층은 상기 제2 절연층을 향하여 내측으로 돌출된 돌출면을 포함한다. 예를 들어, 상기 제2 절연층의 외측면은 상기 제1 절연층을 향하여 돌출된 돌출면을 포함한다.
이에 따라, 실시 예는 상기 제1 절연층의 관통 홀을 구성하는 내측면과 상기 제2 절연층의 외측면 사이의 수평 거리의 이격 거리 또는 간격은 상기 관통 홀 내측면을 따라 서로 다른 이격 거리 또는 간격을 포함할 수 있다.
예를 들어, 상기 이격 거리는 제1 이격 거리 및 제2 이격 거리를 포함할 수 있다. 그리고, 상기 제1 이격 거리 및 제2 이격 거리는 서로 다를 수 있다. 예를 들어, 상기 제1 이격 거리는 상기 제2 이격 거리보다 클 수 있다.
이때, 실시 예는 상기 제1 이격 거리에 대응하는 제1 이격 영역에는 상기 제2 이격 거리에 대응하는 제2 이격 영역보다 기판의 회로층의 제1 전극 및 트레이스들이 집중 배치될 수 있다. 예를 들어, 상기 제1 이격 영역에 배치된 제1 전극 및/또는 트레이스들 사이의 간격은 상기 제2 이격 영역에 배치된 제1 전극 및/또는 트레이스들 사이의 간격보다 작을 수 있다.
이는, 상기 제1 이격 영역에서의 회로층의 집적도가 상기 제2 이격 영역에서의 회로층의 집적도보다 높다는 것을 의미한다.
이때, 상기 제1 및 제2 이격 영역에 동일한 집적도를 가지고 제1 전극 및 트레이스를 배치할 수 있지만, 이 경우 서로 연결되어야 하는 제1 전극들 사이의 거리가 증가할 수 있고, 이에 이해 신호 전송 손실이 증가할 수 있다. 나아가, 상기 제1 및 제2 이격 영역에 동일한 집적도를 가지고 제1 전극 및 트레이스를 배치하는 경우, 상호 신호 간섭이 발생하는 제1 전극들 사이를 멀리 이격시켜야 하기 때문에, 상기 이격 영역의 전체적인 면적이 증가할 수 있다. 그리고 상기 이격 영역의 전체적인 면적이 증가하는 경우, 상기 제1 절연층 및 제2 절연층에 의해 보호되지 않는 전극이나 트레이스가 증가함에 따라 물리적 신뢰성 및 전기적 신뢰성 문제가 발생할 수 있다.
또한, 상기 제1 및 제2 이격 영역에 서로 다른 집적도를 가지고 제1 전극 및 트레이스를 배치한 후에, 상기 제1 절연층의 내측면의 둘레를 따라 상기 이격 영역의 이격 거리가 모두 동일하게 구성할 수도 있겠지만, 이 경우 상기 제1 절연층 또는 제2 절연층으로 덮이지 않는 전극 및 트레이스들의 면적이 증가하고, 이에 따라 열적 스트레스 등에 의해 상기 전극 또는 트레이스가 탈막되는 문제가 발생할 수 있다.
따라서, 실시 예는 상기 이격 영역에서, 상기 제1 절연층의 내측면 및 상기 제2 절연층의 외측면의 둘레를 따라 서로 다른 제1 이격 거리 및 제2 이격 거리를 가지도록 한다. 따라서, 실시 예는 이격 영역에서 서로 다른 회로 집적도가 가지도록 하고, 이에 따른 신호 전송 거리 감소에 따른 신호 전송 손실을 최소화하여 신호 전송 특성을 향상시킬 수 있다. 또한, 실시 예는 상기 이격 영역 중 회로 집적도가 상대적으로 낮은 영역의 이격 거리를 회로 집적도가 높은 영역의 이격 거리보다 작게 한다. 이를 통해, 실시 예에서는 상기 이격 거리가 작은 이격 영역에서 트레이스가 상기 제1 절연층 또는 제2 절연층에 의해 덮이지 않음에 따른 신뢰성 문제를 최소화할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 반도체 패키지가 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 반도체 패키지는 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 반도체 패키지는 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 반도체 패키지가 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 반도체 패키지가 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 관통홀을 포함한 제1 보호부재; 및,
    상기 제1 보호부재의 상기 제1 관통홀 내에 상기 제1 보호부재와 수평 방향을 따라 이격되어 배치되고, 복수의 제2 관통홀을 포함한 제2 보호부재를 포함하고,
    상기 제2 보호부재는 상기 복수의 제2 관통홀을 형성하는 복수의 내측면 및 상기 복수의 내측면을 둘러싸는 외측면을 포함하고,
    상기 제1 보호부재의 상기 제1 관통홀을 형성하는 내측면과 상기 제2 보호부재의 외측면은 상기 수평 방향을 따라 서로 마주보는 일면을 각각 포함하고,
    상기 제1 보호부재의 일면과 상기 제2 보호부재의 일면 사이의 이격 영역은 상기 수평 방향을 따라 제1 폭을 갖는 제1 이격 영역 및 상기 제1 폭과 다른 제2 폭을 갖는 제2 이격 영역을 포함한 회로 기판.
  2. 제1 항에 있어서,
    상기 제1 보호부재는 상기 제1 관통홀 주변에 배치된 복수의 제3 관통홀을 더 포함한 회로 기판.
  3. 제2 항에 있어서,
    상기 복수의 제3 관통홀의 일부는 상기 제2 보호부재의 상기 제2 관통홀의 폭보다 더 큰 폭을 갖는 회로 기판.
  4. 제1 항에 있어서,
    상기 제1 보호부재와 상기 제2 보호부재 사이의 이격 영역은 상기 제2 보호부재의 외측면을 따라 폐루프로 구비된 회로 기판.
  5. 제4 항에 있어서,
    상기 제2 보호부재의 외측면은 상기 제1 보호부재의 내측면을 향하여 돌출된 돌출면을 포함한 회로 기판.
  6. 제5 항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 크고, 상기 돌출면은 상기 제2 이격 영역에 구비된 회로 기판.
  7. 제6 항에 있어서,
    상기 제2 보호부재의 돌출면은 상기 제1 보호부재의 내측면으로부터 상기 수평 방향의 이격 거리가 제2 폭인 제1 돌출면 및 상기 제2 폭보다 작은 제3 폭을 갖도록 제1 돌출면보다 상기 제1 보호부재의 내측면을 향하여 더 돌출된 제2 돌출면을 포함한 회로 기판.
  8. 제2 항에 있어서,
    상기 기판은 상기 제1 보호부재와 수직으로 중첩된 제1 영역, 상기 제2 보호부재와 수직으로 중첩된 제2 영역, 및 상기 제1 보호부재의 내측면과 상기 제2 보호부재의 외측면 사이의 제3 영역을 포함한 회로 기판.
  9. 제8 항에 있어서,
    상기 기판은 복수의 패드를 포함하고,
    상기 복수의 패드의 일부는 상기 제3 영역에 배치된 회로 기판.
  10. 제9 항에 있어서,
    상기 기판의 복수의 패드는 상기 제1 보호부재의 상기 복수의 제3 관통홀과 상기 제2 보호부재의 상기 복수의 제2 관통홀 중 적어도 일 영역에 배치된 회로 기판.
  11. 제2 항에 있어서,
    상기 복수의 제3 관통홀 중 적어도 일부에는 포스트가 구비되고,
    상기 포스트의 수직 방향의 두께는 상기 제2 보호부재의 수직 방향의 두께보다 두꺼운 회로 기판.
  12. 제1 항에 있어서,
    상기 제1 보호부재의 내측면은 제1 내측면, 상기 제1 내측면과 마주보는 제2 내측면, 상기 제1 내측면과 상기 제2 내측면 사이에 배치되고, 서로 마주보는 제3 내측면, 및 제4 내측면을 포함하고,
    상기 제2 보호부재의 외측면은 상기 제1 내측면에 인접한 제1 외측면, 상기 제2 내측면에 인접한 제2 외측면, 상기 제3 내측면에 인접한 제3 외측면, 및 상기 제4 내측면에 인접한 제4 외측면을 포함하고,
    상기 제1 보호부재의 제1 내측면은 상기 제1 보호부재의 일면을 포함하고,
    상기 제2 보호부재의 제1 외측면은 상기 제2 보호부재의 일면을 포함한 회로 기판.
  13. 제12 항에 있어서,
    상기 제1 보호부재의 제2 내지 제4 내측면 각각은 상기 제2 보호부재의 제2 내지 제4 외측면과 각각 마주보는 일면을 더 포함하고,
    상기 제1 내측면의 일면과 상기 제1 외측면 사이의 이격 영역은 상기 제1 폭을 갖는 제1 이격 영역을 포함하고,
    상기 제2 내측면의 일면과 상기 제2 외측면 사이의 이격 영역은 상기 제1 폭과 다른 제3 폭을 갖는 제3이격 영역을 포함하고,
    상기 제1 이격 영역과 상기 제3 이격 영역은 상기 수평 방향을 따라 중첩된 회로 기판.
  14. 기판;
    상기 기판 상에 배치되고, 제1 관통홀을 포함한 제1 보호부재; 및,
    상기 제1 보호부재의 상기 제1 관통홀 내에 상기 제1 보호부재와 수평 방향을 따라 이격되어 배치되고, 복수의 제2 관통홀을 포함한 제2 보호부재를 포함하고,
    상기 제2 보호부재는 상기 복수의 제2 관통홀을 형성하는 복수의 내측면 및 상기 복수의 내측면을 둘러싸는 외측면을 포함하고,
    상기 제1 보호부재의 상기 제1 관통홀을 형성하는 내측면은 상기 제2 보호부재의 외측면과 상기 수평 방향을 따라 마주보는 일면을 포함하고,
    상기 제1 보호부재의 일면과 상기 제2 보호부재의 외측면 사이의 이격 영역의 폭은 상기 제2 보호부재의 외측면을 따라 균일하지 않은 회로 기판.
  15. 제14 항에 있어서,
    상기 제1 보호부재의 내측면은 제1 내측면, 상기 제1 내측면과 마주보는 제2 내측면, 상기 제1 내측면과 상기 제2 내측면 사이에 배치되고, 서로 마주보는 제3 내측면, 및 제4 내측면을 포함하고,
    상기 제2 보호부재의 외측면은 상기 제1 내측면에 인접한 제1 외측면, 상기 제2 내측면에 인접한 제2 외측면, 상기 제3 내측면에 인접한 제3 외측면, 및 상기 제4 내측면에 인접한 제4 외측면을 포함한 회로 기판.
  16. 제15 항에 있어서,
    상기 제1 내측면은 상기 제1 외측면과 마주보는 일면 및 상기 제2 내측면과 마주보는 타면을 포함하고,
    상기 제2 내측면은 상기 제2 외측면과 마주보는 일면 및 상기 제1 내측면과 마주보는 타면을 포함하고,
    상기 제3 내측면은 상기 제3 외측면과 마주보는 일면 및 상기 제4 내측면과 마주보는 타면을 포함하고,
    상기 제4 내측면은 상기 제4 외측면과 마주보는 일면 상기 제3 내측면과 마주보는 타면을 포함하고,
    상기 이격 영역은 상기 제1 외측면, 상기 제2 외측면, 상기 제3 외측면, 및 상기 제4 외측면을 따라 상기 제2 보호부재를 폐루프로 둘러싼 회로 기판.
  17. 제14 항에 있어서,
    상기 기판은 상기 제1 보호부재와 수직으로 중첩된 제1 영역, 상기 제2 보호부재와 수직으로 중첩된 제2 영역, 및 상기 제1 보호부재의 내측면과 상기 제2 보호부재의 외측면 사이의 제3 영역을 포함하고,
    상기 기판은 복수의 패드를 포함하고,
    상기 복수의 패드의 제1 부는 상기 제3 영역에 배치된 회로 기판.
  18. 제17 항에 있어서,
    상기 복수의 패드의 제2 부는 상기 제2 보호부재의 상기 복수의 제2 관통홀 내에 배치된 회로 기판.
  19. 제14 항에 있어서,
    상기 제1 보호부재의 일면과 상기 제2 보호부재의 외측면 사이의 이격 영역은 상기 수평 방향을 따라 제1 폭을 갖는 제1 이격 영역, 및 상기 제1 폭과 다른 제2 폭을 갖는 제2 이격 영역을 포함한 회로 기판.
  20. 제9항 또는 제17항에 기재된 회로 기판; 및
    상기 회로 기판의 상기 제2 보호부재 상에 배치된 반도체 소자를 포함하고,
    상기 반도체 소자는 상기 제3 영역에 배치된 패드와 전기적으로 연결된 반도체 패키지.
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