KR20230088824A - 발광 다이오드 디바이스들 - Google Patents

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KR20230088824A
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제프리 디마리아
에릭 윌리엄 영
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루미레즈 엘엘씨
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Abstract

반도체 층들을 갖는 메사를 포함하는 발광 다이오드(LED) 디바이스들이 설명되며, 반도체 층들은 N-타입 층, 활성 층, 및 P-타입 층을 포함한다. 패터닝된 투명 전도성 산화물 층은 메사의 최상부 표면 상에 있다. 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 가지며, 제2 두께는 제1 두께 미만이다. LED의 광학 손실은 투명 전도성 산화물 층의 박형화된 영역에서 감소된다.

Description

발광 다이오드 디바이스들
본 개시내용의 실시예들은 일반적으로 발광 다이오드(light emitting diode, LED) 디바이스들 및 그 제조 방법들에 관한 것이다. 더 구체적으로, 실시예들은 패터닝된 투명 전도성 산화물 층을 포함하는 발광 다이오드 디바이스에 관한 것이다.
발광 다이오드(LED)는 전류가 그것을 통해 흐를 때 가시 광을 방출하는 반도체 광원이다. LED들은 P-타입 반도체를 N-타입 반도체와 조합한다. LED들은 흔히 III-V족 화합물 반도체를 사용한다. III-V족 화합물 반도체는 다른 반도체들을 사용하는 디바이스들보다 더 높은 온도에서 안정적인 동작을 제공한다. III-V족 화합물은 전형적으로 사파이어 알루미늄 산화물(Al2O3) 또는 실리콘 탄화물(SiC)로 형성된 기판 상에 형성된다.
웨어러블 디바이스들, 헤드 장착형, 및 대면적(large-area) 디스플레이들을 포함하는 다양한 신흥 디스플레이 응용들은, 100 μm x 100 μm 미만에 이르는 측방향 치수(lateral dimension)를 갖는 고밀도의 microLED들(μLED들 또는 uLED들)의 어레이들로 구성된 소형화된 칩들을 요구한다. microLED들(uLED들)은 전형적으로, 적색, 청색 및 녹색 파장들을 포함하는 microLED들을 근접하게 정렬함으로써 컬러 디스플레이들의 제조에 사용되는 약 50㎛이하인 직경 또는 폭의 치수들을 갖는다.
보다 효율적인 반도체 광전자(optoelectronic) 디바이스들을 개발하려는 노력은 저손실 광학 재료들 및 아키텍처들의 이용에 의해 가능하게 되었다. 전형적으로, 전기적 접촉과 연관된 이러한 디바이스들에서의 광학적 및 전기적 성능 파라미터들 사이에 트레이드오프(trade-off)가 있다- 더 양호한 전기적 속성들은 보통 더 높은 광학적 손실을 초래하고, 그 반대도 마찬가지임 -. 투명 전도성 산화물들(transparent conductive oxides, TCO들)이 금속성 콘택트에 대해 비교적 적은 광학 손실을 도입하면서 충분한 전류 확산 및 전기적 주입을 제공할 수 있으므로, 투명 전도성 산화물들은 반도체 발광 디바이스 효율을 개선하기 위해 탐색된 하나의 그러한 부류의 재료이다. 전형적으로, 이러한 TCO들의 개발은, 주어진 응용에 대해 원하는 광학적 및 전기적 속성들이 획득되도록 하는 막 두께 및 재료 파라미터들의 최적화를 수반하지만, 광학적 및 전기적 속성들 사이의 트레이드오프는 여전히 기본적이다. 따라서, 개선된 광전자 속성들을 갖는 LED 디바이스들이 필요하다.
본 개시내용의 실시예들은 LED 디바이스 및 그들의 제조를 위한 방법들에 관한 것이다. 제1 양태는 발광 다이오드(LED) 디바이스에 관련된 것이고, 이는: 반도체 층들을 포함하는 메사(mesa)- 반도체 층들은 n-타입 층, 활성 층, 및 p-타입 층을 포함함 -; 메사의 최상부 표면 상의 패터닝된 투명 전도성 산화물 층- 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖고, 제2 두께는 제1 두께 미만임 -; 패터닝된 투명 전도성 산화물 층의 최상부 표면 상의 유전체 층- 유전체 층은 적어도 하나의 비아 개구(via opening)를 포함하고, 적어도 하나의 비아 개구는 패터닝된 투명 전도성 산화물 층의 제1 부분의 최상부 표면을 노출시키는 바닥 및 측벽들(sidewalls)을 가짐 -; 및 유전체 층 상에 있고 패터닝된 투명 전도성 산화물 층의 제1 부분과 전기 통신하는 콘택트를 포함한다.
본 개시내용의 다른 양태는 발광 다이오드(LED) 디바이스를 제조하는 방법에 관련된 것이고, 이는: 반도체 표면 상에 투명 전도성 산화물 층을 퇴적하는 것; 투명 전도성 산화물 층을 패터닝하여 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖는 패터닝된 투명 전도성 산화물 층을 형성하는 것; 패터닝된 투명 전도성 산화물 층 상에 유전체 층을 퇴적하는 것; 유전체 층에 비아 개구를 형성하는 것; 및 유전체 층 상 및 비아 개구 내에 콘택트를 형성하는 것- 콘택트는 패터닝된 투명 전도성 산화물 층과 전기 통신함 -을 포함한다.
본 개시내용의 다른 양태는 발광 다이오드(LED) 디바이스에 관련된 것이고, 이는: 반도체 층들을 포함하는 메사- 반도체 층들은 n-타입 층, 활성 층, 및 p-타입 층을 포함함 -; 메사의 최상부 표면 상의 패터닝된 투명 전도성 산화물 층- 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖고, 제2 두께는 제1 두께 미만이고, 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함하고, 제1 두께는 약 1 nm 내지 약 100 nm의 범위에 있고 제2 두께는 약 0 nm 내지 약 50 nm의 범위에 있음 -; 패터닝된 투명 전도성 산화물 층의 최상부 표면 상의 유전체 층- 유전체 층은 적어도 하나의 비아 개구를 포함하고, 적어도 하나의 비아 개구는 패터닝된 투명 전도성 산화물 층의 제1 부분의 최상부 표면을 노출시키는 바닥 및 측벽들을 가짐 -; 및 유전체 층 상에 있고 패터닝된 투명 전도성 산화물 층의 제1 부분과 전기 통신하는 콘택트를 포함한다.
위에서 나열된 본 개시내용의 특징들이 상세하게 이해될 수 있는 방식으로, 위에 간략히 요약된 본 개시내용의 보다 특정한 설명은 그 일부가 첨부된 도면들에 예시되는 실시예들을 참조하여 얻어질 수 있다. 그러나, 본 개시내용은, 동일하게 유효한 다른 실시예들을 허용할 수 있기 위해, 첨부된 도면들은 본 개시내용의 전형적인 실시예들만을 예시하고, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 유의해야 한다. 본 명세서에 설명된 바와 같은 실시예들은, 같은 참조 부호들이 유사한 요소들을 표시하는 첨부 도면들의 도면들에서 제한이 아닌 예로서 예시된다.
도 1은 선행 기술에 따른 LED 디바이스의 단면도를 예시하고;
도 2는 하나 이상의 실시예에 따른 LED 디바이스의 단면도를 예시하고;
도 3는 하나 이상의 실시예에 따른, LED 디바이스의 단면도를 예시하고;
도 4a 내지 도 4f는 하나 이상의 실시예에 따른 전류 맵들을 예시하고;
도 5는 하나 이상의 실시예에 따른 방법의 프로세스 흐름도를 예시한다.
이해를 용이하게 하기 위해, 도면들에 공통인 동일한 요소들을 지정하기 위해, 가능한 경우에, 동일한 참조 번호들이 사용되었다. 도면들은 축척대로 그려지지 않는다. 예를 들어, 메사들의 높이들 및 폭들은 축척대로 그려지지 않는다.
본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 이하의 설명에서 개진되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 수행되는 것이 가능하다.
하나 이상의 실시예에 따라 본 명세서에서 사용되는 바와 같은 "기판"이라는 용어는, 프로세스가 작용하는 표면, 또는 표면의 부분을 갖는, 중간 또는 최종 구조를 지칭한다. 추가적으로, 일부 실시예들에서의 기판에 대한 언급은 또한, 맥락이 명확하게 달리 표시하지 않는 한, 기판의 부분만을 지칭한다. 또한, 일부 실시예들에 따라 기판 상에 퇴적하는 것에 대한 언급은, 베어 기판(bare substrate) 상에, 또는 하나 이상의 막 또는 특징 또는 재료가 그 위에 퇴적되거나 형성된 기판 상에 퇴적하는 것을 포함한다.
하나 이상의 실시예에서, "기판"은 제작 프로세스 동안 막 프로세싱(film processing)이 수행되는 기판 상에 형성된 임의의 기판 또는 재료 표면을 의미한다. 예시적인 실시예들에서, 프로세싱이 수행되는 기판 표면은, 응용에 의존하여, 실리콘, 실리콘 산화물, 절연체상 실리콘(silicon on insulator, SOI), 스트레인드 실리콘(strained silicon), 비정질 실리콘(amorphous silicon), 도핑된 실리콘, 탄소 도핑된 실리콘 산화물들, 게르마늄, 갈륨 비화물, 유리, 사파이어, 및 금속들, 금속 질화물들, III-질화물들(예를 들어, GaN, AlN, InN 및 합금들), 금속 합금들, 및 다른 전도성 재료들과 같은 임의의 다른 적합한 재료들과 같은 재료들을 포함한다. 기판들은, 제한없이, 발광 다이오드(LED) 디바이스들을 포함한다. 일부 실시예들에서, 기판들은 기판 표면을 연마, 식각, 환원, 산화, 히드록실화(hydroxylate), 어닐링(anneal), UV 경화, e-빔 경화 및/또는 베이킹하기 위해 전처리 프로세스에 노출된다. 기판 자체의 표면에 대한 직접적인 막 프로세싱에 추가하여, 일부 실시예들에서, 개시된 막 프로세싱 단계들 중 임의의 단계는 또한 기판 상에 형성되는 하부층(underlayer)에 대해 수행되고, "기판 표면(substrate surface)"이라는 용어는 맥락이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서 예를 들어, 막/층 또는 부분적 막/층이 기판 표면 상에 퇴적된 경우, 새롭게 퇴적된 막/층의 노출된 표면이 기판 표면이 된다.
"웨이퍼(wafer)" 및 "기판"이라는 용어는 본 개시내용에서 상호교환가능하게 사용될 것이다. 따라서, 본 명세서에서 사용되는 바와 같이, 웨이퍼는 본 명세서에 설명된 LED 디바이스들의 형성을 위한 기판으로서 역할을 한다.
본 명세서에 설명된 실시예들은 LED 디바이스들 및 LED 디바이스들을 형성하기 위한 방법들을 설명한다. 특히, 본 개시내용은 LED에서의 광 생성의 효율을 향상시키기 위한 투명 전도성 산화물(TCO) 층의 측방향 패터닝을 설명한다. 하나 이상의 실시예에서, 투명 전도성 산화물(TCO) 층을 박형화(thinning) 하는 것은 노출된 영역들의 비저항(resistivity)을 증가시키고 재료를 통한 광학 경로의 감소로 인해 발광 디바이스에서의 광학 흡수를 감소시킨다. 하나 이상의 실시예에서, 이 효과는 효율이 낮은 전류 밀도 관련 비방사성 재조합에 의해 지배되는 디바이스의 영역들에서 캐리어 밀도들을 증가시키고, 효율이 높은 전류 밀도 관련 비방사성 재조합에 의해 지배되는 디바이스의 영역들에서 캐리어 밀도들을 감소시키고, 식각 손상이 발생한 측벽 영역들에서와 같이 비방사성 재조합이 지배하는 것으로 알려진 영역들로부터 떨어진 캐리어들을 스크린하기 위해 이용될 수 있다. 많은 경우들에서, 투명 전도성 산화물(TCO) 층의 감소를 통해 발생하는 순방향 전압 증가는 내부 양자 효율(internal quantum efficiency, IQE) 및 광학 효율의 증가에 의해 상쇄된다.
하나 이상의 실시예의 투명 전도성 산화물 층은, 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물을 포함하지만, 이에 제한되지는 않는다.
투명 전도성 산화물 층의 측방향 패터닝은 몇몇 실시예들을 취할 수 있다. 하나 이상의 실시예에서, 투명 전도성 산화물 층은 특정 영역들에 부분적으로 있거나 완전히 없을 수 있다. 하나 이상의 실시예의 변형된 영역들은 주기적 간격, 또는 eVia 간격과 유사한 간격으로 배치될 수 있다. 하나 이상의 실시예에서, 투명 전도성 산화물 층의 변형된 영역들은 또한 높은 전류 밀도의 구역들로부터 더 낮은 전류 밀도의 구역들로 전류를 강제하기 위해 불균일한 방식으로 배치될 수 있는데, 예를 들어, 금속성 에지 콘택트들(존재하는 경우) 또는 금속성 전류 운반 비아들(정공 주입 또는 전기적 주입)로부터 떨어진 투명 전도성 산화물 층의 구역들 내로 전류를 강제하기 위해 다이(die)의 에지에 또는 nVia들 근처에 배치될 수 있다.
하나 이상의 실시예에서, 투명 전도성 산화물 층은 물리적 증착(physical vapor deposition) 프로세스(전자 빔, 이온 보조 전자 빔, 열 증착(thermal evaporation), DC 및 RF 스퍼터링(sputtering) 등), 화학적 증착 프로세스(chemical vapor deposition process)(PECVD), 원자 층 퇴적(atomic layer deposition, ALD) 프로세스를 사용하거나, 에피택셜적으로 성장(MOCVD, MBE)되어 n 또는 p-타입 반도체 표면 상에 퇴적될 수 있다. 하나 이상의 실시예에서, 퇴적은 샘플 표면의 패터닝 전 또는 후에 발생할 수 있고 원하는 패턴을 달성하기 위해 식각 프로세스 또는 리프트오프(liftoff) 프로세스를 겪을 것이다. 식각 프로세스가 수반되는 하나 이상의 실시예에서, 투명 전도성 산화물 층은 반응성 이온, 유도 결합 플라즈, 이온-빔 식각 등과 같은 표준 건식 식각 프로세스들을 사용하여 식각될 수 있다. 식각 기체들은 아르곤(Ar2), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2), 염소(Cl2), 삼염화붕소(BCl3) 등, 및 이들의 조합들을 포함할 수 있다. 하나 이상의 실시예에서, 식각 마스크들은 포토리소그래피 중합체(photolithographic polymer)들뿐만 아니라 금속성 및 유전체 하드마스크들을 포함한다.
하나 이상의 실시예에서, 투명 전도성 산화물(TCO) 층은, 반응성 또는 비반응성 식각 방법들(ICP, RIE 등) 및 다양한 반응성(산소(O2), 염소(Cl2), 삼염화붕소(BCl3), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2)) 및/또는 비반응성(아르곤(Ar2)) 기체들의 임의의 조합을 포함하는 화학물질들을 활용할 수 있는 건식 식각 프로세스들, 다양한 화학물질들(염산(HCl), 플루오린화수소산(HF), BOE, 암모늄:과산화수소(NH4:H2O2), 염산:과산화수소(HCl:H2O2), 및 다른 포토레지스트 스트립 화학물질들의 임의의 조합을 포함하는 습식 화학적 처리들을 포함하지만, 이에 제한되지 않는 표면 처리들에 의해 개선될 수 있다.
하나 이상의 실시예에서, 처리는 또한, 투명 전도성 산화물(TCO) 층 표면의 전기적 또는 광학적 속성들을 패시베이팅(passivate)하거나 개선하기 위해, 표면 처리들 후에 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 갈륨 질화물(GaN), 및/또는 아연 산화물(ZnO) 막들의 퇴적을 포함할 수 있다. 투명 전도성 산화물(TCO) 층은 박막(thin film) 퇴적 후에 열적으로 어닐링될 수 있거나 되지 않을 수 있다. 하나 이상의 실시예에서, 퇴적된 박막들은 투명 전도성 산화물(TCO) 층 표면을 재노출시키기 위해 건식 또는 습식 식각 프로세스로 부분적으로 또는 완전히 제거될 수 있다.
하나 이상의 실시예에서, 2개 이상의 추가적인 투명 전도성 산화물(TCO) 층들이 적층될 수 있고, 이러한 층들은 또한, 부분적으로 또는 완전히, 후속하여 패터닝될 수 있다. 패터닝은 추가적인 층들이 퇴적되기 전 또는 후에 발생할 수 있다.
도 1은 선행 기술에 따른 LED 디바이스의 단면도이다. 도 1은 선행 기술의 LED 내부의 전류 확산 및 광 생성 분포를 묘사한다. 도 1을 참조하면, 반도체 층들(102)이 기판(예시되지 않음) 상에 성장된다. 투명 전도성 산화물 층(106)은 반도체 층들(102)의 최상부 표면 상에 있다. 투명 전도성 산화물 층(106) 상에 유전체 층(108)이 있다. 유전체 층은 적어도 하나의 개구(114)를 갖는다. 개구(114)는 eVia로 지칭될 수 있다. 콘택트 금속(110)은 유전체 층(108)의 최상부 표면 상에 있고 개구(들)(114)를 채운다. 선행 기술에 따르면, 전류는 개구(114)를 통해 그리고 측방향으로 확산되는 투명 전도성 산화물 층(106) 내로 흐른다. 그 다음, 광은 생성 영역(104) 내의 반도체 층들(102)에서 생성되고 투명 전도성 산화물 층(106)의 흡수 영역(112)에서 흡수될 수 있다.
도 1을 참조하면, 전기적 콘택트의 역할은, 금속(110)이든 투명 전도성 산화물 층(106)이든, 광학적 및 비방사적 재조합 손실들을 최소화하면서 발광 디바이스의 반도체 층들(102)의 활성 영역으로 전류를 효율적으로 주입하는 것이다. 유한한 콘택트 구역 및 콘택트와 반도체 사이의 캐리어 이동도 사이의 큰 불일치와 같은 디바이스 특정 세부사항들로 인해, 반도체에 걸쳐 확산되는 측방향 전류는 불균일할 수 있다. 불균일한 캐리어 주입은 반도체 발광 디바이스의 기능에 유리하지 않을 수 있다.
따라서, 하나 이상의 실시예는 유리하게는 박형화되거나 국부적으로 제거된 투명 전도성 산화물(TCO) 층을 갖는 LED 디바이스를 제공한다. 다른 실시예들에서, 투명 전도성 산화물(TCO) 층의 전기적 속성들은 유리하게는 화학적 프로세싱에 의해 변형된다. 하나 이상의 실시예에서, 투명 전도성 산화물(TCO) 층을 국부적으로 제거하거나 박형화함으로써, 또는 투명 전도성 산화물(TCO) 층의 전기적 속성들을 화학적으로 변형함으로써, 주어진 응용에 대한 디바이스 성능을 최적화하기 위해 원하는 전기적 및 광학적 속성들이 획득될 수 있다.
하나 이상의 실시예의 투명 전도성 산화물(TCO) 층은 발광 다이오드들 및 다이오드 레이저들의 더 높은 전기적 및 광학적 효율을 위해 사용될 수 있다. 일부 실시예들에서, 표준 LED 다이의 경우와 같이, 높은 전류 동작 및 높은 내부 양자 효율을 요구하는 응용들은 하나 이상의 실시예의 투명 전도성 산화물(TCO) 층에 특히 적합하다. 이러한 경우들에서, 전체 발광 구역의 완전한 활용이 유리하지만, 콘택트의 전도도들, 하나 이상의 실시예의 투명 전도성 산화물(TCO) 층, 및 반도체 사이의 트레이드오프는 내부 양자 효율(IQE)에서의 피크 아래에서 동작하는, 발광 영역의 구역들의 저활용(underutilization)을 초래할 수 있다. 하나 이상의 실시예에 따르면, 투명 전도성 산화물(TCO) 층의 측방향 패터닝은, 피크 내부 양자 효율에 가깝게 동작하지 않는 높은 캐리어 밀도들을 갖는 디바이스 영역들로의 캐리어 주입을 감소시키고, 전류 밀도가 더 낮은 저활용 구역들로 캐리어들을 강제하여, 전체 IQE를 개선하는 효과를 가질 수 있다. 전체 투명 전도성 산화물(TCO) 층 저항의 증가로부터 초래될 수 있는 더 높은 순방향 전압에도 불구하고, 이것은 투명 전도성 산화물(TCO) 층 두께 또는 구역의 감소로 인한 더 낮은 광학 손실들에 의해 상쇄될 수 있다. 하나 이상의 실시예에서, 패터닝은 낮은 전압 주파수(Vf)를 유지하면서 광학 손실을 감소시키는 방식으로 행해질 수 있다.
다른 실시예들에서, 투명 전도성 산화물(TCO) 층은 낮은 전류 동작 및 높은 내부 양자 효율을 요구하는 응용들을 위해 사용될 수 있다. 그러한 응용들에 대해, 전기적으로 주입된 전류는 전원에 의해 제한될 수 있거나, 디바이스들은 높은 디바이스 수명을 보장하기 위해 낮은 전력 동작을 요구할 수 있다. 후자의 경우, 그러한 디바이스들로부터의 열 추출은 크기 또는 패키징 제약들로 인해 제한될 수 있다. 이러한 경우들에서, LED는, Shockley Read Hall 재조합과 같은 비방사성 재조합 프로세스들에 의해 지배되는 낮은 전류 체제에서 동작할 수 있다. 하나 이상의 실시예에서, 투명 전도성 산화물(TCO) 층 및/또는 금속 콘택트의 측방향 패터닝은, 트랩 상태들 재조합이 방사성 재조합에 의해 오버테이크(overtake)되도록 주어진 주입 전류에 대한 전류 밀도를 증가시킴으로써 그러한 디바이스들의 내부 양자 효율을 증가시킬 수 있고, 디바이스는 피크 IQE에 가깝게 동작한다.
일부 실시예들에서, 투명 전도성 산화물(TCO) 층은 높은 내부 양자 효율을 요구하지만 높은 비방사성 재조합의 알려진 영역들을 갖는 응용들에 사용될 수 있다. 일 예는 식각 손상을 갖고 다이오드 측방향 구역에 비해 높은 측벽 구역을 또한 갖는 측벽들을 갖는 마이크로-LED(μLED)의 경우이다. 이러한 측벽들에서의 비방사 재조합은 LED의 중심에서보다 더 높을 것이고 내부 양자 효율에 부정적으로 영향을 미칠 것이다. 하나 이상의 실시예에서, 내부 양자 효율은, 투명 전도성 산화물 층/콘택트가 이러한 저효율 영역들로부터 제거되거나 이러한 영역들에서 그의 비저항이 증가되도록 그것을 패터닝함으로써 이러한 영역들과의 캐리어 주입(및 캐리어 상호작용)을 감소시키거나 제거함으로써 개선될 수 있다.
도 2는 하나 이상의 실시예에 따른 LED 디바이스의 단면도이다. 도 2를 참조하면, 반도체 층들(202)은 기판(예시되지 않음) 상에 성장된다. 반도체 층들(202)은 에피택셜 층들, III-질화물 층들 또는 에피택셜 III-질화물 층들을 포함할 수 있다. 하나 이상의 실시예에서, 반도체 층들은 적어도 1 미크론(micron)의 두께를 갖는 에피택셜 반도체 층들이다.
기판은, 관련 기술분야의 통상의 기술자에게 알려져 있는 임의의 기판일 수 있다. 하나 이상의 실시예에서, 기판은 사파이어, 실리콘 탄화물, 실리콘(Si), 석영, 마그네슘 산화물(MgO), 아연 산화물(ZnO), 스피넬 등 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 기판은 에피-층(epi-layer)의 성장 전에 패터닝되지 않는다. 따라서, 일부 실시예들에서, 기판은 패터닝되지 않고, 평평하거나 실질적으로 평평한 것으로 간주될 수 있다. 다른 실시예들에서, 기판은 패터닝되는데, 예를 들어 패터닝된 사파이어 기판(patterned sapphire substrate, PSS)이다.
하나 이상의 실시예에서, 반도체 층들(202)은 III-질화물 재료를 포함하고, 특정 실시예들에서는 에피택셜 III-질화물 재료를 포함한다. 일부 실시예들에서, III-질화물 재료는 갈륨(Ga), 알루미늄(Al), 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 반도체 층들(202)은 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 질화물(InAlN), 알루미늄 인듐 갈륨 질화물(AlInGaN) 등 중 하나 이상을 포함한다. 하나 이상의 특정 실시예에서, 반도체 층들(102)은 p-타입 층, 활성 영역, 및 n-타입 층을 포함한다. 특정 실시예들에서, LED의 n-타입 층 및 p-타입 층은 n-도핑 및 p-도핑된 GaN을 포함한다.
하나 이상의 실시예에서, LED를 형성하는 III-질화물 재료의 층들은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학적 증착(CVD), 물리적 증착(PVD), 플라즈마 강화 원자 층 퇴적(PEALD), 및 플라즈마 강화 화학적 증착(PECVD) 중 하나 이상에 의해 퇴적된다. 다른 실시예들에서, 기판은 반도체 층들(202)을 성장시키기 위한 LED 디바이스 층들의 에피택시를 위한 금속유기 증기-상 에피택시(metalorganic vapor-phase epitaxy, MOVPE) 반응기에 배치된다.
본 명세서에서 사용되는 바와 같은 "스퍼터 퇴적(sputter deposition)"은 스퍼터링에 의한 박막 퇴적의 물리적 증착(PVD) 방법을 지칭한다. 스퍼터 퇴적에서, 재료, 예를 들어, III-질화물은 소스인 타깃으로부터 기판 상으로 방출된다. 이 기법은 소스 재료인, 타깃의 이온 충격(ion bombardment)에 기초한다. 이온 충격은 순수하게 물리적 프로세스, 즉, 타깃 재료의 스퍼터링으로 인해 증기를 초래한다.
본 명세서의 일부 실시예들에 따라 사용되는 바와 같이, "원자 층 퇴적"(ALD) 또는 "주기적 퇴적(cyclical deposition)"은 박막들을 기판 표면 상에 퇴적시키는 데 사용되는 증기 상 기법을 지칭한다. ALD의 프로세스는, 기판의 표면, 또는 기판의 부분이, 교번하는 전구체(alternating precursor)들, 즉 2가지 이상의 반응성 화합물들에 노출되어, 재료의 층을 기판 표면 상에 퇴적시키는 것을 수반한다. 교번하는 전구체들에 기판이 노출될 때, 전구체들은 순차적으로 또는 동시에 도입된다. 전구체들이 프로세싱 챔버의 반응 대역 내로 도입되고, 기판, 또는 기판의 부분이 전구체들에 개별적으로 노출된다.
일부 실시예들에 따라 본 명세서에서 사용되는 바와 같이, "화학적 증착(chemical vapor deposition)"은 기판 표면 상의 화학물질들의 분해에 의해 재료의 막들이 증기 상(vapor phase)으로부터 퇴적되는 프로세스를 지칭한다. CVD에서, 기판 표면은 전구체들 및/또는 공동 시약(co-reagent)들에 동시에 또는 실질적으로 동시에 노출된다. 본 명세서에서 사용되는 바와 같이, "실질적으로 동시에"는 전구체들의 대부분의 노출들에 대해 겹치는 곳 또는 공동 유동(co-flow)을 지칭한다.
일부 실시예들에 따라 본 명세서에서 사용되는 바와 같이, "플라즈마 강화 원자 층 퇴적(plasma enhanced atomic layer deposition, PEALD)"은 기판 상에 박막들을 퇴적시키기 위한 기법을 지칭한다. 열 ALD 프로세스들에 대한 PEALD 프로세스들의 일부 예들에서, 재료는 동일한 화학적 전구체들로부터, 그러나 더 높은 퇴적 속도 및 더 낮은 온도에서 형성될 수 있다. PEALD 프로세스, 일반적으로, 반응물 기체(reactant gas) 및 반응물 플라즈마(reactant plasma)가, 챔버 내에 기판을 갖는 프로세스 챔버 내로 순차적으로 도입된다. 제1 반응물 기체는 프로세스 챔버 내에서 펄싱되고(pulsed) 기판 표면 상에 흡수된다. 그 후, 반응물 플라즈마는 프로세스 챔버 내로 펄싱되고 제1 반응물 기체와 반응하여 기판 상에 퇴적 재료, 예를 들어, 박막을 형성한다. 열 ALD 프로세스와 유사하게, 퍼지 단계(purge step)는 각각의 반응물들의 전달 사이에 수행될 수 있다.
하나 이상의 실시예에 따라 본 명세서에서 사용되는 바와 같이, "플라즈마 강화 화학적 증착(PECVD)"은 기판 상에 박막들을 퇴적시키기 위한 기법을 지칭한다. PECVD 프로세스에서, 캐리어 기체에 혼입된 기체-상 III-질화물 재료 또는 액체-상 III-질화물 재료의 증기와 같은, 기체 또는 액체 상인, 소스 재료가, PECVD 챔버 내로 도입된다. 플라즈마 개시 기체가 또한 챔버 내로 도입된다. 챔버에서의 플라즈마의 생성은 여기된 라디칼(radicals)들을 생성한다. 여기된 라디칼들은 챔버 내에 위치된 기판의 표면에 화학적으로 바운딩되어, 원하는 막을 그 위에 형성한다.
하나 이상의 실시예에서, 반도체 층들(202)은 도핑되지 않은 III-질화물 재료 및 도핑된 III-질화물 재료의 스택을 포함한다. III-질화물 재료들은, p-타입 또는 n-타입 III-질화물 재료가 필요한지 여부에 의존하여 실리콘(Si), 산소(O), 붕소(B), 인(P), 게르마늄(Ge), 망간(Mn), 또는 마그네슘(Mg) 중 하나 이상으로 도핑될 수 있다. 특정 실시예들에서, 반도체 층들(202)은 n-타입 층, 활성 층, 및 p-타입 층을 포함한다.
하나 이상의 실시예에서, 반도체 층들(202)은, 약 1 ㎛ 내지 약 9 ㎛, 1 ㎛ 내지 약 8 ㎛, 1 ㎛ 내지 약 7 ㎛, 1 ㎛ 내지 약 6 ㎛, 1 ㎛ 내지 약 5 ㎛, 1 ㎛ 내지 약 4 ㎛, 1 ㎛ 내지 약 3 ㎛, 2 ㎛ 내지 약 10 ㎛ 범위를 포함하고, 약 2 ㎛ 내지 약 9 ㎛, 2 ㎛ 내지 약 8 ㎛, 2 ㎛ 내지 약 7 ㎛, 2 ㎛ 내지 약 6 ㎛, 2 ㎛ 내지 약 5 ㎛, 2 ㎛ 내지 약 4 ㎛, 2 ㎛ 내지 약 3 ㎛, 3 ㎛ 내지 약 10 ㎛, 3 ㎛ 내지 약 9 ㎛, 3 ㎛ 내지 약 8 ㎛, 3 ㎛ 내지 약 7 ㎛, 3 ㎛ 내지 약 6 ㎛, 3 ㎛ 내지 약 5 ㎛, 3 ㎛ 내지 약 4 ㎛, 4 ㎛ 내지 약 10 ㎛, 4 ㎛ 내지 약 9 ㎛, 4 ㎛ 내지 약 8 ㎛, 4 ㎛ 내지 약 7 ㎛, 4 ㎛ 내지 약 6 ㎛, 4 ㎛ 내지 약 5 ㎛, 5 ㎛ 내지 약 10 ㎛, 5 ㎛ 내지 약 9 ㎛, 5 ㎛ 내지 약 8 ㎛, 5 ㎛ 내지 약 7 ㎛, 5 ㎛ 내지 약 6 ㎛, 6 ㎛ 내지 약 10 ㎛, 6 ㎛ 내지 약 9 ㎛, 6 ㎛ 내지 약 8 ㎛, 6 ㎛ 내지 약 7 ㎛, 7 ㎛ 내지 약 10 ㎛, 7 ㎛ 내지 약 9 ㎛, 또는 7 ㎛ 내지 약 8 ㎛ 범위를 포함하는, 약 1 ㎛ 내지 약 10 ㎛ 범위 내의 조합된 두께를 갖는다.
예시되지 않은 일부 실시예들에서, 반도체 층들(202)은 식각되어 메사를 형성한다. 메사는 최상부 표면 및 적어도 하나의 측벽을 가질 수 있다. 적어도 하나의 측벽은 바닥 표면을 갖는 트렌치(trench)를 정의할 수 있다. 하나 이상의 실시예에서, 트렌치는 약 0.5 ㎛ 내지 약 2 ㎛ 범위의 메사를 형성하는 반도체 층들(202)의 최상부 표면으로부터의 깊이를 갖는다.
도 2를 참조하면, 투명 전도성 산화물 층(206)은 반도체 층들(202)의 최상부 표면 상에 있다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(206)은 메사의 최상부 표면 상에 있고, 메사는 반도체 층들(202)을 포함한다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(206)이 패터닝된다. 본 명세서에서 사용되는 바와 같이, "패터닝된"이라는 용어는 표면의 특징 밀도(feature density)를 향상시키는 것을 지칭한다.
하나 이상의 실시예에서, 투명 전도성 산화물(TCO) 층(206)은 영역에서 박형화되거나 제거된다. 일부 실시예들에서, 투명 전도성 산화물 층(206)은 더 얇거나 낮은 전류 밀도 영역으로부터 부분적으로 제거되고, 따라서 박형화된 영역에서의 광학 손실을 감소시킨다. 다른 실시예들에서, 투명 전도성 산화물(TCO) 층(206)의 전기적 속성들은 화학적 프로세싱에 의해 변형된다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(206)은 제1 두께 t1를 갖는 제1 부분(216), 및 제2 두께 t2를 갖는 제2 부분(212)을 갖는다. 하나 이상의 실시예에서, 제2 두께(t2)는 제1 두께(t1) 미만이다.
하나 이상의 실시예에서, 제1 두께(t1)는, 약 5 nm 내지 약 500 nm의 범위, 약 10 nm 내지 약 500 nm의 범위, 약 10 nm 내지 약 400 nm의 범위, 약 100 nm 내지 약 500 nm의 범위를 포함하는, 약 1 nm 내지 약 500 nm의 범위에 있다.
하나 이상의 실시예에서, 제2 두께(t2)는, 약 0 nm 내지 약 400 nm의 범위, 약 0 nm 내지 약 300 nm의 범위, 약 0 nm 내지 약 200 nm의 범위, 약 0 nm 내지 약 100 nm의 범위, 및 약 0 nm 내지 약 50 nm의 범위를 포함하는, 약 0 nm 내지 약 500 nm의 범위에 있다. 일부 실시예들에서, 제2 부분(212)은 약 1 미크론 내지 약 30 미크론의 범위, 또는 약 1 미크론 내지 약 25 미크론의 범위, 또는 약 1 미크론 내지 20 미크론의 범위의 폭을 갖는다. 일부 실시예들에서, 제2 부분(212)의 폭은 개구(214)의 폭(즉, eVia의 폭)과 동일하다.
하나 이상의 실시예에서, 투명 전도성 산화물 층(206)은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함한다.
하나 이상의 실시예에서, 투명 전도성 산화물 층(206)은 화학적으로 또는 물리적으로 변형될 수 있다. 일부 실시예들에서, 그러한 화학적 및 물리적 변형 기법들은, 반응성 또는 비반응성 식각 방법들(예를 들어 유도 결합 플라즈마(inductively couple plasma, ICP), 반응성 이온 식각(reactive ion etching, RIE) 등) 및 다양한 반응성 산소(O2), 염소(Cl2), 삼염화붕소(BCl3), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2)) 및/또는 비반응성(아르곤(Ar2)) 기체들의 임의의 조합을 포함하는 화학물질들을 활용할 수 있는 건식 식각 프로세스들과 같은 처리들, 다양한 화학물질들(염산(HCl), 플루오린화수소산(HF), BOE, 암모늄:과산화수소(NH4:H2O2), 염산:과산화수소(HCl:H2O2), 및 다른 포토레지스트 스트립 화학물질들)의 임의의 조합을 포함하는 습식 화학적 처리들을 포함한다.
하나 이상의 실시예에서, 처리는 또한 투명 전도성 산화물(TCO) 표면의 전기적 또는 광학적 속성들을 패시베이팅하거나 개선하기 위해 표면 처리들 후에 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 갈륨 질화물(GaN), 및 아연 산화물(ZnO) 막들의 퇴적을 포함할 수 있다. 투명 전도성 산화물(TCO)은 박막 퇴적 후에 열적으로 어닐링될 수 있거나 되지 않을 수 있다. 박막들의 퇴적은 건식 또는 습식 식각 프로세스를 이용하여 부분적으로 또는 완전히 제거되어 투명 전도성 산화물(TCO) 표면을 재노출시킨다.
하나 이상의 실시예에서, 유전체 층(208)은 투명 전도성 산화물 층(206) 상에 있다. 유전체 층(208)은 적어도 하나의 개구(214)를 갖는다. 일부 실시예들에서, 개구(214)는 eVia라고 지칭될 수 있다. 하나 이상의 실시예에서, 개구(214)는 약 1 미크론 내지 약 30 미크론의 범위, 또는 약 1 미크론 내지 약 25 미크론의 범위, 또는 약 1 미크론 내지 약 20 미크론의 범위의 폭을 갖는다.
하나 이상의 실시예에서, 유전체 층은 약 300 nm 초과, 또는 약 500 nm 초과, 또는 약 1000 nm 초과의 두께를 갖는다. 본 명세서에서 사용되는 바와 같이, "유전체"라는 용어는 인가된 전기장에 의해 분극될 수 있는 전기 절연체 재료를 지칭한다. 하나 이상의 실시예에서, 유전체 재료는 통상의 기술자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 재료는 실리콘 질화물(SiN), 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 알루미늄 질화물(AlN), 실리콘 산화물(SiOx), 및 하프늄 도핑된 실리콘 이산화물(HfSiOx) 중 하나 이상을 포함한다. "실리콘 산화물"이라는 용어가 유전체 층(208)을 설명하기 위해 사용될 수 있지만, 통상의 기술자는 본 개시내용이 특정한 화학량론에 한정되지 않는다는 것을 인식할 것이다. 예를 들어, "실리콘 산화물" 및 "실리콘 이산화물"라는 용어들은 둘 다, 임의의 적합한 화학량론적 비율로 실리콘 및 산소 원자들을 갖는 재료를 설명하는 데에 사용될 수 있다.
하나 이상의 실시예에서, 콘택트 금속(210)은 유전체 층(206)의 최상부 표면 상에 있고 개구(들)(214)를 채운다. 하나 이상의 실시예에서, 콘택트 금속(210)은 통상의 기술자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예에서, 콘택트 금속(210)은 은(Ag), 금(Au), 백금(Pt), 및 팔라듐(Pd) 중 하나 이상으로부터 선택된 p-콘택트 재료를 포함한다. 일부 실시예들에서, 추가적인 금속들이 접착 촉진제로서 p-콘택트에 소량으로 첨가될 수 있다. 그러한 접착 촉진제는 니켈(Ni), 티타늄(Ti) 및 크로뮴(Cr) 중 하나 이상을 포함하지만, 이에 제한되지 않는다. 다른 실시예들에서, 투명 전도성 산화물(TCO)은, 예컨대, 인듐 주석 산화물(ITO) 및 아연 산화물(ZnO)과 같은 p-콘택트 재료로 사용될 수 있지만, 이에 제한되지 않는다. 다른 실시예들에서, 콘택트 금속(210)은 구리(Cu) 및 알루미늄(Al) 중 하나 이상으로부터 선택된 n-콘택트 재료를 포함한다. 하나 이상의 실시예에서, 콘택트 금속(210)은 은(Ag), 알루미늄(Al), 금(Au), 구리(Cu), 팔라듐(Pd), 및 백금(Pt) 중 하나 이상으로부터 선택된 재료를 포함한다.
하나 이상의 실시예에서, 전류는 개구(들)(214)를 통해 흐르고, 더 얇은 제2 부분(212)으로 인해 흡수되지 않고 투명 전도성 산화물 층(206)을 통과한다. 하나 이상의 실시예에서, 광은 다음으로 생성 영역(204) 내의 반도체 층들(202)에서 생성된다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(206)의 제2 부분(212)에서 광학 손실이 감소된다.
도 3을 참조하면, 투명 전도성 산화물 층(306)은 반도체 층들(302)의 최상부 표면 상에 있다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(306)은 메사의 최상부 표면 상에 있고, 메사는 반도체 층들(302)을 포함한다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(306)이 패터닝된다.
하나 이상의 실시예에서, 투명 전도성 산화물(TCO) 층(306)은 영역에서 제거된다. 일부 실시예들에서, 투명 전도성 산화물 층(306)은 낮은 전류 밀도 영역으로부터 완전히 제거되고, 따라서 제거된 영역에서의 광학 손실을 제거한다. 다른 실시예들에서, 투명 전도성 산화물(TCO) 층(306)의 전기적 속성들은 화학적 프로세싱에 의해 변형된다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(306)은 두께 t3를 갖는 제1 부분(316), 및 제2 부분(312)을 갖는다. 하나 이상의 실시예에서, 제2 부분(312)은 투명 전도성 산화물(TCO) 층(306)이 없는 갭 또는 구역을 포함한다. 따라서, 일부 실시예들에서, 유전체 층(308)은 반도체 층들(302)의 최상부 표면과 접촉한다.
하나 이상의 실시예에서, 두께 t3는, 약 5 nm 내지 약 500 nm의 범위, 약 10 nm 내지 약 500 nm의 범위, 약 10 nm 내지 약 400 nm의 범위, 약 100 nm 내지 약 500 nm의 범위를 포함하는, 약 1 nm 내지 약 500 nm의 범위에 있다.
일부 실시예들에서, 제2 부분(312)(즉, 갭)은 약 1 미크론 내지 약 30 미크론의 범위, 또는 약 1 미크론 내지 약 25 미크론의 범위, 또는 약 1 미크론 내지 20 미크론의 범위의 폭을 갖는다. 일부 실시예들에서, 제2 부분(212)의 폭은 개구(314)의 폭(즉, eVia의 폭)과 동일하다.
하나 이상의 실시예에서, 투명 전도성 산화물 층(306)은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함한다.
하나 이상의 실시예에서, 투명 전도성 산화물 층(306)은 화학적으로 또는 물리적으로 변형될 수 있다. 일부 실시예들에서, 그러한 화학적 및 물리적 변형 기법들은, 반응성 또는 비반응성 식각 방법들(예를 들어 유도 결합 플라즈마(ICP), 반응성 이온 식각(RIE) 등) 및 다양한 반응성 산소(O2), 염소(Cl2), 삼염화붕소(BCl3), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2)) 및/또는 비반응성(아르곤(Ar2)) 기체들의 임의의 조합을 포함하는 화학물질들을 활용할 수 있는 건식 식각 프로세스들과 같은 처리들, 다양한 화학물질들(염산(HCl), 플루오린화수소산(HF), BOE, 암모늄:과산화수소(NH4:H2O2), 염산:과산화수소(HCl:H2O2), 및 다른 포토레지스트 화학물질들)의 임의의 조합을 포함하는 습식 화학적 처리들을 포함한다.
하나 이상의 실시예에서, 처리는 또한 투명 전도성 산화물(TCO) 표면의 전기적 또는 광학적 속성들을 패시베이팅하거나 개선하기 위해 표면 처리들 후에 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 갈륨 질화물(GaN), 및 아연 산화물(ZnO) 막들의 퇴적을 포함할 수 있다. 투명 전도성 산화물(TCO)은 박막 퇴적 후에 열적으로 어닐링될 수 있거나 되지 않을 수 있다. 박막들의 퇴적은 건식 또는 습식 식각 프로세스를 이용하여 부분적으로 또는 완전히 제거되어 투명 전도성 산화물(TCO) 표면을 재노출시킨다.
하나 이상의 실시예에서, 유전체 층(308)은 투명 전도성 산화물 층(306) 상에 있다. 유전체 층(308)은 적어도 하나의 개구(314)를 갖는다. 일부 실시예들에서, 개구(들)(314)는 eVia라고 지칭될 수 있다. 하나 이상의 실시예에서, 개구(들)(314)는 약 1 미크론 내지 약 30 미크론의 범위, 또는 약 1 미크론 내지 약 25 미크론의 범위, 또는 약 1 미크론 내지 약 20 미크론의 범위의 폭을 갖는다.
하나 이상의 실시예에서, 유전체 층(308)은 약 300 nm 초과, 또는 약 500 nm 초과, 또는 약 1000 nm 초과의 두께를 갖는다. 하나 이상의 실시예에서, 유전체 층(308)은 통상의 기술자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 층(308)은 실리콘 질화물(SiN), 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 알루미늄 질화물(AlN), 실리콘 산화물(SiOx), 및 하프늄 도핑된 실리콘 이산화물(HfSiOx) 중 하나 이상을 포함한다.
하나 이상의 실시예에서, 콘택트 금속(310)은 유전체 층(308)의 최상부 표면 상에 있고 개구(들)(314)를 채운다. 하나 이상의 실시예에서, 콘택트 금속(310)은 통상의 기술자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예에서, 콘택트 금속(310)은 은(Ag), 금(Au), 백금(Pt), 및 팔라듐(Pd) 중 하나 이상으로부터 선택된 p-콘택트 재료를 포함한다. 일부 실시예들에서, 추가적인 금속들이 접착 촉진제로서 p-콘택트에 소량으로 첨가될 수 있다. 그러한 접착 촉진제는 니켈(Ni), 티타늄(Ti) 및 크로뮴(Cr) 중 하나 이상을 포함하지만, 이에 제한되지 않는다. 다른 실시예들에서, 투명 전도성 산화물(TCO)은, 예컨대, 인듐 주석 산화물(ITO) 및 아연 산화물(ZnO)과 같은 p-콘택트 재료로 사용될 수 있지만, 이에 제한되지 않는다. 다른 실시예들에서, 콘택트 금속(310)은 구리(Cu) 및 알루미늄(Al) 중 하나 이상으로부터 선택된 n-콘택트 재료를 포함한다. 하나 이상의 실시예에서, 콘택트 금속(310)은 은(Ag), 알루미늄(Al), 금(Au), 구리(Cu), 팔라듐(Pd), 및 백금(Pt) 중 하나 이상으로부터 선택된 재료를 포함한다.
하나 이상의 실시예에서, 전류는 개구(들)(314)를 통해 흐르고, 제2 부분(312)이 없기 때문에 흡수되지 않고 투명 전도성 산화물 층(306)을 통과한다. 하나 이상의 실시예에서, 광은 다음으로 다수의 생성 영역(304a, 304b) 내의 반도체 층들(302)에서 생성된다. 하나 이상의 실시예에서, 투명 전도성 산화물 층(306)이 제2 부분(312)에서 제거/부재되기 때문에 투명 전도성 산화물 층(306)의 제2 부분(312)에서 광학 손실이 제거된다.
도 4a 내지 도 4f는 하나 이상의 실시예에 따른 전류 맵들을 예시한다. 도 4a를 참조하면, 디바이스(400)는 하나 이상의 n-타입 콘택트(402) 및 하나 이상의 p-타입 콘택트(404), 및 최적이 아닌 낮은 전류 영역(406) 및 최적이 아닌 높은 전류 영역(408)을 갖는다. 본 명세서에서 사용되는 바와 같이, "최적이 아닌"이라는 용어는 최대 값에 가깝지 않은 값을 갖는 로컬 IQE를 지칭한다. IQE 값은, TCO 전류 밀도와 강하게 상관되는 하부 발광 영역으로 주입되는 국부 전류 밀도에 의존적이다. 최대 IQE는 전형적으로 일부 중간 전류 밀도에서 발생하고 더 낮고 더 높은 전류 밀도에서 감소된다. 하나 이상의 실시예의 패터닝된 투명 전도성 산화물(TCO) 층이 사용될 때, 전류 영역들은, 높고 낮은 전류 영역들이, IQE가 최대화되는 중간 전류 영역들이 되도록 변조될 수 있다.
예를 들어, 도 4b를 참조하면, 최적의 중간 전류 영역(410) 및 투명 전도성 산화물 변형 영역(412)이 있을 수 있다. 투명 전도성 산화물 변형 영역(412)은, 화학적 변형으로 인해 감소되거나, 제거되거나, 더 낮은 전도도 및 더 낮은 광학 흡수를 갖는 투명 전도성 산화물 층을 가질 수 있다. 이것은 발광 영역의 동일한 전기적 및 IQE 속성들을 유지하면서 제거되거나 변형된 TCO의 체적과 연관된 광학 손실을 감소시키는 효과를 가지며, 그에 의해 디바이스 효율을 개선한다.
도 4c를 참조하면, 최적의 중간 전류 영역(414) 및 최적이 아닌 낮은 전류 영역(416)이 있을 수 있다. 하나 이상의 실시예의 패터닝된 투명 전도성 산화물(TCO) 층이 사용될 때, 도 4d를 참조하면, 최적의 전류 밀도 투명 전도성 산화물(TCO) 영역(418) 및 패터닝된 투명 영역(420)이 있다. 이 예에서, TCO 층은 주로, 디바이스의 전기적 성능, 또는 발광 영역의 IQE에 최소한으로 영향을 미치면서 변형된 TCO와 연관된 광학 손실을 감소시키기 위해 변형되었다.
도 4e 및 도 4f를 참조하면, 인터페이스(420)에서의 캐리어 상호작용들은 감소된 양자 효율을 갖고, 영역(422)은 낮은 효율 영역이다. 하나 이상의 실시예의 패터닝된 투명 전도성 산화물(TCO) 층이 사용될 때, 도 4f를 참조하면, 캐리어 상호작용을 초래하지 않는 패터닝된 투명 전도성 산화물(TCO) 영역(424)이 있다. 이것은 캐리어들이 이 영역과 상호작용하는 것을 방지하고, TCO의 제거된 체적과 연관된 광학 손실을 감소시킴으로써 전체 디바이스 효율을 개선하는 효과를 갖는다.
도 5는 하나 이상의 실시예에 따른 LED 디바이스를 제조하는 방법의 프로세스 흐름도를 예시한다. 하나 이상의 실시예에서, 발광 다이오드(LED) 디바이스를 제조하는 방법은 반도체 층들이 기판 상에 퇴적되거나 성장되는 동작 502에서 시작한다. 동작 504에서, 반도체 층들이 최상부 표면 및 적어도 하나의 측벽을 갖는 적어도 하나의 메사를 형성하기 위해 식각된다. 일부 실시예들에서, 측벽은 깊이 및 바닥 표면을 갖는 트렌치를 정의할 수 있다. 동작 506에서, 투명 전도성 산화물 층이 반도체 표면 상에 퇴적된다. 하나 이상의 실시예에서, 동작 508에서, 투명 전도성 산화물 층은 패터닝되어 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖는 패터닝된 투명 전도성 층을 형성한다. 하나 이상의 실시예에서, 제1 두께는 약 1 nm 내지 약 500 nm의 범위에 있고, 제2 두께는 약 0 nm 내지 약 500 nm의 범위에 있다.
동작 510에서, 유전체 층이 패터닝된 투명 전도성 층 상에 퇴적된다. 동작 512에서, 비아 개구가 유전체 층에 형성된다. 하나 이상의 실시예에서, 비아 개구는 적어도 하나의 측벽 및 바닥 표면을 갖고, 바닥 표면은 패터닝된 투명 전도성 층의 제1 부분의 최상부 표면을 포함한다. 하나 이상의 실시예에서, 투명 전도성 산화물의 제2 부분은 약 2 미크론 내지 약 30 미크론 범위의 폭을 갖는다.
동작 514에서, 콘택트는 유전체 층 상 및 비아 개구 내에 형성된다. 하나 이상의 실시예에서, 콘택트는 패터닝된 투명 전도성 산화물 층과 전기 통신한다.
일부 실시예들에서, 방법(500)은 패터닝된 투명 전도성 산화물 층을 건식 식각 처리 및 화학적 처리 중 하나 이상을 이용하여 처리하는 것을 추가로 포함한다. 하나 이상의 실시예에서, 화학적 처리는 산소(O2), 염소(Cl2), 삼염화붕소(BCl3), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2), 아르곤(Ar2), 염산(HCl), 플루오린화수소산(HF), 완충된 산화물 식각제, 암모니아(NH4), 과산화수소(H2O2), 및 포토레지스트 스트리핑 화학물질들 중 하나 이상을 이용하는 처리를 포함한다.
하나 이상의 실시예에서, 방법(500)은 유전체 층의 퇴적 전에 패터닝된 투명 전도성 산화물 층 상에 막을 퇴적하는 것을 추가로 포함하고, 막은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 갈륨 질화물(GaN), 및 아연 산화물(ZnO) 중 하나 이상을 포함한다. 일부 실시예들에서, 패터닝된 투명 전도성 산화물 층은 어닐링될 수 있다. 다른 실시예들에서, 제2 투명 전도성 산화물 층은 투명 전도성 산화물 층 상에 퇴적되고, 제2 투명 전도성 산화물 층은 패터닝된다.
본 개시내용의 다른 양태는 전자 시스템에 관련된 것이다. 하나 이상의 실시예에서, 전자 시스템은 본 명세서에 설명된 LED 디바이스들 및 어레이들, 및 P-콘택트 층들 중 하나 이상에 독립적인 전압들을 제공하도록 구성되는 드라이버 회로를 포함한다. 하나 이상의 실시예에서, 전자 시스템은 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 microLED 디스플레이로 이루어진 그룹으로부터 선택된다.
실시예들
다양한 실시예들이 아래에 열거된다. 아래에 열거된 실시예들은 본 발명의 범위에 따라 모든 양태들 및 다른 실시예들과 조합될 수 있음이 이해될 것이다.
실시예 (a). 발광 다이오드(LED) 디바이스는: 반도체 층들을 포함하는 메사- 반도체 층들은 n-타입 층, 활성 층, 및 p-타입 층을 포함함 -; 메사의 최상부 표면 상의 패터닝된 투명 전도성 산화물 층- 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖고, 제2 두께는 제1 두께 미만임 -; 패터닝된 투명 전도성 산화물 층의 최상부 표면 상의 유전체 층- 유전체 층은 적어도 하나의 비아 개구를 포함하고, 적어도 하나의 비아 개구는 패터닝된 투명 전도성 산화물 층의 제1 부분의 최상부 표면을 노출시키는 바닥 및 측벽들을 가짐 -; 및 유전체 층 상에 있고 패터닝된 투명 전도성 산화물 층의 제1 부분과 전기 통신하는 콘택트를 포함한다.
실시예 (b). 실시예 (a)의 LED 디바이스로서, 제1 두께가 약 1 nm 내지 약 500 nm의 범위에 있다.
실시예 (c). 실시예들 (a) 내지 (b)의 LED 디바이스로서, 제2 두께가 약 0 nm 내지 약 500 nm의 범위에 있다.
실시예 (d). 실시예들 (a) 내지 (c)의 LED 디바이스로서, 적어도 하나의 비아 개구는 약 1 미크론 내지 약 30 미크론 범위의 폭을 갖는다.
실시예 (e). 실시예들 (a) 내지 (d)의 LED 디바이스로서, 제2 부분은 약 1 미크론 내지 약 30 미크론 범위의 폭을 갖는다.
실시예 (f). 실시예들 (a) 내지 (e)의 LED 디바이스로서, 유전체 층은 약 300 nm 초과의 두께를 갖는다.
실시예 (g). 실시예들 (a) 내지 (f)의 LED 디바이스로서, 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함한다.
실시예 (g). 실시예들 (a) 내지 (f)의 LED 디바이스로서, 콘택트는 은(Ag), 알루미늄(Al), 금(Au), 구리(Cu), 팔라듐(Pd), 및 백금(Pt) 중 하나 이상으로부터 선택된 재료를 포함한다.
실시예 (h). 실시예들 (a) 내지 (g)의 LED 디바이스로서, 유전체 층은 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 실리콘 질화물(SiN), 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 탄탈룸 산화물(TaOx) 중 하나 이상을 포함한다.
실시예 (i). 발광 다이오드(LED) 디바이스를 제조하는 방법으로서, 이 방법은: 반도체 표면 상에 투명 전도성 산화물 층을 퇴적하는 것; 투명 전도성 산화물 층을 패터닝하여 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖는 패터닝된 투명 전도성 산화물 층을 형성하는 것; 패터닝된 투명 전도성 산화물 층 상에 유전체 층을 퇴적하는 것; 유전체 층에 비아 개구를 형성하는 것; 및 유전체 층 상 및 비아 개구 내에 콘택트를 형성하는 것- 콘택트는 패터닝된 투명 전도성 산화물 층과 전기 통신함 -을 포함한다.
실시예 (j). 실시예 (i)의 방법으로서, 제1 두께가 약 1 nm 내지 약 500 nm의 범위에 있고, 제2 두께가 약 0 nm 내지 약 500 nm의 범위에 있다.
실시예 (k). 실시예들 (i) 내지 (j)의 방법으로서, 비아 개구는 적어도 하나의 측벽 및 바닥 표면을 갖고, 바닥 표면은 패터닝된 투명 전도성 산화물 층의 제1 부분의 최상부 표면을 포함한다.
실시예 (l). 실시예들 (i) 내지 (k)의 방법으로서, 제2 부분은 약 2 미크론 내지 약 30 미크론 범위의 폭을 갖는다.
실시예 (m). 실시예들 (i) 내지 (l)의 방법은, 패터닝된 투명 전도성 산화물 층을 건식 식각 처리 및 화학적 처리 중 하나 이상을 이용하여 처리하는 것을 추가로 포함한다.
실시예 (n). 실시예들 (i) 내지 (m)의 방법으로서, 화학적 처리는 산소(O2), 염소(Cl2), 삼염화붕소(BCl3), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2), 아르곤(Ar2), 염산(HCl), 플루오린화수소산(HF), 완충된 산화물 식각제, 암모니아(NH4), 과산화수소(H2O2), 및 포토레지스트 스트리핑 화학물질들 중 하나 이상을 이용하는 처리를 포함한다.
실시예 (o). 실시예들 (i) 내지 (n)의 방법은, 유전체 층의 퇴적 전에 패터닝된 투명 전도성 산화물 층 상에 막을 퇴적하는 것을 추가로 포함하고, 막은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 갈륨 질화물(GaN), 및 아연 산화물(ZnO) 중 하나 이상을 포함한다.
실시예 (p). 실시예들 (i) 내지 (o)의 방법은, 패터닝된 투명 전도성 산화물 층을 어닐링하는 것을 추가로 포함한다.
실시예 (q). 실시예들 (i) 내지 (p)의 방법은, 제2 투명 전도성 산화물 층을 퇴적하는 것 및 제2 투명 전도성 산화물 층을 패터닝하는 것을 추가로 포함한다.
실시예 (r). 실시예들 (i) 내지 (q)의 방법으로서, 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함한다.
실시예 (s). 발광 다이오드(LED) 디바이스는: 반도체 층들을 포함하는 메사- 반도체 층들은 n-타입 층, 활성 층, 및 p-타입 층을 포함함 -; 메사의 최상부 표면 상의 패터닝된 투명 전도성 산화물 층- 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖고, 제2 두께는 제1 두께 미만이고, 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함하고, 제1 두께는 약 1 nm 내지 약 100 nm의 범위에 있고 제2 두께는 약 0 nm 내지 약 50 nm의 범위에 있음 -; 패터닝된 투명 전도성 산화물 층의 최상부 표면 상의 유전체 층- 유전체 층은 적어도 하나의 비아 개구를 포함하고, 비아 개구는 패터닝된 투명 전도성 산화물 층의 제1 부분의 최상부 표면을 노출시키는 바닥 및 측벽들을 가짐 -; 및 유전체 층 상에 있고 패터닝된 투명 전도성 산화물 층의 제1 부분과 전기 통신하는 콘택트를 포함한다.
본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 이하의 청구항들의 맥락에서) 단수형 용어들("a" 및 "and" 및 "the") 및 유사한 지시대상들의 사용은, 본 명세서에 달리 표시되거나 맥락에 의해 명확하게 모순되지 않는 한, 단수형 및 복수형 둘 다를 커버하는 것으로 해석되어야 한다. 본 명세서에서 달리 표시되지 않는 한, 본 명세서에서 값들의 범위들의 나열은 단지 그 범위 내에 속하는 각각의 별개의 값을 개별적으로 언급하는 약칭 방법으로서 역할하도록 의도되며, 각각의 별개의 값은 본 명세서에서 개별적으로 나열된 것처럼 본 명세서에 포함된다. 본 명세서에 설명되는 모든 방법들은 본 명세서에서 달리 표시되거나 맥락에 의해 명확하게 모순되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 본 명세서에 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예를 들어, "예컨대(such as)")의 사용은, 단지 재료들 및 방법들을 더 잘 조명하도록 의도되었으며, 달리 청구되지 않는 한 범위에 대한 제한을 제기하지 않는다. 본 명세서에서의 어떠한 언어도, 임의의 청구되지 않은 요소를 개시된 재료들 및 방법들의 실시에 필수적인 것으로 표시하는 것으로 해석되어서는 안 된다.
본 명세서 전체에 걸쳐 제1, 제2, 제3 등의 용어들에 대한 지칭은 본 명세서에서 다양한 요소들을 설명하기 위해 사용될 수 있으며, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해 사용될 수 있다.
본 명세서 전체에 걸쳐, 다른 요소 "상에" 있거나 다른 요소 "상으로" 연장되는 층, 영역 또는 기판에 대한 지칭은, 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나 개재 요소들이 또한 존재할 수 있다는 것을 의미한다. 한 요소가 다른 요소 "상에 직접" 있거나 다른 요소 "상으로 직접" 연장되는 것으로 지칭될 때, 개재 요소들이 존재하지 않을 수 있다. 또한, 한 요소가 다른 요소에 "연결" 또는 "결합" 되는 것으로 지칭될 때, 그것은 다른 요소에 직접 연결 또는 결합될 수 있고/있거나 하나 이상의 개재 요소를 통해 다른 요소에 연결 또는 결합될 수 있다. 한 요소가 다른 요소에 "직접 연결" 또는 "직접 결합" 되는 것으로 지칭될 때, 한 요소와 다른 요소 사이에 개재 요소들이 존재하지 않는다. 이러한 용어들이 도면들에 묘사된 임의의 배향에 더하여 요소의 상이한 배향들을 포괄하도록 의도된다는 것이 이해될 것이다.
"아래에" 또는 "위에" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적 용어들은 도면들에서 예시된 바과 같이 하나의 요소, 층, 또는 영역과 다른 요소, 층, 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이러한 용어들은 도면들에 묘사된 배향에 더하여 디바이스의 상이한 배향들을 포괄하도록 의도된다는 것이 이해될 것이다.
본 명세서 전체에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 지칭은, 실시예와 관련하여 설명된 특정한 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 구문들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예에서, 특정한 특징들, 구조들, 재료들, 또는 특성들은 임의의 적합한 방식으로 조합된다.
본 명세서의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 응용들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변동들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 관련 기술분야의 통상의 기술자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 변형들 및 변동들을 포함하는 것으로 의도된다.

Claims (20)

  1. 발광 다이오드(LED) 디바이스로서,
    반도체 층들을 포함하는 메사- 상기 반도체 층들은 n-타입 층, 활성 층, 및 p-타입 층을 포함함 -;
    상기 메사의 최상부 표면(top surface) 상의 패터닝된 투명 전도성 산화물 층- 상기 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖고, 상기 제2 두께는 상기 제1 두께 미만임 -;
    상기 패터닝된 투명 전도성 산화물 층의 최상부 표면 상의 유전체 층- 상기 유전체 층은 적어도 하나의 비아 개구를 포함하고, 상기 적어도 하나의 비아 개구는 상기 패터닝된 투명 전도성 산화물 층의 상기 제1 부분의 최상부 표면을 노출시키는 바닥 및 측벽들을 가짐 -; 및
    상기 유전체 층 상에 있고 상기 패터닝된 투명 전도성 산화물 층의 상기 제1 부분과 전기 통신하는 콘택트를 포함하는, LED 디바이스.
  2. 제1항에 있어서, 상기 제1 두께는 약 1 nm 내지 약 500 nm의 범위에 있는, LED 디바이스.
  3. 제1항에 있어서, 상기 제2 두께는 약 0 nm 내지 약 500 nm의 범위에 있는, LED 디바이스.
  4. 제1항에 있어서, 상기 적어도 하나의 비아 개구는 약 1 미크론(micron) 내지 약 30 미크론 범위의 폭을 갖는, LED 디바이스.
  5. 제1항에 있어서, 상기 제2 부분은 약 1 미크론 내지 약 30 미크론 범위의 폭을 갖는, LED 디바이스.
  6. 제1항에 있어서, 상기 유전체 층은 약 300 nm 초과의 두께를 갖는, LED 디바이스.
  7. 제1항에 있어서, 상기 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함하는, LED 디바이스.
  8. 제1항에 있어서, 상기 콘택트는 은(Ag), 알루미늄(Al), 금(Au), 구리(Cu), 팔라듐(Pd), 및 백금(Pt) 중 하나 이상으로부터 선택된 재료를 포함하는, LED 디바이스.
  9. 제1항에 있어서, 상기 유전체 층은 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 실리콘 질화물(SiN), 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 탄탈륨 산화물(TaOx) 중 하나 이상을 포함하는, LED 디바이스.
  10. 발광 다이오드(LED) 디바이스를 제조하는 방법으로서,
    반도체 표면 상에 투명 전도성 산화물 층을 퇴적하는 단계;
    상기 투명 전도성 산화물 층을 패터닝하여 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖는 패터닝된 투명 전도성 산화물 층을 형성하는 단계;
    상기 패터닝된 투명 전도성 산화물 층 상에 유전체 층을 퇴적하는 단계;
    상기 유전체 층에 비아 개구를 형성하는 단계; 및
    상기 유전체 층 상 및 상기 비아 개구 내에 콘택트를 형성하는 단계- 상기 콘택트는 상기 패터닝된 투명 전도성 산화물 층과 전기 통신함 -를 포함하는, 방법.
  11. 제10항에 있어서, 상기 제1 두께는 약 1 nm 내지 약 500 nm의 범위에 있고, 상기 제2 두께는 약 0 nm 내지 약 500 nm의 범위에 있는, 방법.
  12. 제10항에 있어서, 상기 비아 개구는 적어도 하나의 측벽 및 바닥 표면을 갖고, 상기 바닥 표면은 상기 패터닝된 투명 전도성 산화물 층의 상기 제1 부분의 최상부 표면을 포함하는, 방법.
  13. 제10항에 있어서, 제2 부분이 약 2 미크론 내지 약 30 미크론 범위의 폭을 갖는, 방법.
  14. 제10항에 있어서, 상기 패터닝된 투명 전도성 산화물 층을 건식 식각 처리(dry etch treatment) 및 화학적 처리(chemical treatment) 중 하나 이상을 이용하여 처리하는 단계를 추가로 포함하는, 방법.
  15. 제14항에 있어서, 상기 화학적 처리는 산소(O2), 염소(Cl2), 삼염화붕소(BCl3), 육플루오린화황(SF6), 플루오로포름(CHF3), 질소(N2), 아르곤(Ar2), 염산(HCl), 플루오린화수소산(HF), 완충된 산화물 식각제, 암모니아(NH4), 과산화수소(H2O2), 및 포토레지스트 스트리핑 화학물질들(photoresist stripping chemicals) 중 하나 이상을 이용하는 처리를 포함하는, 방법.
  16. 제10항에 있어서, 상기 유전체 층의 퇴적 전에 상기 패터닝된 투명 전도성 산화물 층 상에 막을 퇴적하는 단계를 추가로 포함하고, 상기 막은 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 갈륨 질화물(GaN), 및 아연 산화물(ZnO) 중 하나 이상을 포함하는, 방법.
  17. 제15항에 있어서, 상기 패터닝된 투명 전도성 산화물 층을 어닐링하는 단계를 추가로 포함하는, 방법.
  18. 제10항에 있어서, 제2 투명 전도성 산화물 층을 퇴적하는 단계 및 상기 제2 투명 전도성 산화물 층을 패터닝하는 단계를 추가로 포함하는, 방법.
  19. 제10항에 있어서, 상기 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함하는, 방법.
  20. 발광 다이오드(LED) 디바이스로서,
    반도체 층들을 포함하는 메사- 상기 반도체 층들은 n-타입 층, 활성 층, 및 p-타입 층을 포함함 -;
    상기 메사의 최상부 표면 상의 패터닝된 투명 전도성 산화물 층- 상기 패터닝된 투명 전도성 산화물 층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 갖고, 상기 제2 두께는 상기 제1 두께 미만이고, 상기 패터닝된 투명 전도성 산화물 층은 인듐 도핑된 주석 산화물, 알루미늄 도핑된 아연 산화물, 인듐 도핑된 카드뮴 산화물, 인듐 산화물, 주석 산화물, 텅스텐 산화물, 구리 알루미늄 산화물, 스트론튬 구리 산화물, 가돌리늄 도핑된 아연 산화물, 및 아연 도핑된 주석 산화물 중 하나 이상을 포함하고, 상기 제1 두께는 약 1 nm 내지 약 100 nm의 범위에 있고 상기 제2 두께는 약 0 nm 내지 약 50 nm의 범위에 있음 -;
    상기 패터닝된 투명 전도성 산화물 층의 최상부 표면 상의 유전체 층- 상기 유전체 층은 적어도 하나의 비아 개구를 포함하고, 상기 비아 개구는 상기 패터닝된 투명 전도성 산화물 층의 상기 제1 부분의 최상부 표면을 노출시키는 바닥 및 측벽들을 가짐 -; 및
    상기 유전체 층 상에 있고 상기 패터닝된 투명 전도성 산화물 층의 상기 제1 부분과 전기 통신하는 콘택트를 포함하는, LED 디바이스.
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