KR20230043139A - 실리콘 에칭액, 그리고 그 에칭액을 사용한 실리콘 디바이스의 제조 방법 및 실리콘 기판의 처리 방법 - Google Patents

실리콘 에칭액, 그리고 그 에칭액을 사용한 실리콘 디바이스의 제조 방법 및 실리콘 기판의 처리 방법 Download PDF

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마나미 오시오
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Abstract

하기 식 (1) 로 나타내는 수산화 제 4 급 암모늄, 하기 식 (2) 로 나타내는 제 4 급 암모늄염, 및 물을 포함하고, 또한, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 농도가 1 질량％ 를 초과하고, 50 질량％ 이하인 것을 특징으로 하는, 실리콘 에칭액.
R1R2R3R4N＋·OH- (1)
(식 (1) 중, R1, R2, R3 및 R4 는, 치환기를 가지고 있어도 되는, 알킬기, 아릴기 또는 벤질기이고, 각각 동일한 기여도 되고 상이한 기여도 된다.)
R5R6R7R8N＋·X- (2)
(식 (2) 중, R5, R6, R7 및 R8 은, 치환기를 가지고 있어도 되는 탄소수 1 ∼ 16 의 알킬기이고, 각각 동일한 기여도 되고, 상이한 기여도 된다. X 는, BF4, 불소 원자, 염소 원자, 또는 브롬 원자이다.)

Description

실리콘 에칭액, 그리고 그 에칭액을 사용한 실리콘 디바이스의 제조 방법 및 실리콘 기판의 처리 방법
본 발명은, 각종 실리콘 디바이스를 제조할 때의 표면 가공, 또는 에칭 공정에서 사용되는 실리콘 에칭액에 관한 것이다. 또, 본 발명은 그 에칭액을 사용한 실리콘 디바이스의 제조 방법에 관한 것이다. 또, 본 발명은 그 에칭액을 사용한 실리콘 재료를 포함하는 실리콘 기판의 처리 방법에 관한 것이다.
반도체 디바이스의 제조 프로세스에 있어서, 실리콘 에칭이 여러 가지의 공정에 이용되고 있다. 최근, 메모리 셀의 적층화나, 로직 디바이스의 제조가 3 차원화되는 가운데 실리콘을 사용한 가공 프로세스가 다용되고 있고, 그 때에 사용되는 실리콘 에칭은 디바이스의 치밀화에 의해, 에칭 후의 평활성, 에칭 정밀도, 및 다른 재료와의 에칭 선택성 등에 대한 요구가 엄격해지고 있다. 또, 그 외에 웨이퍼의 박막화 등의 프로세스에도 응용되고 있다. 이와 같은 각종 실리콘 디바이스에는 용도에 따라 고집적화, 미세화, 고감도화, 및 고기능화가 요구되고 있고, 이러한 요구를 만족하기 위해 이들 실리콘 디바이스의 제조에 있어서 미세 가공 기술로서 실리콘 에칭이 중요시되고 있다. 여기서, 실리콘 에칭에는 불산-질산 수용액에서의 에칭과 알칼리를 사용한 에칭이 있다. 전자인 불산-질산 수용액에서의 에칭은, 실리콘의 결정 방위에 상관 없이 등방적으로 에칭할 수 있어, 실리콘 단결정, 폴리 실리콘, 및 아모르퍼스 실리콘에 대해 균일하게 에칭하는 것이 가능하지만, 불산-질산 수용액은 실리콘을 산화하여, 실리콘 산화막으로서 에칭하고 있기 때문에, 실리콘 산화막에 대한 실리콘의 에칭 선택성은 없기 때문에, 실리콘 산화막을 잔류시키는 반도체 제조 프로세스 등에 사용할 수 없었다.
다음으로, 알칼리에 의한 실리콘 에칭의 경우, 불산-질산 수용액에서의 에칭과는 달리, 결정 이방성을 나타낸다. 결정 이방성이란, 실리콘의 결정 방위에 따라 에칭 속도의 차가 발생하는 성질 (에칭의 이방성) 을 말한다. 이 성질을 이용하여, 실리콘 단결정에 대해 복잡한 3 차원 구조를 갖는 실리콘 디바이스의 가공, 및 실리콘면의 평활한 에칭에 알칼리 에칭이 이용되고 있다. 또, 알칼리는 실리콘 질화막에 대한 실리콘의 에칭 선택성이 높을 뿐만 아니라, 실리콘 산화막에 대한 실리콘의 에칭 선택성도 높다는 특징을 갖는 점에서 실리콘 산화막을 잔류시키는 반도체 제조 프로세스에도 사용할 수 있다. 여기서, 선택성이 높다는 것은, 특정한 부재에 대해 특히 높은 실리콘의 에칭성을 나타내는 성질을 말한다. 예를 들어 실리콘 단결정, 폴리 실리콘, 또는 아모르퍼스 실리콘의 실리콘막과 다른 막 (예를 들어 실리콘 산화막) 을 갖는 기판을 에칭할 때에, 실리콘막만을 에칭하고, 실리콘 산화막이 에칭되지 않는 경우에는, 실리콘 산화막에 대한 실리콘의 에칭 선택성이 높은 것으로 여겨진다. 알칼리성의 에칭액은, 실리콘 산화막 및 실리콘 질화막에 대한 선택성을 갖고, 실리콘막을 선택적으로 에칭한다.
상기 에칭액으로는 KOH, 하이드라진, 또는 테트라메틸암모늄하이드로옥사이드 (이하, TMAH 라고도 한다.) 등의 일반적인 알칼리 약품의 수용액이 사용 가능하다 (특허문헌 1 및 2 참조). 그 중에서도 독성이 낮아 취급이 용이한 KOH, 또는 TMAH 가 단독으로 바람직하게 사용되고 있다. 이 중에서도 금속 불순물의 혼입, 및 실리콘 산화막과의 에칭 선택성을 고려한 경우, TMAH 가 더욱 바람직하게 사용되고 있다.
알칼리를 사용한 에칭에 관하여, 특허문헌 1 에는, 수산화 알칼리, 물 및 폴리알킬렌옥사이드알킬에테르를 포함하는, 태양 전지용 실리콘 기판의 에칭액이 개시되어 있다. 특허문헌 2 에는, 알칼리 화합물, 유기 용제, 계면 활성제 및 물을 포함하는 태양 전지용 실리콘 기판의 에칭액이 개시되어 있다. 특허문헌 2 에서는 알칼리 화합물의 일례로서, TMAH 가 예시되고, 유기 용제로서 폴리알킬렌옥사이드알킬에테르가 예시되어 있지만, 현실에 사용되고 있는 알칼리 화합물은, 수산화나트륨, 수산화칼륨이다. 또, 특허문헌 3 에는, 실리콘-게르마늄에 대해 실리콘을 선택적으로 제거할 수 있는 알칼리성의 에칭액이 개시되어 있다.
일본 공개특허공보 2010-141139호 일본 공개특허공보 2012-227304호 일본 공개특허공보 2019-050364호
알칼리계 에칭액은 상기와 같은 장점을 갖는 반면, 실리콘의 111 면의 에칭 속도가 낮고, 때때로, 111 면으로 둘러싸진 피라미드 형상의 힐록 등이 발생하여, 실리콘 에칭시의 평활성의 저감, 또는 에칭 잔류물이 발생한다는 과제가 있었다. 알칼리 농도를 높게 함으로써 상기 과제를 해결하는 것이 가능하지만, 비용, 안전성, 폐액 처리의 용이성을 고려하면, 실리콘 에칭액 중의 알칼리 농도를 저감시키는 쪽이 바람직하다. 그러나, 알칼리 농도를 저농도측으로 하면 111 면으로 둘러싸진 피라미드 형상의 힐록이 발생하기 쉬워지기 때문에, 에칭 평활성이 저하되어, 표면 거침이 발생하기 쉽다. 그래서, 알칼리 농도를 저농도측으로 함으로써 실리콘 표면에 힐록의 발생을 억제한 처리를 할 수 있고, 또한 실리콘 산화막과의 에칭 선택비가 높은 실리콘 에칭액이 요망되고 있다. 여기서, 실리콘 산화막과의 에칭 선택비란 실리콘의 에칭 속도를 실리콘 산화막의 에칭 속도로 나눈 값을 나타낸다.
특허문헌 1, 특허문헌 2 의 에칭액에서는, 알칼리 화합물로서 NaOH, 또는 KOH 가 사용되고 있다. 상기한 바와 같이, 알칼리에 의한 에칭은 불산-질산 수용액과 비교하여 실리콘 산화막과의 선택성은 높지만, 알칼리 금속 수산화물은 수산화 제 4 급 암모늄과 비교하면, 실리콘 산화막의 에칭 속도가 높다. 이 때문에, 실리콘막의 에칭에 있어서, 마스크 재료 및 패턴 구조의 일부에 실리콘 산화막을 사용한 경우, 장시간의 처리에 있어서는 실리콘 에칭시에 잔류시켜야 할 실리콘 산화막도 에칭되어 버리고, 또, 미세화에 수반하여, 산화막의 에칭 허용량이 작아지고 있어, 실리콘 산화막을 에칭시키지 않고, 실리콘막만을 선택적으로 에칭할 수는 없다. 또한, 이들 에칭액은 결정 이방성을 높여, 표면을 거칠게 하는 것을 목적으로 하고 있기 때문에, 실리콘막을 평활하게 에칭할 수 없다. 특허문헌 3 에 기재된 에칭액은 실리콘-게르마늄에 대해 실리콘을 선택적으로 제거할 수 있는 약액로서, 평활하게 실리콘을 에칭하는 것에 대한 기재는 없다.
그래서, 본 발명은, 알칼리 농도를 저농도로 유지하면서, 실리콘 표면에 힐록의 발생을 억제한 처리를 할 수 있고, 또한, 실리콘 산화막과의 선택비가 높은 실리콘 에칭액을 제공하는 것을 목적으로 한다.
본 발명자들은, 예의 노력의 결과, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염, 및 물을 함유시킨 실리콘 에칭액을 사용함으로써, 상기의 과제를 해결할 수 있는 것을 알아냈다.
즉, 제 1 본 발명은,
하기 식 (1) 로 나타내는 수산화 제 4 급 암모늄, 하기 식 (2) 로 나타내는 제 4 급 암모늄염, 및 물을 포함하고, 또한, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 농도가 1 질량％ 를 초과하고, 50 질량％ 이하인 것을 특징으로 하는, 실리콘 에칭액에 관한 것이다.
R1R2R3R4N＋·OH- (1)
(식 (1) 중, R1, R2, R3 및 R4 는, 치환기를 가지고 있어도 되는, 알킬기, 아릴기 또는 벤질기이고, 각각 동일한 기여도 되고 상이한 기여도 된다.)
R5R6R7R8N＋·X- (2)
(식 (2) 중, R5, R6, R7 및 R8 은, 치환기를 가지고 있어도 되는 탄소수 1 ∼ 16 의 알킬기이고, 각각 동일한 기여도 되고, 상이한 기여도 된다. X 는, BF4, 불소 원자, 염소 원자 또는 브롬 원자이다.)
제 1 본 발명에 있어서, 상기 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도가 0.05 몰/L 이상, 1.1 몰/L 이하인 것이 바람직하다.
제 1 본 발명에 있어서, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 분자 중의 탄소의 총 수가 4 개 이상, 12 개 이하인 것이 바람직하다.
제 2 본 발명은, 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 포함하는 실리콘 기판의 처리 방법으로서, 제 1 본 발명의 실리콘 에칭액을 사용하여, 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 기판의 처리 방법이다.
제 3 본 발명은, 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 갖는 실리콘 디바이스의 제조 방법으로서,
제 1 본 발명의 실리콘 에칭액을 사용하여 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 디바이스의 제조 방법이다.
본 발명의 실리콘 에칭액은, 수산화 제 4 급 암모늄 농도를 저농도로 유지하면서, 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 포함하는 실리콘 기판의 표면을 평활하게 에칭할 수 있고, 또한, 실리콘 산화막과의 선택비가 높은 실리콘 에칭 처리가 가능해진다.
특히, 실리콘 기판의 에칭 처리에 있어서, 111 면으로 둘러싸진 피라미드 형상의 힐록의 발생을 억제하여, 실리콘 표면 (100 면) 의 거침을 억제할 수 있다. 또, 수산화 제 4 급 암모늄 농도를 저농도측에서 처리할 수 있는 점에서, 독성, 및, 폐액 처리의 비용도 저감시킬 수 있다. 따라서, 본 발명의 실리콘 에칭액은, 실리콘 표면 (100 면) 을 평활하게 에칭하기 위한 실리콘 에칭액으로서 특히 유용하다.
이하에 본 발명의 실시형태를 상세하게 설명하지만, 이들 설명은 본 발명의 실시형태의 일례 (대표예) 이고, 본 발명은 그 요지를 넘지 않는 한 이들의 내용에 한정되지 않는다.
본 명세서에 있어서,「∼」를 사용하여 나타내는 수치 범위는,「∼」의 전후에 기재된 수치를 하한값 및 상한값으로서 포함하는 범위를 의미하고,「A ∼ B」는, A 이상 B 이하인 것을 의미한다.
본 발명은, 하기의 항 등을 포함한다.
항 1 하기 식 (1) 로 나타내는 수산화 제 4 급 암모늄, 하기 식 (2) 로 나타내는 제 4 급 암모늄염, 및 물을 포함하고, 또한, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 농도가 1 질량％ 를 초과하고, 50 질량％ 이하인 것을 특징으로 하는, 실리콘 에칭액.
R1R2R3R4N＋·OH- (1)
(식 (1) 중, R1, R2, R3 및 R4 는, 치환기를 가지고 있어도 되는, 알킬기, 아릴기 또는 벤질기이고, 각각 동일한 기여도 되고 상이한 기여도 된다.)
R5R6R7R8N＋·X- (2)
(식 (2) 중, R5, R6, R7 및 R8 은, 치환기를 가지고 있어도 되는 탄소수 1 ∼ 16 의 알킬기이고, 각각 동일한 기여도 되고, 상이한 기여도 된다. X 는, BF4, 불소 원자, 염소 원자, 또는 브롬 원자이다.)
항 2 상기 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도가 0.05 몰/L 이상, 1.1 몰/L 이하인, 항 1 에 기재된 실리콘 에칭액.
항 3 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 분자 중의 탄소의 총 수가 4 개 이상, 12 개 이하인, 항 1 또는 2 에 기재된 실리콘 에칭액.
항 4 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 포함하는 실리콘 기판의 처리 방법으로서,
항 1 ∼ 3 중 어느 한 항에 기재된 실리콘 에칭액을 사용하여, 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 기판의 처리 방법.
항 5 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 갖는 실리콘 디바이스의 제조 방법으로서,
항 1 ∼ 3 중 어느 한 항에 기재된 실리콘 에칭액을 사용하여 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 디바이스의 제조 방법.
본 발명의 등방성 실리콘 에칭액은, 하기 식 (1) 로 나타내는 수산화 제 4 급 암모늄, 하기 식 (2) 로 나타내는 제 4 급 암모늄염, 및 물을 포함하고, 또한, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 농도가 1 질량％ 를 초과하고, 50 질량％ 이하인 것을 특징으로 하는, 실리콘 에칭액이다.
R1R2R3R4N＋·OH- (1)
식 (1) 중, R1, R2, R3 및 R4 는, 치환기를 가지고 있어도 되는, 알킬기, 아릴기 또는 벤질기이고, 각각 동일한 기여도 되고 상이한 기여도 된다.
R5R6R7R8N＋·X- (2)
식 (2) 중, R5, R6, R7 및 R8 은, 치환기를 가지고 있어도 되는 탄소수 1 ∼ 16 의 알킬기이고, 각각 동일한 기여도 되고, 상이한 기여도 된다. X 는, BF4, 불소 원자, 염소 원자, 또는 브롬 원자이다.
상기 식 (1) 로 나타내는 수산화 제 4 급 암모늄에 있어서, R1, R2, R3 및 R4 는, 치환기를 가지고 있어도 되는, 알킬기, 아릴기 또는 벤질기이고, 각각 동일한 기여도 되고 상이한 기여도 된다.
알킬기로는 탄소수 1 이상, 4 이하의 알킬기가 바람직하고, 아릴기로는 탄소수 6 이상, 10 이하의 아릴기가 바람직하다.
또, 알킬기, 아릴기 및 벤질기가 가질 수 있는 치환기로는, 특별히 제한되지 않고, 예를 들어, 할로게닐기, 하이드록시기, 탄소수 1 ∼ 20 의 알콕시기, -C≡N, -NH3, -C(=O)OH, -C(=O)OR', -C(=O)R', -SH, -SiRaRbRc, -BH2, -SeH, 1 가의 방향족 탄화수소 고리기, 또는 1 가의 방향족 복소 고리기 등을 들 수 있고, R', Ra, Rb, 및 Rc 는, 수소, 또는 탄소수 1 ∼ 20 의 알킬기를 나타낼 수 있고, 각각 동일한 기여도 되고 상이한 기여도 되고, 특히 치환기로서, 물에 대한 용해성이 양호한 점에서, 하이드록시기가 바람직하다.
R1, R2, R3 및 R4 로는, 메틸기, 에틸기, n-프로필기, i-프로필기, n-부틸기, i-부틸기, sec-부틸기, 또는 tert-부틸기 등의 무치환의 탄소수 1 ∼ 4 의 알킬기 ; 하이드록시메틸기, 하이드록시에틸기, 하이드록시-n-프로필기, 하이드록시-i-프로필기, 하이드록시-n-부틸기, 하이드록시-i-부틸기, 하이드록시-sec-부틸기, 또는 하이드록시-tert-부틸기 등의 하이드록시기로 치환된 탄소수 1 이상, 4 이하의 알킬기 ; 페닐기 ; 톨릴기 ; o-자일릴기 ; 벤질기를 들 수 있다.
R1, R2, R3 및 R4 중의 탄소수의 합계는 용해도의 관점에서 20 이하가 바람직하고, R1, R2, R3 및 R4 는, 탄소수 1 이상, 4 이하의 알킬기, 또는 하이드록시기가 치환한 탄소수 1 이상, 4 이하의 알킬기인 것이 바람직하고, 적어도 3 개가 동일한 알킬기인 것이 특히 바람직하다.
식 (1) 로 나타내는 수산화 제 4 급 암모늄으로는, 테트라메틸암모늄하이드로옥사이드 (TMAH), 테트라에틸암모늄하이드로옥사이드 (TEAH), 에틸트리메틸암모늄하이드로옥사이드 (ETMAH), 테트라프로필암모늄하이드로옥사이드 (TPAH), 테트라부틸암모늄하이드로옥사이드 (TBAH), 트리메틸-2-하이드록시에틸암모늄하이드로옥사이드 (수산화콜린), 디메틸비스(2-하이드록시에틸)암모늄하이드로옥사이드, 메틸트리스(2-하이드록시에틸)암모늄하이드로옥사이드, 트리메틸페닐암모늄하이드로옥사이드, 또는 벤질트리메틸암모늄하이드로옥사이드 등을 들 수 있다. 그 중에서도, TMAH, 수산화콜린, TEAH, ETMAH, TPAH, 또는, TBAH 를 바람직하게 사용할 수 있다. 특히, 실리콘의 에칭 속도가 높다는 이유로부터 TMAH, 수산화콜린, ETMAH, TEAH, 또는 TPAH 를 사용하는 것이 가장 바람직하다.
또, 실리콘 에칭액 중의 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도로는, 종래의 실리콘 에칭액의 농도를 동일하게 적용할 수 있고, 0.05 몰/L 이상, 1.1 몰/L 이하의 범위이면, 결정의 석출을 발생시키지 않고, 우수한 에칭 효과가 얻어져서, 바람직하다. 또한, 수산화 제 4 급 암모늄의 농도는, 0.05 몰/L 이상, 0.6 몰/L 이하의 범위인 것이 보다 바람직하다.
식 (1) 로 나타내는 제 4 급 암모늄은, 1 종류를 단독으로 사용해도 되고, 종류가 상이한 것을 복수 혼합하여 사용해도 된다.
본 발명의 실리콘 에칭액은, 상기 식 (2) 로 나타내는 제 4 급 암모늄염을 포함하는 것을 특징으로 한다. 식 (2) 로 나타내는 제 4 급 암모늄염을 포함함으로써, 실리콘 표면에 거침이 없고, 평활하게 에칭할 수 있다.
식 (2) 로 나타내는 제 4 급 암모늄염에 있어서, R5, R6, R7 및 R8 은, 치환기를 가지고 있어도 되는 탄소수 1 이상, 16 이하의 알킬기이고, 각각 동일한 기여도 되고, 상이한 기여도 된다.
알킬기가 가질 수 있는 치환기로는, 특별히 제한되지 않고, 예를 들어, 할로게닐기, 하이드록시기, 탄소수 1 ∼ 20 의 알콕시기, -C≡N, -NH3, -C(=O)OH, -C(=O)OR', -C(=O)R', -SH, -SiRaRbRc, -BH2, -SeH, 1 가의 방향족 탄화수소 고리기, 또는 1 가의 방향족 복소 고리기 등을 들 수 있고, R', Ra, Rb, 및 Rc 는, 수소, 또는 탄소수 1 ∼ 20 의 알킬기를 나타낼 수 있고, 각각 동일한 기여도 되고 상이한 기여도 되고, 특히 치환기로서, 물에 대한 용해성이 양호한 점에서, 하이드록시기가 바람직하다.
R5, R6, R7 및 R8 로는, 메틸기, 에틸기, n-프로필기, i-프로필기, n-부틸기, i-부틸기, sec-부틸기, tert-부틸기, 헥실기, 옥틸기, 데실기, 도데실기, 테트라데실기, 또는 헥사데실기 등의 무치환의 탄소수 1 ∼ 16 의 알킬기 ; 하이드록시메틸기, 하이드록시에틸기, 하이드록시-n-프로필기, 하이드록시-i-프로필기, 하이드록시-n-부틸기, 하이드록시-i-부틸기, 하이드록시-sec-부틸기, 또는 하이드록시-tert-부틸기 등의 하이드록시기로 치환된 탄소수 1 ∼ 4 의 알킬기 등을 들 수 있다.
식 (2) 로 나타내는 제 4 급 암모늄염의 분자 중의 탄소의 총 수는, 물에 대한 용해도 및 실리콘 표면을 평활하게 에칭할 수 있다는 관점에서, 4 개 이상인 것이 바람직하고, 8 이상인 것이 보다 바람직하고, 11 이상인 것이 더욱 바람직하고, 또, 20 개 이하인 것이 바람직하고, 15 개 이하인 것이 보다 바람직하고, 14 개 이하인 것이 더욱 바람직하고, 12 개 이하인 것이 특히 바람직하다.
또, R5, R6, R7 및 R8 은, 그 모두가 동일한 기여도 되지만, 적어도 하나가 상이한 기인 것이 바람직하다. 보다 바람직하게는, R5, R6, R7 및 R8 중 적어도 하나의 기가 탄소수 2 이상, 16 이하의 알킬기이고, 나머지의 기가 탄소수 1 이상, 4 이하의 알킬기, 더욱 바람직하게는 탄소수 1 이상, 2 이하의 알킬기, 특히 바람직하게는 탄소수 1 의 메틸기이다.
X 는, BF4, 불소 원자, 염소 원자, 또는 브롬 원자이고, 염소 원자, 또는 브롬 원자인 것이 바람직하다.
본 발명에 있어서 바람직하게 사용되는 식 (2) 로 나타내는 제 4 급 암모늄염을 구체적으로 나타내면, 테트라메틸암모늄염, 테트라에틸암모늄염, 테트라프로필암모늄염, 테트라부틸암모늄염, 에틸트리메틸암모늄염, 부틸트리메틸암모늄염, 헥실트리메틸암모늄염, 옥틸트리메틸암모늄염, 데실트리메틸암모늄염, 도데실트리메틸암모늄염, 테트라데실트리메틸암모늄염, 헥사데실트리메틸암모늄염을 들 수 있다. 그 중에서도, 옥틸트리메틸암모늄염, 데실트리메틸암모늄염, 도데실트리메틸암모늄염, 테트라데실트리메틸암모늄염, 헥사데실트리메틸암모늄염이 더욱 바람직하고, 옥틸트리메틸암모늄염, 데실트리메틸암모늄염, 또는 도데실트리메틸암모늄염이 특히 바람직하게 사용할 수 있다.
식 (2) 로 나타내는 제 4 급 암모늄염은, 1 종류를 단독으로 사용해도 되고, 종류가 상이한 것을 복수 혼합하여 사용해도 된다.
또한, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염은, 그 제 4 급 암모늄 카티온이 동일해도 된다.
식 (1) 로 나타내는 수산화 제 4 급 암모늄의 카티온과 식 (2) 로 나타내는 제 4 급 암모늄염의 카티온이 동일한 경우, 식 (2) 로 나타내는 제 4 급 암모늄염의 아니온의 농도로부터, 식 (2) 로 나타내는 제 4 급 암모늄염의 제 4 급 암모늄 카티온의 농도를 산출할 수 있고, 구체적으로는, 그 아니온과 카티온의 농도는 몰비에서 동등하고, 나아가 그 카티온의 농도로부터, 식 (2) 로 나타내는 제 4 급 암모늄염의 제 4 급 암모늄 카티온의 농도를 산출할 수 있고, 구체적으로는, 에칭액 전체의 제 4 급 암모늄 카티온 농도로부터 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 카티온의 농도를 뺀 농도이다.
또한, 본 실시형태에서는, 실리콘 에칭액에 대해, 식 (1) 로 나타내는 수산화 제 4 급 암모늄을 구성하는 카티온 및 아니온, 그리고 식 (2) 로 나타내는 제 4 급 암모늄염을 구성하는 카티온 및 아니온이 포함되는 경우, 식 (1) 로 나타내는 수산화 제 4 급 암모늄, 그리고 식 (2) 로 나타내는 제 4 급 암모늄염이 포함되는 것으로서 취급할 수 있다.
실리콘 에칭액 중의 식 (2) 로 나타내는 제 4 급 암모늄염의 농도는, 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도가 낮은 경우여도, 실리콘 표면에 거침이 없어, 평활하게 에칭하는 것이 가능하고, 구체적으로는, 실리콘의 100 면의 면 거침이 작아져, 111 면으로 둘러싸진 피라미드 형상의 힐록을 억제함으로써, 평활한 에칭이 가능해지는 점에서, 1 질량％ 이상, 50 질량％ 이하인 것이 바람직하고, 1 질량％ 이상, 35 질량％ 이하인 것이 보다 바람직하고, 1 질량％ 이상, 20 질량％ 이하가 더욱 바람직하고, 1 질량％ 이상, 15 질량％ 이하인 것이 특히 바람직하고, 1.5 질량％ 이상, 15 질량％ 이하인 것이 가장 바람직하다.
또, 실리콘 에칭액 중에 있어서, 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도에 대한 식 (2) 로 나타내는 제 4 급 암모늄염의 농도의 비율 (식 (2)/식 (1)) 은, 특별 제한되지 않지만, 식 (2) 로 나타내는 제 4 급 암모늄염의 과소인 첨가는 평활한 에칭을 할 수 없고, 식 (2) 로 나타내는 제 4 급 암모늄염의 과잉인 첨가는 에칭 속도의 저하에 기여한다는 관점에서, 몰비로, 통상적으로 0.02 이상, 10.00 이하이고, 0.03 이상, 5.00 이하인 것이 바람직하고, 0.04 이상, 2.50 이하인 것이 보다 바람직하다.
실리콘 에칭액 중의 물의 양태는 특별 제한되지 않고, 공지된 물을 임의로 사용할 수 있고, 특히 금속 불순물을 저감시킨 초순수인 것이 특히 바람직하다. 또, 실리콘 에칭액 중의 물의 함유량은 특별 제한되지 않고, 통상적으로 30 질량％ 이상이고, 60 질량％ 이상인 것이 바람직하고, 80 질량％ 이상인 것이 보다 바람직하고, 또, 99 질량％ 이하이고, 98 질량％ 이하인 것이 바람직하고, 97 질량％ 이하인 것이 보다 바람직하다.
실리콘 에칭액에는, 본 발명의 목적을 저해하지 않는 범위에서, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염 이외에도, 계면 활성제 등이 첨가되어 있어도 되지만, 이것들은 에칭성에 영향을 미치는 경우가 있기 때문에, 1 질량％ 이하로 하는 것이 바람직하고, 포함되어 있지 않은 것 (검출 한계 이하인 것) 이 보다 바람직하다. 따라서, 실리콘 에칭액은, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과, 식 (2) 로 나타내는 제 4 급 암모늄염과, 물로부터 실질적으로 이루어지는 것이 바람직하고, 이것들 이외의 다른 성분의 함유량은, 1 질량％ 이하로 하는 것이 바람직하고, 포함되어 있지 않은 것이 보다 바람직하다. 즉, 실리콘 에칭액의, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염 이외의 잔부의 전체량이 물인 것이 바람직하다.
실리콘 표면이 거칠어지기 쉬운, 상기 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도가 저농도측인 경우에도, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 첨가에 의해 실리콘 에칭 후의 실리콘 표면 상의 111 면으로 둘러싸진 피라미드 형상의 힐록의 발생을 억제할 수 있는 메커니즘은 반드시 분명하지 않다. 그러나, 본 발명자들은 이하와 같이 고찰하고 있다. 알칼리에서의 실리콘 에칭은 에칭액 중의 물이 반응에 기여하여, 물의 농도가 실리콘 에칭의 거동에 크게 영향을 준다. 통상적으로 알칼리 농도를 증가시키고, 물의 농도를 저감시킴으로써, 111 면으로 둘러싸진 피라미드 형상의 힐록의 발생을 억제할 수 있는 것이 분명해지고 있다. 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 첨가에 의해, 이온의 수화가 진행되어, 자유로운 물 분자가 감소함으로써, 상기 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도가 저농도측인 경우에도, 실리콘 에칭에 기여하는 물의 농도가 저감되어, 111 면으로 둘러싸진 피라미드 형상의 힐록의 발생을 억제할 수 있는 것으로 본 발명자들은 생각하고 있다.
이 때, 실리콘 표면의 평활성을 높이려면 실리콘의 100 면과 111 면의 에칭 속도비 (100/111) 를 1 에 가깝게 하는 것이 바람직하고, 보다 바람직하게는 3.2 이하, 더욱 바람직하게는 2.8 이하로 함으로써 평활성을 향상시킬 수 있다. 에칭 속도비 (100/111) 는, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 첨가에 의해 낮아지고, 1 에 가까워지므로, 이것도 111 면으로 둘러싸진 피라미드 형상의 힐록의 발생의 억제에 기여하고 있는 것으로 본 발명자들은 생각하고 있다.
실리콘 에칭액 중에서는, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염은, 이온화되어 해리하여, 식 (1') 로 나타내는 수산화 제 4 급 암모늄 카티온, 하기 식 (2') 로 나타내는 제 4 급 암모늄 카티온, 및 X- 로 되어 있다.
R1R2R3R4N＋ (1')
식 (1') 중, R1, R2, R3 및 R4 는, 상기 식 (1) 에 있어서의 것과 동일한 의미이다.
R5R6R7R8N＋ (2')
식 중, R5, R6, R7 및 R8 은, 상기 식 (2) 에 있어서의 것과 동일한 의미이다.
따라서, 이들의 이온종을 포함하고 있는 실리콘 에칭액은, 본 발명의 실리콘 에칭액이다.
이 때, 당연하지만, 식 (1') 로 나타내는 제 4 급 암모늄 카티온은 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 동일한 농도, 식 (2') 로 나타내는 제 4 급 암모늄 카티온과 X- 는 식 (2) 로 나타내는 제 4 급 암모늄염과 동일한 농도이다.
본 발명의 실리콘 에칭액의 조성은, 액 중의 이온 성분 및 그 농도를 분석 정량하여, 식 (1) 로 나타내는 수산화 제 4 급 암모늄 및 식 (2) 로 나타내는 제 4 급 암모늄염으로 환산함으로써, 확인할 수 있다. 제 4 급 암모늄 카티온은 액체 크로마토그래피, 또는 이온 크로마토그래피, OH- 이온은 중화 적정, X- 이온은 이온 크로마토그래피로 측정할 수 있다.
(실리콘 에칭액의 제조 방법)
본 발명의 실리콘 에칭액의 제조 방법은 특별히 제한되지 않는다. 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염을 소정 농도가 되도록 물과 혼합하고, 이들 수산화 제 4 급 암모늄과 제 4 급 암모늄염을 물에 용해시키면 된다. 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2) 로 나타내는 제 4 급 암모늄염은, 그대로 사용해도 되고, 각각을 수용액으로서 사용해도 된다. 또, 식 (1) 로 나타내는 수산화 제 4 급 암모늄 또는 식 (2) 로 나타내는 제 4 급 암모늄염의 어느 일방을 수용액으로 하고, 그 수용액에 타방을 직접 그대로 혼합해도 된다.
또, 본 발명의 실리콘 에칭액은, 식 (2) 로 나타내는 제 4 급 암모늄염 대신에, 하기 식 (2-1) 로 나타내는 제 4 급 암모늄 수산화물을 사용하여, 식 (1) 로 나타내는 수산화 제 4 급 암모늄과 식 (2-1) 로 나타내는 제 4 급 암모늄 수산화물을 포함하는 수용액으로 한 후에, 그 수용액에 HX (X 는 식 (2) 에 있어서의 것과 동일한 의미이다.) 로 나타내는 산을 적당량 첨가하는 것에 의해서도 제조할 수 있다.
R5R6R7R8N＋·OH- (2-1)
식 (2-1) 중, R5, R6, R7 및 R8 은, 식 (2) 에 있어서의 것과 동일한 의미이다.
본 발명의 실리콘 에칭액은, 실리콘 기판의 처리 방법에 사용할 수 있다. 본 발명의 다른 실시형태인 실리콘 기판의 처리 방법은, 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 포함하는 실리콘 기판의 처리 방법으로서, 상기 서술한 실리콘 에칭액을 사용하여, 상기 실리콘 재료를 에칭하는 공정을 포함하는, 처리 방법이다. 또한, 실리콘 단결정막, 폴리 실리콘막 및 아모르퍼스 실리콘막을 총칭하여 실리콘막이라고 칭할 수도 있다.
따라서, 상기의 실리콘 에칭액은, 실리콘 디바이스의 제조 방법에 바람직하게 사용할 수도 있다. 본 발명의 다른 실시형태인 실리콘 디바이스의 제조 방법은, 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 갖는 실리콘 디바이스의 제조 방법으로서, 상기 서술한 실리콘 에칭액을 사용하여 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 디바이스의 제조 방법이다.
또, 상기의 실리콘 기판의 처리 방법, 및 실리콘 디바이스의 제조 방법에 있어서의 에칭의 공정에 있어서의 에칭의 방법은, 상기 서술한 실리콘 에칭액을 사용하는 것 이외에는 특별 제한되지 않고, 공지된 방법에 의해 실시할 수 있고, 예를 들어 후술하는 웨트 에칭으로 설명하는 방법을 들 수 있다.
또, 상기의 실리콘 기판의 처리 방법, 및 실리콘 디바이스의 제조 방법은, 에칭하는 공정 이외의 공정, 예를 들어, 에칭하는 대상을 준비하는 공정 등을 가지고 있어도 된다.
또한, 본 명세서에서는, 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막을 총칭하여, 실리콘 재료로 칭한다.
또한, 기판이란 실리콘 디바이스 제조 과정 중의 호칭으로, 본원 명세서에서는 실리콘 기판이라고도 칭한다.
본 발명의 실리콘 에칭액을 사용한 제 1 실시형태에 관련된 기판 처리 방법은,
기판을 수평 자세로 유지하는 기판 유지 공정과,
당해 기판의 중앙부를 지나는, 연직인 회전 축선 둘레에 상기 기판을 회전시키면서, 상기 기판의 주면 (主面) 에 본 발명의 등방성 실리콘 에칭액을 공급하는 처리액 공급 공정을 포함한다.
본 발명의 실리콘 에칭액을 사용한 제 2 실시형태에 관련된 기판 처리 방법은,
복수의 기판을 직립 자세로 유지하는 기판 유지 공정과,
처리조에 저류된 본 발명의 등방성 실리콘 에칭액에 상기 기판을 직립 자세로 침지하는 공정을 포함한다.
본 발명의 바람직한 실시형태에서는, 실리콘 에칭액은, 실리콘 에칭액을 공급하여, 실리콘 기판에 포함되는 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 평활하게 에칭하는 공정을 포함하는 디바이스의 제조에 이용할 수 있다.
상기의 각 실시형태에 관련된 에칭시의 실리콘 에칭액의 온도는, 원하는 에칭 속도, 에칭 후의 실리콘의 형상, 표면 상태, 또는 생산성 등을 고려하여 20 ℃ 이상, 95 ℃ 이하의 범위로부터 적절히 결정하면 되지만, 50 ℃ 이상, 90 ℃ 이하의 범위로 하는 것이 바람직하다.
실리콘 재료의 웨트 에칭은, 피에칭물을 실리콘 에칭액에 침지하는 것이어도 되지만, 실리콘 재료를 실리콘 에칭액에 침지한 후에 정 (正) 전압을 인가하는 양극 산화법 등의 피에칭물에 일정한 전위를 인가하는 전기 화학 에칭법을 채용할 수도 있다.
본 발명에 있어서의 에칭 처리의 대상이 되는 실리콘 재료는, 실리콘 단결정이나, 폴리 실리콘, 또는 아모르퍼스 실리콘 등을 들 수 있다. 이 대상물 중에 에칭 처리의 대상이 아닌 비대상물의 실리콘 산화막, 실리콘 질화막, 혹은 금속막 (예를 들어, 알루미늄 막) 등의 막을 가지고 있어도 된다. 예를 들어, 실리콘 단결정 상에 실리콘 산화막이나, 실리콘 질화막, 나아가서는 금속막을 적층하여 패턴 형상을 제조한 것이나, 나아가서는 그 위에 폴리 실리콘이나 레지스트를 성막, 도포한 것, 알루미늄 등의 금속 부분이 보호막으로 덮여, 실리콘이 패턴 형성된 구조체 등을 들 수 있다.
실시예
이하, 실시예에 의해 본 발명을 더욱 상세하게 설명하지만, 본 발명은 이들의 실시예에 한정되는 것은 아니다.
실시예 1
식 (1) 로 나타내는 수산화 제 4 급 암모늄으로서 테트라메틸암모늄하이드로옥사이드 (TMAH) 를 사용하고, 식 (2) 로 나타내는 제 4 급 암모늄염으로서 데실트리메틸암모늄브로마이드를 사용하고, 나머지가 물인 표 1 에 나타내는 조성의 실리콘 에칭액을 조제하였다.
＜실리콘 단결정 기판의 표면 거침의 평가＞
표 1 에 기재한 액온 (처리 온도) 으로 가열한 실리콘 에칭액에 2 ㎝ × 2 ㎝ 사이즈의 실리콘 단결정 기판 (100 면) 을 10 분간 침지하고, 그 온도에서의 실리콘의 에칭 속도 (R100) 를 측정하였다. 대상인 실리콘 단결정 기판은, 약액에서 자연 산화막을 제거한 것이다. 에칭 속도는, 실리콘 단결정 기판 (100 면) 의 에칭 전과 에칭 후의 실리콘 단결정 기판의 중량을 측정하고, 처리 전후의 중량차로부터 실리콘 단결정 기판의 에칭량을 환산하여, 에칭 시간으로 나눔으로써 구하였다. 동일하게 2 ㎝ × 2 ㎝ 사이즈의 실리콘 단결정 기판 (111 면) 을 120 분간 침지하고, 그 온도에서의 실리콘의 에칭 속도 (R111) 를 측정하고, 실리콘 단결정 기판 (100 면) 과의 에칭 속도비 (R100/R111) 를 구하였다.
또, 약 1 ㎛ 에칭 후의 실리콘 단결정 기판 (100 면) 의 표면 상태를 육안 관찰, 및 전계 방출형 주사 전자 현미경 (FE-SEM) 관찰을 실시하고, 하기의 기준으로 평가하였다. 결과를 표 1 에 나타낸다.
＜실리콘 단결정 기판 (100 면) 의 표면 거침의 평가 기준＞
(육안 관찰 결과)
5···기판 표면에 흰 탁함이 일절 보이지 않고, 또한 경면이다.
3···기판 표면에 매우 미소한 흰 탁함이 보이지만, 경면이다.
1···기판 표면이 완전히 하얗게 탁해져 있지만, 경면은 남아 있다.
0···기판 표면이 완전히 하얗게 탁해져 있고, 또한 격심한 면 거침에 의해 경면이 상실되어 있다.
(FE-SEM 관찰 결과)
관찰 배율 2 만배로 임의의 장소를 3 개 지점 선택하고, 가로세로 50 ㎛ 를 관찰하여, 힐록의 유무를 조사하였다.
5···평가 기판의 전체면에서 힐록이 관찰되지 않는다.
3···평가 기판에 약간 미소한 힐록이 관찰된다.
0···평가 기판 상에 힐록이 다수 관찰된다.
＜실리콘 단결정과 실리콘 산화막, 및 질화 실리콘막의 선택비의 평가＞
표 1 에 기재한 액온 (처리 온도) 으로 가열한 실리콘 에칭액에 2 ㎝ × 2 ㎝ 사이즈의 실리콘 산화막, 및 실리콘 질화막을 성막한 웨이퍼를 10 분간 침지하고, 그 온도에서의 실리콘 산화막, 및 실리콘 질화막의 에칭 속도를 측정하였다. 에칭 속도는, 실리콘 산화막, 및 실리콘 질화막의 에칭 전과 에칭 후의 막 두께를 분광 엘립소미터로 측정하고, 처리 전후의 막 두께차로부터 실리콘 산화막, 및 실리콘 질화막의 에칭량을 환산하고, 에칭 시간으로 나눔으로써 구하였다. 다음으로, 상기한 방법으로 측정한 실리콘 단결정 기판 (100 면) 의 에칭 속도 (R100) 를 사용하여, 실리콘 단결정 기판 (100 면) 과의 에칭 속도비 (R100/실리콘 산화막), (R100/실리콘 질화막) 를 산출하고, 하기의 기준으로 평가하였다. 결과를 표 1 에 나타낸다.
＜실리콘 단결정과 실리콘 산화막, 및 질화 실리콘막의 선택비의 평가 기준＞
실리콘 단결정과 실리콘 산화막의 선택비 (Si (100 면)/SiO2) 의 평가 기준
A : 1000 이상 B : 700 이상 1000 미만 C : 500 이상 700 미만 D : 500 미만
실리콘 단결정과 질화 실리콘막의 선택비 (Si (100 면)/SiN) 의 평가 기준
A : 1000 이상 B : 700 이상 1000 미만 C : 500 이상 700 미만 D : 500 미만
상기 평가에 있어서, B 이상이 양호한 선택성을 나타내고 있다고 하였다. 여기서, 무기 알칼리인 수산화칼륨 (KOH) 의 선택비 (Si (100 면)/SiO2) 는 약 250 으로, 상기의 평가 기준에서는 D 로 분류된다.
실시예 2 ∼ 20
식 (1) 로 나타내는 수산화 제 4 급 암모늄 및 식 (2) 로 나타내는 제 4 급 암모늄염의 종류와 양을 바꾼, 표 1 에 나타내는 조성의 실리콘 에칭액을 사용하여, 표 1 에 나타내는 온도로 에칭한 것 이외에, 실시예 1 과 동일하게 하여 각 특성을 평가하였다. 평가 결과를 표 1 에 나타낸다.
비교예 1 ∼ 5
실리콘 에칭액으로서, 식 (2) 로 나타내는 제 4 급 암모늄염을 함유하지 않는, 표 1 에 나타내는 조성의 실리콘 에칭액을 사용한 것 이외에, 실시예 1 과 동일하게 하여 각 특성을 평가하였다. 결과를 표 1 에 나타낸다.
Figure pct00001

Claims (5)

  1. 하기 식 (1) 로 나타내는 수산화 제 4 급 암모늄, 하기 식 (2) 로 나타내는 제 4 급 암모늄염, 및 물을 포함하고, 또한, 상기 식 (2) 로 나타내는 제 4 급 암모늄염의 농도가 1 질량％ 를 초과하고, 50 질량％ 이하인 것을 특징으로 하는, 실리콘 에칭액.
    R1R2R3R4N＋·OH- (1)
    (식 (1) 중, R1, R2, R3 및 R4 는, 치환기를 가지고 있어도 되는, 알킬기, 아릴기 또는 벤질기이고, 각각 동일한 기여도 되고 상이한 기여도 된다.)
    R5R6R7R8N＋·X- (2)
    (식 (2) 중, R5, R6, R7 및 R8 은, 치환기를 가지고 있어도 되는 탄소수 1 ∼ 16 의 알킬기이고, 각각 동일한 기여도 되고, 상이한 기여도 된다. X 는, 염소 원자, 또는 브롬 원자이다.)
  2. 제 1 항에 있어서,
    상기 식 (1) 로 나타내는 수산화 제 4 급 암모늄의 농도가 0.05 몰/L 이상, 1.1 몰/L 이하인, 실리콘 에칭액.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 식 (2) 로 나타내는 제 4 급 암모늄염의 분자 중의 탄소의 총 수가 4 개 이상, 12 개 이하인, 실리콘 에칭액.
  4. 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 포함하는 실리콘 기판의 처리 방법으로서,
    제 1 항 내지 제 3 항 중 어느 한 항에 기재된 실리콘 에칭액을 사용하여, 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 기판의 처리 방법.
  5. 실리콘 웨이퍼, 실리콘 단결정막, 폴리 실리콘막, 및 아모르퍼스 실리콘막으로 이루어지는 군에서 선택되는 적어도 1 개의 실리콘 재료를 갖는 실리콘 디바이스의 제조 방법으로서,
    제 1 항 내지 제 3 항 중 어느 한 항에 기재된 실리콘 에칭액을 사용하여 상기 실리콘 재료를 에칭하는 공정을 포함하는, 실리콘 디바이스의 제조 방법.
KR1020237005575A 2020-07-31 2021-07-29 실리콘 에칭액, 그리고 그 에칭액을 사용한 실리콘 디바이스의 제조 방법 및 실리콘 기판의 처리 방법 KR20230043139A (ko)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141139A (ja) 2008-12-11 2010-06-24 Shinryo Corp シリコン基板のエッチング液およびシリコン基板の表面加工方法
JP2012227304A (ja) 2011-04-19 2012-11-15 Hayashi Junyaku Kogyo Kk エッチング液組成物およびエッチング方法
JP2019050364A (ja) 2017-08-25 2019-03-28 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー 半導体デバイスの製造中にシリコン−ゲルマニウム／シリコン積層体からシリコン−ゲルマニウム合金に対してシリコンを選択的に除去するためのエッチング液

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000160367A (ja) * 1998-11-24 2000-06-13 Daikin Ind Ltd エッチレートが高速化されたエッチング液
US6627587B2 (en) * 2001-04-19 2003-09-30 Esc Inc. Cleaning compositions
US7166539B2 (en) * 2003-07-22 2007-01-23 Micron Technology, Inc. Wet etching method of removing silicon from a substrate
JP2006059908A (ja) * 2004-08-18 2006-03-02 Mitsubishi Gas Chem Co Inc 洗浄液および洗浄法。
JP2009032815A (ja) * 2007-07-25 2009-02-12 Asahi Kasei Chemicals Corp シリコンウエハーエッチング用苛性ソーダ水溶液
JP5439466B2 (ja) * 2011-12-26 2014-03-12 富士フイルム株式会社 シリコンエッチング方法、これに用いられるシリコンエッチング液、及びそのキット
US10957547B2 (en) * 2015-07-09 2021-03-23 Entegris, Inc. Formulations to selectively etch silicon germanium relative to germanium

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141139A (ja) 2008-12-11 2010-06-24 Shinryo Corp シリコン基板のエッチング液およびシリコン基板の表面加工方法
JP2012227304A (ja) 2011-04-19 2012-11-15 Hayashi Junyaku Kogyo Kk エッチング液組成物およびエッチング方法
JP2019050364A (ja) 2017-08-25 2019-03-28 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー 半導体デバイスの製造中にシリコン−ゲルマニウム／シリコン積層体からシリコン−ゲルマニウム合金に対してシリコンを選択的に除去するためのエッチング液

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