KR20230002704A - 반도체 장치, 및, 반도체 장치의 제조 방법 - Google Patents

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마사히로 후지카와
슈이치 히자
신야 니시무라
겐 이마무라
유키 다키구치
에이지 야규
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Abstract

다이싱 스트리트에 있어서의 반도체막에 균열이 생기는 것을 억제한다. 반도체 장치는, 복수의 보호막의 각각이 형성되는 복수의 소자 영역의 사이를 통과하고, 제 1 축을 따라 연장되는 제 1 다이싱 스트리트와, 복수의 소자 영역의 사이를 통과하고, 또한, 제 2 축을 따라 연장되는 제 2 다이싱 스트리트와, 제 1 다이싱 스트리트와 제 2 다이싱 스트리트의 교차부에 있어서의 반도체막의 상면에 위치하고, 또한, 복수의 소자 영역에는 접촉하지 않는 스톱 아일랜드를 구비한다. X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시킨다.

Description

반도체 장치, 및, 반도체 장치의 제조 방법
본원 명세서에 개시되는 기술은, 반도체 장치, 및, 반도체 장치의 제조 방법에 관한 것이다.
고출력이고 고주파의 트랜지스터로서, 질화 갈륨(GaN)막을 활성층으로서 이용하는 고전자 이동도 트랜지스터(high　electron　mobility　transistor, 즉, HEMT)가 실용화되고 있다.
활성층으로서 GaN을 이용하는 것에 의해 디바이스의 고 내전압화를 실현할 수 있고, 또, HEMT 구조를 이용하는 것으로 디바이스의 저저항화를 실현할 수 있기 때문에, 디바이스에 대전력을 인가할 수 있게 된다.
그러나 그 한편으로, 대전력이 인가되었을 때에 트랜지스터부에 생기는 줄열에 의해, 소자 성능의 저하, 또는, 소자 파괴 등이 문제가 되는 경우가 있다.
통상, 고출력 트랜지스터에는 히트 싱크로 불리는 방열 부재가 실장되지만, 발열 개소는 트랜지스터 중에서도 미소 영역에 한정되기 때문에, 미소 영역인 발열 개소로부터 히트 싱크까지의 열수송이 과제로 된다.
트랜지스터가 형성되어 있는 GaN 박막은, 기재인 SiC(탄화 실리콘) 기판을 사이에 두고 히트 싱크에 접착되어 있다. 근래에는, SiC 대신에, 보다 열전도율이 높은 다이아몬드를 이용하는 구조가 제안되고 있다.
GaN 박막의 기재로서 다이아몬드를 이용하면, GaN 박막의 미소 영역에서 발생한 열이 다이아몬드층을 기재의 연장 방향으로 확산하기 때문에, 넓은 범위의 히트 싱크를 활용하여 방열 작용을 분산시킬 수 있다. 결과적으로, 발열 개소에서의 도달 온도를 저하시킬 수 있다.
GaN 박막의 기재로서 다이아몬드를 이용하는 경우의 HEMT의 형성 방법으로서는, 예를 들어, 이하와 같은 것이 있다.
즉, Si 기판 상 또는 SiC 기판 상에 GaN 박막을 결정 성장시키고, 그 후, GaN 박막의 상면에 절연막을 형성하고, 또한, 전극 형성 공정 등을 거쳐 HEMT 구조를 완성시킨다.
그 후, 상기의 HEMT 구조를 수지층 등에서 봉지하고 나서 지지 기판에 접착하고, 또한, Si 기판 또는 SiC 기판을 제거한다. 그리고, 노출하고 있는 GaN 박막을 고 평활화 처리하는 것에 의해, GaN 박막과 다이아몬드의 접합 처리의 준비를 한다.
그리고, 별도 준비되는 다이아몬드 기판의 표면에 고 평활화 처리를 실시하고, 당해 다이아몬드 기판과 상기의 GaN 박막의 접합(본딩) 처리를 행한다.
또한, 지지 기판을 떼어내는 것에 의해, 다이아몬드 기판을 기재로 하는 GaN 트랜지스터가 완성된다. 그 후, 다이싱 등에 의해 당해 GaN 트랜지스터는 작은 조각으로 개편화되어, 히트 싱크에 접착된다.
상기의 다이싱 시에 생길 수 있는 치핑(chipping)(반도체층의 깨짐 또는 크랙 등)을 기점으로서 절연막이 박리되고, 절연막이 박리되는 부분이 소자 영역에까지 미쳐 소자 불량의 원인이 되는 경우가 있다.
그러한 오작동을 억제하기 위해서는, 다이싱으로 절단되는 다이싱 라인에 따라 형성되는, 다이싱 라인보다 폭이 넓은 영역인 다이싱 스트리트에 있어서, 절연막을 미리 제거해 둘 필요가 있다(예를 들어, 특허문헌 1 또는 특허문헌 2를 참조). 즉, 다이싱 스트리트에서는 절연막이 형성되지 않고, 당해 영역에서는 다이아몬드 기판 상에 GaN 박막만이 형성된 상태로 되고 있다.
[특허문헌 1] 국제 공개 제2014/009997호 [특허문헌 2] 일본특허공개 제2011-138856호 공보
다이싱 스트리트에서는, 트랜지스터의 제작 공정중에 GaN 박막에 가해지는 응력에 기인하여, GaN 박막에 균열이 발생하는 경우가 있다.
본래, GaN 박막은 Si 기판 상 또는 SiC 기판 상에 결정 성장된 단계에서 응력을 내포하고 있는 것이 많지만, 기판과의 밀착력 또는 GaN 박막 상에 더 적층되는 막(예를 들어, 절연막 등)과의 밀착력, 및, 절연막 자체의 탄성률이 높은 경우에는, 상기의 응력을 내포하면서도 GaN 박막에는 균열은 생기지 않는다.
그런데, 상기와 같이 절연막이 제거되는 것에 의해 GaN 박막이 그 상층과의 밀착력이 없어져 있는 상태인 다이싱 스트리트에서는, 상기의 HEMT의 형성 방법과 같이 Si 기판 또는 SiC 기판을 제거하는 공정을 거치는 것에 의해, GaN 박막은 기판과의 밀착력도 없어진다. 그 때문에, 다이싱 스트리트에 있어서의 GaN 박막에는 균열이 생기기 쉽다.
특허문헌 1에는, 다이싱 스트리트의 교차하는 부분에 소자 영역과 중첩하도록 배치된 섬 형상의 응력 완화 수지층을 구비하는 반도체 장치가 개시되어 있다.
특허문헌 1에 의하면, 수지로 이루어지는 응력 완화층은, 개편화된 반도체 칩을 봉지하고 있는 봉지 수지와 반도체 칩 사이에서, 히트 사이클에 기인하는 박리가 생기는 것을 억제할 수 있다.
그러나 특허문헌 1에 의하면, 응력 완화층은 수지층이기 때문에, 일반적으로 탄성률이 낮다. 그 때문에, GaN 박막에 균열이 생기는 경우에는 수지층에도 균열이 유발될 뿐이며, GaN 박막에 생기는 균열을 충분히 억제할 수 없다.
또, 특허문헌 2에는, 다이싱 스트리트의 교차하는 부분에 스토퍼부를 구비하는 반도체 장치가 개시되어 있다.
특허문헌 2에 의하면, 스토퍼부는 디바이스면에 보호 테이프가 첨부된 상태로 디바이스면과는 반대쪽의 면의 연삭 가공을 할 때에, 다이싱 스트리트와 보호 테이프의 접착 불량에 의해 연삭수가 침입하는 것을 억제할 수 있다.
그러나 특허문헌 2에 의하면, 스토퍼부의 X축 투영 치수 및 Y축 투영 치수의 양쪽이 다이싱 스트리트의 X축 투영 치수 및 Y축 투영 치수의 양쪽보다 크다. 그 때문에, 스토퍼부와 소자 영역 사이가, X축 방향 및 Y축 방향의 양쪽에서 좁은 부분이 생긴다. 이러한 스토퍼부와 소자 영역 사이가 좁은 부분은, GaN 박막에 균열을 일으키게 하기 쉽다.
본원 명세서에 개시되는 기술은, 이상에 기재된 바와 같은 문제를 감안하여 이루어진 것이며, 다이싱 스트리트에 있어서의 반도체막에 균열이 생기는 것을 억제하기 위한 기술이다.
본원 명세서에 개시되는 기술의 제 1 태양은, 반도체 장치에 관련하고, 기판의 상면에 형성되는 반도체막과, 상기 반도체막의 상면에 부분적으로 형성되는 복수의 보호막과, 상기 복수의 보호막의 각각이 형성되는 복수의 소자 영역의 사이를 통과하고, 또한, 평면시에 있어서 제 1 축을 따라 연장되는 제 1 다이싱 스트리트와, 상기 복수의 소자 영역의 사이를 통과하고, 또한, 평면시에 있어서 상기 제 1 축과는 교차하는 제 2 축을 따라 연장되는 제 2 다이싱 스트리트와, 상기 제 1 다이싱 스트리트와 상기 제 2 다이싱 스트리트의 교차부에 있어서의 상기 반도체막의 상기 상면에 위치하고, 또한, 상기 복수의 소자 영역에는 접촉하지 않는 스톱 아일랜드를 구비하고, 상기 스톱 아일랜드의 상기 제 1 축에 대한 투영 치수를 X_si로 하고, 상기 스톱 아일랜드의 상기 제 2 축에 대한 투영 치수를 Y_si로 하고, 상기 제 2 다이싱 스트리트의 상기 제 1 축에 대한 투영폭을 X_ds로 하고, 상기 제 1 다이싱 스트리트의 상기 제 2 축에 대한 투영폭을 Y_ds로 하는 경우, X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시킨다.
본원 명세서에 개시되는 기술의 제 2 태양은, 반도체 장치의 제조 방법에 관련하고, 기판의 상면에 반도체막을 형성하고, 상기 반도체막의 상면에 보호막을 형성하고, 상기 보호막을 복수의 소자 영역으로 분리하도록 부분적으로 제거하면서, 평면시에 있어서 제 1 축을 따라 연장되는 제 1 다이싱 스트리트를 형성하고, 상기 보호막을 상기 복수의 소자 영역으로 분리하도록 부분적으로 제거하면서, 평면시에 있어서 상기 제 1 축과는 교차하는 제 2 축을 따라 연장되는 제 2 다이싱 스트리트를 형성하고, 상기 제 1 다이싱 스트리트와 상기 제 2 다이싱 스트리트의 교차부에 있어서의 상기 반도체막의 상기 상면에 위치하고, 또한, 상기 복수의 소자 영역에는 접촉하지 않는 스톱 아일랜드를 형성하고, 상기 스톱 아일랜드의 상기 제 1 축에 대한 투영 치수를 X_si로 하고, 상기 스톱 아일랜드의 상기 제 2 축에 대한 투영 치수를 Y_si로 하고, 상기 제 2 다이싱 스트리트의 상기 제 1 축에 대한 투영폭을 X_ds로 하고, 상기 제 1 다이싱 스트리트의 상기 제 2 축에 대한 투영폭을 Y_ds로 하는 경우, X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시킨다.
본원 명세서에 개시되는 기술의 제 1 태양에 의하면, 스톱 아일랜드를 횡단하도록 다이싱이 행해진 경우여도 보호막의 박리가 소자 영역에 도달하는 것을 억제하면서, 다이싱 스트리트에 있어서의 균열의 신장을 효과적으로 억제할 수 있다.
본원 명세서에 개시되는 기술의 제 2 태양에 의하면, 스톱 아일랜드를 횡단하도록 다이싱이 행해진 경우여도 보호막의 박리가 소자 영역에 도달하는 것을 억제하면서, 다이싱 스트리트에 있어서의 균열의 신장을 효과적으로 억제할 수 있다.
또, 본원 명세서에 개시되는 기술에 관련하는 목적과, 특징과, 국면과, 이점은, 이하에 나타나는 상세한 설명과 첨부 도면에 의해, 더 명백하게 된다.
도 1은 실시의 형태에 관한, 반도체 장치의 구성의 예를 개략적으로 나타내는 상면도이다.
도 2는 도 1에 나타난 구성의 일부를 확대하여 나타내는 도면이다.
도 3은 도 2에 있어서의 A-A＇ 단면의 구성의 예를 개략적으로 나타내는 도면이다.
도 4는 실시의 형태에 관한, GaN 박막의 벽개면에 대해 설명하기 위한 도면이다.
도 5는 다이싱 스트리트에 있어서, GaN 박막의 균열이 진전하는 모습의 예를 나타내는 도면이다.
도 6은 스톱 아일랜드의 형상의 변형과, 대표적인 균열의 진전을 예시하는 도면이다.
도 7은 실시의 형태에 관한, 반도체 장치를 제작하기 위한 공정의 예를 나타내는 흐름도이다.
도 8은 실시의 형태에 관한 GaN-HEMT 칩을 제작하기 위한 공정의 예를 나타내는 흐름도이다.
도 9는 실시의 형태에 관한, 반도체 장치의 구성의 예를 개략적으로 나타내는 상면도이다.
도 10은 도 9에 나타난 구성의 일부를 확대하여 나타내는 도면이다.
도 11은 도 10에 있어서의 B-B＇ 단면의 구성의 예를 개략적으로 나타내는 도면이다.
도 12는 실시의 형태에 관한, 반도체 장치를 제작하기 위한 공정의 예를 나타내는 흐름도이다.
도 13은 도 12의 스텝 ST117에서 배선 보호막이 형성된 상태의 Si 기판의 구성의 예를 개략적으로 나타내는 단면도이다.
도 14는 Si 기판의 상면에, 수지층 등을 거쳐, 유리 지지 기판이 접착된 상태의 구성의 예를 개략적으로 나타내는 단면도이다.
도 15는 GaN 박막의 하면에 GaN계 버퍼층이 노출되어 있는 구성의 예를 개략적으로 나타내는 단면도이다.
도 16은 GaN계 버퍼층에 다이아몬드 기판이 접합된 구성의 예를 개략적으로 나타내는 단면도이다.
이하, 첨부되는 도면을 참조하면서 실시의 형태에 대해 설명한다. 이하의 실시의 형태에서는, 기술의 설명을 위해 상세한 특징 등도 나타나지만, 그것들은 예시이며, 실시의 형태가 실시 가능해지기 위해 그들 모든 것이 반드시 필수의 특징은 아니다.
또, 도면은 개략적으로 나타나는 것이며, 설명의 편의를 위해, 적당히, 구성의 생략, 또는, 구성의 간략화가 도면에 있어서 이루어지는 것이다. 또, 다른 도면에 각각 나타나는 구성 등의 크기 및 위치의 상호 관계는, 반드시 정확하게 기재되는 것은 아니고, 적당히 변경될 수 있는 것이다. 또, 단면도가 아닌 평면도 등의 도면에 있어서도, 실시의 형태의 내용을 이해하는 것을 용이하게 하기 위해서, 해칭이 부가되는 경우가 있다.
또, 이하에 나타나는 설명에서는, 동일한 구성 요소에는 같은 부호를 붙여 도시하고, 그러한 명칭과 기능에 대해서도 마찬가지인 것으로 한다. 따라서, 그들에 대한 상세한 설명을, 중복을 피하기 위해 생략하는 경우가 있다.
또, 이하에 기재되는 설명에 있어서, 어느 구성 요소를 「구비한다」, 「포함한다」 또는 「갖는다」 등으로 기재되는 경우, 특별히 지정하지 않는 한은, 다른 구성 요소의 존재를 제외하는 배타적인 표현은 아니다.
또, 이하에 기재되는 설명에 있어서, 「제 1」 또는 「제 2」 등의 서수가 이용되는 경우가 있어도, 이러한 용어는, 실시의 형태의 내용을 이해하는 것을 용이하게 하기 위해서 편의상 이용되는 것이며, 이러한 서수에 의해 생길 수 있는 순서 등에 한정되는 것은 아니다.
또, 이하에 기재되는 설명에 있어서의, 상대적 또는 절대적인 위치 관계를 나타내는 표현, 예를 들어, 「한 방향으로」, 「한 방향에 따라」, 「평행」, 「직교」, 「중심」, 「동심」 또는 「동축」 등은, 특별히 지정하지 않는 한은, 그 위치 관계를 엄밀하게 나타내는 경우, 및, 공차(公差) 또는 동일한 정도의 기능이 얻어지는 범위에 있어서 각도 또는 거리가 변위하고 있는 경우를 포함하는 것으로 한다.
또, 이하에 기재되는 설명에 있어서, 동일한 상태인 것을 나타내는 표현, 예를 들어, 「동일」, 「같다」, 「균일」 또는 「균질」 등은, 특별히 지정하지 않는 한은, 엄밀하게 동일한 상태인 것을 나타내는 경우, 및, 공차 또는 동일한 정도의 기능이 얻어지는 범위에 있어서 차이가 생기고 있는 경우를 포함하는 것으로 한다.
또, 이하에 기재되는 설명에 있어서, 「위」, 「아래」, 「왼쪽」, 「오른쪽」, 「옆」, 「바닥」, 「겉」 또는 「뒤」 등의 특정의 위치 또는 방향을 의미하는 용어가 이용되는 경우가 있어도, 이러한 용어는, 실시의 형태의 내용을 이해하는 것을 용이하게 하기 위해서 편의상 이용되는 것이며, 실제로 실시될 때의 위치 또는 방향과는 관계없는 것이다.
또, 이하에 기재되는 설명에 있어서, 「…의 상면」 또는 「…의 하면」 등이라고 기재되는 경우, 대상으로 되는 구성 요소의 상면 자체 또는 하면 자체에 부가하여, 대상으로 되는 구성 요소의 상면 또는 하면에 다른 구성 요소가 형성된 상태도 포함하는 것으로 한다. 즉, 예를 들어, 「갑의 상면에 설치되는 을」이라고 기재되는 경우, 갑과 을 사이에 다른 구성 요소 「병」이 개재하는 것을 방해하는 것은 아니다.
또, 이하에 기재되는 설명에 있어서, 형상을 나타내는 표현, 예를 들어, 「사각형 형상」 또는 「원통 형상」 등은, 특별히 지정하지 않는 한은, 엄밀하게 그 형상인 것을 나타내는 경우, 및, 공차 또는 동일한 정도의 기능이 얻어지는 범위에 있어서 요철 또는 챔퍼(chamfer) 등이 형성되어 있는 경우를 포함하는 것으로 한다.
＜제 1 실시의 형태＞
이하, 본 실시의 형태에 관한 반도체 장치, 및, 반도체 장치의 제조 방법에 대해 설명한다.
고출력 동작 및 고주파수 동작이 가능한 트랜지스터로서 실용화되고 있는 고전자 이동도 트랜지스터(HEMT)에서는, 활성층으로서 질화 갈륨(GaN)을 이용하는 것으로 고 내전압을 실현할 수 있고, 또, HEMT 구조를 이용하는 것으로 저저항을 실현할 수 있다.
그러나, GaN을 이용하여 판 형상의 단결정 기판을 제조하는 것이 어렵기 때문에, 이종 기판, 예를 들어, 탄화 실리콘(SiC) 기판, 실리콘(Si) 기판 또는 사파이어(Al2O3) 기판 등의 상면에 GaN 박막을 이질 에피택셜 성장시킨 것을 이용한다.
여기서, GaN과 기판은 각각의 결정의 격자 정수가 다르기 때문에, 격자 정수차를 완화하는 버퍼층을 사이에 두는 경우라 하더라도, GaN 박막 내에 응력이 잔존한다.
또한, GaN 박막과 기판은 선팽창 계수가 다르기 때문에, 예를 들어 1000℃을 넘는 고온에서 GaN 박막을 이질 에피택셜 성장시킨 기판을 실온으로 강온하면, GaN 박막 내의 잔류 응력이 더 축적한다. 당해 잔류 응력은, 트랜지스터의 제작 공정중에 GaN 박막에 균열이 생기는 원인이 된다.
GaN 박막에 균열이 생기기 쉬워지는 원인은, 그 밖에도 있다. GaN은, 우르츠광형(wurtzite)의 결정 구조를 갖고, 또한, 기판의 상면에는 (0001) 면이 나타나도록 성장한다. 이 경우, 결정의 벽개면은, 서로 120도의 각도를 이루는 3면이, 각각 기판의 상면에 직교하여 존재한다. 즉, GaN 박막은, 서로 120도의 각도를 이루는 3 방향으로 균열이 생기기 쉽다.
상기와 같이, GaN과 기판의 격자 정수차 또는 선팽창계차 등의 원인으로 GaN 박막의 일부에 균열이 생기면, 그것을 기점으로서 상기의 3 방향 중 어느 하나에 균열이 진전해버린다.
GaN 박막에 균열이 생기기 쉬워지는 원인은, 그 밖에도 있다. 트랜지스터의 제작 공정에는, GaN 박막의 상면에 질화 실리콘(SiN) 등의 보호막을 적층하고, 또한, 부분적으로 당해 보호막을 제거하는 공정 등이 포함된다.
이 때에 보호막이 응력을 내포하고 있으면, 보호막이 제거된 부분의 GaN 박막에 응력이 가해지고, GaN 박막에 균열이 생기기 쉬워진다.
일반적으로, HEMT 등의 반도체 장치는, 4인치 등의 원형 기판에 수mm각 정도의 사각형의 소자 영역이 종횡으로 복수 배열된 상태로 제작된 후, 다이싱 블레이드 등으로 소자 영역마다 절단된다.
이 때, 다이싱으로 절단되는 절단 예정 개소(다이싱 라인에 따르는, 다이싱 라인보다 폭이 넓은 영역)는 다이싱 스트리트로 불린다. 다이싱 스트리트는, 다이싱이 행해지기 전에 미리 보호막이 제거되는 영역이며, 다이싱 스트리트가 형성되는 것에 의해, 다이싱 시에 생길 수 있는 치핑을 기점으로서 보호막이 박리되는 것이 억제된다.
SiN 등의 보호막은 반응성 이온 에칭(reactive ion etching, 즉, RIE)법으로 제거 가능하지만, GaN 박막은 RIE법에 의한 패터닝이 어렵기 때문에, 다이싱 스트리트에 있어서도 제거되지 않는다. 따라서, 다이싱 스트리트에 있어서의 GaN 박막이, 인접하는 비스트리트부(즉, 소자 영역)의 보호막의 응력의 영향을 받게 되어, GaN 박막에 균열이 생기는 경우가 있다. 다이싱 스트리트의 폭이 좁은 경우에는, GaN 박막에 균열이 더 생기기 쉬워진다.
＜반도체 장치의 구성에 대해＞
이하에, 본 실시의 형태에 관한 반도체 장치에 대해, 도면을 참조하여 설명한다.
도 1은, 본 실시의 형태에 관한 반도체 장치의 구성의 예를 개략적으로 나타내는 상면도이다. 또, 도 2는, 도 1에 나타난 구성의 일부를 확대하여 나타내는 도면이다.
도 1에 예가 도시되는 바와 같이, 반도체 장치(1)는, 예를 들어 4인치의 SiC 기판의 상면에 GaN 박막(2)이 형성되어 있다. 그리고, SiC 기판의 상면에, 평면으로 보아 사각형 형상의 소자 영역(3)이 X축 및 Y축에 따라 종횡으로 복수개 배열되어 있다.
또, 도 2에 예가 도시되는 바와 같이, 세로 방향(Y축 방향)으로 인접하는 소자 영역(3) 사이에는, X축을 따라 연장되는 X축 방향 다이싱 스트리트(5)가 배치된다. 또, 가로 방향(X축 방향)으로 인접하는 소자 영역(3) 사이에는, Y축을 따라 연장되는 Y축 방향 다이싱 스트리트(6)가 배치된다. 또, X축 방향 다이싱 스트리트(5)와 Y축 방향 다이싱 스트리트(6)의 교점에는, SiN막 등으로 구성되는 이간 영역인 스톱 아일랜드(4)가 배치된다.
여기서, X축 방향 다이싱 스트리트(5)의 Y축 투영 치수(7)를 Y_ds로 하고, Y축 방향 다이싱 스트리트(6)의 X축 투영 치수(8)를 X_ds로 하고, 스톱 아일랜드(4)의 Y축 투영 치수(9)를 Y_si로 하고, 스톱 아일랜드(4)의 X축 투영 치수(10)를 X_si로 하면, 이하의 관계가 성립된다.
Figure pct00001
또, 도 2에 예가 도시되는 바와 같이, 스톱 아일랜드(4)는 소자 영역(3)과 분리되어 있다. 이러한 관계의 의의는 후술한다.
도 3은, 도 2에 있어서의 A-A＇ 단면의 구성의 예를 개략적으로 나타내는 도면이다. 도 3에 예가 도시되는 바와 같이, SiC 기판(11)의 상면에 GaN 박막(2)이 적층되어 있고, 또한, GaN 박막(2)의 상면의 일부(소자 영역에 대응)에, SiN으로 이루어지는 보호막(12)이 복수 형성되어 있다.
인접하는 보호막(12)끼리의 사이에는, 스톱 아일랜드(4)가 배치되어 있다. 스톱 아일랜드(4)와 각각의 보호막(12) 사이에는, 다이싱 스트리트(13)가 형성되어 있다.
또, SiC 기판(11)과 GaN 박막(2) 사이에는, 버퍼층이 형성되어도 좋다. 또, 소자 영역에는, 보호막(12) 이외에 전극이 배치되어 있어도 좋다. 또, 보호막(12)은, 복수 종류의 재료가 적층되어 형성되는 것이어도 좋다.
이하에, 스톱 아일랜드의 의의, 및, 다이싱 스트리트의 치수와 스톱 아일랜드의 치수의 대소 관계의 의의에 대해 설명한다.
도 4는, 본 실시의 형태에 관한 GaN 박막(2)의 벽개면에 대해 설명하기 위한 도면이다. GaN 박막(2)은, 우르츠광 구조의 결정 구조를 갖고, 또한, 성장면이 (0001)면이 되도록 성장되고 있다. 그 때문에, 도 4에 예가 도시되는 바와 같이, 서로 120도의 각을 이루는 벽개면(14)(1-100), 벽개면(15)(01-10) 및 벽개면(16)(-1010)에서 균열이 생기기 쉽다.
특히, SiC 기판의 상면에서의 GaN 박막 성장 등의 이종 기판의 상면에서의 막 성장에서는, 격자 정수차에 기인하는 막 응력이 잔존하고 있는 기판이, 트랜지스터의 제작 공정 등에 있어서의 열 공정을 거치면, GaN 박막(2)에 균열이 발생하는 경우가 있다. 그리고, 당해 균열이 발생한 개소를 기점으로서, 벽개면을 따라 균열이 기판의 단부에까지 진전하는 경우가 있다. 트랜지스터의 제작 공정에 있어서의 열 공정이란, 예를 들어, 전극의 소결 공정, 또는, 보호막(12)의 성막 공정 등이다. GaN 박막(2)에 균열이 발생하면, 당해 균열의 근방에서 GaN 박막(2)이 기판으로부터 박리하는 경우가 있고, GaN 박막(2)과 기판의 박리가 소자 영역에까지 진전하면, 트랜지스터의 동작 불량이 생기는 경우가 있다.
또한, SiC 기판의 상면에서의 GaN 박막 성장 등의, 기판의 선팽창 계수와 기판의 상면에 형성되는 박막의 선팽창 계수가 다른 경우, 기판이 트랜지스터의 제작 공정에 있어서의 열 공정을 거치면, 기판의 단부에서 GaN 박막(2)에 균열이 생기는 경우가 있다. 그리고, 당해 균열이 발생한 개소를 기점으로서, 벽개면을 따라 균열이 기판의 중앙부로부터 기판의 반대쪽의 단부까지 진전하는 경우가 있다.
한편, GaN 박막(2)의 상면에 보호막(12)으로서 SiN가 성막되어 있으면, GaN 박막(2)의 균열의 진전을 억제하는 효과가 있다. 보호막(12)으로서의 SiN막은, 예를 들어, 스퍼터법 또는 플라스마 화학 기상 퇴적(chemical vapor deposition, 즉, CVD)법 등으로 형성되는 비정질이며, 명확한 벽개면을 갖지 않기 때문에, 벽개면을 갖는 박막 결정의 상면에 형성하면, 벽개에 기인하는 균열의 진전을 억제할 수 있다.
그러나, 반도체 장치에서는, 예를 들어 도 2에 예가 도시된 바와 같이, 다이싱 스트리트에 대응하는 부분의 SiN막은 미리 제거되고 있다. 이것은, 기판을 다이싱할 때에 생길 수 있는 치핑 등을 기점으로서 SiN막이 박리되는 것을 억제하기 위한 것이다. 당해 박리가 소자 영역까지 진전하면, 트랜지스터의 동작 불량이 생기는 경우가 있다.
결과적으로, SiN막이 형성되어 있는 소자 영역에서는 GaN 박막(2)의 균열의 진전이 억제되지만, 다이싱 스트리트에 대응하는 부분에서는 GaN 박막(2)의 균열의 진전이 억제되지 않게 된다.
도 5는, 다이싱 스트리트에 있어서, GaN 박막(2)의 균열(17)이 진전하는 모습의 예를 나타내는 도면이다. 도 5에 나타나는 예에서는, Y축 방향 다이싱 스트리트(6)가 연장되는 방향이 GaN 박막(2)의 벽개면(1-100)의 방향과 일치하는(즉, 평행인) 경우, Y축 방향 다이싱 스트리트(6)에 있어서 GaN 박막(2)의 균열(17)이 진전한다. 한편, X축 방향 다이싱 스트리트(5)가 연장되는 방향은 GaN 박막(2)의 벽개면의 방향과는 일치하지 않기 때문에, GaN 박막(2)의 균열(17)은 진전하기 어렵다.
그래서 발명자들은, Y축 방향 다이싱 스트리트(6)에 있어서의 GaN 박막(2)의 균열(17)이 진전하는 것을 억제하기 위해서, 다이싱 스트리트 내에 스톱 아일랜드를 마련하는 구조를 고안했다. 스톱 아일랜드는, SiN막으로 구성되어 있기 때문에, 상기와 같은 이유로 GaN 박막(2)의 균열(17)이 진전하는 것을 억제할 수 있다.
도 6은, 스톱 아일랜드의 형상의 변형과, 대표적인 균열의 진전을 예시하는 도면이다. 도 6에 예가 도시되는 바와 같이, Y축 방향 다이싱 스트리트(6)에 있어서의 X축 방향 다이싱 스트리트(5)와의 교차부 이외의 개소에 배치된 스톱 아일랜드(18), 및, Y축 방향 다이싱 스트리트(6)와 X축 방향 다이싱 스트리트(5)의 교차부에 배치된 스톱 아일랜드(19)는, 균열(20)이 이러한 스톱 아일랜드에 도달한 시점에서 그 진전을 정지시키는 것을 알았다. 이것에 의해, 균열(20)과 같은 균열이 진전하는 것에 의해 트랜지스터의 동작 불량이 생기는 것을 억제할 수 있다.
한편, 스톱 아일랜드(18) 및 스톱 아일랜드(19)가 배치되어 있음에도 불구하고, 균열(21)과 같이, 이러한 스톱 아일랜드를 피하도록 진전하는 균열이 존재하는 것도 알았다. 이러한 균열(21)을 상세하게 관찰하면, 스톱 아일랜드(18) 및 스톱 아일랜드(19)와, 각각의 측방향(도 6에 있어서의 X의 정방향)으로 인접하는 소자 영역(3)에 대응하여 형성되는 SiN막의 사이의 좁은 경로를 균열(21)이 진전하고 있는 것을 알았다. 또, 소자 영역(3)에 대응하여 형성되는 SiN막이 인장 응력을 내포하고 있는 경우, 스톱 아일랜드와 소자 영역(3) 사이에 Y축 방향으로 좁은 폭을 갖는 공극이 존재하면, 당해 공극에 위치하는 GaN 박막(2)이 Y축 방향으로 진전하는 균열의 기점이 되기 쉽다고 생각된다.
이것에 대해, Y축 방향 다이싱 스트리트(6)와 X축 방향 다이싱 스트리트(5)의 교차부의 GaN 박막(2)의 상면에 배치되는 스톱 아일랜드(4)는, 균열(22)이 스톱 아일랜드(4)에 도달한 시점에서 그 진전을 정지시킬 뿐만 아니라, 균열(22)이 스톱 아일랜드(4)를 돌아 Y축 방향으로 더 진전하는 것도 억제한다.
스톱 아일랜드(4)의 X축 투영 치수 X_si는, Y축 방향 다이싱 스트리트(6)의 X축 투영 치수 X_ds보다 크다. 그 때문에, 균열(22)이 Y축 방향으로 직선적으로 진전할 수 있는 경로가 없어지고, 확실히 한 소자의 사이에 균열(22)이 진전하는 것을 정지시킬 수 있다.
여기서 주의해야 할 것은, 스톱 아일랜드(4)와 소자 영역(3) 사이에 Y축 방향으로 연장되는 좁은 공극이 생기지 않도록 하는 것이 필요하다. 즉, 스톱 아일랜드(4)의 Y축 투영 치수 Y_si가 X축 방향 다이싱 스트리트(5)의 Y축 투영 치수 Y_ds보다 작은 것이 필요하다.
＜반도체 장치의 제조 방법에 대하여＞
다음에, 본 실시의 형태에 관한 반도체 장치의 제조 방법에 대하여, 도 3, 도 7을 참조하면서 설명한다. 여기서, 도 7은, 본 실시의 형태에 관한 반도체 장치를 제작하기 위한 공정의 예를 나타내는 흐름도이다.
우선, 도 3과 같이 SiC 기판(11)을 준비한다(도 7의 스텝 ST11). SiC 기판(11)은, 4H 구조의 반 절연성인 것을 이용하고, 치수는 4인치인 것으로 한다.
다음에, SiC 기판(11)의 상면에 GaN 박막(2)을 형성한다(도 7의 스텝 ST12). SiC 기판(11)의 상면에, SiC와는 조성이 다른 버퍼층을 1층 또는 복수층 형성하고, 그 후, GaN 박막(2)(GaN층), 또 AlGaN층을, 그 순서로 연속적으로 에피택셜 성장시킨다.
버퍼층은, SiC 기판(11)과 GaN 박막(2)의 격자 부정합을 완화시키기 위해, 또, GaN 박막(2)이 내포하는 응력을 완화시키기 위해, 그 조성비 또는 막 두께 등이 조정되고 있다.
AlGaN층은, GaN 박막(2)의 상면에 연속적으로 에피택셜 성장되는 것으로, AlGaN의 자발 분극 효과와 피에조 분극 효과에 의해, GaN 박막(2) 내의, GaN 박막(2)과 AlGaN층의 경계면 부근에 2차원 전자 가스로 불리는 고농도의 전자층을 발생시킨다. 이 전자층은, 불순물 첨가에 의해 형성되는 전자층과는 달리, 전자가 이온 산란을 받기 어렵고, 매우 높은 전자 이동도를 나타낸다.
또, AlGaN층의 더 상면에, AlGaN층과는 조성이 다른 캡층이 연속적으로 에피택셜 성장되는 경우가 있어도 좋고, GaN 박막(2)의 일부에, 예를 들어 Fe(철) 또는 C(탄소) 등의 불순물이 첨가된 층이 사이에 있는 경우가 있어도 좋다. 이와 같이 하여, SiC 기판(11)의 상면에 GaN 박막(2)이 형성된다.
다음에, 보호막(12)을 형성한다(도 7의 스텝 ST13). 구체적으로는, 최상막의 AlGaN층 또는 캡층의 상면에, 보호막(12)으로서 SiN막을 성막한다. 보호막(12)의 성막 방법은, 예를 들어, 플라스마 CVD법, CAT-CVD법, 또는, 스퍼터법 등을 이용할 수 있다.
다음에, 전극을 형성한다(도 7의 스텝 ST14). 구체적으로는, 도 7의 스텝 ST13에서 형성된 보호막(12) 중, 게이트 전극, 소스 전극 및 드레인 전극이 형성될 예정인 영역을 RIE법 등으로 개구하고, 또한, 스퍼터법과 리프트오프법 등을 조합하여 각각의 전극을 형성한다.
소스 전극 및 드레인 전극은, GaN 박막(2)과 오믹 접촉시키기 때문에, 상기의 성막 후에 열처리를 하는 경우가 있다. 또, 필요에 따라서, 각각의 전극을 형성하기 전에, 각각의 전극이 형성될 예정인 영역에 이온 주입하는 것에 의해, GaN 박막(2)에 불순물을 첨가하는 경우가 있다. 한편, 게이트 전극은, 세선화, 및, GaN 박막(2)에 가해지는 전계 분포를 조정하기 위한 단면 형상의 조정이 필요하기 때문에, 상기의 보호막(12)의 개구와 함께, 복수의 레지스트 공정을 조합하여 형성한다.
도 7의 스텝 ST14에서, 전극이 형성될 예정인 영역에 대응하는 보호막(12)에 개구를 형성할 때에, 다이싱 스트리트도 동시에 개구하여, AlGaN층 또는 캡층을 노출하게 한다. 또한, X축 방향 다이싱 스트리트(5)와 Y축 방향 다이싱 스트리트(6)의 교차부에는, 스톱 아일랜드(4)에 대응하는 위치의 보호막(12)을 잔존시킨다. 또, 스톱 아일랜드(4)의 형상은, 도 2 등에서 도시된 것과 동일하다.
여기서, 보호막(12)이 인장 응력을 내포하고 있는 경우, 다이싱 스트리트를 개구한 시점에서 잔존하고 있는 보호막(12)이 다이싱 스트리트에 있어서의 GaN 박막(2)을 끌어당기기 때문에, GaN 박막(2)에 균열이 생기는 경우가 있다. 그러나, 이러한 경우라 하더라도, 스톱 아일랜드(4)가 배치되어 있는 것에 의해, 당해 균열의 진전은 충분히 억제된다.
다음에, 게이트 보호막을 형성한다(도 7의 스텝 ST15). 게이트 전극은, 미세 선폭이며, 또한, 단면 형상이 특수하다. 그 때문에, 당해 게이트 전극을 보호하는 게이트 보호막으로서 SiN막을 성막한다. 게이트 보호막의 성막 방법은, 예를 들어, 플라스마 CVD법, CAT-CVD법 또는 스퍼터법 등을 이용할 수 있다.
다음에, 배선 전극을 형성한다(도 7의 스텝 ST16). 도 7의 스텝 ST15에서 형성된 게이트 보호막 중, 게이트 전극의 접속부, 소스 전극의 접속부, 및, 드레인 전극의 접속부를 RIE법 등으로 개구한다. 그리고, 스퍼터법과 리프트오프법 등을 조합하여 배선 전극을 형성한다.
도 7의 스텝 ST16에서 각각의 전극의 접속부에 대응하는 게이트 보호막을 개구할 때에, 대응하는 위치의 다이싱 스트리트도 동시에 개구한다. 또한, X축 방향 다이싱 스트리트(5)와 Y축 방향 다이싱 스트리트(6)의 교차부에는, 스톱 아일랜드(4)에 대응하는 위치의 게이트 보호막을 잔존시킨다. 또, 스톱 아일랜드(4)의 형상은, 도 2 등에 나타난 것과 마찬가지이다.
여기서, 게이트 보호막이 인장 응력을 내포하고 있는 경우, 다이싱 스트리트를 개구한 시점에서 잔존하고 있는 보호막(12)이 다이싱 스트리트에 있어서의 GaN 박막(2)을 끌어당기기 때문에, GaN 박막(2)에 균열이 생기는 경우가 있다. 그러나, 이러한 경우라 하더라도, 스톱 아일랜드(4)가 배치되어 있는 것에 의해, 당해 균열의 진전은 충분히 억제된다.
다음에, 배선 보호막을 형성한다(도 7의 스텝 ST17). 구체적으로는, 소자 전체를 보호하기 위해서 SiN막을 성막한다. SiN막의 성막 방법으로서는, 예를 들어, 플라스마 CVD법, CAT-CVD법 또는 스퍼터법 등을 이용할 수 있다.
도 7의 스텝 ST17에서 형성된 배선 보호막 중, 전극 패드에 대응하는 영역을 RIE법 등으로 개구하는 것과 동시에, 다이싱 스트리트도 개구한다. 또한, X축 방향 다이싱 스트리트(5)와 Y축 방향 다이싱 스트리트(6)의 교차부에는, 스톱 아일랜드(4)에 대응하는 위치의 배선 보호막을 잔존시킨다. 또, 스톱 아일랜드(4)의 형상은, 도 2 등에서 나타난 것과 마찬가지이다.
여기서, 배선 보호막이 인장 응력을 내포하고 있는 경우, 다이싱 스트리트를 개구한 시점에서 잔존하고 있는 보호막(12)이 다이싱 스트리트에 있어서의 GaN 박막(2)을 끌어당기기 때문에, GaN 박막(2)에 균열이 생기는 경우가 있다. 그러나, 이러한 경우라 하더라도, 스톱 아일랜드(4)가 배치되어 있는 것에 의해, 당해 균열의 진전은 충분히 억제된다.
도 7에 예가 나타난 플로우에서는, 보호막(12), 게이트 보호막 및 배선 보호막을 형성하고 있고, 스톱 아일랜드(4)에는, 이들 3층이 적층되어 있다. 그러나, 이들 3층 중 어느 2층, 또는 어느 1층이 스톱 아일랜드(4)의 상면에 형성되어 있어도 좋고, 한편으로, 이들 3층 이외에 층 구조가 더 추가되어 있어도 좋다.
또, 도 7의 스텝 ST16에서 배선 전극을 형성할 때에, 배선 저항을 낮추기 위해, 스퍼터법에 부가하여 도금에 의한 전극 후막화(厚膜化)를 실시해도 좋다. 또한, 전극 라우팅의 형편상, 전극을 입체 교차시킬 필요가 있는 경우에는, 희생층을 이용하여 공중 배선 공정을 실시해도 좋고, 층간 절연막을 사이에 두는 3차원 배선 공정을 실시해도 좋다.
이와 같이, 도 7의 스텝 ST11로부터 스텝 ST17까지를 실시하는 것으로, 본 실시의 형태에 관한 반도체 장치가 완성된다(도 7의 스텝 ST18).
＜GaN-HEMT 칩의 제조 방법에 대해＞
다음에, 본 실시의 형태에 관한 반도체 장치로부터, GaN-HEMT 칩을 제작하는 제조 방법에 대해, 도 8을 참조하면서 설명한다. 여기서, 도 8은, 본 실시의 형태에 관한 GaN-HEMT 칩을 제작하기 위한 공정의 예를 나타내는 흐름도이다.
우선, 도 7의 스텝 ST11로부터 스텝 ST18까지의 공정에 의해 제조된 반도체 장치를 준비한다(도 8의 스텝 ST21).
다음에, 이면 구조를 형성한다(도 8의 스텝 ST22). 여기에서는 상세한 설명은 생략되지만, 본 공정에는, 반도체 장치의 디바이스면측과 별도 준비된 지지 기판을 왁스 등을 이용하여 가접착하는 공정과, 반도체 장치의 디바이스면과는 반대쪽의 면인 이면에 위치하는 SiC 기판(11)을 박막화하기 위한 가공, 및, VIA 홀(즉, 기판 관통공)을 형성하기 위한 가공을 행하는 공정과, 이면에 전극을 형성하는 공정과, 왁스를 용해하는 것에 의해 반도체 장치의 디바이스면으로부터 지지 기판을 떼어내는 공정을 포함한다.
다음에, 다이싱에 의해 반도체 장치를 개편화한다(도 8의 스텝 ST23). 도 8의 스텝 ST22까지로 이면 구조의 형성이 완료하고 있는 반도체 장치의 이면(즉, SiC 기판(11)의 하면)에, 보호 테이프(예를 들어, 다이싱테이프)를 붙인다. 그리고, 회전칼(예를 들어, 다이싱 블레이드) 또는 레이저 등으로 소자 영역(3)마다의 사각형 형상으로 절단한다.
이 때, 도 8의 스텝 ST23에서 절단될 예정인 개소는, 도 7의 스텝 ST14, 도 7의 스텝 ST16 및 도 7의 스텝 ST17에서 나타낸 바와 같이, 대응하는 위치의 보호막이 다이싱 스트리트를 개구하기 위해서 제거되고 있기 때문에, 절단시에 생기는 기판의 미소한 깨짐(치핑(chipping))에 영향을 받는 보호막은 충분히 억제된다.
다만, 다이싱 스트리트에도 일부, 스톱 아일랜드(4)로서 보호막이 잔존하고 있기 때문에, 스톱 아일랜드(4)를 절단했을 때에 막 박리가 생기는 경우가 있다. 그러나, 스톱 아일랜드(4)는 소자 영역(3)의 보호막(12)과 분리되어 있기 때문에, 막 박리가 소자 영역(3)까지 확대하는 것은 충분히 억제된다. 따라서, 소자의 수율에 대한 영향은 충분히 작다.
이와 같이, 도 8의 스텝 ST21로부터 스텝 ST23까지 실시하는 것에 의해, 본 실시의 형태에 관한 반도체 장치로부터, GaN-HEMT 칩이 완성된다(도 8의 스텝 ST24).
＜제 2 실시의 형태＞
본 실시의 형태에 관한 반도체 장치, 및, 반도체 장치의 제조 방법에 대해 설명한다. 또, 이하의 설명에 있어서는, 이상에 기재된 실시의 형태에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 부호를 붙여 도시하고, 그 상세한 설명에 대해서는 적당히 생략하는 것으로 한다.
제 1 실시의 형태에서 설명된 바와 같이, 고출력 동작 가능하고, 또한, 고주파수 동작 가능한 트랜지스터로서 실용화되고 있는 고전자 이동도 트랜지스터(HEMT)에서는, 활성층으로서 질화 갈륨(GaN)을 이용하는 것으로 고 내전압을 실현할 수 있고, 또, HEMT 구조를 이용하는 것으로 저저항을 실현할 수 있다.
그러나, 고전압을 인가하는 것에 의해 고출력을 얻으려고 하면, 소자로부터의 발열량이 방대하게 되고, 소자의 전기 특성의 저하, 또, 소자의 신뢰성의 저하를 초래한다. 그 때문에, 소자의 허용 능력보다 작은 출력 조건으로 구동할 수 밖에 없었다. 그래서, 고출력으로 소자를 구동하기 위해서, 발열에 기인하는 소자의 온도 상승을 억제하는 것이 요구되고 있다.
HEMT 구조에서는, 반도체 장치 내의 각각의 장소에 따라 발열량에 큰 차이가 있다. 특히, GaN 박막(2)의 상면 중, 가장 큰 전계가 가해지는 게이트 전극 근방의 미소 영역에 있어서, 가장 발열 밀도가 높아진다.
GaN-HEMT 칩은, 그 이면이 히트 싱크에 접착되어 있어 이면 전면에서 방열 가능한 구조로 되어 있지만, GaN-HEMT 칩에 이용되는 기판의 열전도율의 제약에 의해, 미소 영역에 있어서 생기는 열이 이면 전면에 확산되어 있지 않다.
그래서, 본 실시의 형태에서는, GaN-HEMT 칩에 이용하는 기판으로서, 현 상태의 SiC 기판보다 열전도율이 높은 다이아몬드 기판을 이용한다. 다이아몬드 기판을 GaN-HEMT 칩의 기판으로서 이용하는 경우, 반도체 장치의 구성은 제 1 실시의 형태와 유사하지만, 제작 플로우는 제 1 실시의 형태와는 다른 것이 된다. 이 때, 제 1 실시의 형태와는 다른 공정에 있어서 GaN 박막(2)에 균열이 생기기 쉬워지기 때문에, 당해 균열의 발생을 억제하기 위해서, 다이싱 스트리트에 있어서의 스톱 아일랜드를 마련하는 구성이 효과적이다.
＜반도체 장치의 구성에 대해＞
이하에, 본 실시의 형태에 관한 반도체 장치에 대해, 도면을 참조하여 설명한다.
도 9는, 본 실시의 형태에 관한 반도체 장치의 구성의 예를 개략적으로 나타내는 상면도이다. 또, 도 10은, 도 9에 나타난 구성의 일부를 확대하여 나타내는 도면이다.
도 9에 예가 도시되는 바와 같이, 반도체 장치(31)는, 예를 들어 4인치의 다이아몬드 기판의 상면에 GaN 박막(32)이 형성되어 있다. 그리고, 다이아몬드 기판의 상면에, 평면으로 보아 사각형 형상의 소자 영역(33)이 X축 및 Y축에 따라 종횡으로 복수개 배열되어 있다.
또, 도 10에 예가 도시되는 바와 같이, 세로 방향(Y축 방향)으로 인접하는 소자 영역(33) 간에는 X축 방향 다이싱 스트리트(35)가 배치되고, 가로 방향(X축 방향)으로 인접하는 소자 영역(33) 간에는 Y축 방향 다이싱 스트리트(36)가 배치된다. 또, X축 방향 다이싱 스트리트(35)와 Y축 방향 다이싱 스트리트(36)의 교점에는, SiN막 등으로 구성되는 이간 영역인 스톱 아일랜드(34)가 배치된다.
여기서, X축 방향 다이싱 스트리트(35)의 Y축 투영 치수(37)를 Y_ds로 하고, Y축 방향 다이싱 스트리트(36)의 X축 투영 치수(38)를 X_ds로 하고, 스톱 아일랜드(34)의 Y축 투영 치수(39)를 Y_si로 하고, 스톱 아일랜드(34)의 X축 투영 치수(40)를 X_si로 하면, 이하의 관계가 성립된다.
Figure pct00002
또, 도 10에 예가 도시되는 바와 같이, 스톱 아일랜드(34)는 소자 영역(33)과 분리되어 있다. 이러한 관계의 의의는 제 1 실시의 형태로 설명된 것과 마찬가지이다.
도 11은, 도 10에 있어서의 B-B＇ 단면의 구성의 예를 개략적으로 나타내는 도면이다. 도 11에 예가 도시되는 바와 같이, 다이아몬드 기판(41)의 상면에 GaN 박막(32)이 적층되어 있고, 또한, GaN 박막(32)의 상면의 일부(소자 영역에 대응)에, SiN으로 이루어지는 보호막(42)이 복수 형성되어 있다.
인접하는 보호막(42)끼리의 사이에는, 스톱 아일랜드(34)가 배치되어 있다. 스톱 아일랜드(34)와 각각의 보호막(42) 사이에는, 다이싱 스트리트(43)가 형성되어 있다.
또, 다이아몬드 기판(41)과 GaN 박막(32)의 사이에는, 버퍼층 또는 접합층이 배치되어도 좋다. 또, 소자 영역에는, 보호막(42) 이외에 전극이 배치되어 있어도 좋다. 또, 보호막(42)은, 복수 종류의 재료가 적층되어 형성되는 것이어도 좋다.
본 실시의 형태에서는, 제 1 실시의 형태와는 다른 국면에서 GaN 박막(32)에 균열이 진전하기 쉽다. 이것에 대해, 본 실시의 형태에 관한 반도체 장치에 의하면, 당해 국면에 있어서도 GaN 박막(32)에 균열이 진전하는 것을 충분히 억제할 수 있다.
＜반도체 장치의 제조 방법에 대해＞
다음에, 본 실시의 형태에 관한 반도체 장치의 제조 방법에 대해, 도 11, 도 12, 도 13, 도 14, 도 15 및 도 16을 참조하면서 설명한다. 여기서, 도 12는, 본 실시의 형태에 관한 반도체 장치를 제작하기 위한 공정의 예를 나타내는 흐름도이다.
우선, Si 기판을 준비한다(도 12의 스텝 ST111). Si 기판은, ＜111＞면 방위인 것을 이용하고, 치수는 4인치인 것으로 한다.
제 1 실시의 형태와는 달리, 본 실시의 형태에서 Si 기판이 이용되는 것은, 후의 공정에서 Si 기판은 제거되기 때문이다. SiC 기판이 아니라 Si 기판을 이용하는 것에 의해, 제거성이 높아지는(즉, 제거가 용이해지는) 것에 부가하여, 제품의 재료비를 억제할 수 있다고 하는 이점이 있다.
다음에, Si 기판의 상면에 GaN 박막(32)을 형성한다(도 12의 스텝 ST112). Si 기판의 상면에, Si와는 조성이 다른 버퍼층을 1층 또는 복수층 형성하고, 그 후, GaN 박막(32)(GaN층), 또 AlGaN층을, 그 순서로 연속적으로 에피택셜 성장시킨다.
버퍼층은, Si 기판과 GaN 박막(32)의 격자 부정합을 완화시키기 위해, 또, GaN 박막(32)이 내포하는 응력을 완화시키기 위해, 그 조성비 또는 막 두께 등이 조정되고 있다.
SiC 기판(11)의 상면에 GaN 박막(2)을 에피택셜 성장시키는 경우에 비해, Si 기판의 상면에 GaN 박막(32)을 에피택셜 성장시키는 경우가, GaN 박막(32)에 잔존하는 응력이 커진다. 그 때문에, 상기의 버퍼층의 조정은, 높은 정밀도로 행해지는 것이 바람직하다.
다음에, 도 7의 스텝 ST13과 마찬가지로, 보호막(42)을 형성한다(도 12의 스텝 ST113). 다음에, 도 7의 스텝 ST14와 마찬가지로, 전극을 형성한다(도 12의 스텝 ST114). 다음에, 도 7의 스텝 ST15와 마찬가지로, 게이트 보호막을 형성한다(도 12의 스텝 ST115). 다음에, 도 7의 스텝 ST16과 마찬가지로, 배선 전극을 형성한다(도 12의 스텝 ST116). 다음에, 도 7의 스텝 ST17과 마찬가지로, 배선 보호막을 형성한다(도 12의 스텝 ST117).
다음에, 지지 기판에 접착한다(도 12의 스텝 ST118). 도 13은, 도 12의 스텝 ST117에서 배선 보호막이 형성된 상태의 Si 기판(44)의 구성의 예를 개략적으로 나타내는 단면도이다.
또, 도 14는, Si 기판(44)의 상면에, 수지층(45) 등을 거쳐, 유리 지지 기판(46)이 접착된 상태의 구성의 예를 개략적으로 나타내는 단면도이다.
도 14에 예가 도시되는 바와 같이, Si 기판(44)의 상면에 있어서, 보호막(42), X축 방향 다이싱 스트리트(35), Y축 방향 다이싱 스트리트(36) 및 스톱 아일랜드(34)를 덮도록, 광경화성 수지로 이루어지는 수지층(45)이 도포된다. 그리고, 진공중에서, 유리 지지 기판(46)을 수지층(45)의 상면에 밀착시킨 상태로, 수지층(45)에 자외선 등을 조사하는 것에 의해 수지층(45)을 경화시킨다.
다음에, Si 기판(44)을 제거한다(도 12의 스텝 ST119). 구체적으로는, 기계 연삭에 의해 Si 기판(44)의 나머지 두께가 20μm가 될 때까지 Si 기판(44)을 그 하면측으로부터 제거하고, 또한, RIE법에 의해 Si 기판(44)의 나머지 두께가 없어질 때까지 제거한다.
기계 연삭 후의 Si 기판(44)의 나머지 두께는, Si 기판(44)과 유리 지지 기판(46)의 평행도, 및, 기계 연삭 가공의 평행도에 근거하여 결정하면 좋다. 또, RIE법은, 에칭 가스로서 SF6와 O2의 혼합 가스를 이용하는 것으로, Si를 제거한 후에 GaN 박막(32)의 하면에 나타나는 GaN계 버퍼층과의 에칭 레이트비(선택비)를 높게 취할 수 있다.
도 15는, 상기와 같이 하여 Si 기판(44)이 제거되는 것에 의해, GaN 박막(32)의 하면에 GaN계 버퍼층(47)이 노출되어 있는 구성의 예를 개략적으로 나타내는 단면도이다.
Si 기판(44)이 제거되는 공정은, 지금까지 GaN 박막(32)이 높은 밀착도로 밀착하고 있던 Si 기판(44)이 제거되는 공정이다. 그 때문에, Si 기판(44)이 없어지는 것에 의해, GaN 박막(32)이 내포하고 있던 응력이 개방된다.
GaN 박막(32)에 인장 응력이 내포되고 있으면 GaN 박막(32)에 균열이 생기기 쉬워진다. 특히 소자 영역에 대응하는 위치의 GaN 박막(32)의 상면에는 GaN 박막(32)에 균열이 생기는 것을 억제하는 보호막(42)이 형성되어 있는데 비해, 다이싱 스트리트에 대응하는 위치의 GaN 박막(32)의 상면에는 수지층(45)이 직접 형성되어 있기 때문에, 다이싱 스트리트에 대응하는 위치의 GaN 박막(32)에는 특히 균열이 생기기 쉽다.
이것에 대해, 본 실시의 형태에 관한 반도체 장치는, 도 10 등에 예가 도시된 바와 같이 스톱 아일랜드(34)를 구비하고 있다. 그 때문에, GaN 박막(32)에 균열이 생기는 경우라 하더라도, 스톱 아일랜드(34)에 의해 균열의 진전이 억제된다.
다음에, GaN 박막(32)의 하면에 있어서 노출하고 있는 GaN계 버퍼층(47)에 다이아몬드 기판(41)을 접합한다(도 12의 스텝 ST120). 이 공정에서는, GaN 박막(32)과 다이아몬드 기판(41)을, 계면 열저항이 작은 수법으로 접합하기 때문에, 표면 활성화 접합법을 이용한다. 표면 활성화 접합법은, 피접합면을 평활화한 다음에, 진공중에서 피접합면을 아르곤빔을 이용하여 청정화하고, 그대로 가압 및 접합하는 수법이다.
피접합면의 평활도는, 예를 들어, Ra 0.5nm 이하인 것이 바람직하고, 평활화 처리로서는 CMP(화확적 기계적 연마)법을 적용할 수 있다.
도 15에 예가 나타난, GaN 박막(32)의 하면에 있어서 노출하고 있는 상태의 GaN계 버퍼층(47)에 대해서 CMP 가공을 실시한다. 이 때, GaN계 재료는 경도가 높고, CMP 가공 시에 높은 연마 압력과 연마 시간을 필요로 한다. 그렇게 하면, GaN 박막(32)에 가로 방향의 인장 응력이 가해지고, GaN 박막(32)에 균열이 생기는 원인이 되는 경우가 있다.
이것에 대해서도, 본 실시의 형태에 관한 반도체 장치는, 도 10 등에 예가 도시된 바와 같이 스톱 아일랜드(34)를 구비하고 있기 때문에, GaN 박막(32)에 균열이 생기는 경우라 하더라도, 스톱 아일랜드(34)에 의해 균열의 진전이 억제된다.
미리 평활화 처리가 실시된 다결정 다이아몬드 기판을, 평활화 처리된 GaN계 버퍼층(47)에 접합하는 것으로, 도 16에 예가 나타나는 것과 같은 구조를 얻는다. 여기서, 도 16은, 상기와 같이 하여 GaN계 버퍼층(47)에 다이아몬드 기판(41)이 접합된 구성의 예를 개략적으로 나타내는 단면도이다.
본 실시의 형태에서는, GaN계 버퍼층(47)이 평활화되었지만, GaN 박막(32)과 다이아몬드 기판(41) 사이의 열저항을 저하시키기 위해, CMP 가공에서의 연마 깊이를 늘려 GaN계 버퍼층(47)을 제거하고, GaN 박막(32)을 노출시켜 GaN 박막(32)을 평활화해도 좋다.
또한, GaN 박막(32)과 다이아몬드 기판(41)의 조합과 같은 이종끼리의 접합에서는 접합력이 부족한 경우가 있기 때문에, 접합 계면에 a-Si 등을 접합층으로서 개재시킬 수도 있다.
또, 본 실시의 형태에서는 다결정 다이아몬드 기판이 이용되었지만, 단결정 다이아몬드 기판이 대신에 이용되어도 좋다. 평활화 처리의 용이성에서는, 단결정 다이아몬드 기판을 이용하는 쪽이 유리하지만, 단결정 다이아몬드 기판은 대구경 사이즈인 것(예를 들어, 2인치 이상인 것)이 현존하지 않는다.
다음에, 유리 지지 기판(46)을 떼어낸다(도 12의 스텝 ST121). 유리 지지 기판(46)측으로부터 레이저광을 소인 조사하는 것에 의해, 유리 지지 기판(46)과 수지층(45)의 계면의 수지를 증발시켜, 유리 지지 기판(46)을 다이아몬드 기판(41)의 상면으로부터 떼어낸다. 상세하게는, 유리 지지 기판(46)과 수지층(45) 사이에, 얇은 착색 수지층(여기에서는, 도시하지 않음)을 사이에 두고, 레이저광은 이 착색 수지층에서 대부분이 흡수된다. 그 때문에, 착색 수지층이 증발한다. 착색 수지층이 증발하면, 유리 지지 기판(46)과 수지층(45)의 사이에 기상이 개재하여 양자의 접착력은 거의 없어지기 때문에, 유리 지지 기판(46)이 다이아몬드 기판(41)의 상면으로부터 용이하게 탈락한다. 그 후, 수지층(45)은, 다이아몬드 기판(41)의 상면의 단부로부터 테이프 박리법으로 벗겨, 용이하게 제거할 수 있다.
이와 같이, 도 12의 스텝 ST111부터 스텝 ST121까지 실시하는 것으로, 본 실시의 형태에 관한 반도체 장치가 완성된다(도 12의 스텝 ST122).
본 실시의 형태에 관한 반도체 장치로부터, GaN-HEMT 칩을 제작하는 제조 방법에 대해서는, 제 1 실시의 형태에 있어서 설명된 것과 마찬가지이므로, 설명은 생략한다.
＜이상에 기재된 실시의 형태에 의해 생기는 효과에 대해＞
다음에, 이상에 기재된 실시의 형태에 의해 생기는 효과의 예를 나타낸다. 또, 이하의 설명에 있어서는, 이상에 기재된 실시의 형태에 예가 나타난 구체적인 구성에 근거하여 당해 효과가 기재되지만, 마찬가지의 효과가 생기는 범위에서, 본원 명세서에 예가 나타나는 다른 구체적인 구성으로 치환되어도 좋다.
또, 당해 치환은, 복수의 실시의 형태에 걸쳐 이루어져도 좋다. 즉, 다른 실시의 형태에 있어서 예가 나타난 각각의 구성이 조합되어, 마찬가지의 효과가 생기는 경우여도 좋다.
이상에 기재된 실시의 형태에 의하면, 반도체 장치는, 반도체막과, 복수의 보호막(12)(또는, 보호막(42))과, 제 1 다이싱 스트리트와, 제 2 다이싱 스트리트와, 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))를 구비한다. 여기서, 반도체막은, 예를 들어, GaN 박막(2) 또는 GaN 박막(32) 등에 대응하는 것이다. 또, 제 1 다이싱 스트리트는, 예를 들어, X축 방향 다이싱 스트리트(5) 또는 X축 방향 다이싱 스트리트(35) 등에 대응하는 것이다. 또, 제 2 다이싱 스트리트는, 예를 들어, Y축 방향 다이싱 스트리트(6) 또는 Y축 방향 다이싱 스트리트(36) 등에 대응하는 것이다. GaN 박막(2)(또는, GaN 박막(32))은, 기판의 상면에 형성된다. 여기서, 기판은, 예를 들어, SiC 기판(11), 다이아몬드 기판(41) 및 Si 기판(44) 등 중 어느 하나에 대응하는 것이다(이하에서는 편의상, 이들 중 어느 하나를 대응시켜 기재하는 경우가 있다). 보호막(12)(또는, 보호막(42))은, GaN 박막(2)(또는, GaN 박막(32))의 상면에 부분적으로 형성된다. X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))는, 복수의 보호막(12)(또는, 보호막(42))의 각각이 형성되는 소자 영역(3)(또는, 소자 영역(33)) 사이를 지난다. 또, X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))는, 평면시에 있어서 제 1 축(X축)에 따라 연장된다. Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))는, 소자 영역(3)(또는, 소자 영역(33)) 사이를 지난다. 또, Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))는, 평면시에 있어서 제 2 축(Y축)에 따라 연장된다. 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))는, X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))와 Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))의 교차부에 있어서의 GaN 박막(2)(또는, GaN 박막(32))의 상면에 위치한다. 또, 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))는, 소자 영역(3)(또는, 소자 영역(33))에는 접촉하지 않는다. 여기서, 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))의 제 1 축에 대한 투영 치수를 X_si로 하고, 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))의 제 2 축에 대한 투영 치수를 Y_si로 하고, Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))의 제 1 축에 대한 투영폭을 X_ds로 하고, X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))의 제 2 축에 대한 투영폭을 Y_ds로 하는 경우, X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시킨다. 또, 제 1 다이싱 스트리트와 제 2 다이싱 스트리트는, 직교하고 있는 경우에 한정되지 않고, 단지 교차하고 있으면 좋다. 따라서, 스톱 아일랜드(4)의 제 1 축에 대한 투영 치수인 X_si와, 스톱 아일랜드(4)의 제 2 축에 대한 투영 치수인 Y_si는, 서로 직교하는 방향의 치수인 경우에는 한정되지 않는다. 마찬가지로 다이싱 스트리트의 제 1 축에 대한 투영 치수인 X_ds와, 다이싱 스트리트의 제 2 축에 대한 투영 치수인 Y_ds는, 서로 직교하는 방향의 치수인 경우에는 한정되지 않는다.
이러한 구성에 의하면, X축 방향 다이싱 스트리트(5)와 Y축 방향 다이싱 스트리트(6)의 교차부에 스톱 아일랜드(4)가 설치되고 있기 때문에, 다이싱 스트리트에 있어서의 GaN 박막(2)에 균열이 생기는 경우라 하더라도, 당해 균열의 신장이 스톱 아일랜드(4)의 개소에 있어서 억제된다. 또, 스톱 아일랜드(4)가 소자 영역(3)과는 이간하면서도, X_si＞X_ds, 또한, Y_si＜Y_ds의 관계가 만족되기 때문에, 스톱 아일랜드(4)를 횡단하도록 다이싱이 행해진 경우여도 보호막(12)의 박리가 소자 영역(3)에 도달하는 것을 억제하면서, 특히 Y축 방향으로 연장되는 다이싱 스트리트에 있어서의 균열의 신장을 효과적으로 억제할 수 있다. 구체적으로는, 교차부를 통과하여 Y축 방향으로 연장되는 경로를, 스톱 아일랜드(4)의 X축 투영 치수(10)가 Y축 방향 다이싱 스트리트(6)의 X축 투영 치수(8)보다 큰 것에 따라 차단하면서, 스톱 아일랜드(4)의 Y축 투영 치수(9)가 X축 방향 다이싱 스트리트(5)의 Y축 투영 치수(7)보다 작은 것에 의해, 스톱 아일랜드(4)와 소자 영역(3) 사이에 Y축 방향으로 연장되는 좁은 공극이 생기지 않도록 할 수 있다.
또, 상기의 구성에 본원 명세서에 예가 나타난 다른 구성을 적당히 추가한 경우, 즉, 상기의 구성으로서는 언급되지 않았던 본원 명세서 중의 다른 구성이 적당히 추가된 경우라 하더라도, 마찬가지의 효과를 발생시킬 수 있다.
또, 이상에 기재된 실시의 형태에 의하면, GaN 박막(2)(또는, GaN 박막(32))는, 우르츠광형의 결정 구조를 갖는 결정 반도체막이다. 이러한 구성에 의하면, C면, 즉, (0001)면이 주면이 되도록 성막된 결정 반도체막에서는, 벽개면이 당해 주면과 직교하는 120°마다 3면 존재한다. 그 때문에, X축 방향 다이싱 스트리트(5) 및 Y축 방향 다이싱 스트리트(6)의 양쪽 모두가 벽개면과 일치하는 것이 없다. 따라서, GaN 박막(2)의 균열이 원인이 되는 불량을 감소시킬 수 있다.
또, 이상에 기재된 실시의 형태에 의하면, GaN 박막(2)(또는, GaN 박막(32))의 벽개면과 제 2 축(Y축)이 연장되는 방향이 평행이다. 이러한 구성에 의하면, GaN 박막(2)의 벽개면과 Y축 방향이 평행이기 때문에, X축 방향 다이싱 스트리트(5)에 있어서 GaN 박막(2)에 균열이 생기는 것을 효과적으로 억제하면서, Y축 방향 다이싱 스트리트(6)에 있어서는 GaN 박막(2)에 생기는 균열의 신장을 스톱 아일랜드(4)에 의해 효과적으로 억제할 수 있다.
또, 이상에 기재된 실시의 형태에 의하면, SiC 기판(11)은, GaN 박막(2)(또는, GaN 박막(32))과 다른 격자 정수를 갖는다. 이러한 구성에 의하면, 채용 가능한 기판의 선택사항이 넓어지고, 예를 들어 염가의 기판을 채용하는 것에 의해, 반도체 장치의 제조 비용을 저하시킬 수 있다. 또, 격자 정수가 다른 기판의 상면에 GaN 박막(2)을 형성하면, 기판과 GaN 박막(2)의 밀착성이 낮아진다. 그 때문에, GaN 박막(2)에 균열이 생기기 쉬워진다. 또, 당해 기판과 GaN 박막(2) 사이에 격자 정수를 서서히 정합시키기 위한 버퍼층을 삽입하여 GaN 박막(2)을 에피택셜 성장시키는 경우도, 격자 정수차에 따라 막 응력을 내포하게 되기 때문에, GaN 박막(2)에 균열이 생기기 쉬워진다. 이것에 대해서, 스톱 아일랜드(4)를 마련하는 것에 의해, 생길 수 있는 균열이 신장하는 것을 효과적으로 억제할 수 있다.
또, 이상에 기재된 실시의 형태에 의하면, 기판은, 다이아몬드 기판(41)이다. 이러한 구성에 의하면, 열전도율이 높은 다이아몬드 기판(41)을 구비하는 것에 의해, 반도체 소자에 생기는 열을 다이아몬드 기판(41)의 하면에 장착되는 히트 싱크에 효율적으로 전달할 수 있다. 그 때문에, 안정성이 높은 반도체 장치를 제공할 수 있다. 또, 상면이 평활화된 다이아몬드 기판(41)과 하면이 평활화된 반도체막(GaN 박막(32))을 접합법(본딩)에 따라 접합하여 제작되는 반도체 장치에서는, GaN 박막(32)의 평활화 처리 시에 GaN 박막(32)에 균열이 생기기 쉬워진다. 또한, 접합 후의 다이아몬드 기판(41)과 GaN 박막(32)의 밀착성이 낮아지는 경우가 있고, 그에 따라 다이싱 스트리트 내에 균열이 생기기 쉬워진다. 이것에 대해서, 스톱 아일랜드(34)를 마련하는 것에 의해, 생길 수 있는 균열이 신장하는 것을 효과적으로 억제할 수 있다.
이상에 기재된 실시의 형태에 의하면, 반도체 장치의 제조 방법에 있어서, 기판의 상면에 GaN 박막(32)을 형성한다. 여기서, 기판은, 예를 들어, SiC 기판(11), 다이아몬드 기판(41) 및 Si 기판(44) 등 중 어느 하나에 대응하는 것이다(이하에서는 편의상, 이들 중 어느 1개를 대응시켜 기재하는 경우가 있다). 그리고, GaN 박막(32)의 상면에 보호막(12)(또는, 보호막(42))을 형성한다. 그리고, 보호막(12)(또는, 보호막(42))을 복수의 소자 영역(3)(또는, 소자 영역(33))으로 분리하도록 부분적으로 제거하면서, 평면시에 있어서 제 1 축(X축)에 따라 연장되는 X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))를 형성한다. 그리고, 보호막(12)(또는, 보호막(42))을 복수의 소자 영역(3)(또는, 소자 영역(33))으로 분리하도록 부분적으로 제거하면서, 평면시에 있어서 제 2 축(Y축)에 따라 연장되는 Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))를 형성한다. 그리고, X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))와 Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))의 교차부에 있어서의 GaN 박막(32)의 상면에 위치하고, 또한, 소자 영역(3)(또는, 소자 영역(33))에는 접촉하지 않는 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))를 형성한다. 여기서, 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))의 제 1 축에 대한 투영 치수를 X_si로 하고, 스톱 아일랜드(4)(또는, 스톱 아일랜드(34))의 제 2 축에 대한 투영 치수를 Y_si로 하고, Y축 방향 다이싱 스트리트(6)(또는, Y축 방향 다이싱 스트리트(36))의 제 1 축에 대한 투영폭을 X_ds로 하고, X축 방향 다이싱 스트리트(5)(또는, X축 방향 다이싱 스트리트(35))의 제 2 축에 대한 투영폭을 Y_ds로 하는 경우, X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시킨다.
이러한 구성에 의하면, X축 방향 다이싱 스트리트(5)와 Y축 방향 다이싱 스트리트(6)의 교차부에 스톱 아일랜드(4)가 설치되어 있기 때문에, 다이싱 스트리트에 있어서의 GaN 박막(2)에 균열이 생기는 경우라 하더라도, 당해 균열의 신장이 스톱 아일랜드(4)의 개소에 있어서 억제된다. 또, 스톱 아일랜드(4)가 소자 영역(3)과는 이간하면서도, X_si＞X_ds, 또한, Y_si＜Y_ds의 관계가 만족되기 때문에, 스톱 아일랜드(4)를 횡단하도록 다이싱이 행해진 경우여도 보호막(12)의 박리가 소자 영역(3)에 도달하는 것을 억제하면서, 특히 Y축 방향으로 연장되는 다이싱 스트리트에 있어서의 균열의 신장을 효과적으로 억제할 수 있다.
또, 특별한 제한이 없는 경우에는, 각각의 처리가 행해지는 순서는 변경할 수 있다.
또, 상기의 구성에 본원 명세서에 예가 나타난 다른 구성을 적당히 추가한 경우, 즉, 상기의 구성으로서는 언급되지 않았던 본원 명세서 중의 다른 구성이 적당히 추가된 경우라 하더라도, 마찬가지의 효과를 발생시킬 수 있다.
또, 이상에 기재된 실시의 형태에 의하면, 반도체 장치의 제조 방법에 있어서, 보호막(42), X축 방향 다이싱 스트리트(35), Y축 방향 다이싱 스트리트(36) 및 스톱 아일랜드(34)를 덮도록, 지지 기판을 접착한다. 여기서, 지지 기판은, 예를 들어, 유리 지지 기판(46) 등에 대응하는 것이다. 그리고, 기판을 기판의 하면측으로부터 제거한다. 여기서, 기판은, 예를 들어, SiC 기판(11) 및 Si 기판(44) 등 중 어느 하나에 대응하는 것이다(이하에서는 편의상, 이들 중 어느 1개를 대응시켜 기재하는 경우가 있다). Si 기판(44)이 제거된 후에 GaN 박막(32)의 하면에 형성되는 버퍼층의 하면에, 방열 기판을 접합한다. 여기서, 버퍼층은, 예를 들어, GaN계 버퍼층(47) 등에 대응하는 것이다. 또, 방열 기판은, 예를 들어, 다이아몬드 기판(41) 등에 대응하는 것이다. 이러한 구성에 의하면, GaN 박막(32)을 에피택셜 성장시킬 수 없는 다이아몬드 기판(41) 등의 방열성이 높은 기판에 대해서도, 반도체 장치의 기판으로서 채용할 수 있다. 그 때문에, 높은 방열성을 갖는 반도체 장치를 제공할 수 있다. 또, 방열성이 높은 다이아몬드 기판(41)을 GaN계 버퍼층(47)에 접합할 때에 GaN 박막(32)에 생길 수 있는 균열의 신장은, 스톱 아일랜드(34)를 마련하는 것에 의해 효과적으로 억제할 수 있다.
＜이상에 기재된 실시의 형태의 변형예에 대해＞
이상에 기재된 실시의 형태에서는, 각각의 구성 요소의 재질, 재료, 치수, 형상, 상대적 배치 관계 또는 실시의 조건 등에 대해서도 기재하는 경우가 있지만, 이것들은 모든 국면에 있어서 하나의 예이며, 한정적인 것은 아닌 것으로 한다.
따라서, 예가 나타나지 않은 무수한 변형예, 및, 균등물이, 본원 명세서에 개시되는 기술의 범위 내에 있어서 상정된다. 예를 들어, 적어도 1개의 구성 요소를 변형하는 경우, 추가하는 경우 또는 생략하는 경우, 또, 적어도 1개의 실시의 형태에 있어서의 적어도 1개의 구성 요소를 추출하고, 다른 실시의 형태에 있어서의 구성 요소와 조합시키는 경우가 포함되는 것으로 한다.
또, 이상에 기재된 실시의 형태에 있어서, 특히 지정되지 않고 재료명 등이 기재된 경우는, 모순이 생기지 않는 한, 당해 재료에 다른 첨가물이 포함된, 예를 들어, 합금 등이 포함되는 것으로 한다.
또, 모순이 생기지 않는 한, 이상에 기재된 실시의 형태에 있어서 「1개」 구비되는 것으로서 기재된 구성 요소는, 「1개 이상」 구비되어 있어도 좋은 것으로 한다.
또한, 이상에 기재된 실시의 형태에 있어서의 각각의 구성 요소는 개념적인 단위로서, 본원 명세서에 개시되는 기술의 범위 내에는, 1개의 구성 요소가 복수의 구조물로 이루어지는 경우와, 1개의 구성 요소가 있는 구조물의 일부에 대응하는 경우와, 또한, 복수의 구성 요소가 1개의 구조물에 구비되는 경우를 포함하는 것으로 한다.
또, 이상에 기재된 실시의 형태에 있어서의 각각의 구성 요소에는, 동일한 기능을 발휘하는 한, 다른 구조 또는 형상을 갖는 구조물이 포함되는 것으로 한다.
또, 본원 명세서에 있어서의 설명은, 본 기술에 관련하는 모든 목적을 위해 참조되고, 모두, 종래 기술이라고 인정하는 것은 아니다.
1, 31 : 반도체 장치 2, 32 : GaN 박막
3, 33 : 소자 영역 4, 18, 19, 34 : 스톱 아일랜드
5, 35 : X축 방향 다이싱 스트리트 6, 36 : Y축 방향 다이싱 스트리트
7, 9, 37, 39 : Y축 투영 치수 8, 10, 38, 40 : X축 투영 치수
11 : SiC 기판 12, 42 : 보호막
13, 43 : 다이싱 스트리트 14, 15, 16 : 벽개면
17, 20, 21, 22 : 균열 41 : 다이아몬드 기판
44 : Si 기판 45 : 수지층
46 : 유리 지지 기판 47 : GaN계 버퍼층

Claims (7)

  1. 기판의 상면에 형성되는 반도체막과,
    상기 반도체막의 상면에 부분적으로 형성되는 복수의 보호막과,
    상기 복수의 보호막의 각각이 형성되는 복수의 소자 영역의 사이를 통과하고, 또한, 평면시에 있어서 제 1 축을 따라 연장되는 제 1 다이싱 스트리트와,
    상기 복수의 소자 영역의 사이를 통과하고, 또한, 평면시에 있어서 상기 제 1 축과는 교차하는 제 2 축을 따라 연장되는 제 2 다이싱 스트리트와,
    상기 제 1 다이싱 스트리트와 상기 제 2 다이싱 스트리트의 교차부에 있어서의 상기 반도체막의 상기 상면에 위치하고, 또한, 상기 복수의 소자 영역에는 접촉하지 않는 스톱 아일랜드를 구비하고,
    상기 스톱 아일랜드의 상기 제 1 축에 대한 투영 치수를 X_si로 하고,
    상기 스톱 아일랜드의 상기 제 2 축에 대한 투영 치수를 Y_si로 하고,
    상기 제 2 다이싱 스트리트의 상기 제 1 축에 대한 투영폭을 X_ds로 하고,
    상기 제 1 다이싱 스트리트의 상기 제 2 축에 대한 투영폭을 Y_ds로 하는 경우,
    X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시키는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체막은, 우르츠광형(wurtzite)의 결정 구조를 갖는 결정 반도체막인
    반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체막의 벽개면과, 상기 제 2 축이 연장되는 방향이 평행인
    반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판은, 상기 반도체막과 다른 격자 정수를 갖는
    반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판은, 다이아몬드 기판인
    반도체 장치.
  6. 기판의 상면에 반도체막을 형성하고,
    상기 반도체막의 상면에 보호막을 형성하고,
    상기 보호막을 복수의 소자 영역으로 분리하도록 부분적으로 제거하면서, 평면시에 있어서 제 1 축을 따라 연장되는 제 1 다이싱 스트리트를 형성하고,
    상기 보호막을 상기 복수의 소자 영역으로 분리하도록 부분적으로 제거하면서, 평면시에 있어서 상기 제 1 축과는 교차하는 제 2 축을 따라 연장되는 제 2 다이싱 스트리트를 형성하고,
    상기 제 1 다이싱 스트리트와 상기 제 2 다이싱 스트리트의 교차부에 있어서의 상기 반도체막의 상기 상면에 위치하고, 또한, 상기 복수의 소자 영역에는 접촉하지 않는 스톱 아일랜드를 형성하고,
    상기 스톱 아일랜드의 상기 제 1 축에 대한 투영 치수를 X_si로 하고,
    상기 스톱 아일랜드의 상기 제 2 축에 대한 투영 치수를 Y_si로 하고,
    상기 제 2 다이싱 스트리트의 상기 제 1 축에 대한 투영폭을 X_ds로 하고,
    상기 제 1 다이싱 스트리트의 상기 제 2 축에 대한 투영폭을 Y_ds로 하는 경우,
    X_si＞X_ds, 또한, Y_si＜Y_ds를 만족시키는
    반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    추가로, 상기 보호막, 상기 제 1 다이싱 스트리트, 상기 제 2 다이싱 스트리트 및 상기 스톱 아일랜드를 덮도록, 지지 기판을 접착하고,
    상기 기판을 상기 기판의 하면측으로부터 제거하고,
    상기 기판이 제거된 후에 상기 반도체막의 하면에 형성되는 버퍼층의 하면에, 방열 기판을 접합하는
    반도체 장치의 제조 방법.
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