KR20180012917A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

제 1 기판 상에 제 1 에피층, 희생층, 제 2 에피층 및 제 3 에피층을 순차적으로 적층하는 것, 상기 제 3 에피층, 상기 제 2 에피층 및 상기 희생층을 관통하는 트렌치를 형성하는 것, 상기 제 3 에피층의 상면 상에 구조층을 형성하는 것, 상기 트렌치의 내면 및 상기 구조층을 덮는 금속막을 형성하는 것, 상기 트렌치를 채우고, 상기 금속막을 덮는 제 2 기판을 형성하는 것, 및 상기 제 1 에피층으로부터 상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층을 분리하는 것을 포함하는 반도체소자의 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 상세하게는 질화물계 반도체 소자 및 그 제조 방법에 관한 것이다.
3족 원소의 질화물 즉, GaN계 화합물 반도체는 기존의 Si 및 화합물 반도체에 비하여 넓은 밴드갭을 갖는다. 질화물 반도체는 직접 천이형 반도체로서, 가시광선에서 자외선까지 파장 제어가 가능하며, 높은 열적화학적 안정성, 높은 전자 이동도 및 포화 전자속도, 큰 에너지 밴드갭, 높은 항복전압 등 기존의 화합물 반도체에 비하여 뛰어난 물성을 가지고 있다. 이러한 특성을 바탕으로 질화물 반도체는 발광 다이오드(LED) 및 레이저 다이오드(LD)등의 광소자, 고출력 및 고주파 특성이 요구되는 차세대 무선통신 및 위성통신 시스템에 사용되는 전자소자 등 기존의 화합물 반도체로는 한계성을 가지는 분야로 응용범위가 확대되고 있다.
한편, 반도체 소자는 일반적으로 고가의 단결정 성장 기판 상에서 제조된다. 이들 성장 기판은, 반도체층, 예컨대 활성층의 에피택셜 성장을 위한 완전 격자 및 구조 지지체의 형성에 사용될 수 있는 단결정 웨이퍼를 포함할 수 있다. 질화물 반도체 소자의 경우 격자상수가 일치하는 기판이 없는 관계로 사파이어 기판이 많이 사용되고 있는데, 기판의 낮은 열전도도로 인하여 소자의 성능을 저하시키는 주요한 원인이 되고 있다. 따라서, 바람직한 광학 특성, 기계적 특성 또는 열 특성을 나타내는 호스트 기판에 소자를 이송하는 것이 연구되고 있다. 특히, 사파이어 기판을 제거하는 경우, 단결정 기판에서 소자를 분리해야 되므로, LLO(laser lift-off)와 같은 고가의 공정장비를 사용하거나, 기판분리 공정의 복잡성으로 인하여 수율이 저하되는 등의 문제점을 가지고 있다.
본 발명이 해결하고자 하는 과제는 부분적인 스폴링(spalling)이 가능한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 기판으로부터 분리되는 반도체층의 두께를 조절할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 제 1 기판 상에 제 1 에피층, 희생층, 제 2 에피층 및 제 3 에피층을 순차적으로 적층하는 것, 상기 제 3 에피층, 상기 제 2 에피층 및 상기 희생층을 관통하는 트렌치를 형성하는 것, 상기 제 3 에피층의 상면 상에 구조층을 형성하는 것, 상기 트렌치의 내면 및 상기 구조층을 덮는 금속막을 형성하는 것, 상기 트렌치를 채우고, 상기 금속막을 덮는 제 2 기판을 형성하는 것, 및 상기 제 1 에피층으로부터 상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층을 분리하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층을 분리하는 것은 상기 희생층에 스트레스를 제공하는 것, 및 상기 제 2 에피층을 상기 제 1 에피층으로부터 분리하는 것을 포함할 수 있다. 상기 스트레스에 의해 상기 금속막과 접하는 상기 희생층의 일단에서 균열 전파가 개시될 수 있다. 상기 균열은 상기 희생층을 따라 진행될 수 있다.
일 실시예에 따르면, 상기 트렌치는 복수로 제공될 수 있다. 상기 트렌치들에 의해 소자부들이 정의될 수 있다. 상기 소자부들 각각은 상기 제 2 에피층의 일부, 상기 제 3 에피층의 일부 및 상기 구조층의 일부를 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층의 분리공정 시, 상기 소자부들 중 어느 일부만 분리될 수 있다.
일 실시예에 따르면, 상기 희생층은 상기 제 1 에피층 및 상기 제 2 에피층과 다른 격자 상수를 갖되, 상기 희생층은 상기 제 1 에피층 및 상기 제 2 에피층과의 계면들에서 상기 제 1 에피층 및 상기 제 2 에피층과 격자 정합(lattice matching)을 가질 수 있다.
일 실시예에 따르면, 상기 희생층은 In0 . 17Al0 .83N을 포함할 수 있다. 상기 제 1 및 제 2 에피층들은 질화 갈륨(GaN)을 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치의 바닥면은 그의 상단보다 넓은 폭을 가질 수 있다.
일 실시예에 따르면, 상기 트렌치는 상기 제 3 에피층으로부터 상기 희생층으로 갈수록 그의 폭이 증가할 수 있다.
일 실시예에 따르면, 상기 금속막은 상기 트렌치의 측벽 및 바닥면을 덮을 수 있다. 상기 제 2 기판은 상기 트렌치의 상기 측벽 및 상기 바닥면과 이격될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 제 1 반도체층, 상기 제 1 반도체층 상에 배치되는 제 2 반도체층, 상기 제 2 반도체층 상에 배치되는 구조층, 상기 제 1 반도체층의 측면, 상기 제 2 반도체층의 측면 및 상기 구조층의 상면을 덮는 금속막, 및 상기 금속막을 덮는 유연 기판을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체층의 폭은 상기 제 2 반도체층의 폭보다 작을 수 있다. 상기 제 2 반도체층의 폭은 상기 구조층의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 구조층의 측면들은 상기 구조층으로부터 상기 제 1 반도체층의 방향으로 테이퍼진(tapered) 형상을 가질 수 있다.
일 실시예에 따르면, 상기 구조층은 상기 제 2 반도체층의 상면 상에 배치되는 소스/드레인 전극들, 상기 제 2 반도체층 상에 배치되되, 상기 소스/ 드레인 전극들과 이격되어 배치되는 게이트 전극, 및 상기 소스/드레인 전극들 및 상기 게이트 전극을 덮는 보호층을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 의해 형성되는 구조체는 균열이 전파되는 경로를 정의하는 희생층을 포함할 수 있다. 따라서, 요구되는 최소 두께만큼의 제 1 반도체층만을 박리시킬 수 있어, 소자의 박형화에 유리할 수 있다.
반도체 소자의 제조 방법에 의해 형성되는 구조체는 제 1 에피층과 제 1 반도체층들 사이에 가해지는 스트레스 및 균열의 진행를 제어하기 위한 트렌치 및 금속막을 포함할 수 있다. 따라서, 소자부의 손상 없이 희생층에 균일한 스트레스를 인가할 수 있어, 소자부를 형성한 후에 스폴링 공정이 수행될 수 있다.
더하여, 구조체에서 소자부들의 경계에 해당하는 트렌치 영역만 강도를 낮게 형성하고, 소자부가 형성되는 제 1 영역에만 균열이 진행되도록 제어하기 때문에, 스폴링 공정에서 복수의 소자부들 중 어느 일부만이 스폴링될 수 있다.
도 1 내지 도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1 내지 도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제 1 기판(110)이 제공될 수 있다. 제 1 기판(110)은 상면과 이에 대향하는 하면을 가질 수 있다. 제 1 기판(110)은 절연 특성을 갖는 고저항성의 기판일 수 있다. 일 예로, 제 1 기판(110)은 사파이어(Al2O3) 기판일 수 있다. 이와는 다르게, 제 1 기판(110)은 기판, 실리콘(Si) 기판 또는 실리콘 카바이드(SiC) 기판을 포함할 수 있다.
제 1 기판(110)의 상면 상에 제 1 에피층(120)이 형성될 수 있다. 제 1 에피층(120)은 질화갈륨(GaN)을 포함할 수 있다. 이러한 제 1 에피층(120)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 제 1 에피층(120)을 형성하기 위한 에피택시얼 성장 공정은 유기금속 화학증착법(metal organic chemical vapor deposition), 액상 에피텍셜법(liquid phase epitaxy), 수소 액상성장(hydride vapor phase epitaxy), 분자 빔 에피텍셜법(Molecular beam epitaxy) 또는 MOVPE(metal organic vapor phase epitaxy) 중 적어도 하나를 포함할 수 있다. 제 1 에피층(120)의 두께는 0.5 μm 내지 3 μm일 수 있다.
도시하지는 않았지만, 제 1 기판(110)과 제 1 에피층(120) 사이에 버퍼층(미도시)이 형성되거나, 버퍼층(미도시) 및 이완층(미도시)의 적층 구조가 더 형성될 수도 있다. 버퍼층(미도시)은 AlGaN 또는 AlGaN/AlN을 포함할 수 있고, 이완층(미도시)은 GaN 또는 AlN을 포함할 수 있다. 버퍼층(미도시)은 기판(110)과 제 1 에피층(120) 사이의 격자 부정합(lattice mismatching) 및 열팽창 계수 차이에 따른 문제점들(예를 들어, 균열 및 결함의 발생)을 해결하기 위해 제공되고, 이완층(미도시)은 제 1 에피층(120)의 스트레스를 완화하기 위해 제공될 수 있다.
제 1 에피층(120) 상에 희생층(130)이 형성될 수 있다. 희생층(130)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 희생층(130)을 형성하는 공정은 제 1 에피층(120)을 형성하는 공정이 끝나고 난 뒤, 제 1 에피층(120)의 형성 공정과 연속하여 수행될 수 있다. 희생층(130)은 5nm 내지 20nm의 두께를 가질 수 있다. 다른 실시예에 따르면, 희생층(130)은 단분자층(mono molecular layer)일 수 있다.
희생층(130) 상에 제 2 에피층(140)이 형성될 수 있다. 제 2 에피층(140)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 제 2 에피층(140)을 형성하는 공정은 희생층(130)을 형성하는 공정에 이어 연속하여 수행될 수 있다. 제 2 에피층(140)은 제 1 에피층(120)과 동일한 물질로 형성될 수 있다. 제 2 에피층(140)은 질화갈륨(GaN)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 에피층(120) 및 제 2 에피층(140) 사이에 배치되는 희생층(130)은 그의 격자구조 내에 스트레스를 갖는 SEL(stress embedded layer)를 포함할 수 있다. 상세하게는, 희생층(130)은 제 1 에피층(120) 및 제 2 에피층(140)과 다른 격자 상수를 가질 수 있다. 일 예로, 제 1 에피층(120) 및 제 2 에피층(140)이 질화갈륨(GaN)으로 이루어진 경우, 희생층(130)은 In0.17Al0.83N을 포함할 수 있다. 이때, 희생층(130)은 제 1 에피층(120) 상에 에피택시얼 성장(epitaxial growth) 공정을 통해 형성되므로, 희생층(130)은 제 1 에피층(120)과의 계면에서 제 1 에피층(120)과 격자 정합(lattice matching)을 가질 수 있다. 즉, 희생층(130)은 그의 내부로부터 제 1 에피층(120)과의 계면으로 갈수록 그의 결정 구조가 일그러질 수 있다. 더하여, 제 2 에피층(140)은 희생층(130) 상에 에피택시얼 성장(epitaxial growth) 공정을 통해 형성되므로, 희생층(130)은 제 2 에피층(140)과의 계면에서 제 2 에피층(140)과 격자 정합(lattice matching)을 가질 수 있다. 즉, 희생층(130)은 그의 내부로부터 제 2 에피층(140)과의 계면으로 갈수록 그의 결정 구조가 일그러질 수 있다. 이에 따라, 희생층(130)은 그의 격자 구조 내에 스트레스를 가질 수 있다.
제 2 에피층(140) 상에 제 3 에피층(150)이 형성될 수 있다. 제 3 에피층(150)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 제 3 에피층(150)을 형성하는 공정은 제 2 에피층(140)을 형성하는 공정에 이어, 연속하여 수행될 수 있다. 제 3 에피층(150)은 AlGaN, InAlN 또는 InAlGaN을 포함할 수 있다.
제 2 에피층(140)과 제 3 에피층(150) 사이의 계면은 채널 영역으로 이용될 수 있다. 상세하게는, 제 2 에피층(140)과 제 3 에피층(150)이 이종 접합 구조(AlGaN/GaN, InAlN/GaN 또는 InAlGaN/GaN)를 형성하면, 이들 사이의 계면에 밴드갭 불일치로 인한 이차원 전자가스층(2-DEG: 2-dimensional electron gas) 영역이 형성될 수 있다. 상기 2-DEG 영역에서 전자들은 이종 접합면에 평행한 제 1 방향(D1)으로만 자유롭게 움직일 수 있으며, 이를 통해 상기 2-DEG 영역은 반도체 소자에서 채널 영역의 역할을 할 수 있다. 여기서, 제 1 방향(D1)은 제 1 에피층(120)의 상면과 평행한 방향이며, 제2 방향(D2)은 제 1 에피층(120)의 상면과 수직한 방향으로 정의될 수 있다.
도 2를 참조하여, 제 3 에피층(150) 상에 마스크막(M)이 형성될 수 있다. 제 1 기판(110)은 제 1 영역들(R1) 및 제 2 영역들(R2)을 가질 수 있다. 제 2 영역들(R2)은 제 1 영역들(R1) 사이에 제공될 수 있다. 제 1 영역들(R1) 각각은 5μm 내지 10μm의 폭들을 가질 수 있다. 마스크막(M)은 제 1 기판(110) 의 제 1 영역들(R1) 상에서 제 3 에피층(150)의 일부를 덮고, 제 1 기판(110)의 제 2 영역들(R2) 상에서 제 3 에피층(150)의 다른 일부를 노출시킬 수 있다. 마스크막(M)은 포토 레지스트막을 포함할 수 있다.
도 3을 참조하여, 제 3 에피층(150)에 트렌치(T)가 형성될 수 있다. 상세하게는, 트렌치(T)는 마스크막(M)을 식각 마스크로 제 3 에피층(150)에 식각 공정을 수행하여 형성될 수 있다. 이때, 트렌치(T)는 제 3 에피층(150), 제 2 에피층(140) 및 희생층(130)을 관통할 수 있다. 즉, 트렌치(T)의 바닥면(S2)은 제 1 에피층(120)을 노출시킬 수 있다. 상기 식각 공정에 의해, 제 3 에피층(150), 제 2 에피층(140) 및 희생층(130)으로부터 각각 트렌치(T)에 의해 제 2 반도체층들(151), 제 1 반도체층들(141) 및 단위 희생층들(131)이 형성될 수 있다. 단위 희생층들(131)은 제 1 영역들(R1) 상에 각각 배치되고, 제 1 반도체층들(141)은 제 1 영역들(R1) 상에 각각 배치될 수 있다. 제 2 반도체층들(151)의 상면들은 5μm 내지 10μm의 폭들을 가질 수 있다. 이후, 마스크막(M)이 제거될 수 있다.
일 실시예에 따르면, 트렌치(T)의 하단은 그의 상단보다 큰 폭을 가질 수 있다. 상세하게는, 트렌치(T)의 바닥면(S2)의 폭은 제 2 반도체층들(151)의 상면들에서의 트렌치(T)의 폭보다 클 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 트렌치(T)는 그의 내측면이 테이퍼(tapered)된 역 메사(reverse-mesa) 형상으로 형성될 수 있다. 즉, 트렌치(T)의 폭은 제 2 반도체층들(151)으로부터 단위 희생층들(131)로 갈수록 증가될 수 있다. 도 3에 화살표로 도시된 바와 같이, 제 3 에피층(150)을 그의 상면에 대하여 기울어진 방향으로 식각하여 제 2 반도체층들(151)이 형성될 수 있다. 예를 들어, 제 3 에피층(150)은 제 2 방향(D2)에 대하여 제 1 각도(θ1)로 식각될 수 있다. 제 3 에피층(150)은 제 2 방향(D2) 에 대하여 제 1 각도(θ1)과 대칭인 제 2 각도(θ2)로 더 식각될 수 있다. 이로 인해, 트렌치(T)는 역 메사 구조로 형성될 수 있다. 도 3에서는 역 메사 구조의 트렌치(T)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 트렌치(T)의 하단은 트렌치(T)의 상단과 동일한 폭을 가질 수 있다.
도 4를 참조하여, 제 2 반도체층들(151)의 상면들 상에 구조층들(160)이 형성될 수 있다. 일 실시예에 따르면, 구조층들(160)은 제 1 반도체층들(141) 및 제 2 반도체층들(151)과 함께 트렌지스터들을 구성할 수 있다. 예를 들어, 구조층들(160)은 각각 하나의 제 2 반도체층(151) 상에 형성되는 소스/드레인 전극들(161), 게이트 전극(165) 및 보호층(167)을 포함할 수 있다.
제 2 반도체층들(151)의 상면들 상에 금속을 증착한 후 패터닝하여 소스/드레인 전극들(161)이 형성될 수 있다. 상기 패터닝 공정 시, 트렌치(T) 내에 증착된 금속의 일부가 함께 제거될 수 있다. 소스/드레인 전극들(161)은 상호 이격될 수 있다. 소스/드레인 전극들(161)은 금속 전극들일 수 있다. 예를 들어, 소스/드레인 전극들(161)은 알루미늄(Al) 또는 티타늄(Ti)을 포함할 수 있다. 일 실시예에 따르면, 소스/드레인 전극들(161)은 열처리 과정을 통해 제 2 반도체층들(151) 상에 오믹(ohmic) 접합될 수 있다.
제 2 반도체층들(151) 상에 절연층(163)이 형성될 수 있다. 절연층(163)은 유전체막을 제 2 반도체층들(151) 상에 도포하여 형성될 수 있다. 예를 들어, 상기 유전체막은 실리콘 질화물(SiN) 또는 실리콘 산화물(SiO)을 포함할 수 있다. 이후, 유전체막을 패터닝하여 트렌치(T) 내에 증착된 유전체막의 일부가 제거될 수 있다. 즉, 절연층(163)은 제 2 반도체층들(151)의 상면 및 소스/드레인 전극들(161)을 덮을 수 있다.
절연층(163) 상에 게이트 전극(165)이 형성될 수 있다. 예를 들어, 절연층(163)을 식각하여 제 2 반도체층들(151)의 상면들이 노출될 수 있다. 노출된 제 2 반도체층들(151)의 상면들 상에 금속을 도포할 수 있다. 이후, 금속층을 패터닝하여 게이트 전극(165)이 형성될 수 있다. 상기 패터닝 공정 시, 트렌치(T) 내에 증착된 금속의 일부가 함께 제거될 수 있다. 여기서, 게이트 전극(165)은 소스/드레인 전극들(161) 사이에 배치되며, 제 2 반도체층들(151)의 상면들과 접할 수 있다. 일 실시예에 따르면, 이러한 게이트 전극(165)은 열처리 과정을 통해 제 2 반도체층들(151) 상에 쇼트키(schottky) 접합될 수 있다. 게이트 전극(165)은 소스/드레인 전극들(161)과 이격될 수 있다. 게이트 전극(165)은 금속을 포함할 수 있다. 예를 들어, 게이트 전극(165)은 Ni/Au 또는 Pt/Au을 포함할 수 있다.
절연층(163) 상에 보호층(167)이 형성될 수 있다. 보호층(167)은 유전체막을 절연층(163) 상에 도포하여 형성될 수 있다. 예를 들어, 상기 유전체막은 실리콘 질화물(SiN) 또는 실리콘 산화물(SiO)을 포함할 수 있다. 이후, 유전체막을 패터닝하여 트렌치(T) 내에 증착된 유전체막의 일부가 제거될 수 있다. 보호층(167)은 절연층(163)의 상면, 소스/드레인 전극들(161) 및 게이트 전극(165)을 덮을 수 있다.
도 5를 참조하여, 구조층들(160) 상에 금속막(170)이 형성될 수 있다. 금속막(170)은 니켈(Ni) 또는 금(Au)을 포함할 수 있다. 이러한 금속막(170)은 ALD(atomic layer deposition) 공정 또는 스퍼터링(sputtering) 공정에 의해 형성될 수 있다. 금속막(170)은 구조층들(160)의 상면들 및 트렌치(T)의 내면을 덮을 수 있다. 예를 들어, 금속막(170)은 트렌치(T)의 측벽(S1) 및 바닥면(S2)을 덮을 수 있다. 금속막(170)은 100nm 내지 200nm의 두께로 증착될 수 있다. 다른 실시예에 따르면, 금속막(170)은 트렌치(T)의 바닥면(S2)을 덮지 않고 노출시킬 수 있다. 이는 금속막(170)의 형성 후, 별도의 금속막(170)의 패터닝 공정을 수행하여 형성될 수 있다.
도시하지는 않았지만, 금속막(170)은 별도의 공정을 거쳐 배선으로 이용될 수도 있다. 예를 들어, 보호층(167)에 소스/드레인 전극들(161) 및 게이트 전극(165)을 각각 노출하는 홀들을 형성할 수 있다. 금속막(170)은 홀들 내로 연장되어, 소스/드레인 전극들(161) 및 게이트 전극(165)과 접속할 수 있다.
도 6을 참조하여, 금속막(170) 상에 제 2 기판(180)이 형성될 수 있다. 제 2 기판(180)은 유연 기판일 수 있다. 예를 들어, 제 2 기판(180)은 폴리 이미드(PI, polyimide), 폴리에틸렌 테레프타레이트(PET, polyethylene terephthalate) 또는 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate)를 포함할 수 있다. 이러한 제 2 기판(180)은 상기 물질들의 도포 및 경화 공정에 의해 형성될 수 있다. 이때, 제 2 기판(180)은 금속막(170)을 덮고, 트렌치(T)를 채울 수 있다. 즉, 제 2 기판(180)은 금속막(170)과 접하고, 트렌치(T)의 측벽(S1) 및 바닥면(S2)과 이격될 수 있다. 다른 실시예에 따르면, 금속막(170)이 트렌치(T)의 바닥면(S2)을 노출시키는 경우, 제 2 기판(180)은 트렌치(T)의 바닥면(S2)과 물리적으로 접촉할 수도 있다.
제 1 영역들(R1) 상에 소자부들(D)이 정의될 수 있다. 소자부들(D)은 하나의 제 1 영역(R1)에 형성되는 제 1 반도체층들(141), 제 2 반도체층들(151), 구조층들(160), 금속막(170) 및 제 2 기판(180)의 일부를 포함할 수 있다. 상세하게는, 하나의 소자부(D)는 순차적으로 적층된 하나의 제 1 반도체층(141), 제 2 반도체층(151) 및 구조층(160)을 포함하고, 제 1 반도체층(141)의 측면, 제 2 반도체층(151)의 측면 및 구조층(160)의 상면을 덮는 금속막(170), 및 금속막(170)을 덮는 제 2 기판(180)을 더 포함할 수 있다. 이때, 제 1 반도체층들(141)의 폭은 제 2 반도체층들(151)의 폭보다 작고, 제 2 반도체층들(151)의 폭은 구조층들(160)의 폭보다 작을 수 있다. 예를 들어, 제 1 반도체층들(141), 제 2 반도체층들(151) 및 구조층들(161)의 측면들은, 제 1 방향(D1)의 반대 방향(즉, 구조층들(161)으로부터 제 1 반도체층(141)을 향하는 방향)으로 테이퍼진(tapered) 형상을 가질 수 있다. 소자부들(D)은 트렌치(T)를 중심으로 상호 이격될 수 있다.
도 7을 참조하여, 제 1 에피층(120)으로부터 소자부들(D)이 분리될 수 있다. 소자부들(D)을 분리하는 공정은 스폴링(spalling) 공정을 포함할 수 있다. 여기서, 스폴링 공정은 적층된 층들에 인가되는 스트레스의 차이를 이용하여 균열을 형성하고, 상부의 층들을 박리하는 공정을 말한다. 이하, 소자부들(D)의 분리에 대해 상세히 설명한다.
구조체(100)에 스트레스를 제공할 수 있다. 여기서, 구조체(100)란 제 1 기판(110)으로부터 제 2 기판(180)까지 형성된 적층 구조체를 의미하며, 이하에서도 동일한 의미로 사용한다. 구조체(100)에 가해지는 스트레스는 인장 응력을 포함할 수 있다. 예를 들어, 구조체(100)에 직접적으로 물리적인 힘을 가하거나, 제 2 기판(180) 상에 스트레서(stressor)를 형성하는 등 다양한 방법을 통해 구조체(100)에 스트레스가 제공될 수 있다.
구조체(100)에 스트레스가 제공됨에 따라, 단위 희생층들(131)에서 균열 전파가 시작될 수 있다. 상세하게는, 단위 희생층들(131)은 제 2 방향(D2)으로 제 1 에피층(120) 및 제 1 반도체층들(141)과 격자 부정합(lattice mismatching)을 가질 수 있다. 상기 격자 부정합에 의해 단위 희생층들(131)은 스트레스에 대하여 약할 수 있다. 금속막(170)은 단위 희생층들(131)에 비해 스트레스에 대하여 강할 수 있다. 이로 인해, 구조체(100)에 스트레스가 제공되는 경우, 금속막(170)과 접하는 단위 희생층들(131)의 일단들에서 균열이 발생할 수 있다. 금속막(170)은 제 1 에피층(120)과 접착력이 강할 수 있다. 제 2 영역(R2)의 제 1 에피층(120)은 금속막(170)과 접할 수 있다. 스트레스가 구조체(100)에 인가되더라도, 금속막(170) 및 제 2 영역(R2)의 제 1 에피층(120)과 사이에 균열이 형성되지 않을 수 있다.
이후, 소자부들(D)이 스폴링(spalling) 공정을 통해 제 1 에피층(120)으로부터 분리될 수 있다. 상기 스폴링 공정은 단위 희생층들(131)을 따라 진행되는 균열 전파에 의해 수행될 수 있다. 균열은 단위 희생층들(131)의 내부, 단위 희생층들(131)과 제 1 에피층(120) 사이의 계면들 또는 단위 희생층들(131)과 제 1 반도체층들(141) 사이의 계면들을 따라 전파될 수 있다. 균열이 전파되는 경로에 따라 단위 희생층들(131)은 제 1 에피층(120)의 상면 및 제 1 반도체층들(141)의 하면들에 잔여할 수 있다. 다른 예로, 단위 희생층들(131)은 제 1 에피층(120)의 상면 상에 남아 있지 않을 수 있다. 또 다른 예로, 단위 희생층들(131)은 제 1 반도체층들(141)의 하면들 상에 남아있지 않을 수 있다. 이와는 또 다르게, 단위 희생층(131)이 단분자층(mono molecular layer)으로 형성되는 경우, 단위 희생층(131)은 제 1 에피층(120)의 상면 및 제 1 반도체층들(141)의 하면들 모두에 잔여하지 않을 수도 있다. 일 실시예에 따르면, 금속막(170)의 일부가 함께 절단될 수 있다. 예를 들어, 트렌치(T)의 바닥면(S2)과 접하는 금속막(170)의 일부는 금속막(170)으로부터 분리되어 제 1 에피층(120)의 상면 상에 잔여할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 의해 형성되는 구조체(100)는 균열이 전파되는 경로를 정의하는 희생층(130)을 포함할 수 있다. 즉, 희생층(130)에 의해 스폴링 공정에서 박리가 일어나는 면(plane)을 설정할 수 있으며, 이는 박리되는 소자부들(D)의 두께를 조절할 수 있다는 것을 의미한다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법은 소자의 박형화에 유리할 수 있다.
더하여, 단위 희생층들(131)은 소자부(D)를 둘러싸는 금속막(170)에 비해 스트레스에 대하여 약하기 때문에, 스폴링 공정 시 필요한 스트레스의 크기는 작을 수 있다. 따라서, 스폴링 공정이 소자부들(D)을 형성한 후에 수행되어도, 소자부들(D)이 손상되지 않을 수 있다.
다른 실시예에 따르면, 상기한 스폴링 공정 중 소자부들 중 어느 하나만 분리될 수도 있다. 도 8 및 도 9는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
스트레스는 구조체(100)의 일부에 강하게 가해질 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 스트레스가 기판(110)의 제1 영역들(R1) 중 어느 하나 및 이에 인접한 제 2 영역들(R2)에 가해질 수 있다. 상기 스트레스는 상기 스트레스가 가해지는 제2 영역들(R2)에 대응되는 위치의 금속막(170) 및 제2 기판(180)에 전달될 수 있다. 제 2 기판(180)은 금속막(170)에 비해 약한 강도를 가질 수 있다. 가해지는 스트레스의 세기는 제 2 기판(180)의 강도보다 강할 수 있다. 따라서, 제 2 기판(180)은 스트레스에 의한 파단될 수 있다. 이 때, 상기 기판(110)의 제1 영역들(R1) 중 어느 하나에 대응되는 위치의 단위 희생층(131) 내에 균열이 발생하고, 상기 균열이 전파될 수 있다. 이를 통해, 소자부들(D) 중 어느 하나만을 스폴링 할 수 있다. 도 8 및 도 9에서는 소자부들(D) 중 어느 하나만을 스폴링 하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 방법에 따르면, 둘 이상의 소자부들(D)을 스폴링 할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 구조체 110: 제 1 기판
120: 제 1 에피층 130: 희생층
140: 제 2 에피층 150: 제 3 에피층
160: 구조층 170: 금속막
180: 제 2 기판

Claims (13)

  1. 제 1 기판 상에 제 1 에피층, 희생층, 제 2 에피층 및 제 3 에피층을 순차적으로 적층하는 것;
    상기 제 3 에피층, 상기 제 2 에피층 및 상기 희생층을 관통하는 트렌치를 형성하는 것;
    상기 제 3 에피층의 상면 상에 구조층을 형성하는 것;
    상기 트렌치의 내면 및 상기 구조층을 덮는 금속막을 형성하는 것;
    상기 트렌치를 채우고, 상기 금속막을 덮는 제 2 기판을 형성하는 것; 및
    상기 제 1 에피층으로부터 상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층을 분리하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층을 분리하는 것은:
    상기 희생층에 스트레스를 제공하는 것; 및
    상기 제 2 에피층을 상기 제 1 에피층으로부터 분리하는 것을 포함하되,
    상기 스트레스에 의해 상기 금속막과 접하는 상기 희생층의 일단에서 균열 전파가 개시되고,
    상기 균열은 상기 희생층을 따라 진행되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치는 복수로 제공되되,
    상기 트렌치들에 의해 소자부들이 정의되고,
    상기 소자부들 각각은 상기 제 2 에피층의 일부, 상기 제 3 에피층의 일부 및 상기 구조층의 일부를 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 에피층, 상기 제 3 에피층 및 상기 구조층의 분리공정 시,
    상기 소자부들 중 어느 일부만 분리되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 희생층은 상기 제 1 에피층 및 상기 제 2 에피층과 다른 격자 상수를 갖되,
    상기 희생층은 상기 제 1 에피층 및 상기 제 2 에피층과의 계면들에서 상기 제 1 에피층 및 상기 제 2 에피층과 격자 정합(lattice matching)을 갖는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생층은 In0 . 17Al0 .83N을 포함하고,
    상기 제 1 및 제 2 에피층들은 질화 갈륨(GaN)을 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 트렌치의 바닥면은 그의 상단보다 넓은 폭을 갖는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 트렌치는 상기 제 3 에피층으로부터 상기 희생층으로 갈수록 그의 폭이 증가하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속막은 상기 트렌치의 측벽 및 바닥면을 덮고,
    상기 제 2 기판은 상기 트렌치의 상기 측벽 및 상기 바닥면과 이격되는 반도체 소자의 제조 방법.
  10. 제 1 반도체층;
    상기 제 1 반도체층 상에 배치되는 제 2 반도체층;
    상기 제 2 반도체층 상에 배치되는 구조층;
    상기 제 1 반도체층의 측면, 상기 제 2 반도체층의 측면 및 상기 구조층의 상면을 덮는 금속막; 및
    상기 금속막을 덮는 유연 기판을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 1 반도체층의 폭은 상기 제 2 반도체층의 폭보다 작고,
    상기 제 2 반도체층의 폭은 상기 구조층의 폭보다 작은 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 구조층의 측면들은,
    상기 구조층으로부터 상기 제 1 반도체층의 방향으로 테이퍼진(tapered) 형상을 갖는 반도체 소자.
  13. 제 10 항에 있어서,
    상기 구조층은:
    상기 제 2 반도체층의 상면 상에 배치되는 소스/드레인 전극들;
    상기 제 2 반도체층 상에 배치되되, 상기 소스/ 드레인 전극들과 이격되어 배치되는 게이트 전극; 및
    상기 소스/드레인 전극들 및 상기 게이트 전극을 덮는 보호층을 포함하는 반도체 소자.
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