TW202214921A - 製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法 - Google Patents

製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法 Download PDF

Info

Publication number
TW202214921A
TW202214921A TW110128373A TW110128373A TW202214921A TW 202214921 A TW202214921 A TW 202214921A TW 110128373 A TW110128373 A TW 110128373A TW 110128373 A TW110128373 A TW 110128373A TW 202214921 A TW202214921 A TW 202214921A
Authority
TW
Taiwan
Prior art keywords
silicon carbide
substrate
layer
semi
gallium nitride
Prior art date
Application number
TW110128373A
Other languages
English (en)
Inventor
艾力克 古特
Original Assignee
法商索泰克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商索泰克公司 filed Critical 法商索泰克公司
Publication of TW202214921A publication Critical patent/TW202214921A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3731—Ceramic materials or glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明關於一種用於製作磊晶生長氮化鎵(GaN)層、氮化鋁鎵(AlGaN)層或氮化銦鎵(InGaN)層之底材之方法，該方法包括以下連續步驟： 提供包含至少一單晶碳化矽層(10, 51)之一基底底材， 在該單晶碳化矽層(10, 51)上面磊晶生長厚度大於1 μm的半絕緣碳化矽層(11)，以形成一供體底材， 將離子物種植入該半絕緣碳化矽層(11)以形成一弱化區(13)，該弱化區(13)界定出待移轉之一單晶半絕緣碳化矽薄層(12)， 將該半絕緣碳化矽層(11)直接鍵合至具有高電阻率之一受體底材(20)， 沿着該弱化區(13)分離該供體底材，以將該單晶半絕緣碳化矽薄層(12)移轉至該受體底材(20)。

Description

製作用於磊晶生長基於鎵之ＩＩＩ族氮化物合金層之底材之方法
本發明是關於一種製作用於磊晶生長基於鎵之III族氮化物合金層(即氮化鎵(GaN)層、氮化鋁鎵(AlGaN)層或氮化銦鎵(InGaN)層))之底材之方法、一種用於製作這種III族氮化物合金層之方法，以及一種在此III族氮化物合金層中製作高電子遷移率電晶體(HEMT)之方法。
III族氮化物半導體，特別是氮化鎵(GaN)、氮化鋁鎵(AlGaN)或氮化銦鎵(InGaN)，似乎特別有前途，特別是在形成高功率發光二極體(LED)及高頻運作的電子元件方面，如高電子遷移率電晶體(HEMT)或其他場效電晶體(FET)。
由於這些III族氮化物合金難以用大尺寸塊狀底材之形式存在，它們通常經由異質磊晶(heteroepitaxy)形成，即在不同材料所製成的底材上磊晶形成。
這種底材的選擇特別考慮了底材材料與III族氮化物合金之間的晶格參數差異及熱膨脹係數差異。具體而言，這些差異越大，在氮化鎵中產生諸如差排(dislocations)等晶體缺陷之風險就越大，並且產生容易引起過度應變的高機械應力之風險就越大。
最常被考慮用於III族氮化物合金異質磊晶之材料是藍寶石及碳化矽(SiC)。
除了與氮化鎵的晶格參數差異小之外，碳化矽特別適用於高功率電子應用，因為它的導熱性明顯高於藍寶石，因此可將組件運作過程中所產生的熱能更容易地消散。
在射頻(RF)應用中，尋求使用半絕緣碳化矽，即電阻率高於或等於10 5Ω.cm的碳化矽，以使底材中的寄生損耗(通常稱為RF損耗)最小化。然而，這種材料特別昂貴，目前僅能以有限尺寸的底材形式獲得。
矽可顯著降低製作成本並可做成大尺寸底材，但矽上III族氮化物合金(III-N-alloy-on-silicon)類型之結構會受到射頻損耗及散熱不良的影響。
複合結構，如SopSiC或SiCopSiC結構，也已被研究 [1]，但尚未證明完全令人滿意。這些結構分別包括多晶碳化矽底材上的單晶矽層或單晶碳化矽層(旨在形成用於磊晶生長氮化鎵的晶種層)。儘管多晶碳化矽是一種價格低廉的材料，可以大尺寸底材的形式獲得並且散熱良好，但這些複合結構由於在單晶矽層或碳化矽層與多晶碳化矽底材之間的交界面存在氧化矽層而受到不利影響，氧化矽層形成熱障(thermal barrier)，阻礙熱量從III族氮化物合金層向多晶碳化矽底材散發。
因此，本發明之一目的是彌補上述缺點，特別是與半絕緣碳化矽底材的尺寸及成本相關的限制。
因此，本發明之目的是提供一種用於製作磊晶生長基於鎵的III族氮化物合金之底材之方法，以形成射頻損耗最小化且散熱最大化之HEMT或其他高頻、高功率電子元件。
為此，本發明提供了一種用於製作供氮化鎵(GaN)層、氮化鋁鎵(AlGaN)層或氮化銦鎵(InGaN)層磊晶生長之底材之方法，其包括以下連續步驟： -提供包含至少一單晶碳化矽層之一基底底材， -在單晶碳化矽層上面進行磊晶生長一半絕緣碳化矽層，以形成一供體底材， -將離子物種植入半絕緣碳化矽層以形成一弱化區，該弱化區界定出待移轉之一單晶半絕緣碳化矽薄層， -將半絕緣碳化矽層鍵合至具有高電阻率之一受體底材， -沿著弱化區分離供體底材，以將單晶半絕緣碳化矽薄層移轉至受體底材。
「高頻」在本說明書中是指高於3 kHz之頻率。
「高功率」在本說明書中是指通過電晶體之閘極注入高於0.5 W/mm之功率密度。
「高電阻率」在本說明書中是指高於或等於100 Ω.cm之電阻率。
「半絕緣碳化矽」在本說明書中是指電阻率大於或等於10 5Ω.cm之碳化矽。
本發明之方法可形成具高電阻率及高導熱率之基底底材，其包括一半絕緣碳化矽層，該層的晶質在散熱及射頻損耗限制方面，適於後續的氮化鎵層磊晶生長，並使最終結構因該底材的良好性質而受益。由於半絕緣碳化矽層與高電阻率、高導熱率的底材直接接觸，因此該結構不含熱障。
直接在高電阻率底材上磊晶形成半絕緣碳化矽層之方法，由於高電阻率底材的晶質不夠或所述底材的材料與碳化矽之間的晶格參數差異，導致在半絕緣碳化矽中形成大量差排。相比之下，根據本發明之方法可使用品質最佳的單晶碳化矽層，作為生長半絕緣碳化矽之晶種，因為該單晶碳化矽層是經由從供體底材中移轉獲得的。
根據本發明之方法的有利特徵，其可單獨實施或以其任何技術上可能之組合實施： -受體底材及碳化矽二者熱膨脹係數之差小於或等於3x10 -6K -1； -受體底材是從一高電阻率矽底材、一高電阻率多晶碳化矽底材、一多晶氮化鋁底材及一鑽石底材當中選定； -磊晶的半絕緣碳化矽層具有大於或等於3 μm的厚度，優選爲大於或等於5 μm的厚度，更優選爲大於或等於10 μm的厚度； -被移轉至受體底材之單晶碳化矽薄層具有小於1 μm之厚度； -半絕緣碳化矽層是經由在其碳化矽磊晶生長期間以釩摻雜而形成； -該方法更包括回收從被移轉之單晶半絕緣碳化矽薄層分離的供體底材之部分之一步驟，以形成新的供體底材； -所述回收包括研磨半絕緣碳化矽層之剩餘部，因此獲得之新供體底材能夠在新的離子物種植入步驟中使用； -所述回收包括研磨該半絕緣碳化矽層之剩餘部並進行磊晶再生長(epitaxial regrowth)，以增加所述半絕緣碳化矽層之厚度，從而形成新的供體底材； -所述回收包括移除半絕緣碳化矽層之剩餘部，以露出單晶碳化矽層之碳面，以及在單晶碳化矽層之碳面上磊晶生長新的半絕緣碳化矽層，從而形成新的供體底材； -基底底材之單晶碳化矽層具有一自由碳面，半絕緣碳化矽層之磊晶生長是在單晶碳化矽層之所述碳面上進行，離子物種被植入成穿過半絕緣碳化矽層的碳面，半絕緣碳化矽層的碳面被鍵合至受體底材，在分離結束時，被移轉的單晶半絕緣碳化矽薄層的矽面會露出； -該方法包括透過以下連續步驟製作基底底材：提供單晶碳化矽之一起始底材，其具有一矽面；植入離子物種使其穿過起始底材之矽面，以形成一弱化區，該弱化區界定出待移轉之一單晶碳化矽薄層；將起始底材之矽面鍵合至一中間載體；沿着弱化區分離起始底材，以將單晶碳化矽薄層移轉至中間載體，並露出被移轉的所述單晶碳化矽薄層之碳面，中間載體及被移轉的單晶碳化矽薄層一起形成基底底材； -中間載體爲一碳化矽底材，其晶質低於起始底材之晶質； -在透過中性物種轟擊以活化待鍵合之各表面後，起始底材被直接鍵合至中間載體； -起始底材透過一耐火鍵合層而鍵合至中間載體； -該方法包括回收從被移轉的單晶碳化矽薄層分離的起始底材之剩餘部之一步驟，以形成新的起始底材。
本發明之另一標的涉及一種在前述方法獲得之底材上製作鎵基III族氮化物合金層之方法。
所述方法包括： -提供以上述方法所製作之一底材， -在所述底材的半絕緣碳化矽層上面進行磊晶生長氮化鎵層、氮化鋁鎵(AlGaN)層或氮化銦鎵(InGaN)層。
氮化鎵層、氮化鋁鎵(AlGaN)層或氮化銦鎵(InGaN)層通常具有1到2 μm之間的厚度。
本發明之另一標的涉及一種在所請鎵基III族氮化物合金層中製作一高電子遷移率電晶體(HEMT)之方法。
所述方法包括： -使用上述方法經由磊晶製作一氮化鎵層、氮化鋁鎵(AlGaN)層或氮化銦鎵(InGaN)層， -以不同於氮化鎵之材料，在該氮化鎵層、氮化鋁鎵(AlGaN)層或氮化銦鎵-(InGaN)層上磊晶生長一III族氮化物材料層，以形成一異質接面， -形成電晶體之通道，使其與所述異質接面齊平， -在通道上面形成電晶體之源極、汲極及閘極。
本發明提供了一種用於製作底材之方法，該底材係供磊晶生長基於鎵的二元或三元III族氮化物合金之用。所述合金包括氮化鎵(GaN)、氮化鋁鎵(Al xGa 1-xN，其中0 ＜ x ＜ 1，以下簡稱為AlGaN)及氮化銦鎵(In xGa 1-xN，其中0 ＜ x ＜ 1，以下簡稱為InGaN)。為簡潔起見，以下將描述用於磊晶生長氮化鎵層之底材之製作；然而，本領域技術人員將能夠調整生長條件以形成氮化鋁鎵或氮化銦鎵層，但用於其磊晶生長之底材保持不變。
該方法使用單晶碳化矽(SiC)基底底材作為生長半絕緣碳化矽層之晶種，從而形成一供體底材。然後使用Smart Cut™ 方法將所述供體底材的半絕緣碳化矽薄層移轉至具有高電阻率的一受體底材。
為此目的，該方法將選擇晶質優良之單晶碳化矽基底底材，即沒有差排之碳化矽。
在某些實施例中，基底底材可爲單晶碳化矽之塊狀底材。在其他實施例中，基底底材可爲包含單晶碳化矽之表面層及另一材料之其他層的複合底材。在後者的情況下，單晶碳化矽層之厚度將大於或等於0.5 µm。
碳化矽有多種晶型(亦稱為多型)。最常見的是4H、6H及3C型。優選地，單晶碳化矽選自4H及6H多型，但任何多型均可用於實施本發明。
圖式所繪者爲單晶碳化矽之一塊狀基底底材10。
眾所周知，如圖1所示，這種底材具有矽面10-Si及碳面10-C。
目前，氮化鎵之磊晶製程主要是在碳化矽之矽面上實施。然而，在碳化矽之碳面上生長氮化鎵並非不可能。在本發明之方法的實施過程中，基底底材之取向(矽面/碳面)及供體底材之取向，係根據碳化矽要用來生長氮化鎵層的那一面而選定。
參照圖1B，半絕緣碳化矽層11的磊晶生長在基底底材10上進行。有利的是，半絕緣碳化矽的多型與供體底材碳化矽的多型完全相同。
有利地，半絕緣碳化矽層11的生長在基底底材10的碳面10-C上進行。因此半絕緣碳化矽的碳面11-C位於供體底材的表面上。
有多種形成半絕緣碳化矽的技術。根據一實施例，碳化矽層在其磊晶生長期間可以釩摻雜。
根據另一實施例，可在磊晶反應器中使用合適的前驅物同時沉積矽、碳及釩。
半絕緣碳化矽層的厚度有利地大於後續要移轉至受體底材的層的厚度。
優選地，半絕緣碳化矽層的厚度大於待移轉層的厚度複數倍。因此，供體底材可被多次用來移轉半絕緣碳化矽層，這使得該方法更加經濟。例如，半絕緣碳化矽磊晶層的厚度優選大於3 μm，更優選大於或等於5 μm，甚至大於或等於10 μm。
由於半絕緣碳化矽是一種稀有材料，本發明所提出的製作方法可克服市場上缺乏半絕緣碳化矽底材的問題。
參考圖1C，半絕緣碳化矽層11及基底底材10的下段被修整。這種修整的動機是因爲在半絕緣碳化矽磊晶生長期間，半絕緣碳化矽在基底底材的邊緣上形成額外的厚度。然而，半導體裝置生產線上現有的工具通常設計成供已設定的底材直徑使用，亦稱為標準直徑(nominal diameter)。因此，修整可讓半絕緣碳化矽磊晶層的直徑恢復至標準直徑。這個修整步驟是使用邊緣研磨工具進行，其從層的邊緣移除幾百微米的寬度及幾十微米的深度。
參考圖1D，離子物種被植入至供體底材的半絕緣碳化矽層11中，以形成界定出一單晶半絕緣碳化矽薄層12的弱化區13。植入的物種通常包括氫及/或氦。本領域技術人員將能夠定義所需的注入劑量及能量。
在所示的實施例中，由於基底底材的初始取向，離子物種被植入成穿過供體底材的碳面11-C。
優選地，單晶半絕緣碳化矽薄層12的厚度小於1 μm。具體而言，這樣的厚度可用Smart Cut™ 方法在產業規模上獲得。特別是，產業生產線上可用的植入工具允許獲得這樣的植入深度。
參照圖1E，本發明之方法亦提供了具有高電阻率的受體底材20。
所述受體底材的主要功能是與被移轉至該受體底材的單晶半絕緣碳化矽薄層12形成適合氮化鎵磊晶生長的底材。
由於磊晶是在高溫下進行的，因此受體底材的熱膨脹係數優選地被選定成基本上等於碳化矽的熱膨脹係數，以便在氮化鎵的磊晶期間不產生應力或應變。因此，本發明特別有利的是，受體底材與碳化矽的熱膨脹係數之差的絕對值小於或等於 3x10 -6K -1。
此外，除了其高電阻率之外，受體底材有利地有助於最終結構內部的散熱。因此受體底材可有利地選擇使用具高導熱率的材料。
因此，用於受體底材的優選材料是陶瓷(例如但不限於多晶碳化矽(pSiC)、多晶氮化鋁(pAlN)、氧化鈹(BeO))、鑽石，或退而求其次，電阻率大於或等於100 Ω.cm的矽(其導熱率低於上述其他材料的導熱率)。
供體底材的半絕緣碳化矽層11被鍵合至受體底材20。這是直接鍵合，即不使用插入二底材之間的鍵合層進行鍵合——因鍵合層易於形成熱障。
參照圖1F，供體底材沿著弱化區13分離。如所述技術領域所知，分離可由熱處理、機械作用或這些方式之組合引起。
該分離的效果是將單晶半絕緣碳化矽薄層12移轉至受體底材20。
如圖1G所示，移轉後的單晶半絕緣碳化矽薄層12的自由面是矽面12-Si(碳面在與受體底材20交界那側)。該矽面被研磨，例如經由化學機械研磨(CMP)，以降低單晶半絕緣碳化矽薄層12的粗糙度並移除與植入相關的缺陷。
供體底材的剩餘部，其包括基底底材10及未移轉至受體底材20的半絕緣碳化矽層11的剩餘部11'(參見圖1E)，可有利地回收作爲他用。
回收方式可能會因剩餘部11'的厚度而異。
在此厚度非常小的情況下，尤其是小於待移轉的新半絕緣碳化矽層的厚度(即通常小於1 µm)時，可移除該剩餘部的全部，僅保留基底底材10。這樣，基底底材10便可從圖1A開始的方法中重複使用，並且尤其可接收新的半絕緣碳化矽磊晶層，如圖1B所示。
在半絕緣碳化矽的剩餘部11'的厚度很大(即通常大於1 μm)的情況下，所述剩餘部11'可在其表面被研磨後保留在基底底材10上。
如果所述部分研磨後的厚度大於待移轉至新受體底材的單晶半絕緣碳化矽薄層12的厚度，則由基底底材10及半絕緣碳化矽的剩餘部11'所組成的結構，可作爲從圖1D步驟開始實施本發明之方法的新供體底材。
視需要地，特別是如果半絕緣碳化矽剩餘部11'研磨後的厚度，小於待移轉至新受體底材的單晶半絕緣碳化矽薄層12的厚度，則可經由在研磨後的剩餘部11'上磊晶再生長一新厚度的半絕緣碳化矽，以獲得具有足夠厚度的半絕緣碳化矽層，用於從圖1D步驟開始實施本發明之方法。
回到圖1G的底材，其適於在移轉後的半絕緣碳化矽薄層12上生長基於鎵的III族氮化物合金。
參照圖1H，在半絕緣碳化矽薄層12的矽面上生長一氮化鎵層30(或者，如上所述，AlGaN或InGaN)。
氮化鎵層30的厚度通常在1到2 μm之間。
接下來，如圖1I所示，經由在層30上磊晶生長與層30不同的III族氮化物合金層60而形成一異質接面。這樣便可使用本領域技術人員已知的方法，從該異質接面繼續製作電晶體(尤其是HEMT)，形成電晶體之通道使其與異質接面齊平，以及在該通道上形成電晶體之源極、汲極及閘極。
由於基底底材10(其碳面10-C接受植入並與受體底材鍵合)的初始取向(initial orientation)，半絕緣碳化矽層的矽面12-Si在最終底材上被露出，這特別有利於GaN、AlGaN或InGaN的生長。
以下描述上述方法的一種變化例，其特別允許單晶碳化矽的更常規取向，並且是由矽面接收植入並被鍵合至受體底材。
為此，基底底材經由將一單晶碳化矽層從一起始底材移轉至一中間載體而形成，然後在被移轉的碳化矽層上磊晶生長一半絕緣碳化矽層以形成供體底材。
參考圖2A，提供具優良晶質的單晶碳化矽zhi 起始底材50，即沒有差排的底材。在某些實施例中，起始底材可以是單晶碳化矽的塊狀底材。在其他實施例中，起始底材可爲包含單晶碳化矽之表面層及另一材料之其他層的複合底材。在後者的情況下，單晶碳化矽層的厚度將大於或等於0.5 µm。
碳化矽有多種晶型(亦稱為多型)。最常見的是4H、6H及3C型。優選地，單晶碳化矽選自4H及6H多型，但任何多型均可用於實施本發明。
圖式所繪者爲單晶碳化矽製之塊狀起始底材50。
眾所周知，如圖2A所示，這種底材具有矽面50-Si及碳面50-C。
在本發明之方法的實施過程中，起始底材的取向(矽面/碳面)以及供體底材的取向，係根據碳化矽要用來生長氮化鎵層的那一面而選定。
特別有利的是，選擇起始底材50的矽面50-Si來實施該方法的步驟。具體而言，這是單晶碳化矽產業製程中最常規的取向。
參照圖2B，離子物種穿過起始底材50的矽面50-Si植入 (由箭頭示意性地表示)以形成弱化區52，其界定出待移轉之單晶碳化矽薄層51。
植入的物種通常包括氫及/或氦。本領域技術人員將能夠定義所需的植入劑量及能量。
優選地，單晶半絕緣碳化矽薄層51的厚度小於1 μm。具體而言，這樣的厚度可用Smart Cut™ 方法在產業規模上獲得。特別是，產業生產線上可用的植入工具允許獲得這樣的植入深度。
參照圖2C，起始底材50的矽面50-Si鍵合至中間載體40。
所述中間載體的主要功能是在單晶碳化矽薄層從起始底材移轉到在單晶碳化矽薄層上生長半絕緣碳化矽層之間，暫時維持單晶碳化矽薄層51。
為此，中間載體40被被選定成具有基本上等於碳化矽熱膨脹係數的熱膨脹係數，以便在半絕緣碳化矽磊晶期間不會產生應力或應變。因此，特別有利的是，中間載體及起始底材(或複合起始底材情況下的單晶碳化矽層)的熱膨脹係數之差絕對值小於或等於3x10 -6K -1。
優選地，中間載體亦由碳化矽製成，以使熱膨脹係數之差異最小化。本發明特別有利的是，中間載體40可爲晶質低於起始底材之碳化矽底材。這意味著中間載體可以是多晶碳化矽底材，或者實際上是單晶碳化矽底材但可包括所有類型之差排(此與爲了確保半絕緣碳化矽磊晶層的品質而選定之優良晶質單晶碳化矽起始底材不同)。這種較低晶質底材之優點是比相同品質的起始底材便宜，同時完美地適於臨時載體之功能。
有利地，起始底材與中間載體的鍵合是直接的，即起始底材與中間載體的交界面不使用鍵合層。視需要地，待接觸表面中的至少一個可加以清潔及/或活化，例如以中性物種轟擊，以增加鍵合能。
作爲替代方案，起始底材可經由耐火材料製的鍵合層(未繪出)鍵合至中間載體，該鍵合層能夠承受半絕緣碳化矽的磊晶生產溫度而不降解。
參照圖2D，起始底材50沿著弱化區52分離。如所述技術領域所知，分離可由熱處理、機械作用或這些方式之組合引起。
該分離的效果是將單晶碳化矽層51移轉至中間載體40。
如圖2E所示，移轉後的單晶碳化矽層51的自由面是碳面51-C(矽面在與中間載體40交界那側)。該碳面被研磨，例如經由化學機械研磨(CMP)，以降低單晶碳化矽層51的粗糙度並移除與植入相關的缺陷。中間載體40與被移轉的單晶碳化矽層51一起形成如圖1A至1I所示實施例中所述的基底底材；單晶碳化矽的碳面被露出(如同第一實施例)，移轉至中間載體的步驟，使得吾人可從矽面露出的基底底材開始。
起始底材的剩餘部50'(參見圖2D)可有利地回收作爲他用。為此，所述剩餘部可加以研磨，以移除與植入相關的缺陷。然後它可作爲圖2A所示的新起始底材而再利用。
該方法的其餘部分包括與類似於參照圖1B至1I所述的步驟，因此以下將以更簡短的方式說明這些步驟。
參照圖2F，在基底底材10的單晶碳化矽層51上進行半絕緣碳化矽層11的磊晶生長，以形成供體底材。半絕緣碳化矽的多型有利地與起始底材的碳化矽的多型完全相同。
由於半絕緣碳化矽層11的生長是在基底底材的碳面51-C上進行，所以是半絕緣碳化矽的碳面11-C位於供體底材的表面上。
半絕緣碳化矽層的厚度有利地大於隨後要移轉至受體底材之層的厚度。
參照圖2G，修整半絕緣碳化矽層11及基底底材10的下段。
參照圖2H，離子物種被植入供體底材的半絕緣碳化矽層11中，以形成界定單晶半絕緣碳化矽薄層12的弱化區13。
由於基底底材的初始取向，離子物種係穿過供體底材的碳面51-C而植入。
優選地，單晶半絕緣碳化矽薄層12具有小於1 μm的厚度，其可經由Smart Cut TM方法在產業規模上獲得。
參照圖2I，本發明之方法還提供了具有高電阻率的受體底材20。
受體底材20的主要功能是與移轉至該受體底材的單晶半絕緣碳化矽薄層12形成適合氮化鎵磊晶生長的底材。
由於磊晶是在高溫下進行的，因此受體底材的熱膨脹係數優選地被選定成基本上等於碳化矽的熱膨脹係數，以便在氮化鎵的磊晶期間不產生應力或應變。因此，本發明特別有利的是，受體底材與碳化矽的熱膨脹係數之差絕對值小於或等於3x10 -6K -1。
此外，除了其高電阻率之外，受體底材有利地有助於最終結構內部的散熱。因此受體底材可有利地選擇使用具高導熱率的材料。
因此，用於受體底材的優選材料是陶瓷(例如但不限於多晶碳化矽(pSiC)、多晶氮化鋁(pAlN)、氧化鈹(BeO))、鑽石，或退而求其次，電阻率大於或等於100 Ω.cm的矽(其導熱率低於上述其他材料的導熱率)。
供體底材的半絕緣碳化矽層11被鍵合至受體底材20。這是直接鍵合，即不使用插入二底材之間的鍵合層進行鍵合——因鍵合層易於形成熱障。
參照圖2J，供體底材沿弱化區13分離。
該分離的效果是將單晶半絕緣碳化矽薄層12移轉至受體底材20。
如圖2K所示，移轉後的單晶半絕緣碳化矽薄層12的自由面是矽面12-Si(碳面在與受體底材20交界那側)。該矽面被研磨，例如經由化學機械研磨(CMP)，以降低單晶半絕緣碳化矽薄層12的粗糙度並移除與植入相關的缺陷。
供體底材的剩餘部，其包括基底底材及未移轉至受體底材20的半絕緣碳化矽層11的剩餘部11'(參見圖2J)，可有利地回收作爲他用。
上文已說明各種回收模式，故不再贅述。
回到圖2K的底材，該底材適用於在被移轉的單晶半絕緣碳化矽薄層12上生長基於鎵的III族氮化物合金。
參照圖2L，在單晶半絕緣碳化矽薄層12的矽面上生長一氮化鎵層30(或者，如上所述，AlGaN或InGaN)。
該層30的厚度通常在1到2 μm之間。
接下來，如圖2M所示，經由在層30上磊晶生長與層30不同的III族氮化物合金層60，以形成一異質接面。
這樣便可使用本領域技術人員已知的方法，從該異質接面繼續製作電晶體(尤其是HEMT)，形成電晶體之通道使其與異質接面齊平，以及在該通道上形成電晶體之源極、汲極及閘極。
不管上述實施例爲何，所獲得的結構都特別有利，因為它包括一半絕緣碳化矽層，該層一方面用作磊晶生長III族氮化物合金層的晶種，另一方面能良好散熱並限制射頻損耗，並以較低的成本獲得。此外，承載半絕緣碳化矽層並同時具高電阻率及高導熱率的受體底材與所述半絕緣碳化矽層直接接觸，故該結構不包括任何熱障。
參考資料[1] Comparative study on stress in AlGaN/GaN HEMT structures grown on 6H-SiC, Si and on composite substrates of the 6H-SiC/poly-SiC and Si/poly-SiC, M. Guziewicz et al., Journal of Physics: Conference Series 100 (2008) 040235
10:基底底材 10-C,11-C,50-C,51-C:碳面 10-Si,11-Si,12-Si,50-Si:矽面 11:半絕緣碳化矽層 11',50':剩餘部 12:單晶半絕緣碳化矽薄層 13,52:弱化區 20:受體底材 30:氮化鎵層 40:中間載體 50:起始底材 51:單晶碳化矽薄層 60:III族氮化物合金層
本發明之進一步特徵及優點將從以下參照附圖之詳細描述中更爲彰顯，其中： 圖1A是一單晶碳化矽基底底材之示意剖面圖； 圖1B是經由在圖1A基底底材的碳面上磊晶生長單晶半絕緣碳化矽層所形成的供體底材之示意剖面圖； 圖1C是修整後的供體底材之示意剖面圖，所述修整旨在去除磊晶期間供體底材邊緣上所形成的碳化矽贅生物； 圖1D是圖1C的供體底材在經由將離子物種植入半絕緣碳化矽層而形成弱化區以界定待移轉薄層期間之示意剖面圖； 圖1E是組裝圖1D的供體底材及受體底材之示意剖面圖； 圖1F是供體底材沿著弱化區分離，以將單晶半絕緣碳化矽薄層移轉至受體底材之示意剖面圖； 圖1G是被移轉至受體底材的單晶半絕緣碳化矽薄層在其自由表面(矽面)被研磨後之示意剖面圖； 圖1H是在圖1G的單晶半絕緣碳化矽薄層的矽面上磊晶生長一氮化鎵層之示意剖面圖； 圖1I是在圖1H的氮化鎵層上經由磊晶形成一異質接面之示意剖面圖； 圖2A是第一單晶碳化矽供體底材之示意剖面圖； 圖2B是圖2A的供體底材在經由將離子物種植入成穿過第一單晶碳化矽供體底材的矽面而形成弱化區，以形成待移轉的單晶碳化矽薄層的期間之示意剖面圖； 圖2C是組裝圖2B的第一供體底材及第一受體底材之示意剖面圖； 圖2D是沿著弱化區分離第一供體底材，以將單晶半絕緣碳化矽薄層移轉至第一受體底材之示意剖面圖； 圖2E是被移轉至第一受體底材的單晶半絕緣碳化矽薄層在其自由表面(碳面)被研磨後之示意剖面圖； 圖2F是在圖2E底材的單晶碳化矽薄層的碳面上磊晶生長一單晶半絕緣碳化矽薄層，以形成第二供體底材之示意剖面圖； 圖2G是第二供體底材修整後之示意剖面圖，所述修整旨在去除磊晶期間該供體底材邊緣上所形成的碳化矽贅生物； 圖2H是圖2G的第二供體底材在經由將離子物種植入半絕緣碳化矽層中而形成弱化區，以界定待移轉之薄層的期間之示意剖面圖； 圖2I是組裝圖2H的第二供體底材及第二受體底材之示意剖面圖； 圖2J是沿著弱化區分離第二供體底材，以將單晶半絕緣碳化矽薄層移轉至第二受體底材之示意剖面圖； 圖2K是被移轉至第二受體底材之單晶半絕緣碳化矽薄層在其自由表面(矽面)被研磨後之示意剖面圖； 圖2L是在圖2K的單晶半絕緣碳化矽薄層的矽面上形成一氮化鎵層之示意剖面圖； 圖2M是在圖2L的氮化鎵層上經由磊晶形成一異質接面之示意剖面圖。
為了易讀性，各層不一定按比例顯示。
10:基底底材
11:半絕緣碳化矽層
12:單晶半絕緣碳化矽薄層
20:受體底材

Claims (19)

  1. 一種用於製作供一層氮化鎵(GaN)、氮化鋁鎵(AlGaN)或氮化銦鎵(InGaN)磊晶生長之底材之方法，該方法包括以下連續步驟： 提供包含至少一單晶碳化矽層(10, 51)之一基底底材， 在該單晶碳化矽層(10, 51)上面磊晶生長一半絕緣碳化矽層(11)，以形成一供體底材， 將離子物種植入該半絕緣碳化矽層(11)以形成一弱化區(13)，該弱化區(13)界定出待移轉之一單晶半絕緣碳化矽薄層(12)， 將該半絕緣碳化矽層(11)鍵合至具有高電阻率之一受體底材(20)， 沿着該弱化區(13)分離該供體底材，以將該單晶半絕緣碳化矽薄層(12)移轉至該受體底材(20)。
  2. 如請求項1之方法，其中該受體底材(20)及碳化矽二者熱膨脹係數之差小於或等於3x10 -6K -1。
  3. 如請求項1或2之方法，其中該受體底材(20)係從一高電阻率矽底材、一高電阻率多晶碳化矽底材、一多晶氮化鋁底材及一鑽石底材當中選定。
  4. 如請求項1至3任一項之方法，其中磊晶的該半絕緣碳化矽層(11)具有大於或等於3μm的厚度，優選爲大於或等於5μm的厚度，更優選爲大於或等於10μm的厚度。
  5. 如請求項1至4任一項之方法，其中被移轉至該受體底材(20)之該單晶半絕緣碳化矽薄層(12)具有小於1 μm之厚度。
  6. 如請求項1至5任一項之方法，其中該半絕緣碳化矽層(11)係經由在其碳化矽磊晶生長期間以釩摻雜而形成。
  7. 如請求項1至6任一項之方法，其更包括回收從該單晶半絕緣碳化矽薄層(12)分離的該供體底材之部分之一步驟，以形成新的供體底材。
  8. 如請求項7之方法，其中所述回收包括研磨該半絕緣碳化矽層(11)之剩餘部(11’)，以此方式獲得之新的供體底材能夠在新的離子物種植入步驟中使用。
  9. 如請求項7之方法，其中所述回收包括研磨該半絕緣碳化矽層(11)之剩餘部(11’)並進行磊晶再生長，以增加該半絕緣碳化矽層之厚度，從而形成新的供體底材。
  10. 如請求項7之方法，其中所述回收包括移除該半絕緣碳化矽層(11)之剩餘部(11’)，以露出該單晶碳化矽層(10, 51)之碳面，以及在該單晶碳化矽層(10, 51)之碳面上磊晶生長新的半絕緣碳化矽層(11)，從而形成新的供體底材。
  11. 如請求項1至10任一項之方法，其中： 該基底底材之單晶碳化矽層(10, 51)具有自由碳面(10-C, 51-C)， 該半絕緣碳化矽層(11)之磊晶生長係在該單晶碳化矽層(10, 51)之所述碳面(10-C, 51-C)上進行， 所述離子物種係被植入成穿過該半絕緣碳化矽層(11)的碳面(11-C)， 該半絕緣碳化矽層(11)的碳面(11-C)被鍵合至該受體底材(20)， 在所述分離結束時，被移轉的該單晶半絕緣碳化矽薄層(12)的矽面(12-Si)會露出。
  12. 如請求項1至11任一項之方法，該方法包括透過以下連續步驟製作該基底底材： 提供單晶碳化矽之一起始底材(50)，其具有一矽面(50-Si)， 植入離子物種使其穿過該起始底材(50)之矽面(50-Si)，以形成一弱化區(52)，該弱化區(52)界定出待移轉之一單晶碳化矽薄層(51)， 將該起始底材(50)之矽面(50-Si)鍵合至一中間載體(40)， 沿着該弱化區(52)分離該起始底材(50)，以將該單晶碳化矽薄層(51)移轉至該中間載體(40)，並露出被移轉的該單晶碳化矽薄層(51)之碳面(51-C)，該中間載體(40)及被移轉的該單晶碳化矽薄層(51)一起形成該基底底材。
  13. 如請求項12之方法，其中該中間載體(40)爲一碳化矽底材，其晶質低於該起始底材(50)之晶質。
  14. 如請求項12或13之方法，其中在透過中性物種轟擊以活化待鍵合之各表面後，該起始底材(50)被直接鍵合至該中間載體(40)。
  15. 如請求項12或13之方法，其中該起始底材(50)透過一耐火鍵合層而鍵合至該中間載體(40)。
  16. 如請求項12至15任一項之方法，其包括回收從該單晶碳化矽薄層(51)分離的該起始底材(50)之剩餘部(50’)之一步驟，以形成新的起始底材。
  17. 一種用於以磊晶製作一氮化鎵、氮化鋁鎵或氮化銦鎵層之方法，該方法包括： 提供以請求項1至16任一項之方法所製作之一底材， 在該底材的半絕緣碳化矽層(12)上面磊晶生長該氮化鎵、氮化鋁鎵或氮化銦鎵層(30)。
  18. 如請求項17之方法，其中該氮化鎵、氮化鋁鎵或氮化銦鎵層(30)具有1到2μm之間的厚度。
  19. 一種用於製作一高電子遷移率電晶體(HEMT)之方法，該方法包括： 應用如請求項17或18之方法，磊晶生長一氮化鎵、氮化鋁鎵或氮化銦鎵層(30)， 以不同於氮化鎵之材料，在該氮化鎵、氮化鋁鎵或氮化銦鎵層(30)上磊晶生長一III族氮化物層(60)，以形成一異質接面， 形成該電晶體之通道，使其與該異質接面齊平， 在該通道上面形成該電晶體之源極、汲極及閘極。
TW110128373A 2020-10-06 2021-08-02 製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法 TW202214921A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2010208A FR3114911B1 (fr) 2020-10-06 2020-10-06 Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FRFR2010208 2020-10-06

Publications (1)

Publication Number Publication Date
TW202214921A true TW202214921A (zh) 2022-04-16

Family

ID=74183298

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110128373A TW202214921A (zh) 2020-10-06 2021-08-02 製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法

Country Status (8)

Country Link
US (1) US20230411151A1 (zh)
EP (1) EP4226417A1 (zh)
JP (1) JP2023545635A (zh)
KR (1) KR20230084223A (zh)
CN (1) CN116195046A (zh)
FR (1) FR3114911B1 (zh)
TW (1) TW202214921A (zh)
WO (1) WO2022074319A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2894989B1 (fr) * 2005-12-21 2009-01-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite et substrat composite selon ledit procede
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
FR2877491B1 (fr) * 2004-10-29 2007-01-19 Soitec Silicon On Insulator Structure composite a forte dissipation thermique
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device

Also Published As

Publication number Publication date
JP2023545635A (ja) 2023-10-31
EP4226417A1 (fr) 2023-08-16
FR3114911B1 (fr) 2024-02-09
FR3114911A1 (fr) 2022-04-08
CN116195046A (zh) 2023-05-30
KR20230084223A (ko) 2023-06-12
WO2022074319A1 (fr) 2022-04-14
US20230411151A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
US9721791B2 (en) Method of fabricating III-nitride semiconductor dies
JP5670700B2 (ja) 集積半導体基板構造およびその製造方法
US20050269671A1 (en) Support for hybrid epitaxy and method of fabrication
JP7092051B2 (ja) 電界効果トランジスタの作製方法
US20150076620A1 (en) Method for manufacturing transistors and associated substrate
CN110663097B (zh) 半导体元件基板的制造方法
WO2023048160A1 (ja) 半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法
TW202214921A (zh) 製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法
US20230360911A1 (en) Semiconductor multilayer structure and manufacturing method therefor, and manufacturing method for semiconductor device
TW202215503A (zh) 製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法
US20140332934A1 (en) Substrates for semiconductor devices
TW202215504A (zh) 製作用於磊晶生長基於鎵之ｉｉｉ族氮化物合金層之底材之方法
US12020985B2 (en) Transferring large-area group III-nitride semiconductor material and devices to arbitrary substrates
US20220246423A1 (en) Technique for GaN Epitaxy on Insulating Substrates
US20230238296A1 (en) Semiconductor device and method for manufacturing semiconductor device
EP2779212A2 (en) Method of forming a high electron mobility semiconductor device