WO2023048160A1 - 半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法 - Google Patents

半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法 Download PDF

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nitride semiconductor
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啓介 川村
功一 北原
直輝 重川
剣波 梁
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    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor substrate, a semiconductor device, a method for manufacturing a semiconductor substrate, and a method for manufacturing a semiconductor device. More particularly, the present invention relates to a semiconductor substrate with a thermally conductive layer of diamond or polycrystalline silicon carbide, a semiconductor device, a method of manufacturing a semiconductor substrate, and a method of manufacturing a semiconductor device.
  • Non-Patent Document 1 discloses a nitride semiconductor device comprising an SOI (Silicon On Insulator) substrate and a HEMT (High Electron Mobility Transistor) formed on a Si layer in the SOI substrate.
  • SOI Silicon On Insulator
  • HEMT High Electron Mobility Transistor
  • Non-Patent Document 1 nitride semiconductor devices are generally formed on substrates having low thermal conductivity, such as SOI substrates, sapphire substrates, or Si (silicon) substrates. Therefore, the heat generated in the nitride semiconductor device during operation is less likely to dissipate through the substrate. As a result, the temperature of the nitride semiconductor device tends to rise, and the performance and reliability of the nitride semiconductor device tend to deteriorate.
  • the SiO 2 (silicon oxide) layer in the SOI substrate has a significantly low thermal conductivity, which hinders the heat dissipation of the nitride semiconductor device.
  • Non-Patent Document 2 below and Patent Documents 1 and 2 below disclose techniques for promoting heat dissipation in nitride semiconductor devices using a diamond layer. Due to its very high thermal conductivity, diamond is a promising candidate as a heat spreader material for nitride semiconductor devices.
  • Non-Patent Document 2 below discloses a diamond layer, a SiC (silicon carbide) layer formed on the diamond layer via a metal layer made of Ti (titanium), and a HEMT formed on the SiC layer.
  • a nitride semiconductor device is disclosed.
  • the structure of Non-Patent Document 2 below is produced by the following method. A nitride semiconductor layer is epitaxially grown on the surface of the SiC substrate containing the micropipes.
  • a nitride semiconductor device including a HEMT is manufactured by processing this nitride semiconductor layer.
  • a SiC layer with a thickness of 50 ⁇ m is produced by cutting the back surface of the SiC substrate.
  • the back surface of the SiC layer and the diamond layer are bonded via a metal layer made of Ti having a thickness of 10 nm.
  • Patent Document 1 discloses a semiconductor device comprising a support substrate made of diamond, a single-crystal SiC layer having a resistivity of 10 6 to 10 12 ⁇ cm and a thickness of 1 to 30 ⁇ m, and a nitride semiconductor layer. is disclosed.
  • this semiconductor device one surface of the single-crystal SiC layer is bonded to the support substrate.
  • the monocrystalline SiC layer has micropipes.
  • the nitride semiconductor layer is formed on the other surface of the single crystal SiC layer.
  • the structure of Patent Document 1 below is produced by the following method. A single crystal SiC substrate is provided.
  • a hydrogen ion-implanted layer is formed in the single-crystal SiC substrate by implanting hydrogen ions from the surface of the single-crystal SiC substrate.
  • a surface of a single-crystal SiC substrate is bonded to a supporting substrate made of diamond.
  • the single-crystal SiC substrate is divided by the hydrogen ion-implanted layers.
  • the remaining portion of the single crystal SiC substrate becomes a single crystal SiC layer.
  • the hydrogen ion implanted layer remaining on the back surface of the single crystal SiC layer is removed by CMP (Chemical Mechanical Polishing).
  • a nitride semiconductor layer is formed by epitaxial growth on the back surface of the single-crystal SiC layer.
  • Patent Document 2 discloses the following method for manufacturing a nitride semiconductor substrate.
  • a diamond layer is formed on the Si substrate.
  • a single-crystal SiC layer is formed by thinning the Si substrate and carbonizing the Si portion remaining after the thinning.
  • a nitride semiconductor layer is formed on the surface of the single-crystal SiC layer on which the diamond layer is not formed.
  • JP 2016-139655 A Japanese Patent Application Laid-Open No. 2018-203587 (Patent No. 6763347)
  • the conventional technique of promoting heat dissipation from a semiconductor device using a heat conductive layer made of diamond or the like has a problem that the quality of the nitride semiconductor layer is low.
  • Non-Patent Document 2 and Patent Document 1 a bulk SiC substrate is used as the SiC layer.
  • bulk SiC substrates have a 4H crystal structure and contain micropipes. Therefore, the quality of the nitride semiconductor layer formed on the SiC layer has deteriorated under the influence of the micropipes included in the SiC layer.
  • the nitride semiconductor layer is formed after the single crystal SiC layer and the support substrate are bonded. Since the single-crystal SiC layer is heated to a high temperature during the formation of the nitride semiconductor layer, the bonding between the single-crystal SiC layer and the support substrate is weakened, resulting in a significant drop in the reliability of the semiconductor device.
  • a single crystal SiC layer is formed by carbonizing a Si substrate. It is difficult to obtain a thick and high-quality SiC layer by carbonizing the Si substrate. Therefore, a SiC layer having sufficient thickness and crystallinity to epitaxially grow a nitride semiconductor layer cannot be formed, and the quality of the grown nitride semiconductor layer deteriorates.
  • An object of the present invention is to provide a semiconductor substrate, a semiconductor device, a semiconductor substrate manufacturing method, and a semiconductor device manufacturing method capable of improving the quality of a nitride semiconductor layer. to provide.
  • Another object of the present invention is to provide a semiconductor substrate, a semiconductor device, a method for manufacturing a semiconductor substrate, and a method for manufacturing a semiconductor device that can improve the performance of the device.
  • a semiconductor substrate includes a heat conductive layer made of diamond or polycrystalline silicon carbide, a silicon carbide layer having a 3C-type crystal structure formed on one main surface side of the heat conductive layer, a heat A bonding layer formed between a conductive layer and a silicon carbide layer, and a nitride semiconductor layer formed on one main surface of the silicon carbide layer.
  • the silicon carbide layer and the nitride semiconductor layer are in contact with each other, and no amorphous layer exists between the silicon carbide layer and the nitride semiconductor layer.
  • the heat conductive layer is made of diamond
  • the bonding layer includes a first amorphous layer containing carbon as a main component and a first amorphous layer formed on one main surface of the heat conductive layer. and a second carbon- and silicon-based amorphous layer formed between the silicon carbide layer.
  • the silicon carbide layer is a single crystal
  • the heat conductive layer is made of diamond
  • the bonding layer contains at least polycrystalline grains of silicon carbide.
  • the heat conductive layer is made of diamond
  • the bonding layer includes a carbon atom density decreasing region
  • the carbon atom density in the carbon atom density decreasing region is lower than that of the heat conductive layer to the silicon carbide layer.
  • the thickness of the carbon atom density decreasing region is 2 nm or more.
  • the bonding layer preferably contains silicon oxide.
  • the silicon carbide layer preferably does not contain micropipes.
  • the silicon carbide layer preferably has a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less.
  • one main surface of the silicon carbide layer preferably has a plane orientation of (1,1,1), (-1,-1,-1), or (1,0,0).
  • the heat conductive layer is made of diamond and has a resistivity of 5 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 16 ⁇ cm or less.
  • the silicon carbide layer has an electron concentration of 1 ⁇ 10 15 /cm 3 or more and 1 ⁇ 10 21 /cm 3 or less.
  • the nitride semiconductor layer is a first nitride semiconductor layer formed on one main surface side of the silicon carbide layer, the first nitride semiconductor layer including an insulating or semi-insulating layer, and Al x
  • the thickness of the nitride semiconductor layer is 6 ⁇ m or more and 10 ⁇ m or less.
  • the heat conductive layer is made of diamond
  • the nitride semiconductor layer has a thickness of 0.5 ⁇ m or more and less than 6 ⁇ m
  • the heat conductive layer has a thickness of 5 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 It has a resistivity of 16 ⁇ -cm or less
  • the silicon carbide layer has a resistivity of 1 ⁇ 10 3 ⁇ -cm or more and 1 ⁇ 10 16 ⁇ -cm or less.
  • a semiconductor device includes the semiconductor substrate described above, and first and second electrodes formed on one main surface side of a silicon carbide layer, wherein the first electrode and the silicon carbide layer are electrically connected.
  • the nitride semiconductor layer includes a via hole reaching the silicon carbide layer from one main surface of the nitride semiconductor layer, the first electrode is formed on the one main surface of the nitride semiconductor layer, A conductor layer electrically connecting the first electrode and the silicon carbide layer and formed in the via hole is further provided.
  • each of the silicon carbide layer, the nitride semiconductor layer, and the first and second electrodes is preferably plural, and each of the plural silicon carbide layers is provided on one main surface side of the heat conductive layer.
  • Each of the plurality of nitride semiconductor layers formed and insulated from each other is formed on one main surface of each of the plurality of silicon carbide layers, and the plurality of first electrodes and the plurality of second electrodes. Each is formed on one main surface side of each of the plurality of silicon carbide layers.
  • a semiconductor device comprises the above semiconductor substrate, a source electrode and a gate electrode formed on one main surface of a nitride semiconductor layer, and a drain formed on one main surface of a silicon carbide layer. and an electrode.
  • a method of manufacturing a semiconductor substrate comprises the steps of: forming a silicon carbide layer having a 3C-type crystal structure on one main surface of a silicon substrate; removing the silicon substrate from the silicon carbide layer; and bonding the other major surface of the silicon carbide layer to one major surface of a thermally conductive layer made of diamond or polycrystalline silicon carbide. and a step of performing.
  • the step of forming a silicon carbide layer includes the step of forming a first silicon carbide layer by carbonizing one main surface of the silicon substrate; and forming a second silicon carbide layer by crystal-growing silicon carbide on the main surface.
  • a method of manufacturing a semiconductor device includes the steps of manufacturing a semiconductor substrate and forming first and second electrodes on one main surface side of a silicon carbide layer by the method of manufacturing a semiconductor substrate described above. and electrically connecting the first electrode and the silicon carbide layer.
  • a method of manufacturing a semiconductor device comprises the steps of: forming a silicon carbide layer having a 3C-type crystal structure on one main surface of a silicon substrate; After the step of fabricating a semiconductor substrate, the step of fabricating a device on the semiconductor substrate, and the step of fabricating a device, the other main part of the silicon carbide layer is removed by removing the silicon substrate. After the step of exposing the surface and the step of exposing the other major surface of the silicon carbide layer, the other major surface of the silicon carbide layer and one major surface of the thermally conductive layer made of diamond or polycrystalline silicon carbide. and a step of joining.
  • a semiconductor substrate, a semiconductor device, a semiconductor substrate manufacturing method, and a semiconductor device manufacturing method that can improve the quality of a nitride semiconductor layer. Further, it is possible to provide a semiconductor substrate, a semiconductor device, a method for manufacturing a semiconductor substrate, and a method for manufacturing a semiconductor device, which can improve the performance of the device.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor substrate NS1 in the first embodiment of the invention
  • FIG. FIG. 4 is a cross-sectional view showing the first step of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing a second step of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing the third step of the method of manufacturing the semiconductor substrate NS1 in the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding method.
  • FIG. 4 is a cross-sectional view showing the first step of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing a second step of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing
  • FIG. 10 is a cross-sectional view showing a fourth step of the method for manufacturing the semiconductor substrate NS1 in the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding method.
  • FIG. 6 is an enlarged view of a main portion of FIG. 5; In the first embodiment of the present invention, it is a cross-sectional view of the main part showing the structure of the joint portion 3 when the joint layer 3 is subjected to heat treatment after the joining is performed using the surface activation joining method.
  • 3 is a first diagram showing C atom density along the thickness direction in the bonding layer 3.
  • FIG. 3 is a second diagram showing the C atom density along the thickness direction in the bonding layer 3.
  • FIG. 10 is a cross-sectional view showing the third step of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using the hydrophilic bonding method.
  • FIG. 10 is a cross-sectional view showing a fourth step of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using a hydrophilic bonding method.
  • FIG. 12 is an enlarged view of a main portion of FIG. 11;
  • FIG. 4 is a comparison diagram between the band lineup of 3C-SiC/GaN and the band lineup of 4H-SiC/GaN.
  • FIG. 10 is a cross-sectional view showing a first step of a first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing the second step of the first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding method
  • FIG. 10 is a cross-sectional view showing the third step of the first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding method
  • FIG. 10 is a cross-sectional view showing a first step of a first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing a first step of a first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention,
  • FIG. 14 is a cross-sectional view showing a fourth step of the first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 12 is a cross-sectional view showing a first step of a second modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing a second step of the second modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding method;
  • FIG. 12 is a cross-sectional view showing a first step of a second modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention
  • FIG. 10 is a cross-sectional view showing a second step of the second modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding
  • FIG. 10 is a cross-sectional view showing the third step of the second modification of the method of manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention, and is a cross-sectional view in the case of using the surface activated bonding method;
  • FIG. 14 is a cross-sectional view showing a fourth step of the second modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention; It is a sectional view showing composition of semiconductor device ND1 in a 2nd embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a first step of a method for manufacturing a semiconductor device ND1 according to a second embodiment of the present invention; It is sectional drawing which shows the 2nd process of the manufacturing method of semiconductor device ND1 in the 2nd Embodiment of this invention.
  • FIG. 14 is a cross-sectional view showing a third step of the method for manufacturing the semiconductor device ND1 according to the second embodiment of the present invention;
  • FIG. 14 is a cross-sectional view showing a fourth step of the method for manufacturing the semiconductor device ND1 in the second embodiment of the invention; It is sectional drawing which shows the 5th process of the manufacturing method of semiconductor device ND1 in the 2nd Embodiment of this invention.
  • FIG. 14 is a cross-sectional view showing a sixth step of the method for manufacturing the semiconductor device ND1 according to the second embodiment of the present invention; It is sectional drawing which shows the 7th process of the manufacturing method of semiconductor device ND1 in the 2nd Embodiment of this invention. It is a sectional view showing composition of semiconductor device ND2 in a 3rd embodiment of the present invention. It is sectional drawing which shows the 1st process of the manufacturing method of semiconductor device ND2 in the 3rd Embodiment of this invention. It is a sectional view showing the 2nd process of the manufacturing method of semiconductor device ND2 in a 3rd embodiment of the present invention. It is a sectional view showing composition of semiconductor device ND3 in a 4th embodiment of the present invention.
  • FIG. 10 is a diagram showing distribution of Al composition ratio inside a first nitride semiconductor layer 410 according to a fourth embodiment of the present invention
  • 4 is a diagram schematically showing two-dimensional growth of GaN forming a C-GaN layer 421.
  • FIG. It is a top view which shows the structure of semiconductor substrate NS2 in the 4th Embodiment of this invention. It is sectional drawing which shows the 1st process of the modification of the manufacturing method of semiconductor device ND3 in the 4th Embodiment of this invention. It is sectional drawing which shows the 2nd process of the modification of the manufacturing method of semiconductor device ND3 in the 4th Embodiment of this invention.
  • FIG. 3 shows structures ST1 and ST2 in a first embodiment of the invention
  • FIG. 5 is a diagram showing the relationship between the gate-drain distance LDG and the breakdown voltage of each of samples 1 to 5 in the first embodiment of the present invention
  • FIG. 4 shows structures ST3 and ST4 in a second embodiment of the invention
  • FIG. 9 is a graph showing the overall thermal resistance of each of Samples 6-8 in the second example of the invention
  • FIG. FIG. 10 is a table showing the thermal resistance of each of a plurality of layers constituting each of Samples 6 to 8 in the second example of the invention and the overall thermal resistance
  • FIG. FIG. 10 is a diagram showing the relationship between the thermal resistance of each of samples 6 and 8 and the thickness D of nitride semiconductor layer 1013 in the second example of the present invention
  • FIG. 10 is a TEM image of a cross section of the bonding layer of sample 9 in the third example of the present invention
  • FIG. FIG. 10 is a TEM image of a cross section of the bonding layer of sample 10 in the third example of the present invention
  • FIG. 11 is a TEM image of a cross section of the bonding layer of sample 11 in the third example of the present invention
  • FIG. FIG. 10 is a diagram showing the atomic density distribution along the distance in the depth direction from the surface of the SiC layer of each of samples 9 to 11 in the third example of the present invention
  • the expression “formed on the main surface” means formed in contact with the main surface.
  • the expression “formed on the main surface side” means formed in contact with the main surface and formed without contact with the main surface (at a distance from the main surface). means both
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor substrate NS1 according to the first embodiment of the present invention.
  • the bonding layer 3 is drawn thicker than the actual thickness.
  • a semiconductor substrate NS1 (an example of a semiconductor substrate) in the first embodiment is a substrate for fabricating a semiconductor device. 2 (an example of a silicon carbide layer), a bonding layer 3 (an example of a bonding layer), and a nitride semiconductor layer 4 (an example of a nitride semiconductor layer).
  • the diamond substrate 1 is a heat conductive layer made of diamond. Diamond substrate 1 is, for example, polycrystalline. Diamond substrate 1 has a thickness of, for example, 100 ⁇ m or more and 6000 ⁇ m or less. Diamond substrate 1 has main surfaces 1a and 1b. The main surface 1a of the diamond substrate 1 faces upward in FIG. The main surface 1b of the diamond substrate 1 faces downward in FIG.
  • the SiC layer 2 is formed on the main surface 1a side of the diamond substrate 1 .
  • SiC layer 2 is bonded to diamond substrate 1 .
  • the SiC layer 2 is a single crystal and has a 3C-type crystal structure.
  • SiC layer 2 includes two main surfaces 2a and 2b.
  • the principal surface 2a of the SiC layer 2 faces upward in FIG. 1, and the principal surface 2b of the SiC layer 2 faces downward in FIG.
  • the main surface 2a of the SiC layer 2 has, for example, a (111), (-1-1-1), or (100) plane orientation, preferably (111) or (-1-1-1). has a plane orientation of
  • the SiC layer 2 preferably has a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less, more preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less, and still more preferably 0.7 ⁇ m or more. It has a thickness of less than 0.0 ⁇ m (eg, 0.9 ⁇ m or less).
  • the thickness of SiC layer 2 By setting the thickness of SiC layer 2 to 0.1 ⁇ m or more, preferably 0.5 ⁇ m or more, and further preferably 0.7 ⁇ m or more, the crystal quality of SiC layer 2 can be further improved. As a result, the crystal quality of nitride semiconductor layer 4 formed with SiC layer 2 as a base can be improved.
  • SiC layer 2 may contain intentionally doped n-type impurities (for example, N (nitrogen), P (phosphorus), etc.).
  • the bonding layer 3 is formed on the main surface 1 a of the diamond substrate 1 .
  • Bonding layer 3 is formed between diamond substrate 1 and SiC layer 2 .
  • the bonding layer 3 has a thickness of, for example, 1 nm or more and 10 nm or less.
  • Nitride semiconductor layer 4 is formed on main surface 2 a of SiC layer 2 .
  • Nitride semiconductor layer 4 includes a plurality of layers having mutually different components made of, for example, InxAlyGa1 -xyN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). , has an arbitrary layered structure.
  • the nitride semiconductor layer 4 includes an AlGaN (aluminum gallium nitride)/GaN layer heterostructure.
  • the main surface 4a of the nitride semiconductor layer 4 faces upward in FIG.
  • the semiconductor substrate NS1 When the semiconductor substrate NS1 is used for power applications (applications for integrated circuits), the semiconductor substrate NS1 preferably has the following first configuration.
  • the diamond substrate 1 In the first configuration, the diamond substrate 1 is semi-insulating or insulating. Specifically, the diamond substrate 1 has a resistivity of 5 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 16 ⁇ cm or less.
  • the SiC layer 2 In the first configuration, has conductivity, and is 1 ⁇ 10 15 pieces/cm 3 or more and 1 ⁇ 10 21 pieces/cm 3 or less, preferably 1 ⁇ 10 18 pieces/cm 3 or more and 1 ⁇ 10 18 pieces/cm 3 or more. It preferably has an electron concentration of 10 21 /cm 3 or less.
  • the semiconductor substrate NS1 when used for high frequency applications, it is preferable that the semiconductor substrate NS1 have the following second or third configuration.
  • the diamond substrate 1 has a resistivity of 5 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 16 ⁇ cm or less.
  • the SiC layer 2 has a resistivity of 1 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 16 ⁇ cm or less.
  • Nitride semiconductor layer 4 may have a thickness of 0.5 ⁇ m or more and less than 6 ⁇ m.
  • FIGS. 2 to 9 are cross-sectional views showing the method of manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention.
  • a Si substrate 90 is prepared with reference to FIG. Si substrate 90 is made of, for example, p-type Si.
  • a main surface 90a of the Si substrate 90 faces upward in FIG.
  • the plane orientation of main surface 90a of Si substrate 90 is, for example, the (111) plane.
  • the plane orientation of the main surface 90a of the Si substrate 90 may be the (100) plane, the (110) plane, or the like.
  • Si substrate 90 has, for example, a diameter of 6 inches and a thickness of 1000 ⁇ m.
  • a single crystal SiC layer 2 is formed on the main surface 90 a of the Si substrate 90 .
  • the principal surface 2a of the SiC layer 2 faces upward in FIG. 2, and the principal surface 2b of the SiC layer 2 faces downward in FIG.
  • the SiC layer 2 is formed on a base layer made of SiC obtained by carbonizing the main surface 90a of the Si substrate 90, using an MBE method, a CVD (Chemical Vapor Deposition) method, an LPE (Liquid Phase Epitaxy) method, or the like. and may be formed by homoepitaxially growing SiC.
  • the SiC layer 2 includes a SiC layer 21 formed by carbonization and a SiC layer 22 epitaxially grown on the underlying SiC layer 21 .
  • the C (carbon) concentration of SiC layer 21 and the C concentration of SiC layer 22 are different from each other.
  • the SiC layer 2 may be formed by heteroepitaxial growth on the main surface 90a of the Si substrate 90 (or with a buffer layer interposed therebetween).
  • SiC layer 2 is formed on main surface 90a of Si substrate 90 by any one of carbonization, homoepitaxial growth, and heteroepitaxial growth, SiC layer 2 has a 3C-type crystal structure.
  • Nitride semiconductor layer 4 is formed on main surface 2 a of SiC layer 2 .
  • Nitride semiconductor layer 4 is formed by heteroepitaxial growth on main surface 2a of SiC layer 2 using the CVD method or the like. Therefore, there is no trace of bonding (amorphous layer continuous with each of SiC layer 2 and nitride semiconductor layer 4, SiO 2 layer, etc.) between SiC layer 2 and nitride semiconductor layer 4 .
  • Nitride semiconductor layer 4 includes a main surface 4a. The main surface 4a of the nitride semiconductor layer 4 faces upward in FIG.
  • a support substrate 95 is fixed to the main surface 4a of the nitride semiconductor layer 4. As shown in FIG. The support substrate 95 plays a role of holding the SiC layer 2 and the nitride semiconductor layer 4 during bonding, which will be described later. Support substrate 95 is made of any material.
  • the Si substrate 90 By selectively etching the Si substrate 90, the entire Si substrate 90 is removed from the SiC layer 2 (in FIG. 3, the removed Si substrate 90 is indicated by a dashed line). After removing Si substrate 90, main surface 2b of SiC layer 2 is exposed.
  • a diamond substrate 1 is prepared with reference to FIG.
  • the principal surface 1a of the diamond substrate 1 faces upward in FIG. 4, and the principal surface 1b of the diamond substrate 1 faces downward in FIG.
  • the main surface 1a of the diamond substrate 1 and the main surface 2b of the SiC layer 2 are joined.
  • the main surface 2b of the SiC layer 2 faces downward.
  • the arithmetic mean roughness Ra of the principal surface 2b of the SiC layer 2 is preferably greater than 0 and equal to or less than 1 nm.
  • the arithmetic mean roughness Ra of the main surface 2b of the SiC layer 2 is more preferably greater than 0 and 0.5 nm or less.
  • the warp of the main surface 2b of the SiC layer 2 is preferably more than 0 and 50 ⁇ m or less.
  • the main surface 2b of the SiC layer 2 may be CMP-processed to improve the arithmetic mean roughness Ra of the main surface 2b of the SiC layer 2.
  • a bonding intermediate layer (not shown) is interposed between the main surface 1a of the diamond substrate 1 and the main surface 2b of the SiC layer 2 to bond the main surface 1a of the diamond substrate 1 and the main surface 2b of the SiC layer 2.
  • This bonding intermediate layer is made of an arbitrary material, and plays a role such as improving the bonding strength between the diamond substrate 1 and the SiC layer 2 .
  • any method can be used for bonding the main surface 1a of the diamond substrate 1 and the main surface 2b of the SiC layer 2, and the surface activation bonding method is preferably used.
  • the surface activation bonding method is used, the diamond substrate is bonded in an atmosphere of reduced pressure of 1 ⁇ 10 ⁇ 5 Pa or less, preferably 1 ⁇ 10 ⁇ 6 Pa or less and normal temperature (for example, a temperature of 10° C. or more and 30° C. or less).
  • Main surface 1a of SiC layer 1 and main surface 2b of SiC layer 2 are each irradiated with energetic particles as indicated by arrow AW1.
  • the energetic particles consist of, for example, ions, neutral atoms such as Ar (argon), Kr (krypton), or Ne (neon), or cluster ions.
  • the energetic particles preferably consist of Ar.
  • main surface 1a of diamond substrate 1 and main surface 2b of SiC layer 2 are each irradiated with energy particles
  • main surface 1a of diamond substrate 1 and main surface 2b of SiC layer 2 each have, for example, Amorphous layers 3a and 3b each having a thickness of approximately 5 nm or less appear.
  • the amorphous layer 3a (an example of the first amorphous layer) is obtained by amorphizing diamond present on the main surface 1a of the diamond substrate 1 by collision with energetic particles.
  • Amorphous layer 3 a is continuous with diamond substrate 1 . Due to the appearance of the amorphous layer 3a, the main surface 1a of the diamond substrate 1 slightly recedes toward the main surface 1b.
  • Amorphous layer 3b (an example of a second amorphous layer) is obtained by amorphizing SiC present on main surface 2a of SiC layer 2 by collision of energetic particles. Amorphous layer 3 b is continuous with SiC layer 2 . Due to the appearance of amorphous layer 3b, main surface 2b of SiC layer 2 slightly recedes toward main surface 2a.
  • the amorphous layer 3a and the amorphous layer 3b are brought into contact with each other as indicated by arrow AW2.
  • the principal surface 1a of the diamond substrate 1 and the principal surface 2b of the SiC layer 2 are bonded together, and the bonding layer 3 appears.
  • bonding layer 3 is a trace of bonding diamond substrate 1 and SiC layer 2 together. Therefore, when the diamond substrate 1 and the SiC layer 2 are not bonded, the bonding layer 3 does not appear.
  • the composition of the bonding layer 3 depends on the bonding method.
  • the bonding layer 3 includes an amorphous layer 3a and an amorphous layer 3b.
  • the amorphous layer 3a contains C and has C as its main component.
  • Amorphous layer 3 a is formed on main surface 1 a of diamond substrate 1 .
  • Amorphous layer 3b contains C and Si, and is mainly composed of C and Si.
  • Amorphous layer 3 b is formed between amorphous layer 3 a and main surface 2 a of SiC layer 2 .
  • the amorphous layers 3a and 3b can be observed by TEM (Transmission electron microscopy) or the like.
  • the bonding layer 3 contains Si, C, elements existing in the bonding atmosphere, and the like.
  • the bonding layer 3 may be heat-treated. Thereby, the strength of the bonding layer 3 can be improved.
  • FIG. 7 shows the configuration of the bonding portion 3 when the bonding layer 3 is heat-treated after bonding using the surface activation bonding method in the first embodiment of the present invention. It is a partial sectional view.
  • bonding layer 3 when bonding layer 3 is heat-treated at a temperature of, for example, 1000° C. or more and less than the melting point of silicon, atoms contained in amorphous layers 3a and 3b are recrystallized inside bonding layer 3. do.
  • bonding layer 3 may include polycrystalline layer 3e.
  • the polycrystalline layer 3e contains at least SiC polycrystalline grains, and is mainly composed of SiC polycrystalline grains.
  • the polycrystalline layer 3e may further include polycrystalline grains containing atoms of the energy particles used for bonding.
  • the bonding layer 3 When only some of the atoms contained in the amorphous layers 3a and 3b in the bonding layer 3 are recrystallized by heat treatment, the bonding layer 3 consists of the polycrystalline layer 3e and at least one of the amorphous layers 3a and 3b. can include one and the other. When all the atoms contained in the amorphous layers 3a and 3b in the bonding layer 3 are recrystallized by heat treatment, the bonding layer 3 does not include the amorphous layers 3a and 3b, and the bonding layer 3 as a whole becomes the polycrystalline layer 3e. can be more
  • the bonding layer 3 includes a concentration-reduced region 3f.
  • the concentration decreasing region 3f is a region where the C atom density monotonically decreases from the diamond substrate 1 toward the SiC layer 2 (along the thickness direction).
  • the reduced concentration region 3f is generated over a wider range inside the bonding layer 3 than when the SiC layer is epitaxially grown on the diamond substrate.
  • the reduced concentration region 3f has a thickness of 2 nm or more. The reduced concentration region 3f occurs regardless of whether the bonding layer 3 includes the amorphous layers 3a and 3b and whether it includes the polycrystalline layer 3e.
  • FIG 8 and 9 are diagrams showing the C atom density in the bonding layer 3 along the thickness direction.
  • the C atom density along the thickness direction in the bonding layer 3 changes depending on the presence or absence of the bonding intermediate layer, the C atom density inside the bonding intermediate layer, and the like.
  • the C atom density along the thickness direction in the bonding layer 3 is as shown in FIG. 8(b).
  • the reduced concentration region 3f occurs in a region including the interface between the SiC layer 2 and the bonding layer 3, but does not occur in the interface between the diamond substrate 1 and the bonding layer 3.
  • the C atom density along the thickness direction in the bonding layer 3 is as shown in FIG. 9(a).
  • the reduced concentration region 3 f occurs in the region including the interface between the diamond substrate 1 and the bonding layer 3 , but does not occur in the interface between the SiC layer 2 and the bonding layer 3 .
  • the C atom density along the thickness direction in the bonding layer 3 is as shown in FIG. 9(b).
  • the reduced concentration region 3f occurs in a region including the interface between the diamond substrate 1 and the bonding layer 3.
  • the C atom density monotonically increases from the diamond substrate 1 toward the SiC layer 2 (along the thickness direction).
  • hydrophilization bonding may be used instead of surface activation bonding.
  • the hydrophilic bonding method is also called Fusion Bonding or Silicon Direct Bonding (SDB).
  • SDB Silicon Direct Bonding
  • CVD Chemical Vapor Deposition
  • a SiO 2 layer 3 d is formed on the main surface 2 b of the SiC layer 2 .
  • the SiO 2 layer 3d is formed by a method of forming the SiO 2 layer 3d on the main surface 2b of the SiC layer 2 using a CVD method or the like, a method of forming a Si layer on the main surface 2b of the SiC layer 2, and a method of thermally oxidizing the Si layer. Alternatively, it may be formed by a method of thermally oxidizing main surface 2b of SiC layer 2, or the like.
  • Each of the SiO 2 layer 3c and the SiO 2 layer 3d is hydrophilized.
  • SiO 2 layer 3c and SiO 2 layer 3d are brought into contact with each other as indicated by arrow AW2.
  • the principal surface 1a of the diamond substrate 1 and the principal surface 2b of the SiC layer 2 are bonded together, and the bonding layer 3 appears.
  • bonding layer 3 in which SiO 2 layers 3c and 3d are integrated is obtained after bonding.
  • the bonding layer 3 contains SiO2 .
  • the thermal conductivity of the SiO2 layer is relatively low.
  • the bonding layer 3 in the case of using the surface activated bonding method does not contain the SiO 2 layer. From the viewpoint of ensuring high thermal conductivity, it is preferable to use the surface activated bonding method.
  • SiC and diamond are Group IV semiconductors, they have high bonding affinity. Therefore, good bonding is realized regardless of the bonding method.
  • the fact that the 3C-type single-crystal SiC layer 2 is formed on the main surface 1a of the diamond substrate 1 is a trace that the diamond substrate 1 and the SiC layer 2 are bonded to each other.
  • the plane orientation of the joint surface of the diamond substrate 1 and the plane orientation of the joint surface of the SiC layer 2 are different from each other, or the plane orientation of the joint surface of the diamond substrate 1 and the SiC layer 2 are different.
  • the deviation in the rotational direction from the plane orientation of the joint surface is a trace of the fact that the single-crystal diamond substrate 1 and the SiC layer 2 were joined to each other. It is not easy to make the plane orientation of the joint surface of the single-crystal diamond substrate 1 and the plane orientation of the joint surface of the SiC layer 2 the same.
  • the plane orientation of the joint surface of the single-crystal diamond substrate 1 and the plane orientation of the joint surface of the SiC layer 2 can be made the same, the plane orientation of the joint surface of the single-crystal diamond substrate 1 and the SiC layer 2, a deviation in the direction of rotation or a deviation in the direction of inclination occurs at the time of joining.
  • the SiC layer 2 is a 3C type single crystal, and the plane orientation of the bonding surface (here, the main surface 2b) of the SiC layer 2 and the plane orientation of the bonding surface (here, the main surface 1a) of the diamond substrate 1 are are all substantially (111) planes.
  • the vector in the [111] direction of the bonding surface of the SiC layer 2 and the [111] direction of the bonding surface of the diamond substrate 1 The angle formed by the vector of the direction, the angle formed by the vector in the [-111] direction of the bonding surface of the SiC layer 2 and the vector in the [-111] direction of the bonding surface of the diamond substrate 1, the [1-] of the bonding surface of the SiC layer 2 11] direction vector and the [1-11] direction vector of the bonding surface of the diamond substrate 1, and the [11-1] direction vector of the bonding surface of the SiC layer 2 and the bonding surface of the diamond substrate 1 [ 11-1], one of the four angles formed by the vector of the direction exceeds twice the value A. This is because a deviation occurs between the plane orientation of the bonding surface of the diamond substrate 1 and the plane orientation of the bonding surface of the SiC layer 2 .
  • the value A is the larger of the X-ray rocking curve half-value width of the bonding surface of the SiC layer 2 and the X-ray rocking curve half-value width of the bonding surface of the diamond substrate 1 .
  • Each of the above vectors is extracted in the following way.
  • a pole figure of the bonding surface of the SiC layer 2 and a pole figure of the bonding surface of the diamond substrate 1 are created by X-ray diffraction method or EBSD (Electron Backscatter Diffraction) method.
  • EBSD Electro Backscatter Diffraction
  • the diffraction intensity at each of the diffraction peaks in the [111] direction, [-111] direction, [1-11] direction, and [11-1] direction is Extract the maximum point (4 points in total).
  • the [111] direction, [ ⁇ 111] direction, [1-11] direction, and [11 ⁇ 1] extract each vector in the direction.
  • the [111] direction, the [ ⁇ 111] direction, the [1-11] direction, and the [11 ⁇ 1] extract each vector in the direction.
  • the entire support substrate 95 is removed. After removing support substrate 95, main surface 4a of nitride semiconductor layer 4 is exposed. Through the above steps, the semiconductor substrate NS1 is obtained.
  • bulk SiC substrates have a 4H-type crystal structure and contain micropipes. It is difficult to manufacture bulk SiC substrates with a 3C-type crystal structure. It is also difficult to obtain bulk SiC substrates having a 3C-type crystal structure from the market.
  • SiC layer 2 having a 3C-type crystal structure can be obtained by forming SiC layer 2 using Si substrate 90 as a base. It is known that SiC layers with a 3C-type crystal structure do not contain micropipes.
  • the nitride semiconductor layer 4 is formed using the SiC layer 2 that does not contain micropipes as a base, it is possible to avoid the deterioration of the crystal quality of the nitride semiconductor layer 4 due to the micropipes. can be done. Further, according to the present embodiment, since it is not necessary to form SiC layer 2 only by carbonization, SiC layer 2 serving as the base of nitride semiconductor layer 4 can be made sufficiently thick. As a result, the crystal quality of the nitride semiconductor layer 4 can be improved, and a high-power device with high heat dissipation can be manufactured.
  • SiC layer 2 has a 3C-type crystal structure. The occurrence can be effectively suppressed. As a result, device performance can be improved. This will be explained below.
  • FIG. 13 is a comparison diagram between the 3C-SiC/GaN band lineup and the 4H-SiC/GaN band lineup.
  • the bandgap is Eg
  • the energy at the top of the valence band is Ev
  • the energy at the bottom of the conduction band is Ec1, Ec2, or Ec3.
  • the energy Ec1 at the bottom of the conduction band of 3C—SiC is equal to that of the conduction band of 2H—GaN (GaN having a 2H type crystal structure). It is lower than the lower end energy Ec2 by 0.5 eV. Therefore, electrons e1 generated from donors in the 3C-SiC layer are not distributed in the 2H-GaN layer. This indicates that electrons in the 3C-SiC layer are less likely to leak into the nitride semiconductor layer.
  • the energy Ec3 of the lower end of the conduction band of 4H—SiC (SiC having a 4H-type crystal structure) is 0.00% lower than the energy Ec2 of the lower end of the conduction band of 2H—GaN. 57 eV higher. Therefore, electrons e2 generated from donors in the 4H-SiC layer are distributed in the 2H-GaN layer as indicated by dotted arrows. This indicates that electrons in the 4H--SiC layer tend to leak into the nitride semiconductor layer.
  • the band lineup shown in FIG. 13(b) is also shown in the literature ("Demonstration of Common-Emitter Operation in AlGaN/SiC Heterojunction Bipolar Transistors," IEEE Electron Device Lett., 31, 942 (2010).).
  • FIG. 14 to 17 are cross-sectional views showing a first modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention.
  • a Si substrate 90 is prepared by the same method as the process shown in FIG.
  • the principal surface 2a of the SiC layer 2 faces upward in FIG. 14, and the principal surface 2b of the SiC layer 2 faces downward in FIG.
  • a diamond substrate 1 is prepared with reference to FIG.
  • the principal surface 1a of the diamond substrate 1 faces upward in FIG. 15, and the principal surface 1b of the diamond substrate 1 faces downward in FIG.
  • the principal surface 1a of the diamond substrate 1 and the principal surface 2a of the SiC layer 2 are bonded using a surface activated bonding method.
  • main surface 1a of diamond substrate 1 and main surface 2a of SiC layer 2 are each irradiated with energetic particles as indicated by arrow AW1.
  • Amorphous layers 3a and 3b appear on each of main surface 1a of diamond substrate 1 and main surface 2a of SiC layer 2, respectively.
  • the amorphous layer 3a and the amorphous layer 3b are brought into contact with each other as indicated by arrows AW2 by a method similar to the process shown in FIG. As a result, the principal surface 1a of the diamond substrate 1 and the principal surface 2a of the SiC layer 2 are bonded, and the bonding layer 3 appears. Any bonding method may be used, and a hydrophilic bonding method or the like may be used.
  • Si substrate 90 is entirely removed from SiC layer 2 by selectively etching Si substrate 90 in a manner similar to the process shown in FIG.
  • the substrate 90 is shown in dashed lines). After removing Si substrate 90, main surface 2b of SiC layer 2 is exposed.
  • a nitride semiconductor layer 4 is then formed on the main surface 2b of the SiC layer 2 by the same method as the process shown in FIG. Through the above steps, the semiconductor substrate NS1 is obtained. However, in the semiconductor substrate NS1 obtained in the first modification, the orientations of the main surfaces 2a and 2b of the SiC layer 2 are opposite to those in FIG.
  • 18 to 22 are cross-sectional views showing a second modification of the method for manufacturing the semiconductor substrate NS1 according to the first embodiment of the present invention.
  • a Si substrate 90 is prepared by the same method as the process shown in FIG.
  • a support substrate 96 is fixed (attached) to the main surface 2a of the SiC layer 2 using an arbitrary method.
  • the support substrate 96 plays a role of holding the SiC layer 2 during bonding, which will be described later.
  • Support substrate 96 is made of any material.
  • the Si substrate 90 is selectively etched to remove the entire Si substrate 90 from the SiC layer 2 (in FIG. 19, the removed Si substrate 90 is indicated by a dashed line). . After removing Si substrate 90, main surface 2b of SiC layer 2 is exposed.
  • a diamond substrate 1 is prepared with reference to FIG.
  • the principal surface 1a of the diamond substrate 1 faces upward in FIG. 20, and the principal surface 1b of the diamond substrate 1 faces downward in FIG.
  • the principal surface 1a of the diamond substrate 1 and the principal surface 2b of the SiC layer 2 are bonded using a surface activated bonding method.
  • principal surface 1a of diamond substrate 1 and principal surface 2b of SiC layer 2 are each irradiated with energetic particles as indicated by arrows AW1 in the same manner as in the step shown in FIG.
  • Amorphous layers 3a and 3b appear on each of main surface 1a of diamond substrate 1 and main surface 2b of SiC layer 2, respectively.
  • the amorphous layer 3a and the amorphous layer 3b are brought into contact with each other as indicated by arrows AW2 by a method similar to the process shown in FIG. As a result, the principal surface 1a of the diamond substrate 1 and the principal surface 2b of the SiC layer 2 are bonded together, and the bonding layer 3 appears. Any bonding method may be used, and a hydrophilic bonding method or the like may be used.
  • the entire support substrate 96 is removed (in FIG. 21, the removed support substrate 96 is indicated by a dashed line). After removing support substrate 96, main surface 2a of SiC layer 2 is exposed.
  • a nitride semiconductor layer 4 is then formed on the main surface 2a of the SiC layer 2 by the same method as the process shown in FIG. Through the above steps, the semiconductor substrate NS1 is obtained.
  • the main surface of the SiC layer 2 serving as the base of the nitride semiconductor layer 4 is the main surface 2b in the first modification, and the main surface 2b in the second modification. In a modification, it is the main surface 2a.
  • atoms forming the outermost surfaces of main surface 2a and main surface 2b of SiC layer 2 are different from each other.
  • the outermost surface of main surface 2a of SiC layer 2 is a Si surface (a surface composed of Si atoms)
  • the outermost surface of main surface 2b is a C surface (a surface composed of C atoms).
  • the Si face and the C face of the SiC layer 2 have different electrical properties. Therefore, by appropriately selecting the manufacturing method of the semiconductor substrate NS1, the electrical properties of the semiconductor substrate NS1 can be appropriately set.
  • FIG. 22 is a cross-sectional view showing the configuration of a semiconductor device ND1 according to the second embodiment of the invention.
  • a semiconductor device ND1 (an example of a semiconductor device) in the present embodiment is manufactured using the semiconductor substrate NS1 in the first embodiment. and diode DD1.
  • Transistors TR1 and TR2 and diode DD1 each have a mesa structure.
  • a trench 161 separates the transistor TR1 and the transistor TR2 from each other.
  • Transistor TR2 and diode DD1 are separated from each other by trench 162 .
  • the grooves 161 and 162 separate the bonding layer 3 into the bonding layers 31 to 33, the SiC layer 2 into the SiC layers 21 to 23, and the nitride semiconductor layer 4 into the nitride semiconductor layers 41 to 43. separated.
  • Each of SiC layers 21-23 is electrically insulated from each other. The potential of each of SiC layers 21-23 may be floating or fixed.
  • the transistor TR1 is, for example, a low-voltage side switch of a half-bridge circuit, and consists of a HEMT.
  • the transistor TR1 includes a diamond substrate 1 (an example of a heat conductive layer), a SiC layer 21 (an example of a silicon carbide layer), a bonding layer 31 (an example of a bonding layer), and a nitride semiconductor layer 41 (an example of a nitride semiconductor layer).
  • a conductive layer 51 an example of a conductive layer
  • an interlayer insulating layer 61 a source electrode 71 (an example of a first electrode), a drain electrode 81 (an example of a second electrode), and a gate electrode 91 , an interlayer insulating layer 121 , and a conductive layer 131 .
  • a bonding layer 31, a SiC layer 21, a nitride semiconductor layer 41, an interlayer insulating layer 61, and an interlayer insulating layer 121 are laminated in this order on the main surface 1a of the diamond substrate 1. As shown in FIG.
  • the nitride semiconductor layer 41 includes via holes 41 a reaching the SiC layer 21 from the main surface 41 b of the nitride semiconductor layer 41 .
  • Conductive layer 51 is formed inside via hole 41 a and electrically connects SiC layer 21 and source electrode 71 .
  • Source electrode 71 , drain electrode 81 , gate electrode 91 and interlayer insulating layer 61 are formed on main surface 41 b of nitride semiconductor layer 41 .
  • Source electrode 71 , drain electrode 81 and gate electrode 91 are each formed on main surface 21 a side of SiC layer 21 .
  • Each of source electrode 71, drain electrode 81 and gate electrode 91 is spaced apart from each other.
  • Source electrode 71 and SiC layer 21 are electrically connected.
  • Source electrode 71 is grounded.
  • Interlayer insulating layer 61 is formed to fill the spaces between source electrode 71 , drain electrode 81 and gate electrode 91 .
  • Interlayer insulating layer 121 covers each of source electrode 71 , drain electrode 81 , gate electrode 91 and interlayer insulating layer 61 .
  • Interlayer insulating layer 121 includes via hole 121 a reaching drain electrode 81 .
  • the conductive layer 131 is formed inside the via hole 121 a and electrically connected to the drain electrode 81 .
  • the transistor TR2 is, for example, a switch on the high voltage side of the half bridge circuit, and is made up of a HEMT.
  • the transistor TR2 has substantially the same configuration as the transistor TR1.
  • the transistor TR2 includes a diamond substrate 1 (an example of a heat conductive layer), a SiC layer 22 (an example of a silicon carbide layer), a bonding layer 32 (an example of a bonding layer), and a nitride semiconductor layer 42 (an example of a nitride semiconductor layer).
  • a conductive layer 52 (an example of a conductive layer), an interlayer insulating layer 62, a source electrode 72 (an example of a first electrode), a drain electrode 82 (an example of a second electrode), and a gate electrode 92 , an interlayer insulating layer 122 , and a conductive layer 132 .
  • a bonding layer 32, a SiC layer 22, a nitride semiconductor layer 42, an interlayer insulating layer 62, and an interlayer insulating layer 122 are laminated in this order on the main surface 1a of the diamond substrate 1. As shown in FIG.
  • the nitride semiconductor layer 42 includes a via hole 42 a reaching the SiC layer 22 from the main surface 42 b of the nitride semiconductor layer 42 .
  • the conductive layer 52 is formed inside the via hole 42 a and electrically connects the SiC layer 22 and the source electrode 72 .
  • a source electrode 72 , a drain electrode 82 , a gate electrode 92 and an interlayer insulating layer 62 are formed on main surface 42 b of nitride semiconductor layer 42 .
  • Source electrode 72 , drain electrode 82 and gate electrode 92 are each formed on main surface 22 a side of SiC layer 22 .
  • Each of source electrode 72, drain electrode 82 and gate electrode 92 is spaced apart from each other.
  • Source electrode 72 and SiC layer 22 are electrically connected.
  • Interlayer insulating layer 62 is formed to fill the spaces between source electrode 72 , drain electrode 82 and gate electrode 92 .
  • Interlayer insulating layer 122 covers each of source electrode 72 , drain electrode 82 , gate electrode 92 and interlayer insulating layer 62 .
  • Interlayer insulating layer 122 includes a via hole 122 a reaching source electrode 72 .
  • Conductive layer 132 is formed inside via hole 122 a and is electrically connected to source electrode 72 .
  • the diode DD1 consists of a Schottky via diode.
  • the diode DD1 includes a diamond substrate 1 (an example of a heat conductive layer), a SiC layer 23 (an example of a silicon carbide layer), a bonding layer 33 (an example of a bonding layer), and a nitride semiconductor layer 43 (a nitride semiconductor layer). an example), an interlayer insulating layer 63, a cathode electrode 10 (an example of a second electrode), an anode electrode 11 (an example of a first electrode), an interlayer insulating layer 123, conductive layers 133 and 134, and a conductive and layer 152 .
  • SiC layer 23, nitride semiconductor layer 43, interlayer insulating layer 63, interlayer insulating layer 123, and conductive layer 152 are laminated in this order on main surface 1a side of diamond substrate 1. As shown in FIG.
  • a cathode electrode 10, an anode electrode 11, and an interlayer insulating layer 63 are formed on the main surface 43b of the nitride semiconductor layer 43 respectively.
  • Cathode electrode 10 and anode electrode 11 are each formed on main surface 23 a side of SiC layer 23 .
  • Cathode electrode 10 and anode electrode 11 are each spaced apart from each other.
  • Anode electrode 11 and SiC layer 23 are electrically connected.
  • Interlayer insulating layer 63 is formed to fill a space between cathode electrode 10 and anode electrode 11 .
  • Interlayer insulating layer 123 covers each of cathode electrode 10 , anode electrode 11 and interlayer insulating layer 63 .
  • interlayer insulating layer 123 In each of interlayer insulating layer 123 , interlayer insulating layer 63 and nitride semiconductor layer 43 , via hole 43 a reaching SiC layer 23 from main surface 123 b of interlayer insulating layer 123 is formed.
  • the conductive layer 133 is formed inside the via hole 43a.
  • Interlayer insulating layer 123 includes via hole 123 a reaching anode electrode 11 .
  • the conductive layer 134 is formed inside the via hole 123a.
  • Conductive layer 152 covers each of conductive layers 133 and 134 .
  • Conductive layers 133 , 152 and 134 (an example of a conductive layer) electrically connect SiC layer 23 and anode electrode 11 .
  • An insulating layer 141 is formed along the side and bottom surfaces of the groove 161 .
  • An insulating layer 142 is formed along the side and bottom surfaces of trench 162 .
  • Conductive layer 151 is formed on main surface 121 b of interlayer insulating layer 121 , main surface 141 a of insulating layer 141 , and main surface 122 b of interlayer insulating layer 122 .
  • the conductive layer 151 electrically connects the drain electrode 81 of the transistor TR1 and the source electrode 72 of the transistor TR2.
  • the semiconductor device ND1 is an example of a device manufactured using the semiconductor substrate NS1.
  • a device manufactured using the semiconductor substrate NS1 may have any configuration.
  • the drain electrode may be electrically connected to the SiC layer instead of the source electrode.
  • cathode electrode 10 may be electrically connected to SiC layer 23 instead of anode electrode 11 .
  • 23 to 29 are cross-sectional views showing the manufacturing method of the semiconductor device ND1 according to the second embodiment of the present invention.
  • a semiconductor substrate NS1 is prepared.
  • Via holes 41a and 42a are formed in predetermined regions of main surface 4a of nitride semiconductor layer 4 using normal photolithography and etching techniques.
  • SiC layer 2 is exposed at the bottom of each of via holes 41a and 42a.
  • a conductive layer is formed inside each of via holes 41a and 42a and on main surface 4a of nitride semiconductor layer 4, and excess conductive layer on main surface 4a of nitride semiconductor layer 4 is removed. Thereby, conductive layers 51 and 52 are formed inside via holes 41a and 41b, respectively.
  • source electrodes 71 and 72, drain electrodes 81 and 82, and cathode electrode 10 are formed in predetermined regions on main surface 4a of nitride semiconductor layer 4 by a method such as lift-off. At this time, each of source electrodes 71 and 72 is formed at a position in contact with each of conductive layers 51 and 52 . Thereby, each of source electrodes 71 and 72 and SiC layer 2 are electrically connected.
  • gate electrodes 91 and 92 and anode electrode 11 are formed in predetermined regions on main surface 4a of nitride semiconductor layer 4 by a method such as lift-off.
  • An insulating layer is formed on main surface 4a of nitride semiconductor layer 4 to cover source electrodes 71 and 72, drain electrodes 81 and 82, gate electrodes 91 and 92, cathode electrode 10 and anode electrode 11, respectively. Excess insulating layers on top of each of source electrodes 71 and 72, drain electrodes 81 and 82, gate electrodes 91 and 92, cathode electrode 10, and anode electrode 11 are removed.
  • interlayer insulating layer 6 is formed in a region of main surface 4a of nitride semiconductor layer 4 excluding source electrodes 71 and 72, drain electrodes 81 and 82, gate electrodes 91 and 92, cathode electrode 10, and anode electrode 11. be.
  • interlayer insulating layer 12 is formed on main surface 6a of interlayer insulating layer 6.
  • Via holes 121a, 122a and 123a are formed in prescribed regions of interlayer insulating layer 12 using normal photolithography and etching techniques. Drain electrode 81, source electrode 72 and anode electrode 11 are exposed at the bottom of via holes 121a, 122a and 123a, respectively.
  • a conductive layer is formed inside each of via holes 121 a , 122 a and 123 a and on main surface 12 a of interlayer insulating layer 12 . Excess conductive layers on main surface 12a of interlayer insulating layer 12 are removed. Thereby, conductive layers 131, 132 and 134 are formed inside via holes 121a, 122a and 123a, respectively.
  • via holes 43a are formed in predetermined regions of interlayer insulating layer 12 using normal photomechanical technology and etching technology. SiC layer 2 is exposed at the bottom of via hole 43a. A conductive layer is formed inside via hole 43 a and on main surface 12 a of interlayer insulating layer 12 . Excess conductive layers on main surface 12a of interlayer insulating layer 12 are removed. Thereby, a conductive layer 133 is formed inside the via hole 43a.
  • trenches 161 and 162 are formed in predetermined regions of interlayer insulating layer 12 using normal photolithography and etching techniques.
  • Diamond substrate 1 is exposed at the bottom of each of grooves 161 and 162 .
  • bonding layer 3 is separated into bonding layers 31-33
  • SiC layer 2 is separated into SiC layers 21-23
  • nitride semiconductor layer 4 is separated into nitride semiconductor layers 41-43.
  • the interlayer insulating layer 6 is separated into interlayer insulating layers 61-63
  • the interlayer insulating layer 12 is separated into interlayer insulating layers 121-123.
  • insulation is provided between side surfaces and bottom surfaces of trenches 161 and 162, main surface 121b of interlayer insulating layer 121, main surface 122b of interlayer insulating layer 122, and main surface 123b of interlayer insulating layer 123.
  • FIG. form a layer. Excess insulating layers on main surface 121b of interlayer insulating layer 121, main surface 122b of interlayer insulating layer 122, and main surface 123b of interlayer insulating layer 123 are removed. Thereby, insulating layers 141 and 142 are formed along the side and bottom surfaces of trenches 161 and 162, respectively.
  • main surface 141a of insulating layer 141, main surface 142a of insulating layer 142, main surface 121b of interlayer insulating layer 121, main surface 122b of interlayer insulating layer 122, and main surface 122b of interlayer insulating layer 123 A conductive layer is formed on main surface 123b. Excess conductive layers on main surface 121b of interlayer insulating layer 121, main surface 122b of interlayer insulating layer 122, main surface 123b of interlayer insulating layer 123, and main surface 142a of insulating layer 142 are removed.
  • conductive layer 151 is formed on main surface 121 b of interlayer insulating layer 121 , main surface 141 a of insulating layer 141 , and main surface 122 b of interlayer insulating layer 122 .
  • Conductive layer 152 is formed on main surface 123 b of interlayer insulating layer 123 .
  • Anode electrode 11 and SiC layer 23 are electrically connected.
  • the semiconductor device ND1 is obtained by the above steps.
  • the configuration and manufacturing method of the semiconductor device ND1 other than those described above are the same as the configuration and manufacturing method of the semiconductor substrate NS1 in the first embodiment, so description thereof will not be repeated.
  • the withstand voltage of the transistors TR1 and TR2 and the diode DD1, which are devices included in the semiconductor device ND1 can be improved. Specifically, since the source electrode 71 of the transistor TR1 and the SiC layer 21 are electrically connected, they are at the same potential. Therefore, when the transistor TR1 is in the off state, part of the electric lines of force from the drain electrode 81 toward the gate electrode 91, which is an electrode adjacent to the drain electrode 81, is pulled toward the SiC layer 21, and the line of force is pulled toward the SiC layer 21. Head. The density of electric lines of force directed from the drain electrode 81 to the gate electrode 91 is relaxed, and the electric field between the gate electrode 91 and the drain electrode 81 is relaxed.
  • the withstand voltage of the transistor TR1 is improved.
  • the source electrode 72 and the SiC layer 22 of the transistor TR2 are at the same potential, the electric field between the drain electrode 82 and the gate electrode 92 is relaxed, and the breakdown voltage of the transistor TR2 is improved.
  • the anode electrode 11 and the SiC layer 23 of the diode DD1 are at the same potential, the electric field between the anode electrode 11 and the cathode electrode 10 is relaxed, and the withstand voltage of the diode DD1 is improved. As a result, it is possible to increase the withstand voltage and output power of all the devices that constitute the integrated circuit.
  • the thermal resistance of the semiconductor device ND1 can be improved. That is, in the semiconductor device ND1, heat is generated mainly inside and on the main surface of the nitride semiconductor layer. Specifically, the interior and main surface 41b of the nitride semiconductor layer 41 of the transistor TR1, the interior and main surface 42b of the nitride semiconductor layer 42 of the transistor TR2, and the interior and main surface 43b of the nitride semiconductor layer 43 of the diode DD1. heat is generated in SiC layers 21-23 and diamond substrate 1 have high thermal conductivity. Therefore, the heat is efficiently emitted to the main surface 1b side of the diamond substrate 1 via one of the SiC layers 21 to 23 and the diamond substrate 1. FIG.
  • the SiC substrate is thinned by cutting the back surface of the SiC substrate, and a SiC layer with a thickness of 50 ⁇ m is produced.
  • the lower limit of the thickness of the SiC layer is set to 50 ⁇ m from the viewpoint of preventing the SiC layer from being mechanically damaged during processing due to the cutting accuracy of the SiC substrate.
  • the etching rate of SiC is slow, it is difficult to form element isolation (trenches 161 and 162 in this embodiment) by locally etching away a SiC layer with a thickness of 50 ⁇ m.
  • the SiC layer can be made thinner than 50 ⁇ m because the SiC substrate does not need to be cut when forming the SiC layer 2 . As a result, element isolation can be easily formed.
  • FIG. 30 is a cross-sectional view showing the configuration of a semiconductor device ND2 according to the third embodiment of the invention.
  • a semiconductor device ND2 (an example of a semiconductor device) in the present embodiment is manufactured using the semiconductor substrate NS1 in the first embodiment, and includes a transistor TR3 as a device. I'm in.
  • the transistor TR3 consists of a vertical FET (Field Effect Transistor).
  • the transistor TR3 includes a diamond substrate 1 (an example of a heat conductive layer), a SiC layer 2 (an example of a silicon carbide layer), a bonding layer 3 (an example of a bonding layer), and a nitride semiconductor layer 4 (a nitride semiconductor layer). an example), a source electrode 73 (an example of a source electrode), a drain electrode 83 (an example of a drain electrode), and a gate electrode 93 (an example of a gate electrode). Bonding layer 3 , SiC layer 2 , and nitride semiconductor layer 4 are laminated in this order on main surface 1 a of diamond substrate 1 .
  • a source electrode 73 and a gate electrode 93 are formed on the main surface 4 a of the nitride semiconductor layer 4 .
  • Source electrode 73 , drain electrode 83 and gate electrode 93 are each formed on main surface 2 a side of SiC layer 2 .
  • Source electrode 73 surrounds gate electrode 93 when viewed from the main surface 4 a side of nitride semiconductor layer 4 .
  • a drain electrode 83 is formed in a region of main surface 2a of SiC layer 2 where nitride semiconductor layer 4 is not formed. Drain electrode 83 surrounds nitride semiconductor layer 4 when viewed from the main surface 4a side of nitride semiconductor layer 4 .
  • Drain electrode 83 is in contact with SiC layer 2 and is electrically connected to SiC layer 2 . The position of the source electrode 73 and the position of the drain electrode 83 may be interchanged.
  • 31 and 32 are cross-sectional views showing the method of manufacturing the semiconductor device ND2 according to the third embodiment of the present invention.
  • a semiconductor substrate NS1 is prepared with reference to FIG.
  • a predetermined region of the nitride semiconductor layer 4 is removed using normal photomechanical technology and etching technology.
  • Main surface 2a of SiC layer 2 is exposed at the portion where nitride semiconductor layer 4 is removed.
  • a source electrode 73 is formed on the main surface 4a of the nitride semiconductor layer 4 and a drain electrode 83 is formed on the main surface 2a of the SiC layer 2 by a method such as lift-off.
  • gate electrode 93 is formed on main surface 4a of nitride semiconductor layer 4 by a method such as lift-off.
  • the semiconductor device ND2 is obtained by the above steps.
  • the configuration and manufacturing method of the semiconductor device ND2 other than those described above are the same as the configuration and manufacturing method of the semiconductor substrate NS1 in the first embodiment or the configuration and manufacturing method of the semiconductor device ND1 in the second embodiment. Therefore, the description will not be repeated.
  • the SiC layer 2 since the SiC layer 2 has conductivity, the SiC layer 2 can be regarded as part of the drain electrode 83 . That is, according to the present embodiment, the drain electrode can be formed directly below the nitride semiconductor layer 4 serving as the drift layer.
  • a base substrate having a parasitic resistance exists directly below the nitride semiconductor layer 4, which serves as a drift layer, and a drain electrode is formed therebelow.
  • the thickness of the underlying substrate having parasitic resistance is generally as large as 50 ⁇ m or more, and when a current flows through the device, a current path is created that penetrates the underlying substrate having this parasitic resistance, so heat is generated in this current path. degrades the efficiency of the device.
  • drain electrode 83 and SiC layer 2 are in direct contact. Thereby, the drain electrode 83 of the transistor TR3 and the SiC layer 2 can be electrically connected by a simple method.
  • FIG. 33 is a cross-sectional view showing the configuration of a semiconductor device ND3 according to the fourth embodiment of the invention.
  • a semiconductor device ND3 (an example of a semiconductor device) in the present embodiment is manufactured using a semiconductor substrate NS2 (an example of a semiconductor substrate) and includes a transistor TR4 as a device.
  • the transistor TR4 is made of a HEMT, and includes a diamond substrate 1 (an example of a heat conductive layer), a SiC layer 2 (an example of a silicon carbide layer), a bonding layer 3 (an example of a bonding layer), and a nitride semiconductor layer 4. (an example of a nitride semiconductor layer), a source electrode 74 , a drain electrode 84 and a gate electrode 94 .
  • Bonding layer 3 , SiC layer 2 , and nitride semiconductor layer 4 are laminated in this order on main surface 1 a of diamond substrate 1 .
  • a source electrode 74, a drain electrode 84, and a gate electrode 94 are formed on main surface 4a of nitride semiconductor layer 4 at intervals.
  • the semiconductor substrate NS2 differs from the semiconductor substrate NS1 in that the configuration of the nitride semiconductor layer 4 is specifically defined.
  • the nitride semiconductor layer 4 of the semiconductor substrate NS2 includes a first nitride semiconductor layer 410 (an example of a first nitride semiconductor layer) and a second nitride semiconductor layer 420 (an example of a second nitride semiconductor layer). ), an electron transit layer 430 (an example of an electron transit layer), and a barrier layer 440 (an example of a barrier layer).
  • First nitride semiconductor layer 410 is formed on main surface 2 a of SiC layer 2 .
  • the first nitride semiconductor layer 410 is made of Al x Ga 1-x N (0.1 ⁇ x ⁇ 1).
  • the first nitride semiconductor layer 410 functions as a buffer layer that alleviates the difference in lattice constant between the SiC layer 2 and the second nitride semiconductor layer 420 .
  • First nitride semiconductor layer 410 has a thickness of, for example, 600 nm or more and 4 ⁇ m or less, preferably 1 ⁇ m or more and 3 ⁇ m or less, more preferably 1.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the first nitride semiconductor layer 410 is formed using MOCVD (Metal Organic Chemical Vapor Deposition).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • an Al (aluminum) source gas for example, TMA (Tri Methyl Aluminum) or TEA (Tri Ethyl Aluminum) is used.
  • Ga (gallium) source gas for example, TMG (Tri Methyl Gallium), TEG (Tri Ethyl Gallium), or the like is used.
  • NH 3 (ammonia) is used as the N source gas.
  • the first nitride semiconductor layer 410 preferably has a thickness equal to or less than the thickness of the second nitride semiconductor layer 420 described later.
  • the first nitride semiconductor layer 410 has insulating or semi-insulating properties. However, a region (lower layer) of the first nitride semiconductor layer 410 near the SiC layer 2 may have extremely low crystallinity. Therefore, the region of first nitride semiconductor layer 410 near SiC layer 2 does not have to be locally insulating or semi-insulating. Even in this case, the region (upper layer) of the first nitride semiconductor layer 410 close to the electron transit layer 430 has insulating or semi-insulating properties.
  • the first nitride semiconductor layer 410 is composed of an unintentionally doped layer (uid layer), a C-doped layer, a transition metal-doped layer, or the like.
  • a uid layer means a layer in which impurities are not intentionally introduced during formation of the layer.
  • the uid layer contains a small amount of impurities (impurities in the atmosphere during formation of the layer) that were unintentionally introduced during formation of the layer.
  • the first nitride semiconductor layer 410 may be composed of a plurality of layers made of different materials, as described later.
  • the first nitride semiconductor layer 410 includes a first region made of Al x Ga 1-x N (0.4 ⁇ x ⁇ 1) and an Al x Ga 1-x N layer having a thickness of 0.5 ⁇ m or more. (0.1 ⁇ x ⁇ 0.4) and/or a second region.
  • First nitride semiconductor layer 410 includes both a first region and a second region, and the distance between first region and SiC layer 2 is equal to the distance between second region and SiC layer 2 . It is preferably smaller than the distance.
  • the first region of the first nitride semiconductor layer 410 has a Si concentration of 0/cm 3 or more and 5 ⁇ 10 17 /cm 3 or less, It has an O (oxygen) concentration of 0/cm 3 or more and 5 ⁇ 10 17 pieces/cm 3 or less and an Mg (magnesium) concentration of 0 pieces/cm 3 or more and 5 ⁇ 10 17 pieces/cm 3 or less.
  • the second region of the first nitride semiconductor layer 410 has a Si concentration of 0/cm 3 or more and 2 ⁇ 10 16 /cm 3 or less and a Si concentration of 0/cm 3 or more and 2 ⁇ 10 16 /cm 3 or less. It has an O concentration and an Mg concentration of 0 pieces/cm 3 or more and 2 ⁇ 10 16 pieces/cm 3 or less. Furthermore, at least one of the C concentration and the Fe (iron) concentration in the second region of the first nitride semiconductor layer 410 is equal to the Si concentration, O 5 ⁇ 10 19 pieces/cm 3 or less, which is higher than both the concentration and the Mg concentration. Thereby, the insulation of the first nitride semiconductor layer can be improved.
  • Second nitride semiconductor layer 420 is formed on main surface 410 a of first nitride semiconductor layer 410 .
  • the second nitride semiconductor layer 420 is formed between the first nitride semiconductor layer 410 and the electron transit layer 430 .
  • C or Fe is intentionally introduced into the second nitride semiconductor layer 420 .
  • at least one of the C concentration and the Fe concentration in the second nitride semiconductor layer 420 is 5 ⁇ higher than the Si concentration, the O concentration, and the Mg concentration in the second nitride semiconductor layer 420. It is preferably 10 19 pieces/cm 3 or less.
  • the second nitride semiconductor layer 420 includes a C-GaN layer 421 (an example of the main layer) and an intermediate layer 422 (an example of the intermediate layer).
  • the C-GaN layer 421 is a GaN layer containing C (a GaN layer into which C is intentionally introduced). C plays a role in enhancing the insulating properties of GaN. Impurities other than C are not intentionally introduced into the C-GaN layer 421 during formation of the layer.
  • the C-GaN layer 421 has a Si concentration of 0/cm 3 or more and 2 ⁇ 10 16 /cm 3 or less, an O concentration of 0/cm 3 or more and 2 ⁇ 10 16 /cm 3 or less, and 0 It has a Mg concentration of 2 ⁇ 10 16 pieces/cm 3 or more and 2 ⁇ 10 16 pieces/cm 3 or less.
  • the C-GaN layer 421 includes a region in which the concentration of activated donor ions is 0/cm 3 or more and 2 ⁇ 10 14 /cm 3 or less.
  • the main layer constituting the second nitride semiconductor layer 420 is not limited to the C-GaN layer 421, but is insulating or semi-insulating Al y Ga 1-y N (0 ⁇ y ⁇ 0. 1) as long as it consists of;
  • the main layer constituting the second nitride semiconductor layer 420 has at least one of a C concentration higher than the C concentration of the electron transit layer 430 and an Fe concentration higher than the Fe concentration of the electron transit layer 430. is preferred.
  • impurities other than the above-described C and Fe are not intentionally introduced into the main layer constituting the second nitride semiconductor layer 420 when the layer is formed.
  • Intermediate layer 422 is formed in at least one of C-GaN layer 421 and on C-GaN layer 421 .
  • the intermediate layer 422 is made of AlyGa1 -yN (0.5 ⁇ y ⁇ 1).
  • Intermediate layer 422 is preferably made of AlN.
  • the intermediate layer 422 may be one layer or more.
  • the intermediate layer 422 is preferably two layers or less, more preferably one layer. Further, the intermediate layer 422 may be the uppermost layer among the layers constituting the second nitride semiconductor layer 420 and may be in contact with the electron transit layer 430 .
  • the second nitride semiconductor layer 420 includes two intermediate layers 422a and 422b. Intermediate layers 422 a and 422 b are formed inside C—GaN layer 421 . Intermediate layers 422a and 422b divide the C-GaN layer 421 into three C-GaN layers 421a, 421b, and 421c.
  • the C-GaN layer 421 a is the lowest layer among the layers forming the second nitride semiconductor layer 420 and is in contact with the first nitride semiconductor layer 410 .
  • the intermediate layer 422a is in contact with the C--GaN layer 421a and is formed on the C--GaN layer 421a.
  • the C-GaN layer 421b is in contact with the intermediate layer 422a and formed on the intermediate layer 422a.
  • the intermediate layer 422b is in contact with the C-GaN layer 421b and is formed on the C-GaN layer 421b.
  • the C-GaN layer 421c is in contact with the intermediate layer 422b and is formed on the intermediate layer 422b.
  • the C-GaN layer 421 c is the uppermost layer among the layers forming the second nitride semiconductor layer 420 and is in contact with the electron transit layer 430 .
  • the average carbon concentration in the depth direction at the center PT1 (FIG. 36) of the C-GaN layer 421 is 3 ⁇ 10 18 /cm 3 or more. It is 5 ⁇ 10 20 pieces/cm 3 or less, preferably 3 ⁇ 10 18 pieces/cm 3 or more and 2 ⁇ 10 19 pieces/cm 3 or less.
  • each of the plurality of C-GaN layers may have the same average carbon concentration, or may have different average carbon concentrations. You may have Among the plurality of C-GaN layers, the uppermost C-GaN layer preferably has a C concentration higher than that of the electron transit layer 430 .
  • each of the plurality of C-GaN layers has a thickness of, for example, 550 nm or more and 3000 nm or less, preferably 800 nm or more and 2500 nm. It has the following thickness:
  • Each of the plurality of C-GaN layers may have the same thickness or different thicknesses.
  • each of the two or more intermediate layers has the same thickness. They may have thicknesses different from each other.
  • Each of the two or more intermediate layers preferably has a thickness of 10 nm or more and 30 nm or less.
  • Each of the two or more intermediate layers is preferably formed with an interval of 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the second nitride semiconductor layer 420 is formed using the MOCVD method.
  • the growth temperature of the GaN layer is set lower than the growth temperature of the GaN layer when C is not incorporated (specifically, C is not intentionally doped.
  • the temperature is set to about 300° C. lower than the growth temperature of the GaN layer).
  • C contained in the Ga source gas is taken into the GaN layer, and the GaN layer becomes a C--GaN layer.
  • the growth temperature of the GaN layer is lowered, the quality of the C-GaN layer is degraded, and the in-plane uniformity of the C concentration of the C-GaN layer is degraded.
  • the inventors of the present application have found a method of introducing a hydrocarbon as a C source gas (C precursor) together with a Ga source gas and an N source gas into a reaction chamber when forming a C-GaN layer.
  • the incorporation of C into the GaN layer is promoted, so the GaN growth temperature is set to a high temperature (specifically, about 200° C. lower than the growth temperature of a GaN layer that is not intentionally C-doped).
  • the C-GaN layer can be formed while setting the temperature.
  • the quality of the C-GaN layer is improved, and the in-plane uniformity of the C concentration of the C-GaN layer is improved.
  • the C source gas includes methane, ethane, propane, butane, pentane, hexane, heptane, octane, ethylene, propylene, butene, pentene, hexene, heptene, octene, acetylene, propyne, butyne, pentyne, hexyne, Hydrocarbons such as heptine or octyne are used. Hydrocarbons containing double bonds or triple bonds are particularly preferred because they have high reactivity. As the C source gas, only one kind of hydrocarbon may be used, or two or more kinds of hydrocarbons may be used.
  • the first nitride semiconductor layer 410 preferably has a thickness equal to or less than the thickness of the second nitride semiconductor layer 420 .
  • a source gas containing an organic metal gas of Al and ammonia is introduced onto the substrate.
  • the organic metal gas of Al reacts unnecessarily with ammonia to generate particles in the gas phase. Therefore, the flow rate of the raw material gas cannot be increased, and it takes a long time to form the nitride layer containing Al.
  • the Al composition ratio of the first nitride semiconductor layer 410 is higher than the Al composition ratio of the main layer of the second nitride semiconductor layer 420 . Therefore, when the first nitride semiconductor layer 410 has a thickness equal to or less than the thickness of the second nitride semiconductor layer 420, the thickness of the first nitride semiconductor layer 410 and the second nitride semiconductor layer 420 is reduced. The time required for film formation can be shortened.
  • a GaN layer (uid-GaN layer) that is a uid layer may be interposed between the first nitride semiconductor layer 410 and the second nitride semiconductor layer 420 .
  • the second nitride semiconductor layer 420 may include layers other than the intermediate layer, or the intermediate layer may be omitted.
  • the electron transit layer 430 is in contact with the second nitride semiconductor layer 420 and formed on the principal surface 420 a of the second nitride semiconductor layer 420 .
  • the electron transit layer 430 is made of AlzGa1 -zN (0 ⁇ z ⁇ 0.1).
  • the electron transit layer 430 is preferably a uid layer, and it is preferable that impurities for making the layer n-type, p-type, or semi-insulating are not intentionally introduced during formation of the layer.
  • the Si concentration, O concentration, Mg concentration, C concentration, and Fe (iron) concentration of the electron transit layer 430 are all greater than 0 and 1 ⁇ 10 17 /cm 3 or less.
  • the electron transit layer 430 has a Si concentration of 0/cm 3 or more and 1 ⁇ 10 16 /cm 3 or less, an O concentration of 0/cm 3 or more and 1 ⁇ 10 16 /cm 3 or less, and 0/cm 3 or more. Mg concentration of 1 ⁇ 10 16 pieces/cm 3 or less, C concentration of 0 pieces/cm 3 or more and 1 ⁇ 10 17 pieces/cm 3 or less, and Fe of 0 pieces/cm 3 or more and 1 ⁇ 10 17 pieces/cm 3 or less It is more preferable to have concentration. Electron transit layer 430 has a thickness of, for example, 0.3 ⁇ m or more and 5 ⁇ m or less. The electron transit layer 430 is formed using the MOCVD method.
  • a region within 0.5 ⁇ m from the boundary with the barrier layer 440 in the electron transit layer 430 preferably has a C concentration of 0 or more and 1 ⁇ 10 17 /cm 3 or less.
  • the region within 3 ⁇ m from the boundary with the barrier layer 440 in the electron transit layer 430 is 0 or more and 1 ⁇ 10 It preferably has a C concentration of 18 /cm 3 or less.
  • the barrier layer 440 is formed on the main surface 430 a of the electron transit layer 430 .
  • the barrier layer 440 is made of a nitride semiconductor having a bandgap wider than that of the electron transit layer 430 .
  • the barrier layer 440 is made of, for example, a nitride semiconductor containing Al, such as a material represented by Al a Ga 1-a N (0 ⁇ a ⁇ 1).
  • the barrier layer 440 is preferably made of Al a Ga 1-a N (0.17 ⁇ a ⁇ 0.27), and is more preferable than Al a Ga 1-a N (0.19 ⁇ a ⁇ 0.22). It is more preferable that Barrier layer 440 has a thickness of, for example, 10 nm or more and 50 nm or less.
  • the barrier layer 440 preferably has a thickness of 25 nm or more and 34 nm or less, for example.
  • barrier layer 440 is made of a material represented by Al a Ga 1-a N (0 ⁇ a ⁇ 1)
  • the growth temperature for forming barrier layer 440 is, for example, 1000° C. or higher and 1100° C. or lower.
  • Barrier layer 440 is formed using MOCVD.
  • a spacer layer or the like may be interposed between the electron transit layer 430 and the barrier layer 440 .
  • a cap layer or passivation layer may be formed over the barrier layer 440 .
  • Source electrode 74 or drain electrode 84 and SiC layer 2 may be electrically connected via a conductive layer. This conductive layer may be formed inside a hole (via hole) extending from main surface 4 a of nitride semiconductor layer 4 to main surface 2 a of SiC layer 2 .
  • the semiconductor device ND3 is manufactured by the following method.
  • a semiconductor substrate NS2 is manufactured by a method substantially similar to that of the semiconductor substrate NS1 described in the first embodiment. However, when the nitride semiconductor layer 4 is formed on the main surface 2a of the SiC layer 2, the main surface 2a of the SiC layer 2 includes the first nitride semiconductor layer 410, the second nitride semiconductor layer 420, and the Layer 430 and barrier layer 440 are each deposited in that order.
  • a source electrode 74 and a drain electrode 84 are formed on the main surface 4a of the nitride semiconductor layer 4 in the obtained semiconductor substrate NS2.
  • Gate electrode 94 is formed on main surface 4 a of nitride semiconductor layer 4 .
  • the semiconductor device ND3 is obtained by the above steps.
  • the Si substrate 90 (FIG. 2) used in fabricating the semiconductor substrate is preferably fabricated by the Cz method (Czochralski method).
  • Cz method a seed crystal of Si is gradually pulled up from molten Si in a quartz crucible into a predetermined atmosphere such as Ar. Si adhering to the seed crystal is cooled in the atmosphere and crystallized. Thus, a single crystal of Si is obtained.
  • the Si substrate 90 when Si is crystallized, O contained in the quartz material forming the crucible is incorporated into the crystal. Therefore, the Si substrate 90 has a higher O concentration than the Si substrate manufactured by the Fz method.
  • the Si substrate 90 has an O concentration of 3 ⁇ 10 17 /cm 3 or more and 3 ⁇ 10 18 /cm 3 or less. Since the Si substrate 90 has a high O concentration, it has a higher elastic limit than a Si substrate manufactured by the Fz (Float zone) method. The Si substrate 90 is easy to obtain a substrate of a large size (e.g., 8 inches in diameter) and is inexpensive compared to a SiC substrate or the like.
  • Si substrate 90 is made of, for example, p + -type Si. Si substrate 90 may not be intentionally doped.
  • the (111) plane is exposed on the upper surface of the Si substrate 90 .
  • the upper surface of Si substrate 90 has an off angle of 0 or more and 1 degree or less, and more preferably has an off angle of 0.5 degree or less.
  • Si substrate 90 preferably has a single crystal diamond structure.
  • the Si substrate 90 contains B (boron) and has p-type conductivity
  • the Si substrate 90 has a resistivity of, for example, 0.1 m ⁇ cm or more and 100 m ⁇ cm or less.
  • the Si substrate 90 preferably has a resistivity of 0.5 m ⁇ cm or more and 20 m ⁇ cm or less, more preferably 1 m ⁇ cm or more and 5 m ⁇ cm or less.
  • the Si substrate 90 has a diameter of about 50 mm (47 mm to 53 mm as an example) and a thickness of 270 ⁇ m or more and 1600 ⁇ m or less.
  • Si substrate 90 has a diameter of about 50.8 mm (47.8 mm to 53.8 mm as an example) and a thickness of 270 ⁇ m or more and 1600 ⁇ m or less.
  • the Si substrate 90 has a diameter of about 75 mm (72 mm to 78 mm as an example) and a thickness of 350 ⁇ m or more and 1600 ⁇ m or less.
  • Si substrate 90 has a diameter of about 76.2 mm (73.2 mm to 79.2 mm as an example) and a thickness of 350 ⁇ m or more and 1600 ⁇ m or less.
  • the Si substrate 90 has a diameter of about 100 mm (97 mm to 103 mm as an example) and a thickness of 500 ⁇ m or more and 1600 ⁇ m or less.
  • the Si substrate 90 has a diameter of about 125 mm (122 mm to 128 mm as an example) and a thickness of 600 ⁇ m or more and 1600 ⁇ m or less.
  • Si substrate 90 has a diameter of about 150 mm (147 mm to 153 mm as an example) and a thickness of 600 ⁇ m or more and 1600 ⁇ m or less.
  • the Si substrate 90 has a diameter of about 200 mm (197 mm to 203 mm as an example) and a thickness of 700 ⁇ m or more and 2100 ⁇ m or less.
  • the Si substrate 90 has a diameter of about 100 mm (99.5 mm to 100.5 mm as an example) and a thickness of 700 ⁇ m or more and 1100 ⁇ m or less.
  • Si substrate 90 has a diameter of about 125 mm (124.5 mm to 125.5 mm as an example) and a thickness of 700 ⁇ m or more and 1100 ⁇ m or less.
  • Si substrate 90 has a diameter of about 150 mm (149.8 mm to 150.2 mm as an example), and Si substrate 90 has a thickness of 900 ⁇ m or more and 1100 ⁇ m or less.
  • the Si substrate 90 has a diameter of about 200 mm (199.8 mm to 200.2 mm as an example) and a thickness of 900 ⁇ m or more and 1600 ⁇ m or less.
  • the Si substrate 90 may have n-type conductivity.
  • the (100) plane or (110) plane may be exposed on the upper surface of the Si substrate 90 .
  • FIG. 34 is a diagram showing distribution of the Al composition ratio inside the first nitride semiconductor layer 410 according to the fourth embodiment of the present invention.
  • First nitride semiconductor layer 410 includes AlN layer 411 and AlGaN layer 415 .
  • AlN layer 411 is formed on main surface 2 a of SiC layer 2 .
  • the AlGaN layer 415 is formed on the main surface 411 a of the AlN layer 411 .
  • the Al composition ratio inside the AlGaN layer 415 decreases from the bottom to the top.
  • the AlGaN layer 415 includes an Al 0.75 Ga 0.25 N layer 412 (an AlGaN layer having an Al composition ratio of 0.75) and an Al 0.5 Ga 0.5 N layer 413 (an AlGaN layer having an Al composition ratio of 0.5). ) and an Al 0.25 Ga 0.75 N layer 414 (an AlGaN layer having an Al composition ratio of 0.25).
  • the Al 0.75 Ga 0.25 N layer 412 is formed on the main surface 411 a of the AlN layer 411 .
  • the Al 0.5 Ga 0.5 N layer 413 is formed on the main surface 412 a of the Al 0.75 Ga 0.25 N layer 412 .
  • Al 0.25 Ga 0.75 N layer 414 is formed on main surface 413 a of Al 0.5 Ga 0.5 N layer 413 .
  • Each of the AlN layer 411, the Al0.75Ga0.25N layer 412, and the Al0.5Ga0.5N layer 413 is a first nitride semiconductor made of AlxGa1 - xN ( 0.4 ⁇ x ⁇ 1). It corresponds to the first region of layer 410 .
  • the Al 0.25 Ga 0.75 N layer 414 corresponds to the second region of the first nitride semiconductor layer 410 made of Al x Ga 1-x N (0.1 ⁇ x ⁇ 0.4).
  • the Al composition ratio inside the first nitride semiconductor layer 410 is arbitrary.
  • the bottom layer is preferably an AlN layer.
  • the total thickness W of nitride semiconductor layer 4 is preferably 6 ⁇ m or more and 10 ⁇ m or less. More preferably, the thickness W is 7.5 ⁇ m or more and 8.5 ⁇ m or less.
  • the thickness W is 6 ⁇ m or more, the substrate side direction viewed from the two-dimensional electron gas TE is thickly covered with an insulating or semi-insulating layer. As a result, high-frequency loss due to parasitic capacitance and parasitic resistance of the substrate can be suppressed, and high-frequency characteristics of the HEMT can be improved.
  • the thickness W is 10 ⁇ m or less, it is possible to suppress the generation of cracks and the warp of the substrate due to the increase in the total thickness W of the nitride semiconductor layer 4 .
  • the amount of warpage of the semiconductor substrate NS2 can be suppressed within a range of more than 0 and 50 ⁇ m or less.
  • diamond substrate 1 and SiC layer 2 may be conductive, semi-insulating, or insulating.
  • each of diamond substrate 1 and SiC layer 2 is preferably a semi-insulating substrate or an insulating substrate.
  • the diamond substrate 1 preferably has a resistivity of 5 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 16 ⁇ cm or less.
  • the SiC layer 2 preferably has a resistivity of 1 ⁇ 10 3 ⁇ cm or more and 1 ⁇ 10 16 ⁇ cm or less.
  • the substrate side direction viewed from the two-dimensional electron gas TE is thickly covered with an insulating or semi-insulating layer. As a result, high-frequency loss due to parasitic capacitance and parasitic resistance of the substrate can be suppressed, and high-frequency characteristics of the HEMT can be improved.
  • the configuration of the semiconductor device ND3 in which the total thickness W of the nitride semiconductor layers 4 is 6 ⁇ m or more and 10 ⁇ m or less corresponds to the second configuration described above.
  • the configuration of the semiconductor device ND3 in which the total thickness W of the nitride semiconductor layer 4 is 0.5 ⁇ m or more and less than 6 ⁇ m, and each of the diamond substrate 1 and the SiC layer 2 is a semi-insulating substrate or an insulating substrate is described above. corresponds to the third configuration.
  • the Si substrate 90 is manufactured by the Cz method. Therefore, the Si substrate 90 has a high O concentration of 5 ⁇ 10 17 pieces/cm 3 or more and 1 ⁇ 10 19 pieces/cm 3 or less, and has a high elastic limit.
  • the Si substrate 90 manufactured by the Cz method the first nitride semiconductor layer 410, the second nitride semiconductor layer 420, and the electron transit layer are formed with a total thickness W of 6 ⁇ m or more and 10 ⁇ m or less. Warping of the substrate caused by 430 can be suppressed.
  • the SiC layer 2 between the Si substrate 90 and the first nitride semiconductor layer 410, the reaction between Ga contained in the layer formed on the Si substrate 90 and the Si of the Si substrate 90 The resulting meltback etching can be suppressed. Further, by forming the SiC layer 2 between the Si substrate 90 and the first nitride semiconductor layer 410, the SiC layer 2 serves as a buffer layer between the Si substrate 90 and the first nitride semiconductor layer 410. and can suppress the occurrence of cracks in the first nitride semiconductor layer 410 . As a result, a semiconductor substrate and a semiconductor device having high quality can be provided.
  • the intermediate layer 422 in the second nitride semiconductor layer 420, by forming the intermediate layer 422 in at least one of the inside of the C-GaN layer 421 and on the C-GaN layer 421, Warpage of the Si substrate 90 can be suppressed, and cracks in the C-GaN layer 421 or the electron transit layer 430 on the intermediate layer 422 can be suppressed. This will be explained below.
  • the base of the intermediate layer 422 is the C-GaN layer 421, and the layer formed on the intermediate layer 422 is also the C-GaN layer 421.
  • the intermediate layer 422 is formed on the C--GaN layer 421, the base of the intermediate layer 422 is the C--GaN layer 421, and the layer formed on the intermediate layer 422 is the electron transit layer 430.
  • the Al y Ga 1-y N (0.5 ⁇ y ⁇ 1) forming the intermediate layer 422 corresponds to the GaN forming the underlying C-GaN layer 421 (generally, the Al y Ga It is epitaxially grown on the C - GaN layer 421 in a mismatched state (slip state) with respect to the crystal of 1-yN (0 ⁇ y ⁇ 0.1).
  • GaN forming the C-GaN layer 421 on the intermediate layer 422 or Al z Ga 1-z N (0 ⁇ z ⁇ 0.1) forming the electron transit layer 430 forms the underlying intermediate layer 422.
  • GaN forming the C-GaN layer 421 on the intermediate layer 422 or Al z Ga 1-z N (0 ⁇ z ⁇ 0.1) forming the electron transit layer 430 is replaced by Al y It is epitaxially grown on the intermediate layer 422 so as to inherit the crystal structure of Ga 1-y N (0.5 ⁇ y ⁇ 1). Since the lattice constants of GaN and AlzGa1 -zN (0 ⁇ z ⁇ 0.1) are larger than those of AlyGa1 -yN (0.5 ⁇ y ⁇ 1), the intermediate layer 422 The lateral lattice constants in FIG.
  • the C--GaN layer 421 or the electron transit layer 430 on the intermediate layer 422 contains compressive strain therein.
  • C - The GaN layer 421 and the electron transit layer 430 receive stress from the underlying intermediate layer 422 .
  • This stress causes the Si substrate 90 to warp and may cause cracks in the C-GaN layer 421 and the electron transit layer 430 .
  • this stress is relieved by the compressive strain introduced into the C-GaN layer 421 on the intermediate layer 422 or the electron transit layer 430 during the formation of the C-GaN layer 421 and the electron transit layer 430 .
  • warping of the Si substrate 90 can be suppressed, and cracks in the C-GaN layer 421 or the electron transit layer 430 can be suppressed.
  • the semiconductor device ND3 also includes a C--GaN layer 421, an intermediate layer 422, and a first nitride semiconductor layer 410 having a dielectric breakdown voltage higher than that of GaN. As a result, the vertical withstand voltage of the semiconductor device ND3 can be improved.
  • the lattice constant of Si and the AlzGa1 of the electron transit layer 430 The difference from the lattice constant of -zN (0 ⁇ z ⁇ 0.1) can be relaxed.
  • the lattice constant of Al x Ga 1-x N (0.1 ⁇ x ⁇ 1) of the first nitride semiconductor layer 410 is the same as the lattice constant of Si and Al z Ga 1-z N (0 ⁇ z ⁇ 0.1 ) and the lattice constant of .
  • the crystal quality of the electron transit layer 430 can be improved.
  • the Si substrate 90 can be prevented from warping, and the C-GaN layer 421 and the electron transit layer 430 can be prevented from cracking.
  • the semiconductor device ND3 includes the SiC layer 2 as a base layer for the electron transit layer 430.
  • the lattice constant of SiC is closer to the lattice constant of Al z Ga 1-z N (0 ⁇ z ⁇ 0.1) of the electron transit layer 430 than the lattice constant of Si.
  • the Si substrate 90 is warped.
  • the effect of suppressing cracks in the C-GaN layer 421 and the electron transit layer 430, the effect of improving the withstand voltage of the semiconductor device ND3, and the crystal quality of the C-GaN layer 421 and the electron transit layer 430. can increase each of the effects of improving the
  • the improvement in crystal quality of the electron transit layer 430 greatly contributes.
  • the intermediate layer 422 in the second nitride semiconductor layer 420 improves efficiency. It is possible to effectively suppress the occurrence of warpage and the occurrence of cracks.
  • the SiC layer 2 is present and the crystal quality of the C-GaN layer 421 is improved, the thickness of the C-GaN layer 421 and the electron transit layer 430 can be increased, so that the withstand voltage can be further improved. HEMT performance can also be improved.
  • the second nitride semiconductor layer 420 is one or more intermediate layers 422 formed inside the C-GaN layer 421 and/or on the C-GaN layer 421. , AlyGa1 -yN (0.5 ⁇ y ⁇ 1).
  • the C-GaN layer 421 has at least one of a C concentration higher than that of the electron transit layer 430 and an Fe concentration higher than that of the electron transit layer 430 . As a result, it is possible to suppress the occurrence of warpage and cracks while increasing the insulating properties of the nitride semiconductor layer.
  • the amount of warpage can be 0 or more and 50 ⁇ m or less.
  • the top surface of the semiconductor substrate NS2 can be free of traces of meltback etching.
  • the C-GaN layer 421 can be formed while setting the growth temperature of GaN to a high temperature. Since the growth temperature of GaN is high, the quality of the C-GaN layer 421 is improved.
  • FIG. 35 is a diagram schematically showing two-dimensional growth of GaN forming the C-GaN layer 421.
  • FIG. FIG. 35(a) shows growth when the growth temperature of GaN is low
  • FIG. 36(b) shows growth when the growth temperature of GaN is high.
  • the two-dimensional growth of GaN is promoted, and defects such as pits existing in the lower layer of C-GaN layer 421 are removed.
  • DF is covered by C-GaN layer 421 .
  • the defect density of the C-GaN layer 421 can be reduced, and a situation can be avoided in which the defect DF penetrates the semiconductor substrate in the vertical direction and the breakdown voltage of the semiconductor substrate is significantly lowered.
  • FIG. 36 is a plan view showing the configuration of the semiconductor substrate NS2 according to the fourth embodiment of the present invention.
  • the planar shape of semiconductor substrate NS2 is arbitrary.
  • the diameter of the semiconductor substrate NS2 is 6 inches or more.
  • the center of the semiconductor substrate NS2 is defined as the center PT1
  • the position 71.2 mm away from the center PT1 is defined as the edge PT2. .
  • the in-plane uniformity of the film thickness of the C-GaN layer 421 is improved, and the in-plane uniformity of the C concentration of the C-GaN layer 421 is improved.
  • the vertical intrinsic breakdown voltage value of the semiconductor substrate NS2 is improved, and the defect density of the C-GaN layer 421 is reduced. As a result, the in-plane uniformity of the vertical current-voltage characteristics can be improved.
  • the carbon concentration at the central position in the depth direction (vertical direction in FIG. 34) at the center PT1 of the C-GaN layer 421 is defined as concentration C1
  • the central position in the depth direction at the edge PT2 of the C-GaN layer 421 is
  • the carbon concentration in is C2
  • the concentration error ⁇ C represented by ⁇ C (%)
  • ⁇ 100/C1 is 0 or more and 50% or less, preferably 0 or more and 33% or less. be.
  • the film thickness error ⁇ W is greater than 0 and less than or equal to 8%, preferably greater than 0 and less than or equal to 4%.
  • Each of the semiconductor devices ND1, ND2, and ND3 in the second to fourth embodiments has a device (specifically, transistor TR1, TR2, TR3, or TR4, or diode DD1) instead of the manufacturing method described above. ) is formed, the silicon substrate 91 is removed, and the diamond substrate 1 and the SiC layer 2 are bonded.
  • a modification of the manufacturing method of the semiconductor device ND3 according to the fourth embodiment shown in FIG. 33 will be described below.
  • 37 to 41 are cross-sectional views showing a modification of the manufacturing method of the semiconductor device ND3 according to the fourth embodiment of the present invention.
  • a Si substrate 90 is prepared with reference to FIG.
  • a SiC layer 2 having a 3C-type crystal structure is formed on a main surface 90 a of a Si substrate 90 .
  • nitride semiconductor layer 4 is formed on main surface 2 a of SiC layer 2 . Thereby, the semiconductor substrate SB is manufactured.
  • a device is fabricated on the semiconductor substrate SB with reference to FIG.
  • source electrode 74, drain electrode 84, and gate electrode 94 on main surface 4a of nitride semiconductor layer 4, transistor TR4, which is a device included in semiconductor device ND3, is manufactured.
  • Si substrate 90 is selectively etched to remove the entire Si substrate 90 (in FIG. 35, the removed Si substrate 90 is indicated by a dashed line). ing). After removing Si substrate 90, main surface 2b of SiC layer 2 is exposed.
  • main surface 2b of SiC layer 2 and main surface 1a of diamond substrate 1 are bonded as indicated by arrow AW3.
  • a bonding layer 3 is formed between the principal surface 1a of the diamond substrate 1 and the principal surface 2b of the SiC layer 2 by bonding.
  • a semiconductor device ND3 is thus obtained.
  • the manufacturing method of this modified example other than the above is the same as the manufacturing method of the semiconductor device ND3 in the third embodiment, so the description thereof will not be repeated.
  • the heat conductive layer may be made of polycrystalline SiC (poly SiC) instead of diamond.
  • Polycrystalline SiC has a high thermal conductivity like diamond. Therefore, when the heat conductive layer is made of polycrystalline SiC, the thermal resistance of the semiconductor device can be improved as in the case where the heat conductive layer is made of diamond.
  • the inventors of the present application conducted the following simulation to confirm the effects of the present application.
  • the inventors of the present application produced samples 1 to 5 each having the structure ST1 or ST2, and calculated the relationship between the gate-drain distance LDG and the breakdown voltage of each of the samples 1 to 5.
  • FIG. 42 is a diagram showing structures ST1 and ST2 in the first embodiment of the present invention.
  • structure ST1 is a structure that models semiconductor device ND1.
  • the structure ST1 comprises a conductive substrate 1001 corresponding to the SiC layer 2, a nitride semiconductor layer 1002, a source electrode 1003, a drain electrode 1004, a gate electrode 1005 and a conductive layer 1006.
  • a nitride semiconductor layer 1002 having a thickness D is formed on a conductive substrate 1001 .
  • a source electrode 1003, a drain electrode 1004 and a gate electrode 1005 are formed on the nitride semiconductor layer 1002 with a space therebetween.
  • Conductive layer 1006 is formed inside nitride semiconductor layer 1002 and electrically connects source electrode 1003 and conductive substrate 1001 .
  • structure ST2 has the same structure as structure ST1 except that conductive layer 1006 is not provided.
  • source electrode 1003 and conductive substrate 1001 are not electrically connected.
  • Sample 1 (Invention Example): Sample 1 has structure ST1 and has a thickness D of 2 ⁇ m.
  • Sample 2 (example of the present invention): Sample 2 has structure ST1 and has a thickness D of 4 ⁇ m.
  • Sample 3 (Invention Example): Sample 3 has structure ST1 and has a thickness D of 6 ⁇ m.
  • Sample 4 (Invention Example): Sample 4 has structure ST1 and has a thickness D of 8 ⁇ m.
  • Sample 5 (comparative example): Sample 5 has structure ST2.
  • FIG. 43 is a diagram showing the relationship between the gate-drain distance LDG and the breakdown voltage of each of the samples 1 to 5 in the first embodiment of the present invention.
  • samples 1 to 4 in which the source electrode and the conductive substrate are electrically connected, have a higher gate-drain gap than sample 5, in which the source electrode and the conductive substrate are not electrically connected.
  • the rate of increase in breakdown voltage increased as the distance LGD increased. It should be noted that the withstand voltage of each of the samples 1 to 4 reaches the upper limit value at the predetermined distance LGD because the insulating state of the nitride semiconductor layer 1002 between the gate electrode 1005 and the drain electrode 1004 is broken. , the insulating state of the nitride semiconductor layer 1002 between the drain electrode 1004 and the conductive substrate 1001 is destroyed.
  • the breakdown voltage of the structure ST1 is expressed by the following equation (1), the distance LGD between the gate and the drain and the nitride semiconductor layer is described to depend on the smaller of the thickness D of the
  • Breakdown voltage (V) Min (100 (V/ ⁇ m) x LGD ( ⁇ m), 150 (V/ ⁇ m) x D ( ⁇ m)) (1)
  • the inventors of the present application fabricated each of samples 6 to 8 having structure ST3 or structure ST4, and calculated the thermal resistance of each of samples 6 to 8.
  • FIG. 44 is a diagram showing structures ST3 and ST4 in the second embodiment of the present invention.
  • structure ST3 is a structure that models the semiconductor device ND1.
  • Structure ST3 comprises substrate 1011 , SiC layer 1012 , nitride semiconductor layer 1013 , source electrode 1014 , drain electrode 1015 and gate electrode 1016 .
  • SiC layer 1012 and nitride semiconductor layer 1013 are stacked in this order on substrate 1011 .
  • a source electrode 1014, a drain electrode 1015 and a gate electrode 1016 are formed on the nitride semiconductor layer 1013 with a space therebetween.
  • the nitride semiconductor layer 1013 has a thickness D of 6 ⁇ m.
  • structure ST4 is a model of the structure of Non-Patent Document 1.
  • Structure ST4 has the same structure as structure ST3 except that it does not include SiC layer 1012 .
  • Sample 6 (example of the present invention): Sample 6 has structure ST3.
  • the substrate 1011 is made of diamond with a thickness of 300 ⁇ m.
  • the SiC layer 2 has a thickness of 1 ⁇ m and a 3C-type crystal structure.
  • Sample 7 has structure ST3.
  • the substrate 1011 is made of Si with a thickness of 300 ⁇ m.
  • the SiC layer 2 has a thickness of 1 ⁇ m and a 3C-type crystal structure.
  • Sample 8 has structure ST4.
  • the substrate 1011 is an SOI substrate and includes a Si substrate, a SiO2 layer and a Si layer. Each of the Si substrate, SiO2 layer and Si layer is laminated in this order.
  • the Si substrate has a thickness of 300 ⁇ m.
  • the upper surface of the Si substrate has a plane orientation of (100).
  • the SiO 2 layer has a thickness of 1 ⁇ m.
  • the Si layer has a thickness of 3.5 ⁇ m.
  • the upper surface of the Si substrate has a plane orientation of (111).
  • Region RG has a rectangular shape when structures ST3 and ST4 are viewed from above.
  • the region RG is within 2 ⁇ m from the end of the gate electrode 1016 on the side of the drain electrode 1015 toward the drain electrode 1015 and has a gate width of 100 ⁇ m (the length of the gate electrode 1016 in the direction perpendicular to the bare surface). is the area of
  • FIG. 45 is a graph showing the overall thermal resistance of each of Samples 6-8 in the second example of the present invention.
  • FIG. 46 is a table showing the thermal resistance of each of the multiple layers constituting each of Samples 6 to 8 in the second example of the present invention and the overall thermal resistance.
  • the thermal resistance of sample 6 is 78.20 (K/W)
  • the thermal resistance of sample 7 is 132.96 (K/W)
  • the thermal resistance of sample 8 is It was 403.51 (K/W).
  • the thermal resistance of sample 6 was very small compared to the thermal resistance of samples 7 and 8.
  • the thermal resistance of Si forming the substrate 1011 is higher than that of diamond, so the thermal resistance is higher than that of Sample 6.
  • the thermal resistance increased significantly over samples 6 and 7 because the thermal resistance of the SiO 2 layer in substrate 1011 was very high.
  • the inventors calculated the relationship between the thermal resistance of each of Samples 6 and 8 and the thickness D of the nitride semiconductor layer 1013 .
  • FIG. 47 is a diagram showing the relationship between the thermal resistance of each of Samples 6 and 8 and the thickness D of nitride semiconductor layer 1013 in the second example of the present invention.
  • the thermal resistance of sample 6 gradually increased as the thickness D of nitride semiconductor layer 1013 increased.
  • the thermal resistance of Sample 8 sharply decreased as the thickness D of the nitride semiconductor layer 1013 increased.
  • the inventors of the present application prepared each of samples 9 to 11 by the following method in order to examine the relationship between the heat treatment and the structure of the bonding layer 3.
  • Sample 9 (Invention Example): The main surface of the diamond substrate and the main surface of the 3C-type SiC layer were bonded using the surface activation bonding method. No heat treatment was performed on the resulting structure after bonding.
  • Sample 10 (Invention Example): The main surface of the diamond substrate and the main surface of the 3C-type SiC layer were bonded using the surface activation bonding method. The resulting structure was heat treated at a temperature of 600° C. after bonding.
  • Sample 11 (example of the present invention): The main surface of the diamond substrate and the main surface of the 3C-type SiC layer were bonded using the surface activation bonding method. The resulting structure was heat treated at a temperature of 1000° C. after bonding.
  • the inventors of the present application used a TEM (Transmission Electron Microscope) to observe the cross section of the bonding layer formed at the boundary between the main surface of the diamond substrate and the main surface of the SiC layer for each of Samples 9 to 11. .
  • the bonding layer was observed from each of the [001] direction, which is the crystal zone axis of diamond, and the [ ⁇ 101] direction, which is the crystal zone axis of SiC.
  • An FFT (Fast Fourier transform) pattern was obtained by image processing a part of the TEM image. JEM-2200FS manufactured by JEOL Ltd. was used as the TEM.
  • the acceleration voltage during observation was set to 200 kV.
  • EDS Electronic Dispersive X-ray Spectroscopy
  • JEM-ARM200F manufactured by JEOL Ltd. was used as the EDS device.
  • the acceleration voltage was set to 200 kV and the magnification was set to 1000000.0.
  • the emission current was set to 100 ⁇ A and the probe current was set to 10.0 nA.
  • a square area of 39.07 nm ⁇ 39.07 nm was set as the mapping range.
  • the pixel size was set to 0.15 nm x 0.15 nm.
  • FIGS. 48 to 50 is a TEM image of the cross section of the bonding layer of each of samples 9 to 11 in the third example of the present invention.
  • FIG. 51 is a diagram showing the atomic density distribution along the distance in the depth direction from the surface of the SiC layer of each of samples 9 to 11 in the third example of the present invention.
  • FIGS. 48(a), 49(a), and 50(a) are diagrams of the bonding layer viewed from the [001] direction, which is the crystal zone axis of diamond.
  • FIGS. 48(b), 49(b), and 50(b) are diagrams of the bonding layer viewed from the [ ⁇ 101] direction, which is the crystal zone axis of SiC.
  • 48(a), 48(b), 49(a), 49(b), 50(a), and 50(b) the upper left photograph C2 is 48(b), 49(a), 49(b), 50(a), and 50(b), respectively.
  • FIG. 51(a) is a diagram showing the atomic density distribution of sample 9.
  • FIG. 51(b) is a diagram showing the atomic density distribution of the sample 10.
  • FIG. 51(c) is a diagram showing the atomic density distribution of the sample 11.
  • FIG. 51(a) is a diagram showing the atomic density distribution of sample 9.
  • FIG. 51(b) is a diagram showing the atomic density distribution of
  • the FFT pattern of sample 9 did not show clear bright spots indicating the presence of crystals.
  • the inside of the bonding layer of Sample 9 was mainly composed of Si and C. From these results, it can be seen that when heat treatment was not performed after bonding, no crystal grains existed inside the bonding layer, and an amorphous layer containing Si and C as main components existed.
  • the FFT pattern of sample 10 did not show clear bright spots indicating the presence of crystals.
  • the inside of the bonding layer of sample 10 was mainly composed of Si and C. From these results, it was found that when heat treatment was performed at a temperature of 600° C. after bonding, no crystal grains existed inside the bonding layer, and Si and C were the main constituents, similarly to the case where heat treatment was not performed after bonding. It can be seen that there is an amorphous layer as a component.
  • the FFT pattern of sample 11 showed clear bright spots indicating the presence of crystals. These distinct bright spots were aligned along various directions on the order of nanometers. No bright spots (unclear bright spots) indicating the presence of an amorphous layer appeared.
  • the inside of the bonding layer of Sample 11 was mainly composed of Si and C. From these results, when heat treatment is performed at a temperature of 1000° C. after bonding, there is no amorphous layer inside the bonding layer, and polycrystalline grains mainly composed of Si and C are present. I understand.
  • the decreasing concentration region is a region where the carbon concentration of C monotonically decreases from the thermally conductive layer (diamond substrate in this case) toward the SiC layer.
  • the reduced concentration region had a thickness of 4.5 nm or greater.
  • the present disclosure provides a semiconductor substrate, a semiconductor device, a method for manufacturing a semiconductor substrate, and a method for manufacturing a semiconductor device that can improve heat dissipation.
  • INDUSTRIAL APPLICABILITY According to the present disclosure, an energy saving effect can be obtained by improving the power energy conversion efficiency of a semiconductor device, which can contribute to achievement of sustainable development goals.

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Abstract

【課題】窒化物半導体層の品質を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供する。デバイスの性能を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供する。 【解決手段】半導体基板は、熱伝導層と、熱伝導層の一方の主面側に形成され、３Ｃ型の結晶構造を有するＳｉＣ（炭化ケイ素）層と、熱伝導層とＳｉＣ層との間に形成された接合層と、ＳｉＣ層の一方の主面に形成された窒化物半導体層とを備える。

Description

半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法
　本発明は、半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法に関する。より特定的には、本発明は、ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層を備えた半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法に関する。
　ＧａＮ（窒化ガリウム）などの窒化物半導体は、バンドギャップが大きい、電子の飽和速度が速いなどの特徴を有している。このため、窒化物半導体層を用いた電子デバイスである窒化物半導体デバイスは、高周波用途およびパワー用途などの有望なデバイスである。たとえば下記非特許文献１には、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板と、ＳＯＩ基板内のＳｉ層上に形成されたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）とを備えた窒化物半導体デバイスが開示されている。
　下記非特許文献１のように、窒化物半導体デバイスは一般的に、ＳＯＩ基板、サファイア基板、またはＳｉ（ケイ素）基板などの低い熱伝導率を有する基板上に形成される。このため、動作時に窒化物半導体デバイスで発生した熱は基板を介して放熱されにくい。その結果、窒化物半導体デバイスの温度が上昇しやすく、窒化物半導体デバイスの性能および信頼性が低下しやすい。特に非特許文献１では、ＳＯＩ基板内のＳｉＯ2（酸化ケイ素）層が著しく低い熱伝導率を有しており、窒化物半導体デバイスの放熱を妨げる。
　下記非特許文献２、ならびに下記特許文献１および２などには、ダイヤモンド層を用いて窒化物半導体デバイスの放熱を促進する技術が開示されている。ダイヤモンドは熱伝導率が非常に高いため、窒化物半導体デバイスのヒートスプレッダ材料として有望な候補である。下記非特許文献２には、ダイヤモンド層と、ダイヤモンド層上にＴｉ（チタン）よりなる金属層を介して形成されたＳｉＣ（炭化ケイ素）層と、ＳｉＣ層上に形成されたＨＥＭＴとを備えた窒化物半導体デバイスが開示されている。下記非特許文献２の構造は次の方法によって作製される。マイクロパイプを含むＳｉＣ基板の表面上に窒化物半導体層がエピタキシャル成長される。この窒化物半導体層を加工することによりＨＥＭＴを含む窒化物半導体デバイスが作製される。ＳｉＣ基板の裏面を切削することにより５０μｍの厚さのＳｉＣ層が作製される。ＳｉＣ層の裏面とダイヤモンド層とが、１０ｎｍの厚さを有するＴｉよりなる金属層を介して接合される。
　下記特許文献１には、ダイヤモンドよりなる支持基板と、１０6～１０12Ω・ｃｍの抵抗率および１～３０μｍの厚さを有する単結晶ＳｉＣ層と、窒化物半導体層とを備えた半導体装置が開示されている。この半導体装置において、単結晶ＳｉＣ層の一方の面は支持基板と接合されている。単結晶ＳｉＣ層はマイクロパイプを有している。窒化物半導体層は、単結晶ＳｉＣ層の他方の面の上に形成されている。下記特許文献１の構造は次の方法によって作製される。単結晶ＳｉＣ基板が準備される。単結晶ＳｉＣ基板の表面から水素イオンを注入することにより、単結晶ＳｉＣ基板中に水素イオン注入層が形成される。単結晶ＳｉＣ基板の表面がダイヤモンドよりなる支持基板と接合される。支持基板および単結晶ＳｉＣ基板に対して熱処理を行うことにより、単結晶ＳｉＣ基板が水素イオン注入層で分断される。その結果、残存した単結晶ＳｉＣ基板の部分が単結晶ＳｉＣ層となる。単結晶ＳｉＣ層の裏面に残存している水素イオン注入層がＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により除去される。単結晶ＳｉＣ層の裏面上に、窒化物半導体層がエピタキシャル成長により形成される。
　下記特許文献２には、次の窒化物半導体基板の製造方法が開示されている。Ｓｉ基板上にダイヤモンド層が形成される。Ｓｉ基板が薄膜化され、薄膜化により残ったＳｉ部分を炭化処理することにより、単結晶ＳｉＣ層が形成される。単結晶ＳｉＣ層におけるダイヤモンド層が形成されていない側の面に窒化物半導体層が形成される。
特開２０１６－１３９６５５号公報 特開２０１８－２０３５８７号公報（特許第６７６３３４７号）
Xiangdong Li, et al., "Suppression of the Backgating Effect of Enhancement-Mode p-GaN HEMTs on 200-mm GaN-on-SOI for Monolithic Integration," IEEE Electron Device Lett., 39, 999 (2018). Yuichi Minoura, et al., "Surface activated bonding of SiC/diamond for thermal management of high-output power GaN HEMTs," Jpn. J. Appl. Phys., 59, SGGD03 (2020).
　しかしながら、ダイヤモンドなどよりなる熱伝導層を用いて半導体デバイスの放熱を促進する従来の技術には、窒化物半導体層の品質が低いという問題があった。
　具体的には、非特許文献２および特許文献１の技術では、ＳｉＣ層としてバルクのＳｉＣ基板が用いられている。一般的に、バルクのＳｉＣ基板は、４Ｈ型の結晶構造を有しており、マイクロパイプを含んでいる。このため、ＳｉＣ層上に形成される窒化物半導体層の品質は、ＳｉＣ層に含まれるマイクロパイプの影響を受けて悪化していた。
　また特許文献１の技術では、窒化物半導体層をエピタキシャル成長させる際の下地となる面は、ＳｉＣ基板内に水素イオン注入をして、その後、基板を加熱することにより、イオン注入層の部分でＳｉＣ層を破断させ、この破断面をＣＭＰ処理することで得られる。ＳｉＣはモース硬度の大きな材料であるため、上記の破断面は大きな凹凸を有し、凹凸部から結晶欠陥を生じやすい。このように、大きな凹凸と欠陥とを有する破断面がＣＭＰ処理されるため、ＣＭＰ処理された面の面内均一性は低い。このため、ＳｉＣ層上に形成される窒化物半導体層の品質は、ＣＭＰ処理された面の面内均一性の低さの影響を受けて悪化していた。また特許文献１の技術では、単結晶ＳｉＣ層と支持基板とを接合した後で窒化物半導体層が形成される。窒化物半導体層の形成の際には単結晶ＳｉＣ層が高温に加熱されるため、単結晶ＳｉＣ層と支持基板との接合が弱まり、半導体装置の信頼性が著しく低下するという問題があった。
　特許文献２の技術では、Ｓｉ基板を炭化処理することにより単結晶ＳｉＣ層が形成される。Ｓｉ基板を炭化処理するという方法で厚く高品質なＳｉＣ層を得ることは困難である。このため、窒化物半導体層をエピタキシャル成長させるために十分な厚さと結晶性とを有するＳｉＣ層を形成することはできず、成長した窒化物半導体層の品質が悪化していた。
　本発明は、上記課題を解決するためのものであり、その目的は、窒化物半導体層の品質を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供することである。
　本発明の他の目的は、デバイスの性能を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供することである。
　本発明の一の局面に従う半導体基板は、ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層と、熱伝導層の一方の主面側に形成され、３Ｃ型の結晶構造を有する炭化ケイ素層と、熱伝導層と炭化ケイ素層との間に形成された接合層と、炭化ケイ素層の一方の主面に形成された窒化物半導体層とを備える。
　上記半導体基板において好ましくは、炭化ケイ素層と窒化物半導体層とは互いに接触しており、かつ炭化ケイ素層と窒化物半導体層との間にはアモルファス層が存在しない。
　上記半導体基板において好ましくは、熱伝導層はダイヤモンドよりなり、接合層は、熱伝導層の一方の主面に形成された、炭素を主成分とする第１のアモルファス層と、第１のアモルファス層と炭化ケイ素層との間に形成された、炭素およびケイ素を主成分とする第２のアモルファス層とを含む。
　上記半導体基板において好ましくは、炭化ケイ素層は単結晶であり、熱伝導層はダイヤモンドよりなり、接合層は、少なくとも炭化ケイ素の多結晶粒を含む。
　上記半導体基板において好ましくは、熱伝導層はダイヤモンドよりなり、接合層は、炭素原子密度の濃度減少領域を含み、炭素原子密度の濃度減少領域中の炭素原子密度は、熱伝導層から炭化ケイ素層に向かって単調減少し、炭素原子密度の濃度減少領域の厚さは２ｎｍ以上である。
　上記半導体基板において好ましくは、接合層は、酸化ケイ素を含む。
　上記半導体基板において好ましくは、炭化ケイ素層はマイクロパイプを含まない。
　上記半導体基板において好ましくは、炭化ケイ素層は、０．１μｍ以上５μｍ以下の厚さを有する。
　上記半導体基板において好ましくは、炭化ケイ素層の一方の主面は、（１，１，１）、（－１，－１，－１）、または（１，０，０）の面方位を有する。
　上記半導体基板において好ましくは、熱伝導層はダイヤモンドからなり、熱伝導層は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有する。
　上記半導体基板において好ましくは、炭化ケイ素層は、１×１０15個／ｃｍ3以上１×１０21個／ｃｍ3以下の電子濃度を有する。
　上記半導体基板において好ましくは、窒化物半導体層は、炭化ケイ素層の一方の主面側に形成された第１の窒化物半導体層であって、絶縁性または半絶縁性の層を含み、ＡｌxＧａ1-xＮ（０．１≦ｘ≦１）よりなる第１の窒化物半導体層と、第１の窒化物半導体層の一方の主面側に形成された第２の窒化物半導体層であって、絶縁性または半絶縁性のＡｌyＧａ1-yＮ（０≦ｙ＜０．１）よりなる主層を含む第２の窒化物半導体層と、第２の窒化物半導体層の一方の主面側に形成され、ＡｌzＧａ1-zＮ（０≦ｚ＜０．１）よりなる電子走行層と、電子走行層の一方の主面側に形成され、電子走行層のバンドギャップよりも広いバンドギャップを有する障壁層とを含み、窒化物半導体層の厚さは、６μｍ以上１０μｍ以下である。
　上記半導体基板において好ましくは、熱伝導層はダイヤモンドよりなり、窒化物半導体層は、０．５μｍ以上６μｍ未満の厚さを有し、熱伝導層は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有し、炭化ケイ素層は、１×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有する。
　本発明の他の局面に従う半導体デバイスは、上記半導体基板と、炭化ケイ素層の一方の主面側に形成された第１および第２の電極とを備え、第１の電極と炭化ケイ素層とが電気的に接続される。
　上記半導体デバイスにおいて好ましくは、窒化物半導体層は、窒化物半導体層の一方の主面から炭化ケイ素層に達するビアホールを含み、第１の電極は窒化物半導体層の一方の主面に形成され、第１の電極と炭化ケイ素層とを電気的に接続する導電体層であって、ビアホール内に形成された導電体層をさらに備える。
　上記半導体デバイスにおいて好ましくは、炭化ケイ素層、窒化物半導体層、ならびに第１および第２の電極の各々は複数であり、複数の炭化ケイ素層の各々は、熱伝導層の一方の主面側に形成され、かつ互いに絶縁されており、複数の窒化物半導体層の各々は、複数の炭化ケイ素層の各々の一方の主面に形成され、複数の第１の電極および複数の第２の電極の各々は、複数の炭化ケイ素層の各々の一方の主面側に形成される。
　本発明のさらに他の局面に従う半導体デバイスは、上記半導体基板と、窒化物半導体層の一方の主面に形成されたソース電極およびゲート電極と、炭化ケイ素層の一方の主面に形成されたドレイン電極とを備える。
　本発明のさらに他の局面に従う半導体基板の製造方法は、ケイ素基板の一方の主面に、３Ｃ型の結晶構造を有する炭化ケイ素層を形成する工程と、炭化ケイ素層の一方の主面に窒化物半導体層を形成する工程と、ケイ素基板を炭化ケイ素層から除去する工程と、炭化ケイ素層の他方の主面と、ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層の一方の主面とを接合する工程とを備える。
　上記製造方法において好ましくは、炭化ケイ素層を形成する工程は、ケイ素基板の一方の主面を炭化することにより、第１の炭化ケイ素層を形成する工程と、第１の炭化ケイ素層の一方の主面に炭化ケイ素を結晶成長させることにより、第２の炭化ケイ素層を形成する工程とを含む。
　本発明のさらに他の局面に従う半導体デバイスの製造方法は、上記半導体基板の製造方法により、半導体基板を製造する工程と、炭化ケイ素層の一方の主面側に第１および第２の電極を形成する工程と、第１の電極と炭化ケイ素層とを電気的に接続する工程とを備える。
　本発明のさらに他の局面に従う半導体デバイスの製造方法は、ケイ素基板の一方の主面に、３Ｃ型の結晶構造を有する炭化ケイ素層を形成する工程と、炭化ケイ素層の一方の主面に窒化物半導体層を形成することで、半導体基板を作製する工程と、半導体基板にデバイスを作製する工程と、デバイスを作製する工程の後で、ケイ素基板を除去することで炭化ケイ素層の他方の主面を露出する工程と、炭化ケイ素層の他方の主面を露出する工程の後で、炭化ケイ素層の他方の主面と、ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層の一方の主面とを接合する工程とを備える。
　本発明によれば、窒化物半導体層の品質を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供することができる。また、デバイスの性能を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供することができる。
本発明の第１の実施の形態における半導体基板ＮＳ１の構成を示す断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第１の工程を示す断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第２の工程を示す断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第３の工程を示す断面図であって、表面活性化接合法を用いた場合の断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第４の工程を示す断面図であって、表面活性化接合法を用いた場合の断面図である。 図５の要部拡大図である。 本発明の第１の実施の形態において、表面活性化接合法を用いて接合を行った後で、接合層３に対して熱処理を行った場合の接合部３の構成を示す要部断面図である。 接合層３における厚さ方向に沿ったＣ原子密度を示す第１の図である。 接合層３における厚さ方向に沿ったＣ原子密度を示す第２の図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第３の工程を示す断面図であって、親水化接合法を用いた場合の断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第４の工程を示す断面図であって、親水化接合法を用いた場合の断面図である。 図１１の要部拡大図である。 ３Ｃ－ＳｉＣ／ＧａＮのバンドラインナップと、４Ｈ－ＳｉＣ／ＧａＮのバンドラインナップとの比較図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第１の変形例の第１の工程を示す断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第１の変形例の第２の工程を示す断面図であって、表面活性化接合法を用いた場合の断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第１の変形例の第３の工程を示す断面図であって、表面活性化接合法を用いた場合の断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第１の変形例の第４の工程を示す断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第２の変形例の第１の工程を示す断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第２の変形例の第２の工程を示す断面図であって、表面活性化接合法を用いた場合の断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第２の変形例の第３の工程を示す断面図であって、表面活性化接合法を用いた場合の断面図である。 本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第２の変形例の第４の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の構成を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第１の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第２の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第３の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第４の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第５の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第６の工程を示す断面図である。 本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法の第７の工程を示す断面図である。 本発明の第３の実施の形態における半導体デバイスＮＤ２の構成を示す断面図である。 本発明の第３の実施の形態における半導体デバイスＮＤ２の製造方法の第１の工程を示す断面図である。 本発明の第３の実施の形態における半導体デバイスＮＤ２の製造方法の第２の工程を示す断面図である。 本発明の第４の実施の形態における半導体デバイスＮＤ３の構成を示す断面図である。 本発明の第４の実施の形態における第１の窒化物半導体層４１０内部のＡｌ組成比の分布を示す図である。 Ｃ－ＧａＮ層４２１を構成するＧａＮの二次元成長を模式的に示す図である。 本発明の第４の実施の形態における半導体基板ＮＳ２の構成を示す平面図である。 本発明の第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例の第１の工程を示す断面図である。 本発明の第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例の第２の工程を示す断面図である。 本発明の第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例の第３の工程を示す断面図である。 本発明の第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例の第４の工程を示す断面図である。 本発明の第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例の第５の工程を示す断面図である。 本発明の第１の実施例における構造ＳＴ１およびＳＴ２を示す図である。 本発明の第１の実施例における試料１～５の各々のゲートドレイン間の距離ＬＤＧと耐圧との関係を示す図である。 本発明の第２の実施例における構造ＳＴ３およびＳＴ４を示す図である。 本発明の第２の実施例における試料６～８の各々の全体の熱抵抗を示すグラフである。 本発明の第２の実施例における試料６～８の各々を構成する複数の層の各々の熱抵抗および全体の熱抵抗を示す表である。 本発明の第２の実施例における試料６および８の各々の熱抵抗と窒化物半導体層１０１３の厚さＤとの関係を示す図である。 本発明の第３の実施例における試料９の接合層の断面のＴＥＭ像である。 本発明の第３の実施例における試料１０の接合層の断面のＴＥＭ像である。 本発明の第３の実施例における試料１１の接合層の断面のＴＥＭ像である。 本発明の第３の実施例における試料９～１１の各々のＳｉＣ層の表面からの深さ方向の距離に沿った原子密度の分布を示す図である。
　以下、本発明の実施の形態について、図面に基づいて説明する。以下の説明において、「主面に形成されている」という表現は、その主面と接触して形成されていることを意味している。「主面側に形成されている」という表現は、その主面と接触して形成されていることと、その主面と接触せずに（その主面と間隔をおいて）形成されていることとの両方を意味している。
　［第１の実施の形態］
　図１は、本発明の第１の実施の形態における半導体基板ＮＳ１の構成を示す断面図である。なお、図面では、接合層３は実際の厚さよりも厚く描かれている。
　図１を参照して、第１の実施の形態における半導体基板ＮＳ１（半導体基板の一例）は、半導体デバイスを作製するための基板であり、ダイヤモンド基板１（熱伝導層の一例）と、ＳｉＣ層２（炭化ケイ素層の一例）と、接合層３（接合層の一例）と、窒化物半導体層４（窒化物半導体層の一例）とを備えている。ダイヤモンド基板１は、ダイヤモンドよりなる熱伝導層である。ダイヤモンド基板１は、たとえば多結晶である。ダイヤモンド基板１は、たとえば１００μｍ以上６０００μｍ以下の厚さを有している。ダイヤモンド基板１は、主面１ａおよび１ｂを有している。ダイヤモンド基板１の主面１ａは図１中上方を向いている。ダイヤモンド基板１の主面１ｂは図１中下方を向いている。
　ＳｉＣ層２は、ダイヤモンド基板１の主面１ａ側に形成されている。ＳｉＣ層２はダイヤモンド基板１と接合されている。ＳｉＣ層２は単結晶であり、３Ｃ型の結晶構造を有している。ＳｉＣ層２は２つの主面２ａおよび２ｂを含んでいる。ＳｉＣ層２の主面２ａは図１中上方を向いており、ＳｉＣ層２の主面２ｂは図１中下方を向いている。ＳｉＣ層２の主面２ａは、たとえば（１１１）、（－１－１－１）、または（１００）の面方位を有しており、好ましくは（１１１）または（－１－１－１）の面方位を有している。
　ＳｉＣ層２は、好ましくは０．１μｍ以上５μｍ以下の厚さを有しており、より好ましくは０．５μｍ以上１．５μｍ以下の厚さを有しており、さらに好ましくは０．７μｍ以上１．０μｍ未満（たとえば０．９μｍ以下）の厚さを有している。ＳｉＣ層２の厚さを０．１μｍ以上、より好ましくは０．５μｍ以上、さらに好ましくは０．７μｍ以上とすることで、ＳｉＣ層２の結晶の品質を一層向上することができる。その結果、ＳｉＣ層２を下地として形成される窒化物半導体層４の結晶の品質を向上することができる。またＳｉＣ層２の厚さを５μｍ以下、より好ましくは１．５μｍ以下、さら好ましくは１μｍ未満（たとえば０．９μｍ以下）とすることで、半導体デバイスの放熱性を向上することができる。ＳｉＣ層２の導電率の調整のために、ＳｉＣ層２は、意図的にドープされたｎ型不純物（たとえばＮ（窒素）やＰ（リン）など）を含んでいてもよい。
　接合層３は、ダイヤモンド基板１の主面１ａに形成されている。接合層３は、ダイヤモンド基板１とＳｉＣ層２との間に形成されている。接合層３は、たとえば１ｎｍ以上１０ｎｍ以下の厚さを有している。
　窒化物半導体層４は、ＳｉＣ層２の主面２ａに形成されている。窒化物半導体層４は、たとえばＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）よりなる互いに異なる成分を有する複数の層を含んでおり、任意の積層構造を有している。一例として、半導体基板がＨＥＭＴを含む半導体デバイスを作製するために用いられるものである場合、窒化物半導体層４はＡｌＧａＮ（窒化アルミニウムガリウム）層／ＧａＮ層のヘテロ構造を含んでいる。窒化物半導体層４の主面４ａは図１中上方を向いている。
　半導体基板ＮＳ１をパワー用途（集積化回路の用途）で使用する場合、半導体基板ＮＳ１は、次の第１の構成を有することが好ましい。第１の構成では、ダイヤモンド基板１が半絶縁性または絶縁性とされる。具体的には、ダイヤモンド基板１は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有している。第１の構成では、ＳｉＣ層２は導電性を有しており、１×１０15個／ｃｍ3以上１×１０21個／ｃｍ3以下、好ましくは１×１０18個／ｃｍ3以上１×１０21個／ｃｍ3以下の電子濃度を有していることが好ましい。
　また、一般的に、高周波用途の半導体デバイスでは、トランジスタのゲート電極やダイオードのアノード電極に高周波電圧を印加した場合の高周波信号の損失を抑止することが重要である。この高周波信号の損失の主な原因は、半導体デバイスの寄生容量ならびに寄生抵抗である。半導体デバイスの寄生容量が大きく、さらに寄生容量と並列に寄生抵抗成分が存在する場合、これらの寄生要素が高周波信号の損失に寄与し、半導体デバイスの高速動作を妨げる。高周波信号の損失を抑止するためには、上述の寄生要素を低減することが有効である。
　このような事情から、半導体基板ＮＳ１を高周波用途で使用する場合、半導体基板ＮＳ１は、次の第２または第３の構成を有することが好ましい。
　第２の構成では、窒化物半導体層４を厚くすることで、寄生要素が低減される。第２の構成の詳細については第４の実施の形態で説明する。
　第３の構成では、ダイヤモンド基板１およびＳｉＣ層２の各々を半絶縁性または絶縁性とすることで、寄生要素が低減される。第３の構成では、ダイヤモンド基板１は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有している。ＳｉＣ層２は、１×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有している。窒化物半導体層４は、０．５μｍ以上６μｍ未満の厚さを有していてもよい。
　続いて、半導体基板ＮＳ１の製造方法を説明する。
　図２～図９は、本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法を示す断面図である。
　図２を参照して、Ｓｉ基板９０を準備する。Ｓｉ基板９０は、たとえばｐ型のＳｉよりなっている。Ｓｉ基板９０の主面９０ａは図２中上方を向いている。Ｓｉ基板９０の主面９０ａの面方位は、たとえば（１１１）面である。Ｓｉ基板９０の主面９０ａの面方位は、（１００）面や（１１０）面などであってもよい。Ｓｉ基板９０は、たとえば６インチの直径を有しており、１０００μｍの厚さを有している。
　Ｓｉ基板９０の主面９０ａに単結晶のＳｉＣ層２を形成する。ＳｉＣ層２の主面２ａは図２中上方を向いており、ＳｉＣ層２の主面２ｂは図２中下方を向いている。ＳｉＣ層２は、Ｓｉ基板９０の主面９０ａを炭化することで得られたＳｉＣよりなる下地層上に、ＭＢＥ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＬＰＥ（Ｌｉｑｕｉｄ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法などを用いて、ＳｉＣをホモエピタキシャル成長させることによって形成されてもよい。この場合、ＳｉＣ層２は、炭化により形成されたＳｉＣ層２１と、下地であるＳｉＣ層２１上にエピタキシャル成長したＳｉＣ層２２とを含んでいる。ＳｉＣ層２１のＣ（炭素）濃度とＳｉＣ層２２のＣ濃度とは、互いに異なっている。
　ＳｉＣ層２は、Ｓｉ基板９０の主面９０ａに（またはバッファー層を挟んで）ヘテロエピタキシャル成長させることによって形成されてもよい。Ｓｉ基板９０の主面９０ａにＳｉＣ層２を炭化、ホモエピタキシャル成長、ヘテロエピタキシャル成長のいずれかの方法により形成した場合、ＳｉＣ層２は、３Ｃ型の結晶構造を有している。
　ＳｉＣ層２の主面２ａに窒化物半導体層４を形成する。窒化物半導体層４は、ＣＶＤ法などを用いて、ＳｉＣ層２の主面２ａにヘテロエピタキシャル成長させることによって形成される。このため、ＳｉＣ層２と窒化物半導体層４との間に、接合の痕跡（ＳｉＣ層２および窒化物半導体層４の各々と連続したアモルファス層や、ＳｉＯ2層など）は存在しない。窒化物半導体層４は、主面４ａを含んでいる。窒化物半導体層４の主面４ａは図２中上方を向いている。
　図３を参照して、窒化物半導体層４の主面４ａに支持基板９５を固定する。支持基板９５は、後述する接合の際にＳｉＣ層２および窒化物半導体層４を保持する役割を果たす。支持基板９５は任意の材料よりなっている。
　Ｓｉ基板９０を選択的にエッチングすることにより、ＳｉＣ層２からＳｉ基板９０全体を除去する（図３では、除去されたＳｉ基板９０が一点鎖線で示されている）。Ｓｉ基板９０の除去後には、ＳｉＣ層２の主面２ｂが露出する。
　図４を参照して、ダイヤモンド基板１を準備する。ダイヤモンド基板１の主面１ａは図４中上方を向いており、ダイヤモンド基板１の主面１ｂは図４中下方を向いている。ダイヤモンド基板１の主面１ａと、ＳｉＣ層２の主面２ｂとを接合する。図４では、ＳｉＣ層２の主面２ｂは下方を向いている。ダイヤモンド基板１の主面１ａと確実に接触するようにするために、ＳｉＣ層２の主面２ｂの算術平均粗さＲａは０より大きく１ｎｍ以下であることが好ましい。ＳｉＣ層２の主面２ｂの算術平均粗さＲａは０より大きく、０．５ｎｍ以下であることがより好ましい。また、Ｓｉ基板９０のサイズが４インチ以上である場合のＳｉＣ層２の主面２ｂの反りは、０より大きく５０μｍ以下であることが好ましい。接合の状態をより改善するために、ＳｉＣ層２の主面２ｂをＣＭＰ加工し、ＳｉＣ層２の主面２ｂの算術平均粗さＲａを改善してもよい。
　ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとの間に接合中間層（図示無し）を挟んで、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとを接合してもよい。この接合中間層は任意の材料よりなっており、ダイヤモンド基板１とＳｉＣ層２との接合強度を向上する役割などを果たす。
　ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとの接合方法としては、任意の方法を用いることができ、表面活性化接合法を用いることが好ましい。表面活性化接合法を用いる場合には、１×１０-5Ｐａ以下、好ましくは１×１０-6Ｐａ以下の減圧かつ常温（一例として１０℃以上３０℃以下の温度）の雰囲気で、ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ｂの各々に、矢印ＡＷ１で示すようにエネルギー粒子を照射する。これにより、ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ｂの各々からガス、水、有機物、または酸素などの吸着物質が除去される。エネルギー粒子は、たとえばイオン、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、もしくはＮｅ（ネオン）などの中性原子、またはクラスターイオンなどよりなっている。エネルギー粒子は、Ａｒよりなることが好ましい。
　ここで、ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ｂの各々にエネルギー粒子を照射すると、ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ｂの各々には、たとえば０より大きく５ｎｍ以下の厚さのアモルファス層３ａおよび３ｂの各々が現れる。アモルファス層３ａ（第１のアモルファス層の一例）は、ダイヤモンド基板１の主面１ａに存在するダイヤモンドがエネルギー粒子の衝突により非晶質化したものである。アモルファス層３ａはダイヤモンド基板１と連続している。アモルファス層３ａの出現により、ダイヤモンド基板１の主面１ａは主面１ｂ側にわずかに退行する。アモルファス層３ｂ（第２のアモルファス層の一例）は、ＳｉＣ層２の主面２ａに存在するＳｉＣがエネルギー粒子の衝突により非晶質化したものである。アモルファス層３ｂはＳｉＣ層２と連続している。アモルファス層３ｂの出現により、ＳｉＣ層２の主面２ｂは主面２ａ側にわずかに退行する。
　図５を参照して、矢印ＡＷ２で示すように、アモルファス層３ａとアモルファス層３ｂとを互いに接触させる。これにより、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとが接合され、接合層３が現れる。
　図６を参照して、接合層３は、ダイヤモンド基板１とＳｉＣ層２とを接合した痕跡である。このため、ダイヤモンド基板１とＳｉＣ層２とが接合されていない場合、接合層３は現れない。接合層３の成分は、接合方法に依存する。上述の表面活性化接合法を用いた場合、接合層３は、アモルファス層３ａと、アモルファス層３ｂとを含んでいる。アモルファス層３ａは、Ｃを含み、Ｃを主成分としている。アモルファス層３ａは、ダイヤモンド基板１の主面１ａに形成されている。アモルファス層３ｂは、ＣおよびＳｉを含み、ＣおよびＳｉを主成分としている。アモルファス層３ｂは、アモルファス層３ａとＳｉＣ層２の主面２ａとの間に形成されている。アモルファス層３ａおよび３ｂは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　ｅｌｅｃｔｒｏｎ　ｍｉｃｒｏｓｃｏｐｙ）などにより観察することができる。接合層３には、ＳｉおよびＣ、ならびに接合の雰囲気中に存在していた元素などが含まれている。
　ダイヤモンド基板１とＳｉＣ層２との接合後に、接合層３に対して熱処理を行ってもよい。これにより、接合層３の強度を向上することができる。
　図７は、本発明の第１の実施の形態において、表面活性化接合法を用いて接合を行った後で、接合層３に対して熱処理を行った場合の接合部３の構成を示す要部断面図である。
　図７を参照して、たとえば１０００℃以上ケイ素の融点未満の温度で接合層３に対して熱処理を行った場合、接合層３の内部では、アモルファス層３ａおよび３ｂに含まれる原子が再結晶化する。その結果、接合層３は多結晶層３ｅを含み得る。多結晶層３ｅは、少なくともＳｉＣの多結晶粒を含んでおり、ＳｉＣの多結晶粒を主成分としている。多結晶層３ｅは、接合の際に用いたエネルギー粒子の原子を含む多結晶粒をさらに含み得る。
　熱処理により接合層３中のアモルファス層３ａおよび３ｂに含まれる一部の原子のみが再結晶化した場合には、接合層３は、多結晶層３ｅと、アモルファス層３ａおよび３ｂのうち少なくともいずれか一方とを含み得る。接合層３中のアモルファス層３ａおよび３ｂに含まれる全ての原子が熱処理により再結晶化した場合には、接合層３はアモルファス層３ａおよび３ｂを含まず、接合層３の全体が多結晶層３ｅよりなり得る。
　ところで、ダイヤモンド基板１の内部のＣ原子密度は、ＳｉＣ層２の内部のＣ原子密度よりも高い。このため、接合層３は、濃度減少領域３ｆを含んでいる。濃度減少領域３ｆは、Ｃ原子密度がダイヤモンド基板１からＳｉＣ層２に向かって（厚さ方向に沿って）単調減少する領域である。ダイヤモンド基板１とＳｉＣ層２とを接合した場合には、ダイヤモンド基板上にＳｉＣ層をエピタキシャル成長した場合などと比較して、濃度減少領域３ｆが広い範囲にわたって接合層３の内部に発生する。具体的には、濃度減少領域３ｆは、２ｎｍ以上の厚さを有している。濃度減少領域３ｆは、接合層３がアモルファス層３ａおよび３ｂを含んでいるか否か、および多結晶層３ｅを含んでいるか否かに関わらず発生する。
　図８および図９は、接合層３における厚さ方向に沿ったＣ原子密度を示す図である。
　図８および図９を参照して、接合層３における厚さ方向に沿ったＣ原子密度は、接合中間層の有無および接合中間層の内部のＣ原子密度などによって変化する。
　ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとが直接接合された場合には、ダイヤモンド基板１とＳｉＣ層２との間には接合中間層が存在しない。接合中間層が存在しない場合、接合層３における厚さ方向に沿ったＣ原子密度は、図８（ａ）に示すようになる。図８（ａ）では、濃度減少領域３ｆは接合層３全体に発生している。
　ダイヤモンドのＣ原子密度と同じＣ原子密度を有する接合中間層が存在する場合、接合層３における厚さ方向に沿ったＣ原子密度は、図８（ｂ）に示すようになる。図８（ｂ）では、濃度減少領域３ｆは、ＳｉＣ層２と接合層３との界面を含む領域に発生しており、ダイヤモンド基板１と接合層３との界面には発生していない。
　ダイヤモンドのＣ原子密度よりも低くＳｉＣ層２のＣ原子密度よりも高いＣ原子密度を有する接合中間層が存在する場合、接合層３における厚さ方向に沿ったＣ原子密度は、図８（ｃ）に示すようになる。図８（ｃ）では、濃度減少領域３ｆは２つであり、ダイヤモンド基板１と接合層３との界面を含む領域と、ＳｉＣ層２と接合層３との界面を含む領域との各々に発生している。
　ＳｉＣのＣ原子密度と同じＣ原子密度を有する接合中間層が存在する場合、接合層３における厚さ方向に沿ったＣ原子密度は、図９（ａ）に示すようになる。図９（ａ）では、濃度減少領域３ｆは、ダイヤモンド基板１と接合層３との界面を含む領域に発生しており、ＳｉＣ層２と接合層３との界面には発生していない。
　ＳｉＣのＣ原子密度よりも低いＣ原子密度を有する接合中間層が存在する場合、接合層３における厚さ方向に沿ったＣ原子密度は、図９（ｂ）に示すようになる。図９（ｂ）では、濃度減少領域３ｆは、ダイヤモンド基板１と接合層３との界面を含む領域に発生している。ＳｉＣ層２と接合層３との界面を含む領域では、Ｃ原子密度がダイヤモンド基板１からＳｉＣ層２に向かって（厚さ方向に沿って）単調増加している。
　図１０を参照して、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとの接合方法としては、表面活性化接合法の代わりに親水化接合法が用いられてもよい。親水化接合法は、フュージョンボンディング（Ｆｕｓｉｏｎ　Ｂｏｎｄｉｎｇ）またはシリコン直接接合（Ｓｉｌｉｃｏｎ　Ｄｉｒｅｃｔ　Ｂｏｎｄｉｎｇ：ＳＤＢ）とも呼ばれる。親水化接合法を用いる場合には、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、ダイヤモンド基板１の主面１ａにＳｉＯ2層３ｃを形成する。ＳｉＣ層２の主面２ｂにＳｉＯ2層３ｄを形成する。ＳｉＯ2層３ｄは、ＣＶＤ法などを用いてＳｉＣ層２の主面２ｂにＳｉＯ2層３ｄを形成する方法、ＳｉＣ層２の主面２ｂにＳｉ層を形成しＳｉ層を熱酸化する方法、またはＳｉＣ層２の主面２ｂを熱酸化する方法などによって形成されてもよい。ＳｉＯ2層３ｃおよびＳｉＯ2層３ｄの各々を親水化処理する。
　図１１を参照して、矢印ＡＷ２で示すように、ＳｉＯ2層３ｃとＳｉＯ2層３ｄとを互いに接触させる。これにより、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとが接合され、接合層３が現れる。
　図１２を参照して、上述の親水化接合法を用いた場合、接合後には、ＳｉＯ2層３ｃおよび３ｄが一体化した接合層３が得られる。接合層３はＳｉＯ2を含んでいる。
　なお、ＳｉＯ2層の熱伝導率は比較的低い。表面活性化接合法を用いた場合の接合層３は、ＳｉＯ2層を含まない。高い熱伝導率を確保するという観点では、表面活性化接合法を用いることが好ましい。
　ＳｉＣおよびダイヤモンドはいずれもＩＶ族半導体であるため、接合の親和性が高い。このため、接合方法に関わらずに良好な接合が実現される。
　ダイヤモンド基板１の主面１ａに３Ｃ型の単結晶のＳｉＣ層２が形成されていることは、ダイヤモンド基板１とＳｉＣ層２とが互いに接合されたことの痕跡である。
　ダイヤモンド基板１が単結晶である場合に、ダイヤモンド基板１の接合面の面方位とＳｉＣ層２の接合面の面方位とが互いに異なること、またはダイヤモンド基板１の接合面の面方位とＳｉＣ層２の接合面の面方位との間に回転方向のずれが生じることは、単結晶のダイヤモンド基板１とＳｉＣ層２とが互いに接合されたことの痕跡である。単結晶のダイヤモンド基板１の接合面の面方位とＳｉＣ層２の接合面の面方位とを同一にして接合することは容易ではない。仮に、単結晶のダイヤモンド基板１の接合面の面方位とＳｉＣ層２の接合面の面方位とを同一にして接合できたとしても、単結晶のダイヤモンド基板１の接合面の面方位とＳｉＣ層２の接合面の面方位との間には、接合の際に回転方向のずれや傾き方向のずれが生じる。
　具体的には、ＳｉＣ層２が３Ｃ型の単結晶であり、ＳｉＣ層２の接合面（ここでは主面２ｂ）の面方位およびダイヤモンド基板１の接合面（ここでは主面１ａ）の面方位が、いずれも略（１１１）面である場合を想定する。この場合において、ダイヤモンド基板１の接合面とＳｉＣ層２の接合面とが互いに接合されたときは、ＳｉＣ層２の接合面の［１１１］方向のベクトルとダイヤモンド基板１の接合面の［１１１］方向のベクトルの成す角度、ＳｉＣ層２の接合面の［－１１１］方向のベクトルとダイヤモンド基板１の接合面の［－１１１］方向のベクトルの成す角度、ＳｉＣ層２の接合面の［１－１１］方向のベクトルとダイヤモンド基板１の接合面の［１－１１］方向のベクトルの成す角度、およびＳｉＣ層２の接合面の［１１－１］方向のベクトルとダイヤモンド基板１の接合面の［１１－１］方向のベクトルの成す角度の４つの角度のうちいずれかの角度が、値Ａの２倍を超える。ダイヤモンド基板１の接合面の面方位とＳｉＣ層２の接合面の面方位との間にずれが生じるためである。
　値Ａは、ＳｉＣ層２の接合面のＸ線ロッキングカーブ半値幅、およびダイヤモンド基板１の接合面のＸ線ロッキングカーブ半値幅のうち大きな方の値である。
　上述のベクトルの各々は、次の方法で抽出される。Ｘ線回折法またはＥＢＳＤ（Ｅｌｅｃｔｒｏｎ　ＢａｃｋＳｃａｔｔｅｒ　Ｄｉｆｆｒａｃｔｉｏｎ）法により、同一の試料基準軸を用いて、ＳｉＣ層２の接合面の極点図およびダイヤモンド基板１の接合面の極点図を作成する。次に、作成したＳｉＣ層２の接合面の極点図から、［１１１］方向、［－１１１］方向、［１－１１］方向、および［１１－１］方向の各々の回折ピークにおける回折強度が最大となる点（合計４点）を抽出する。同様に、作成したダイヤモンド基板１の接合面の極点図から、［１１１］方向、［－１１１］方向、［１－１１］方向、および［１１－１］方向の各々の回折ピークにおける回折強度が最大となる点（合計４点）を抽出する。続いて、ＳｉＣ層２の接合面の極点図から得られた４点の各々から、ＳｉＣ層２の接合面の［１１１］方向、［－１１１］方向、［１－１１］方向、および［１１－１］方向の各々のベクトルを抽出する。同様に、ダイヤモンド基板１の接合面の極点図から得られた４点の各々から、ダイヤモンド基板１の接合面の［１１１］方向、［－１１１］方向、［１－１１］方向、および［１１－１］方向の各々のベクトルを抽出する。
　図５または図１１と、図１とを参照して、ダイヤモンド基板１とＳｉＣ層２とを接合した後、支持基板９５全体を除去する。支持基板９５の除去後には、窒化物半導体層４の主面４ａが露出する。以上の工程により、半導体基板ＮＳ１が得られる。
　一般的に、バルクのＳｉＣ基板は４Ｈ型の結晶構造を有しており、マイクロパイプを含んでいる。３Ｃ型の結晶構造を有するバルクのＳｉＣ基板を製造することは難しい。３Ｃ型の結晶構造を有するバルクのＳｉＣ基板を市場から入手することも難しい。本実施の形態によれば、Ｓｉ基板９０を下地としてＳｉＣ層２を形成することにより、３Ｃ型の結晶構造を有するＳｉＣ層２を得ることができる。３Ｃ型の結晶構造を有するＳｉＣ層はマイクロパイプを含まないことが知られている。本実施の形態によれば、マイクロパイプを含まないＳｉＣ層２を下地として窒化物半導体層４が形成されるため、窒化物半導体層４の結晶の品質がマイクロパイプによって悪化する事態を回避することができる。また本実施の形態によれば、炭化のみの方法でＳｉＣ層２を形成する必要が無いので、窒化物半導体層４の下地となるＳｉＣ層２を十分に厚くすることができる。その結果、窒化物半導体層４の結晶の品質を向上することができ、放熱性の高い高出力のデバイスを作製することができる。
　加えて、本実施の形態によれば、ＳｉＣ層２が３Ｃ型の結晶構造を有しているため、４Ｈ型の結晶構造のＳｉＣ層と比較して、窒化物半導体層４へのリーク電流の発生を効果的に抑止することができる。その結果、デバイスの性能を向上することができる。これについて以下に説明する。
　図１３は、３Ｃ－ＳｉＣ／ＧａＮのバンドラインナップと、４Ｈ－ＳｉＣ／ＧａＮのバンドラインナップとの比較図である。図１３では、バンドギャップをＥｇと記しており、価電子帯の上端のエネルギーをＥｖと記しており、伝導帯の下端のエネルギーをＥｃ１、Ｅｃ２、またはＥｃ３と記している。
　図１３（ａ）を参照して、３Ｃ－ＳｉＣ（３Ｃ型の結晶構造を有するＳｉＣ）の伝導帯の下端のエネルギーＥｃ１は、２Ｈ－ＧａＮ（２Ｈ型の結晶構造を有するＧａＮ）の伝導帯の下端のエネルギーＥｃ２よりも０．５ｅＶだけ低い。このため、３Ｃ－ＳｉＣ層中のドナーから生じる電子ｅ１は、２Ｈ－ＧａＮ層中に分布しない。これは、３Ｃ－ＳｉＣ層中の電子が窒化物半導体層中にリークしにくいことを示している。
　図１３（ｂ）を参照して、一方、４Ｈ－ＳｉＣ（４Ｈ型の結晶構造を有するＳｉＣ）の伝導帯の下端のエネルギーＥｃ３は、２Ｈ－ＧａＮの伝導帯の下端のエネルギーＥｃ２よりも０．５７ｅＶだけ高い。このため、４Ｈ－ＳｉＣ層中のドナーから生じる電子ｅ２は、点線の矢印で示すように２Ｈ－ＧａＮ層中に分布する。これは、４Ｈ－ＳｉＣ層中の電子が窒化物半導体層中にリークにやすいことを示している。
　なお、図１３（ａ）に示すバンドラインナップは、文献（"Valence and conduction band alignment at ScNinterfaces with 3C-SiC (111) and 2H-GaN (0001)," Appl. Phys. Lett., 105, 081606 (2014).）にも示されている。図１３（ｂ）に示すバンドラインナップは、文献（"Demonstration of Common-Emitter Operation in AlGaN/SiC Heterojunction Bipolar Transistors," IEEE Electron Device Lett., 31, 942 (2010).）にも示されている。
　［第１の実施の形態の製造方法の変形例］
　続いて、図１に示す第１の実施の形態における半導体基板ＮＳ１の製造方法の変形例を説明する。第１の実施の形態では、ダイヤモンド基板１とＳｉＣ層２との接合前に、ＳｉＣ層２の主面２ａに窒化物半導体層４を形成する製造方法を説明した。本変形例では、ダイヤモンド基板１とＳｉＣ層２との接合後に、ＳｉＣ層２の主面２ｂに窒化物半導体層４を形成する製造方法を説明する。
　図１４～図１７は、本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第１の変形例を示す断面図である。
　図１４を参照して、図２に示す工程と同様の方法で、Ｓｉ基板９０を準備し、Ｓｉ基板９０の主面９０ａに単結晶のＳｉＣ層２を形成する。ＳｉＣ層２の主面２ａは図１４中上方を向いており、ＳｉＣ層２の主面２ｂは図１４中下方を向いている。
　図１５を参照して、ダイヤモンド基板１を準備する。ダイヤモンド基板１の主面１ａは図１５中上方を向いており、ダイヤモンド基板１の主面１ｂは図１５中下方を向いている。表面活性化接合法を用いて、ダイヤモンド基板１の主面１ａと、ＳｉＣ層２の主面２ａとを接合する。具体的には、図４に示す工程と同様の方法で、ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ａの各々に、矢印ＡＷ１で示すようにエネルギー粒子を照射する。ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ａの各々には、アモルファス層３ａおよび３ｂの各々が現れる。
　図１６を参照して、図５に示す工程と同様の方法で、矢印ＡＷ２で示すように、アモルファス層３ａとアモルファス層３ｂとを互いに接触させる。これにより、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ａとが接合され、接合層３が現れる。なお、接合方法は任意であり、親水化接合法などであってもよい。
　図１７を参照して、図３に示す工程と同様の方法で、Ｓｉ基板９０を選択的にエッチングすることにより、ＳｉＣ層２からＳｉ基板９０全体を除去する（図１７では、除去されたＳｉ基板９０が一点鎖線で示されている）。Ｓｉ基板９０の除去後には、ＳｉＣ層２の主面２ｂが露出する。
　図１を参照して、その後、図２に示す工程と同様の方法で、ＳｉＣ層２の主面２ｂに窒化物半導体層４を形成する。以上の工程により、半導体基板ＮＳ１が得られる。但し、第１の変形例で得られる半導体基板ＮＳ１では、ＳｉＣ層２の主面２ａおよび２ｂの各々の向きが図１の場合と逆になる。
　図１８～図２２は、本発明の第１の実施の形態における半導体基板ＮＳ１の製造方法の第２の変形例を示す断面図である。
　図１８を参照して、図２に示す工程と同様の方法で、Ｓｉ基板９０を準備し、Ｓｉ基板９０の主面９０ａに単結晶のＳｉＣ層２を形成する。任意の方法を用いてＳｉＣ層２の主面２ａに支持基板９６を固定する（貼り付ける）。支持基板９６は、後述する接合の際にＳｉＣ層２を保持する役割を果たす。支持基板９６は任意の材料よりなっている。
　図１９を参照して、Ｓｉ基板９０を選択的にエッチングすることにより、ＳｉＣ層２からＳｉ基板９０全体を除去する（図１９では、除去されたＳｉ基板９０が一点鎖線で示されている）。Ｓｉ基板９０の除去後には、ＳｉＣ層２の主面２ｂが露出する。
　図２０を参照して、ダイヤモンド基板１を準備する。ダイヤモンド基板１の主面１ａは図２０中上方を向いており、ダイヤモンド基板１の主面１ｂは図２０中下方を向いている。表面活性化接合法を用いて、ダイヤモンド基板１の主面１ａと、ＳｉＣ層２の主面２ｂとを接合する。具体的には、図４に示す工程と同様の方法で、ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ｂの各々に、矢印ＡＷ１で示すようにエネルギー粒子を照射する。ダイヤモンド基板１の主面１ａおよびＳｉＣ層２の主面２ｂの各々には、アモルファス層３ａおよび３ｂの各々が現れる。
　図２１を参照して、図５に示す工程と同様の方法で、矢印ＡＷ２で示すように、アモルファス層３ａとアモルファス層３ｂとを互いに接触させる。これにより、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとが接合され、接合層３が現れる。なお、接合方法は任意であり、親水化接合法などであってもよい。ダイヤモンド基板１とＳｉＣ層２とを接合した後、支持基板９６全体を除去する（図２１では、除去された支持基板９６が一点鎖線で示されている）。支持基板９６の除去後には、ＳｉＣ層２の主面２ａが露出する。
　図１を参照して、その後、図２に示す工程と同様の方法で、ＳｉＣ層２の主面２ａに窒化物半導体層４を形成する。以上の工程により、半導体基板ＮＳ１が得られる。
　上述の第１の変形例と第２の変形例とを比較すると、窒化物半導体層４の下地となるＳｉＣ層２の主面は、第１の変形例では主面２ｂであり、第２の変形例では主面２ａである。一般的には、ＳｉＣ層２の主面２ａおよび主面２ｂの各々の最表面を構成する原子は互いに異なっている。一例として、ＳｉＣ層２の主面２ａの最表面はＳｉ面（Ｓｉ原子によって構成された面）であり、主面２ｂの最表面はＣ面（Ｃ原子によって構成された面）である。ＳｉＣ層２のＳｉ面とＣ面とでは電気的性質が互いに異なる。このため、半導体基板ＮＳ１の製造方法を適切に選択することで、半導体基板ＮＳ１の電気的性質を適切に設定することができる。
　［第２の実施の形態］
　図２２は、本発明の第２の実施の形態における半導体デバイスＮＤ１の構成を示す断面図である。
　図２２を参照して、本実施の形態における半導体デバイスＮＤ１（半導体デバイスの一例）は、第１の実施の形態における半導体基板ＮＳ１を用いて作製されたものであり、デバイスとして、トランジスタＴＲ１およびＴＲ２と、ダイオードＤＤ１とを含んでいる。トランジスタＴＲ１およびＴＲ２、ならびにダイオードＤＤ１の各々はメサ構造を有している。トランジスタＴＲ１とトランジスタＴＲ２とは、溝１６１によって互いに分離されている。トランジスタＴＲ２とダイオードＤＤ１とは、溝１６２によって互いに分離されている。溝１６１および１６２によって、接合層３は接合層３１～３３に分離されており、ＳｉＣ層２はＳｉＣ層２１～２３に分離されており、窒化物半導体層４は窒化物半導体層４１～４３に分離されている。ＳｉＣ層２１～２３の各々は互いに電気的に絶縁されている。ＳｉＣ層２１～２３の各々の電位はフローティングであってもよいし、固定されていてもよい。
　トランジスタＴＲ１は、たとえばハーフブリッジ回路の低圧側のスイッチであり、ＨＥＭＴよりなっている。トランジスタＴＲ１は、ダイヤモンド基板１（熱伝導層の一例）と、ＳｉＣ層２１（炭化ケイ素層の一例）と、接合層３１（接合層の一例）と、窒化物半導体層４１（窒化物半導体層の一例）と、導電層５１（導電層の一例）と、層間絶縁層６１と、ソース電極７１（第１の電極の一例）と、ドレイン電極８１（第２の電極の一例）と、ゲート電極９１と、層間絶縁層１２１と、導電層１３１とを含んでいる。ダイヤモンド基板１の主面１ａには、接合層３１、ＳｉＣ層２１、窒化物半導体層４１、層間絶縁層６１、および層間絶縁層１２１の各々がこの順序で積層されている。
　窒化物半導体層４１は、窒化物半導体層４１の主面４１ｂからＳｉＣ層２１に達するビアホール４１ａを含んでいる。導電層５１は、ビアホール４１ａの内部に形成されており、ＳｉＣ層２１とソース電極７１とを電気的に接続している。窒化物半導体層４１の主面４１ｂには、ソース電極７１、ドレイン電極８１、ゲート電極９１、および層間絶縁層６１の各々が形成されている。ソース電極７１、ドレイン電極８１、およびゲート電極９１の各々は、ＳｉＣ層２１の主面２１ａ側に形成されている。ソース電極７１、ドレイン電極８１、およびゲート電極９１の各々は互いに間隔をおいて形成されている。ソース電極７１とＳｉＣ層２１とは電気的に接続されている。ソース電極７１は接地されている。層間絶縁層６１は、ソース電極７１、ドレイン電極８１、およびゲート電極９１の各々の間を埋めるように形成されている。層間絶縁層１２１は、ソース電極７１、ドレイン電極８１、ゲート電極９１、および層間絶縁層６１の各々を覆っている。層間絶縁層１２１は、ドレイン電極８１に達するビアホール１２１ａを含んでいる。導電層１３１は、ビアホール１２１ａの内部に形成されており、ドレイン電極８１に電気的に接続されている。
　トランジスタＴＲ２は、たとえばハーフブリッジ回路の高圧側のスイッチであり、ＨＥＭＴよりなっている。トランジスタＴＲ２は、トランジスタＴＲ１とほぼ同一の構成を有している。トランジスタＴＲ２は、ダイヤモンド基板１（熱伝導層の一例）と、ＳｉＣ層２２（炭化ケイ素層の一例）と、接合層３２（接合層の一例）と、窒化物半導体層４２（窒化物半導体層の一例）と、導電層５２（導電層の一例）と、層間絶縁層６２と、ソース電極７２（第１の電極の一例）と、ドレイン電極８２（第２の電極の一例）と、ゲート電極９２と、層間絶縁層１２２と、導電層１３２とを含んでいる。ダイヤモンド基板１の主面１ａには、接合層３２、ＳｉＣ層２２、窒化物半導体層４２、層間絶縁層６２、および層間絶縁層１２２の各々がこの順序で積層されている。
　窒化物半導体層４２は、窒化物半導体層４２の主面４２ｂからＳｉＣ層２２に達するビアホール４２ａを含んでいる。導電層５２は、ビアホール４２ａの内部に形成されており、ＳｉＣ層２２とソース電極７２とを電気的に接続している。窒化物半導体層４２の主面４２ｂには、ソース電極７２、ドレイン電極８２、ゲート電極９２、および層間絶縁層６２の各々が形成されている。ソース電極７２、ドレイン電極８２、およびゲート電極９２の各々は、ＳｉＣ層２２の主面２２ａ側に形成されている。ソース電極７２、ドレイン電極８２、およびゲート電極９２の各々は互いに間隔をおいて形成されている。ソース電極７２とＳｉＣ層２２とは電気的に接続されている。ドレイン電極８２には固定電位が与えられている。層間絶縁層６２は、ソース電極７２、ドレイン電極８２、およびゲート電極９２の各々の間を埋めるように形成されている。層間絶縁層１２２は、ソース電極７２、ドレイン電極８２、ゲート電極９２、および層間絶縁層６２の各々を覆っている。層間絶縁層１２２は、ソース電極７２に達するビアホール１２２ａを含んでいる。導電層１３２は、ビアホール１２２ａの内部に形成されており、ソース電極７２に電気的に接続されている。
　ダイオードＤＤ１は、ショットキーバイアダイオードよりなっている。ダイオードＤＤ１は、ダイヤモンド基板１（熱伝導層の一例）と、ＳｉＣ層２３（炭化ケイ素層の一例）と、接合層３３（接合層の一例）と、窒化物半導体層４３（窒化物半導体層の一例）と、層間絶縁層６３と、カソード電極１０（第２の電極の一例）と、アノード電極１１（第１の電極の一例）と、層間絶縁層１２３と、導電層１３３および１３４と、導電層１５２とを含んでいる。ダイヤモンド基板１の主面１ａ側には、ＳｉＣ層２３、窒化物半導体層４３、層間絶縁層６３、層間絶縁層１２３、および導電層１５２の各々がこの順序で積層されている。
　窒化物半導体層４３の主面４３ｂには、カソード電極１０、アノード電極１１、および層間絶縁層６３の各々が形成されている。カソード電極１０およびアノード電極１１の各々は、ＳｉＣ層２３の主面２３ａ側に形成されている。カソード電極１０およびアノード電極１１の各々は互いに間隔をおいて形成されている。アノード電極１１とＳｉＣ層２３とは電気的に接続されている。層間絶縁層６３は、カソード電極１０およびアノード電極１１の各々の間を埋めるように形成されている。層間絶縁層１２３は、カソード電極１０、アノード電極１１、および層間絶縁層６３の各々を覆っている。層間絶縁層１２３、層間絶縁層６３、および窒化物半導体層４３の各々には、層間絶縁層１２３の主面１２３ｂからＳｉＣ層２３に達するビアホール４３ａが形成されている。導電層１３３は、ビアホール４３ａの内部に形成されている。層間絶縁層１２３は、アノード電極１１に達するビアホール１２３ａを含んでいる。導電層１３４は、ビアホール１２３ａの内部に形成されている。導電層１５２は、導電層１３３および１３４の各々を覆っている。導電層１３３、１５２、および１３４（導電層の一例）は、ＳｉＣ層２３とアノード電極１１とを電気的に接続している。
　溝１６１の側面および底面に沿って、絶縁層１４１が形成されている。溝１６２の側面および底面に沿って、絶縁層１４２が形成されている。層間絶縁層１２１の主面１２１ｂ、絶縁層１４１の主面１４１ａ、および層間絶縁層１２２の主面１２２ｂには、導電層１５１が形成されている。導電層１５１は、トランジスタＴＲ１のドレイン電極８１と、トランジスタＴＲ２のソース電極７２とを電気的に接続している。
　なお、半導体デバイスＮＤ１は、半導体基板ＮＳ１を用いて作製されるデバイスの一例である。半導体基板ＮＳ１を用いて作製されるデバイスは任意の構成を有していればよい。トランジスタＴＲ１およびＴＲ２の各々において、ソース電極の代わりにドレイン電極がＳｉＣ層と電気的に接続されていてもよい。ダイオードＤＤ１において、アノード電極１１の代わりにカソード電極１０がＳｉＣ層２３と電気的に接続されていてもよい。
　続いて、半導体デバイスＮＤ１の製造方法を説明する。
　図２３～図２９は、本発明の第２の実施の形態における半導体デバイスＮＤ１の製造方法を示す断面図である。
　図２３を参照して、半導体基板ＮＳ１を準備する。通常の写真製版技術およびエッチング技術を用いて、窒化物半導体層４の主面４ａの所定の領域にビアホール４１ａおよび４２ａの各々を形成する。ビアホール４１ａおよび４２ａの各々の底部にはＳｉＣ層２が露出する。ビアホール４１ａおよび４２ａの各々の内部および窒化物半導体層４の主面４ａに導電層を形成し、窒化物半導体層４の主面４ａの余分な導電層を除去する。これにより、ビアホール４１ａおよび４１ｂの各々の内部に導電層５１および５２の各々が形成される。
　図２４を参照して、リフトオフなどの方法で、窒化物半導体層４の主面４ａにおける所定の領域にソース電極７１および７２、ドレイン電極８１および８２、ならびにカソード電極１０の各々を形成する。このとき、ソース電極７１および７２の各々は、導電層５１および５２の各々と接触する位置に形成される。これにより、ソース電極７１および７２の各々とＳｉＣ層２とは電気的に接続される。
　図２５を参照して、リフトオフなどの方法で、窒化物半導体層４の主面４ａにおける所定の領域にゲート電極９１および９２、ならびにアノード電極１１の各々を形成する。ソース電極７１および７２、ドレイン電極８１および８２、ゲート電極９１および９２、カソード電極１０、ならびにアノード電極１１の各々を覆うように、窒化物半導体層４の主面４ａに絶縁層を形成する。ソース電極７１および７２、ドレイン電極８１および８２、ゲート電極９１および９２、カソード電極１０、ならびにアノード電極１１の各々の上部の余分な絶縁層を除去する。これにより、窒化物半導体層４の主面４ａにおけるソース電極７１および７２、ドレイン電極８１および８２、ゲート電極９１および９２、カソード電極１０、ならびにアノード電極１１を除く領域に層間絶縁層６が形成される。
　図２６を参照して、層間絶縁層６の主面６ａに層間絶縁層１２を形成する。通常の写真製版技術およびエッチング技術を用いて、層間絶縁層１２の所定の領域にビアホール１２１ａ、１２２ａ、および１２３ａの各々を形成する。ビアホール１２１ａ、１２２ａ、および１２３ａの各々の底部には、ドレイン電極８１、ソース電極７２、およびアノード電極１１の各々が露出する。ビアホール１２１ａ、１２２ａ、および１２３ａの各々の内部および層間絶縁層１２の主面１２ａに導電層を形成する。層間絶縁層１２の主面１２ａの余分な導電層を除去する。これにより、ビアホール１２１ａ、１２２ａ、および１２３ａの各々の内部に導電層１３１、１３２、および１３４の各々が形成される。
　図２７を参照して、通常の写真製版技術およびエッチング技術を用いて、層間絶縁層１２の所定の領域にビアホール４３ａを形成する。ビアホール４３ａの底部にはＳｉＣ層２が露出する。ビアホール４３ａの内部および層間絶縁層１２の主面１２ａに導電層を形成する。層間絶縁層１２の主面１２ａの余分な導電層を除去する。これにより、ビアホール４３ａの内部に導電層１３３が形成される。
　図２８を参照して、通常の写真製版技術およびエッチング技術を用いて、層間絶縁層１２の所定の領域に溝１６１および１６２の各々を形成する。溝１６１および１６２の各々の底部にはダイヤモンド基板１が露出する。溝１６１および１６２の形成により、接合層３は接合層３１～３３に分離され、ＳｉＣ層２はＳｉＣ層２１～２３に分離され、窒化物半導体層４は窒化物半導体層４１～４３に分離され、層間絶縁層６は層間絶縁層６１～６３に分離され、層間絶縁層１２は層間絶縁層１２１～１２３に分離される。
　図２９を参照して、溝１６１および１６２の各々の側面および底面と、層間絶縁層１２１の主面１２１ｂと、層間絶縁層１２２の主面１２２ｂと、層間絶縁層１２３の主面１２３ｂとに絶縁層を形成する。層間絶縁層１２１の主面１２１ｂ、層間絶縁層１２２の主面１２２ｂ、および層間絶縁層１２３の主面１２３ｂの余分な絶縁層を除去する。これにより、溝１６１および１６２の各々の側面および底面に沿って絶縁層１４１および１４２の各々が形成される。
　図２２を参照して、絶縁層１４１の主面１４１ａと、絶縁層１４２の主面１４２ａと、層間絶縁層１２１の主面１２１ｂと、層間絶縁層１２２の主面１２２ｂと、層間絶縁層１２３の主面１２３ｂとに導電層を形成する。層間絶縁層１２１の主面１２１ｂ、層間絶縁層１２２の主面１２２ｂ、層間絶縁層１２３の主面１２３ｂ、および絶縁層１４２の主面１４２ａの余分な導電層を除去する。これにより、層間絶縁層１２１の主面１２１ｂ、絶縁層１４１の主面１４１ａ、および層間絶縁層１２２の主面１２２ｂに導電層１５１が形成される。層間絶縁層１２３の主面１２３ｂに導電層１５２が形成される。アノード電極１１とＳｉＣ層２３とが電気的に接続される。以上の工程により、半導体デバイスＮＤ１が得られる。
　なお、半導体デバイスＮＤ１の上述以外の構成および製造方法は、第１の実施の形態における半導体基板ＮＳ１の構成および製造方法と同一であるため、その説明は繰り返さない。
　本実施の形態によれば、半導体デバイスＮＤ１に含まれるデバイスであるトランジスタＴＲ１およびＴＲ２、ならびにダイオードＤＤ１の耐圧を向上することができる。具体的には、トランジスタＴＲ１のソース電極７１とＳｉＣ層２１とは電気的に接続されているため、同電位である。このため、トランジスタＴＲ１がオフ状態の場合にドレイン電極８１から、ドレイン電極８１と隣接する電極であるゲート電極９１へ向かう電気力線の一部がＳｉＣ層２１の方に引っ張られ、ＳｉＣ層２１へ向かう。ドレイン電極８１からゲート電極９１へ向かう電気力線の密度が緩和され、ゲート電極９１とドレイン電極８１との間の電界が緩和される。その結果、トランジスタＴＲ１の耐圧が向上される。同様に、トランジスタＴＲ２のソース電極７２とＳｉＣ層２２とが同電位であるため、ドレイン電極８２とゲート電極９２との間の電界が緩和され、トランジスタＴＲ２の耐圧が向上される。同様に、ダイオードＤＤ１のアノード電極１１とＳｉＣ層２３とが同電位であるため、アノード電極１１とカソード電極１０との間の電界が緩和され、ダイオードＤＤ１の耐圧が向上される。その結果、集積回路を構成する全てのデバイスの高耐圧化および高出力化を図ることができる。
　加えて、本実施の形態によれば、半導体デバイスＮＤ１の熱抵抗を改善することができる。すなわち、半導体デバイスＮＤ１では、主に窒化物半導体層の内部および主面において熱が発生する。具体的には、トランジスタＴＲ１の窒化物半導体層４１の内部および主面４１ｂ、トランジスタＴＲ２の窒化物半導体層４２の内部および主面４２ｂ、ならびにダイオードＤＤ１の窒化物半導体層４３の内部および主面４３ｂにおいて熱が発生する。ＳｉＣ層２１～２３およびダイヤモンド基板１は高い熱伝導率を有している。このため、これらの熱は、ＳｉＣ層２１～２３のうちいずれかとダイヤモンド基板１とを経由してダイヤモンド基板１の主面１ｂ側に効率的に放出される。
　ところで、非特許文献２の技術では、ＳｉＣ基板の裏面を切削することによりＳｉＣ基板が薄膜化され、５０μｍの厚さのＳｉＣ層が作製される。ＳｉＣ基板の切削の精度に起因して、または加工時にＳｉＣ層が受ける機械的なダメージを防止する観点で、ＳｉＣ層の厚さの下限値は５０μｍに設定されている。しかし、ＳｉＣのエッチング速度は遅いため、５０μｍもの厚さのＳｉＣ層を局所的にエッチングで除去することで、素子分離（本実施の形態の溝１６１および１６２）を形成することは困難である。本実施の形態における半導体デバイスＮＤ１によれば、ＳｉＣ層２の形成の際にＳｉＣ基板の切削は不要であるため、ＳｉＣ層を５０μｍよりも薄くすることができる。その結果、素子分離を容易に形成することができる。
　［第３の実施の形態］
　図３０は、本発明の第３の実施の形態における半導体デバイスＮＤ２の構成を示す断面図である。
　図３０を参照して、本実施の形態における半導体デバイスＮＤ２（半導体デバイスの一例）は、第１の実施の形態における半導体基板ＮＳ１を用いて作製されたものであり、デバイスとして、トランジスタＴＲ３を含んでいる。
　トランジスタＴＲ３は、縦型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）よりなっている。トランジスタＴＲ３は、ダイヤモンド基板１（熱伝導層の一例）と、ＳｉＣ層２（炭化ケイ素層の一例）と、接合層３（接合層の一例）と、窒化物半導体層４（窒化物半導体層の一例）と、ソース電極７３（ソース電極の一例）と、ドレイン電極８３（ドレイン電極の一例）と、ゲート電極９３（ゲート電極の一例）とを含んでいる。ダイヤモンド基板１の主面１ａには、接合層３、ＳｉＣ層２、および窒化物半導体層４の各々がこの順序で積層されている。窒化物半導体層４の主面４ａには、ソース電極７３およびゲート電極９３が形成されている。ソース電極７３、ドレイン電極８３、およびゲート電極９３の各々は、ＳｉＣ層２の主面２ａ側に形成されている。窒化物半導体層４の主面４ａ側から見た場合に、ソース電極７３はゲート電極９３の周囲を取り囲んでいる。また、ＳｉＣ層２の主面２ａにおける窒化物半導体層４が形成されていない領域には、ドレイン電極８３が形成されている。窒化物半導体層４の主面４ａ側から見た場合に、ドレイン電極８３は窒化物半導体層４の周囲を取り囲んでいる。ドレイン電極８３はＳｉＣ層２に接触しており、ＳｉＣ層２に電気的に接続されている。なお、ソース電極７３の位置とドレイン電極８３の位置とが交換されてもよい。
　続いて、半導体デバイスＮＤ２の製造方法を説明する。
　図３１および図３２は、本発明の第３の実施の形態における半導体デバイスＮＤ２の製造方法を示す断面図である。
　図３１を参照して、半導体基板ＮＳ１を準備する。通常の写真製版技術およびエッチング技術を用いて、所定の領域の窒化物半導体層４を除去する。窒化物半導体層４が除去された部分にはＳｉＣ層２の主面２ａが露出する。
　図３２を参照して、リフトオフなどの方法で、窒化物半導体層４の主面４ａにソース電極７３を形成し、ＳｉＣ層２の主面２ａにドレイン電極８３を形成する。
　図３０を参照して、リフトオフなどの方法で、窒化物半導体層４の主面４ａにゲート電極９３を形成する。以上の工程により、半導体デバイスＮＤ２が得られる。
　なお、半導体デバイスＮＤ２の上述以外の構成および製造方法は、第１の実施の形態における半導体基板ＮＳ１の構成および製造方法、または第２の実施の形態における半導体デバイスＮＤ１の構成および製造方法と同一であるため、その説明は繰り返さない。
　本実施の形態によれば、ＳｉＣ層２は導電性を有しているため、ＳｉＣ層２は、ドレイン電極８３の一部とみなすことが可能である。すなわち、本実施の形態によれば、ドリフト層となる窒化物半導体層４の直下にドレイン電極を形成できる。一般的な縦型ＧａＮデバイスでは、ドリフト層となる窒化物半導体層４の直下には、寄生抵抗を有する下地基板が存在し、さらにその下部にドレイン電極が形成される。寄生抵抗を有する下地基板の厚みは、一般的に５０μｍ以上と大きく、デバイスに電流が流れる際には、この寄生抵抗を有する下地基板を貫通する電流パスができてしまうため、この電流パスにおける発熱によりデバイスの効率が劣化する。半導体デバイスＮＤ２では、このような電流パスは存在しないため、寄生抵抗が少なく、高効率な半導体デバイスを実現できる。また、半導体デバイスＮＤ２の熱抵抗を改善することができる。特に半導体デバイスＮＤ２においては、ドレイン電極８３とＳｉＣ層２とが直接接触している。これにより、トランジスタＴＲ３のドレイン電極８３とＳｉＣ層２とを簡易な方法で電気的に接続することができる。
　［第４の実施の形態］
　図３３は、本発明の第４の実施の形態における半導体デバイスＮＤ３の構成を示す断面図である。
　図３３を参照して、本実施の形態における半導体デバイスＮＤ３（半導体デバイスの一例）は、半導体基板ＮＳ２（半導体基板の一例）を用いて作製されたものであり、デバイスとして、トランジスタＴＲ４を含んでいる。トランジスタＴＲ４は、ＨＥＭＴよりなっており、ダイヤモンド基板１（熱伝導層の一例）と、ＳｉＣ層２（炭化ケイ素層の一例）と、接合層３（接合層の一例）と、窒化物半導体層４（窒化物半導体層の一例）と、ソース電極７４と、ドレイン電極８４と、ゲート電極９４とを含んでいる。ダイヤモンド基板１の主面１ａには、接合層３、ＳｉＣ層２、および窒化物半導体層４の各々がこの順序で積層されている。窒化物半導体層４の主面４ａには、ソース電極７４、ドレイン電極８４、およびゲート電極９４が互いに間隔をおいて形成されている。
　半導体基板ＮＳ２は、窒化物半導体層４の構成が具体的に規定されている点において、半導体基板ＮＳ１と異なっている。半導体基板ＮＳ２の窒化物半導体層４は、第１の窒化物半導体層４１０（第１の窒化物半導体層の一例）と、第２の窒化物半導体層４２０（第２の窒化物半導体層の一例）と、電子走行層４３０（電子走行層の一例）と、障壁層４４０（障壁層の一例）とを含んでいる。
　第１の窒化物半導体層４１０は、ＳｉＣ層２の主面２ａに形成されている。第１の窒化物半導体層４１０は、ＡｌxＧａ1-xＮ（０．１≦ｘ≦１）よりなっている。第１の窒化物半導体層４１０は、ＳｉＣ層２と第２の窒化物半導体層４２０との格子定数の差を緩和するバッファー層としての機能を果たす。第１の窒化物半導体層４１０は、たとえば６００ｎｍ以上４μｍ以下、好ましくは１μｍ以上３μｍ以下、より好ましくは１．５μｍ以上２．５μｍ以下の厚さを有している。第１の窒化物半導体層４１０は、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。このとき、Ａｌ（アルミニウム）源ガスとしては、たとえばＴＭＡ（Ｔｒｉ　Ｍｅｔｈｙｌ　Ａｌｕｍｉｎｉｕｍ）や、ＴＥＡ（Ｔｒｉ　Ｅｔｈｙｌ　Ａｌｕｍｉｎｉｕｍ）などが用いられる。Ｇａ（ガリウム）源ガスとしては、たとえば、ＴＭＧ（Ｔｒｉ　Ｍｅｔｈｙｌ　Ｇａｌｌｉｕｍ）や、ＴＥＧ（Ｔｒｉ　Ｅｔｈｙｌ　Ｇａｌｌｉｕｍ）などが用いられる。Ｎ源ガスとしては、たとえばＮＨ3（アンモニア）が用いられる。第１の窒化物半導体層４１０は、後述する第２の窒化物半導体層４２０の厚さ以下の厚さを有することが好ましい。
　第１の窒化物半導体層４１０は、絶縁性または半絶縁性を有している。但し、第１の窒化物半導体層４１０のＳｉＣ層２に近い領域（下側の層）は、結晶性が極端に低くなるおそれがある。このため、第１の窒化物半導体層４１０のＳｉＣ層２に近い領域は、局所的に絶縁性または半絶縁性を有していなくてもよい。この場合であっても、第１の窒化物半導体層４１０の電子走行層４３０に近い領域（上側の層）は、絶縁性または半絶縁性を有している。第１の窒化物半導体層４１０は、アンインテンショナルドープ層（ｕｉｄ層）、Ｃがドープされた層、または遷移金属がドープされた層などよりなっている。
　ｕｉｄ層とは、層の形成時に意図的な不純物の導入が行われていない層を意味している。ｕｉｄ層は、層の形成時に意図せず導入された不純物（層の形成時の雰囲気中の不純物）をわずかに含んでいる。
　第１の窒化物半導体層４１０は、後述するように互いに異なる材料よりなる複数の層によって構成されていてもよい。第１の窒化物半導体層４１０は、ＡｌxＧａ1-xＮ（０．４＜ｘ≦１）よりなる第１の領域と、０．５μｍ以上の厚さを有するＡｌxＧａ1-xＮ（０．１≦ｘ≦０．４）よりなる第２の領域とのうち少なくともいずれか一方を含んでいる。第１の窒化物半導体層４１０は、第１の領域と第２の領域との両方を含んでおり、第１の領域とＳｉＣ層２との距離は、第２の領域とＳｉＣ層２との距離よりも小さいことが好ましい。
　第１の窒化物半導体層４１０がｕｉｄ層である場合、第１の窒化物半導体層４１０の第１の領域は、０個／ｃｍ3以上５×１０17個／ｃｍ3以下のＳｉ濃度、０個／ｃｍ3以上５×１０17個／ｃｍ3以下のＯ（酸素）濃度、および０個／ｃｍ3以上５×１０17個／ｃｍ3以下のＭｇ（マグネシウム）濃度を有している。第１の窒化物半導体層４１０の第２の領域は、０個／ｃｍ3以上２×１０16個／ｃｍ3以下のＳｉ濃度、０個／ｃｍ3以上２×１０16個／ｃｍ3以下のＯ濃度、および０個／ｃｍ3以上２×１０16個／ｃｍ3以下のＭｇ濃度を有している。さらに、第１の窒化物半導体層４１０の第２の領域におけるＣ濃度またはＦｅ（鉄）濃度のうち少なくともいずれか一方は、第１の窒化物半導体層４１０の第２の領域におけるＳｉ濃度、Ｏ濃度、およびＭｇ濃度のいずれよりも高く５×１０19個／ｃｍ3以下である。これにより、第１の窒化物半導体層の絶縁性を向上することができる。
　第２の窒化物半導体層４２０は、第１の窒化物半導体層４１０の主面４１０ａに形成されている。第２の窒化物半導体層４２０は、第１の窒化物半導体層４１０と電子走行層４３０との間に形成されている。第２の窒化物半導体層４２０には、ＣまたはＦｅが意図的に導入されていることが好ましい。この場合、第２の窒化物半導体層４２０におけるＣ濃度またはＦｅ濃度のうち少なくともいずれか一方は、第２の窒化物半導体層４２０におけるＳｉ濃度、Ｏ濃度、およびＭｇ濃度のいずれよりも高く５×１０19個／ｃｍ3以下であることが好ましい。第２の窒化物半導体層４２０は、Ｃ－ＧａＮ層４２１（主層の一例）と、中間層４２２（中間層の一例）とを含んでいる。
　Ｃ－ＧａＮ層４２１とは、Ｃを含むＧａＮ層（意図的にＣが導入されたＧａＮ層）である。ＣはＧａＮの絶縁性を高める役割を果たす。Ｃ－ＧａＮ層４２１には、層の形成時にＣ以外の不純物の意図的な導入が行われていない。この場合、Ｃ－ＧａＮ層４２１は、０個／ｃｍ3以上２×１０16個／ｃｍ3以下のＳｉ濃度、０個／ｃｍ3以上２×１０16個／ｃｍ3以下のＯ濃度、および０個／ｃｍ3以上２×１０16個／ｃｍ3以下のＭｇ濃度を有している。また、Ｃ－ＧａＮ層４２１は、活性化したドナーイオンの濃度が０個／ｃｍ3以上２×１０14個／ｃｍ3以下の領域を含んでいる。
　なお、第２の窒化物半導体層４２０を構成する主層は、Ｃ－ＧａＮ層４２１に限られるものではなく、絶縁性または半絶縁性のＡｌyＧａ1-yＮ（０≦ｙ＜０．１）よりなっていればよい。第２の窒化物半導体層４２０を構成する主層は、電子走行層４３０のＣ濃度よりも高いＣ濃度、および電子走行層４３０のＦｅ濃度よりも高いＦｅ濃度のうち少なくともいずれか一方を有することが好ましい。一方、第２の窒化物半導体層４２０を構成する主層には、層の形成時に上述のＣおよびＦｅ以外の不純物の意図的な導入が行われていないことが好ましい。
　中間層４２２は、Ｃ－ＧａＮ層４２１の内部およびＣ－ＧａＮ層４２１上のうち少なくともいずれか一方に形成されている。中間層４２２は、ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）よりなっている。中間層４２２は、ＡｌＮよりなることが好ましい。中間層４２２は１層以上であればよい。中間層４２２は２層以下であることが好ましく、１層であることがより好ましい。また、中間層４２２が第２の窒化物半導体層４２０を構成する層のうち最上層となっていてもよく、電子走行層４３０と接触していてもよい。
　第２の窒化物半導体層４２０は、２層の中間層４２２ａおよび４２２ｂを含んでいる。中間層４２２ａおよび４２２ｂは、Ｃ－ＧａＮ層４２１の内部に形成されている。中間層４２２ａおよび４２２ｂによって、Ｃ－ＧａＮ層４２１は３層のＣ－ＧａＮ層４２１ａ、４２１ｂ、および４２１ｃに分断されている。Ｃ－ＧａＮ層４２１ａは第２の窒化物半導体層４２０を構成する層のうち最下層となっており、第１の窒化物半導体層４１０と接触している。中間層４２２ａはＣ－ＧａＮ層４２１ａと接触しており、Ｃ－ＧａＮ層４２１ａ上に形成されている。Ｃ－ＧａＮ層４２１ｂは中間層４２２ａと接触しており、中間層４２２ａ上に形成されている。中間層４２２ｂはＣ－ＧａＮ層４２１ｂと接触しており、Ｃ－ＧａＮ層４２１ｂ上に形成されている。Ｃ－ＧａＮ層４２１ｃは中間層４２２ｂと接触しており、中間層４２２ｂ上に形成されている。Ｃ－ＧａＮ層４２１ｃは第２の窒化物半導体層４２０を構成する層のうち最上層となっており、電子走行層４３０と接触している。
　Ｃ－ＧａＮ層４２１（本実施の形態ではＣ－ＧａＮ層４２１ａ、４２１ｂ、および４２１ｃの各々）の中心ＰＴ１（図３６）における深さ方向の平均炭素濃度は、３×１０18個／ｃｍ3以上５×１０20個／ｃｍ3以下であり、好ましくは３×１０18個／ｃｍ3以上２×１０19個／ｃｍ3以下である。Ｃ－ＧａＮ層４２１が複数のＣ－ＧａＮ層に分断されている場合、複数のＣ－ＧａＮ層の各々は、同一の平均炭素濃度を有していてもよいし、互いに異なる平均炭素濃度を有していてもよい。複数のＣ－ＧａＮ層のうち最上部のＣ－ＧａＮ層は、電子走行層４３０のＣ濃度よりも高いＣ濃度を有していることが好ましい。
　また、Ｃ－ＧａＮ層４２１が複数のＣ－ＧａＮ層に分断されている場合、複数のＣ－ＧａＮ層の各々は、たとえば５５０ｎｍ以上３０００ｎｍ以下の厚さを有しており、好ましくは８００ｎｍ以上２５００ｎｍ以下の厚さを有している。複数のＣ－ＧａＮ層の各々は、同一の厚さを有していてもよいし、互いに異なる厚さを有していてもよい。
　第２の窒化物半導体層４２０を構成する中間層４２２（本実施の形態では中間層４２２ａおよび４２２ｂ）が２層以上である場合、２層以上の中間層の各々は、同一の厚さを有していてもよいし、互いに異なる厚さを有していてもよい。２層以上の中間層の各々は１０ｎｍ以上３０ｎｍ以下の厚さを有することが好ましい。２層以上の中間層の各々は、０．５μｍ以上１０μｍ以下の間隔で形成されていることが好ましい。
　第２の窒化物半導体層４２０は、ＭＯＣＶＤ法を用いて形成される。一般的に、Ｃ－ＧａＮ層を形成する際には、Ｃを取り込まない場合のＧａＮ層の成長温度よりも、ＧａＮ層の成長温度が低く設定（具体的には、意図的にＣをドープしないＧａＮ層の成長温度より約３００℃低い温度に設定）される。これにより、Ｇａ源ガスに含まれるＣがＧａＮ層に取り込まれ、ＧａＮ層がＣ－ＧａＮ層となる。一方で、ＧａＮ層の成長温度が低くなると、Ｃ－ＧａＮ層の品質が低下し、Ｃ－ＧａＮ層のＣ濃度の面内均一性が低下する。
　そこで本願発明者らは、Ｃ－ＧａＮ層を形成する際に、反応チャンバー内にＧａ源ガスおよびＮ源ガスとともにＣ源ガス（Ｃプリカーサ）として炭化水素を導入する方法を見出した。この方法によれば、ＣのＧａＮ層への取り込みが促進されるため、ＧａＮの成長温度を高温に設定（具体的には、意図的にＣをドープしないＧａＮ層の成長温度より約２００℃低い温度に設定）しつつ、Ｃ－ＧａＮ層を形成することができる。その結果、Ｃ－ＧａＮ層の品質が向上し、Ｃ－ＧａＮ層のＣ濃度の面内均一性が向上する。
　具体的に、Ｃ源ガスとしては、メタン、エタン、プロパン、ブタン、ペンタン、ヘキサン、ヘプタン、オクタン、エチレン、プロピレン、ブテン、ペンテン、ヘキセン、ヘプテン、オクテン、アセチレン、プロピン、ブチン、ペンチン、ヘキシン、ヘプチン、またはオクチンなどの炭化水素が用いられる。特に二重結合や三重結合を含む炭化水素は、高い反応性を有するため好ましい。Ｃ源ガスとしては、１種類のみの炭化水素が用いられてもよいし、２種類以上の炭化水素が用いられてもよい。
　また、第１の窒化物半導体層４１０は、第２の窒化物半導体層４２０の厚さ以下の厚さを有することが好ましい。ＭＯＣＶＤを用いてＡｌを含む窒化物層を形成する場合、Ａｌの有機金属ガスおよびアンモニアを含む原料ガスが基板上に導入される。このとき、原料ガスの流量が多いと、Ａｌの有機金属ガスとアンモニアとが不要に反応して気相中粒子が発生する。このため、原料ガスの流量を増加することはできず、Ａｌを含む窒化物層の形成には長い時間を要する。第１の窒化物半導体層４１０のＡｌ組成比は第２の窒化物半導体層４２０の主層のＡｌ組成比よりも高い。このため、第１の窒化物半導体層４１０が第２の窒化物半導体層４２０の厚さ以下の厚さを有することで、第１の窒化物半導体層４１０および第２の窒化物半導体層４２０の成膜に要する時間を短縮することができる。
　なお、第１の窒化物半導体層４１０と第２の窒化物半導体層４２０との間には、ｕｉｄ層であるＧａＮ層（ｕｉｄ－ＧａＮ層）などの他の層が介在していてもよい。第２の窒化物半導体層４２０は中間層以外の層を含んでいてもよいし、中間層は省略されてもよい。
　電子走行層４３０は、第２の窒化物半導体層４２０に接触しており、第２の窒化物半導体層４２０の主面４２０ａに形成されている。電子走行層４３０は、ＡｌzＧａ1-zＮ（０≦ｚ＜０．１）よりなっている。電子走行層４３０は、ｕｉｄ層であることが好ましく、層の形成時にｎ型化、ｐ型化、または半絶縁化するための不純物の意図的な導入が行われていないことが好ましい。この場合、電子走行層４３０のＳｉ濃度、Ｏ濃度、Ｍｇ濃度、Ｃ濃度、およびＦｅ（鉄）濃度はいずれも、０より大きく１×１０17個／ｃｍ3以下である。電子走行層４３０は、０個／ｃｍ3以上１×１０16個／ｃｍ3以下のＳｉ濃度、０個／ｃｍ3以上１×１０16個／ｃｍ3以下のＯ濃度、０個／ｃｍ3以上１×１０16個／ｃｍ3以下のＭｇ濃度、０個／ｃｍ3以上１×１０17個／ｃｍ3以下のＣ濃度、および０個／ｃｍ3以上１×１０17個／ｃｍ3以下のＦｅ濃度を有することがより好ましい。電子走行層４３０は、たとえば０．３μｍ以上５μｍ以下の厚さを有している。電子走行層４３０は、ＭＯＣＶＤ法を用いて形成される。
　特に、電子走行層４３０における障壁層４４０との境界から０．５μｍ以内の領域は、０以上１×１０17個／ｃｍ3以下のＣ濃度を有することが好ましい。電子走行層４３０における障壁層４４０との境界から０．５μｍ以内の領域が上記のＣ濃度を有する場合、電子走行層４３０における障壁層４４０との境界から３μｍ以内の領域は、０以上１×１０18個／ｃｍ3以下のＣ濃度を有することが好ましい。２次元電子ガスＴＥの付近の領域のＣ濃度を上記の範囲に設定することで、電流コラプスを抑止することができ、ＨＥＭＴの高周波特性の劣化を抑止することができる。
　障壁層４４０は、電子走行層４３０の主面４３０ａに形成されている。障壁層４４０は、電子走行層４３０のバンドギャップよりも広いバンドギャップを有する窒化物半導体よりなっている。障壁層４４０は、たとえばＡｌを含む窒化物半導体よりなっており、たとえばＡｌaＧａ1-aＮ（０＜ａ≦１）で表される材料よりなっている。障壁層４４０は、ＡｌaＧａ1-aＮ（０．１７≦ａ≦０．２７）よりなっていることが好ましく、ＡｌaＧａ1-aＮ（０．１９≦ａ≦０．２２）よりなっていることがより好ましい。障壁層４４０は、たとえば１０ｎｍ以上５０ｎｍ以下の厚さを有している。障壁層４４０は、たとえば２５ｎｍ以上３４ｎｍ以下の厚さを有していることが好ましい。障壁層４４０がＡｌaＧａ1-aＮ（０＜ａ≦１）で表される材料よりなる場合、障壁層４４０を形成する際の成長温度は、たとえば１０００℃以上１１００℃以下である。障壁層４４０は、ＭＯＣＶＤ法を用いて形成される。
　なお、電子走行層４３０と障壁層４４０との間には、スペーサ層などが介在していてもよい。障壁層４４０上には、キャップ層やパッシベーション層が形成されていてもよい。ソース電極７４またはドレイン電極８４とＳｉＣ層２とが、導電層を介して電気的に接続されていてもよい。この導電層は、窒化物半導体層４の主面４ａからＳｉＣ層２の主面２ａに達する孔（ビアホール）の内部に形成されていてもよい。
　半導体デバイスＮＤ３は次の方法で作製される。第１の実施の形態で説明した半導体基板ＮＳ１とほぼ同様の方法で、半導体基板ＮＳ２を作製する。但し、ＳｉＣ層２の主面２ａに窒化物半導体層４を形成する際に、ＳｉＣ層２の主面２ａに、第１の窒化物半導体層４１０、第２の窒化物半導体層４２０、電子走行層４３０、および障壁層４４０の各々をこの順序で積層する。得られた半導体基板ＮＳ２における窒化物半導体層４の主面４ａにソース電極７４およびドレイン電極８４を形成する。窒化物半導体層４の主面４ａにゲート電極９４を形成する。以上の工程により、半導体デバイスＮＤ３が得られる。
　半導体基板を作製する際に使用されるＳｉ基板９０（図２）は、Ｃｚ法（Ｃｚｏｃｈｒａｌｓｋｉ法）により作製されたものであることが好ましい。Ｃｚ法では、石英坩堝内で溶融したＳｉ中からＡｒなどの所定の雰囲気中にＳｉの種結晶が徐々に引き上げられる。種結晶に付着したＳｉは雰囲気中で冷却され、結晶化する。これによりＳｉの単結晶が得られる。Ｃｚ法では、Ｓｉが結晶化する際に、坩堝を構成する石英材料に含まれるＯが結晶中に取り込まれる。このため、Ｓｉ基板９０は、Ｆｚ法により作製されたＳｉ基板と比較してＯ濃度が高い。具体的には、Ｓｉ基板９０は、３×１０17個／ｃｍ3以上３×１０18個／ｃｍ3以下のＯ濃度を有している。Ｓｉ基板９０は、Ｏ濃度が高いため、Ｆｚ（Ｆｌｏａｔ　ｚｏｎｅ）法により作製されたＳｉ基板と比較して弾性限界が高い。Ｓｉ基板９０は、ＳｉＣ基板などと比較して大きなサイズ（たとえば８インチの直径）の基板を入手することが容易であり、安価である。
　Ｓｉ基板９０は、たとえばｐ+型のＳｉよりなっている。Ｓｉ基板９０は、意図的なドーピングを行っていなくてもよい。Ｓｉ基板９０の上面には（１１１）面が露出している。Ｓｉ基板９０の上面は、０以上１度以下のオフ角を有しており、より好ましくは０．５度以下のオフ角を有している。Ｓｉ基板９０は、単結晶ダイヤモンド構造を有していることが好ましい。
　Ｓｉ基板９０がＢ（ホウ素）を含み、ｐ型の導電型を有している場合、Ｓｉ基板９０は、たとえば、０．１ｍΩｃｍ以上１００ｍΩｃｍ以下の抵抗率を有している。Ｓｉ基板９０は、０．５ｍΩｃｍ以上２０ｍΩｃｍ以下の抵抗率を有していることが好ましく、１ｍΩｃｍ以上５ｍΩｃｍ以下の抵抗率を有していることがより好ましい。
　好ましくは、Ｓｉ基板９０は約５０ｍｍ（一例として４７ｍｍ～５３ｍｍ）の直径を有しており、かつ２７０μｍ以上１６００μｍ以下の厚さを有している。Ｓｉ基板９０は約５０．８ｍｍ（一例として４７．８ｍｍ～５３．８ｍｍ）の直径を有しており、かつ２７０μｍ以上１６００μｍ以下の厚さを有している。Ｓｉ基板９０は約７５ｍｍ（一例として７２ｍｍ～７８ｍｍ）の直径を有しており、かつ３５０μｍ以上１６００μｍ以下の厚さを有している。Ｓｉ基板９０は約７６．２ｍｍ（一例として７３．２ｍｍ～７９．２ｍｍ）の直径を有しており、かつ３５０μｍ以上１６００μｍ以下の厚さを有している。Ｓｉ基板９０は約１００ｍｍ（一例として９７ｍｍ～１０３ｍｍ）の直径を有しており、かつ５００μｍ以上１６００μｍ以下の厚さを有している。Ｓｉ基板９０は約１２５ｍｍ（一例として１２２ｍｍ～１２８ｍｍ）の直径を有しており、かつ６００μｍ以上１６００μｍ以下の厚さを有している。Ｓｉ基板９０は約１５０ｍｍ（一例として１４７ｍｍ～１５３ｍｍ）の直径を有しており、かつ６００μｍ以上１６００μｍ以下の厚さを有している。または、Ｓｉ基板９０は約２００ｍｍ（一例として１９７ｍｍ～２０３ｍｍ）の直径を有しており、かつ７００μｍ以上２１００μｍ以下の厚さを有している。
　より好ましくは、Ｓｉ基板９０は約１００ｍｍ（一例として９９．５ｍｍ～１００．５ｍｍ）の直径を有しており、かつ７００μｍ以上１１００μｍ以下の厚さを有している。Ｓｉ基板９０は約１２５ｍｍ（一例として１２４．５ｍｍ～１２５．５ｍｍ）の直径を有しており、かつ７００μｍ以上１１００μｍ以下の厚さを有している。Ｓｉ基板９０は約１５０ｍｍ（一例として１４９．８ｍｍ～１５０．２ｍｍ）の直径を有しており、かつＳｉ基板９０は９００μｍ以上１１００μｍ以下の厚さを有している。または、Ｓｉ基板９０は約２００ｍｍ（一例として１９９．８ｍｍ～２００．２ｍｍ）の直径を有しており、かつ９００μｍ以上１６００μｍ以下の厚さを有している。
　なお、Ｓｉ基板９０は、ｎ型の導電型を有していてもよい。Ｓｉ基板９０の上面には（１００）面や（１１０）面が露出していてもよい。
　図３４は、本発明の第４の実施の形態における第１の窒化物半導体層４１０内部のＡｌ組成比の分布を示す図である。
　図３４を参照して、第１の窒化物半導体層４１０の内部におけるＡｌの組成比は、下部から上部に向かうに従って減少している。第１の窒化物半導体層４１０は、ＡｌＮ層４１１と、ＡｌＧａＮ層４１５とを含んでいる。ＡｌＮ層４１１は、ＳｉＣ層２の主面２ａに形成されている。
　ＡｌＧａＮ層４１５は、ＡｌＮ層４１１の主面４１１ａに形成されている。ＡｌＧａＮ層４１５の内部におけるＡｌの組成比は、下部から上部に向かうに従って減少している。ＡｌＧａＮ層４１５は、Ａｌ0.75Ｇａ0.25Ｎ層４１２（Ａｌの組成比が０．７５であるＡｌＧａＮ層）と、Ａｌ0.5Ｇａ0. 5Ｎ層４１３（Ａｌの組成比が０．５であるＡｌＧａＮ層）と、Ａｌ0.25Ｇａ0.75Ｎ層４１４（Ａｌの組成比が０．２５であるＡｌＧａＮ層）とにより構成されている。Ａｌ0.75Ｇａ0.25Ｎ層４１２は、ＡｌＮ層４１１の主面４１１ａに形成されている。Ａｌ0.5Ｇａ0.5Ｎ層４１３は、Ａｌ0.75Ｇａ0.25Ｎ層４１２の主面４１２ａに形成されている。Ａｌ0.25Ｇａ0.75Ｎ層４１４は、Ａｌ0.5Ｇａ0.5Ｎ層４１３の主面４１３ａに形成されている。
　ＡｌＮ層４１１、Ａｌ0.75Ｇａ0.25Ｎ層４１２、およびＡｌ0.5Ｇａ0. 5Ｎ層４１３の各々は、ＡｌxＧａ1-xＮ（０．４＜ｘ≦１）よりなる第１の窒化物半導体層４１０の第１の領域に相当する。Ａｌ0.25Ｇａ0.75Ｎ層４１４は、ＡｌxＧａ1-xＮ（０．１≦ｘ≦０．４）よりなる第１の窒化物半導体層４１０の第２の領域に相当する。
　なお、第１の窒化物半導体層４１０の内部のＡｌ組成比は任意である。第１の窒化物半導体層４１０が複数の層により構成されている場合、最下層はＡｌＮ層であることが好ましい。
　図３３を参照して、窒化物半導体層４の合計の厚さＷは、６μｍ以上１０μｍ以下であることが好ましい。厚さＷは、７．５μｍ以上８．５μｍ以下であることがより好ましい。厚さＷが６μｍ以上であることで、２次元電子ガスＴＥから見て基板側の方向が、絶縁性または半絶縁性の層で厚く覆われる。その結果、基板の寄生容量および寄生抵抗による高周波損失を抑止することができ、ＨＥＭＴの高周波特性を向上することができる。また、厚さＷが１０μｍ以下であることで、窒化物半導体層４の合計の厚さＷが厚くなることによるクラックの発生や基板の反りの発生を抑止することができる。具体的には、半導体基板ＮＳ２の反り量を０より大きく５０μｍ以下の範囲に抑えることができる。窒化物半導体層４の合計の厚さＷが６μｍ以上１０μｍ以下である場合、ダイヤモンド基板１およびＳｉＣ層２は、導電性、半絶縁性、および絶縁性のうちいずれであってもよい。
　また窒化物半導体層４の合計の厚さＷが０．５μｍ以上６μｍ未満である場合、ダイヤモンド基板１およびＳｉＣ層２の各々は半絶縁性基板または絶縁性基板であることが好ましい。具体的には、ダイヤモンド基板１は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有していることが好ましい。ＳｉＣ層２は、１×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有していることが好ましい。この場合にも、２次元電子ガスＴＥから見て基板側の方向が、絶縁性または半絶縁性の層で厚く覆われる。その結果、基板の寄生容量および寄生抵抗による高周波損失を抑止することができ、ＨＥＭＴの高周波特性を向上することができる。
　第１の実施の形態では、半導体基板ＮＳ１に関する好ましい第１～第３の構成を説明した。窒化物半導体層４の合計の厚さＷが６μｍ以上１０μｍ以下である半導体デバイスＮＤ３の構成は、上述の第２の構成に相当する。窒化物半導体層４の合計の厚さＷが０．５μｍ以上６μｍ未満であり、かつダイヤモンド基板１およびＳｉＣ層２の各々が半絶縁性基板または絶縁性基板である半導体デバイスＮＤ３の構成は、上述の第３の構成に相当する。
　また、Ｓｉ基板９０は、Ｃｚ法で作製される。このため、Ｓｉ基板９０は、５×１０17個／ｃｍ3以上１×１０19個／ｃｍ3以下という高いＯ濃度を有しており、高い弾性限界を有している。Ｃｚ法で作製されたＳｉ基板９０を用いることで、６μｍ以上１０μｍ以下の合計の厚さＷで形成された第１の窒化物半導体層４１０、第２の窒化物半導体層４２０、および電子走行層４３０に起因する基板の反りを抑止することができる。また、Ｓｉ基板９０と第１の窒化物半導体層４１０との間にＳｉＣ層２を形成することにより、Ｓｉ基板９０上に形成される層に含まれるＧａとＳｉ基板９０のＳｉとの反応に起因するメルトバックエッチングを抑止することができる。また、Ｓｉ基板９０と第１の窒化物半導体層４１０との間にＳｉＣ層２を形成することにより、ＳｉＣ層２がＳｉ基板９０と第１の窒化物半導体層４１０との間のバッファー層としての役割を果たし、第１の窒化物半導体層４１０へのクラックの発生を抑止することができる。その結果、高い品質を有する半導体基板および半導体デバイスを提供することができる。
　また、本実施の形態によれば、第２の窒化物半導体層４２０において、Ｃ－ＧａＮ層４２１の内部およびＣ－ＧａＮ層４２１上のうち少なくともいずれか一方に中間層４２２を形成することにより、Ｓｉ基板９０の反りの発生を抑止することができ、中間層４２２上のＣ－ＧａＮ層４２１または電子走行層４３０へのクラックの発生を抑止することができる。これについて以下に説明する。
　中間層４２２がＣ－ＧａＮ層４２１の内部に形成される場合、中間層４２２の下地はＣ－ＧａＮ層４２１となり、中間層４２２上に形成される層もＣ－ＧａＮ層４２１となる。中間層４２２がＣ－ＧａＮ層４２１上に形成される場合、中間層４２２の下地はＣ－ＧａＮ層４２１となり、中間層４２２上に形成される層は電子走行層４３０となる。
　中間層４２２を構成するＡｌyＧａ1-yＮ（０．５≦ｙ≦１）は、下地であるＣ－ＧａＮ層４２１を構成するＧａＮ（一般化すれば、主層を構成するＡｌyＧａ1-yＮ（０≦ｙ＜０．１））の結晶に対して不整合な状態（滑りが生じた状態）で、Ｃ－ＧａＮ層４２１上にエピタキシャル成長する。一方、中間層４２２上のＣ－ＧａＮ層４２１を構成するＧａＮまたは電子走行層４３０を構成するＡｌzＧａ1-zＮ（０≦ｚ＜０．１）は、下地である中間層４２２を構成するＡｌyＧａ1-yＮ（０．５≦ｙ≦１）の結晶の影響を受ける。すなわち、中間層４２２上のＣ－ＧａＮ層４２１を構成するＧａＮまたは電子走行層４３０を構成するＡｌzＧａ1-zＮ（０≦ｚ＜０．１）は、中間層４２２を構成するＡｌyＧａ1-yＮ（０．５≦ｙ≦１）の結晶構造を引き継ぐように、中間層４２２上にエピタキシャル成長する。ＧａＮおよびＡｌzＧａ1-zＮ（０≦ｚ＜０．１）の格子定数は、ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）の格子定数よりも大きいため、中間層４２２上のＧａＮおよびＡｌzＧａ1-zＮ（０≦ｚ＜０．１）の図３３中横方向の格子定数は、一般的な（圧縮歪みを含まない）ＧａＮおよびＡｌzＧａ1-zＮ（０≦ｚ＜０．１）の格子定数よりも小さくなる。言い換えれば、中間層４２２上のＣ－ＧａＮ層４２１または電子走行層４３０は、その内部に圧縮歪みを含んでいる。
　Ｃ－ＧａＮ層４２１および電子走行層４３０形成後の降温時には、ＧａＮおよびＡｌzＧａ1-zＮ（０≦ｚ＜０．１）と、Ｓｉとの熱膨張係数の差に起因して、Ｃ－ＧａＮ層４２１および電子走行層４３０は下地である中間層４２２から応力を受ける。この応力がＳｉ基板９０の反りの発生の原因となり、Ｃ－ＧａＮ層４２１および電子走行層４３０へのクラックの発生の原因となり得る。しかしこの応力は、Ｃ－ＧａＮ層４２１および電子走行層４３０の形成時に、中間層４２２上のＣ－ＧａＮ層４２１または電子走行層４３０の内部に導入された圧縮歪みによって緩和される。その結果、Ｓｉ基板９０の反りの発生を抑止することができ、Ｃ－ＧａＮ層４２１または電子走行層４３０へのクラックの発生を抑止することができる。
　また、半導体デバイスＮＤ３は、ＧａＮの絶縁破壊電圧よりも高い絶縁破壊電圧を有するＣ－ＧａＮ層４２１、中間層４２２、ならびに第１の窒化物半導体層４１０を含んでいる。その結果、半導体デバイスＮＤ３の縦方向の耐電圧を向上することができる。
　また、本実施の形態によれば、Ｓｉ基板９０と電子走行層４３０との間に第１の窒化物半導体層４１０を含んでいるので、Ｓｉの格子定数と電子走行層４３０のＡｌzＧａ1-zＮ（０≦ｚ＜０．１）の格子定数との差を緩和することができる。第１の窒化物半導体層４１０のＡｌxＧａ1-xＮ（０．１≦ｘ≦１）の格子定数は、Ｓｉの格子定数とＡｌzＧａ1-zＮ（０≦ｚ＜０．１）の格子定数との間の値を有しているためである。その結果、電子走行層４３０の結晶品質を向上することができる。また、Ｓｉ基板９０の反りの発生を抑止することができ、Ｃ－ＧａＮ層４２１および電子走行層４３０へのクラックの発生を抑止することができる。
　また、本実施の形態によれば、上述のようにＳｉ基板９０の反りの発生、および電子走行層４３０へのクラックの発生が抑止されるので、電子走行層４３０を厚膜化することができる。
　さらに、半導体デバイスＮＤ３は、電子走行層４３０の下地層としてＳｉＣ層２を含んでいる。ＳｉＣの格子定数は、Ｓｉの格子定数と比較して電子走行層４３０のＡｌzＧａ1-zＮ（０≦ｚ＜０．１）の格子定数に近い。ＳｉＣ層２上にＣ－ＧａＮ層４２１および電子走行層４３０が形成されることにより、Ｃ－ＧａＮ層４２１および電子走行層４３０の結晶品質を向上することができる。
　上述のように本実施の形態によれば、第１の窒化物半導体層４１０、第２の窒化物半導体層４２０、およびＳｉＣ層２の各々の機能を分けることで、Ｓｉ基板９０の反りの発生を抑止する効果、Ｃ－ＧａＮ層４２１および電子走行層４３０へのクラックの発生を抑止する効果、半導体デバイスＮＤ３の耐電圧を向上する効果、ならびにＣ－ＧａＮ層４２１および電子走行層４３０の結晶品質を向上する効果の各々を増大させることができる。特に、本実施の形態では、ＳｉＣ層２を下地層とすることで、電子走行層４３０の結晶品質を改善できる点の寄与が大きい。
　本実施の形態によれば、ＳｉＣ層２があり、Ｃ－ＧａＮ層４２１および電子走行層４３０の結晶品質が向上することにより、第２の窒化物半導体層４２０中の中間層４２２によって、より効率的に反りの発生およびクラックの発生を抑えることができる。また、ＳｉＣ層２があり、Ｃ－ＧａＮ層４２１の結晶品質が向上することにより、Ｃ－ＧａＮ層４２１および電子走行層４３０を厚くすることができるため、より耐電圧を改善することができる。ＨＥＭＴの性能も向上することができる。
　本実施の形態において、第２の窒化物半導体層４２０は、Ｃ－ＧａＮ層４２１の内部およびＣ－ＧａＮ層４２１上のうち少なくともいずれか一方に形成された１層以上の中間層４２２であって、ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）よりなる中間層４２２を含んでいる。Ｃ－ＧａＮ層４２１は、電子走行層４３０のＣ濃度よりも高いＣ濃度、および電子走行層４３０のＦｅ濃度よりも高いＦｅ濃度のうち少なくともいずれか一方を有している。これにより、窒化物半導体層の絶縁性を高めつつ、反りの発生およびクラックの発生を抑えることができる。
　本実施の形態によれば、円板形状を有しており、１００ｍｍ以上２００ｍｍ以下の直径を有する半導体基板ＮＳ２（大口径化した半導体基板）において、反り量を０以上５０μｍ以下にすることができる。また、半導体基板ＮＳ２の上面における外周端部からの距離が５ｍｍ以下となる領域以外の領域が、クラックを含まないようにすることができる。さらに、半導体基板ＮＳ２の上面が、メルトバックエッチングの痕跡を含まないようにすることができる。
　また、Ｃ－ＧａＮ層４２１を形成する際に、Ｃ源ガスとして炭化水素を導入することにより、ＧａＮの成長温度を高温に設定しつつ、Ｃ－ＧａＮ層４２１を形成することができる。ＧａＮの成長温度が高温になるため、Ｃ－ＧａＮ層４２１の品質が向上する。
　図３５は、Ｃ－ＧａＮ層４２１を構成するＧａＮの二次元成長を模式的に示す図である。図３５（ａ）はＧａＮの成長温度が低温である場合の成長を示しており、図３６（ｂ）はＧａＮの成長温度が高温である場合の成長を示している。
　図３５（ａ）を参照して、ＧａＮの成長温度が低温である場合には、Ｃ－ＧａＮ層４２１の二次元成長（図３５中横方向）が遅いため、Ｃ－ＧａＮ層４２１の下層に存在していたピットなどの欠陥ＤＦがＣ－ＧａＮ層４２１によって覆われず、欠陥ＤＦがＣ－ＧａＮ層４２１の内部にも広がりやすい。
　図３５（ｂ）を参照して、本実施の形態ではＧａＮの成長温度が高温になるため、ＧａＮの二次元成長が促進され、Ｃ－ＧａＮ層４２１の下層に存在していたピットなどの欠陥ＤＦがＣ－ＧａＮ層４２１によって覆われる。その結果、Ｃ－ＧａＮ層４２１の欠陥密度を低減することができ、欠陥ＤＦが半導体基板を縦方向に貫通し、半導体基板の耐圧が著しく低下する事態を回避することができる。
　図３６は、本発明の第４の実施の形態における半導体基板ＮＳ２の構成を示す平面図である。
　図３６を参照して、半導体基板ＮＳ２の平面形状は任意である。半導体基板ＮＳ２が円の平面形状を有している場合、半導体基板ＮＳ２の直径は６インチ以上である。平面的に見た場合に、半導体基板ＮＳ２の中心を中心ＰＴ１とし、中心ＰＴ１から７１．２ｍｍ離れた位置（直径６インチの基板における外周端部から５ｍｍ離れた位置に相当）をエッジＰＴ２とする。
　Ｃ－ＧａＮ層４２１の品質が向上した結果、Ｃ－ＧａＮ層４２１の膜厚の面内均一性が向上し、Ｃ－ＧａＮ層４２１のＣ濃度の面内均一性が向上する。また、半導体基板ＮＳ２の縦方向の真性破壊電圧値が向上し、Ｃ－ＧａＮ層４２１の欠陥密度が減少する。その結果、縦方向の電流－電圧特性の面内均一性を向上することができる。
　具体的には、Ｃ－ＧａＮ層４２１の中心ＰＴ１における深さ方向（図３４中縦方向）の中心位置における炭素濃度を濃度Ｃ１とし、Ｃ－ＧａＮ層４２１のエッジＰＴ２における深さ方向の中心位置における炭素濃度を濃度Ｃ２とした場合に、ΔＣ（％）＝｜Ｃ１－Ｃ２｜×１００／Ｃ１で表される濃度誤差ΔＣは、０以上５０％以下であり、好ましくは０以上３３％以下である。
　また、Ｃ－ＧａＮ層４２１における中心ＰＴ１の膜厚を膜厚Ｗ１とし、Ｃ－ＧａＮ層４２１におけるエッジＰＴ２の膜厚を膜厚Ｗ２とした場合に、ΔＷ（％）＝｜Ｗ１－Ｗ２｜×１００／Ｗ１で表され
る膜厚誤差ΔＷは、０より大きく８％以下であり、好ましくは０より大きく４％以下である。
　［第２～第４の実施の形態の製造方法の変形例］
　第２～第４の実施の形態における半導体デバイスＮＤ１、ＮＤ２、およびＮＤ３の各々は、上述の製造方法の代わりに、デバイス（具体的には、トランジスタＴＲ１、ＴＲ２、ＴＲ３、もしくはＴＲ４、またはダイオードＤＤ１）を形成した後でシリコン基板９１を除去し、ダイヤモンド基板１とＳｉＣ層２とを接合することで作製されてもよい。このような製造方法の一例として、図３３に示す第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例について以下に説明する。
　図３７～図４１は、本発明の第４の実施の形態における半導体デバイスＮＤ３の製造方法の変形例を示す断面図である。
　図３７を参照して、Ｓｉ基板９０を準備する。Ｓｉ基板９０の主面９０ａに、３Ｃ型の結晶構造を有するＳｉＣ層２を形成する。
　図３８を参照して、ＳｉＣ層２の主面２ａに窒化物半導体層４を形成する。これにより、半導体基板ＳＢが作製される。
　図３９を参照して、半導体基板ＳＢにデバイスを作製する。ここでは、窒化物半導体層４の主面４ａにソース電極７４、ドレイン電極８４、およびゲート電極９４を形成することにより、半導体デバイスＮＤ３に含まれるデバイスであるトランジスタＴＲ４が作製される。
　図４０を参照して、デバイスを作製した後で、Ｓｉ基板９０を選択的にエッチングすることにより、Ｓｉ基板９０全体を除去する（図３５では、除去されたＳｉ基板９０が一点鎖線で示されている）。Ｓｉ基板９０の除去後には、ＳｉＣ層２の主面２ｂが露出する。
　図４１および図３３を参照して、ＳｉＣ層２の主面２ｂを露出した後で、矢印ＡＷ３で示すように、ＳｉＣ層２の主面２ｂとダイヤモンド基板１の主面１ａとを接合する。接合により、ダイヤモンド基板１の主面１ａとＳｉＣ層２の主面２ｂとの間に接合層３が形成される。これにより、半導体デバイスＮＤ３が得られる。
　なお、本変形例の上述以外の製造方法は、第３の実施の形態における半導体デバイスＮＤ３の製造方法と同様であるため、その説明は繰り返さない。
　上記の実施の形態および変形例において、熱伝導層は、ダイヤモンドの代わりに多結晶ＳｉＣ（ポリＳｉＣ）よりなっていてもよい。多結晶ＳｉＣはダイヤモンドと同様に高い熱伝導率を有している。このため、熱伝導層が多結晶ＳｉＣよりなる場合には、熱伝導層がダイヤモンドよりなる場合と同様に、半導体デバイスの熱抵抗を改善することができる。
　［実施例］
　第１の実施例として、本願発明者らは、本願の効果を確認すべく、以下のシミュレーションを行った。
　本願発明者らは、構造ＳＴ１またはＳＴ２を有する試料１～５の各々を作製し、試料１～５の各々のゲートドレイン間の距離ＬＤＧと耐圧との関係を計算した。
　図４２は、本発明の第１の実施例における構造ＳＴ１およびＳＴ２を示す図である。
　図４２（ａ）を参照して、構造ＳＴ１は、半導体デバイスＮＤ１をモデル化した構造である。構造ＳＴ１は、ＳｉＣ層２に対応する導電性基板１００１と、窒化物半導体層１００２と、ソース電極１００３と、ドレイン電極１００４と、ゲート電極１００５と、導電層１００６とを備えている。導電性基板１００１上には、厚さＤを有する窒化物半導体層１００２が形成されている。窒化物半導体層１００２上にはソース電極１００３、ドレイン電極１００４、およびゲート電極１００５の各々が互いに間隔をおいて形成されている。導電層１００６は、窒化物半導体層１００２の内部に形成されており、ソース電極１００３と導電性基板１００１とを電気的に接続している。
　図４２（ｂ）を参照して、構造ＳＴ２は、導電層１００６を備えていない以外は、構造ＳＴ１と同じ構造を有している。構造ＳＴ２において、ソース電極１００３と導電性基板１００１とは電気的に接続されていない。
　試料１（本発明例）：試料１は構造ＳＴ１を有しており、２μｍの厚さＤを有している。
　試料２（本発明例）：試料２は構造ＳＴ１を有しており、４μｍの厚さＤを有している。
　試料３（本発明例）：試料３は構造ＳＴ１を有しており、６μｍの厚さＤを有している。
　試料４（本発明例）：試料４は構造ＳＴ１を有しており、８μｍの厚さＤを有している。
　試料５（比較例）：試料５は構造ＳＴ２を有している。
　図４３は、本発明の第１の実施例における試料１～５の各々のゲートドレイン間の距離ＬＤＧと耐圧との関係を示す図である。
　図４３を参照して、ソース電極と導電性基板とを電気的に接続した試料１～４は、ソース電極と導電性基板とを電気的に接続しない試料５と比較して、ゲートドレイン間の距離ＬＧＤの増加に伴う耐圧の増加率が大きくなった。なお、試料１～４の各々の耐圧が所定の距離ＬＧＤで上限値に達しているのは、ゲート電極１００５とドレイン電極１００４との間で窒化物半導体層１００２による絶縁状態が破壊される前に、ドレイン電極１００４と導電性基板１００１との間で窒化物半導体層１００２による絶縁状態が破壊されるためである。
　以上の結果から、半導体デバイスＮＤ１では耐圧が向上することが分かる。
　なお、文献（"半導体デバイスシリーズ４ パワーデバイス", 大橋・葛原編著, 丸善2011）には、構造ＳＴ１の耐圧が、下記式（１）のように、ゲートドレイン間の距離ＬＧＤと窒化物半導体層の厚さＤとのうち小さい方に依存することが記載されている。
　耐圧（Ｖ）＝　Ｍｉｎ（１００（Ｖ／μｍ）×ＬＧＤ（μｍ），１５０（Ｖ／μｍ）×Ｄ（μｍ））　・・・（１）
　また、文献（J. Vac. Sci. Technol. B 32(5), 051204 (2014)）には、構造ＳＴ２の耐圧が、下記式（２）のように、ゲートドレイン間の距離ＬＧＤに依存することが記載されている。
　耐圧（Ｖ）＝　５０（Ｖ／μｍ）×距離ＬＧＤ（μｍ）　・・・（２）
　第２の実施例として、本願発明者らは、構造ＳＴ３または構造ＳＴ４を有する試料６～８の各々を作製し、試料６～８の各々の熱抵抗を計算した。
　図４４は、本発明の第２の実施例における構造ＳＴ３およびＳＴ４を示す図である。
　図４４（ａ）を参照して、構造ＳＴ３は、半導体デバイスＮＤ１をモデル化した構造である。構造ＳＴ３は、基板１０１１と、ＳｉＣ層１０１２と、窒化物半導体層１０１３と、ソース電極１０１４と、ドレイン電極１０１５と、ゲート電極１０１６を備えている。基板１０１１上には、ＳｉＣ層１０１２および窒化物半導体層１０１３がこの順序で積層されている。窒化物半導体層１０１３上にはソース電極１０１４、ドレイン電極１０１５、およびゲート電極１０１６の各々が互いに間隔をおいて形成されている。窒化物半導体層１０１３は６μｍの厚さＤを有している。
　図４４（ｂ）を参照して、構造ＳＴ４は、非特許文献１の構造をモデル化したものである。構造ＳＴ４は、ＳｉＣ層１０１２を備えていない以外は、構造ＳＴ３と同じ構造を有している。
　試料６（本発明例）：試料６は、構造ＳＴ３を有している。基板１０１１は、３００μｍの厚さを有するダイヤモンドよりなっている。ＳｉＣ層２は、１μｍの厚さおよび３Ｃ型の結晶構造を有している。
　試料７（比較例）：試料７は、構造ＳＴ３を有している。基板１０１１は、３００μｍの厚さを有するＳｉよりなっている。ＳｉＣ層２は、１μｍの厚さおよび３Ｃ型の結晶構造を有している。
　試料８（比較例）：試料８は、構造ＳＴ４を有している。基板１０１１はＳＯＩ基板であり、Ｓｉ基板と、ＳｉＯ2層と、Ｓｉ層とを含んでいる。Ｓｉ基板、ＳｉＯ2層、およびＳｉ層の各々はこの順序で積層されている。Ｓｉ基板は３００μｍの厚さを有している。Ｓｉ基板の上面は（１００）の面方位を有している。ＳｉＯ2層は１μｍの厚さを有している。Ｓｉ層は３．５μｍの厚さを有している。Ｓｉ基板の上面は（１１１）の面方位を有している。
　なお、熱抵抗の計算の際には、領域ＲＧで熱が発生し、発生した熱が真下へ向かう方向から４５度以内の範囲に伝熱されることを前提条件とした。層同士の界面の熱抵抗を無視した。領域ＲＧは、構造ＳＴ３およびＳＴ４を上方から見た場合に矩形状を有している。領域ＲＧは、ゲート電極１０１６のドレイン電極１０１５側の端部からドレイン電極１０１５に向かって２μｍ以内の距離の領域であって、１００μｍのゲート幅（素面に垂直な方向のゲート電極１０１６の長さ）の領域である。
　図４５は、本発明の第２の実施例における試料６～８の各々の全体の熱抵抗を示すグラフである。図４６は、本発明の第２の実施例における試料６～８の各々を構成する複数の層の各々の熱抵抗および全体の熱抵抗を示す表である。
　図４５および図４６を参照して、試料６の熱抵抗は７８．２０（Ｋ／Ｗ）であり、試料７の熱抵抗は１３２．９６（Ｋ／Ｗ）であり、試料８の熱抵抗は４０３．５１（Ｋ／Ｗ）であった。試料６の熱抵抗は、試料７および８の熱抵抗と比較して非常に小さかった。試料７では、基板１０１１を構成するＳｉの熱抵抗が、ダイヤモンドの熱抵抗よりも大きいため、試料６よりも熱抵抗が増大した。試料８では、基板１０１１内のＳｉＯ2層の熱抵抗が非常に高いため、試料６および７よりも熱抵抗が著しく増大した。
　次に、本願発明者らは、試料６および８の各々の熱抵抗と窒化物半導体層１０１３の厚さＤとの関係を計算した。
　図４７は、本発明の第２の実施例における試料６および８の各々の熱抵抗と窒化物半導体層１０１３の厚さＤとの関係を示す図である。
　図４７を参照して、試料６の熱抵抗は窒化物半導体層１０１３の厚さＤの増加とともに緩やかに増加した。一方、試料８の熱抵抗は窒化物半導体層１０１３の厚さＤの増加とともに急激に減少した。
　以上の結果から、半導体デバイスＮＤ１では熱抵抗が改善されることが分かる。
　第３の実施例として、本願発明者らは、熱処理と接合層３の構造との関係を調べるために、以下の方法で試料９～１１の各々を作製した。
　試料９（本発明例）：表面活性化接合法を用いて、ダイヤモンド基板の主面と３Ｃ型のＳｉＣ層の主面とを接合した。得られた構造に対して接合後に熱処理を行わなかった。
　試料１０（本発明例）：表面活性化接合法を用いて、ダイヤモンド基板の主面と３Ｃ型のＳｉＣ層の主面とを接合した。得られた構造に対して接合後に６００℃の温度で熱処理を行った。
　試料１１（本発明例）：表面活性化接合法を用いて、ダイヤモンド基板の主面と３Ｃ型のＳｉＣ層の主面とを接合した。得られた構造に対して接合後に１０００℃の温度で熱処理を行った。
　次に本願発明者らは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて、試料９～１１の各々について、ダイヤモンド基板の主面とＳｉＣ層の主面との境界に生じた接合層の断面を観察した。接合層は、ダイヤモンドの晶帯軸である［００１］方向と、ＳｉＣの晶帯軸である［－１０１］方向との各々から観察された。ＴＥＭ像の一部を画像処理することにより、ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　ｔｒａｎｓｆｏｒｍ）パターンを取得した。ＴＥＭとして、日本電子株式会社製ＪＥＭ－２２００ＦＳが用いられた。観察時の加速電圧は２００ｋＶに設定された。
　次に本願発明者らは、ＥＤＳ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、試料９～１１の各々のＳｉＣ層の表面からの深さ方向の距離に沿った原子密度の分布を測定した。原子密度の測定の際には、Ｓｉ、Ｃ、Ｏ、Ｆｅ、およびＡｒの各々の原子密度の分布が測定された。ＥＤＳ装置として日本電子株式会社製ＪＥＭ－ＡＲＭ２００Ｆが用いられた。加速電圧は２００ｋＶに設定され、倍率は１００００００．０倍に設定された。エミッション電流は１００μＡに設定され、プローブ電流は１０．０ｎＡに設定された。マッピング範囲として３９．０７ｎｍ×３９．０７ｎｍの正方形の領域が設定された。ピクセルサイズは０．１５ｎｍ×０．１５ｎｍに設定された。
　図４８～図５０の各々は、本発明の第３の実施例における試料９～１１の各々の接合層の断面のＴＥＭ像である。図５１は、本発明の第３の実施例における試料９～１１の各々のＳｉＣ層の表面からの深さ方向の距離に沿った原子密度の分布を示す図である。
　図４８（ａ）、図４９（ａ）、および図５０（ａ）は、ダイヤモンドの晶帯軸である［００１］方向から見た接合層の図である。図４８（ｂ）、図４９（ｂ）、および図５０（ｂ）は、ＳｉＣの晶帯軸である［－１０１］方向から見た接合層の図である。図４８（ａ）、図４８（ｂ）、図４９（ａ）、図４９（ｂ）、図５０（ａ）、および図５０（ｂ）の各々における左上の写真Ｃ２は、図４８（ａ）、図４８（ｂ）、図４９（ａ）、図４９（ｂ）、図５０（ａ）、および図５０（ｂ）の各々の領域Ｃ１から得たＦＦＴパターンである。図５１（ａ）は、試料９についての原子密度の分布を示す図である。図５１（ｂ）は、試料１０についての原子密度の分布を示す図である。図５１（ｃ）は、試料１１についての原子密度の分布を示す図である。
　図４８および図５１（ａ）を参照して、試料９のＦＦＴパターンには、結晶の存在を示す明確な輝点が現れなかった。試料９の接合層の内部は、ＳｉおよびＣが主成分であった。これらの結果から、接合後に熱処理を行わなかった場合には、接合層の内部には結晶粒は存在せず、ＳｉおよびＣを主成分とするアモルファス層が存在していることが分かる。
　図４９および図５１（ｂ）を参照して、試料１０のＦＦＴパターンには、結晶の存在を示す明瞭な輝点が現れなかった。試料１０の接合層の内部は、ＳｉおよびＣが主成分であった。これらの結果から、接合後に６００℃の温度で熱処理を行った場合には、接合後に熱処理を行わなかった場合と同様に、接合層の内部には結晶粒は存在せず、ＳｉおよびＣを主成分とするアモルファス層が存在していることが分かる。
　図５０および図５１（ｃ）を参照して、試料１１のＦＦＴパターンには、結晶の存在を示す明確な輝点が現れた。これらの明確な輝点は、ナノメートルのオーダーで様々な方向に沿って配列していた。アモルファス層の存在を示す輝点（不明瞭な輝点）は現れなかった。試料１１の接合層の内部は、ＳｉおよびＣが主成分であった。これらの結果から、接合後に１０００℃の温度で熱処理を行った場合には、接合層の内部にはアモルファス層は存在せず、ＳｉおよびＣを主成分とする多結晶粒が存在していることが分かる。
　熱処理前に存在していたアモルファス層の少なくとも一部は、６００℃を超える温度での熱処理により、再結晶化するものと推測される。
　図５１を参照して、試料９～１１のいずれの場合にも、濃度減少領域が接合層の内部に発生していた。濃度減少領域は、熱伝導層（ここではダイヤモンド基板）からＳｉＣ層に向かってＣの炭素濃度が単調減少する領域である。濃度減少領域は４．５ｎｍ以上の厚さを有していた。
　［その他］
　本開示は、放熱性を向上することのできる半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法を提供するものである。本開示により、半導デバイスの電力エネルギー変換効率の改善による省エネ効果を得ることができ、持続可能な開発目標の達成に貢献することができる。
　上述の実施の形態、変形例、および実施例の構成および製造方法は、適宜組み合わせることが可能である。
　上述の実施の形態、変形例、および実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　ダイヤモンド基板（熱伝導層の一例）
　１ａ，１ｂ　ダイヤモンド基板の主面
　２，２１～２３，１０１２　ＳｉＣ（炭化ケイ素）層（炭化ケイ素層の一例）
　２ａ，２ｂ，２１ａ，２２ａ，２３ａ　ＳｉＣ層の主面
　３，３１～３３　接合層（接合層の一例）
　３ａ，３ｂ　アモルファス層（第１および第２のアモルファス層の一例）
　３ｃ，３ｄ　ＳｉＯ2（酸化ケイ素）層
　３ｅ　多結晶層
　３ｆ　濃度減少領域
　４，４１～４３，１００２，１０１３　窒化物半導体層（窒化物半導体層の一例）
　４ａ，４１ｂ，４２ｂ，４３ｂ　窒化物半導体層の主面
　６，１２，６１～６３，１２１～１２３　層間絶縁層
　６ａ，１２ａ，１２１ｂ，１２２ｂ，１２３ｂ　層間絶縁層の主面
　１０　カソード電極（第２の電極の一例）
　１１　アノード電極（第１の電極の一例）
　４１ａ，４２ａ，４３ａ，１２１ａ，１２２ａ，１２３ａ　ビアホール
　５１，５２，１３１～１３４，１５１，１５２，１００６　導電層（導電層の一例）
　７１～７４，１００３，１０１４　ソース電極（第１の電極およびソース電極の一例）
　８１～８４，１００４，１０１５　ドレイン電極（第２の電極およびドレイン電極の一例）
　９０　Ｓｉ（ケイ素）基板
　９０ａ　Ｓｉ基板の主面
　９１～９４，１００５，１０１６　ゲート電極（ゲート電極の一例）
　９５，９６　支持基板
　１４１，１４２　絶縁層
　１４１ａ，１４２ａ　絶縁層の主面
　１６１，１６２　溝
　４１０　第１の窒化物半導体層（第１の窒化物半導体層の一例）
　４１０ａ　第１の窒化物半導体層の主面
　４１１　ＡｌＮ（窒化アルミニウム）層
　４１１ａ　ＡｌＮ層の主面
　４１２～４１５　ＡｌＧａＮ（窒化アルミニウムガリウム）層
　４１２ａ，４１３ａ，４１４ａ　ＡｌＧａＮ層の主面
　４２０　第２の窒化物半導体層（第２の窒化物半導体層の一例）
　４２０ａ　第２の窒化物半導体層の主面
　４２１，４２１ａ，４２１ｂ，４２１ｃ　Ｃ（炭素）－ＧａＮ（窒化ガリウム）層
　４２２，４２２ａ，４２２ｂ　中間層
　４３０　電子走行層（電子走行層の一例）
　４３０ａ　電子走行層の主面
　４４０　障壁層（障壁層の一例）
　１００１　導電性基板
　１０１１　基板
　ＮＤ１～ＮＤ３　半導体デバイス（半導体デバイスの一例）
　ＮＳ１，ＮＳ２　半導体基板（半導体基板の一例）
　ＳＴ１～ＳＴ４　構造
　ＴＥ　２次元電子ガス
　ＴＲ１～ＴＲ４　トランジスタ
　ｅ１，ｅ２　電子

Claims (20)

  1. 　ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層と、
    　前記熱伝導層の一方の主面側に形成され、３Ｃ型の結晶構造を有する炭化ケイ素層と、
    　前記熱伝導層と前記炭化ケイ素層との間に形成された接合層と、
    　前記炭化ケイ素層の一方の主面に形成された窒化物半導体層とを備えた、半導体基板。
  2. 　前記炭化ケイ素層と前記窒化物半導体層とは互いに接触しており、かつ前記炭化ケイ素層と前記窒化物半導体層との間にはアモルファス層が存在しない、請求項１に記載の半導体基板。
  3. 　前記熱伝導層はダイヤモンドよりなり、
    　前記接合層は、
    　　前記熱伝導層の前記一方の主面に形成された、炭素を主成分とする第１のアモルファス層と、
    　　前記第１のアモルファス層と前記炭化ケイ素層との間に形成された、炭素およびケイ素を主成分とする第２のアモルファス層とを含む、請求項１に記載の半導体基板。
  4. 　前記炭化ケイ素層は単結晶であり、
    　前記熱伝導層はダイヤモンドよりなり、
    　前記接合層は、少なくとも炭化ケイ素の多結晶粒を含む、請求項１に記載の半導体基板。
  5. 　前記熱伝導層はダイヤモンドよりなり、
    　前記接合層は、炭素原子密度の濃度減少領域を含み、
    　前記炭素原子密度の濃度減少領域中の炭素原子密度は、前記熱伝導層から前記炭化ケイ素層に向かって単調減少し、
    　前記炭素原子密度の濃度減少領域の厚さは２ｎｍ以上である、請求項１に記載の半導体基板。
  6. 　前記接合層は、酸化ケイ素を含む、請求項１に記載の半導体基板。
  7. 　前記炭化ケイ素層は、０．１μｍ以上５μｍ以下の厚さを有する、請求項１に記載の半導体基板。
  8. 　前記炭化ケイ素層の前記一方の主面は、（１，１，１）、（－１，－１，－１）、または（１，０，０）の面方位を有する、請求項１に記載の半導体基板。
  9. 　前記熱伝導層はダイヤモンドからなり、
    　前記熱伝導層は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有する、請求項１に記載の半導体基板。
  10. 　前記炭化ケイ素層は、１×１０15個／ｃｍ3以上１×１０21個／ｃｍ3以下の電子濃度を有する、請求項９に記載の半導体基板。
  11. 　前記窒化物半導体層は、
    　　前記炭化ケイ素層の前記一方の主面側に形成された第１の窒化物半導体層であって、絶縁性または半絶縁性の層を含み、ＡｌxＧａ1-xＮ（０．１≦ｘ≦１）よりなる第１の窒化物半導体層と、
    　　前記第１の窒化物半導体層の一方の主面側に形成された第２の窒化物半導体層であって、絶縁性または半絶縁性のＡｌyＧａ1-yＮ（０≦ｙ＜０．１）よりなる主層を含む第２の窒化物半導体層と、
    　　前記第２の窒化物半導体層の一方の主面側に形成され、ＡｌzＧａ1-zＮ（０≦ｚ＜０．１）よりなる電子走行層と、
    　　前記電子走行層の一方の主面側に形成され、前記電子走行層のバンドギャップよりも広いバンドギャップを有する障壁層とを含み、
    　前記窒化物半導体層の厚さは、６μｍ以上１０μｍ以下である、請求項１に記載の半導体基板。
  12. 　前記熱伝導層はダイヤモンドよりなり、
    　前記窒化物半導体層は、０．５μｍ以上６μｍ未満の厚さを有し、
    　前記熱伝導層は、５×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有し、
    　前記炭化ケイ素層は、１×１０3Ω・ｃｍ以上１×１０16Ω・ｃｍ以下の抵抗率を有する、請求項１に記載の半導体基板。
  13. 　請求項１～１２のいずれかに記載の半導体基板と、
    　前記炭化ケイ素層の前記一方の主面側に形成された第１および第２の電極とを備え、
    　前記第１の電極と前記炭化ケイ素層とが電気的に接続された、半導体デバイス。
  14. 　前記窒化物半導体層は、前記窒化物半導体層の一方の主面から前記炭化ケイ素層に達するビアホールを含み、
    　前記第１の電極は前記窒化物半導体層の前記一方の主面に形成され、
    　前記第１の電極と前記炭化ケイ素層とを電気的に接続する導電体層であって、前記ビアホール内に形成された導電体層をさらに備えた、請求項１３に記載の半導体デバイス。
  15. 　前記炭化ケイ素層、前記窒化物半導体層、ならびに前記第１および第２の電極の各々は複数であり、
    　複数の前記炭化ケイ素層の各々は、前記熱伝導層の前記一方の主面側に形成され、かつ互いに絶縁されており、
    　複数の前記窒化物半導体層の各々は、前記複数の炭化ケイ素層の各々の前記一方の主面に形成され、
    　複数の前記第１の電極および複数の第２の電極の各々は、前記複数の炭化ケイ素層の各々の前記一方の主面側に形成される、請求項１３に記載の半導体デバイス。
  16. 　請求項１～１２のいずれかに記載の半導体基板と、
    　前記窒化物半導体層の一方の主面に形成されたソース電極およびゲート電極と、
    　前記炭化ケイ素層の一方の主面に形成されたドレイン電極とを備えた、半導体デバイス。
  17. 　ケイ素基板の一方の主面に、３Ｃ型の結晶構造を有する炭化ケイ素層を形成する工程と、
    　前記炭化ケイ素層の一方の主面に窒化物半導体層を形成する工程と、
    　前記ケイ素基板を前記炭化ケイ素層から除去する工程と、
    　前記炭化ケイ素層の他方の主面と、ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層の一方の主面とを接合する工程とを備えた、半導体基板の製造方法。
  18. 　前記炭化ケイ素層を形成する工程は、
    　　前記ケイ素基板の前記一方の主面を炭化することにより、第１の炭化ケイ素層を形成する工程と、
    　　前記第１の炭化ケイ素層の一方の主面に炭化ケイ素を結晶成長させることにより、第２の炭化ケイ素層を形成する工程とを含む、請求項１７に記載の半導体基板の製造方法。
  19. 　請求項１７に記載の半導体基板の製造方法により、半導体基板を製造する工程と、
    　前記炭化ケイ素層の前記一方の主面側に第１および第２の電極を形成する工程と、
    　前記第１の電極と前記炭化ケイ素層とを電気的に接続する工程とを備えた、半導体デバイスの製造方法。
  20. 　ケイ素基板の一方の主面に、３Ｃ型の結晶構造を有する炭化ケイ素層を形成する工程と、
    　前記炭化ケイ素層の一方の主面に窒化物半導体層を形成することで、半導体基板を作製する工程と、
    　前記半導体基板にデバイスを作製する工程と、
    　前記デバイスを作製する工程の後で、前記ケイ素基板を除去することで前記炭化ケイ素層の他方の主面を露出する工程と、
    　前記炭化ケイ素層の前記他方の主面を露出する工程の後で、前記炭化ケイ素層の前記他方の主面と、ダイヤモンドまたは多結晶炭化ケイ素よりなる熱伝導層の一方の主面とを接合する工程とを備えた、半導体デバイスの製造方法。
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