KR20220169452A - 플라스마 처리 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

Si층 및 SiGe층이 번갈아 반복하여 적층된 적층 구조에 있어서, 각 SiGe층의 에칭량이 적층 구조의 깊이에 의존하지 않는 SiGe의 등방성 드라이 에칭하는 플라스마 처리 기술을 제공한다. Si층 및 SiGe층이 번갈아 반복하여 적층된 구조의 각 SiGe층을 각 Si층에 대해서 선택적으로 등방성 에칭하는 플라스마 처리 방법에 있어서, 산소(O) 원소 함유 가스를 이용한 플라스마 산화와, 불소(F) 및 탄소(C) 원소 함유 가스를 이용한 플라스마 에칭을 반복하는 플라스마 처리 기술이 제공된다.

Description

플라스마 처리 방법 및 반도체 장치의 제조 방법
본 발명은, 플라스마 처리 방법 및 GAA-FET(Gate All Around - Field Effect Transistor)의 제조 방법에 관한 것이며, 특히, Si(실리콘)와 SiGe(실리콘 게르마늄)의 적층막에 있어서 SiGe층의 선택성 에칭 기술에 적용해서 유효한 플라스마 처리 방법 및 GAA-FET를 형성하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 저소비전력 또한 고속으로 동작하는 로직 회로로서 GAA-FET(Gate All Around - Field-Effect Transistor)가 기대되고 있다. GAA-FET는 채널을 나노와이어로 하고 게이트 전극을 그 주위에 배치함으로써, 미세화에 수반하여 현재화(顯在化)되는 서브스레숄드(sub-threshold) 리크 전류를 억제한다. GAA-FET 제조에서는, 도 1에 나타내는 바와 같은 Si(실리콘)/SiGe(실리콘 게르마늄) 적층 구조에 있어서, 각 Si층(102)에 대해서 각 SiGe층(103)을 선택적으로 등방성 에칭하는 것이 요구된다. Si/SiGe 적층 구조는, 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 등을 이용한 마스크(101)의 밑에, SiGe층(103)과 Si층(102)이 반복하여 적층되고, 미리 소정 깊이의 홈(104)이 형성되어 있다. SiGe층(103)과 Si층(102) 각각의 막두께는, 예를 들면, 20㎚ 이하이다. 이 적층 구조의 각 SiGe층(103)을 동일한 에칭량으로 가공하는 것이 요구된다. 차세대 GAA-FET에서는, 집적도 향상을 위하여, SiGe/Si 적층수가 3층 이상으로 증대될 예정이다.
Si층(102)에 대해서 SiGe층(103)을 높은 선택성으로 에칭하는 방법으로서, 삼불화질소(NF3), 사불화탄소(CF4), 염소(Cl2) 등의 할로겐계 가스를 이용한 플라스마 에칭 기술이 알려져 있다. Si-Si(결합 에너지 : 310kJ/mol)보다 Si-Ge(결합 에너지 : 297kJ/mol)의 결합 에너지가 작기 때문에, SiGe는 할로겐 플라스마 조사에 의해서 선택적으로 에칭된다.
특허문헌 1에는, 불화물 가스를 이용한 마이크로파 플라스마에 의해 에칭하는 방법이 개시되어 있다. 구체적으로는 SiGe층과, SiGe층의 위에 형성된 Si층을 포함하는 헤테로 구조체를 에칭하는 방법에 있어서, 반응 가스로서 불화물 가스만을 이용하고, 그 유량을 10∼800sccm, 처리 압력을 266Pa 이하, 마이크로파 전력을 150∼400W, 처리 온도를 5∼25℃로 해서, SiGe층을 선택적으로 등방성 에칭하는 방법이 개시되어 있다.
또한, 특허문헌 2에는, Si층과 SiGe층이 번갈아 반복하여 적층된 구조의 SiGe층을 선택적으로 등방성 에칭하는 방법에 있어서, 펄스 변조된 플라스마를 이용하는 방법이 개시되어 있다. 구체적으로는 에칭 가스로서 삼불화질소(NF3) 가스를 이용하고, 펄스 변조의 듀티비를 50% 이하로 하는 조건에서, Si층에 대해서 SiGe층을 선택적으로 등방성 에칭하는 방법이 개시되어 있다.
일본국 특개2007-214390호 공보 일본국 특개2015-76459호 공보
특허문헌 1, 2에 나타나 있는 선행기술을 도 1에 나타내는 Si/SiGe 적층 구조에 적용할 때에, 목표와 실제의 가공 형상을 각각 도 2a, 2b에 나타낸다. 도 2a에 나타내는 바와 같이, 목표 형상에서는, Si층(202)에 대해서 각 SiGe층(203)의 에칭량(204)이 동일한 것이 요구된다. SiGe층(203)의 에칭량(204)은 5∼20㎚이다. 그러나, 실제의 가공 형상에서는, 도 2b에 나타내는 바와 같이, 각 SiGe층(203)의 에칭량(204)이 적층 구조의 깊이 방향으로 감소한다(204a>204b>204c). 이 깊이 의존성은, 에천트가 깊이 방향으로 감소했기 때문이라고 생각할 수 있다. 이 경향은, 차세대 GAA-FET에서는 적층수 증대에 의해서 더 현저해져서, 각 SiGe층(203)의 전기 특성이 일치하지 않는다는 문제가 있다. 따라서, 각 SiGe층(203)의 에칭량(204)을 적층 구조의 깊이 방향(또는 홈의 깊이 방향)에 있어서 균일하게 일치시키는 SiGe 선택성 에칭 기술이 필요하다.
본 발명의 목적은, 각 SiGe층의 에칭량(204)이 적층 구조의 깊이 방향에 있어서 균일하게 일치하지 않는다는 과제를 해결하기 위하여, 에칭량이 적층 구조의 깊이에 의존하지 않는 SiGe의 등방성 드라이 에칭하는 플라스마 처리 기술을 제공하는 것에 있다.
본 발명 중 대표적인 것의 개요를 간단히 설명하면 하기한 바와 같다.
Si층 및 SiGe층이 번갈아 반복하여 적층된 적층 구조의 각 SiGe층을 각 Si층에 대해서 선택적으로 등방성 에칭하는 플라스마 처리 기술에 있어서, 산소(O) 원소 함유 가스를 이용한 플라스마 산화와, 불소(F) 및 탄소(C) 원소 함유 가스를 이용한 플라스마 에칭을 반복하는 플라스마 처리 기술이 제공된다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
상기 플라스마 처리 기술에 의하면, GAA-FET 가공용의 SiGe 선택성 에칭에 있어서, Si/SiGe 적층 구조의 각 SiGe층의 에칭량을 적층 구조의 깊이 방향에 있어서 균일 또는 동일하게 할 수 있다.
도 1은, GAA-FET 제조에 사용되는 Si/SiGe 적층 구조의 단면도.
도 2a는, SiGe 등방성 에칭에 있어서의 Si/SiGe 적층 구조의 목표 형상.
도 2b는, SiGe 등방성 에칭에 있어서의 Si/SiGe 적층 구조의 실제의 가공 형상.
도 3은, 실시예 1에 따른 처리를 실행하는 플라스마 에칭 장치의 개략의 구성을 나타내는 개략 단면도.
도 4는, 실시예 1에 따른 처리를 실행하는 플라스마 에칭 장치의 가스 공급계의 개략의 구성을 나타내는 블록도.
도 5a는, 실시예 1의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 5b는, 실시예 1의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 5c는, 실시예 1의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 5d는, 실시예 1의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 5e는, 실시예 1의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 5f는, 실시예 1의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 6은, 실시예 1의 SiGe 등방성 에칭 방법의 플로차트.
도 7은, 실시예 1의 Si 표면 산화막 두께의 플라스마 산화 시간 의존성.
도 8은, 실시예 1의 SiGe 에칭량의 사이클수 의존성.
도 9a는, 실시예 1의 SiGe 에칭 속도의 플라스마 조사 산화 시간 의존성.
도 9b는, 실시예 1의 SiGe 에칭 속도의 라디칼 조사 산화 시간 의존성.
도 10a는, 실시예 1의 SiGe 에칭 속도의 CFx 플라스마 조사 시간 의존성.
도 10b는, 실시예 1의 SiGe 에칭 속도의 CFx 라디칼 조사 시간 의존성.
도 11은, C4F8/NF3 혼합 가스 중의 NF3의 함유율에 대한 SiGe, Si의 에칭 속도의 의존성.
도 12는, 실시예 2의 SiGe 등방성 에칭 방법의 플로차트.
도 13a는, 실시예 3의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 13b는, 실시예 3의 프로세스 플로를 나타내는 Si/SiGe 적층 구조의 단면도.
도 14는, 실시예 3의 SiGe 등방성 에칭 방법의 플로차트.
이하, 실시예에 대하여, 도면을 이용해서 설명한다. 단, 이하의 설명에 있어서, 동일 구성 요소에는 동일 부호를 부여하여 반복의 설명을 생략하는 경우가 있다. 또, 도면은 설명을 보다 명확하게 하기 위하여, 실제의 태양에 비해서, 모식적으로 나타나는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다.
(실시예 1)
본 실시예에서 이용하는 플라스마 에칭 장치(300)의 구성을 도 3 및 도 4를 이용해서 설명한다.
플라스마 에칭 장치(300)는, 내부를 진공 상태로 하는 진공 챔버(301)를 구비하고 있다. 이 진공 챔버(301)는, 내부에 피처리 기판(30)을 재치(載置)하는 기판 재치대(302)를 구비하고 있다. 또한, 진공 챔버(301)에는, 연통(連通)하는 배기관(303), 진공 밸브(304), 진공 펌프(305)가 부착되어 있다.
기판 재치대(302)의 내부에는, 히터(306), 냉매 유로(308)가 포함되어 있다. 히터(306)는 가열용의 전원(307)과 접속되어 있다. 냉매 유로(308)는 냉매 공급부(309)와 접속되어 있다.
진공 챔버(301)의 내부에는, 작은 홀(311)이 다수 형성된 다공판(310), 유전체창(312)이 부착되어 있다. 다공판(310)의 하부에는 감압실 하부 영역(313), 다공판(310)과 유전체창(312) 사이에는 감압실 상부 영역(314)이 형성되어 있다. 유전체창(312)과 진공 챔버(301) 사이는 진공 봉지(封止)되어 있고, 진공 펌프(305)에 의해, 진공 챔버(301)의 내부의 감압실 하부 영역(313)과 감압실 상부 영역(314)이 진공 배기된다.
320은 주파수가 2.45GHz인 마이크로파를 발생하는 마그네트론이고, 321은 도파관이고, 323은 마이크로파를 도입하는 공동부이다. 공동부(323)의 상면은 전자 코일(325)에 의해 덮이고, 공동부(323)의 측면, 감압실 하부 영역(313)의 측면 및 감압실 상부 영역(314)의 측면은, 전자 코일(324)에 의해 주위가 둘러싸여 있다.
감압실 상부 영역(314)에는, 가스 공급 노즐(330)이 접속되어 있고, 도 4에 그 상세한 구성을 나타내는 가스 공급부(400)로부터 감압실 상부 영역(314)에 유량이 조정된 처리 가스가 공급된다.
진공 밸브(304), 진공 펌프(305), 가열용의 전원(307), 냉매 공급부(309), 마그네트론(320), 전자 코일(324), 전자 코일(325) 및 가스 공급부(400)의 각 동작은, 미리 설정된 프로그램에 의거해서 제어부(340)에 의해 제어된다.
가스 공급부(400)는, 도 4에 나타내는 바와 같은 구성을 갖고 있다. 즉, 제1 가스 공급원으로부터 배관(410)을 통해 공급된 제1 가스는, 매스 플로 컨트롤러(MFC)(411)에 의해 유량이 조정되고, 밸브(412)의 개폐에 의해 흐름이 온·오프되어 배관(413, 414, 401)을 통해 가스 공급 노즐(330)로부터 감압실 상부 영역(314)에 공급된다.
마찬가지로, 제2 가스 공급원으로부터 배관(420)을 통해 공급된 제2 가스는, 매스 플로 컨트롤러(MFC)(421)에 의해 유량이 조정되고, 밸브(422)의 개폐에 의해 흐름이 온·오프되어 배관(423, 414, 401)을 통해 가스 공급 노즐(330)로부터 감압실 상부 영역(314)에 공급된다. 배관(414과 401)은, 제1 가스와 공유하고 있다.
또한, 제3 가스 공급원으로부터 배관(430)을 통해 공급된 제3 가스는, 매스 플로 컨트롤러(MFC)(431)에 의해 유량이 조정되고, 밸브(432)의 개폐에 의해 흐름이 온·오프되어 배관(433)을 통하고, 추가로 제1 가스 및 제2 가스와 공통의 배관(401)을 통해 가스 공급 노즐(330)로부터 감압실 상부 영역(314)에 공급된다.
여기에서, MFC(411과 421 및 431)는 각각 제어부(340)와 접속되어 있고, 각각을 흐르는 가스의 유량이 제어부(340)에 의해 제어된다. 또한, 밸브(412, 422, 432)도 각각 제어부(340)와 접속되어 있고, 밸브(412, 422, 432)의 개폐가 제어부(340)에 의해 제어되어, 각각을 흐르는 가스의 흐름의 온·오프가 제어된다.
이상과 같은 구성에 있어서, 제어부(340)의 제어에 의해 진공 밸브(304)를 연 상태에서 진공 펌프(305)를 작동시키고, 진공 챔버(301)의 내부의 감압실 하부 영역(313), 감압실 상부 영역(314)을 진공으로 배기한 상태에서, 가스 공급 노즐(330)을 통해서 가스 공급부(400)로부터 가스를 공급해서 감압실 하부 영역(313)과 감압실 상부 영역(314)을 원하는 압력으로 설정한다.
이 상태에서, 제어부(340)에 의해 전자 코일(324와 325)을 제어해서 진공 챔버(301)의 감압실 상부 영역(314)의 내부에, 원하는 강도의 자장을 형성시킨다. 다음으로, 마그네트론(320)을 제어부(340)에 의해 제어해서 마이크로파를 발생시키고, 도파관(321)을 통해 감압실 상부 영역(314)과 감압실 하부 영역(313)에, 마이크로파를 공급한다.
여기에서, 전자 코일(324와 325)에 의해 형성하는 자장은, 감압실 하부 영역(313)과 감압실 상부 영역(314)에 공급되는 2.45GHz의 마이크로파가 ECR(Electron Cyclotron Resonance) 조건을 만족시키는 강도로 되도록 설정되어 있다. 원하는 강도의 자장이 형성되어 있는 영역에는, 고밀도의 플라스마가 발생한다.
감압실 상부 영역(314)에 플라스마가 발생하는 경우, 다공판(310)에 형성된 작은 홀(311)은, 감압실 상부 영역(314)에 발생한 고밀도의 플라스마가 통과할 수 없을 정도의 구멍 직경으로 형성되어 있다. 그 때문에, 감압실 상부 영역(314)에 발생한 고밀도의 플라스마 중의 이온과 일부의 라디칼은, 처리 기판(30)에 도달할 수 없다. 일부의 라디칼만은, 감압실 하부 영역(313)의 측으로도 이동하여, 처리 기판(30)에 도달할 수 있다. 감압실 상부 영역(314)에 플라스마가 발생하는 처리는, 일부의 라디칼만 처리 기판(30)에 도달하므로, 이 명세서에서는, 라디칼 조사로 기재하는 것으로 한다.
한편, 감압실 하부 영역(313)에 플라스마가 발생하는 경우, 발생한 고밀도의 플라스마의 이온과 라디칼이 처리 기판(30)에 도달할 수 있다. 감압실 하부 영역(313)에 플라스마가 발생하는 처리는, 이 명세서에서는, 플라스마 조사로 기재하는 것으로 한다.
본 실시예에서는, 상기에 설명한 바와 같은 구성을 갖는 플라스마 에칭 장치(300)를 이용해서, 이하에 설명하는 바와 같은 에칭 처리를 행한다.
실시예 1에서는, 산소(O2) 가스를 이용한 플라스마 조사(플라스마 산화라고도 한다)와, 옥타플루오로시클로부탄(C4F8)과 삼불화질소(NF3)의 혼합 가스를 이용한 플루오로카본 라디칼(CFx 라디칼이라 한다)의 라디칼 조사(CFx 라디칼 조사, 또는, 플라스마 에칭이라고도 한다)를 반복해서, SiGe의 선택성 에칭을 실시하는 플라스마 처리 방법이다. 도 5a∼5f는, 실시예 1의 SiGe 선택성 에칭 방법을 나타내는 Si/SiGe 적층 구조의 단면도이다. 실시예 1의 플라스마 처리 방법의 프로세스 플로는, 도 6에 나타낸다.
앞서 설명한 바와 같이, 저소비전력 또한 고속으로 동작하는 로직 회로로서 GAA-FET(Gate All Around - Field-Effect Transistor)가 기대되고 있다. GAA-FET는 Si층에 의해 구성되는 채널 영역을 나노와이어로 하고 게이트 전극을 그 주위에 배치함으로써, 미세화에 수반하여 현재화되는 서브스레숄드 리크 전류를 억제한다. GAA-FET의 제조에서는, 도 5a∼5f에 나타내는 바와 같은 Si(실리콘)층(502)과 SiGe(실리콘 게르마늄)층(503)의 적층 구조(Si/SiGe 적층 구조라 한다)에 있어서, 각 Si층(502)에 대해서 각 SiGe층(503)을 선택적으로 등방성 에칭한다. 도 5a∼5f에 있어서, 최하위의 Si층(502)은 반도체 기판의 실리콘층을 나타내고 있고, 최하위 이외의 복수의 Si층(502)의 각각은 GAA-FET의 채널 영역을 구성할 수 있다. Si/SiGe 적층 구조는, 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 등을 이용한 마스크(501)의 밑에, SiGe층(503)과 Si층(502)이 반복하여 적층되고, 미리 소정 깊이의 홈(504)이 형성된다. SiGe층(503)과 Si층(502) 각각의 막두께는, 예를 들면, 20㎚ 이하이다. 이 Si/SiGe 적층 구조의 각 SiGe층(503)을 동일한 에칭량으로 가공한다. 차세대 GAA-FET에서는, 집적도 향상을 위하여, SiGe/Si 적층수가 3층 이상으로 된다.
이하, 도 5a∼5f 및 도 6을 이용해서 SiGe층(503)의 선택성 에칭 방법에 따른 플라스마 처리 방법을 설명한다.
우선, 실시예 1에서 에칭하는 박막 구조를 도 5a에 나타낸다(도 6의 스텝601에 대응한다). 에칭용의 마스크(501)의 밑에 Si층(502)과 SiGe층(503)이 번갈아 적층된 구조이다. 마스크(501)는, Si, SiGe에 대해서 높은 에칭 선택비가 얻어지는 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 등의 재료가 이용되고, 마스크(501)는 원하는 패턴으로 미리 패터닝되어 있다. 각 Si층(502)과 각 SiGe층(503)은, 각각, 에피텍셜 성장법에 의해 형성된 결정 Si와 결정 SiGe로 이루어지는 층이다. Si층(502)과 SiGe층(503)의 토털 적층수는, 이 예에서는, 2 이상이다.
또, 실시예 1에서 에칭하는 구조는, 도 5a에 나타내는 박막 구조로 한정되는 것은 아니며, Si, Ge(게르마늄), SiGe 합금 중 2종류 이상을 포함하는 적층 구조를 적어도 갖고 있으면 된다.
다음으로, 스텝602에서는, 마스크(501)를 플라스마 에칭의 마스크로서 이용해서, 도 5b에 나타내는 바와 같이, Si/SiGe 적층 구조에 소정 깊이의 홈(510)을 플라스마 에칭에 의해 형성한다.
다음으로, 스텝603에서는, 도 5c∼5d에 나타내는 바와 같이, Si/SiGe 적층 구조의 측벽 표면을 산화시켜서 표면 산화층을 형성하는 산화 공정인 스텝603a와 그 표면 산화층을 제거하는 제거 공정인 스텝603b를 반복해서 실시한다.
스텝603a(산화 공정)에서는, 도 5c에 나타내는 바와 같이, 산소(O2) 가스 등의 산소 원소 함유 가스를 이용한 산소 플라스마(504)에 의해서 Si/SiGe 적층 구조의 측벽 표면을 산화해서 Si/SiGe 적층 구조의 측벽 표면에 실리콘 산화층(이하, SiOx층이라 한다)(505), 실리콘 게르마늄 산화층(이하, SiGeOx층이라 한다)(506)을 형성시킨다. 즉, 스텝603a에서는, 산소 플라스마(504)에 의한 플라스마 산화에 의해, Si층(502)의 표면에 표면 산화층으로서 SiOx층(505)을 형성하고, SiGe층(503)의 표면에 표면 산화층으로서 SiGeOx층(506)을 형성한다. 산소 플라스마(504)는 감압실 하부 영역(313)에 발생한다. 도 7은 Si의 표면 산화막(SiOx층(505))의 두께의 산화 시간 의존성을 나타낸다. Si 표면 산화막은, 산화 시간의 증가에 따라서 두꺼워진다. 그 두께는 산화 시간의 증가에 따라서 포화하게 되는 경향이 있다. SiGe는 Si와 거의 같은 결정 구조를 갖기 때문에, 도 7과 마찬가지로, SiGe 산화막(SiGeOx층(506))의 두께도 산화 시간의 증가에 따라서 포화하게 되는 경향이 있다. 스텝603a에서는, SiGeOx층(506)의 두께가 포화하는 산화 시간을 이용하기 때문에, 각 SiGe층(503)에서는 같은 두께의 SiGeOx층(506)이 SiGe층(503)의 표면에 형성되게 된다.
스텝603b(제거 공정)에서는, 도 5d에 나타내는 바와 같이, 옥타플루오로시클로부탄(C4F8)과 삼불화질소(NF3)의 혼합 가스를 이용한 라디칼 조사에 의해서, SiGeOx층(506)을 제거한다. 플라스마는 감압실 상부 영역(314)에 발생한다. 즉, 스텝603b(제거 공정)에서는, 불소 원소와 탄소 원소를 함유하는 가스(옥타플루오로시클로부탄(C4F8)과 삼불화질소(NF3)의 혼합 가스)를 이용한 플라스마에 의해 생성된 라디칼에 의해서 SiGeOx층(506)을 제거함으로써, SiGe층(503)을 제거한다. C4F8과 NF3의 혼합 가스를 이용한 라디칼 조사에서는, 처리 기판(30)에 도달하는 에천트가 CFx 라디칼(507)이다(즉, 처리 기판(30)에 CFx 라디칼 조사를 행한다). SiGeOx층(506)은 CFx 라디칼과 반응하여, 사불화규소(SiF4), 사불화게르마늄(GeF4), 일산화탄소(CO)를 생성함으로써 제거된다. Ge-O 결합(결합 에너지 : 657.5kJ/mol)보다 Si-O 결합(결합 에너지 : 779.6kJ/mol)의 결합 에너지가 높기 때문에, SiOx층(505)은 CFx 라디칼과 반응하기 어려우므로 잔류한다. 또한, SiGeOx층(506)이 제거되어, SiGe층(503) 표면의 SiGe가 노출되면, CFx 라디칼은 SiGe의 표면에 퇴적한다. CFx 라디칼의 퇴적의 결과, SiGe층(503)의 에칭은 정지하게 된다. 즉, SiGe층(503)의 에칭이 스톱하게 된다(여기에서는, 에칭 스톱이라 한다). 스텝603b의 처리 시간은, SiGeOx층(506)이 제거되어, SiGe가 노출되는 처리 시간을 이용했다. 스텝603a에서 형성된 각 SiGe층(503)의 표면(측면)에 형성된 SiGeOx층(506)의 두께가 같기 때문에, 스텝603b에 있어서의 각 SiGe층(503)의 에칭량은 같다. 즉, 각 SiGe층(503)의 에칭량은, 적층 구조의 깊이 방향(또는 홈(510)의 깊이 방향)에 있어서 균일하게 할 수 있다.
도 5e에 나타내는 바와 같이, 스텝603a∼603b를 반복하면, SiGeOx층(506)의 형성과 제거에 의해 SiGe층(503)의 에칭은 진행된다. Si층(502)은 SiOx층(505)이 에칭되지 않기 때문에, Si층(502)의 표면(측면)에 잔류한다. 스텝603a∼603b에서는 SiGe 에칭량이 포화하는 조건을 이용했기 때문에, 각 SiGe층(503)의 에칭량(508)은 적층 구조의 깊이 방향(또는 홈(510)의 깊이 방향)에 있어서 균일하게 일치시킬 수 있다. 도 8은 SiGe 에칭량과 반복하는 사이클수의 의존성을 나타낸다. 사이클수의 증가에 따라서, SiGe 에칭량은 비례적으로 증대한다. 여기에서, 사이클수란, 스텝603a∼603b를 각각 1회 실시한 경우를 1사이클로 하며, 이 1사이클의 반복 횟수를 의미하고 있다.
최후의 스텝604에서는, Si층(502)의 표면에 잔류한 SiOx층(505)을 제거한다. SiOx층(505)의 제거 방법으로서, 웨트 처리, 드라이 에칭이 알려져 있으며, 웨트 처리 또는 드라이 에칭을 이용해서, SiOx층(505)을 제거할 수 있다. SiOx층(505)의 두께는, 예를 들면, 수 옹스트롬 정도이다.
이하, 스텝603a∼603b에서 사용된 플라스마 처리 조건을 설명한다.
스텝603a에서는, 감압실 하부 영역(313)에 발생하는 산소 플라스마 조사를 사용했다. 도 9a∼9b는 각각 SiGe의 에칭 속도의 플라스마 조사 산화 시간 의존성과 라디칼 조사 산화 시간 의존성이다. 도 9a∼9b에 있어서, SiGe의 에칭량은 실선에 의해 나타나고, Si의 에칭량은 점선에 의해 나타난다. 플라스마 조사의 산화를 이용한 경우, 도 9a에 나타내는 바와 같이, SiGe의 에칭량이 산화 시간의 증가에 따라서 증가하고, 그리고 거의 일정해진다. 이것은 SiGe 산화막의 두께가 포화하게 되기 때문이라고 생각할 수 있다. 한편, 산소(O) 라디칼의 라디칼 조사의 산화를 이용한 경우, 도 9b에 나타내는 바와 같이, SiGe의 에칭량이 플라스마 조사의 경우(도 9a 참조)와 비교해서 낮거나, 또한, SiGe 산화막의 두께가 포화하게 될 때까지의 산화 시간이 플라스마 조사의 경우(도 9a 참조)와 비교해서 길다. 이것은, 도 9b의 라디칼 조사의 경우, 처리 기판(30)에 도달하는 산소(O) 라디칼의 라디칼 밀도가 도 9a의 플라스마 조사의 경우보다 적기 때문이다. 즉, 스텝603a에서는, 라디칼 조사를 이용해도 되지만, 스루풋을 향상하는 관점에서는, 플라스마 조사의 산화를 이용하는 편이 바람직하다.
또, 스텝603a에서는, 산소뿐만 아니라, 산소를 함유하는 가스에 의해, Si와 SiGe를 산화할 수 있으면 된다.
스텝603b에서는, 플라스마가 감압실 상부 영역(314)에 발생하는 라디칼 조사를 사용했다. 도 10a∼10b는 각각 SiGe 에칭 속도의 CFx 플라스마 조사 시간 의존성과 CFx 라디칼 조사 산화 시간 의존성이다. 도 10a∼10b에 있어서, SiGe의 에칭량은 실선에 의해 나타나고, Si의 에칭량은 점선에 의해 나타난다. CFx 플라스마의 플라스마 조사를 이용한 경우, 도 10a에 나타내는 바와 같이, SiGe 에칭량이 조사 시간의 증가에 따라서 증가한다. 그러나, Si가 동시에 에칭되어, SiGe와 Si의 선택비가 저하한다. 이것은, CFx 플라스마 조사에서는, 플라스마에서의 이온이 처리 기판(30)에 도달하여, CFx 라디칼과 SiOx층(505)의 반응을 촉진했기 때문이다. 한편, CFx 라디칼의 라디칼 조사를 이용한 경우, 도 10b에 나타내는 바와 같이, SiGe 에칭량이 조사 시간의 증가에 따라서 증가하고, 그리고 포화한다. Si는 거의 에칭되지 않는다. 즉, 스텝603b에서는, 플라스마 조사를 이용해도 SiGe의 선택성 에칭이 가능하지만, 선택비 향상의 관점에서는, 스텝603b에서는, CFx 라디칼의 라디칼 조사를 이용하는 편이 바람직하다.
또, 스텝603b에서는, NF3/(C4F8+NF3) 혼합비 57% 이하의 C4F8과 NF3의 혼합 가스를 이용했다. NF3/(C4F8+NF3) 혼합비 57% 이상의 경우, 혼합 가스에서의 불소(F):탄소(C) 비례가 3:1 이상으로 되고, 플라스마 중의 CFx 라디칼은 주로 삼불화탄소(CF3)와 불소(F)이다. CF3은 SiGe 표면에 퇴적하지 않기 때문에, SiGeOx층(506)을 제거한 후의 에칭 스톱은 일어나지 않는다. NF3/(C4F8+NF3) 혼합비 57% 이하의 경우, 혼합 가스에서의 F:C 비례가 3:1 이하로 되고, 플라스마 중의 CFx 라디칼에서는 이불화탄소(CF2) 등 퇴적하기 쉬운 입자가 있다. SiGeOx층(506)을 제거한 후에, CF2의 표면 퇴적에 의해 에칭 스톱이 일어난다. 도 11은 SiGe와 Si의 에칭 속도의 NF3/(C4F8+NF3) 가스 혼합비 의존성을 나타낸다. NF3/(C4F8+NF3) 혼합비 57% 이하의 경우, 에칭의 스톱이 발생한다.
또, 스텝603b에서는, C4F8과 NF3의 혼합 가스뿐만 아니라, C, F를 함유하는 가스에 의해, CFx 라디칼을 생성하면 된다. SiGeOx층(506)을 제거한 후에 에칭을 멈추게 하기 위하여, F:C 비례가 3:1 이하인 혼합 가스가 바람직하다. 즉, 제거 공정(스텝603b)에 이용하는 불소 원소와 탄소 원소를 함유하는 가스로서는, 탄소 원소에 대한 불소 원소의 비율이 3 이하로 되는 가스를 이용하는 것이 좋다.
불소(F) 및 탄소(C)의 원소 비례가 3:1 이하인 혼합 가스는, 삼불화 질소(NF3) 가스, 사불화탄소(CF4) 가스, 육불화황(SF6) 가스, 또는, 불소(F2) 가스 등의 불소(F) 및 탄소(C) 원소 비례가 3:1 이상인 불소(F) 원소 함유 가스와, 옥타플루오로시클로부탄(C4F8) 가스, 옥타플루오로시클로펜텐(C6F8) 가스, 디플루오로메탄(CH2F2) 가스, 또는, 메탄(CH4) 가스 등 불소(F) 및 탄소(C) 원소 비례가 3:1 이하인 탄소(C) 원소 함유 가스의 혼합 가스를 이용할 수 있다.
또, 스텝603a에서는 플라스마 조사, 스텝604a에서는 라디칼 조사를 이용한 경우, 플라스마 조사, 라디칼 조사는 각각 다른 플라스마 에칭 장치의 챔버에서 실시해도 된다. 플라스마 에칭 장치(300)는, 플라스마 조사, 라디칼 조사를 동일 챔버(301)에서 실시 가능하기 때문에, 스루풋의 향상에 우위성이 있다.
실시예 1에 대하여 정리하면 이하로 말할 수 있다.
1) 실리콘(Si)층(502)과 실리콘 게르마늄(SiGe)층(503)이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층(503)을 각 실리콘(Si)층(502)에 대해서 선택적으로 등방성 에칭하는 플라스마 처리 방법은,
산소 원소 함유 가스를 이용한 플라스마에 의해 실리콘 게르마늄(SiGe)층(503)과 실리콘(Si)층(502)을 산화시키는 산화 공정(603a)과,
불소 원소와 탄소 원소를 함유하는 가스를 이용한 플라스마에 의해 생성된 라디칼에 의해서 실리콘 게르마늄(SiGe)층(503)을 제거하는 제거 공정(603b)을 갖고,
상기 산화 공정(603a)과 상기 제거 공정(603b)을 반복함에 의해 실리콘 게르마늄(SiGe)층(503)을 에칭한다.
2) 상기 탄소 원소에 대한 상기 불소 원소의 비율이 3 이하로 되는 가스를 상기 불소 원소와 탄소 원소를 함유하는 가스로서 이용한다.
3) 상기 불소 원소와 탄소 원소를 함유하는 가스는, 「삼불화질소(NF3) 가스, 사불화탄소(CF4) 가스, 육불화황(SF6) 가스 또는 불소(F2) 가스」와, 「옥타플루오로시클로부탄(C4F8) 가스, 옥타플루오로시클로펜텐(C6F8) 가스, 디플루오로메탄(CH2F2) 가스 또는 메탄(CH4) 가스」의 혼합 가스이다.
4) 상기 1)∼3)은, 실리콘(Si)층(502)과 실리콘 게르마늄(SiGe)층(503)이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층(503)을 각 실리콘(Si)층(502)에 대해서 선택적으로 등방성 에칭함에 의해 Gate All Around - Field-Effect Transistor(GAA-FET)를 형성하는 반도체 장치의 제조 방법에, 이용할 수 있다.
(실시예 2)
마스크(501)가 SiO2에 의해 형성된 경우, 실시예 1에서는 스텝604에 의해 SiOx층(505)을 제거함과 함께 마스크(501)가 제거될 가능성이 있다. 이 과제에 대해서, 실시예 2에서는, 마스크(501)가 SiO2에 의해 형성된 구조에 있어서, 산화가 아니라, Si/SiGe 적층 구조의 표면 질화와 표면 질화층의 제거를 반복해서 실시한다. 실시예 2의 SiGe 선택성 에칭 방법에 따른 플라스마 처리 방법을, 플로차트로서 도 12에 나타낸다.
실시예 2를 이용해서 처리하는 Si/SiGe 적층 구조는, 실시예 1과 마찬가지이다. 실시예 2의 스텝1201∼1202는, 실시예 1의 스텝601∼602와 마찬가지이다.
실시예 2와 실시예 1의 다른 점은, 도 12의 스텝1203에 있어서, 질소(N2) 가스 등의 질소 원소 함유 가스를 이용한 플라스마 조사에 의해 Si/SiGe 적층 구조의 측벽 표면의 Si층 표면과 SiGe층 표면을 질화(플라스마 질화)시켜서 표면 질화물(SiNx, SiGeNx)을 형성하는 질화 공정인 스텝1203a와, 옥타플루오로시클로부탄(C4F8) 가스와 삼불화질소(NF3) 가스의 혼합 가스 등의 불소 원소와 탄소 원소를 함유하는 가스의 혼합 가스를 이용한 라디칼 조사에 의해, SiGe층의 표면에 형성된 표면 질화물 SiGeNx를 제거하는 제거 공정인 스텝1203b를 반복해서 실시하는 것이다. 스텝1203a에서 형성한 질화막(SiNx, SiGeNx)은, 스텝603a에서 형성한 산화막과 마찬가지로 조사 시간에 의해 그 막두께가 포화한다. 스텝1203b에서는, 스텝603b와 마찬가지로, SiGe층(503)의 표면에 형성된 표면 질화막(SiGeNx)을 제거한 후에, CFx 라디칼은 SiGe의 표면에 퇴적한다. CFx 라디칼의 퇴적에 의해서 에칭의 스톱이 발생한다.
스텝1204에서는, 제거하는 대상이 산화막이 아니라, Si층(502)의 표면에 형성된 표면 질화막(SiNx)으로 된다. 질화막(SiNx)의 선택성 에칭 공정을 이용함으로써, SiO2에 의해 형성한 마스크(501)의 로스(소실)를 방지할 수 있다.
또, 스텝1203a에서는, 스루풋 향상의 관점에서, 플라스마 조사가 바람직하지만, 라디칼 조사를 사용해도 상관없다.
또한, 스텝1203a에서는, N2뿐만 아니라, N 원소를 함유하는 가스에 의해, Si와 SiGe를 질화할 수 있으면 된다.
또한, 스텝1203b에서는, SiGe/Si 선택비 향상의 관점에서, 라디칼 조사가 바람직하지만, 플라스마 조사를 사용해도 상관없다.
또한, 스텝1203b에서는, C4F8과 NF3의 혼합 가스뿐만 아니라, C, F를 함유하는 가스에 의해, CFx 라디칼을 생성하면 된다. 질화층을 제거한 후에 SiGe층(503)의 에칭을 멈추게 하기 위하여, F:C 비례가 3:1 이하인 혼합 가스가 바람직하다. 즉, 제거 공정(스텝1203b)에 이용하는 불소 원소와 탄소 원소를 함유하는 가스로서는, 탄소 원소에 대한 불소 원소의 비율이 3 이하로 되는 가스를 이용하는 것이 좋다.
불소(F) 및 탄소(C)의 원소 비례가 3:1 이하인 혼합 가스는, 삼불화질소(NF3) 가스, 사불화탄소(CF4) 가스, 육불화황(SF6) 가스, 또는, 불소(F2) 가스 등의 불소(F) 및 탄소(C) 원소 비례가 3:1 이상인 불소(F) 원소 함유 가스와, 옥타플루오로시클로부탄(C4F8) 가스, 옥타플루오로시클로펜텐(C6F8) 가스, 디플루오로메탄(CH2F2) 가스, 또는, 메탄(CH4) 가스 등 불소(F) 및 탄소(C) 원소 비례가 3:1 이하인 탄소(C) 원소 함유 가스의 혼합 가스를 이용할 수 있다.
또한, 스텝1203a에서는 플라스마 조사, 스텝1203b에서는 라디칼 조사를 이용한 경우, 플라스마 조사, 라디칼 조사는 각각 다른 플라스마 에칭 장치의 챔버에서 실시해도 된다. 플라스마 에칭 장치(300)는, 플라스마 조사, 라디칼 조사를 동일 챔버(301)에서 실시 가능하기 때문에, 스루풋의 향상에 우위성이 있다.
실시예 2에 대하여 정리하면 이하로 말할 수 있다.
1) 실리콘(Si)층(502)과 실리콘 게르마늄(SiGe)층(503)이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층(503)을 각 실리콘(Si)층(502)에 대해서 선택적으로 등방성 에칭하는 플라스마 처리 방법에 있어서,
질소 원소 함유 가스를 이용한 플라스마에 의해 실리콘 게르마늄(SiGe)층(503)과 실리콘(Si)층(502)을 질화시키는 질화 공정(1203a)과,
불소 원소와 탄소 원소를 함유하는 가스의 혼합 가스를 이용한 플라스마에 의해 생성된 라디칼에 의해서 실리콘 게르마늄(SiGe)층(503)을 제거하는 제거 공정(1203b)을 갖고,
질화 공정(1203a)과 제거 공정(1203b)을 반복함에 의해 실리콘 게르마늄(SiGe)층(503)을 에칭한다.
2) 상기 탄소 원소에 대한 상기 불소 원소의 비율이 3 이하로 되는 가스를 상기 불소 원소와 탄소 원소를 함유하는 가스로서 이용한다.
3) 상기 불소 원소와 탄소 원소를 함유하는 가스는, 「삼불화질소(NF3) 가스, 사불화탄소(CF4) 가스, 육불화황(SF6) 가스 또는 불소(F2) 가스」와, 「옥타플루오로시클로부탄(C4F8) 가스, 옥타플루오로시클로펜텐(C6F8) 가스, 디플루오로메탄(CH2F2) 가스 또는 메탄(CH4) 가스」의 혼합 가스이다.
4) 상기 1)∼3)은, 실리콘(Si)층(502)과 실리콘 게르마늄(SiGe)층(503)이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층(503)을 각 실리콘(Si)층(502)에 대해서 선택적으로 등방성 에칭함에 의해 Gate All Around - Field-Effect Transistor(GAA-FET)를 형성하는 반도체 장치의 제조 방법에, 이용할 수 있다.
(실시예 3)
GAA-FET 가공에서는, 도 5a∼5f에 나타내는 공정과는 별개로, 도 13a∼13b에 나타내는 바와 같이, 폭 w가 40㎚ 이상인 Si층(1302)과 SiGe층(1303)의 Si/SiGe 적층 구조의 SiGe층(1303)을 전부 제거하는 공정에 따른 플라스마 처리 방법이 필요하다. 도 13a∼13b에 있어서, 1301은 마스크층이며, 예를 들면, Si, SiGe에 대해서 높은 에칭 선택비가 얻어지는 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN) 등의 재료를 이용할 수 있다. 이 SiGe층(1303)의 전부를 제거하는 공정에서는, SiGe층(1303)의 에칭량이 도 5f에 나타내는 공정보다 크기 때문에, 고속의 에칭 속도가 요구된다. 실시예 3에서는, 고속의 SiGe층(1303)의 에칭 방법으로서, 스텝603a와 같은 산화 스텝을 사용하지 않고, 옥타플루오로시클로부탄(C4F8) 가스와 삼불화질소(NF3) 가스의 혼합 가스를 이용한 플라스마 에칭만에 의해 실시했다. 실시예 3의 SiGe 선택성 에칭 방법을, 플로차트로서 도 14에 나타낸다.
실시예 3의 스텝1401∼1402는, 실시예 1의 스텝601∼602와 마찬가지이다.
실시예 3과 실시예 1의 다른 점은, 도 14의 스텝1403에 있어서, 산화 스텝을 사용하지 않고, C4F8 가스와 NF3 가스의 혼합 가스를 이용한 플라스마 에칭만에 의해 실시한 점이다. 도 11의 에칭 속도의 NF3 혼합비 의존성에 나타내는 바와 같이, SiGe의 에칭의 스톱(에칭 스톱)을 방지하기 위하여, 스텝1403에서는, NF3/(C4F8+NF3) 혼합비 57% 이상의 혼합 가스를 이용하는 것이 바람직하다. 즉, 혼합 가스의 유량에 대한 삼불화질소(NF3) 가스의 유량비는, 57% 이상이다. NF3/(C4F8+NF3) 혼합비 57% 이상의 경우, C4F8과 NF3의 혼합 가스에서의 F:C 비례가 3:1 이상으로 되고, 플라스마 중의 CFx 라디칼은 주로 퇴적하기 어려운 삼불화탄소(CF3)이기 때문에, CFx 라디칼의 퇴적에 의한 에칭 스톱이 발생하지 않는다.
실시예 3은, 최대 수100㎚/min의 SiGe 에칭 속도가 얻어지기 때문에, 도 13a∼b에 나타내는 SiGe 전부 제거 공정에 적용하면, 스루풋에 우위성이 있다.
실시예 3에 대하여 정리하면 이하로 말할 수 있다.
1) 실리콘(Si)층(1302)에 대해서 실리콘 게르마늄(SiGe)층(1303)을 선택적으로 플라스마 에칭하는 플라스마 처리 방법에 있어서,
옥타플루오로시클로부탄(C4F8) 가스와 삼불화질소(NF3) 가스의 혼합 가스를 이용해서 실리콘 게르마늄(SiGe)층(1303)을 플라스마 에칭한다.
2) 혼합 가스의 유량에 대한 삼불화질소(NF3) 가스의 유량비는, 57% 이상이다.
3) 상기 1)∼2)는, 실리콘(Si)층(502)과 실리콘 게르마늄(SiGe)층(503)이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층(503)을 각 실리콘(Si)층(502)에 대해서 선택적으로 등방성 에칭함에 의해 Gate All Around - Field-Effect Transistor(GAA-FET)를 형성하는 반도체 장치의 제조 방법에, 이용할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 의거해서 구체적으로 설명했지만, 본 발명은, 상기 실시형태 및 실시예로 한정되는 것은 아니며, 각종 변경 가능한 것은 물론이다.
101, 201, 501, 1301 : 마스크 102, 202, 502, 1302 : Si층
103, 203, 503, 1303 : SiGe층 204, 508 : SiGe층의 에칭량
300 : 플라스마 에칭 장치 301 : 진공 챔버
302 : 기판 재치대 310 : 다공판
312 : 유전체창 313 : 감압실 하부 영역
314 : 감압실 상부 영역 320 : 마그네트론
330 : 가스 공급 노즐 340 : 제어부
400 : 가스 공급부
411, 421, 431 : 매스 플로 컨트롤러(MFC) 412, 422, 432 : 밸브
504 : 산소 플라스마 505 : SiOx층
506 : SiGeOx층 507 : CFx 라디칼

Claims (10)

  1. 실리콘(Si)층과 실리콘 게르마늄(SiGe)층이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층을 각 실리콘(Si)층에 대해서 선택적으로 등방성 에칭하는 플라스마 처리 방법에 있어서,
    산소 원소 함유 가스를 이용한 플라스마에 의해 상기 실리콘 게르마늄(SiGe)층과 상기 실리콘(Si)층을 산화시키는 산화 공정과,
    불소 원소와 탄소 원소를 함유하는 가스를 이용한 플라스마에 의해 생성된 라디칼에 의해서 상기 실리콘 게르마늄(SiGe)층을 제거하는 제거 공정을 갖고,
    상기 산화 공정과 상기 제거 공정을 반복함에 의해 상기 실리콘 게르마늄(SiGe)층을 에칭하는 것을 특징으로 하는 플라스마 처리 방법.
  2. 제1항에 있어서,
    상기 탄소 원소에 대한 상기 불소 원소의 비율이 3 이하로 되는 가스를 상기 불소 원소와 탄소 원소를 함유하는 가스로서 이용하는 것을 특징으로 하는 플라스마 처리 방법.
  3. 실리콘(Si)층과 실리콘 게르마늄(SiGe)층이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층을 각 실리콘(Si)층에 대해서 선택적으로 등방성 에칭하는 플라스마 처리 방법에 있어서,
    질소 원소 함유 가스를 이용한 플라스마에 의해 상기 실리콘 게르마늄(SiGe)층과 상기 실리콘(Si)층을 질화시키는 질화 공정과,
    불소 원소와 탄소 원소를 함유하는 가스의 혼합 가스를 이용한 플라스마에 의해 생성된 라디칼에 의해서 상기 실리콘 게르마늄(SiGe)층을 제거하는 제거 공정을 갖고,
    상기 질화 공정과 상기 제거 공정을 반복함에 의해 상기 실리콘 게르마늄(SiGe)층을 에칭하는 것을 특징으로 하는 플라스마 처리 방법.
  4. 제3항에 있어서,
    상기 탄소 원소에 대한 상기 불소 원소의 비율이 3 이하로 되는 가스를 상기 불소 원소와 탄소 원소를 함유하는 가스로서 이용하는 것을 특징으로 하는 플라스마 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 불소 원소와 탄소 원소를 함유하는 가스는, 삼불화질소(NF3) 가스, 사불화탄소(CF4) 가스, 육불화황(SF6) 가스 또는 불소(F2) 가스와,
    옥타플루오로시클로부탄(C4F8) 가스, 옥타플루오로시클로펜텐(C6F8) 가스, 디플루오로메탄(CH2F2) 가스 또는 메탄(CH4) 가스와의 혼합 가스인 것을 특징으로 하는 플라스마 처리 방법.
  6. 실리콘(Si)층에 대해서 실리콘 게르마늄(SiGe)층을 선택적으로 플라스마 에칭하는 플라스마 처리 방법에 있어서,
    옥타플루오로시클로부탄(C4F8) 가스와 삼불화질소(NF3) 가스의 혼합 가스를 이용해서 상기 실리콘 게르마늄(SiGe)층을 플라스마 에칭하는 것을 특징으로 하는 플라스마 처리 방법.
  7. 제6항에 있어서,
    상기 혼합 가스의 유량에 대한 상기 삼불화질소(NF3) 가스의 유량비는, 57% 이상인 것을 특징으로 하는 플라스마 처리 방법.
  8. 실리콘(Si)층과 실리콘 게르마늄(SiGe)층이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층을 각 실리콘(Si)층에 대해서 선택적으로 등방성 에칭함에 의해 GAA-FET(Gate All Around - Field-Effect Transistor)를 형성하는 반도체 장치의 제조 방법에 있어서,
    산소 원소 함유 가스를 이용한 플라스마에 의해 상기 실리콘 게르마늄(SiGe)층과 상기 실리콘(Si)층을 산화시키는 산화 공정과,
    불소 원소와 탄소 원소를 함유하는 가스를 이용한 플라스마에 의해 생성된 라디칼에 의해서 상기 실리콘 게르마늄(SiGe)층을 제거하는 제거 공정을 갖고,
    상기 산화 공정과 상기 제거 공정을 반복함에 의해 상기 실리콘 게르마늄(SiGe)층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 실리콘(Si)층과 실리콘 게르마늄(SiGe)층이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층을 각 실리콘(Si)층에 대해서 선택적으로 등방성 에칭함에 의해 GAA-FET(Gate All Around - Field-Effect Transistor)를 형성하는 반도체 장치의 제조 방법에 있어서,
    질소 원소 함유 가스를 이용한 플라스마에 의해 상기 실리콘 게르마늄(SiGe)층과 상기 실리콘(Si)층을 질화시키는 질화 공정과,
    불소 원소와 탄소 원소를 함유하는 가스의 혼합 가스를 이용한 플라스마에 의해 생성된 라디칼에 의해서 상기 실리콘 게르마늄(SiGe)층을 제거하는 제거 공정을 갖고,
    상기 질화 공정과 상기 제거 공정을 반복함에 의해 상기 실리콘 게르마늄(SiGe)층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 실리콘(Si)층과 실리콘 게르마늄(SiGe)층이 번갈아 적층된 적층 구조의 각 실리콘 게르마늄(SiGe)층을 각 실리콘(Si)층에 대해서 선택적으로 등방성 에칭함에 의해 GAA-FET(Gate All Around - Field-Effect Transistor)를 형성하는 반도체 장치의 제조 방법에 있어서,
    옥타플루오로시클로부탄(C4F8) 가스와 삼불화질소(NF3) 가스의 혼합 가스를 이용해서 상기 실리콘 게르마늄(SiGe)층을 플라스마 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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