CN115707347A - 等离子体处理方法及半导体装置的制造方法 - Google Patents

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Abstract

提供一种等离子体处理技术，其在Si层及SiGe层交替地重复层叠而成的层叠结构中，对各SiGe层的蚀刻量不依赖于层叠结构的深度的SiGe进行各向同性干式蚀刻。在将Si层及SiGe层交替地重复层叠而成的结构的各SiGe层相对于各Si层选择性地进行各向同性蚀刻的等离子体处理方法中，反复进行使用了含氧(O)元素气体的等离子体氧化和含氟(F)元素及碳(C)元素气体的等离子体蚀刻。

Description

等离子体处理方法及半导体装置的制造方法
技术领域
本发明是涉及等离子体处理方法及GAA－FET(全栅极场效应晶体管)的制造方法，特别是涉及在Si(硅)与SiGe(硅锗)的层叠膜中应用于SiGe层的选择性蚀刻技术而有效的等离子体处理方法及形成GAA－FET的半导体装置的制造方法。
背景技术
近年来，作为低功耗且高速地动作的逻辑电路，期待GAA－FET(全栅极场效应晶体管)。GAA－FET通过将沟道作为纳米线而将栅极电极配置在其周围，从而抑制随着微细化而显现的亚阈值泄漏电流。在GAA－FET制造中，在图1所示那样的Si(硅)/SiGe(硅锗)层叠结构中，要求相对于各Si层102将各SiGe层103选择性地进行各向同性蚀刻。在Si/SiGe层叠结构中，在使用氧化硅膜(SiO2)、氮化硅膜(SiN)等的掩模101之下重复层叠SiGe层103和Si层102，预先形成有规定深度的槽104。SiGe层103和Si层102各自的膜厚例如为20nm以下。谋求以相同的蚀刻量对该层叠结构的各SiGe层103进行加工。在下一代GAA－FET中，为了提高集成度，期望SiGe/Si层叠数增大至三层以上。
作为相对于Si层102以高选择性对SiGe层103进行蚀刻的方法，已知有使用了三氟化氮(NF3)、四氟化碳(CF4)、氯(Cl2)等卤素系气体的等离子体蚀刻技术。Si－Ge(键能：297kJ/mol)的键能比Si－Si(键能：310kJ/mol)小，因此SiGe通过卤素等离子体照射而被选择性地蚀刻。
在专利文献1中公开了利用使用了氟化物气体的微波等离子体进行蚀刻的方法。具体而言，公开了如下方法：在对包含SiGe层和形成于SiGe层上的Si层的异质结构体进行蚀刻的方法中，仅使用氟化物气体作为反应气体，将其流量设为10～800sccm，将处理压力设为266Pa以下，将微波功率设为150～400W，将处理温度设为5～25oC，对SiGe层选择性地进行各向同性蚀刻。
另外，在专利文献2中公开了如下方法：在对Si层与SiGe层交替地反复层叠而成的结构的SiGe层选择性地进行各向同性蚀刻的方法中，利用脉冲调制后的等离子体。具体而言，在使用三氟化氮(NF3)气体作为蚀刻气体且使脉冲调制的占空比为50％以下的条件下，相对于Si层将SiGe层选择性地进行各向同性蚀刻。
在先技术文献
专利文献
专利文献1：日本特开2007－214390号公报
专利文献2：日本特开2015－76459号公报
发明内容
发明要解决的课题
在将专利文献1、2所示的现有技术应用于图1所示的Si/SiGe层叠结构时，将目标和实际的加工形状分别示于图2A、2B。如图2A所示，在目标形状中，谋求相对于Si层202使各SiGe层203的蚀刻量204相同。SiGe层203的蚀刻量204为5～20nm。但是，在实际的加工形状中，如图2B所示，各SiGe层203的蚀刻量204在层叠结构的深度方向上减少(204a＞204b＞204c)。认为该深度依赖性是由于蚀刻剂在深度方向上减少。该倾向在在下一代GAA－FET中由于层叠数增大而变得更显著，存在各SiGe层203的电特性不一致的问题。因此，需要使各SiGe层203的蚀刻量204在层叠结构的深度方向(或槽的深度方向)上均匀地一致的SiGe选择性蚀刻技术。
本发明的目的在于，为了解决各SiGe层的蚀刻量204在层叠结构的深度方向上不均匀地一致这样的课题，提供一种对蚀刻量不依赖于层叠结构的深度的SiGe进行各向同性干式蚀刻的等离子体处理技术。
用于解决课题的方案
若简单说明本发明中的代表性的方案的概要，则如下述那样。
提供一种等离子体处理技术，所述等离子体处理技术将Si层及SiGe层交替地重复层叠而成的层叠结构的各SiGe层相对于各Si层选择性地进行各向同性蚀刻，其中，在所述等离子体处理技术中，反复进行使用了含氧(O)元素气体的等离子体氧化和使用了含氟(F)元素及碳(C)元素气体的等离子体蚀刻。
根据本说明书的描述及附图其他课题和新颖的特征将变得清楚。
发明效果
根据上述等离子体处理技术，在用于GAA－FET加工的SiGe选择性蚀刻中，能够使Si/SiGe层叠结构的各SiGe层的蚀刻量在层叠结构的深度方向上均匀或相同。
附图说明
图1是GAA－FET制造中使用的Si/SiGe层叠结构的剖视图。
图2A是SiGe各向同性蚀刻中Si/SiGe层叠结构的目标形状。
图2B是SiGe各向同性蚀刻中Si/SiGe层叠结构的实际的加工形状。
图3是示出执行实施例1的处理的等离子体蚀刻装置的概要结构的简要剖视图。
图4是示出执行实施例1的处理的等离子体蚀刻装置的气体供给系统的概要结构的框图。
图5A是示出实施例1的工艺流程的Si/SiGe层叠结构的剖视图。
图5B是示出实施例1的工艺流程的Si/SiGe层叠结构的剖视图。
图5C是示出实施例1的工艺流程的Si/SiGe层叠结构的剖视图。
图5D是示出实施例1的工艺流程的Si/SiGe层叠结构的剖视图。
图5E是示出实施例1的工艺流程的Si/SiGe层叠结构的剖视图。
图5F是示出实施例1的工艺流程的Si/SiGe层叠结构的剖视图。
图6是实施例1的SiGe各向同性蚀刻方法的流程图。
图7是实施例1的Si表面氧化膜厚度的等离子体氧化时间依赖性。
图8是实施例1的SiGe蚀刻量的循环数依赖性。
图9A是实施例1的SiGe蚀刻速度的等离子体照射氧化时间依赖性。
图9B是实施例1的SiGe蚀刻速度的自由基照射氧化时间依赖性。
图10A是实施例1的SiGe蚀刻速度的CFx等离子体照射时间依赖性。
图10B是实施例1的SiGe蚀刻速度的CFx自由基照射时间依赖性。
图11是SiGe、Si的蚀刻速度对C4F8/NF3混合气体中的NF3的含有率的依赖性。
图12是实施例2的SiGe各向同性蚀刻方法的流程图。
图13A是示出实施例3的工艺流程的Si/SiGe层叠结构的剖视图。
图13B是示出实施例3的工艺流程的Si/SiGe层叠结构的剖视图。
图14是实施例3的SiGe各向同性蚀刻方法的流程图。
具体实施方式
以下，使用附图对实施例进行说明。但是，在以下的说明中，有时对相同的构成要素标注相同的附图标记并省略重复的说明。需要说明的是，为了使说明更明确，附图有时与实际的方案相比示意性地表示，但只不过为一例，并不限定本发明的解释。
实施例1
使用图3及图4对本实施例中使用的等离子体蚀刻装置300的结构进行说明。
等离子体蚀刻装置300具备使内部成为真空状态的真空腔室301。该真空腔室301具备在内部载置被处理基板30的基板载置台302。另外，在真空腔室301中安装有连通的排气管303、真空阀304、真空泵305。
在基板载置台302的内部组装有加热器306、制冷剂流路308。加热器306与加热用的电源307连接。制冷剂流路308与制冷剂供给部309连接。
在真空腔室301的内部安装有形成有多个小孔311的多孔板310、电介质窗312。在多孔板310的下部形成有减压室下部区域313，在多孔板310与电介质窗312之间形成有减压室上部区域314。电介质窗312与真空腔室301之间被真空密封，通过真空泵305，真空腔室301的内部的减压室下部区域313和减压室上部区域314被真空排气。
320是产生频率为2.45GHz的微波的磁控管，321是波导管，323是导入微波的空腔部。空腔部323的上表面被电磁线圈325覆盖，空腔部323的侧面、减压室下部区域313的侧面及减压室上部区域314的侧面被电磁线圈324包围周围。
在减压室上部区域314连接有气体供给喷嘴330，从图4中示出其详细结构的气体供给部400向减压室上部区域314供给调整了流量的处理气体。
真空阀304、真空泵305、加热用的电源307、制冷剂供给部309、磁控管320、电磁线圈324、电磁线圈325及气体供给部400的各动作基于预先设定的程序由控制部340进行控制。
气体供给部400具有图4所示的结构。即，从第一气体供给源通过配管410供给的第一气体由质量流量控制器(MFC)411调整流量，通过阀412的开闭而使气流导通/截止并通过配管413、414、401从气体供给喷嘴330向减压室上部区域314供给。
同样地，从第二气体供给源通过配管420供给的第二气体由质量流量控制器(MFC)421调整流量，通过阀422的开闭使气流导通/截止并通过配管423、414、401从气体供给喷嘴330向减压室上部区域314供给。配管414和401与第一气体共有。
而且，从第三气体供给源通过配管430供给的第三气体由质量流量控制器(MFC)431调整流量，通过阀432的开闭使气流导通/截止并通过配管433，进而通过与第一气体及第二气体共用的配管401从气体供给喷嘴330向减压室上部区域314供给。
在此，MFC411、421及431分别与控制部340连接，在各自中流动的气体的流量由控制部340控制。而且，阀412、422、432也分别与控制部340连接，阀412、422、432的开闭由控制部340控制，从而控制在各自中流动的气体的气流的导通/截止。
在以上的结构中，通过控制部340的控制，在打开了真空阀304的状态下使真空泵305工作，在将真空腔室301的内部的减压室下部区域313、减压室上部区域314排气为真空的状态下，经由气体供给喷嘴330从气体供给部400供给气体，将减压室下部区域313和减压室上部区域314设定为所期望的压力。
在该状态下，通过控制部340控制电磁线圈324和325，在真空腔室301的减压室上部区域314的内部形成所期望强度的磁场。接着，通过控制部340控制磁控管320产生微波，通过波导管321向减压室上部区域314和减压室下部区域313供给微波。
在此，由电磁线圈324和325形成的磁场被设定为，使向减压室下部区域313和减压室上部区域314供给的2.45GHz的微波成为满足ECR(E lectron Cyclotron Resonance)条件的强度。在形成有所期望强度的磁场的区域产生高密度的等离子体。
在减压室上部区域314产生等离子体的情况下，形成于多孔板310的小孔311以在减压室上部区域314产生的高密度的等离子体无法通过的程度的孔径形成。因此，在减压室上部区域314产生的高密度的等离子体中的离子和一部分的自由基无法到达处理基板30。仅一部分的自由基也向减压室下部区域313的侧移动，能够到达处理基板30。在减压室上部区域314产生等离子体的处理仅一部分的自由基到达处理基板30，因此在本说明书中记载为自由基照射。
另一方面，在减压室下部区域313产生等离子体的情况下，所产生的高密度的等离子体的离子和自由基能够到达处理基板30。在减压室下部区域313产生等离子体的处理在本说明书中记载为等离子体照射。
在本实施例中，使用具有上述说明的结构的等离子体蚀刻装置300进行以下说明的蚀刻处理。
在实施例1中，是反复进行使用了氧(O2)气的等离子体照射(也称为等离子体氧化)和使用了八氟环丁烷(C4F8)和三氟化氮(NF3)的混合气体的氟碳自由基(fluorocarbonradical)(也称为CFx自由基)的自由基照射(也称为CFx自由基照射或等离子体蚀刻)来实施SiGe的选择性蚀刻的等离子体处理方法。图5A～5F是示出实施例1的SiGe选择性蚀刻方法的Si/SiGe层叠结构的剖视图。实施例1的等离子体处理方法的工艺流程如图6所示。
如上所说明的那样，作为低功耗并且高速动作的逻辑电路，期待GAA－FET(全栅极场效应晶体管)。GAA－FET通过将由Si层构成的沟道区域作为纳米线而将栅极电极配置在其周围，从而抑制随着微细化而显现的亚阈值泄漏电流。在GAA－FET的制造中，在图5A～5F所示的Si(硅)层502与SiGe(硅锗)层503的层叠结构(称为Si/SiGe层叠结构)中，相对于各Si层502将各SiGe层503选择性地进行各向同性蚀刻。在图5A～5F中，最下位的Si层502表示半导体基板的硅层，最下位以外的多个Si层502中的每一个能够构成GAA－FET的沟道区域。Si/SiGe层叠结构在使用了氧化硅膜(SiO2)、氮化硅膜(SiN)等的掩模501之下重复层叠SiGe层503和Si层502，形成预先规定深度的槽504。SiGe层503与Si层502各自的膜厚例如为20nm以下。以相同的蚀刻量对该Si/SiGe层叠结构的各SiGe层503进行加工。在下一代GAA－FET中，为了提高集成度，SiGe/Si层叠数为三层以上。
以下，使用图5A～5F及图6对SiGe层503的选择性蚀刻方法所涉及的等离子体处理方法进行说明。
首先，将实施例1中蚀刻的薄膜结构示于图5A(与图6的步骤601对应)。是在蚀刻用的掩模501之下交替地层叠有Si层502和SiGe层503的结构。掩模501使用相对于Si、SiGe能够得到较高的蚀刻选择比的氧化硅膜(SiO2)、氮化硅膜(SiN)等材料，掩模501被预先图案化为所期望的图案。各Si层502和各SiGe层503分别由通过外延生长法形成的结晶Si和结晶SiGe构成的层。在该例子中，Si层502和SiGe层503的总层叠数为2以上。
需要说明的是，实施例1中蚀刻的结构并不限定于图5A所示的薄膜结构，只要至少具有包含Si、Ge(锗)、SiGe合金中的2种以上的层叠结构即可。
接着，在步骤602中，将掩模501用作等离子体蚀刻的掩模，如图5B所示，通过等离子体蚀刻在Si/SiGe层叠结构中形成规定深度的槽510。
接着，在步骤603中，如图5C～5D所示，反复实施使Si/SiGe层叠结构的侧壁表面氧化而形成表面氧化层的氧化工序即步骤603a和去除该表面氧化层的去除工序即步骤603b。
在步骤603a(氧化工序)中，如图5C所示，利用使用了氧(O2)气等含氧元素气体的氧等离子体504将Si/SiGe层叠结构的侧壁表面氧化，在Si/SiGe层叠结构的侧壁表面形成氧化硅层(以下称为SiOx层)505、硅锗氧化层(以下称为SiGeOx层)506。即，在步骤603a中，通过基于氧等离子体504的等离子体氧化，在Si层502的表面形成SiOx层505作为表面氧化层，在SiGe层503的表面形成SiGeOx层506作为表面氧化层。氧等离子体504在减压室下部区域313产生。图7示出Si的表面氧化膜(SiOx层505)的厚度的氧化时间依赖性。Si表面氧化膜随着氧化时间的增加而变厚。其厚度具有随着氧化时间的增加而变得饱和的倾向。SiGe具有与Si几乎相同的晶体结构，因此与图7同样地，SiGe氧化膜(SiGeOx层506)的厚度也具有随着氧化时间的增加而变得饱和的倾向。在步骤603a中，由于使用SiGeOx层506的厚度饱和的氧化时间，因此在各SiGe层503中，在SiGe层503的表面形成相同厚度的SiGeOx层506。
在步骤603b(去除工序)中，如图5D所示，通过使用八氟环丁烷(C4F8)与三氟化氮(NF3)的混合气体的自由基照射，去除SiGeOx层506。等离子体在减压室上部区域314产生。即，在步骤603b(去除工序)中，基于由使用了含有氟元素和碳元素的气体(八氟环丁烷(C4F8)与三氟化氮(NF3)的混合气体)的等离子体生成的自由基来去除SiGeOx层506，从而去除SiGe层503。在使用了C4F8和NF3的混合气体的自由基照射中，到达处理基板30的蚀刻剂是CFx自由基507(即，对处理基板30进行CFx自由基照射)。SiGeOx层506与CFx自由基反应，通过生成四氟化硅(SiF4)、四氟化锗(GeF4)、一氧化碳(CO)而被去除。Si－O键(键能：779.6kJ/mol)的键能比Ge－O键(键能：657.5kJ/mol)高，因此SiOx层505难以与CFx自由基反应，故残留。另外，在去除SiGeOx层506而使SiGe层503表面的SiGe露出时，CFx自由基堆积于SiGe的表面。CFx自由基的堆积的结果是，SiGe层503的蚀刻停止。即，SiGe层503的蚀刻停止(在此，称为蚀刻停止)。步骤603b的处理时间使用了去除SiGeOx层506而使SiGe露出的处理时间。由于形成于在步骤603a中形成的各SiGe层503的表面(侧面)的SiGeOx层506的厚度相同，因此步骤603b中的各SiGe层503的蚀刻量相同。即，各SiGe层503的蚀刻量能够在层叠结构的深度方向(或槽510的深度方向)上均匀。
如图5E所示，当重复步骤603a～603b时，通过SiGeOx层506的形成和去除来进行SiGe层503的蚀刻。Si层502由于SiOx层505未被蚀刻而残留在Si层502的表面(侧面)。由于在步骤603a～603b中采用了SiGe蚀刻量饱和的条件，因此各SiGe层503的蚀刻量508能够在层叠结构的深度方向(或槽510的深度方向)上均匀地一致。图8示出SiGe蚀刻量与重复的循环数的依赖性。随着循环数的增加，SiGe蚀刻量成比例地增大。在此，循环数是指将步骤603a～603b分别实施一次的情况作为一个循环，这一个循环的重复次数。
在最后的步骤604中，去除残留于Si层502的表面的SiOx层505。作为SiOx层505的去除方法，已知有湿式处理、干式蚀刻，能够使用湿式处理或干式蚀刻来去除SiOx层505。SiOx层505的厚度例如为几埃左右。
以下，对在步骤603a～603b中使用的等离子体处理条件进行说明。
在步骤603a中，使用在减压室下部区域313产生的氧等离子体照射。图9A～9B分别是SiGe的蚀刻速度的等离子体照射氧化时间依赖性和自由基照射氧化时间依赖性。在图9A～9B中，SiGe的蚀刻量由实线表示，Si的蚀刻量由虚线表示。在使用等离子体照射的氧化的情况下，如图9A所示，SiGe的蚀刻量随着氧化时间的增加而增加，而且大致恒定。认为这是因为SiGe氧化膜的厚度变得饱和。另一方面，在使用了氧(O)自由基的自由基照射的氧化的情况下，如图9B所示，SiGe的蚀刻量比等离子体照射的情况(参照图9A)低，另外，SiGe氧化膜的厚度达到饱和为止的氧化时间比等离子体照射的情况(参照图9A)长。这是因为，在图9B的自由基照射的情况下，到达处理基板30的氧(O)自由基的自由基密度比图9A的等离子体照射的情况少。即，在步骤603a中，也可以使用自由基照射，但从提高生产量的观点出发，优选使用等离子体照射的氧化。
需要说明的是，在步骤603a中，不仅利用氧，还能利用含有氧的气体，只要能够将Si和SiGe氧化即可。
在步骤603b中，使用了等离子体在减压室上部区域314产生的自由基照射。图10A～10B分别是SiGe蚀刻速度的CFx等离子体照射时间依赖性和CFx自由基照射氧化时间依赖性。在图10A～10B中，SiGe的蚀刻量由实线表示，Si的蚀刻量由虚线表示。在使用了CFx等离子体的等离子体照射的情况下，如图10A所示，SiGe蚀刻量随着照射时间的增加而增加。但是，Si同时被蚀刻，SiGe与Si的选择比降低。这是因为，在CFx等离子体照射中，等离子体中的离子到达处理基板30，促进了CFx自由基与SiOx层505的反应。另一方面，在使用了CFx自由基的自由基照射的情况下，如图10B所示，SiGe蚀刻量随着照射时间的增加而增加，而且饱和。Si几乎未被蚀刻。即，在步骤603b中，即使使用等离子体照射，也能够进行SiGe的选择性蚀刻，但从提高选择比的观点出发，在步骤603b中，期望使用CFx自由基的自由基照射。
需要说明的是，在步骤603b中，使用了NF3/(C4F8+NF3)混合比57％以下的C4F8与NF3的混合气体。在NF3/(C4F8+NF3)混合比为57％以上的情况下，混合气体中的氟(F):碳(C)比例为3:1以上，等离子体中的CFx自由基主要为三氟化碳(CF3)和氟(F)。CF3不堆积于SiGe表面，因此不会引起去除SiGeOx层506之后的蚀刻停止。在NF3/(C4F8+NF3)混合比为57％以下的情况下，混合气体中的F:C比例为3:1以下，在等离子体中的CFx自由基中存在二氟化碳(CF2)等容易堆积的粒子。在去除SiGeOx层506之后，由于CF2的表面堆积而引起蚀刻停止。图11示出SiGe与Si的蚀刻速度的NF3/(C4F8+NF3)气体混合比依赖性。在NF3/(C4F8+NF3)混合比为57％以下的情况下，发生蚀刻的停止。
需要说明的是，在步骤603b中，不仅利用C4F8与NF3的混合气体，还能利用含有C、F的气体，只要生成CFx自由基即可。为了在去除SiGeOx层506之后使蚀刻停止，期望F:C比例为3:1以下的混合气体。即，作为去除工序(步骤603b)中利用的含有氟元素和碳元素的气体，可以使用氟元素相对于碳元素的比率为3以下的气体。
氟(F)及碳(C)的元素比例为3:1以下的混合气体可以使用三氟化氮(NF3)气体、四氟化碳(CF4)气体、六氟化硫(SF6)气体、或氟(F2)气等氟(F)及碳(C)元素比例为3:1以上的含氟(F)元素气体与八氟环丁烷(C4F8)气体、八氟环戊烯(C6F8)气体、二氟甲烷(CH2F2)气体、或甲烷(CH4)气体等氟(F)及碳(C)元素比例为3:1以下的含碳(C)元素气体的混合气体。
需要说明的是，在步骤603a中使用等离子体照射、在步骤604a中使用自由基照射的情况下，等离子体照射、自由基照射也可以分别在不同的等离子体蚀刻装置的腔室中实施。等离子体蚀刻装置300能够在同一腔室301中实施等离子体照射、自由基照射，因此在生产量的提高方面具有优越性。
以下可以说是对实施例1的总结。
1)将硅(Si)层502与硅锗(SiGe)层503交替地层叠而成的层叠结构的各硅锗(SiGe)层503相对于各硅(Si)层502选择性地进行各向同性蚀刻的等离子体处理方法包括：
氧化工序(603a)，在该氧化工序(603a)中，利用使用了含氧元素气体的等离子体使硅锗(SiGe)层503和硅(Si)层502氧化；以及
去除工序(603b)，在该去除工序(603b)中，利用自由基来去除硅锗(SiGe)层503，所述自由基由使用了含有氟元素和碳元素的气体的等离子体生成，
通过反复所述氧化工序(603a)和所述去除工序(603b)来对硅锗(SiGe)层503进行蚀刻。
2)使用所述氟元素相对于所述碳元素的比率为3以下的气体作为所述含有氟元素和碳元素的气体。
3)所述含有氟元素和碳元素的气体是“三氟化氮(NF3)气体、四氟化碳(CF4)气体、六氟化硫(SF6)气体或氟(F2)气体”与“八氟环丁烷(C4F8)气体、八氟环戊烯(C6F8)气体、二氟甲烷(CH2F2)气体或甲烷(CH4)气体”的混合气体。
4)上述1)～3)能够利用于通过将硅(Si)层502与硅锗(SiGe)层503交替地层叠而成的层叠结构的各硅锗(SiGe)层503相对于各硅(Si)层502选择性地进行各向同性蚀刻来形成全栅极场效应晶体管(GAA－FET)的半导体装置的制造方法。
实施例2
在掩模501由SiO2形成的情况下，在实施例1中，有可能通过步骤604在去除SiOx层505的同时去除掩模501。针对该课题，在实施例2中，在掩模501由SiO2形成的结构中，不仅是氧化，而是反复实施Si/SiGe层叠结构的表面氮化和表面氮化层的去除。将实施例2的SiGe选择性蚀刻方法所涉及的等离子体处理方法作为流程图示于图12。
使用实施例2处理的Si/SiGe层叠结构与实施例1相同。实施例2的步骤1201～1202与实施例1的步骤601～602相同。
实施例2与实施例1的不同点在于，在图12的步骤1203中，反复实施：作为氮化工序的步骤1203a，在该作为氮化工序的步骤1203a中，利用使用了氮(N2)气等含氮元素气体的等离子体照射使Si/SiGe层叠结构的侧壁表面的Si层表面与SiGe层表面氮化(等离子体氮化)，从而形成表面氮化物(SiNx、SiGeNx)；作为去除工序的步骤1203b，在该作为去除工序的步骤1203b中，利用使用了八氟环丁烷(C4F8)气体与三氟化氮(NF3)气体的混合气体等含有氟元素和碳元素的气体的混合气体的自由基照射，来去除形成于SiGe层的表面的表面氮化物SiGeNx。在步骤1203a中形成的氮化膜(SiNx、SiGeNx)与在步骤603a中形成的氧化膜同样地其膜厚随着照射时间而饱和。在步骤1203b中，与步骤603b同样地，在去除了形成于SiGe层503的表面的表面氮化膜(SiGeNx)之后，CFx自由基堆积于SiGe的表面。通过CFx自由基的堆积而发生蚀刻的停止。
在步骤1204中，去除的对象不是氧化膜，而是形成于Si层502的表面的表面氮化膜(SiNx)。通过利用氮化膜(SiNx)的选择性蚀刻工序，能够防止由SiO2形成的掩模501的损失(消失)。
需要说明的是，在步骤1203a中，从提高生产量的观点出发，优选等离子体照射，但也可以使用自由基照射。
另外，在步骤1203a中，不仅利用N2，还能够利用含有N元素的气体，只要能够将Si和SiGe氮化即可。
另外，在步骤1203b中，从提高SiGe/Si选择比的观点出发，优选自由基照射，但也可以使用等离子体照射。
另外，在步骤1203b中，不仅利用C4F8与NF3的混合气体，还能够利用含有C、F的气体，只要生成CFx自由基即可。为了在去除氮化层之后使SiGe层503的蚀刻停止，因此期望F:C比例为3:1以下的混合气体。即，作为去除工序(步骤1203b)中利用的含有氟元素和碳元素的气体，可以使用氟元素相对于碳元素的比率为3以下的气体。
氟(F)及碳(C)的元素比例为3:1以下的混合气体可以使用三氟化氮(NF3)气体、四氟化碳(CF4)气体、六氟化硫(SF6)气体或氟(F2)气等氟(F)及碳(C)元素比例为3:1以上的含氟(F)元素气体与八氟环丁烷(C4F8)气体、八氟环戊烯(C6F8)气体、二氟甲烷(CH2F2)气体、或甲烷(CH4)气体等氟(F)及碳(C)元素比例为3:1以下的含碳(C)元素气体的混合气体。
另外，在步骤1203a中使用等离子体照射、在步骤1203b中使用自由基照射的情况下，也可以分别在不同的等离子体蚀刻装置的腔室中实施等离子体照射、自由基照射。等离子体蚀刻装置300能够在同一腔室301中实施等离子体照射、自由基照射，因此在生产量的提高方面具有优越性。
以下可以说是对实施例2的总结。
1)将硅(Si)层502与硅锗(SiGe)层503交替地层叠而成的层叠结构的各硅锗(SiGe)层503相对于各硅(Si)层502选择性地进行各向同性蚀刻的等离子体处理方法包括：
氮化工序(1203a)，在该氮化工序(1203a)中，利用使用了含氮元素气体的等离子体使硅锗(SiGe)层503和硅(Si)层502氮化；以及
去除工序(1203b)，在该去除工序(1203b)中，利用自由基来去除硅锗(SiGe)层503，所述自由基由使用了含有氟元素和碳元素的气体的混合气体的等离子体生成，
通过反复进行氮化工序(1203a)和去除工序(1203b)来对硅锗(SiGe)层503进行蚀刻。
2)使用所述氟元素相对于所述碳元素的比率为3以下的气体作为所述含有氟元素和碳元素的气体。
3)所述含有氟元素和碳元素的气体是“三氟化氮(NF3)气体、四氟化碳(CF4)气体、六氟化硫(SF6)气体或氟(F2)气体”与“八氟环丁烷(C4F8)气体、八氟环戊烯(C6F8)气体、二氟甲烷(CH2F2)气体或甲烷(CH4)气体”的混合气体。
4)上述1)～3)能够利用于将硅(Si)层502与硅锗(SiGe)层503交替地层叠而成的层叠结构的各硅锗(SiGe)层503相对于各硅(Si)层502选择性地进行各向同性蚀刻而形成全栅极场效应晶体管(GAA－FET)的半导体装置的制造方法。
实施例3
在GAA－FET加工中，与图5A～5F所示的工序不同，如图13A～13B所示，需要将宽度w为40nm以上的Si层1302和SiGe层1303的Si/SiGe层叠结构的SiGe层1303全部去除的工序涉及的等离子体处理方法。在图13A～13B中，1301为掩模层，例如可以使用相对于Si、SiGe可以获得高蚀刻选择比的氧化硅膜(SiO2)、氮化硅膜(SiN)等材料。在去除该SiGe层1303的全部的工序中，SiGe层1303的蚀刻量比图5F所示的工序大，因此要求高速的蚀刻速度。在实施例3中，作为高速的SiGe层1303的蚀刻方法，不使用步骤603a那样的氧化步骤，仅通过使用了八氟环丁烷(C4F8)气体与三氟化氮(NF3)气体的混合气体的等离子体蚀刻来实施。将实施例3的SiGe选择性蚀刻方法作为流程图示于图14。
实施例3的步骤1401～1402与实施例1的步骤601～602相同。
实施例3与实施例1的不同点在于，在图14的步骤1403中，不使用氧化步骤，仅通过使用了C4F8气体与NF3气体的混合气体的等离子体蚀刻来实施。如图11的蚀刻速度的NF3混合比依赖性所示，为了防止SiGe的蚀刻的停止(蚀刻停止)，在步骤1403中，期望使用NF3/(C4F8+NF3)混合比为57％以上的混合气体。即，三氟化氮(NF3)气体的流量相对于混合气体的流量之比为57％以上。在NF3/(C4F8+NF3)混合比为57％以上的情况下，C4F8与NF3的混合气体中的F:C比例为3:1以上，等离子体中的CFx自由基主要是难以堆积的三氟化碳(CF3)，因此不会产生由CFx自由基的堆积引起的蚀刻停止。
实施例3能够获得最大数100nm/min的SiGe蚀刻速度，因此，当应用于图13A～B所示的SiGe全部去除工序时，在生产量方面具有优越性。
以下可以说是对实施例3的总结。
1)在相对于硅(Si)层1302将硅锗(SiGe)层1303选择性地进行等离子体蚀刻的等离子体处理方法中，
使用八氟环丁烷(C4F8)气体与三氟化氮(NF3)气体的混合气体对硅锗(SiGe)层1303进行等离子体蚀刻。
2)三氟化氮(NF3)气体的流量相对于混合气体的流量之比为57％以上。
3)上述1)～2)能够利用于将硅(Si)层502与硅锗(SiGe)层503交替地层叠而成的层叠结构的各硅锗(SiGe)层503相对于各硅(Si)层502选择性地进行各向同性蚀刻而形成全栅极场效应晶体管(GAA－FET)的半导体装置的制造方法。
以上，基于实施例对由本发明人完成的发明进行了具体说明，但本发明并不限定于上述实施方式及实施例，当然能够进行各种变更。
附图标记说明：
101、201、501、1301：掩模
102、202、502、1302：Si层
103、203、503、1303：SiGe层
204、508：SiGe层的蚀刻量
300：等离子体蚀刻装置
301：真空腔室
302：基板载置台
310：多孔板
312：电介质窗
313：减压室下部区域
314：减压室上部区域
320：磁控管
330：气体供给喷嘴
340：控制部
400：气体供给部
411、421、431：质量流量控制器(MFC)
412、422、432：阀
504：氧等离子体
505：SiOx层
506：SiGeOx层
507：CFx自由基。

Claims (10)

1.一种等离子体处理方法，其将硅(Si)层与硅锗(SiGe)层交替地层叠而成的层叠结构的各硅锗(SiGe)层相对于各硅(Si)层选择性地进行各向同性蚀刻，其特征在于，
所述等离子体处理方法包括：
氧化工序，在该氧化工序中，利用使用了含氧元素气体的等离子体使所述硅锗(SiGe)层和所述硅(Si)层氧化；以及
去除工序，在该去除工序中，利用自由基来去除所述硅锗(SiGe)层，所述自由基由使用了含有氟元素和碳元素的气体的等离子体生成，
通过反复进行所述氧化工序和所述去除工序来对所述硅锗(SiGe)层进行蚀刻。
2.根据权利要求1所述的等离子体处理方法，其特征在于，
使用所述氟元素相对于所述碳元素的比率为3以下的气体作为所述含有氟元素和碳元素的气体。
3.一种等离子体处理方法，其将硅(Si)层与硅锗(SiGe)层交替地层叠而成的层叠结构的各硅锗(SiGe)层相对于各硅(Si)层选择性地进行各向同性蚀刻，其特征在于，
所述等离子体处理方法包括：
氮化工序，在该氮化工序中，利用使用了含氮元素气体的等离子体使所述硅锗(SiGe)层和所述硅(Si)层氮化；以及
去除工序，在该去除工序中，利用自由基来去除所述硅锗(SiGe)层，所述自由基由使用了含有氟元素和碳元素的气体的混合气体的等离子体生成，
通过反复进行所述氮化工序和所述去除工序来对所述硅锗(SiGe)层进行蚀刻。
4.根据权利要求3所述的等离子体处理方法，其特征在于，
使用所述氟元素相对于所述碳元素的比率为3以下的气体作为所述含有氟元素和碳元素的气体。
5.根据权利要求1至4中任一项所述的等离子体处理方法，其特征在于，
所述含有氟元素和碳元素的气体是如下气体的混合气体：
三氟化氮(NF3)气体、四氟化碳(CF4)气体、六氟化硫(SF6)气体或氟(F2)气体；和
八氟环丁烷(C4F8)气体、八氟环戊烯(C6F8)气体、二氟甲烷(CH2F2)气体或甲烷(CH4)气体。
6.一种等离子体处理方法，其相对于硅(Si)层将硅锗(SiGe)层选择性地进行等离子体蚀刻，其特征在于，
在所述等离子体处理方法中，
使用八氟环丁烷(C4F8)气体与三氟化氮(NF3)气体的混合气体对所述硅锗(SiGe)层进行等离子体蚀刻。
7.根据权利要求6所述的等离子体处理方法，其特征在于，
所述三氟化氮(NF3)气体的流量相对于所述混合气体的流量之比为57％以上。
8.一种半导体装置的制造方法，其通过将硅(Si)层与硅锗(SiGe)层交替地层叠而成的层叠结构的各硅锗(SiGe)层相对于各硅(Si)层选择性地进行各向同性蚀刻来形成全栅极场效应晶体管(GAA－FET)，其特征在于，
所述半导体装置的制造方法包括：
氧化工序，在该氧化工序中，利用使用了含氧元素气体的等离子体使所述硅锗(SiGe)层和所述硅(Si)层氧化；以及
去除工序，在该去除工序中，利用自由基来去除所述硅锗(SiGe)层，所述自由基由使用了含有氟元素和碳元素的气体的等离子体生成，
通过反复进行所述氧化工序和所述去除工序来对所述硅锗(SiGe)层进行蚀刻。
9.一种半导体装置的制造方法，其通过将硅(Si)层与硅锗(SiGe)层交替地层叠而成的层叠结构的各硅锗(SiGe)层相对于各硅(Si)层选择性地进行各向同性蚀刻来形成全栅极场效应晶体管(GAA－FET)，其特征在于，
所述半导体装置的制造方法包括：
氮化工序，在该氮化工序中，利用使用了含氮元素气体的等离子体使所述硅锗(SiGe)层和所述硅(Si)层氮化；以及
去除工序，在该去除工序中，利用自由基来去除所述硅锗(SiGe)层，所述自由基由使用了含有氟元素和碳元素的气体的混合气体的等离子体生成，
通过反复进行所述氮化工序和所述去除工序来对所述硅锗(SiGe)层进行蚀刻。
10.一种半导体装置的制造方法，其通过将硅(Si)层与硅锗(SiGe)层交替地层叠而成的层叠结构的各硅锗(SiGe)层相对于各硅(Si)层选择性地进行各向同性蚀刻来形成全栅极场效应晶体管(GAA－FET)，其特征在于，
在所述半导体装置的制造方法中，
使用八氟环丁烷(C4F8)气体与三氟化氮(NF3)气体的混合气体对所述硅锗(SiGe)层进行等离子体蚀刻。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038444A (zh) * 2023-08-14 2023-11-10 北京北方华创微电子装备有限公司 干法刻蚀方法和半导体工艺设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974356B2 (ja) * 2001-08-31 2007-09-12 芝浦メカトロニクス株式会社 ＳｉＧｅ膜のエッチング方法
DE102005047081B4 (de) * 2005-09-30 2019-01-31 Robert Bosch Gmbh Verfahren zum plasmalosen Ätzen von Silizium mit dem Ätzgas ClF3 oder XeF2
JP4738194B2 (ja) 2006-02-09 2011-08-03 芝浦メカトロニクス株式会社 エッチング方法及び半導体装置の製造方法
JP5819243B2 (ja) * 2012-04-23 2015-11-18 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP6138653B2 (ja) * 2013-10-08 2017-05-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9419107B2 (en) * 2014-06-19 2016-08-16 Applied Materials, Inc. Method for fabricating vertically stacked nanowires for semiconductor applications
KR102402769B1 (ko) * 2016-01-06 2022-05-26 삼성전자주식회사 반도체 장치
WO2017151958A1 (en) * 2016-03-02 2017-09-08 Tokyo Electron Limited Isotropic silicon and silicon-germanium etching with tunable selectivity
JP6619703B2 (ja) * 2016-06-28 2019-12-11 株式会社Ｓｃｒｅｅｎホールディングス エッチング方法
EP3425673A1 (en) * 2017-07-04 2019-01-09 IMEC vzw Germanium nanowire fabrication
US10269571B2 (en) 2017-07-12 2019-04-23 Applied Materials, Inc. Methods for fabricating nanowire for semiconductor applications
KR20210023851A (ko) * 2018-07-20 2021-03-04 도쿄엘렉트론가부시키가이샤 실리콘-게르마늄 합금의 제어 가능한 에칭 선택도를 가진 기상 에칭
WO2021041389A1 (en) * 2019-08-28 2021-03-04 Mattson Technology, Inc. Methods for processing a workpiece using fluorine radicals
JP7345334B2 (ja) * 2019-09-18 2023-09-15 東京エレクトロン株式会社 エッチング方法及び基板処理システム
WO2021085158A1 (ja) * 2019-10-29 2021-05-06 東京エレクトロン株式会社 基板処理方法、基板処理装置及びナノワイヤ又はナノシートのトランジスタの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038444A (zh) * 2023-08-14 2023-11-10 北京北方华创微电子装备有限公司 干法刻蚀方法和半导体工艺设备

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