KR20220160003A - 디스플레이 기판 및 디스플레이 장치 - Google Patents

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훙페이 청
쉐광 하오
후이 리
천 쉬
판 리
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

디스플레이 기판(20) 및 디스플레이 장치(40). 해당 디스플레이 기판은 베이스 기판(101), 해당 베이스 기판(101) 상에 위치한 복수개의 서브 픽셀(100), 제1 전원 라인(250) 및 전기 연결층(204)을 포함하며, 각 서브 픽셀(100)은 픽셀 회로(900)를 포함하고, 복수개의 픽셀 회로(900)는 제1 방향(D1)과 제2 방향(D2)에 따라 다행다열로 분포된다. 해당 픽셀 회로(900)는 해당 전기 연결층(240)을 통해 발광 소자(120)에 전기적으로 연결되며, 해당 전기 연결층(240)이 해당 디스플레이 기판의 디스플레이 영역(DA)에 위치하는 부분(204a)은 해당 제1 전원 라인(250)과 상기 베이스 기판(101)에 수직되는 방향에서 중첩되지 않는다. 해당 디스플레이 기판(20)은 디스플레이 효과 향상에 도움이 된다.

Description

디스플레이 기판 및 디스플레이 장치
[관련 출원에 대한 참조]
본 출원은 2020년 3월 30일 중국 특허청에 제출한, 출원번호 제202010234010.7호의 우선권을 주장하며, 전문에서는 상술한 출원이 개시한 내용을 본 출원의 일부분으로서 원용한다.
본 개시의 실시예는 디스플레이 기판 및 디스플레이 장치에 관한 것이다.
OLED(유기 발광 다이오드, Organic Light-Emitting Diode) 디스플레이 영역에 있어서, 고해상도 제품의 급속한 발전에 따라, 디스플레이 기판의 구조 설계, 예컨대 픽셀 및 신호 라인의 배열 등에 대한 요구가 더 높아졌다.
본 개시의 적어도 하나의 실시예는 디스플레이 기판을 제공하며, 베이스 기판, 복수개의 서브 픽셀, 제1 전원 라인 및 전기 연결층을 포함하며, 상기 베이스 기판은 디스플레이 영역 및 비디스플레이 영역을 포함하며; 상기 서브 픽셀은 상기 베이스 기판의 디스플레이 영역에 위치하며, 상기 복수개의 서브 픽셀은 각각 픽셀 회로를 포함하고, 상기 픽셀 회로는 발광 소자를 구동하여 발광하기 위한 것이며; 상기 복수개의 서브 픽셀의 복수개의 픽셀 회로는 제1 방향과 제2 방향에 따라 다행다열로 분포되며, 상기 픽셀 회로는 구동 서브 회로, 데이터 입력 서브 회로, 보상 서브 회로 및 저장 서브 회로를 포함하며; 상기 구동 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 또한 상기 발광 소자에 연결되어 발광 소자를 흐르는 구동 전류를 제어하도록 구성되며; 상기 데이터 입력 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 상기 데이터 입력 서브 회로의 제어단은 제1 스캔 신호를 수신하도록 구성되고, 상기 데이터 입력 서브 회로의 제1단은 데이터 신호를 수신하도록 구성되며, 상기 데이터 입력 서브 회로의 제2단은 상기 구동 서브 회로에 전기적으로 연결되며, 상기 데이터 입력 서브 회로는 상기 제1 스캔 신호에 응답하여 상기 데이터 신호를 상기 구동 서브 회로의 제1단에 입력하도록 구성되며; 상기 보상 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 상기 보상 서브 회로의 제어단은 제2 스캔 신호를 수신하도록 구성되며, 상기 보상 서브 회로의 제1단과 제2단은 각각 상기 구동 서브 회로의 제어단과 제2단에 전기적으로 연결되며, 상기 보상 서브 회로는 상기 제2 스캔 신호에 응답하여 상기 구동 서브 회로에 대해 임계치 보상을 진행하도록 구성되며; 상기 저장 서브 회로는 상기 구동 서브 회로의 제어단 및 제1 전압단에 전기적으로 연결되고, 또한 상기 데이터 신호를 저장하도록 구성되며; 상기 저장 서브 회로는 저장 커패시터를 포함하고, 상기 저장 커패시터는 제1 전극과 제2 전극을 포함하며, 상기 저장 커패시터의 제1 전극은 상기 제1 전압단에 전기적으로 연결되며, 상기 저장 커패시터의 제2 전극은 상기 구동 서브 회로의 제어단에 전기적으로 연결된다. 상기 제1 전원 라인은 상기 디스플레이 영역에 위치하며, 상기 제1 방향에 따라 연장되며, 상기 제1 전압단에 연결되며, 또한 상기 복수개의 서브 픽셀을 위해 제1 전원 전압을 제공하도록 구성된다. 상기 전기 연결층은 상기 픽셀 회로가 상기 베이스 기판으로부터 멀리 떨어진 일측에 위치하며, 상기 전기 연결층은 상기 디스플레이 영역에 위치하는 제1 부분을 포함하며, 상기 제1 부분은 복수개의 제1 연결 전극을 포함하며, 상기 복수개의 제1 연결 전극은 각각 상기 복수개의 서브 픽셀과 일일이 대응하여 설정되며, 각 서브 픽셀의 픽셀 회로는 제1 비아를 통해 대응하는 제1 연결 전극에 전기적으로 연결되며, 각 서브 픽셀에 대응하는 제1 연결 전극은 제2 비아를 통해 상기 발광 소자에 전기적으로 연결되도록 구성되며, 따라서 상기 서브 픽셀의 픽셀 회로는 발광 소자에 전기적으로 연결되며; 상기 제1 비아는 상기 제2 비아와 상기 베이스 기판에 수직되는 방향에서 중첩되며 않으며; 상기 전기 연결층의 제1 부분은 상기 제1 전원 라인과 상기 베이스 기판에 수직되는 방향에서 중첩되지 않는다.
일부 예시에서, 상기 제1 비아와 제2 비아는 상기 제1 방향을 따라 배열된다.
일부 예시에서, 상기 디스플레이 기판은 상기 비디스플레이 영역에 위치하는 전원 신호 라인과 게이트 구동 회로를 더 포함하며, 상기 게이트 구동 회로는 상기 서브 픽셀을 위해 상기 제1 스캔 신호와 상기 제2 스캔 신호를 제공하도록 구성되며, 상기 전원 신호 라인은 상기 서브 픽셀의 게이트 구동 회로를 위해 전원 신호를 제공하도록 구성되며, 상기 전기 연결층은 상기 비디스플레이 영역에 위치하는 제2 부분을 더 포함하며, 상기 제2 부분은 보조 신호 라인을 포함하며, 상기 보조 신호 라인은 상기 전원 신호 라인과 병렬된다.
일부 예시에서, 상기 게이트 구동 회로는 복수개의 시프트 레지스터 유닛을 포함하며, 상기 복수개의 시프트 레지스터 유닛은 상기 복수행의 서브 픽셀에 일일이 대응하여 연결되며, 또한 출력 노드를 통해 대응하는 한 행의 서브 픽셀에 상기 제1 스캔 신호와 상기 제2 스캔 신호를 출력하도록 구성되며, 각 시프트 레지스터 유닛은 상기 출력 노드에 연결된 제1 커패시터를 포함하며, 상기 제1 커패시터는 제1 전극과 제2 전극을 포함하며, 상기 전기 연결층의 제2 부분은 보조 커패시터 전극을 더 포함하며, 상기 보조 커패시터 전극은 상기 제1 커패시터의 제1 전극 또는 제2 전극과 병렬된다.
일부 예사에서, 상기 서브 픽셀은 제1 발광 제어 서브 회로를 더 포함하며, 제1 발광 제어 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 제1단은 구동 서브 회로에 전기적으로 연결되며, 제2단은 제3 비아를 통해 제1 연결 전극에 전기적으로 연결되도록 구성되며, 제어단은 제1 발광 제어 신호를 수신하도록 구성되며, 상기 제1 발광 제어 서브 회로는 제1 발광 제어 신호에 응답하여 구동 전류가 발광 소자에 인가될 수 있도록 구성되며; 상기 제1 비아, 상기 제2 비아와 상기 제3 비아는 상기 베이스 기판에 수직되는 방향에서 모두 중첩되지 않는다.
일부 예시에서, 상기 디스플레이 기판은 제1 발광 제어 라인을 더 포함하며, 상기 제1 발광 제어 라인은 상기 제2 방향을 따라 연장되고, 또한 상기 제1 발광 제어 신호를 제공하기 위해 상기 제1 발광 제어 서브 회로의 제어단에 연결되며; 상기 제1 비아가 상기 베이스 기판 상에서의 정투영과 상기 제2 비아가 상기 베이스 기판 상에서의 정투영은 각각 상기 제1 발광 제어 라인이 상기 베이스 기판 상에서의 정투영의 양측에 위치한다.
일부 예시에서, 적어도 하나의 서브 픽셀에 대하여, 상기 제1 연결 전극이 상기 제2 비아에 의해 노출되는 부분은 베이스 기판에 상대한 경사면을 가진다.
일부 예시에서, 각 서브 픽셀은 제2 연결 전극을 더 포함하며, 상기 제2 연결 전극은 상기 저장 커패시터의 제1 전극이 상기 베이스 기판으로부터 멀리 떨어진 일측에 위치하며, 상기 제2 연결 커패시터는 각각 상기 저장 커패시터의 제2 전극과 상기 보상 서브 회로의 제2단에 연결된다.
일부 예시에서, 상기 제2 연결 전극은 상기 제1 연결 전극과 베이스 기판에 수직되는 방향에서 중첩된다.
일부 예시에서, 상기 구동 서브 회로는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트, 제1극과 제2극을 각각 상기 구동 서브 회의 제어단, 제1단과 제2단으로 한다.
일부 예시에서, 상기 저장 커패시터의 제1 전극은 제4 비아를 포함하며, 상기 제2 연결 전극은 상기 제4 비아를 통해 상기 저장 커패시터의 제2 전극에 전기적으로 연결된다.
일부 예시에서, 상기 제4 비아는 상기 제1 트랜지스터의 액티브 층과 상기 베이스 기판에 수직되는 방향에서 중첩되지 않는다.
일부 예시에서, 상기 제1 트랜지스터의 액티브 층은 벤딩 구조를 포함한다.
일부 예시에서, 상기 제1 트랜지스터의 액티브 층은 "Ω"형태 또는 "
Figure pct00001
"형태와 유사하고, 제1 부분, 제2 부분 및 연결부를 포함하며, 상기 액티브 층의 제1 부분과 제2 부분은 모두 직선형이고, 또한 동일한 수평선에 있지 않으며; 상기 액티브 층의 연결부는 상기 제1 부분과 제2 부분을 연결하고, 또한 곡선형이다.
일부 예시에서, 상기 액티브 층의 연결부의 평균 너비는 상기 제1 부분 또는 상기 제2 부분의 평균 너비보다 크다.
일부 예시에서, 상기 디스플레이 기판은 데이터 라인을 더 포함하며, 상기 데이터 라인은 상기 제1 방향에 따라 연장되며, 또한 상기 데이터 신호를 제공하기 위해 상기 데이터 입력 회로의 제1단에 연결되며; 상기 저장 커패시터의 제1 전극은 상기 제1 트랜지스터의 제1극과 베이스 기판에 수직되는 방향에서 중첩되며, 상기 제1 트랜지스터의 제1극은 상기 데이터 라인에 가까운 상기 제1 방향에 따른 제1극 측변을 가지며, 상기 저장 커패시터의 제1 전극은 상기 데이터 라인에 가까운 상기 제1 방향에 따른 커패시터 전극 측변을 가지며, 상기 제2 방향 상에서, 상기 커패시터 전극 측변은 제1극 측변에 비해 상기 데이터 라인에 더 가깝다.
일부 예시에서, 상기 비디스플레이 영역은 본딩 영역을 포함하며, 상기 전기 연결층은 상기 비디스플레이 영역에 위치하는 제2 부분을 더 포함하며, 상기 제2 부분은 상기 비디스플레이 영역에 위치하는 본딩 전극을 포함하며, 상기 디스플레이 기판은 보조 본딩 전극을 더 포함하며, 상기 보조 본딩 전극은 상기 제1 전원 라인과 동일한 층에 설정되고 재료가 동일하며, 또한 상기 본딩 전극과 겹쳐진다.
일부 예시에서, 상기 전기 연결층의 제2 부분은 상기 비디스플레이 영역에 위치하는 배선을 더 포함하며, 상기 배선의 일단은 상기 본딩 전극에 연결되고, 또 다른 일단은 상기 디스플레이 영역으로 연장되며; 상기 비디스플레이 영역은 벤딩 영역을 더 포함하며, 상기 배선의 일부분은 상기 벤딩 영역에 위치한다.
일부 예시에서, 상기 디스플레이 기판은 유기 절연층을 더 포함하며, 상기 유기 절연층은 상기 전기 연결층과 상기 픽셀 회로 사이에 위치하며, 상기 제1 비아는 상기 유기 절연층 중에 위치하며, 상기 유기 절연층은 상기 벤딩 영역에 위치하는 벤딩부를 포함하며, 상기 벤딩부는 상기 배선이 상기 베이스 기판에 가까운 일측에 위치한다.
일부 예시에서, 상기 전기 연결층이 상기 디스플레이의 영역에 위치하는 전부 패턴은 상기 제1 전원 라인과 상기 베이스 기판에 수직되는 방향에서 모두 중첩되지 않는다.
본 개시의 실시예는 상술한 디스플레이 기판을 포함하는 디스플레이 장치를 더 제공한다.
본 개시의 실시예에 따른 기술적 방안을 보다 명확하게 설명하기 위하여, 아래에 본 개시의 실시예의 설명에 사용되어야 할 도면들을 간단히 소개하기로 하며, 하기 설명에서의 도면은 단지 본 개시의 일부 실시예인 것으로, 본 개시에 대한 한정이 아닌 것은 자명한 것이다.
도 1a는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도 1이다.
도 1b는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판 중의 픽셀 회로도 1이다.
도 1c는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판 중의 픽셀 회로도 2이다.
도 2a는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도 2이다.
도 2b는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도 3이다.
도 2c는 도 2a가 절단선 A1-A2에 따른 단면도의 하나의 예시이다.
도 3은 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도 4이다.
도 4a는 도 2a가 절단선 A1-A2에 따른 단면도의 또 다른 예시이다.
도 4b는 도 2a가 절단선 A1-A2에 따른 단면도의 또 하나의 예시이다.
도 5는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도 5이다.
도 6a는 본 개시의 적어도 하나의 실시예가 제공하는 게이트 구동 회로의 개략도이다.
도 6b는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도 6이다.
도 6c는 도 6b가 절단선 B1-B2에 따른 단면도이다.
도 6d는 도 6b가 절단선 E1-E2에 따른 단면도이다.
도 7a는 도 1a가 절단선 D1-D2에 다른 단면도의 하나의 예시이다.
도 7b는 도 1a가 절단선 D1-D2에 다른 단면도의 또 다른 예시이다.
도 8은 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도이다.
도 9는 도 3은 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 장치의 개략도이다.
아래에 도면을 결부시켜 본 개시의 실시예 중의 기술방안에 대해 명확하고 완전하게 설명하기로 한다. 도면에 도시되고 또한 이하 설명에서 상세히 기술된 비제한성 예시 실시예를 참조하여, 본 개시의 예시 실시예와 그들의 여러가지 특징 및 유리한 세부사항에 대해 보다 전면적으로 설명한다. 주목해야 할 것은, 도면에 도시된 특징은 반드시 비례에 따라 그려져야 하는 것은 아니다. 본 개시는 이미 알려진 재료, 부품 및 공예 기술의 설명을 생략하여, 본 공개의 예시 실시예가 모호하지 않도록 한다. 주어진 예시는 본 개시의 예시 실시예의 실시에 대한 이해를 용이하게 하고, 더 나아가 해당 기술 분야의 기술자들로 하여금 예시 실시예를 실시할 수 있도록 하는 것을 목적으로 한다. 따라서, 이러한 예시는 본 개시의 실시예의 범위에 대한 제한으로 이해되어서는 안 된다.
달리 정의되지 않는 한, 본 개시에서 사용한 기술용어 또는 과학용어는 본 개시의 해당 기술 분야에서 통상의 지식을 가진 자들이 이해할 수 있는 통상적 의미여야 한다. 본 개시에 사용된 "제1", "제2" 및 유사한 단어는 단지 상이한 구성 부분을 구별하는데 사용되며, 임의의 순서, 수량 또는 중요성을 나타내지 않는다. "포괄", "포함" 등 유사한 단어는 해당 단어의 앞에 출현한 요소나 물품이 해당 단어의 뒤에 출현한 요소나 물품을 포함하는 것을 의미하나, 기타 요소 또는 물품을 배제하지 않는다. "상", "하", "좌", "우" 등은 단지 상대적 위치 관계를 나타내기 위한 것이며, 설명되는 대상의 절대 위치가 변경된 후, 상대 위치 관계는 또한 상응하게 변경될 수 있다.
OLED(유기 발광 다이오드, Organic Light-Emitting Diode) 디스플레이 영역에 있어서, 고해상도 제품의 급속한 발전에 따라, 디스플레이 기판의 구조 설계, 예컨대 픽셀 및 신호 라인의 배열 등에 대한 요구가 더 높아졌다. 예컨대, 해상도가 4K인 OLED 디스플레이 장치에 비하여, 큰 사이즈, 해상도가 8K인 OLED 디스플레이 장치는 설정해야 할 서브 픽셀 유닛의 개수가 배로 증가하여, 픽셀 밀도가 상응하게 배로 커지며, 일 측면에서 신호 라인의 라인 너비도 상응하게 작아져, 신호 라인의 자체 전기 저항이 커지는 것을 초래하며; 또 다른 측면에서 신호 라인 간의 중첩 상황이 많아져, 신호 라인의 기생 커패시터가 커지게 되며, 이는 신호 라인의 저항 부하가 커지는 것을 초래한다. 상응하게는, 저항 부하가 야기하는 신호 지연(RC delay), 전압 강하(IR drop)와 전압 상승(IR rise) 등 현상도 엄중하게 된다. 이러한 현상은 디스플레이 제품의 디스플레이 품질에 심각한 영향을 준다. 예컨대, 레이아웃이 보다 컴팩트하게 설계될 때, 픽셀 전극의 평탄성에 영향을 미치고, 따라서 발광 균일성에 영향을 미쳐, 디스플레이 효과를 감소시킨다.
도 1a는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 개략도이다. 도 1a에 도시된 바와 같이, 해당 디스플레이 기판(20)은 디스플레이 영역(DA)과 디스플레이 영역(DA) 외의 비디스플레이 영역(NDA)을 포함하며, 디스플레이 영역(DA)에는 어레이 분포의 복수개의 서브 픽셀(100), 복수개의 게이트 라인(11)과 복수개의 데이터 라인(12)이 설정된다. 각 서브 픽셀(100)은 발광 소자와 해당 발광 소자를 구동하는 픽셀 회로를 포함한다. 복수개의 게이트 라인(11)과 복수개의 데이터 라인(12)은 디스플레이 영역에 서로 교차되어 어레이 분포의 복수개의 픽셀 영역을 정의하며, 각 픽셀 영역에 하나의 서브 픽셀(100)의 픽셀 회로를 설정한다. 해당 픽셀 회로는 예컨대 2T1C(즉, 2개의 트랜지스터와 하나의 커패시터) 픽셀 회로, 4T2C, 5T1C, 7T1C 등 nTmC(n, m은 양의 정수이고 또한 n은 2보다 크거나 같음) 픽셀 회로와 같은 일반적인 픽셀 회로이며, 또한 상이한 실시예에서, 해당 픽셀 회로는 진일보하여 보상 서브 회로를 포함할 수 있으며, 해당 보상 서브 회로는 내부 보상 서브 회로 또는 외부 보상 서브 회로를 포함하며, 보상 서브 회로는 트랜지스터, 커패시터 등을 포함할 수 있다. 예컨대, 수요에 따라 해당 픽셀 회로는 진일보하여 리셋 회로, 발광 제어 서브 회로, 검측 회로 등을 포함할 수 있다. 예컨대, 해당 디스플레이 기판은 비디스플레이 영역(NDA) 중의 게이트 구동 회로(13)와 데이터 구동 회로(미도시)를 더 포함할 수 있다. 해당 게이트 구동 회로(13)는 게이트 라인(11)을 통해 픽셀 회로에 연결되어 여러가지 스캔 신호(예컨대, 하문의 제1 스캔 신호와 제2 스캔 신호)를 제공하며, 해당 데이터 구동 서브 회로는 데이터 라인(12)을 통해 픽셀 회로에 연결되어 데이터 신호를 제공한다. 도 1a에 도시된 바와 같이, 해당 디스플레이 기판(20)은 2개의 게이트 구동 회로(13)를 포함하고, 2개의 게이트 구동 회로(13)는 각각 디스플레이 영역(DA)의 양측에 위치하며, 또한 각각 홀수행과 짝수행의 게이트에 연결되며, 이러한 설정은 게이트 구동 회로의 응답 속도를 높일 수 있다. 도 1a에 도시된 게이트 구동 회로(13), 게이트 라인(11)과 데이터 라인(12)이 디스플레이 기판 중에서의 위치관계는 단지 예시적이며, 실제 배열 위치는 수요에 따라 설계를 진행할 수 있다.
예컨대, 도 1a에 도시된 바와 같이, 해당 디스플레이 기판(20)의 비디스플레이 영역(NDA)은 본딩 영역(BP)을 더 포함하며, 해당 본딩 영역(BP)에는 본딩 전극(80, bonding pad)이 설정되며, 해당 본딩 전극은 외부 소자(예컨대, 구동 칩)와 본딩(Bonding)을 진행하여, 디스플레이 영역의 픽셀 어레이 구조를 위해 예컨대 전원 전압 신호, 타이밍 신호 등과 같은 여러가지 신호를 제공하기 위한 것이다. 예컨대, 디스플레이 기판(20)의 제조 완료 시, 해당 본딩 전극(80)은 노출 상태이다. 도 1a에서는 단지 게이트 구동 회로(13) 및 데이터 라인(12)에 연결된 본딩 전극(80)을 예시적으로 도시하였으나, 본 개시의 각 실시예는 이에 한정되지 않는다. 디스플레이 영역(DA) 중의 픽셀 어레이 구조는 배선(81)을 통해 본딩 전극(80)에 연결되어 픽셀 어레이 구조와 본딩 전극 사이의 신호의 전송을 실현한다.
예컨대, 디스플레이 기판(20)은 플렉시블 기판이며, 해당 디스플레이 기판(20)의 비디스플레이 영역(NDA)은 벤딩 영역(BA)을 더 포함할 수 있다. 도 1a에 도시된 바와 같이, 해당 벤딩 영역(BA)은 디스플레이 영역(DA)과 본딩 영역(BP) 사이에 위치하며, 벤딩 영역(BA)을 통해 벤딩을 진행하면 본딩 영역(BP)을 디스플레이 기판(20)에 벤딩함으로써 협소 베젤 디스플레이를 실현할 수 있다. 예컨대, 벤딩 영역(BA)은 디스플레이 영역(DA)와 본딩 영역(BP) 사이에 위치에 위치한다.
예컨대, 디스플레이 기판(20)은 제어 회로(미도시)를 더 포함할 수 있다. 예컨대, 해당 제어 회로는 데이터 회로를 제어하여 해당 데이터 신호를 인가하며, 또한 게이트 구동 회로를 제어하여 해당 스캔 신호를 인가하도록 구성된다. 해당 제어 회로의 하나의 예시는 타이밍 제어 회로(T-con)이다. 제어 회로는 예컨대 프로세서와 메모리를 포함하는 여러가지 형태일 수 있으며, 메모리는 실행가능한 코드를 포함하고, 프로세서는 해당 실행가능한 코드를 실행하여 상술한 검측 방법을 수행한다.
예컨대, 프로세서는 중앙 처리 유닛(CPU) 또는 데이터 처리 능력 및/또는 명령 실행 능력을 가지는 기타 형태의 처리 장치일 수 있으며, 예컨대 마이크로 프로세서, 프로그래머블 로직 컨트롤러(PLC) 등을 포함할 수 있다.
예컨대, 저장 장치는 하나 또는 복수개의 컴퓨터 프로그램 제품을 포함할 수 있으며, 상기 컴퓨터 프로그램 제품은 휘발성 메모리 및/또는 비휘발성 메모리와 같은 여러가지 형태의 컴퓨터 판독가능 저장 매체를 포함할 수 있다. 휘발성 메모리는 랜덤 액세스 메모리(RAM) 및/또는 캐시 메모리(cache) 등을 포함할 수 있다. 비휘발성 메모리는 예컨대 읽기 전용 메모리(ROM), 하드 디스크, 플래시 메모리 등을 포함할 수 있다. 컴퓨터 판독가능 저장 매체에는 하나 또는 복수개의 컴퓨터 프로그램 명령이 저장될 수 있으며, 프로세서는 해당 프로그램이 명령이 희망하는 기능을 실행할 수 있다. 컴퓨터 판독가능 저장 매체에는 또한 여러가지 애플리케이션과 여러가지 데이터가 저장될 수 있다.
해당 픽셀 회로는 구동 서브 회로, 데이터 입력 회로, 보상 서브 회로와 저장 서브 회로를 포함할 수 있으며, 수요에 따라 발광 제어 서브 회로, 리셋 회로 등을 더 포함할 수 있다.
도 1b는 픽셀 회로의 개략도를 도시하였다. 도 1b에 도시된 바와 같이, 해당 픽셀 회로(900)는 구동 서브 회로(122), 데이터 입력 서브 회로(126), 보상 서브 회로(128), 저장 서브 회로(127), 제1 발광 제어 서브 회로(123), 제2 발광 제어 서브 회로(124) 및 리셋 회로(129)를 포함한다.
예컨대, 구동 서브 회로(122)는 제어단(131), 제1단(132) 및 제2단(133)을 포함하며, 발광 소자(120)를 흐르는 구동 전류를 제어하도록 구성되며, 또한 구동 서브 회로(122)의 제어단(131)은 제1 노드(N1)에 연결되고, 구동 서브 회로(122)의 제1단(132)은 제2단(133)에 연결되며, 구동 서브 회로(122)의 제2단(133)은 제3 노드(N3)에 연결된다.
예컨대, 데이터 입력 서브 회로(126)는 제어단, 제1단 및 제2단을 포함하며, 제어단은 제1 스캔 신호를 수신하도록 구성되고, 제1단은 데이터 신호를 수신하도록 구성되며, 제2단은 구동 서브 회로(122)의 제1단(132, 제2 노드(N2)에 연결되며, 또한 해당 제1 스캔 신호(Ga1)에 응답하여 해당 데이터 신호를 구동 서브 회로(122)의 제1단(132)에 입력하도록 구성된다. 예컨대, 데이터 입력 회로(126)의 제1단은 데이터 라인(12)에 연결되어 해당 데이터를 신호를 수신하며, 제어단은 게이트 라인(11)에 연결되어 해당 제1 스캔 신호(Ga1)를 수신한다.
예컨대, 데이터 입력 단계에서, 데이터 입력 서브 회로(126)는 제1 스캔 신호(Ga1)에 응답하여 오픈될 수 있으며, 따라서 데이터 신호를 구동 서브 회로(122)의 제1단(132, 제2 노드(N2)에 입력하고, 또한 데이터 신호를 저장 서브 회로(127)에 저장하여, 발광 단계 시 해당 데이터 신호에 기초하여 발광 소자(120)의 발광을 구동하는 구동 전류를 생성할 수 있다.
예컨대, 보상 서브 회로(128)는 제어단, 제1단 및 제2단을 포함하며, 제어단은 제2 스캔 신호(Ga2)를 수신하도록 구성되며, 제1단과 제2단은 각각 구동 서브 회로(122)의 제어단(131)과 제2단(133)에 전기적으로 연결되며, 해당 보상 서브 회로는 해당 제2 스캔 신호에 응답하여 해당 구동 서브 회로(120)에 대해 임계치 보상을 진행하도록 구성된다.
예컨대, 저장 서브 회로(127)는 구동 서브 회로(122)의 제어단(131) 및 제1 전압단(VDD)에 전기적으로 연결되며, 데이터 입력 서브 회로(126)가 입력한 데이터 신호를 저장하도록 구성된다. 예컨대, 데이터 입력과 보상 단계에서, 보상 서브 회로(128)는 해당 제2 스캔 신호(Ga2)에 응답하여 오픈될 수 있으며, 따라서 데이터 입력 서브 회로(126)가 입력한 데이터 신호를 해당 저장 서브 회로(127)에 저장할 수 있다. 예컨대, 동시에 데이터 입력과 보상 단계에 있을 때, 보상 서브 회로(128)는 구동 서브 회로(122)의 제어단(131)과 제2단(133)을 전기적으로 연결함으로써, 구동 서브 회로(122)의 임계치 전압의 관련 정보도 상응하게 해당 저장 서브 회로에 저장되게 하며, 따라서 예컨대 발광 단계에서 저장된 데이터 신호 및 임계치 전압을 이용하여 구동 서브 회로(122)에 대해 제어를 진행하여, 구동 서브 회로(122)의 출력이 보상받게 한다.
예컨대, 제1 발광 제어 서브 회로(123)는 구동 서브 회로(122)의 제1단(132, 제2 노드 (N2) 및 제1 전압단(VDD)에 연결되고, 또한 제1 발광 제어 신호에 응답하여 제1 전압단(VDD)의 제1 전원 전압을 구동 서브 회로(122)의 제1단(132)에 인가하도록 구성된다. 예컨대, 도 1b에 도시된 바와 같이, 제1 발광 제어 서브 회로(123)는 제1 발광 제어단(EM1), 제1 전압단(VDD) 및 제2 노드(N2)에 연결된다.
예컨대, 제2 발광 제어 서브 회로(124)는 제2 발광 제어단(EM2), 발광 소자(120)의 제1단(134) 및 구동 서브 회로(122)의 제2단(133)에 연결되고, 또한 제2 발광 제어 신호에 응답하여 구동 전류가 발광 소자(120)에 인가될 수 있도록 구성된다.
예컨대, 발광 단계에서, 제2 발광 제어 서브 회로(124)는 제2 발광 제어단(EM2)이 제공하는 제2 발광 제어 신호에 응답하여 오픈되며, 따라서 구동 서브 회로(122)는 제2 발광 제어 서브 회로(124)를 통해 발광 소자(120)에 전기적으로 연결될 수 있으며, 따라서 발광 소자(120)는 구동 전류의 제어 하에 발광하며; 비발광 단계에서, 제2 발광 제어 서브 회로(124)는 제2 발광 제어 신호에 응답하여 오프되며, 따라서 발광 소자(120)를 흐르는 전류가 있어 발광하는 것을 피면하여, 상응하는 디스플레이 장치의 콘트라스트를 향상시킨다.
또 예컨대, 초기화 단계에서, 제2 발광 제어 서브 회로(124)는 또한 제2 발광 제어 신호에 응답하여 오픈될 수 있으며, 따라서 리셋 회로를 결합하여 구동 회로(122) 및 발광 소자(120)에 대해 리셋 작업을 진행할 수 있다.
예컨대, 제2 발광 제어 신호(EM2)는 제1 발광 제어 신호(EM1)와 동일하거나 상이할 수 있으며, 예컨대 둘은 동일하거나 상이한 신호 수출단에 연결될 수 있다.
예컨대, 리셋 회로(129)는 리셋 전압단(Vinit) 및 발광 소자(120)의 제1단(134, 제4 노드 (N4)에 연결되고, 또한 리셋 신호에 응답하여 리셋 전압을 발광 소자(120)의 제1단(134)에 인가하도록 구성된다. 또 다른 예시에서, 도 1b에 도시된 바와 같이, 해당 리셋 신호는 또한 구동 서브 회로의 제어단(131), 즉 제1 노드(N1)에 인가될 수 있다, 예컨대, 리셋 신호는 해당 제2 스캔 신호이고, 리셋 신호는 또한 제2 스캔 신호와 동기되는 기타 신호일 수 있으며, 본 개시의 실시예는 이에 대해 한정하지 않는다. 예컨대, 도 1b에 도시된 바와 같이, 해당 리셋 회로(129)는 각각 발광 소자(120)의 제1단(134), 리셋 전압단(Vinit) 및 리셋 제어단(Rst, 리셋 제어 라인)에 연결된다. 예컨대, 초기화 단계에서, 리셋 회로(129)는 리셋 신호에 응답하여 오픈될 수 있으며, 따라서 리셋 전압을 발광 소자(120)의 제1단(134) 및 제1 노드(N1)에 인가함으로써, 구동 서브 회로(122), 보상 서브 회로(128) 및 발광 소자(120)에 대해 리셋 작업을 진행하여, 이전의 발광 단계의 영향을 제거할 수 있다.
예컨대, 발광 소자(120)는 제1단(134)과 제2단(135)을 포함하고, 발광 소자(120)의 제1단(134)은 구동 서브 회로(122)의 제2단(133)과 커플링되도록 구성되며, 발광 소자(120)의 제2단(135)은 제2 전압단(VSS)에 연결되도록 구성된다. 예컨대, 하나의 예시에서, 도 1b에 도시된 바와 같이, 발광 소자(120)의 제1단(134)은 제2 발광 제어 서브 회로(124)를 통해 제3 노드(N3)에 연결될 수 있다. 본 개시의 실시예는 이러한 시나리오를 포함하나 이에 한정되지 않는다. 예컨대, 발광 소자(120)는 예컨대 상단 송신, 하단 송신, 양측 송신 등 다양한 유형의 OLED일 수 있으며, 적색광, 녹색광, 청색광 또는 백색광 등을 낼 수 있으며, 해당 OLED의 제1 전극과 제2 전극은 각각 해당 발광 소자의 제1단(134)과 제2단(135)으로 된다. 본 개시의 실시예는 발광 소자의 구체적인 구조에 대해 한정하지 않는다.
주목해야 할 것은, 본 개시의 적어도 하나의 실시예의 설명에서, 제1 노드(N1), 제2 노드(N2), 제3 노드(N3)와 제4 노드(N4)는 반드시 실제 존재하는 컴포넌트를 표시하는 것이 아니라, 회로도 중의 관련 회로 연결의 합류점을 표시한다.
설명해야 할 것은, 본 개시의 실시예의 설명에서, 부호 Vd는 데이터 신호단을 표시할 수 있을 뿐만 아니라 데이터 신호의 레벨을 표시할 수도 있으며, 마찬가지로, 부호 Ga1, Ga2는 제1 스캔 신호, 제2 스캔 신호를 표시할 수 있을 뿐만 아니라 제1 스캔 신호단과 제2 스캔 신호단을 표시할 수도 있으며, Rst는 리셋 제어단을 표시할 수 있을 뿐만 아니라 리셋 신호를 표시할 수도 있으며, 부호 Vinit는 리셋 전압단을 표시할 수 있을 뿐만 아니라 리셋 전압을 표시할 수도 있으며, 부호 VDD는 제1 전압단을 표시할 수 있을 뿐만 아니라 제1 전원 전압을 표시할 수도 있으며, 부호 VSS는 제2 전압단을 표시할 수 있을 뿐만 아니라 제2 전원 전압을 표시할 수도 있다. 다음 각 실시예는 이와 동일하기에, 더 이상 기술하지 않는다.
도 1c는 도 1b에 도시된 픽셀 회로의 하나의 구체적인 구현 예시의 회로도이다. 도 1c에 도시된 바와 같이, 해당 픽셀 회로(900)는: 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함한다. 예컨대, 제1 트랜지스터(T1)는 구동 트랜지스터로서 사용되고, 기타 제2 내지 제7 트랜지스터는 스위칭 트랜지스터로서 사용된다.
예컨대, 도 1c에 도시된 바와 같이, 구동 서브 회로(122)는 제1 트랜지스터(T1)로 구현될 수 있다. 제1 트랜지스터(T1)의 게이트는 구동 서브 회로(122)의 제어단(131)으로 되어, 제1 노드(N1)에 연결되며; 제1 트랜지스터(T1)의 제1극은 구동 서브 회로(122)의 제1단(132)으로 되어, 제2 노드(N2)에 연결되며; 제1 트랜지스터(T1)의 제2극은 구동 서브 회로(122)의 제2단(133)으로 되어, 제3 노드(N3)에 연결된다.
예컨대, 도 1c에 도시된 바와 같이, 데이터 입력 서브 회로(126)는 제2 트랜지스터(T2)로 구현될 수 있다. 제2 트랜지스터(T2)의 게이트는 제1 스캔 신호 라인(제1 스캔 신호단(Ga1)에 연결되어 제1 스캔 신호를 수신하고, 제2 트랜지스터(T2)의 제1극은 데이터 라인(데이터 신호단(Vd)에 연결되어 데이터 신호를 수신하며, 제2 트랜지스터(T2)의 제2극은 구동 서브 회로(122)의 제1 단(132, 제2 노드(N2)에 연결된다. 예컨대, 해당 제2 트랜지스터(T2)는 P형 트랜지스터이며, 예컨대 액티브 층은 다결정 실리콘으로 저온 도핑된 박막 트랜지스터이다.
예컨대, 도 1c에 도시된 바와 같이, 보상 서브 회로(128)는 제3 트랜지스터(T3)로 구현될 수 있다. 제3 트랜지스터(T3)의 게이트는 제2 스캔 신호 라인(제2 스캔 신호단 Ga2)에 연결되도록 구성되어 제2 스캔 신호를 수신할 수 있으며, 제3 트랜지스터(T3)의 제1극은 구동 서브 회로(122)의 제어단(131, 제1 노드(N1)에 연결되며, 제3 트랜지스터(T3)의 제2극은 구동 서브 회로(122)의 제2단(133, 제3 노드(N3)에 연결된다.
예컨대, 도 1c에 도시된 바와 같이, 저장 서브 회로(127)는 저장 커패시터(Cst)로 구현될 수 있으며, 해당 저장 커패시터(Cst)는 제1 전극(Ca)과 제2 전극(Cb)을 포함하며, 해당 저장 커패시터의 제1 전극(Ca)은 제1 전압단(VDD)에 커플링되고, 예컨대, 전기적으로 연결되며, 해당 저장 커패시터의 제2 전극(Cb)은 구동 서브 회로(122)의 제어단(131)에 커플링되고, 예컨대, 전기적으로 연결된다.
예컨대, 도 1c에 도시된 바와 같이, 제1 발광 제어 서브 회로(123)는 제4 트랜지스터(T4)로 구현될 수 있다. 제4 트랜지스터(T4)의 게이트는 제1 발광 제어 라인(제1 발광 제어단(EM1)에 연결되어 제1 발광 제어 신호를 수신하며, 제4 트랜지스터(T4)의 제1극은 제1 전압단(VDD)에 연결되어 제1 전원 전압을 수신하며, 제4 트랜지스터(T4)의 제2극은 구동 서브 회로(122)의 제1단(132, 제2 노드(N2)에 연결된다.
예컨대, 발광 소자(120)의 제1단과 제2단은 각각 해당 발광 소자의 제1 전극과 제2 전극으로 칭할 수 있다. 예컨대, 해당 발광 소자(120)는 구체적으로 OLED와 같은 발광 다이오드로 구현될 수 있으며, 제1 전극(134, 예컨대 양극)은 제4 노드(N4)에 연결되어 제2 발광 제어 서브 회로(124)를 통해 구동 서브 회로(122)의 제2단(133)으로부터 구동 전류를 수신하도록 구성되며, 발광 소자(120)의 제2 전극(135, 예컨대 음극)은 제2 전압단(VSS)에 연결되어 제2 전원 전압을 수신하도록 구성된다. 예컨대, 제2 전압단은 접지될 수 있으며, 즉, VSS는 0V일 수 있다.
예컨대, 제2 발광 제어 서브 회로(124)는 제5 트랜지스터(T5)로 구현될 수 있다. 제5 트랜지스터(T5)의 게이트는 제2 발광 제어 라인(제2 발광 제어단(EM2)에 연결되어 제2 발광 제어 신호를 수신하며, 제5 트랜지스터(T5)의 제1극은 구동 서브 회로(122)의 제2단(133, 제3 노드(N3)에 연결되며, 제5 트랜지스터(T5)의 제2극은 발광 소자(120)의 제1단(134, 제4 노드(N4)에 연결된다.
예컨대, 리셋 회로(129)는 제1 리셋 회로와 제2 리셋 회로를 포함할 수 있으며, 해당 제1 리셋 회로는 제1 리셋 신호(Rst1)에 응답하여 제1 리셋 전압(Vini1)을 제1 노드(N1)에 인가하도록 구성되며, 해당 제2 리셋 회로는 제2 리셋 신호(Rst2)에 응답하여 제2 리셋 전압(Vini2)을 제4 노드(N4)에 인가하도록 구성된다. 예컨대, 도 1c에 도시된 바와 같이, 해당 제1 리셋 회로는 제6 트랜지스터(T6)로 구현되며, 해당 제2 리셋 회로는 제7 트랜지스터(T7)로 구현된다. 제6 트랜지스터(T6)의 게이트는 제1 리셋 제어단(Rst1)에 연결되어 제1 리셋 신호(Rst1)를 수신하도록 구성되며, 제6 트랜지스터(T6)의 제1극은 제1 리셋 전압단(Vinit1)에 연결되어 제1 리셋 전압(Vini1)을 수신하며, 제6 트랜지스터(T6)의 제2극은 제1 노드(N1)에 연결되도록 구성된다. 제7 트랜지스터(T7)의 게이트는 제2 리셋 제어단(Rst2)에 연결되어 제2 리셋 신호(Rst2)를 수신하도록 구성되며, 제7 트랜지스터(T7)의 제1극은 제2 리셋 전압단(Vinit2)에 연결되어 제2 리셋 전압(Vini2)을 수신하며, 제7 트랜지스터(T7)의 제2극은 제4 노드(N4)에 연결되도록 구성된다.
설명해야 할 것은, 본 개시의 실시예에서 사용한 트랜지스터는 모두 박막 트랜지스터 또는 전계 효과 트랜지스터 또는 기타 특성이 동일한 스위칭 디바이스일 수 있으며, 본 개시의 실시예는 모두 박막 트랜지스터를 예로 하여 설명한다. 여기서 사용한 트랜지스터의 소스, 드레인은 구조 상에서 대칭되기에, 소스, 드레인은 구조 상에서 구별이 없을 수 있다. 본 개시의 실시예에서, 트랜지스터의 게이트 외의 양극을 구별하기 위하여, 직접 그 중 일극은 제1극이고, 또 다른 극은 제2극으로 설명하였다. 또한, 트랜지스터의 특징에 따라 트랜지스터를 N형과 P형 트랜지스터로 나눌 수 있다. 트랜지스터가 P형 트랜지스터일 때, 오픈 전압은 로우 레벨 전압(예컨대, 0V, -5V, -10V 또는 기타 적합한 전압)이고, 오프 전압은 하이 레벨 전압(예컨대, 5V, 10V 또는 기타 적합한 전압)이며; 트랜지스터가 N형 트랜지스터일 때, 오픈 전압은 하이 레벨 전압(예컨대, 5V, 10V 또는 기타 적합한 전압)이고, 오프 전압은 로우 레벨 전압(예컨대, 0V, -5V, -10V 또는 기타 적합한 전압)이다. 설명해야 할 것은, 본 개시의 실시예는 모두 P형 트랜지스터를 예로 하여 설명을 진행하나, 이는 본 개시에 대한 한정이 아니다.
도 2a는 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판(20)의 개략도이다. 복수개의 서브 픽셀(100)의 픽셀 회로는 픽셀 회로 어레이로 배치되며, 해당 픽셀 회로 어레이의 열 방향은 제1 방향(D1)이고, 행 방향은 제2 방향(D2)이며, 제1 방향(D1)과 제2 방향(D2)은 교차되고, 예컨대 직교된다. 일부 실시예에서, 각 픽셀의 픽셀 회로는 발광 소자와의 연결 구조 외에, 완전히 동일한 구조를 가질 수 있으며, 즉, 픽셀 회로는 행 및 열 방향에서 중복 배열될 수 있으며, 상이한 서브 픽셀의 발광 소자와의 연결 구조는 각 서브 픽셀의 발광 구조의 전극의 배치 형태와 위치에 따라 상이할 수 있다. 일부 실시예에서, 상이한 컬러의 서브 픽셀의 픽셀 회로의 대략적 아키텍쳐(예컨대, 각 신호 라인의 형태와 위치)는 거의 동일하고, 각 트랜지스터의 상대적 위치관계도 거의 동일하며, 그러나 어떤 신호 라인 또는 연결 라인의 너비, 형태, 또는 어떤 트랜지스터의 채널 사이즈, 형태, 또는 상이한 서브 픽셀의 발광 소자에 연결된 연결 라인 또는 비아 위치 등은 상이할 수 있으며, 각 배치 구조 및 서브 픽셀 배열에 기초하여 조정을 진행할 수 있다.
도 2a에서는 예시적으로 동일한 행에 위치하는 인접한 2개의 서브 픽셀(100)을 도시하였으며, 또한 반도체층(102), 제1 전도층(201), 제2 전도층(202), 제3 전도층(203), 제4 전도층(204)을 도시하였다. 도 2c는 도 2a가 절단선 A1-A2에 따른 단면도의 하나의 예시이다. 해당 반도체층(102), 제1 절연층(103), 제1 전도층(201), 제2 절연층(104), 제2 전도층(202), 제3 절연층(105), 제3 전도층(203), 제4 절연층(106), 제4 전도층(204)은 차례로 베이스 기판(101) 상에 설정되며, 따라서 도 2a에 도시된 바와 같은 디스플레이 기판의 구조를 형성한다. 그러나, 본 개시의 실시예는 이러한 배치에 한정되지 않는다.
도 2b는 도 2a에 대응하여 해당 2개의 서브 픽셀(100) 중 트랜지스터 T1-T7의 반도체층(102)과 제1 전도층(201, 게이트층)을 도시하였으며, 또한 트랜지스터의 게이트, 제1극과 제2극을 도시하였다. 도 2b에서는 큰 파선 프레임으로 각 서브 픽셀(100)이 위치하는 영역을 도시하였으며, 작은 파선 프레임으로 서브 픽셀(100) 중 제1 내지 제7 트랜지스터(T1-T7)의 게이트(T1g-T7g)를 도시하였다. 설명의 편이를 위해, 다음 설명에서는 Tng, Tns, Tnd, Tna으로 각각 제N 트랜지스터(Tn)의 게이트, 제1극, 제2극과 액티브 층을 표시하며, 그 중 N은 1-7이다.
아래에 도 2a 내지 도 2c를 결부시켜 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 하나의 서브 픽셀의 구조에 대해 예시적으로 설명하기로 하며, 기타 서브 픽셀의 구조는 예컨대 이와 거의 비슷하다.
설명해야 할 것은, 본 개시에서의 "동일층 설정"은 두 가지(또는 둘 이상) 구조가 동일한 채널 증착 공정으로 형성되며 또한 동일한 채널 패터닝 공정에 의해 패터닝되어 형성된 구조를 가리키며, 그들의 재료는 동일하거나 상이할 수 있다. 본 개시 중의 "일체형 구조"는 두 가지(또는 둘 이상) 구조가 동일한 채널 증착 공정으로 형성되며 또한 동일한 채널 패터닝 공정에 의해 패터닝되어 형성된 서로 연결된 구조를 가리키며, 그들의 재료는 동일하거나 상이할 수 있다.
예컨대, 도 2a와 도 2b에 도시된 바를 결합하면, 해당 반도체층(102)은 제1 내지 제7 트랜지스터(T1-T7)의 액티브 층(T1a-T7a)을 포함한다. 도 2b에 도시된 바와 같이, 해당 제1 내지 제7 트랜지스터(T1-T7)의 액티브 층(T1a-T7a)은 일체형 구조로 서로 연결된다. 예컨대, 각 열의 서브 픽셀 중의 반도체층(102)은 서로 연결된 일체형 구조이고, 인접한 2열의 서브 픽셀 중의 반도체층은 서로 간격을 두며, 이는 제2 방향 상에서 인접한 픽셀 간의 신호 혼선을 피면할 수 있다.
예컨대, 도 2b에 도시된 바와 같이, 해당 제1 전도층(201)은 제1 내지 제7 트랜지스터(T1-T7)의 게이트(T1g-T7g)를 포함하며, 예컨대, 제3 트랜지스터(T3)와 제6 트랜지스터(T6)는 이중 게이트 구조를 사용하며, 이는 트랜지스터의 게이트 제어 능력을 향상시키고, 누설 전류를 감소시킬 수 있다.
예컨대, 해당 제1 전도층(201)은 서로 절연된 복수개의 스캔 라인(210), 복수개의 리셋 제어 라인(220)과 복수개의 발광 제어 라인(230)을 더 포함한다. 예컨대, 각 행의 서브 픽셀은 각각 대응하게 하나의 스캔 라인(210), 하나의 리셋 제어 라인(220)과 하나의 발광 제어 라인(230)에 연결된다.
스캔 라인(210)은 대응하는 한 행의 서브 픽셀 중의 제2 트랜지스터(T2)의 게이트에 전기적으로 연결(또는 일체형 구조)되어 제1 스캔 신호(Ga1)를 제공하며, 리셋 제어 라인(220)은 한 행의 서브 픽셀 중의 제6 트랜지스터(T6)의 게이트에 전기적으로 연결되어 제1 리셋 신호(Rst1)를 제공하며, 발광 제어 라인(230)은 한 행의 서브 픽셀 중의 제4 트랜지스터(T4)의 게이트에 전기적으로 연결되어 제1 발광 제어 신호(EM1)를 제공한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 스캔 라인(201)은 또한 제3 트랜지스터(T3)의 게이트에 전기적으로 연결(또는 일체형 구조)되어 제2 스캔 신호(Ga2)를 제공하며, 즉 제1 스캔 신호(Ga1)와 제2 스캔 신호(Ga2)는 동일한 신호일 수 있으며; 해당 발광 제어 라인(230)은 또한 제5 트랜지스터(T5)의 게이트에 전기적으로 연결되어 제2 발광 제어 신호(EM2)를 제공하며, 즉 해당 제1 발광 제어 신호(EM1)와 제2 발광 제어 신호(EM2)는 동일한 신호이다.
예컨대, 도 2a에 도시된 바와 같이, 해당 행의 픽셀 회로의 제7 트랜지스터(T7)의 게이트는 다음 행의 픽셀 회로(즉, 스캔 라인의 스캔 순서에 따라, 해당 행의 스캔 라인 후의 순서대로 오픈한 스캔 라인이 위치하는 픽셀 회로 행)에 대응하는 리셋 제어 라인(220(n+1)에 전기적으로 연결되어 제2 리셋 신호(Rst2)를 수신한다.
예컨대, 도 2a로부터 알 수 있듯이, 열 방향(제1 방향(D1)에서 픽셀 영역을 분할하는 게이트 라인(11)은 해당 리셋 제어 라인(220) 또는 해당 발광 제어 라인(230)일 수 있으며, 각 픽셀 회로의 영역은 모두 하나의 리셋 제어 라인(220), 하나의 발광 제어 라인(230)과 하나의 스캔 라인(210) 중의 각 일부분을 포함한다.
예컨대, 도 2b에 도시된 바와 같이, 해당 디스플레이 기판(20)은 자기 정렬 공정을 채용하고, 제1 전도층(201)을 마스크로써 이용하여 해당 반도체층(102)에 대해 도체화 처리(예컨대, 도핑 처리)를 진행하여, 해당 반도체층(102)이 해당 제1 전도층(201)에 의해 커버되지 않는 부분이 도체화되도록 하며, 따라서 각 트랜지스터의 액티브 층이 채널 영역 양측에 위치하는 부분이 도체화되어, 각각 해당 트랜지스터의 제1극과 제2극을 형성한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 제2 전도층(202)은 저장 커패시터의 제1 전극(Ca)을 포함한다. 해당 저장 커패시터의 제1 전극(Ca)은 베이스 기판(101)에 수직되는 방향에서 제1 트랜지스터(T1)의 게이트(T1g)와 중첩되어 저장 커패시터(Cst)를 형성하며, 즉 해당 제1 트랜지스터(T1)의 게이트(T1g)는 해당 저장 커패시터(Cst)의 제2 전극(Cb)의 역할을 한다. 예컨대, 해당 저장 커패시터의 제1 전극(Ca)은 비아(301, 본 개시의 제4 비아의 하나의 예시)를 포함하고, 해당 비아(301)는 해당 제1 트랜지스터(T1)의 게이트(T1g)의 적어도 부분을 노출하여, 해당 게이트(T1g)와 기타 구조가 전기적으로 연결되는데 유리하도록 한다.
예컨대, 도 2a에 도시된 바와 같이, 인접한 서브 픽셀의 저장 커패시터의 제1 전극(Ca)은 서로 전기적 연결된다. 각 서브 픽셀의 저장 커패시터의 제1 전극(Ca)은 서브 픽셀에 대응하는 제1 전원 라인(250)에 전기적으로 연결되기에, 복수개의 저장 커패시터의 제1 전극(Ca)은 제1 방향(D1) 상에서 서로 연결되며, 복수개의 제1 전원 라인(250)을 망상 구조로 연결할 수 있으며, 이는 전원 라인 상의 전기 저항 및 전압 강하를 감소시켜, 제1 전원 전압이 각 서브 픽셀에 균일하게 전송되도록 하며, 디스플레이 기판의 균일성을 향상시킨다.
예컨대, 도 2a에 도시된 바와 같이, 해당 제2 전도층(202)은 복수개의 리셋 전압 라인(240)을 더 포함할 수 있으며, 해당 복수개의 리셋 전압 라인(240)은 복수행의 서브 픽셀에 일일이 대응하여 연결된다. 해당 리셋 전압 라인(240)은 대응하는 한 행의 서브 픽셀 중의 제6 트랜지스터(T6)의 제1극에 전기적으로 연결되어 제1 리셋 전압(Vinit1)을 제공한다.
예컨대, 해당 행의 서브 픽셀 중의 제7 트랜지스터(T7)의 제1극은 다음 행의 서브 픽셀에 대응하는 리셋 전압 라인(240)에 전기적으로 연결되어 제2 리셋 전압(Vinit2)을 수신할 수 있다.
예컨대, 해당 제3 전도층(203)은 제1 방향(D1)을 따라 연장된 제1 전원 라인(250)을 포함하며, 해당 제1 전원 라인(250)은 제1 전압단(VDD)에 연결되며, 또한 복수개의 서브 픽셀(100)을 위해 제1 전원 전압(VDD)을 제공하도록 구성된다. 예컨대, 도 2a에 도시된 바와 같이, 해당 제3 전도층(203)은 복수행의 서브 픽셀과 일일이 대응하여 전기적으로 연결된 복수개의 제1 전원 라인(250)을 포함한다. 해당 제1 전원 라인(250)은 비아(302)를 통해 대응하는 한 행의 서브 픽셀 중의 저장 커패시터의 제1 전극(Ca)에 전기적으로 연결되며, 비아(303)를 통해 제4 트랜지스터(T4)의 제1극에 전기적으로 연결된다. 그러나, 본 개시의 실시예는 제1 전원 라인의 개수 및 설정 방식(예컨대, 서브 픽셀과의 대응 연결 방식)에 대해 한정하지 않는다.
예컨대, 해당 제3 전도층(203)은 복수개의 데이터 라인(12)을 더 포함한다. 해당 복수개의 데이터 라인(12)은 복수열의 서브 픽셀에 일일이 대응하여 전기적으로 연결되어 데이터 신호를 제공한다. 예컨대, 해당 데이터 라인(12)은 비아(305)를 통해 대응하는 한 열의 서브 픽셀 중의 제2 트랜지스터(T2)의 제1극(T2s)에 전기적으로 연결되어 해당 데이터 신호를 제공한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 제3 전도층(203)은 연결 전극(231, 본 개시의 제2 연결 전극의 하나의 예시)을 더 포함하며, 해당 연결 전극(231)의 일단은 저장 커패시터의 제1 전극(Ca) 중의 비아(301) 및 절연층 중의 비아(401)를 통해 해당 제1 트랜지스터(T1)의 게이트(T1g), 즉 저장 커패시터의 제2 전극(Cb)에 전기적으로 연결되며, 또 다른 일단은 비아(402)를 통해 해당 제3 트랜지스터(T3)의 제1 전극에 연결되며, 따라서 해당 저장 커패시터의 제2 전극(Cb)을 해당 제3 트랜지스터(T3)의 제1극(T3s)에 전기적으로 연결시킨다. 예컨대, 도 2c에 도시된 바와 같이, 해당 비아(401)는 제2 절연층(104)과 제3 절연층(105)을 관통하며, 해당 비아(402)는 제1 절연층(103), 제2 절연층(104)와 제3 절연층(105)을 관통한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 제3 전도층(203)은 연결 전극(232)을 더 포함하며, 해당 연결 전극(232)의 일단은 비아(403)를 통해 리셋 전압 라인(240)에 전기적으로 연결되며, 또 다른 일단은 비아(404)를 통해 제6 트랜지스터(T6)에 전기적으로 연결되어, 해당 제6 트랜지스터(T6)의 제1극(T6s)으로 하여금 해당 리셋 전압 라인(240)으로부터 제1 리셋 전압(Vinit1)을 수신할 수 있도록 한다. 예컨대, 해당 비아(403)는 제3 절연층(105)을 관통하며, 해당 비아(404)는 제1 절연층(103), 제2 절연층(104)와 제3 절연층(105)을 관통한다.
예컨대, 도 2a와 도 2c에 도시된 바와 같이, 해당 제3 전도층(203)은 연결 전극(233)을 더 포함하며, 해당 연결 전극(233)은 비아(405, 본 개시의 제3 비아의 하나의 예시)를 통해 제5 트랜지스터(T5)의 제2극(T5d)에 전기적으로 연결되며, 또한 해당 제5 트랜지스터(T5)의 제2극(T5d)을 발광 소자의 제1 전극(134)에 전기적으로 연결시키기 위한 것이며, 예컨대, 해당 비아(405)는 제1 절연층(103), 제2 절연층(104)과 제3 절연층(105)을 관통한다. 예컨대, 해당 연결 전극(233)은 즉 해당 제5 트랜지스터(T5)의 제2극 접촉 전극이다.
해당 제4 전도층(204, 본 개시의 전기 연결층의 하나의 예시)는 디스플레이 영역(DA)에 위치하는 제1 부분(204a)을 포함하며, 도 2a에 도시된 바와 같이, 해당 제1 부분(204a)은 각각 복수개의 서브 픽셀(100)과 일일이 대응하여 설정된 복수개의 연결 전극(234, 본 개시의 제1 연결 전극의 하나의 예시)을 포함하며, 각 서브 픽셀의 픽셀 회로는 해당 연결 전극(234)을 통해 발광 소자(120)에 전기적으로 연결된다.
설명해야 할 것은, 본 개시의 실시예 중의 픽셀 회로는 해당 제4 전도층(204)이 베이스 기판(101)에 가까운 일측에 위치하는 회로 구조(예컨대, 각 트랜지스터 구조)를 가리키며, 따라서 해당 제4 전도층(204) 중의 연결 전극(234)과 해당 제4 전도층(204) 위의 발광 소자(120) 등을 구분한다.
도 2a와 도 2c에 도시된 바와 같이, 제4 절연층(106)은 해당 제4 전도층(204)과 픽셀 회로(900) 사이에 위치하며, 해당 연결 전극(234)은 제4 절연층(106) 중의 비아(307, 본 개시의 제1 비아의 하나의 예시)를 통해 제3 전도층(203) 중의 연결 전극(233)에 전기적으로 연결되며, 따라서, 서브 픽셀의 픽셀 회로(900)에 전기적으로 연결된다. 해당 연결 전극(234)은 비아(308, 본 개시의 제2 비아의 하나의 예시)을 통해 발광 소자(120)의 제1 전극(134)에 전기적으로 연결되도록 구성되며, 따라서 발광 소자와 픽셀 회로(900, 예컨대 제5 트랜지스터의 제2극)를 전기적으로 연결시킨다. 도 2c에 도시된 바와 같이, 비아(308)는 제5 절연층(107)에 위치하며; 비아(307)와 비아(308)는 베이스 기판(101)에 수직되는 방향에서 중첩되지 않으며, 즉, 비아(307)와 비아(308)의 베이스 기판(101) 상에서의 정투영은 중첩되지 않는다.
연결 전극(234)을 통해 발광 소자(120)와 픽셀 회로(900)를 연결시키는 것은 다방면으로 유익한 효과를 가진다. 일 측면에서, 픽셀 전극(제1 전극(134)의 전기 저항을 감소시킴으로써 구동 전류를 증가시킨다. 또 다른 측면에서, 베이스 기판에 수직되는 방향 상에서, 비아의 직접 관통으로 인해 도전성 재료의 충진 깊이가 과도하게 깊어 접속 불량, 단선 또는 요철을 초래하는 것을 피면할 수 있다. 또 다른 측면에서, 발광 소자(120)의 제1 전극(134)의 평탄도는 발광층의 발광 균일성에 영향을 미친다. 제4 도전층(204)을 설정하는 것을 통해 하층의 픽셀 회로(900)를 상층의 발광 소자와 간격을 두면, 하층의 픽셀 회로(900)가 제1 전극(134)의 평탄도에 대한 영향을 저감할 수 있다. 예컨대, 도 2c에 도시된 바와 같이, 비아(405)가 비교적 깊기에, 연결 전극(234)을 설정하는 것을 통해 비아(405)와 제1 전극(134)의 거리가 세로 방향으로 벌어질 수 있으며, 따라서 해당 비교적 깊은 비아(405)가 제1 전극의 평탄도에 대한 영향을 저감할 수 있다.
또한, 비아(307)와 비아(308)를 베이스 기판(101)에 수직되는 방향에서 중첩되지 않게 설계하면, 베이스 기판에 수직되는 방향에서, 세로 방향 상의 복수개의 비아의 영향을 분산시키는데 유리하며, 진일보하여 제1 전극(134)의 평탄도를 향상시킨다.
예컨대, 도 2c에 도시된 바와 같이, 비아(405), 비아(307)와 비아(308)는 베이스 기판(101)에 수직되는 방향에서 중첩되지 않으며, 즉 베이스 기판(101) 상에서의 비아(405, 307, 308)의 정투영은 서로 중첩되지 않는다.
도 2a에 도시된 바와 같이, 제4 전도층(204)이 디스플레이 영역(DA)에 위치하는 부분(즉, 제1 부분)은 임의의 제1 전원 라인(250)과 베이스 기판(101)에 수직되는 방향에서 중첩되지 않는다.
발명인은 제1 전원 라인(250) 상의 전기 저항, 기생 커패시터가 야기하는 저항 부하는 전원 라인 상의 전원 전압 신호의 균일 안전성에 중요한 영향을 미치며, 또한 진일보하여 디스플레이의 균일성에 영향주는 것을 발견하였다. 발명인은 진일보하여, 디스플레이 기판의 디스플레이 영역(DA)에 있어서, 제1 전원 라인(250) 상의 전기 저항을 감소시키는 것보다, 기생 커패시터를 감소시키는 것이 디스플레이 영역의 디스플레이 효과를 향상시키는게 유리한 것을 발견하였다. 제4 전도층이 디스플레이 영역(DA)에 위치하는 제1 부분(즉, 해당 제4 전도층이 디스플레이 영역에 위치하는 전부 패턴)이 임의의 제1 전원 라인(250)과 베이스 기판(101)에 수직되는 방향에서 중첩되지 않는 것으로 설정하면, 제1 전원 라인 상에서의 기생 커패시터를 감소시키고, 디스플레이 효과를 향상시키는데 유리하다.
예컨대, 해당 제4 전도층(204)은 비디스플레이 영역(NDA)에 위치하는 제2 부분을 더 포함하며, 해당 제4 전도층(204)의 제2 부분은 비디스플레이 영역(NDA)에 위치하는 전도 구조와 병렬 설정되어 해당 전도 구조의 전기 저항을 감소시킬 수 있으며, 해당 전도 구조는 예컨대 신호 라인 또는 부품의 전극 등이다. 구체적으로 하문에서 소개하기로 한다.
도 2a에 도시된 바와 같이, 베이스 기판(101) 상에서의 비아(307)와 비아(308)의 정투영은 모두 베이스 기판에서의 제3 연결 전극(234)의 정투영 내에 위치한다. 예컨대, 비아(307)와 비아(308)는 D1 방향에서 병렬 배치되고, 또한 제1 방향(D1)의 중심선을 따라 대략적으로 중첩된다. 이는 연결 전극(234)이 제2 방향(D2)에서의 사이즈를 감소시킬 수 있으며, 연결 전극(234)이 제1 전원 라인(250)과 중첩되는 것을 피면할 수 있다.
예컨대, 도 2c에 도시된 바와 같이, 디스플레이 기판(20)은 발광 소자의 제1 전극 상에 위치한 픽셀 경계층(108)을 더 포함한다. 디스플레이 기판의 개구 영역(600)을 규정하기 위해 픽셀 경계층(108)에 개구를 형성한다. 발광층(136)은 적어도 해당 개구 내(발광층(136)은 또한 부분 픽셀 경계층을 커버할 수 있음)에 형성되며, 제2 전극(135)은 발광층(136) 상에 형성되어 해당 발광 소자(120)를 형성한다. 예컨대, 해당 제2 전극(135)은 공통 전극이며, 해당 디스플레이 기판(20)에 전면 배치된다. 예컨대, 제1 전극은 발광 소자의 양극이고, 제2 전극은 발광 소자의 음극이다.
도 2c에 도시된 바와 같이, 발광층의 평탄도를 높이기 위해 해당 개구 영역(600)은 베이스 기판(101)에 수직되는 방향에서 비아(307), 비아(308)와 모두 중첩되지 않는다.
또 다른 예시에서, 베이스 기판(101)에 평행되는 방향에서, 비아(308)는 비아(307)에 비해 픽셀의 개구 영역(600)에서 더 멀리 떨어져 있으며(예컨대, 제1 전극(134)의 면적은 대응하는 개구 영역(600)의 면적보다 크며, 개구 영역(600)은 대략 제1 전극(134)의 중부 영역에 위치함), 즉 해당 비아(308)가 베이스 기판(101) 상에서의 정투영은 비아(307)가 베이스 기판(101) 상에서의 정투영에 비해 해당 개구 영역(600)이 베이스 기판 상에서의 정투영에서 더 멀리 떨어져 있다. 왜냐하면 베이스 기판(101)에 수직되는 방향에 상에서, 비아(308)가 위치하는 제5 절연층(107, 예컨대 제2 평탄층)은 비아(307)가 위치하는 제4 절연층(106, 예컨대 제1 평탄층)에 비해 개구 영역(600)에 더 가깝기에, 해당 비아(308)의 제1 전극(134)이 개구 영역에 노출되는 부분(즉, 발광층과 접촉하기 위한 부분)의 평탄도에 대한 영향은 비교적 크며, 해당 비아(308)를 개구 영역에서 더 멀리 떨어져 있도록 설정하면(베이스 기판에 평행되는 표면 상에서), 비아가 개구 영역 내의 발광층(136)의 평탄도에 대한 영향을 감소시킬 수 있고, 발광 소자의 성능을 제고시킬 수 있다.
또 다른 일부 실시예에서, 비아(307)는 개구 영역(600)과 부분적으로 교차되며, 비아(307)가 위치하는 층과 제1 전극(134)이 위치하는 층 사이에 적어도 제4 전도층(204) 및 비아(308)가 위치하는 제5 절연층(107)을 사이에 두기에, 비아(307)가 개구 영역의 평탄성에 대한 영향은 비아(308)가 개구 영역의 평탄성에 대한 영향보다 작다.
예컨대, 도 2a와 도 2c에 도시된 바와 같이, 비아(307)와 비아(308)가 베이스 기판(101) 상에서의 정투영은 각각 해당 서브 픽셀(100)의 발광 제어 라인(230)이 베이스 기판 상에서의 정투영의 양측에 위치한다. 이러한 설정은 해당 발광 제어 라인(230) 상의 신호가 픽셀 전극 상의 신호에 대한 간섭을 피면할 수 있다.
예컨대, 도 2c에 도시된 바와 같이, 연결 전극(234)은 비아(307)에서 멀리 떨어지는 방향으로 연장되어 비아(308)를 통해 제1 전극(134)에 연결되어야 하기에, 비아(308) 곳의 접촉 불량을 피면하기 위하여, 해당 연결 전극(234)은 일반적으로 가로 방향 상에서 충분한 거리로 연장되어 제1 전극(134)과 충분히 접촉한다. 레이아웃 설계가 비교적 컴팩트하기에, 이러한 설정은 연결 전극(234)과 연결 전극(231)이 베이스 기판(101)에 수직되는 방향에서 중첩되어 기생 커패시터를 생성한다. 각 재료층에 대해 패턴화 공정을 진행하여 패턴을 형성할 때 일반적으로 오류가 발생한다. 예컨대, 포토리소그래피 공정에서, 노광 단계에서 쉽게 정렬 오류가 발생하며; 에칭 공정에서, 에칭하여 얻은 패턴의 실제 사이즈는 설계치보다 작고, 설계값과 실제값과의 차이값(즉, "CD bias")이 발생한다. 각 서브 픽셀의 균일성을 보장하기 위하여, 각 서브 픽셀에 모두 해당 기생 커패시터가 존재하도록 공정에 대해 설계를 진행할 수 있으며, 따라서 디스플레이의 균일성을 향상시킨다.
예컨대, 도 2a와 도 2c에 도시된 바와 같이, 제1 방향(D1) 상에서, 연결 전극(234)이 베이스 기판(101)에서의 정투영과 연결 전극(231)이 베이스 기판(101)에서의 정투영의 중첩 사이즈(d1)는:
Figure pct00002
를 만족하며, 그 중, cdbias1는 연결 전극(231)이 위치하는 제3 전도층(203)의 설계값과 실제값과의 차이값이며, cdbias2는 연결 전극(234)이 위치하는 제4 전도층(204)의 설계값과 실제값의 차이값이며, cdbias1과 cdbias2의 구체적 값은 공정 능력에 달려있다. 예컨대, cdbias1과 cdbias2는 모두 0.1μm 내지 0.9μm 사이에 있다. 이러한 설정을 통해, 공정 파동이 존재하는 경우, 각 서브 픽셀의 연결 전극(234)과 연결 전극(231)은 베이스 기판(101)에 수직되는 방향에서 중첩되는 것을 보장할 수 있으며, 따라서 균일성을 향상시킬 수 있다.
도 3은 본 개시의 또 다른 일부 실시예가 제공하는 디스플레이 기판의 개략도이다. 도 3에 도시된 바와 같이, 저장 커패시터의 제1 전극(Ca)은 제1 트랜지스터(T1)의 제1극(T1s)과 베이스 기판(101)에 수직되는 방향에서 중첩된다. 제2 방향(D2) 상에서, 제1 전원 라인(250)은 데이터 라인(12)과 저장 커패시터의 제1 전극(Ca) 중의 비아(301) 사이에 위치하며, 또한 비아(303)를 통해 저장 커패시터의 제1 전극(Ca)에 전기적으로 연결되기에, 해당 저장 커패시터의 제1 전극(Ca)은 데이터 라인(12)의 방향을 따라 충분히 연장되어, 제1 전원 라인(250)과의 양호한 접촉을 보장하는 것을 필요로 한다. 예컨대, 제1 트랜지스터(T1)의 제1극(T1s)은 데이터 라인(12)에 가까운 제1 방향(D1)에 따른 제1극 측변(601)을 가지며, 저장 커패시터의 제1 전극(Ca)은 데이터 라인(12)에 가까운 제1 방향(D1)에 따른 커패시터 전극 측변(602)을 가진다. 예컨대, 제1 방향(D1) 상에서, 해당 제1극 측변(601)은 해당 제1 트랜지스터(T1)의 제1극(T1s)의 해당 데이터 라인(12)에 가장 가까운 측변이며, 해당 커패시터 전극 측변(602)은 해당 저장 커패시터의 제1 전극(Ca)의 해당 데이터 라인(12)에 가장 가까운 측변이다.
예컨대, 제2 방향(D2) 상에서, 커패시터 전극 측변(602)은 제1극 측변(601)에 비해 상기 데이터 라인(12)에 더 가까우며, 즉 해당 커패시터 전극 측변(602)은 해당 제1극 측변(601) 밖으로 연장된다.
예컨대, 공정 파동이 야기하는 저장 커패시터의 제1 전극(Ca)과 제1 트랜지스터(T1)의 제1극(T1s)이 베이스 기판(101)에 수직되는 방향 상에서 중첩 면적이 불균일한 문제, 따라서 야기하는 기생 커패시터가 불균일한 문제를 피면하기 위하여, 각 서브 픽셀 중에서 해당 커패시터 전극 측변(602)이 모두 해당 제1극 측변(601) 밖으로 초과하는 것을 보장하도록 공정에 대해 설계를 진행할 수 있다.
예컨대, 도 3에 도시된 바와 같이, 제2 방향(D2) 상에서, 커패시터 전극 측변(602)이 베이스 기판(101)에서의 정투영과 제1극 측변(601)이 베이스 기판(101)에서의 정투영의 거리 d2는:
Figure pct00003
를 만족하며, 그 중, cdbias3는 제1 트랜지스터(T1)의 제1극(T1s)이 위치하는 반도체층(201)의 설계값과 실제값의 차이값이며, cdbias4는 저장 커패시터의 제1 전극(Ca)이 위치하는 제2 전도층(202)의 설계값과 실제값의 차이값이다. Cdbias3과 cdbias4의 구체적 값은 공정 능력에 달려있다. 예컨대, cdbias3과 cdbias4는 모두 0.1μm 내지 0.9μm 사이에 있다. 이러한 설정을 통해, 공정 파동이 존재하는 경우, 각 서브 픽셀의 커패시터 전극 측변(602)이 모두 제1극 측변(601) 밖으로 초과하는 것을 보장할 수 있으며, 따라서 균일성을 향상시킬 수 있다.
또 다른 일부 실시예에서, 도 4a에 도시된 바와 같이, 연결 전극(234)이 비아(308)에 의해 노출되는 부분은 베이스 기판(101)에 상대한 경사면을 가진다. 일 측면에서, 이러한 설정은 동일한 공간 하에서, 발광 소자(120)의 제1 전극(134)과 연결 전극(234)의 접촉 면적을 크게 하며, 따라서 접촉 전기 저항을 감소시키고, 수율을 향상시키며; 또 다른 측면에서, 해당 디스플레이 기판(20)이 플렉시블 디스플레이 기판일 때, 해당 경사면의 설정은 벤딩 응력이 비아(308) 곳 연결에 대한 안전성을 완화할 수 있으며, 기판의 내굴곡성을 향상시킨다. 예컨대, 해당 서브 픽셀의 연결 전극(234)의 경사 방향은 해당 서브 픽셀이 위치하는 기판 영역의 벤딩 방향과 일치하며, 따라서 해당 벤딩 응력을 완화한다. 예컨대, 해당 경사면은 베이스 기판의 경사각에 상대하여 20도 내지 50도이다.
도 4b는 도 4a 중의 비아(308) 곳의 확대 개략도를 도시하였으며, 예컨대, 도 4b에 도시된 바와 같이, 연결 전극(233)은 제1 경사각∠1를 가지고, 연결 전극(233)은 비아(308)에 가까운 일단에서 제2 경사각∠2를 가지며, 연결 전극(233)이 제3 절연층(105)의 평탄 표면 상에 형성된다고 가정하면, ∠1은 55보다 크거나 같고 또한 70도보다 작거나 같으며, ∠2는 60보다 크거나 같고 또한 80도보다 작거나 같으며, ∠1은 ∠2보다 큰 것으로 설정할 수 있으며, 따라서 해당 연결 전극(234)의 경사면(500)에 대해 설정하여, 연결 전극(234)과 발광 소자(120)의 제1 전극(134) 사이에 비교적 좋은 접촉 효과와 전기 연결 효과를 갖도록 한다. 또한, 이러한 설정은 제3 전도층(203)과 제4 전도층(204)의 에칭을 증가하는데 도움을 주며, 따라서 각각 해당 연결 전극(233)과 해당 연결 전극(234)의 에칭 레이트와 에칭 효과를 형성한다.
도 5는 본 개시의 또 다른 일부 실시예가 제공하는 디스플레이 기판의 개략도이다. 도 5에 도시된 바와 같이, 제1 트랜지스터(T1)의 액티브 층(T1a)은 벤딩 구조를 포함한다. 이러한 설정을 통해 해당 제1 트랜지스터(T1)의 채널 영역의 너비 길이 비 W/L을 낮출 수 있다.
제1 트랜지스터(T1)는 해당 픽셀 회로의 구동 트랜지스터이기에, 일반적으로 비교적 큰 사이즈로 설계하여 충분히 큰 구동 전류를 획득하도록 한다. 그러나, 발명인은 구동 전류가 너무 크면 그레이 레벨 손실을 조성하는 것을 발견하였으며, 예컨대, 로우 그레이 레벨 데이터를 디스플레이하지 못하여 픽처 왜곡을 초래할 수 있다. 제1 트랜지스터(T1)의 너비 길이 비를 낮추는 것을 통해 이 문제를 해결할 수 있으며, 디스플레이 효과를 향상시킨다.
예컨대, 제1 트랜지스터(T1)의 액티브 층(T1a)은 "Ω"형태 또는 "
Figure pct00004
"형태이거나, 또는 "Ω"형태 또는 "
Figure pct00005
"형태와 유사하며, 즉 돌출 구조를 포함한다. 도 5에 도시된 바와 같이, 해당 액티브 층(T1a)은 제1 부분(701), 제2 부분(702)과 연결부(703)를 포함한다. 해당 제2 부분(702)은 해당 제1 부분(701)의 양측에 위치하며, 해당 제1 부분(701)은 돌출된 부분이다. 해당 연결부(703)는 해당 제1 부분(701)과 제2 부분(702)을 연결한다.
예컨대, 해당 제1 부분(701)과 제2 부분(702)은 모두 직선형이고, 또한 동일한 수평선에 있지 않으며, 해당 제2 부분(702)은 곡선형이다. 예컨대, 해당 제2 부분(702)의 평균 곡률 반경은 1μm보다 크다.
도 5에 도시된 바와 같이, 연결부(703)의 평균 너비(W3)는 제1 부분(701)의 평균 너비(W1)와 제2 부분(702)의 평균 너비(W2)보다 모두 크다. 곡선형의 연결부(703)는 직선형 구조에 비해 형성 과정에서 쉽게 끊어질 수 있기 때문에, 연결부(703)를 더 넓게 만들어 공정 수율을 높일 수 있다.
예컨대, 도 5에 도시된 바와 같이, 저장 커패시터의 제1 전극(Ca) 중의 비아(301)는 제1 트랜지스터(T1)의 액티브 층(T1a)과 베이스 기판에 수직되는 방향에서 중첩되지 않는다. 예컨대, 해당 액티브 층(T1a)에 상술한 돌출 구조를 설정하는 것을 통해 해당 액티브 층(T1a)이 해당 비아(301)와 베이스 기판에 수직되는 방향에서 중첩되지 않도록 한다. 이러한 설계는 제1 트랜지스터(T1)의 액티브 층(T1a)이 해당 비아(301)에 의해 노출되는 부분, 즉 해당 연결 전극(231)과 접촉하는 부분이 제1 트랜지스터(T1)의 액티브 층(T1a)으로 인해 평탄하지 않은 것을 피면할 수 있으며, 연결 전극(231)과 해당 게이트(T1g)의 접촉 수율을 높일 수 있다.
디스플레이 기판(20)의 게이트 구동 회로(13)는 일반적으로 복수개의 시프트 레지스터 유닛을 포함하며, 해당 시프트 레지스터 유닛은 외부 회로의 제어 신호의 작용 하에 시프트 펄스 신호를 생성하며, 해당 시프트 펄스 신호는 현재 행의 픽셀의 스캔 신호로 될뿐만 아니라, 또한 다음 행의 개시 신호(첫번째 행은 프레임 개시 신호(STV)에 의해 트리거됨)와 이전 행의 종료 신호로 되어 제어를 진행한다. 예컨대, 외부 회로의 제어 신호는 주로 프레임 개시 신호(STV), 위상반대의 CLK 및 CLKB 신호 쌍, 트랜지스터 폐쇄 신호(예컨대, VGL) 및 가능한 직류 전압 신호(VGH, VGL)를 포함한다. 해당 시프트 레지스터 유닛은 디스플레이 영역의 복수행의 서브 픽셀에 일일이 대응하여 연결되며, 또한 출력 노드를 통해 대응하는 한 행의 서브 픽셀에 상기 제1 스캔 신호(Ga1)와 상기 제2 스캔 신호(Ga2)를 출력하도록 구성된다.
도 6a는 본 개시의 적어도 하나의 실시예가 제공하는 게이트 구동 회로의 회로 개략도를 도시하였으며, 도면에서는 해당 게이트 구동 회로 중의 하나의 시프트 레지스터 유닛을 도시하였다. 도 6a도 도시된 바와 같이, 해당 시프트 레지스터 유닛은 입력 회로(501), 출력 회로(502), 저장 회로(503) 및 리셋 회로(504)를 포함한다. 입력 회로(501)는 트리거 신호(STV)에 응답하여 높은 전위(VGH)를 풀업 노드(PU)로 전송하며, 즉 전송 회로(502)의 제어단 및 저장 회로(503)의 일단이다. 출력 회로(502)는 풀업 노드(PU)의 제어 하에 CLK 신호를 출력하도록 구성된다. 리셋 회로(504)는 CLKB 신호에 응답하여 출력 노드(OUT)를 리셋하도록 구성된다.
예컨대, 해당 입력 회로(501)는 제8 트랜지스터(T8)를 포함하고, 출력 회로(502)는 제9 트랜지스터(T9)를 포함하며, 리셋 회로(504)는 제10 트랜지스터(T10)를 포함하며, 저장 커패시터(503)는 제1 커패시터(C1)를 포함하고, 해당 제1 커패시터(C1)는 해당 출력 노드(OUT)에 연결되며, 또한 제1 전극(C1a)과 제2 전극(C1b)을 포함한다. 아래에 P형 트랜지스터를 예로 하여 해당 시프트 레지스터 유닛의 작업 과정에 대해 예시적으로 설명하기로 하며, 그러나 본 개시의 실시예는 이에 한정되지 않는다.
해당 시프트 레지스터 유닛의 한가지 작업 과정은: 트리거 신호(STV)가 다가올 때, CLK 신호는 높은 전위이며, 제8 트랜지스터(T8)는 오픈되며, 낮은 전위(VGL)를 제9 트랜지스터(T9)의 게이트(풀업 노드(PU)에 전송하고, 동시에 제1 커패시터(C1)의 제1 전극에 저장하며, 제9 트랜지스터(T9)는 낮은 전위(VGL)의 작용 하에 오픈되며, 낮은 전위의 CLK 신호를 출력하며, 해당 행의 서브 픽셀의 트랜지스터를 오픈하며, 동시에 다음 레벨 시프트 레지스터 유닛의 입력 신호로 하며; CLK 신호의 전위가 낮은데로부터 높아짐에 따라, 제10 트랜지스터(T10)는 낮은 전위의 CLKB의 신호의 작용 하에 오픈되며, 제1 커패시터(C1)는 방전하며, 높은 전위를 출력하며, 해당 행의 서브 픽셀의 트랜지스터를 오프한다. 따라서, 디스플레이 영역의 픽셀에 대한 순차 스캔을 구현한다.
도 6b는 도 6a에 도시된 시프트 레지스터 유닛의 구조 개략도이며, 도 6c는 도 6b가 절단선 B1-B2에 따른 단면도이며, 도 6d는 도 6b가 절단선 E1-E2에 따른 단면도이다. 설명해야 할 것은, 명확한 설명을 위해 도 6b와 도 6c에서는 모두 제1 전도층(201) 하방의 구조(즉, 제1 절연층과 반도체층)를 생략하였다.
도 6b에 도시된 바와 같이, 해당 디스플레이 기판(20)은 비디스플레이 영역(NDA)에 위치하는 제1 전원 신호 라인(VGH), 제2 전원 신호 라인(VGL), 트리거 신호 라인(STV), 제1 클록 신호 라인(CLK) 및 제2 클록 신호 라인(CLKB)을 포함한다. 예컨대, 각 신호 라인은 모두 제1 방향을 따라 연장된다.
제1 전원 신호 라인(VGH)은 제8 트랜지스터(T8)의 제1극에 전기적으로 연결되어 제1 전원 신호 라인(VGH)을 제공하고, 제2 전원 신호 라인(VGL)은 제10 트랜지스터(T10)의 제1극에 전기적으로 연결되어 제2 전원 신호 라인(VGL)을 제공한다. 제1 클록 신호 라인(CLK)은 제9 트랜지스터(T9)의 제1극과 전기적으로 연결되어 제1 클록 신호 라인(CLK)을 제공하며, 제2 클록 신호 라인(CLKB)은 제10 트랜지스터(T10)의 게이트와 전기적으로 연결되어 제2 클록 신호 라인(CLKB)을 제공한다. 트리거 신호 라인(STV)은 제8 트랜지스터(T8)의 게이트와 전기적으로 연결되어 트리거 신호 라인(STV)을 제공한다.
해당 게이트 구동 회로(13)는 디스플레이 영역의 서브 픽셀과 동시에 형성될 수 있다. 예컨대, 해당 제8 내지 제10 트랜지스터(T8-T10)의 게이트는 제1 전도층(201)에 위치할 수 있으며, 액티브 층, 제1극 및 제2극은 반도체층(102)에 위치할 수 있으며, 비디스플레이 영역(NDA)의 각 신호 라인은 제3 전도층(203)에 위치할 수 있다.
도 6b와 도 6c에 도시된 바와 같이, 제8 트랜지스터(T8)의 제2극은 연결 전극(650)을 통해 제9 트랜지스터(T9)의 게이트(T9g)와 제1 커패시터(C1)의 제1 전극(C1a)에 연결되며, 제1 커패시터(C1)의 제2 전극(C1b)은 예컨대 해당 연결 전극(650)과 동일층 설정된다. 예컨대, 해당 연결 전극(650) 및 해당 제1 커패시터(C1)의 제2 전극(C1b)은 제3 전도층(203)에 위치할 수 있다.
예컨대, 도 6b에 도시된 바와 같이, 각 신호 라인은 제1 전도층(201) 중의 배선 패턴을 통해 게이트 구동 회로(13)에 연결되며, 해당 게이트 구동 회로(13)는 제3 전도층(203) 중의 배선 패턴을 통해 디스플레이 영역(DA) 중의 픽셀 회로에 연결된다.
예컨대, 제4 전도층(204)이 비디스플레이 영역에 위치하는 제2 부분(204b)은 보조 커패시터 전극(C1c)을 포함하며, 해당 보조 커패시터 전극(C1c)은 해당 제1 커패시터(C1)의 제1 전극(C1a) 또는 제2 전극(C1b)에 병렬되어 해당 제1 커패시터(C1)의 커패시터 값을 증가시킬 수 있다.
도 6c에 도시된 바와 같이, 해당 보조 커패시터 전극(C1c)은 제3 절연층의 비아를 관통하는 것을 통해 연결 전극(650)에 전기적으로 연결되며, 따라서 제1 커패시터(C1)의 제1 전극(C1a)에 연결되며, 또한 베이스 기판(101)에 수직되는 방향에서 제1 커패시터(C1)의 제2 전극(C1b)과 중첩된다. 따라서, 해당 제1 전극(C1a)과 해당 보조 커패시터 전극(C1c)은 각각 제2 전극(C1b)과 적어도 부분 중첩됨으로써 병렬 커패시터의 구조를 형성하며, 제1 커패시터(C1)의 커패시터 값을 증가시키며, 제1 커패시터(C1)의 부트스트랩 능력을 높이며, 따라서 출력 신호의 안전성을 향상시킨다.
예컨대, 도 6b에 도시된 바와 같이, 제4 전도층(204)이 비디스플레이 영역에 위치하는 제2 부분(204b)은 각 신호 라인에 대응하는 보조 신호 라인을 더 포함하며, 각 보조 신호 라인은 각 신호 라인과 병렬되어 신호 라인의 전기 저항 및 해당 신호 라인 상의 전압을 낮출 수 있다. 각 보조 신호 라인에 대응하는 신호 라인은 베이스 기판(101)에 수직되는 방향에서 서로 중첩되며, 또한 비아를 통해 병렬된다.
아래에 6B와 도 6d를 결부시켜 트리거 신호 라인(STV)의 보조 신호 라인에 대해 예시적으로 설명하기로 한다.
도 6b에 도시된 바와 같이, 트리거 신호 라인(STV)은 비아를 통해 제8 트랜지스터(T8)의 게이트(T8g)에 전기적으로 연결된다. 예컨대, 제4 전도층(204)이 비디스플레이 영역에 위치하는 제2 부분(204b)은 보조 트리거 신호 라인(STV1)을 더 포함하며, 해당 보조 트리거 신호 라인(STV1)은 제3 절연층의 비아를 관통하는 것을 통해 트리거 신호 라인(STV)과 병렬된다.
예컨대, 제4 전도층(204)이 비디스플레이 영역에 위치하는 제2 부분(204b)은 본딩 전극(80)을 더 포함하며, 즉 본딩 전극(80)은 해당 제4 전도층(204)에 위치한다.
도 7a는 도 1a가 절단선 D1-D2에 다른 단면도의 하나의 예시이다. 도 1a와 도 7a에 도시된 바를 결합하면, 예컨대, 해당 제4 전도층(204)이 비디스플레이 영역에 위치하는 제2 부분(204b)은 비디스플레이 영역에 위치하는 배선(81)을 더 포함한다. 해당 배선(81)의 일단은 본딩 전극(80)에 연결되고, 예컨대, 일체형 구조로 연결되며; 해당 배선(81)의 또 다른 일단은 디스플레이 영역으로 연장된다. 도 7a에 도시된 바와 같이, 해당 배선(81)과 본딩 영역은 제4 절연층(106) 상에 위치하며, 제5 절연층(107)은 배선(81)을 커버하며, 또한 해당 본딩 전극(80)을 노출하여 외부 회로와 바인딩하는데 이롭게 한다. 도 7a에 도시된 바와 같이, 해당 배선(81)의 일부분은 해당 벤딩 영역(BA)에 위치한다. 예컨대, 무기 재료는 연하기에, 벤딩 하에서 쉽게 끊어지며, 따라서 기판의 내굴곡성을 향상시키기 위해, 일반적으로 벤딩 영역(BA) 내의 무기 절연 재료를 제거하며(즉, 해당 무기 절연 재료 중에 개구를 형성함), 또한 해당 개구에 강인성이 좋은 무기 재료를 채운다.
예컨대, 제1 절연층(103), 제2 절연층(104), 제3 절연층(105)은 무기 절연층이며, 예컨대 산화규소, 질화규소, 산질화규소 등 규소의 산화물, 규소의 질화물 또는 규소의 산질화물, 또는 산화알루미늄, 질화티탄 등 금속 산질화물을 포함하는 절연재료이다. 예컨대, 제4 절연층(106), 제5 절연층(107)과 픽셀 경계층(108)은 각각 유기 절연 재료이며, 예컨대 폴리이미드(PI), 아크릴레이트, 에폭시 수지, 폴리메틸메타크릴레이트(PMMA) 등 유기 절연 재료이다. 예컨대, 제4 절연층(106), 제5 절연층(107)은 평탄층이다.
이 경우에, 도 7a에 도시된 바와 같이, 벤딩 영역(BA) 내에서, 제1 절연층(103), 제2 절연층(104), 제3 절연층(105)은 모두 제거되고, 제4 절연층(106)과 제5 절연층(107)은 보류되며, 제4 절연층(106)이 벤딩 영역(BA)에 위치하는 부분(본 개시의 유기 절연층의 벤딩부의 하나의 예시)은 배선(81)과 베이스 기판(101) 사이에 채워지며, 또한 베이스 기판(101)과 직접 접촉하며, 따라서 배선(81)의 내굴곡 성능을 향상시키고, 단선 위험을 감소시킨다. 제5 절연층(107)은 배선(81) 상에 커버되어 배선(81)을 보호한다.
본 개시의 상술한 적어도 하나의 실시예가 제공하는 디스플레이 기판 중에 해당 제4 전도층이 존재하기에, 해당 제4 절연층과 제5 절연층은 모두 해당 디스플레이 기판의 기존의 구조이고, 추가의 공정 없이 형성된다.
도 7b는 도 1a가 절단선 D1-D2에 다른 단면도의 또 다른 예시이다. 도 7b에 도시된 실시예와 도 7a에 도시된 실시예의 구별은, 도 7b에 도시된 디스플레이 기판(20)은 비디스플레이 영역(NDA)에 위치하는 보조 본딩 전극(82)을 더 포함하는 것이며, 해당 보조 본딩 전극(82)은 본딩 전극(80)이 베이스 기판(101)에 가까운 일측에 위치하며, 해당 본딩 전극(80)과 병렬되어 전기 저항을 감소시킨다.
예컨대, 도 7b에 도시된 바와 같이, 해당 본딩 전극(80)은 해당 보조 본딩 전극(82)과 직접 접촉 전기적으로 연결(탑재)되며, 즉 해당 보조 본딩 전극(82)과 해당 본딩 전극(80) 사이의 제4 절연층(106)을 제거한다. 예컨대, 해당 본딩 전극(80)은 해당 보조 본딩 전극(82)의 적어도 하나의 측변을 커버하며, 이는 접촉 전기 저항을 감소시킬 수 있다.
예컨대, 해당 보조 본딩 전극(82)은 디스플레이 영역(DA) 중의 제4 전도층 아래의 임의의 전도층과 동일층 설정될 수 있다. 예컨대, 해당 보조 본딩 전극(82)은 제3 전도층(203)에 위치하며, 즉 제1 전원 라인(250)과 동일층 설정된다.
예컨대, 상이한 실시예에서, 베이스 기판(101)은 유리 기판, 실리콘 기판과 같은 강성 기판일 수 있으며, 또한, 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌, 폴리아크릴레이트, 폴리아릴 화합물, 폴리에테르이미드, 폴리에테르술폰, 폴리에틸렌 글리콜 테레프탈산 에스테르(PET), 폴리에틸렌(PE), 폴리프로필렌 (PP), 폴리설폰(PSF), 폴리메틸메타크릴레이트(PMMA), 트리아세테이트 섬유(TAC), 시클로올레핀 중합체(COP) 및 시클로올레핀 공중합체(COC) 등과 같은 우수한 내열성 및 내구성을 갖는 가요성 재료로 형성될 수 있다.
예컨대, 해당 반도체층(102)의 재료는 실리콘계 재료(아몰퍼스 실리콘(a-Si), 폴리폴리실리콘(p-Si) 등), 금속 산화물 반도체(IGZO, ZnO, AZO, IZTO 등) 및 유기물 재료(헥사티오펜, 폴리티오펜 등)를 포함하지만 이에 한정되지 않는다.
예컨대, 해당 제1 내지 제4 전도층의 재료는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 텅스텐(W) 및 이상의 금속이 조합된 합금 재료; 또는 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화아연(ZnO), 산화아연알루미늄(AZO) 등과 같은 도전성 금속 산화물 재료를 포함할 수 있으나 이에 한정되지 않는다.
예컨대, 해당 발광 소자(120)는 상단 송신 구조이며, 제1 전극(134)은 반사성을 가지나 제2 전극(135)은 투과성 또는 반투과성을 갖는다. 예컨대, 제1 전극(134)은 ITO/Ag/ITO 스택 구조와 같은 적층 구조의 고전력 함수의 재료로서 양극의 역할을 하며; 제2 전극(135)은 예컨대 반투과성 금속 또는 금속 합금 재료, Ag/Mg 합금 재료와 같은 저전력 함수의 재료로서 음극의 역할을 한다.
본 개시의 적어도 하나의 실시예는 디스플레이 기판을 더 제공하며, 상술한 임의의 하나의 디스플레이 기판(20)을 포함한다. 설명해야 할 것은, 본 개시의 적어도 하나의 실시예가 제공하는 상술한 디스플레이 기판(20)은 발광 소자(120)를 포함할 수 있고, 발광 소자(120)를 포함하지 않을 수도 있으며, 즉, 해당 발광 소자(120)는 디스플레이 기판(20) 완성 후에 패널 공장에서 형성될 수 있다. 해당 디스플레이 기판(20) 자체가 발광 소자(120)를 포함하지 않는 경우, 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판은 디스플레이 기판(20)을 포함하는 외에, 진일보하여 발광 소자(120)를 포함한다.
예컨대, 해당 디스플레이 기판은 OLED 기판이며, 상응하게는 그가 포함하는 디스플레이 기판(20)은 OLED 디스플레이 기판이다. 도 8에 도시된 바와 같이, 해당 디스플레이 기판(30)은 또한 디스플레이 기판(20) 상에 설치된 패키지 층(801)과 커버 플레이트(802)를 더 포함하며, 해당 패키지 층(801)은 외부의 수분과 산소가 해당 발광 소자 및 구동 서브 회로로의 침투에 의한 부품의 손상을 방지하기 위해 디스플레이 기판(20) 상의 발광 소자에 대해 밀봉을 진행한다. 예컨대, 패키지 층(801)은 유기 박막, 또는 유기 박막 및 무기 박막이 교대로 적층된 구조를 포함한다. 예컨대, 해당 패키지 층(801)과 디스플레이 기판(20) 사이에 흡수층(미도시)이 더 설정될 수 있으며, 이전 제작 공정에서 발광 요소의 잔류 수분 또는 졸을 흡수하도록 구성된다. 예컨대, 커버 플레이트(802)와 패키지 층(801)은 일체형 구조일 수 있다.
본 개시의 적어도 하나의 실시예는 디스플레이 장치(40)를 더 제공하며, 도 9에 도시된 바와 같이, 해당 디스플레이 장치(40)는 상술한 임의의 디스플레이 기판(20) 또는 디스플레이 기판(30)을 포함하며, 본 실시예 중의 디스플레이 장치는: 디스플레이, OLED 기판, OLED 텔레비전, 전자 종이, 휴대폰, 태블릿 컴퓨터, 노트북, 디지털 프레임, 네비게이션 등 디스플레이 기능을 갖는 임의의 제품 또는 부품일 수 있다.
본 개시의 적어도 하나의 실시예는 또한 상술한 디스플레이 기판(20)의 제조 방법을 제공한다. 아래에 도 2a 내지 도 2c, 도 6b 내지 도 6d 및 도 7a 내지 도 7b를 결합하여 본 개시의 적어도 하나의 실시예가 제공하는 디스플레이 기판의 구조 및 제조 방법에 대해 예시적으로 설명하기로 하며, 그러나 본 개시의 하나의 실시예는 이에 한정되지 않는다.
일부 실시예에서, 해당 제조 방법은 다음 단계 S61 내지 S70를 포함한다.
단계 S61: 베이스 기판 상에 반도체 재료층을 형성하고, 또한 해당 반도체 재료층에 대해 패터닝 공정을 진행하여 반도체층(102)을 얻으며, 반도체층(102)은 각 픽셀 영역 내의 제1 내지 제7 트랜지스터(T1-T7)의 액티브 층(T1a-T7a)과 도핑 영역 패턴(즉, 제1 내지 제7 트랜지스터(T1-T7)에 대응하는 소스 영역과 드레인 영역)을 포함하며, 또한 동일한 픽셀 영역 중의 각 트랜지스터의 액티브 층 패턴과 도핑 패턴은 일체로 설정된다. 예컨대, 해당 반도체층(102)은 비디스플레이 영역(NDA) 중의 제8 내지 제10 트랜지스터(T8-T10)의 액티브 층과 도핑 영역 패턴(즉, 제8 내지 제10 트랜지스터(T8-T10)에 대응하는 소스 영역과 드레인 영역)을 더 포함한다.
설명해야 할 것은, 액티브 층은 일체로 형성된 저온 다결정 실리콘 층을 포함할 수 있으며, 그 중 소스 영역과 드레인 영역은 도핑 등을 통해 도체화를 진행하여 각 구조의 전기적으로 연결을 구현할 수 있다. 즉, 각 서브 픽셀의 각 트랜지스터의 액티브 반도체층은 p- 실리콘으로 형성된 전체 패턴이며, 또한 동일한 픽셀 중의 각 트랜지스터는 도핑 영역 패턴(즉, 소스 영역과 드레인 영역)과 액티브 층 패턴을 포함하며, 상이한 트랜지스터의 액티브 층 사이에 도핑 구조로 갈라져 있다.
단계 S62: 반도체층(102) 상에 제1 절연층(103, 예컨대 투명층일 수 있음)을 형성하고, 예컨대 제1 게이트 절연층이며; 또한 제1 절연층 상에 복수개의 제1 절연층 비아를 형성하여 후속에 형성한 제3 전도층(203)의 패턴에 연결하는데 사용된다. 예컨대, 반도체층 중의 소스 영역과 드레인 영역의 위치에 대응하여, 각각 제1 절연층에 대응하는 제1 절연층 비아를 형성하며, 즉, 제1 절연층 비아는 각각 반도체층 중의 소스 영역과 드레인 영역과 오버랩되어, 소스 영역과 드레인 영역이 제3 전도층 중의 데이터 라인(12), 제1 전원 라인(250) 등 구조와 연결되는데 사용되며, 예컨대, 제1 절연층의 비아(402), 비아(405), 비아(303), 비아(305) 등을 관통한다.
단계 S63: 제1 절연층(103) 상에 제1 전도 재료층을 형성하며, 또한 해당 제1 전도 재료층에 대해 패터닝 공정을 진행하여 제1 전도층(201)을 형성하며, 해당 전도층(201)은 디스플레이 영역(DA)에 위치하는 서로 절연되고 또한 제2 방향을 따라 연장된 스캔 라인(210), 리셋 제어 라인(220) 및 발광 제어 라인(230)을 포함한다. 예컨대, 한 행의 픽셀 회로에 있어서, 대응하여 연결된 리셋 제어 라인(220), 스캔 라인(210)과 발광 제어 라인(230)은 제1 방향(D1) 상에서 차례로 배치된다. 예컨대, 도 8에 도시된 바와 같이, 해당 제1 전도층(201)은 비디스플레이 영역(NDA) 중의 제8 내지 제10 트랜지스터(T8-T10)의 게이트 및 배선 등을 더 포함한다.
예컨대, 해당 제1 전도층(201)은 제1 내지 제7 트랜지스터(T1-T7)의 게이트(T1g-T7)를 더 포함한다. 예컨대, 제6 트랜지스터(T6)의 게이트(T6g)와 리셋 제어 라인(220)은 일체형 구조이며, 즉, 리셋 제어 라인(220)의 일부분은 제6 트랜지스터(T6)의 게이트(T6g)로 되며; 제2 트랜지스터(T2)의 게이트(T2g)와 스캔 라인(210)은 일체형 구조이며, 즉, 스캔 라인(210)의 일부분은 제2 트랜지스터(T2)의 게이트(T2g)로 되며; 제4 트랜지스터(T4)의 게이트(T4g)와 제5 트랜지스터(T5)의 게이트(T5g)는 모두 발광 제어 라인(230)과 일체형 구조이며, 즉, 발광 제어 라인(230)의 일부분은 제4 트랜지스터(T4)의 게이트(T4g)와 제5 트랜지스터(T5)의 게이트(T5g)로 되며; 제7 트랜지스터(T7)의 게이트(T7g)와 다음 행의 픽셀 회로에 대응하는 리셋 제어 라인(220)은 일체형 구조이다. 예컨대, 제6 트랜지스터(T6)와 제3 트랜지스터(T3)는 이중 게이트 구조이며, 제6 트랜지스터(T6)의 2개의 게이트(T6g)는 모두 리셋 제어 라인(220)의 일부분이며, 제3 트랜지스터(T3)의 하나의 게이트는 스캔 라인(210)의 일부분이고, 제3 트랜지스터(T3)의 또 다른 하나의 게이트는 스캔 라인(210)과 일체로 연결되고 또한 제6 트랜지스터(T6)를 향해 돌출된 일부분이다.
예컨대, 해당 반도체층(102)이 해당 제1 전도층(201)과 베이스 기판에 수직되는 방향에서 중첩되는 부분은 해당 제1 내지 제7 트랜지스터(T1-T7)의 액티브 층(T1a-T7a, 채널 영역)을 정의한다.
단계 S64: 도 2b에 도시된 바와 같이, 자기 정렬 공정을 이용하여, 해당 제1 전도층(201)을 마스크로써 이용하여 해당 반도체층(102)에 대해 도체화 처리(예컨대, 도핑 처리)를 진행하여, 해당 반도체층(102)이 해당 제1 전도층(201)에 의해 커버되지 않는 부분이 도체화되도록 하며, 따라서 해당 반도체층(102)이 각 트랜지스터의 액티브 층 양측에 위치하는 부분이 도체화되어 각각 제1 내지 제10 트랜지스터(T1-T10)의 소스 영역과 드레인 영역을 형성하며, 즉, 제1 내지 제10 트랜지스터(T1-T10)의 제1극(T1s-T10s)과 제2극(T1d-T10d)이다.
단계 S65: 제1 전도층(201) 상에 제2 절연층(104, 예컨대 투명층일 수 있음)을 형성하고, 예컨대 제2 게이트 절연층일 수 있으며; 또한 제2 절연층 상에 적어도 제1 절연층 비아에 대응하는 제2 절연층 비아를 형성한다. 예컨대, 대응하게는 적어도 제1 절연층과 제2 절연층을 관통하는 비아는 적어도 비아(402), 비아(405), 비아(303), 비아(305) 등을 포함한다. 해당 제1 절연층 중의 비아와 해당 제2 절연층 중의 비아는 하나의 공정 중에서 형성될 수 있으며, 본 개시의 실시예는 이에 대해 한정하지 않는다.
단계 S66: 해당 제2 절연층(104) 상에 제2 전도 재료층을 형성하며, 해당 제2 전도 재료층에 대해 패터닝 공정을 진행하여 도 2a에 도시된 바와 같은 제2 전도층(202)을 형성하며, 즉, 서로 절연된 저장 커패시터의 제1 전극(Ca) 및 제1 방향을 따라 연장된 리셋 전압 라인(240)을 형성한다.
예컨대, 해당 저장 커패시터의 제1 전극(Ca)은 해당 제1 트랜지스터(T1)의 게이트(T1g)와 베이스 기판(101)에 수직되는 방향에서 적어도 부분 중첩된다. 해당 패터닝 공정은 또한 해당 저장 커패시터의 제1 전극(Ca)에 비아(301)를 형성하며, 해당 비아(301)는 해당 제1 트랜지스터(T1)의 게이트(T1g)의 적어도 부분을 노출한다.
단계 S67: 해당 제2 전도층(202) 상에 제3 절연층(105)을 형성한다. 제3 절연층은 예컨대 층간 절연층일 수 있다. 제3 절연층에 후속에 형성한 제3 전도층과 연결하기 위한 비아를 형성한다. 적어도 부분 비아는 제1 절연층 비아와 제2 절연층 비와 위치에 대응하며, 또한 동시에 제1 절연층, 제2 절연층과 제3 절연층을 관통하며, 예컨대, 비아(402), 비아(405), 비아(303), 비아(305)이다.
단계 S68: 해당 제3 절연층(105) 상에 제3 전도 재료층을 형성하며, 해당 제3 전도 재료층에 대해 패터닝 공정을 진행하여 제3 전도층(203)을 얻는다. 도 2a에 도시된 바와 같이, 해당 제3 전도층(203)은 예컨대 서로 절연된 데이터 라인(12), 제1 전원 라인(250), 연결 전극(231), 연결 전극(232) 및 연결 전극(233)을 포함한다. 해당 데이터 라인(12)과 해당 제1 전원 라인(250)은 제1 방향(D1)을 따라 연장된다. 도 6b 내지 도 6c에 도시된 바와 같이, 해당 제3 전도층(203)은 비디스플레이 영역(NDA)에 위치하는 연결 전극(650), 제1 커패시터(C1)의 저장 커패시터의 제2 전극(C1b) 및 각 신호 라인(STV, CLK, CLKB, VGL, VGH)을 더 포함할 수 있다.
예컨대, 도 2a에 도시된 바와 같이, 해당 데이터 라인(12)은 제2 트랜지스터(T2)의 제1극(T2s)과 베이스 기판(101)에 수직되는 방향에서 중첩되며 또한 비아(305)를 통해 해당 제2 트랜지스터(T2)의 제1극(T2s)에 전기적으로 연결되며, 해당 비아(305)는 예컨대 제1 절연층(103), 제2 절연층(104)과 제3 절연층(105)을 관통한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 제1 전원 라인(250)은 비아(302)를 통해 대응하는 한 열의 서브 픽셀 중의 저장 커패시터의 제1 전극(Ca)에 전기적으로 연결되며, 또한 비아(303)를 통해 제4 트랜지스터(T4)의 제1극(T4s)에 전기적으로 연결된다. 예컨대, 해당 비아(302)는 제3 절연층(105)을 관통하고 해당 비아(302)는 제1 절연층(103), 제2 절연층(104)와 제3 절연층(105)을 관통한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 연결 전극(231)의 일단은 저장 커패시터의 제1 전극(Ca) 중의 비아(301) 및 절연층 중의 비아(401)를 통해 해당 제1 트랜지스터(T1)의 게이트(T1g), 즉 저장 커패시터의 제2 전극(Cb)에 전기적으로 연결되며, 또 다른 일단은 비아(402)를 통해 해당 제3 트랜지스터(T3)의 제1 전극에 연결되며, 따라서 해당 저장 커패시터의 제2 전극(Cb)을 해당 제3 트랜지스터(T3)의 제1극(T3s)에 전기적으로 연결시킨다. 예컨대, 해당 비아(401)는 제2 절연층(104)과 제3 절연층(105)을 관통하며, 해당 비아(402)는 제1 절연층(103), 제2 절연층(104)와 제3 절연층(105)을 관통한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 연결 전극(232)의 일단은 비아(403)를 통해 리셋 전압 라인(240)에 전기적으로 연결되며, 또 다른 일단은 비아(404)를 통해 제6 트랜지스터(T6)에 전기적으로 연결되어, 해당 제6 트랜지스터(T6)의 제1극(T6s)으로 하여금 해당 리셋 전압 라인(240)으로부터 제1 리셋 전압(Vinit1)을 수신할 수 있도록 한다. 예컨대, 해당 비아(403)는 제3 절연층(105)을 관통하며, 해당 비아(404)는 제1 절연층(103), 제2 절연층(104)과 제3 절연층(105)을 관통한다.
예컨대, 도 2a에 도시된 바와 같이, 해당 연결 전극(233)은 제5 트랜지스터(T5)의 제2극(T5d)에 전기적으로 연결되며, 또한 해당 제5 트랜지스터(T5)의 제2극(T5d)을 발광 소자의 제1 전극(134)에 전기적으로 연결시키기 위한 것이며, 예컨대, 해당 비아(405)는 제1 절연층(103), 제2 절연층(104)과 제3 절연층(105)을 관통한다.
단계 S69: 제3 전도층(203) 상에 제4 절연층(106)을 형성한다. 또한, 제3 절연층에 후속에 형성한 제4 전도층과 연결하기 위한 비아를 형성한다. 일부 실시예에서, 예컨대, 제4 절연층(106)은 제1 평탄층을 포함한다. 또 다른 일부 실시예에서, 예컨대, 제4 절연층(106)은 둔화층과 제1 평탄층 두층을 포함하며, 제4 절연층 중에 형성된 과공은 둔화층과 제1 평탄층 두층을 관통하는 것을 필요로 한다. 예컨대, 제1 평탄층은 둔화층이 제3 전도층으로부터 멀리 떨어진 일측에 위치한다. 예컨대, 해당 제1 평탄층은 유기 절연 재료이고, 해당 둔화층은 무기 절연 재료이다.
단계 S70: 해당 제4 절연층(106) 상에 제4 전도 재료층을 형성하며, 해당 제4 전도 재료층에 대해 패터닝 공정을 진행하여 제4 전도층(204)을 얻으며, 해당 제4 전도층(204)은 디스플레이 영역(DA)에 위치하는 제1 부분(204a) 및 비디스플레이 영역(NDA)에 위치하는 제2 부분(204b)을 포함한다. 도 2a에 도시된 바와 같이, 해당 제1 부분(204a)은 연결 전극(234)을 포함한다. 도 6b에 도시된 바와 같이, 해당 제2 부분(204b)은 각 신호 라인에 대응하는 보조 신호 라인 및 본딩 전극(80), 배선(81) 등을 포함한다. 해당 제1 부분(204a)은 제1 전원 라인(250)과 베이스 기판(101)에 수직되는 방향에서 중첩되지 않는다.
예컨대, 도 2a에 도시된 바와 같이, 해당 연결 전극(234)은 연결 전극(233)과 베이스 기판(101)에 수직되는 방향에서 중첩되지 않으며, 또한 연결 전극(234)은 제4 절연층(106)의 비아(307)를 관통하는 것을 통해 연결 전극(233)에 전기적으로 연결된다.
예컨대, 해당 디스플레이 기판의 제조 방법은 해당 제4 전도층(204) 상에 제5 절연층(107)을 형성하고, 제5 절연층(107)에 후속에 형성한 제5 전도층과 연결하기 위한 비아를 형성하는 것을 더 포함할 수 있다. 예컨대, 제5 절연층(107)은 제2 평탄층일 수 있다. 도 2c를 참조하면, 제5 절연층 비아는 예컨대 발광 소자(120)의 제1 전극(134)과 연결 전극(234)을 연결하기 위한 것이며, 제5 절연층 비아는 제5 트랜지스터(T5)의 제2극과 오버랩될 수 있으며, 오버랩되지 않을 수도 있다.
예컨대, 해당 디스플레이 기판의 제조 방법은 해당 제5 절연층(107) 상에 제5 전도 재료층을 형성하여, 해당 제5 전도 재료층에 대해 패터닝 공정을 진행하여 제5 전도층(205)을 얻는 것을 더 포함할 수 있으며, 즉 서로 절연된 복수개의 발광 소자를 형성하기 위한 제1 전극(134)을 형성한다.
예컨대, 도 2c에 도시된 바와 같이, 해당 디스플레이 기판의 제조 방법은 차례로 해당 제5 전도층(205) 상에 픽셀 경계층(108)을 형성하고, 또한 해당 픽셀 경계층(108) 중 제1 전극(134)의 본체부(141)에 대응하여 개구 영역(600)을 형성하며, 그 후 적어도 해당 개구 영역(600)에 발광층(136)을 형성하며, 또한 해당 발광층 상에 제2 전극(135)을 형성하는 것을 더 포함할 수 있다.
예컨대, 해당 반도체 재료층의 재료는 실리콘계 재료(아몰퍼스 실리콘(a-Si), 폴리폴리실리콘(p-Si) 등), 금속 산화물 반도체(IGZO, ZnO, AZO, IZTO 등) 및 유기물 재료(헥사티오펜, 폴리티오펜 등)를 포함하지만 이에 한정되지 않는다.
예컨대, 상술한 제1 전도 재료층, 제2 전도 재료층, 제3 전도 재료층, 제4 전도 재료층, 제5 전도 재료층 및 제2 전극의 재료는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 텅스텐(W) 및 이상의 금속이 조합된 합금 재료; 또는 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화아연(ZnO), 산화아연알루미늄(AZO) 등과 같은 도전성 금속 산화물 재료를 포함할 수 있으나 이에 한정되지 않는다.
예컨대, 제1 절연층(103), 제2 절연층(104), 제3 절연층(105), 제4 절연층(106), 제5 절연층(107)은 무기 절연층이며, 예컨대 산화규소, 질화규소, 산질화규소 등 규소의 산화물, 규소의 질화물 또는 규소의 산질화물, 또는 산화알루미늄, 질화티탄 등 금속 산질화물을 포함하는 절연재료이다. 예컨대, 이러한 절연층의 부분층은 유기 재료일 수도 있으며, 예컨대 제1 평탄층과 제2 평탄층이며, 예컨대 폴리이미드(PI), 아크릴레이트, 에폭시 수지, 폴리메틸메타크릴레이트(PMMA) 등이며, 본 개시의 실시예는 이에 대해 한정하지 않는다. 예컨대, 제4 절연층(106)과 제5 절연층(107)은 각각 평탄층을 포함할 수 있다.
예컨대, 상술한 패터닝 공정은 포토리소그래피의 코팅, 노광, 현상, 건조, 에칭 등 단계를 포함하는 일반적인 포토리소그래피 공정을 사용할 수 있다.
상술한 바는 본 개시의 보호범위를 한정하기 위한 것이 아니라 단지 본 개시의 시범적 실시형태이며, 본 개시의 보호범위는 첨부된 청구범위에 의해 결정된다.

Claims (21)

  1. 디스플레이 기판에 있어서,
    베이스 기판, 복수개의 서브 픽셀, 제1 전원 라인 및 전기 연결층을 포함하며;
    상기 베이스 기판은 디스플레이 영역 및 비디스플레이 영역을 포함하며;
    상기 복수개의 서브 픽셀은 상기 베이스 기판의 디스플레이 영역에 위치하며, 상기 복수개의 서브 픽셀은 각각 픽셀 회로를 포함하고, 상기 픽셀 회로는 발광 소자를 구동하여 발광하기 위한 것이며; 상기 복수개의 서브 픽셀의 복수개의 픽셀 회로는 제1 방향과 제2 방향에 따라 다행다열로 분포되며,
    상기 픽셀 회로는 구동 서브 회로, 데이터 입력 서브 회로, 보상 서브 회로 및 저장 서브 회로를 포함하며;
    상기 구동 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 또한 상기 발광 소자에 연결되어 발광 소자를 흐르는 구동 전류를 제어하도록 구성되며;
    상기 데이터 입력 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 상기 데이터 입력 서브 회로의 제어단은 제1 스캔 신호를 수신하도록 구성되고, 상기 데이터 입력 서브 회로의 제1단은 데이터 신호를 수신하도록 구성되며, 상기 데이터 입력 서브 회로의 제2단은 상기 구동 서브 회로에 전기적으로 연결되며, 상기 데이터 입력 서브 회로는 상기 제1 스캔 신호에 응답하여 상기 데이터 신호를 상기 구동 서브 회로의 제1단에 입력하도록 구성되며;
    상기 보상 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 상기 보상 서브 회로의 제어단은 제2 스캔 신호를 수신하도록 구성되며, 상기 보상 서브 회로의 제1단과 제2단은 각각 상기 구동 서브 회로의 제어단과 제2단에 전기적으로 연결되며, 상기 보상 서브 회로는 상기 제2 스캔 신호에 응답하여 상기 구동 서브 회로에 대해 임계치 보상을 진행하도록 구성되며;
    상기 저장 서브 회로는 상기 구동 서브 회로의 제어단 및 제1 전압단에 전기적으로 연결되고, 또한 상기 데이터 신호를 저장하도록 구성되며; 상기 저장 서브 회로는 저장 커패시터를 포함하고, 상기 저장 커패시터는 제1 전극과 제2 전극을 포함하며, 상기 저장 커패시터의 제1 전극은 상기 제1 전압단에 전기적으로 연결되며, 상기 저장 커패시터의 제2 전극은 상기 구동 서브 회로의 제어단에 전기적으로 연결되며;
    상기 제1 전원 라인은 상기 디스플레이 영역에 위치하며, 상기 제1 방향에 따라 연장되며, 상기 제1 전압단에 연결되며, 또한 상기 복수개의 서브 픽셀을 위해 제1 전원 전압을 제공하도록 구성되며;
    상기 전기 연결층은 상기 픽셀 회로가 상기 베이스 기판으로부터 멀리 떨어진 일측에 위치하며, 상기 전기 연결층은 상기 디스플레이 영역에 위치하는 제1 부분을 포함하며, 상기 제1 부분은 복수개의 제1 연결 전극을 포함하며, 상기 복수개의 제1 연결 전극은 각각 상기 복수개의 서브 픽셀과 일일이 대응하여 설정되며,
    각 서브 픽셀의 픽셀 회로는 제1 비아를 통해 대응하는 제1 연결 전극에 전기적으로 연결되며, 각 서브 픽셀에 대응하는 제1 연결 전극은 제2 비아를 통해 상기 발광 소자에 전기적으로 연결되도록 구성되며, 따라서 상기 서브 픽셀의 픽셀 회로는 발광 소자에 전기적으로 연결되며; 상기 제1 비아는 상기 제2 비아와 상기 베이스 기판에 수직되는 방향에서 중첩되며 않으며;
    상기 전기 연결층의 제1 부분은 상기 제1 전원 라인과 상기 베이스 기판에 수직되는 방향에서 중첩되지 않는 디스플레이 기판.
  2. 제1항에 있어서,
    상기 제1 비아와 제2 비아는 상기 제1 방향을 따라 배열되는 디스플레이 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 비디스플레이 영역에 위치하는 전원 신호 라인과 게이트 구동 회로를 더 포함하며,
    상기 게이트 구동 회로는 상기 서브 픽셀을 위해 상기 제1 스캔 신호와 상기 제2 스캔 신호를 제공하도록 구성되며, 상기 전원 신호 라인은 상기 서브 픽셀의 게이트 구동 회로를 위해 전원 신호를 제공하도록 구성되며,
    상기 전기 연결층은 상기 비디스플레이 영역에 위치하는 제2 부분을 더 포함하며, 상기 제2 부분은 보조 신호 라인을 포함하며, 상기 보조 신호 라인은 상기 전원 신호 라인과 병렬되는 디스플레이 기판.
  4. 제3항에 있어서,
    상기 게이트 구동 회로는 복수개의 시프트 레지스터 유닛을 포함하며, 상기 복수개의 시프트 레지스터 유닛은 상기 복수행의 서브 픽셀에 일일이 대응하여 연결되며, 또한 출력 노드를 통해 대응하는 한 행의 서브 픽셀에 상기 제1 스캔 신호와 상기 제2 스캔 신호를 출력하도록 구성되며,
    각 시프트 레지스터 유닛은 상기 출력 노드에 연결된 제1 커패시터를 포함하며, 상기 제1 커패시터는 제1 전극과 제2 전극을 포함하며,
    상기 전기 연결층의 제2 부분은 보조 커패시터 전극을 더 포함하며, 상기 보조 커패시터 전극은 상기 제1 커패시터의 제1 전극 또는 제2 전극과 병렬되는 디스플레이 기판.
  5. 제1항 내지 제4항 중 임의의 한 항에 있어서,
    상기 서브 픽셀은 제1 발광 제어 서브 회로를 더 포함하며, 제1 발광 제어 서브 회로는 제어단, 제1단 및 제2단을 포함하며, 제1단은 구동 서브 회로에 전기적으로 연결되며, 제2단은 제3 비아를 통해 제1 연결 전극에 전기적으로 연결되도록 구성되며, 제어단은 제1 발광 제어 신호를 수신하도록 구성되며,
    상기 제1 발광 제어 서브 회로는 제1 발광 제어 신호에 응답하여 구동 전류가 발광 소자에 인가될 수 있도록 구성되며;
    상기 제1 비아, 상기 제2 비아와 상기 제3 비아는 상기 베이스 기판에 수직되는 방향에서 모두 중첩되지 않는 디스플레이 기판.
  6. 제5항에 있어서,
    상기 디스플레이 기판은 제1 발광 제어 라인을 더 포함하며, 상기 제1 발광 제어 라인은 상기 제2 방향을 따라 연장되고, 또한 상기 제1 발광 제어 신호를 제공하기 위해 상기 제1 발광 제어 서브 회로의 제어단에 연결되며;
    상기 제1 비아가 상기 베이스 기판 상에서의 정투영과 상기 제2 비아가 상기 베이스 기판 상에서의 정투영은 각각 상기 제1 발광 제어 라인이 상기 베이스 기판 상에서의 정투영의 양측에 위치하는 디스플레이 기판.
  7. 제1항 내지 제6항 중 임의의 한 항에 있어서,
    적어도 하나의 서브 픽셀에 대하여, 상기 제1 연결 전극이 상기 제2 비아에 의해 노출되는 부분은 베이스 기판에 상대한 경사면을 가지는 디스플레이 기판.
  8. 제1항 내지 제7항 중 임의의 한 항에 있어서,
    각 서브 픽셀은 제2 연결 전극을 더 포함하며, 상기 제2 연결 전극은 상기 저장 커패시터의 제1 전극이 상기 베이스 기판으로부터 멀리 떨어진 일측에 위치하며,
    상기 제2 연결 커패시터는 각각 상기 저장 커패시터의 제2 전극과 상기 보상 서브 회로의 제2단에 연결되는 디스플레이 기판.
  9. 제8항에 있어서,
    상기 제2 연결 전극은 상기 제1 연결 전극과 베이스 기판에 수직되는 방향에서 중첩되는 디스플레이 기판.
  10. 제8항 또는 제9항에 있어서,
    상기 구동 서브 회로는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트, 제1극과 제2극을 각각 상기 구동 서브 회의 제어단, 제1단과 제2단으로 하는 디스플레이 기판.
  11. 제10항에 있어서,
    상기 저장 커패시터의 제1 전극은 제4 비아를 포함하며, 상기 제2 연결 전극은 상기 제4 비아를 통해 상기 저장 커패시터의 제2 전극에 전기적으로 연결되는 디스플레이 기판.
  12. 제11항에 있어서,
    상기 제4 비아는 상기 제1 트랜지스터의 액티브 층과 상기 베이스 기판에 수직되는 방향에서 중첩되지 않는 디스플레이 기판.
  13. 제10항 내지 제12항 중 임의의 한 항에 있어서,
    상기 제1 트랜지스터의 액티브 층은 벤딩 구조를 포함하는 디스플레이 기판.
  14. 제13항에 있어서,
    상기 제1 트랜지스터의 액티브 층은 "Ω"형태 또는 "
    Figure pct00006
    "형태와 유사하고, 제1 부분, 제2 부분 및 연결부를 포함하며,
    상기 액티브 층의 제1 부분과 제2 부분은 모두 직선형이고, 또한 동일한 수평선에 있지 않으며; 상기 액티브 층의 연결부는 상기 제1 부분과 제2 부분을 연결하고, 또한 곡선형인 디스플레이 기판.
  15. 제14항에 있어서,
    상기 액티브 층의 연결부의 평균 너비는 상기 제1 부분 또는 상기 제2 부분의 평균 너비보다 큰 디스플레이 기판.
  16. 제10항 내지 제15항 중 임의의 한 항에 있어서,
    데이터 라인을 더 포함하며, 상기 데이터 라인은 상기 제1 방향에 따라 연장되며, 또한 상기 데이터 신호를 제공하기 위해 상기 데이터 입력 회로의 제1단에 연결되며;
    상기 저장 커패시터의 제1 전극은 상기 제1 트랜지스터의 제1극과 베이스 기판에 수직되는 방향에서 중첩되며,
    상기 제1 트랜지스터의 제1극은 상기 데이터 라인에 가까운 상기 제1 방향에 따른 제1극 측변을 가지며,
    상기 저장 커패시터의 제1 전극은 상기 데이터 라인에 가까운 상기 제1 방향에 따른 커패시터 전극 측변을 가지며,
    상기 제2 방향 상에서, 상기 커패시터 전극 측변은 제1극 측변에 비해 상기 데이터 라인에 더 가까운 디스플레이 기판.
  17. 제1항 내지 제16항 중 임의의 한 항에 있어서,
    상기 비디스플레이 영역은 본딩 영역을 포함하며, 상기 전기 연결층은 상기 비디스플레이 영역에 위치하는 제2 부분을 더 포함하며, 상기 제2 부분은 상기 비디스플레이 영역에 위치하는 본딩 전극을 포함하며,
    상기 디스플레이 기판은 보조 본딩 전극을 더 포함하며, 상기 보조 본딩 전극은 상기 제1 전원 라인과 동일한 층에 설정되고 재료가 동일하며, 또한 상기 본딩 전극과 겹쳐진 디스플레이 기판.
  18. 제17항에 있어서,
    상기 전기 연결층의 제2 부분은 상기 비디스플레이 영역에 위치하는 배선을 더 포함하며, 상기 배선의 일단은 상기 본딩 전극에 연결되고, 또 다른 일단은 상기 디스플레이 영역으로 연장되며;
    상기 비디스플레이 영역은 벤딩 영역을 더 포함하며, 상기 배선의 일부분은 상기 벤딩 영역에 위치하는 디스플레이 기판.
  19. 제18항에 있어서,
    유기 절연층을 더 포함하며,
    상기 유기 절연층은 상기 전기 연결층과 상기 픽셀 회로 사이에 위치하며, 상기 제1 비아는 상기 유기 절연층 중에 위치하며,
    상기 유기 절연층은 상기 벤딩 영역에 위치하는 벤딩부를 포함하며, 상기 벤딩부는 상기 배선이 상기 베이스 기판에 가까운 일측에 위치하고 또한 상기 베이스 기판과 직접 접촉하는 디스플레이 기판.
  20. 제1항 내지 제19항 중 임의의 한 항에 있어서,
    상기 전기 연결층이 상기 디스플레이의 영역에 위치하는 전부 패턴은 상기 제1 전원 라인과 상기 베이스 기판에 수직되는 방향에서 모두 중첩되지 않는 디스플레이 기판.
  21. 디스플레이 장치에 있어서,
    제1항 내지 제20항 중 임의의 한 항에 따른 디스플레이 기판을 포함하는 디스플레이 장치.
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