JP2023519452A - 表示基板及び表示装置 - Google Patents

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Abstract

本発明は表示基板（２０）及び表示装置（４０）を提供する。該表示基板はベース基板（１０１）、該ベース基板（１０１）に位置する複数のサブ画素（１００）、第１電源ライン（２５０）及び電気接続層（２０４）を含み、各サブ画素（１００）は画素回路（９００）を含み、複数の画素回路（９００）は第１方向（Ｄ１）及び第２方向（Ｄ２）に沿って複数行複数列に分布している。該画素回路（９００）は該電気接続層（２４０）によって発光素子（１２０）に電気的に接続され、該電気接続層（２０４）の該表示基板の表示エリア（ＤＡ）に位置する部分（２０４ａ）と該第１電源ライン（２５０）は前記ベース基板（１０１）に垂直な方向において重ならない。該表示基板（２０）は表示効果の向上に役立つ。

Description

（関連出願の相互参照）
本願は、２０２０年３月３０日に提出した中国特許出願第２０２０１０２３４０１０．７号の優先権を主張し、ここで、上記中国特許出願に開示されている全内容が本願の一部として援用される。
本開示の実施例は表示基板及び表示装置に係るものである。
ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示分野において、高解像度製品の迅速な発展に伴い、表示基板の構造設計、例えば画素及び信号ラインの分布等に対して、より高い要件が求められる。
本開示の少なくとも１つの実施例は表示基板を提供するものであり、前記表示基板は、ベース基板、複数のサブ画素、第１電源ライン及び電気接続層を含み、前記ベース基板は表示エリア及び非表示エリアを含み、前記複数のサブ画素は前記ベース基板の表示エリアに位置し、前記複数のサブ画素のそれぞれは発光素子を駆動して発光させるための画素回路を含み、前記複数のサブ画素の複数の画素回路は第１方向及び第２方向に沿って複数行複数列に分布しており、前記画素回路は駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記憶サブ回路を含み、前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、前記発光素子に接続され、発光素子を流れる駆動電流を制御するように構成され、前記データ書き込みサブ回路は制御端子、第１端子及び第２端子を含み、前記データ書き込みサブ回路の制御端子は第１走査信号を受信するように構成され、前記データ書き込みサブ回路の第１端子はデータ信号を受信するように構成され、前記データ書き込みサブ回路の第２端子は前記駆動サブ回路に電気的に接続され、前記データ書き込みサブ回路は前記第１走査信号に応答して前記データ信号を前記駆動サブ回路の第１端子に書き込むように構成され、前記補償サブ回路は制御端子、第１端子及び第２端子を含み、前記補償サブ回路の制御端子は第２走査信号を受信するように構成され、前記補償サブ回路の第１端子及び第２端子はそれぞれ前記駆動サブ回路の制御端子及び第２端子に電気的に接続され、前記補償サブ回路は前記第２走査信号に応答して前記駆動サブ回路に対して閾値補償を行うように構成され、前記記憶サブ回路は前記駆動サブ回路の制御端子及び第１電圧端子に電気的に接続され、且つ前記データ信号を記憶するように構成され、前記記憶サブ回路は第１電極及び第２電極を有する記憶コンデンサを含み、前記記憶コンデンサの第１電極は前記第１電圧端子に電気的に接続され、記憶コンデンサの第２電極は前記駆動サブ回路の制御端子に電気的に接続される。前記第１電源ラインは前記表示エリアに位置し、前記第１方向に沿って延在し、前記第１電圧端子に接続され、且つ前記複数のサブ画素に第１電源電圧を供給するように構成される。前記電気接続層は前記画素回路の前記ベース基板を離れる側に位置し、前記電気接続層は表示エリアに位置する第１部分を含み、前記第１部分は複数の第１接続電極を含み、前記複数の第１接続電極はそれぞれ前記複数のサブ画素に１対１で対応して設置され、各サブ画素の画素回路は第１ビアを介して対応する第１接続電極に電気的に接続され、各サブ画素に対応する第１接続電極は第２ビアを介して前記発光素子に電気的に接続されるように構成され、それにより前記サブ画素の画素回路を発光素子に電気的に接続し、前記第１ビアと前記第２ビアは前記ベース基板に垂直な方向において重ならず、前記電気接続層の第１部分と前記第１電源ラインは前記ベース基板に垂直な方向において重ならない。
いくつかの例では、前記第１ビアと第２ビアは前記第１方向に沿って配列される。
いくつかの例では、前記表示基板は前記非表示エリアに位置する電源信号ライン及びゲート駆動回路をさらに含み、前記ゲート駆動回路は前記サブ画素に前記第１走査信号及び前記第２走査信号を供給するように構成され、前記電源信号ラインは前記サブ画素のゲート駆動回路に電源信号を供給するように構成され、前記電気接続層は前記非表示エリアに位置する第２部分をさらに含み、前記第２部分は補助信号ラインを含み、前記補助信号ラインは前記電源信号ラインに並列に接続される。
いくつかの例では、前記ゲート駆動回路は複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットは前記複数行のサブ画素に１対１で対応して接続され、且つ出力ノードによって対応する一行のサブ画素に前記第１走査信号及び前記第２走査信号を出力するように構成され、各シフトレジスタユニットは前記出力ノードに接続される第１コンデンサを含み、前記第１コンデンサは第１電極及び第２電極を含み、前記電気接続層の第２部分はさらに補助コンデンサ電極を含み、前記補助コンデンサ電極は前記第１コンデンサの第１電極又は第２電極に並列に接続される。
いくつかの例では、前記サブ画素はさらに第１発光制御サブ回路を含み、第１発光制御サブ回路は制御端子、第１端子及び第２端子を含み、第１端子は駆動サブ回路に電気的に接続され、第２端子は第３ビアを介して第１接続電極に電気的に接続されるように構成され、制御端子は第１発光制御信号を受信するように構成され、前記第１発光制御サブ回路は第１発光制御信号に応答して駆動電流を発光素子に印加させるように構成され、前記第１ビア、前記第２ビア及び前記第３ビアは前記ベース基板に垂直な方向においていずれも重ならない。
いくつかの例では、前記表示基板はさらに第１発光制御ラインを含み、前記第１発光制御ラインは前記第２方向に沿って延在し、且つ前記第１発光制御信号を供給するように前記第１発光制御サブ回路の制御端子に接続され、前記第１ビアの前記ベース基板上での正投影と前記第２ビアの前記ベース基板上での正投影はそれぞれ前記第１発光制御ラインの前記ベース基板上での正投影の両側に位置する。
いくつかの例では、少なくとも１つのサブ画素については、前記第１接続電極の前記第２ビアから露出する部分はベース基板に対する傾斜面を有する。
いくつかの例では、各サブ画素はさらに第２接続電極を含み、前記第２接続電極は前記記憶コンデンサの第１電極の前記ベース基板を離れる側に位置し、前記第２接続電極はそれぞれ前記記憶コンデンサの第２電極及び前記補償サブ回路の第２端子に接続される。
いくつかの例では、前記第２接続電極と前記第１接続電極はベース基板に垂直な方向において重なる。
いくつかの例では、前記駆動サブ回路は第１トランジスタを含み、前記第１トランジスタのゲート、第１電極及び第２電極はそれぞれ前記駆動サブ回路の制御端子、第１端子及び第２端子とされる。
いくつかの例では、前記記憶コンデンサの第１電極は第４ビアを含み、前記第２接続電極は前記第４ビアを介して前記記憶コンデンサの第２電極に電気的に接続される。
いくつかの例では、前記第４ビアと前記第１トランジスタの活性層は前記ベース基板に垂直な方向において重ならない。
いくつかの例では、前記第１トランジスタの活性層は折り曲げ構造を含む。
いくつかの例では、前記第１トランジスタの活性層は「Ω」形又は「几」字形と類似し、第１部分、第２部分及び接続部を含み、前記活性層の第１部分及び第２部分はいずれも直線形状であって、同一の水平線に位置せず、前記活性層の接続部は前記第１部分と第２部分を接続し、円弧状である。
いくつかの例では、前記活性層の接続部の平均幅は前記第１部分又は前記第２部分の平均幅より大きい。
いくつかの例では、前記表示基板はさらにデータラインを含み、前記データラインは前記第１方向に沿って延在し、且つ前記データ信号を供給するように前記データ書き込みサブ回路の第１端子に接続され、前記記憶コンデンサの第１電極と前記第１トランジスタの第１電極はベース基板に垂直な方向において重なり、前記第１トランジスタの第１電極は前記データライン寄りの前記第１方向に沿う第１電極側縁を有し、前記記憶コンデンサの第１電極は前記データライン寄りの前記第１方向に沿うコンデンサ電極側縁を有し、前記第２方向において、前記コンデンサ電極側縁は前記第１電極側縁より前記データラインに近い。
いくつかの例では、前記非表示エリアはボンディングエリアを含み、前記電気接続層は前記非表示エリアに位置する第２部分をさらに含み、前記第２部分は前記非表示エリアに位置するボンディング電極を含み、前記表示基板はさらに補助ボンディング電極を含み、前記補助ボンディング電極と前記第１電源ラインは同一層に設置され、材料が同じであり、且つ前記ボンディング電極にラップされる。
いくつかの例では、前記電気接続層の第２部分は前記非表示エリアに位置する配線をさらに含み、前記配線の一端は前記ボンディング電極に接続され、他端は前記表示エリアまで延在し、前記非表示エリアはさらに折り曲げエリアを含み、前記配線の一部は前記折り曲げエリアに位置する。
いくつかの例では、前記表示基板はさらに有機絶縁層を含み、前記有機絶縁層は前記電気接続層と前記画素回路との間に位置し、前記第１ビアは前記有機絶縁層内に位置し、前記有機絶縁層は折り曲げエリアに位置する折り曲げ部を含み、前記折り曲げ部は前記配線の前記ベース基板に近い側に位置する。
いくつかの例では、前記電気接続層の前記表示エリアに位置するすべてのパターンと前記第１電源ラインは前記ベース基板に垂直な方向において重ならない。
本開示の実施例は上記表示基板を含む表示装置をさらに提供する。
本開示の実施例の技術案をさらに明確に説明するために、以下、実施例又は関連技術の説明に必要な図面について簡単に説明するが、言うまでもないが、下記に記載の図面は本開示のいくつかの実施例に係るものに過ぎず、本開示に対し制限するものではない。
図１Ａは本開示の少なくとも１つの実施例による表示基板の模式図１である。 図１Ｂは本開示の少なくとも１つの実施例による表示基板における画素回路図１である。 図１Ｃは本開示の少なくとも１つの実施例による表示基板における画素回路図２である。 図２Ａは本開示の少なくとも１つの実施例による表示基板の模式図２である。 図２Ｂは本開示の少なくとも１つの実施例による表示基板の模式図３である。 図２Ｃは図２Ａの断面線Ａ１－Ａ２に沿う断面図の一例である。 図３は本開示の少なくとも１つの実施例による表示基板の模式図４である。 図４Ａは図２Ａの断面線Ａ１－Ａ２に沿う断面図の別の例である。 図４Ｂは図２Ａの断面線Ａ１－Ａ２に沿う断面図のさらなる例である。 図５は本開示の少なくとも１つの実施例による表示基板の模式図５である。 図６Ａは本開示の少なくとも１つの実施例によるゲート駆動回路の模式図である。 図６Ｂは本開示の少なくとも１つの実施例による表示基板の模式図６である。 図６Ｃは図６Ｂの断面線Ｂ１－Ｂ２に沿う断面図である。 図６Ｄは図６Ｂの断面線Ｅ１－Ｅ２に沿う断面図である。 図７Ａは図１Ａの断面線Ｄ１－Ｄ２に沿う断面図の一例である。 図７Ｂは図１Ａの断面線Ｄ１－Ｄ２に沿う断面図の別の例である。 図８は本開示の少なくとも１つの実施例による表示パネルの模式図である。 図９は本開示の少なくとも１つの実施例による表示装置の模式図である。
以下、図面を参照して、本開示の実施例の技術案を明確且つ完全に説明し、図面に示され且つ以下の説明において詳しく説明される制限的ではない例示的な実施例を参照して、本開示の例示的な実施例及びそれらの複数の特徴や有利な細部をさらに網羅的に説明する。なお、図に示される特徴は必ずしも実際の割合で描かれたものであるとは限らない。本開示では、本開示の例示的な実施例を明確にするために、既知材料、コンポーネント及びプロセス技術の説明は省略する。与えられた例は本開示の例示的な実施例の実施を理解しやすくし、さらに当業者が例示的な実施例を実施できるようにすることだけを意図している。従って、これらの例は本開示の実施例の範囲を制限するものであると理解されるべきではない。
特に定義しない限り、本開示に使用される技術用語又は科学用語は当業者が理解される一般的な意味を有すると理解すべきである。本開示に使用される「第１」、「第２」及び類似の用語はいかなる順序、数又は重要性を示すものでもなく、異なる構成部分を区別するものに過ぎない。「含む」又は「包含」等の類似の用語とは該用語の前に出現する素子又は物品が該用語の後で列挙した素子又は物品及びその同等物を含むが、他の素子又は物品を排除しないことを意味する。「上」、「下」、「左」、「右」等は相対位置関係を示すためのものに過ぎず、説明対象の絶対位置が変化すると、該相対位置関係も対応して変化する。
ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示分野において、高解像度製品の迅速な発展に伴い、表示基板の構造設計、例えば画素及び信号ラインの分布等のいずれに対しても、より高い要件が求められる。例えば、解像度４ＫのＯＬＥＤ表示装置と比べて、大寸法で解像度８ＫのＯＬＥＤ表示装置は設置されるサブ画素ユニットの個数を倍増する必要があるため、画素密度がその分倍増し、一方では、信号ラインの線幅が小さくなるため、信号ライン自体の抵抗が大きくなってしまい、他方では、信号ライン同士のオーバーラップが多くなるため、信号ラインの寄生容量が大きくなり、以上に起因して、信号ラインの抵抗容量結合型負荷が大きくなる。それに対応して、抵抗容量結合型負荷による信号遅延（ＲＣ ｄｅｌａｙ）及び電圧降下（ＩＲ ｄｒｏｐ）、電圧上昇（ＩＲ ｒｉｓｅ）等の現象もひどくなる。これらの現象は表示製品の表示品質にひどく影響する。例えば、レイアウト設計がよりコンパクトになると、画素電極の平坦度に影響し、それにより発光の均一性に影響し、表示効果が低下する。
図１Ａは本開示の少なくとも１つの実施例による表示基板の模式図である。図１Ａに示すように、該表示基板２０は表示エリアＤＡと、表示エリアＤＡ外の非表示エリアＮＤＡとを含み、表示エリアＤＡにはアレイ状に分布している複数のサブ画素１００、複数本のゲートライン１１及び複数本のデータライン１２が設置されている。各サブ画素１００は発光素子と、該発光素子を駆動する画素回路とを含む。複数本のゲートライン１１と複数本のデータライン１２は互いに交差して表示エリアにおいてアレイ状に分布している複数の画素領域を定義し、各画素領域に１つのサブ画素１００の画素回路が設置される。該画素回路は例えば通常の画素回路であり、例えば２Ｔ１Ｃ（即ち、２つのトランジスタ及び１つのコンデンサ）画素回路、４Ｔ２Ｃ、５Ｔ１Ｃ、７Ｔ１Ｃ等のｎＴｍＣ（ｎとｍが正の整数であって、ｎが２以上である）画素回路である。且つ、異なる実施例において、該画素回路はさらに補償サブ回路を含んでもよく、該補償サブ回路は内部補償サブ回路又は外部補償サブ回路を含み、補償サブ回路はトランジスタ、コンデンサ等を含んでもよい。例えば、必要に応じて、該画素回路はさらにリセット回路、発光制御サブ回路、検出回路等を含んでもよい。例えば、該表示基板は非表示エリアＮＤＡに位置するゲート駆動回路１３及びデータ駆動回路（図示せず）をさらに含んでもよい。該ゲート駆動回路１３は様々な走査信号（例えば、下記第１走査信号及び第２走査信号）を供給するようにゲートライン１１によって画素回路に接続され、該データ駆動サブ回路はデータ信号を供給するようにデータライン１２によって画素回路に接続される。図１Ａに示すように、該表示基板２０は２つのゲート駆動回路１３を含み、２つのゲート駆動回路１３はそれぞれ表示エリアＤＡの両側に位置し、それぞれ奇数行及び偶数行のゲートラインに接続され、このような設置は、ゲート駆動回路の応答速度を向上させることができる。図１Ａに示されるゲート駆動回路１３、ゲートライン１１及びデータライン１２の表示基板上での位置関係は例示的なものに過ぎず、実際の分布位置は必要に応じて設計されてもよい。
例えば、図１Ａに示すように、該表示基板２０の非表示エリアＮＤＡはさらにボンディングエリアＢＰを含み、該ボンディングエリアＢＰにボンディング電極（ｂｏｎｄｉｎｇ ｐａｄ）８０が設置され、該ボンディング電極は外部素子（例えば、駆動チップ）とボンディング（Ｂｏｎｄｉｎｇ）し、それにより表示エリアの画素アレイ構造に様々な信号、例えば電源電圧信号、タイミング信号等を供給することに用いられる。例えば、表示基板２０の製造が完了したとき、該ボンディング電極８０は露出状態である。図１Ａはゲート駆動回路１３及びデータライン１２に接続されるボンディング電極８０を模式的に示すが、本開示の各実施例はこれに限らない。表示エリアＤＡ内の画素アレイ構造は配線８１によってボンディング電極８０に接続され、それにより画素アレイ構造とボンディング電極との間の信号の伝送を実現する。
例えば、表示基板２０はフレキシブル基板であり、該表示基板２０の非表示エリアＮＤＡはさらに折り曲げエリアＢＡを含んでもよい。図１Ａに示すように、該折り曲げエリアＢＡは表示エリアＤＡとボンディングエリアＢＰとの間に位置し、折り曲げエリアＢＡを折り曲げることによりボンディングエリアＢＰを表示基板２０の裏面に折り曲げることができ、それにより狭額縁表示を実現する。例えば、折り曲げエリアＢＡは表示エリアＤＡとボンディングエリアＢＰとの間に位置する。
例えば、表示基板２０はさらに制御回路（図示せず）を含んでもよい。例えば、該制御回路はデータ駆動回路を制御して該データ信号を印加させるとともに、ゲート駆動回路を制御して該走査信号を印加するように構成される。該制御回路の一例はタイミング制御回路（Ｔ－ｃｏｎ）である。制御回路は、例えばプロセッサとメモリを含むなど、様々な形態を有してもよく、メモリは実行可能コードを含み、プロセッサは該実行可能コードを実行して上記検出方法を実行する。
例えば、プロセッサは中央処理装置（ＣＰＵ）又はデータ処理機能及び／又は命令実行機能を持つ他の形式の処理装置であってもよく、例えば、マイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）等を含んでもよい。
例えば、記憶装置は１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は様々な形式のコンピュータ可読記憶媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは例えばランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュメモリ（ｃａｃｈｅ）等を含んでもよい。不揮発性メモリは例えば読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリ等を含んでもよい。コンピュータ可読記憶媒体において１つ又は複数のコンピュータプログラム命令が記憶されてもよく、プロセッサは該プログラム命令の所望機能を実行することができる。コンピュータ可読記憶媒体において様々なアプリケーションプログラム及び様々なデータがさらに記憶されてもよい。
該画素回路は駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記憶サブ回路を含んでもよく、必要に応じて、さらに発光制御サブ回路、リセット回路等を含んでもよい。
図１Ｂに画素回路の模式図を示す。図１Ｂに示すように、該画素回路９００は駆動サブ回路１２２、データ書き込みサブ回路１２６、補償サブ回路１２８、記憶サブ回路１２７、第１発光制御サブ回路１２３、第２発光制御サブ回路１２４、及びリセット回路１２９を含む。
例えば、駆動サブ回路１２２は制御端子１３１、第１端子１３２及び第２端子１３３を含み、発光素子１２０を流れる駆動電流を制御するように構成され、且つ、駆動サブ回路１２２の制御端子１３１は第１ノードＮ１に接続され、駆動サブ回路１２２の第１端子１３２は第２ノードＮ２に接続され、駆動サブ回路１２２の第２端子１３３は第３ノードＮ３に接続される。
例えば、データ書き込みサブ回路１２６は制御端子、第１端子及び第２端子を含み、その制御端子は第１走査信号を受信するように構成され、第１端子はデータ信号を受信するように構成され、第２端子は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に接続され、且つ該第１走査信号Ｇａ１に応答して該データ信号を駆動サブ回路１２２の第１端子１３２に書き込むように構成される。例えば、データ書き込みサブ回路１２６の第１端子は該データ信号を受信するようにデータライン１２に接続され、制御端子は該第１走査信号Ｇａ１を受信するようにゲートライン１１に接続される。
例えば、データ書き込み段階において、データ書き込みサブ回路１２６は第１走査信号Ｇａ１に応答してオンになり、それによりデータ信号を駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に書き込んで、データ信号を記憶サブ回路１２７に記憶することができ、これにより、例えば発光段階において該データ信号に基づいて発光素子１２０を駆動して発光させる駆動電流を生成することができる。
例えば、補償サブ回路１２８は制御端子、第１端子及び第２端子を含み、その制御端子は第２走査信号Ｇａ２を受信するように構成され、その第１端子及び第２端子はそれぞれ駆動サブ回路１２２の制御端子１３１及び第２端子１３３に電気的に接続され、該補償サブ回路は該第２走査信号に応答して該駆動サブ回路１２０に対して閾値補償を行うように構成される。
例えば、記憶サブ回路１２７は駆動サブ回路１２２の制御端子１３１及び第１電圧端子ＶＤＤに電気的に接続され、データ書き込みサブ回路１２６が書き込んだデータ信号を記憶するように構成される。例えば、データ書き込み及び補償段階において、補償サブ回路１２８は該第２走査信号Ｇａ２に応答してオンになり、それによりデータ書き込みサブ回路１２６が書き込んだデータ信号を該記憶サブ回路１２７に記憶することができる。例えば、また、データ書き込み及び補償段階において、補償サブ回路１２８は駆動サブ回路１２２の制御端子１３１及び第２端子１３３を電気的に接続することができ、それにより駆動サブ回路１２２の閾値電圧の関連情報も該記憶サブ回路に記憶することができ、これにより、例えば発光段階において、記憶されたデータ信号及び閾値電圧を利用して駆動サブ回路１２２を制御して、駆動サブ回路１２２の出力を補償することができる。
例えば、第１発光制御サブ回路１２３は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）及び第１電圧端子ＶＤＤに接続され、第１発光制御信号に応答して第１電圧端子ＶＤＤの第１電源電圧を駆動サブ回路１２２の第１端子１３２に印加するように構成される。例えば、図１Ｂに示すように、第１発光制御サブ回路１２３は第１発光制御端子ＥＭ１、第１電圧端子ＶＤＤ及び第２ノードＮ２に接続される。
例えば、第２発光制御サブ回路１２４は第２発光制御端子ＥＭ２、発光素子１２０の第１端子１３４及び駆動サブ回路１２２の第２端子１３３に接続され、第２発光制御信号に応答して駆動電流を発光素子１２２に印加するように構成される。
例えば、発光段階においては、第２発光制御サブ回路１２４は第２発光制御端子ＥＭ２が供給した第２発光制御信号に応答してオンになり、それにより駆動サブ回路１２２は第２発光制御サブ回路１２４によって発光素子１２０に電気的に接続され、これにより、発光素子１２０を駆動して駆動電流の制御によって発光させ、非発光段階においては、第２発光制御サブ回路１２４は第２発光制御信号に応答してオフになり、それにより電流が発光素子１２０を流れて発光素子１２０を発光させることを回避し、対応する表示装置のコントラストを向上させることができる。
さらに例えば、初期化段階において、第２発光制御サブ回路１２４は第２発光制御信号に応答してオンになることもでき、それによりリセット回路と組み合わせて駆動サブ回路１２２及び発光素子１２０をリセット操作することができる。
例えば、第２発光制御信号ＥＭ２は第１発光制御信号ＥＭ１と同じであってもよく、異なってもよく、例えば、両方は同じ又は異なる信号出力端子に接続されてもよい。
例えば、リセット回路１２９はリセット電圧端子Ｖｉｎｉｔ及び発光素子１２０の第１端子１３４（第４ノードＮ４）に接続され、リセット信号に応答してリセット電圧を発光素子１２０の第１端子１３４に印加するように構成される。他のいくつかの例では、図１Ｂに示すように、該リセット信号は駆動サブ回路の制御端子１３１、即ち第１ノードＮ１に印加されてもよい。例えば、リセット信号は該第２走査信号であり、リセット信号はまた第２走査信号と同期する他の信号であってもよく、本開示の実施例はこれを制限しない。例えば、図１Ｂに示すように、該リセット回路１２９はそれぞれ発光素子１２０の第１端子１３４、リセット電圧端子Ｖｉｎｉｔ及びリセット制御端子Ｒｓｔ（リセット制御ライン）に接続される。例えば、初期化段階において、リセット回路１２９はリセット信号に応答してオンになり、それによりリセット電圧を発光素子１２０の第１端子１３４及び第１ノードＮ１に印加することができ、これにより、駆動サブ回路１２２、補償サブ回路１２８及び発光素子１２０をリセット操作して、以前の発光段階の影響を解消することができる。
例えば、発光素子１２０は第１端子１３４及び第２端子１３５を含み、発光素子１２０の第１端子１３４は駆動サブ回路１２２の第２端子１３３に結合されるように構成され、発光素子１２０の第２端子１３５は第２電圧端子ＶＳＳに接続されるように構成される。例えば、１つの例では、図１Ｂに示すように、発光素子１２０の第１端子１３４は第２発光制御サブ回路１２４によって第３ノードＮ３に接続されてもよい。本開示の実施例はこの状況を含むが、それに限らない。例えば、発光素子１２０は様々なタイプのＯＬＥＤ、例えばトップエミッション、ボトムエミッション、両側エミッション等であってもよく、赤色光、緑色光、青色光又は白色光等を発することができ、該ＯＬＥＤの第１電極及び第２電極はそれぞれ該発光素子の第１端子１３４及び第２端子１３５とされる。本開示の実施例は発光素子の具体的な構造を制限しない。
なお、本開示の少なくとも１つの実施例の説明において、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第４ノードＮ４は必ずしも実際に存在する部材を示すとは限らず、回路図における関連回路が接続する合流点を示す。
なお、本開示の実施例の説明において、符号Ｖｄはデータ信号端子を示すだけでなく、データ信号のレベルを示すこともできる。同様に、符号Ｇａ１、Ｇａ２は第１走査信号、第２走査信号を示すだけでなく、第１走査信号端子及び第２走査信号端子を示すこともでき、Ｒｓｔはリセット制御端子を示すだけでなく、リセット信号を示すこともでき、符号Ｖｉｎｉｔはリセット電圧端子を示すだけでなく、リセット電圧を示すこともでき、符号ＶＤＤは第１電圧端子を示すだけでなく、第１電源電圧を示すこともでき、符号ＶＳＳは第２電圧端子を示すだけでなく、第２電源電圧を示すこともできる。下記各実施例は以上と同様であり、ここで詳細な説明は省略する。
図１Ｃは図１Ｂに示される画素回路の１つの具体的な実現例の回路図である。図１Ｃに示すように、該画素回路９００は第１～第７トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７と、記憶コンデンサＣｓｔとを含む。例えば、第１トランジスタＴ１は駆動トランジスタとされ、残りの第２～第７トランジスタはスイッチングトランジスタとされる。
例えば、図１Ｃに示すように、駆動サブ回路１２２は第１トランジスタＴ１として実現されてもよい。第１トランジスタＴ１のゲートは駆動サブ回路１２２の制御端子１３１とされ、第１ノードＮ１に接続され、第１トランジスタＴ１の第１電極は駆動サブ回路１２２の第１端子１３２とされ、第２ノードＮ２に接続され、第１トランジスタＴ１の第２電極は駆動サブ回路１２２の第２端子１３３とされ、第３ノードＮ３に接続される。
例えば、図１Ｃに示すように、データ書き込みサブ回路１２６は第２トランジスタＴ２として実現されてもよい。第２トランジスタＴ２のゲートは第１走査信号を受信するように第１走査ライン（第１走査信号端子Ｇａ１）に接続され、第２トランジスタＴ２の第１電極はデータ信号を受信するようにデータライン（データ信号端子Ｖｄ）に接続され、第２トランジスタＴ２の第２電極は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に接続される。例えば、該第２トランジスタＴ２はＰ型トランジスタであり、例えば、活性層は低温多結晶シリコンドープ薄膜トランジスタである。
例えば、図１Ｃに示すように、補償サブ回路１２８は第３トランジスタＴ３として実現されてもよい。第３トランジスタＴ３のゲートは第２走査信号を受信するように第２走査ライン（第２走査信号端子Ｇａ２）に接続されるように構成され、第３トランジスタＴ３の第１電極は駆動サブ回路１２２の制御端子１３１（第１ノードＮ１）に接続され、第３トランジスタＴ３の第２電極は駆動サブ回路１２２の第２端子１３３（第３ノードＮ３）に接続される。
例えば、図１Ｃに示すように、記憶サブ回路１２７は記憶コンデンサＣｓｔとして実現されてもよい。該記憶コンデンサＣｓｔは第１電極Ｃａ及び第２電極Ｃｂを含み、該記憶コンデンサの第１電極Ｃａは第１電圧端子ＶＤＤに結合され、例えば電気的に接続され、該記憶コンデンサの第２電極Ｃｂは駆動サブ回路１２２の制御端子１３１に結合され、例えば電気的に接続される。
例えば、図１Ｃに示すように、第１発光制御サブ回路１２３は第４トランジスタＴ４として実現されてもよい。第４トランジスタＴ４のゲートは第１発光制御信号を受信するように第１発光制御ライン（第１発光制御端子ＥＭ１）に接続され、第４トランジスタＴ４の第１電極は第１電源電圧を受信するように第１電圧端子ＶＤＤに接続され、第４トランジスタＴ４の第２電極は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に接続される。
例えば、発光素子１２０の第１端子及び第２端子はそれぞれ該発光素子の第１電極及び第２電極と称されてもよい。例えば、該発光素子１２０は具体的には、発光ダイオード例えばＯＬＥＤとして実現されてもよく、その第１電極１３４（例えば、陽極）は第４ノードＮ４に接続され、第２発光制御サブ回路１２４によって駆動サブ回路１２２の第２端子１３３から駆動電流を受信するように構成され、発光素子１２０の第２電極１３５（例えば、陰極）は第２電源電圧を受信するように第２電圧端子ＶＳＳに接続されるように構成される。例えば、第２電圧端子はアースされてもよく、即ち、ＶＳＳは０Ｖであってもよい。
例えば、第２発光制御サブ回路１２４は第５トランジスタＴ５として実現されてもよい。第５トランジスタＴ５のゲートは第２発光制御信号を受信するように第２発光制御ライン（第２発光制御端子ＥＭ２）に接続され、第５トランジスタＴ５の第１電極は駆動サブ回路１２２の第２端子１３３（第３ノードＮ３）に接続され、第５トランジスタＴ５の第２電極は発光素子１２０の第１端子１３４（第４ノードＮ４）に接続される。
例えば、リセット回路１２９は第１リセット回路及び第２リセット回路を含んでもよく、該第１リセット回路は第１リセット信号Ｒｓｔ１に応答して第１リセット電圧Ｖｉｎｉ１を第１ノードＮ１に印加するように構成され、該第２リセット回路は第２リセット信号Ｒｓｔ２に応答して第２リセット電圧Ｖｉｎｉ２を第４ノードＮ４に印加するように構成される。例えば、図１Ｃに示すように、該第１リセット回路は第６トランジスタＴ６として実現され、該第２リセット回路は第７トランジスタＴ７として実現される。第６トランジスタＴ６のゲートは第１リセット信号Ｒｓｔ１を受信するように第１リセット制御端子Ｒｓｔ１に接続されるように構成され、第６トランジスタＴ６の第１電極は第１リセット電圧Ｖｉｎｉｔ１を受信するように第１リセット電圧端子Ｖｉｎｉｔ１に接続され、第６トランジスタＴ６の第２電極は第１ノードＮ１に接続されるように構成される。第７トランジスタＴ７のゲートは第２リセット信号Ｒｓｔ２を受信するように第２リセット制御端子Ｒｓｔ２に接続されるように構成され、第７トランジスタＴ７の第１電極は第２リセット電圧Ｖｉｎｉｔ２を受信するように第２リセット電圧端子Ｖｉｎｉｔ２に接続され、第７トランジスタＴ７の第２電極は第４ノードＮ４に接続されるように構成される。
なお、本開示の実施例に使用されるトランジスタはすべて薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を有する他のスイッチングデバイスであってもよく、本開示の実施例においていずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース、ドレインは構造的に対称であってもよく、従って、そのソース、ドレインは構造的に区別しなくてもよい。本開示の実施例において、トランジスタのゲート以外の２つの電極を区別するために、その中の一方の電極は第１電極であり、他方の電極は第２電極であると記載される。また、トランジスタの特性に応じて区別すれば、トランジスタをＮ型及びＰ型トランジスタに分けることができる。トランジスタがＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。なお、本開示の実施例はいずれもＰ型トランジスタを例として説明するが、この説明は本開示を制限するものではない。
図２Ａは本開示の少なくとも１つの実施例による表示基板２０の模式図である。複数のサブ画素１００の画素回路は画素回路アレイに配置され、該画素回路アレイは、列方向が第１方向Ｄ１であり、行方向が第２方向Ｄ２であり、第１方向Ｄ１と第２方向Ｄ２は交差例えば直交する。いくつかの実施例において、各サブ画素の画素回路は発光素子との接続構造のほか、完全に同じ構造を有してもよく、即ち、画素回路は行及び列方向において繰り返し配列され、異なるサブ画素の発光素子との接続構造は各サブ画素の発光構造の電極の配置形状及び位置によって異なってもよい。いくつかの実施例において、異なる色のサブ画素の画素回路の大体のフレーム（例えば、各信号ラインの形状及び位置）はほぼ同じであり、各トランジスタの相対位置関係もほぼ同じであり、しかしながら、一部の信号ライン又は接続線の幅、形状、又は、一部のトランジスタの例えばチャネル寸法、形状、又は、異なるサブ画素の発光素子に接続するための接続線又はビアの位置等は異なってもよく、各レイアウト構造及びサブ画素の配列に応じて調整されてもよい。
図２Ａには、同一行に位置する隣接する２つのサブ画素１００が例示的に示されており、且つ半導体層１０２、第１導電層２０１、第２導電層２０２、第３導電層２０３、第４導電層２０４が示されている。図２Ｃは図２Ａの断面線Ａ１－Ａ２に沿う断面図の１つの例である。該半導体層１０２、第１絶縁層１０３、第１導電層２０１、第２絶縁層１０４、第２導電層２０２、第３絶縁層１０５、第３導電層２０３、第４絶縁層１０６、第４導電層２０４は順にベース基板１０１に設置され、それにより図２Ａに示される表示基板の構造を形成する。ところが、本開示の実施例はこのレイアウトに限らない。
図２Ｂには、図２Ａに対応して該２つのサブ画素１００におけるトランジスタＴ１～Ｔ７の半導体層１０２及び第１導電層（ゲート層）２０１が模式的に示され、且つ各トランジスタのゲート、第１電極及び第２電極が示されている。図２Ｂでは、大きな点線枠で各サブ画素１００の位置する領域を示し、小さな点線枠で１つのサブ画素１００における第１～第７トランジスタＴ１～Ｔ７のゲートＴ１ｇ～Ｔ７ｇを示す。説明の都合上、以下の説明においてＴｎｇ、Ｔｎｓ、Ｔｎｄ、Ｔｎａで第ｎトランジスタＴｎのゲート、第１電極、第２電極及び活性層をそれぞれ示し、ｎが１～７である。
以下、図２Ａ～図２Ｃを参照して、本開示の少なくとも１つの実施例による表示基板の１つのサブ画素の構造を例示的に説明し、他のサブ画素の構造は例えばそれとほぼ同じである。
なお、本開示に記載した「同一層に設置される」とは、二種類（又は、二種類以上）の構造が同一堆積プロセスにより形成され、同一パターニングプロセスによりパターン化されることで形成された構造を指し、それらの材料は同じであってもよく、異なってもよい。本開示の「一体構造」とは、二種類（又は、二種類以上）の構造が同一堆積プロセスにより形成され、同一パターニングプロセスによりパターン化されることで形成された互いに接続される構造を指し、それらの材料は同じであってもよく、異なってもよい。
例えば、図２Ａ及び図２Ｂを参照すれば、該半導体層１０２は第１～第７トランジスタＴ１～Ｔ７の活性層Ｔ１ａ～Ｔ７ａを含む。図２Ｂに示すように、該第１～第７トランジスタＴ１～Ｔ７の活性層Ｔ１ａ～Ｔ７ａは互いに接続されて一体構造となる。例えば、各列のサブ画素における半導体層１０２は互いに接続される一体構造であり、隣接する二列のサブ画素における半導体層は互いに隔てられ、そうすると、第２方向における隣接画素同士の信号クロストークを回避することができる。
例えば、図２Ｂに示すように、該第１導電層２０１は第１～第７トランジスタＴ１～Ｔ７のゲートＴ１ｇ～Ｔ７ｇを含む。例えば、第３トランジスタＴ３と第６トランジスタＴ６はダブルゲート構造を用い、そうすると、トランジスタのゲート制御能力を向上させ、リーク電流を低減することができる。
例えば、該第１導電層１０４は互いに絶縁する複数本の走査ライン２１０、複数本のリセット制御ライン２２０及び複数本の発光制御ライン２３０をさらに含む。例えば、各行のサブ画素はそれぞれ一本の走査ライン２１０、一本のリセット制御ライン２２０及び一本の発光制御ライン２３０に対応して接続される。
走査ライン２１０は第１走査信号Ｇａ１を供給するように、対応する一行のサブ画素における第２トランジスタＴ２のゲートに電気的に接続され（又は、一体構造である）、リセット制御ライン２２０は第１リセット信号Ｒｓｔ１を供給するように、対応する一行のサブ画素における第６トランジスタＴ６のゲートに電気的に接続され、発光制御ライン２３０は第１発光制御信号ＥＭ１を供給するように、対応する一行のサブ画素における第４トランジスタＴ４のゲートに電気的に接続される。
例えば、図２Ａに示すように、該走査ライン２１０は第２走査信号Ｇａ２を供給するように、さらに第３トランジスタＴ３のゲートに電気的に接続され（又は、一体構造である）、即ち第１走査信号Ｇａ１と第２走査信号Ｇａ２は同一信号であってもよく、該発光制御ライン２３０は第２発光制御信号ＥＭ２を供給するように、さらに第５トランジスタＴ５のゲートに電気的に接続され、即ち該第１発光制御信号ＥＭ１と第２発光制御信号ＥＭ２は同一信号である。
例えば、図２Ａに示すように、本行の画素回路の第７トランジスタＴ７のゲートは第２リセット信号Ｒｓｔ２を受信するように、次の行の画素回路（即ち、走査ラインの走査順序に応じて、本行の走査ラインの後で順にオンになる走査ラインの位置する画素回路行）に対応するリセット制御ライン２２０（ｎ＋１）に電気的に接続される。
例えば、図２Ａから分かるように、列方向（第１方向Ｄ１）において画素領域を区画するゲートライン１１は該リセット制御ライン２２０又は該発光制御ライン２３０であってもよく、各画素回路の領域は一本のリセット制御ライン２２０、一本の発光制御ライン２３０及び一本の走査ライン２１０のそれぞれの一部を含む。
例えば、図２Ｂに示すように、該表示基板２０はセルフアラインプロセスを用いて、第１導電層２０１をマスクとして該半導体層１０２に対して導体化処理（例えば、ドープ処理）を行い、それにより該第１導電層２０１で覆われていない該半導体層１０２の部分が導体化され、これにより、各トランジスタの活性層のチャネルエリアの両側に位置する部分が導体化されて、それぞれ該トランジスタの第１電極及び第２電極を形成する。
例えば、図２Ａに示すように、該第２導電層２０２は記憶コンデンサの第１電極Ｃａを含む。該記憶コンデンサの第１電極Ｃａはベース基板１０１に垂直な方向において第１トランジスタＴ１のゲートＴ１ｇと重なって、記憶コンデンサＣｓｔを形成し、即ち、該第１トランジスタＴ１のゲートＴ１ｇは該記憶コンデンサＣｓｔの第２電極Ｃｂとされる。例えば、該記憶コンデンサの第１電極Ｃａはビア３０１（本開示の第４ビアの１つの例）を含み、該ビア３０１から該第１トランジスタＴ１のゲートＴ１ｇの少なくとも一部が露出し、それにより該ゲートＴ１ｇは他の構造に電気的に接続される。
例えば、図２Ａに示すように、隣接するサブ画素の記憶コンデンサの第１電極Ｃａは互いに電気的に接続される。各サブ画素の記憶コンデンサの第１電極Ｃａはサブ画素に対応する第１電源ライン２５０に電気的に接続され、複数の記憶コンデンサの第１電極Ｃａは第１方向Ｄ１において互いに接続され、このため、複数本の第１電源ライン２５０を網状構造に接続することができる。そうすると、電源ラインにおける抵抗及び電圧降下を低減することができ、第１電源電圧を各サブ画素に均一に伝達し、表示基板の均一性を向上させる。
例えば、図２Ａに示すように、該第２導電層２０２はさらに複数本のリセット電圧ライン２４０を含んでもよく、該複数本のリセット電圧ライン２４０は複数行のサブ画素に１対１で対応して接続される。該リセット電圧ライン２４０は第１リセット電圧Ｖｉｎｉｔ１を供給するように、対応する一行のサブ画素における第６トランジスタＴ６の第１電極に電気的に接続される。
例えば、本行のサブ画素における第７トランジスタＴ７の第１電極は第２リセット電圧Ｖｉｎｉｔ２を受信するように、次の行のサブ画素に対応するリセット電圧ライン２４０に電気的に接続され得る。
例えば、該第３導電層２０３は第１方向Ｄ１に沿って延在する第１電源ライン２５０を含み、該第１電源ライン２５０は第１電圧端子ＶＤＤに接続され、且つ複数のサブ画素１００に第１電源電圧ＶＤＤを供給するように構成される。例えば、図２Ａに示すように、該第３導電層２０３は複数列のサブ画素に１対１で対応して電気的に接続される複数本の第１電源ライン２５０を含む。該第１電源ライン２５０はビア３０２によって対応する一列のサブ画素における記憶コンデンサの第１電極Ｃａに電気的に接続され、ビア３０３によって第４トランジスタＴ４の第１電極に電気的に接続される。ところが、本開示の各実施例は第１電源ラインの数及び設置方式（例えば、サブ画素に対応する接続方式）を制限しない。
例えば、該第３導電層２０３はさらに該複数本のデータライン１２を含む。該複数本のデータライン１２はデータ信号を供給するように複数列のサブ画素に１対１で対応して電気的に接続される。例えば、該データライン１２と対応する一列のサブ画素における第２トランジスタＴ２の第１電極Ｔ２ｓは該データ信号を供給するようにビア３０５によって電気的に接続される。
例えば、図２Ａに示すように、該第３導電層２０３はさらに接続電極２３１（本開示の第２接続電極の１つの例）を含み、該接続電極２３１の一端は記憶コンデンサの第１電極Ｃａにおけるビア３０１及び絶縁層内のビア４０１によって該第１トランジスタＴ１のゲートＴ１ｇ、即ち記憶コンデンサの第２電極Ｃｂに電気的に接続され、他端はビア４０２によって該第３トランジスタＴ３の第１電極に電気的に接続され、それにより該記憶コンデンサの第２電極Ｃｂと該第３トランジスタＴ３の第１電極Ｔ３ｓを電気的に接続する。例えば、図２Ｃに示すように、該ビア４０１は第２絶縁層１０４と第３絶縁層１０５を貫通し、該ビア４０２は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
例えば、図２Ａに示すように、該第３導電層２０３はさらに接続電極２３２を含み、該接続電極２３２の一端はビア４０３によってリセット電圧ライン２４０に電気的に接続され、他端はビア４０４によって第６トランジスタＴ６に電気的に接続され、それにより該第６トランジスタＴ６の第１電極Ｔ６ｓは該リセット電圧ライン２４０から第１リセット電圧Ｖｉｎｉｔ１を受信することができる。例えば、該ビア４０３は第３絶縁層１０５を貫通し、該ビア４０４は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
例えば、図２Ａ及び図２Ｃに示すように、該第３導電層２０３はさらに接続電極２３３を含み、該接続電極２３３はビア４０５（本開示の第３ビアの１つの例）によって第５トランジスタＴ５の第２電極Ｔ５ｄに電気的に接続され、且つ該第５トランジスタＴ５の第２電極Ｔ５ｄと発光素子の第１電極１３４を電気的に接続することに用いられる。例えば、該ビア４０５は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。例えば、該接続電極２３３は該第５トランジスタＴ５の第２電極の接触電極である。
該第４導電層２０４（本開示の電気接続層の１つの例）は表示エリアＤＡに位置する第１部分２０４ａを含み、図２Ａに示すように、該第１部分２０４ａはそれぞれ複数のサブ画素１００に１対１で対応して設置される複数の接続電極２３４（本開示の第１接続電極の１つの例）を含み、各サブ画素の画素回路は該接続電極２３４によって発光素子１２０に電気的に接続される。
なお、本開示の実施例の画素回路とは該第４導電層２０４のベース基板１０１に近い側に位置する回路構造（例えば、各トランジスタ構造）を指し、それにより該第４導電層２０４における接続電極２３４、該第４導電層２０４の上方の発光素子１２０等と区別する。
図２Ａ及び図２Ｃに示すように、第４絶縁層１０６は該第４導電層２０４と画素回路９００との間に位置し、該接続電極２３４は第４絶縁層１０６内のビア３０７（本開示の第１ビアの１つの例）によって第３導電層２０３内の接続電極２３３に電気的に接続され、それによりサブ画素の画素回路９００に電気的に接続される。該接続電極２３４はさらに、ビア３０８（本開示の第２ビアの１つの例）によって発光素子１２０の第１電極１３４に電気的に接続されるように構成され、それにより発光素子と画素回路９００（例えば、第５トランジスタの第２電極）を電気的に接続する。図２Ｃに示すように、ビア３０８は第５絶縁層１０７に位置し、ビア３０７とビア３０８はベース基板１０１に垂直な方向において重ならず、即ちビア３０７とビア３０８のベース基板１０１上での正投影は重ならない。
接続電極２３４によって発光素子１２０と画素回路９００を接続することは、多くの有益な効果を有する。一方では、画素電極（第１電極１３４）の抵抗を低減して駆動電流を増大することができる。他方では、ベース基板に垂直な方向において、ビアが直接貫通することに起因して導電材料の充填深さが大きすぎて、接続不良、断線や不平坦さを引き起こすことを回避することができる。さらに、発光素子１２０の第１電極１３４の平坦度は発光層の発光均一性に影響する。第４導電層２０４を設置することにより下層の画素回路９００と上層の発光素子を隔てることは、下層の画素回路９００が第１電極１３４の平坦度に与える影響を軽減することができる。例えば、図２Ｃに示すように、ビア４０５が深いため、接続電極２３４を設置することにより縦方向においてビア４０５と第１電極１３４との距離を増加することができ、それによりこの深いビア４０５が第１電極の平坦度に与える影響を軽減することができる。
また、ビア３０７とビア３０８はベース基板１０１に垂直な方向において重ならないように設計することにより、ベース基板に垂直な方向において重なることを回避することができ、縦方向における複数のビアの影響を分散させることに役立ち、第１電極１３４の平坦度をさらに向上させる。
例えば、図２Ｃに示すように、ビア４０５、ビア３０７及びビア３０８はすべてベース基板１０１に垂直な方向において重ならず、即ちビア４０５、３０７、３０８のベース基板１０１上での正投影は互いに重ならない。
図２Ａに示すように、第４導電層２０４の表示エリアＤＡに位置する部分（即ち、第１部分）といずれか１つの第１電源ライン２５０はベース基板１０１に垂直な方向において重ならない。
発明者が発見したように、第１電源ライン２５０における抵抗、寄生容量による抵抗容量結合型負荷は電源ラインにおける電源電圧信号の均一安定性に重要な影響を与え、さらに表示の均一性に影響する。発明者がさらに発見したように、表示基板の表示エリアＤＡについては、第１電源ライン２５０における抵抗を低減することと比べて、その寄生容量を低減することは表示エリアの表示効果を向上させることにより役立つ。第４導電層の表示エリアＤＡに位置する第１部分（即ち、該第４導電層の表示エリアに位置するすべてのパターン）といずれか１つの第１電源ライン２５０はベース基板１０１に垂直な方向において重ならないように設置することにより、第１電源ラインにおける寄生容量を効果的に低減し、表示効果を向上させることができる。
例えば、該第４導電層２０４は非表示エリアＮＤＡに位置する第２部分をさらに含んでもよく、該第４導電層２０４の第２部分は非表示エリアＮＤＡに位置する導電構造に並列に接続されるように設置されてもよく、それにより該導電構造の抵抗を低減し、該導電構造は例えば信号ライン又はデバイスの電極等であってもよい。具体的に、以下に説明する。
図２Ａに示すように、ビア３０７とビア３０８のベース基板１０１での正投影はいずれも第３接続電極２３４のベース基板での正投影内に位置する。例えば、ビア３０７とビア３０８はＤ１方向において並列に分布し、且つその第１方向Ｄ１に沿う中心線はほぼ重なり合う。そうすると、接続電極２３４の第２方向Ｄ２における寸法を減少することができ、接続電極２３４と第１電源ライン２５０との重なりを回避する。
例えば、図２Ｃに示すように、表示基板２０は発光素子の第１電極に位置する画素定義層１０８をさらに含む。画素定義層１０８において開口を形成することにより表示基板の開口領域６００を定義する。発光層１３６は少なくとも該開口内に形成され（発光層１３６はさらに画素定義層の一部を覆ってもよい）、第２電極１３５は発光層１３６上に形成されることにより該発光素子１２０を形成する。例えば、該第２電極１３５は共通電極であり、該表示基板２０全体に配置される。例えば、第１電極は発光素子の陽極であり、第２電極は発光素子の陰極である。
図２Ｃに示すように、該開口領域６００はベース基板１０１に垂直な方向においてビア３０７、３０８のいずれとも重ならず、それにより発光層の平坦度を向上させる。
他のいくつかの例では、ベース基板１０１の板面に平行する方向において、ビア３０８はビア３０７よりサブ画素の開口領域６００を離れ（例えば、第１電極１３４の面積は対応する開口領域６００の面積より大きく、開口領域６００はほぼ第１電極１３４の中央領域に位置する）、即ち、該ビア３０８のベース基板１０１上での正投影はビア３０７のベース基板１０１上での正投影より該開口領域６００のベース基板上での正投影を離れる。これは、ベース基板１０１に垂直な方向において、ビア３０８の位置する第５絶縁層１０７（例えば、第２平坦層）はビア３０７の位置する第４絶縁層１０６（例えば、第１平坦層）より開口領域６００に近いためであり、従って、該ビア３０８が第１電極１３４の開口領域から露出する部分（即ち、発光層に接触するための部分）の平坦度に与える影響は大きく、該ビア３０８を開口領域から離れるように（ベース基板に平行する表面に）設置することにより、ビアが開口領域内の発光層１３６の平坦度に与える影響を軽減し、発光素子の性能を向上させることができる。
別のいくつかの例では、ビア３０７は開口領域６００と部分的にオーバーラップしてもよく、ビア３０７の位置する層と第１電極１３４の位置する層との間に少なくとも第４導電層２０４及びビア３０８の位置する第５絶縁層１０７が介在しているため、ビア３０７が開口領域の平坦性に与える影響はビア３０８が開口領域の平坦性に与える影響より小さい。
例えば、図２Ａ及び図２Ｃに示すように、ビア３０７とビア３０８のベース基板上での正投影はそれぞれ該サブ画素１００の発光制御ライン２３０のベース基板上での正投影の両側に位置する。このような設置によって、該発光制御ライン２３０における信号の画素電極における信号への干渉を回避することができる。
例えば、図２Ｃに示すように、接続電極２３４はビア３０８によって第１電極１３４に電気的に接続されるように、ビア３０７を離れる方向へ延在する必要があり、従って、ビア３０８での接触不良を回避するために、該接続電極２３４は一般的に横方向において十分な距離だけ延在して第１電極１３４に十分に接触する。レイアウト設計がコンパクトであるため、このような設置によって接続電極２３４と接続電極２３１はベース基板１０１に垂直な方向において重なって寄生容量を生成してしまう。そして、各材料層をパターン化してパターンを形成するとき、一般的に誤差が生じる。例えば、フォトリソグラフィプロセスにおいて、露出段階に位置合わせ誤差が生じやすいが、エッチングプロセスにおいて、エッチングによるパターンの実際寸法は設計値より小さく、設計値と実際値との差（即ち、「ＣＤ ｂｉａｓ」）が生じる。各サブ画素の均一性を確保するために、プロセスを設計することにより各サブ画素に該寄生容量が存在することを確保することができ、それにより表示の均一性を向上させる。
例えば、図２Ａ及び図２Ｃに示すように、第１方向Ｄ１において、接続電極２３４のベース基板１０１での正投影と接続電極２３１のベース基板１０１での正投影との重なり寸法ｄ１はｄ１≧√（（ｃｄｂｉａｓ１）２＋（ｃｄｂｉａｓ２）２）を満足し、ここで、ｃｄｂｉａｓ１は接続電極２３１の位置する第３導電層２０３の設計値と実際値との差であり、ｃｄｂｉａｓ２は接続電極２３４の位置する第４導電層２０４の設計値と実際値との差である。ｃｄｂｉａｓ１とｃｄｂｉａｓ２の具体的な数値はプロセス能力によって決定される。例えば、ｃｄｂｉａｓ１とｃｄｂｉａｓ２はいずれも０．１μｍ～０．９μｍである。このような設置によって、プロセスが変動する場合、各サブ画素の接続電極２３４と接続電極２３１はベース基板１０１に垂直な方向において重なるように確保することができ、それにより均一性を向上させる。
図３は本開示の他のいくつかの実施例による表示基板の模式図である。図３に示すように、記憶コンデンサの第１電極Ｃａと第１トランジスタＴ１の第１電極Ｔ１ｓはベース基板１０１に垂直な方向において重なる。第２方向Ｄ２において、第１電源ライン２５０はデータライン１２と記憶コンデンサの第１電極Ｃａにおけるビア３０１との間に位置し、ビア３０３によって記憶コンデンサの第１電極Ｃａに電気的に接続され、従って、第１電源ライン２５０との良好な接触を確保するために、該記憶コンデンサの第１電極Ｃａはデータライン１２の方向へ十分に延在する必要がある。例えば、第１トランジスタＴ１の第１電極Ｔ１ｓはデータライン１２寄りの第１方向Ｄ１に沿う第１電極側縁６０１を有し、記憶コンデンサの第１電極Ｃａはデータライン１２寄りの第１方向Ｄ１に沿うコンデンサ電極側縁６０２を有する。例えば、第１方向Ｄ２において、該第１電極側縁６０１は該第１トランジスタＴ１の第１電極Ｔ１ｓの該データライン１２に一番近い辺であり、該コンデンサ電極側縁６０２は該記憶コンデンサの第１電極Ｃａの該データライン１２に一番近い辺である。
例えば、第２方向Ｄ２において、コンデンサ電極側縁６０２は第１電極側縁６０１よりデータライン１２に近く、即ち、該コンデンサ電極側縁６０２は該第１電極側縁６０１の外に延在する。
例えば、プロセスの変動により、記憶コンデンサの第１電極Ｃａと第１トランジスタＴ１の第１電極Ｔ１ｓのベース基板１０１に垂直な方向における重なり面積が不均一になり、寄生容量の不均一さを引き起こすことを防止するために、各サブ画素において該コンデンサ電極側縁６０２が該第１電極側縁６０１の外に延在することを確保するようにプロセスを設計してもよい。
例えば、図３に示すように、第２方向Ｄ２において、コンデンサ電極側縁６０２のベース基板１０１での正投影と第１電極側縁６０１のベース基板１０１での正投影との距離ｄ２はｄ２≧√（（ｃｄｂｉａｓ３）２＋（ｃｄｂｉａｓ４）２）を満足し、ここで、ｃｄｂｉａｓ３は第１トランジスタＴ１の第１電極Ｔ１ｓの位置する半導体層２０１の設計値と実際値との差であり、ｃｄｂｉａｓ４は記憶コンデンサの第１電極Ｃａの位置する第２導電層２０２の設計値と実際値との差である。Ｃｄｂｉａｓ３とｃｄｂｉａｓ４の具体的な数値はプロセス能力によって決定される。例えば、ｃｄｂｉａｓ３とｃｄｂｉａｓ４はいずれも０．１μｍ～０．９μｍである。このような設置によって、プロセスが変動する場合、各サブ画素のコンデンサ電極側縁６０２がいずれも第１電極側縁６０１の外に延在することを確保することができ、それにより均一性を向上させる。
他のいくつかの例では、図４Ａに示すように、接続電極２３４のビア３０８から露出する部分はベース基板１０１に対する傾斜面を有する。一方では、このような設置は同じ空間において、発光素子１２０の第１電極１３４と接続電極２３４との接触面積を増加し、それにより接触抵抗を低減し、収率を向上させることができ、他方では、該表示基板２０がフレキシブル表示基板である場合、該傾斜面の設置は折曲応力によるビア３０８での接続安定性への影響を緩和し、基板の耐湾曲性を向上させることができる。例えば、該サブ画素の接続電極２３４の傾斜方向は該サブ画素の位置する基板領域の折曲方向に一致し、それにより該折曲応力を緩和する。例えば、該傾斜面のベース基板に対する傾斜角は２０度～５０度である。
図４Ｂは図４Ａにおけるビア３０８の箇所の拡大模式図を示す。例えば、図４Ｂに示すように、接続電極２３３は第１傾き角∠１を有し、接続電極２３４はビア３０８に近い一端に第２傾き角∠２を有し、接続電極２３３が第３絶縁層１０５の平坦面に形成されると仮定すれば、∠１が５５度以上７０度以下であり、∠２が６０度以上８０度以下であり、∠１が∠２より小さいように設定し、それにより該接続電極２３４の傾斜面５００を設定することができ、これにより、接続電極２３４と発光素子１２０の第１電極１３４はより良い接触効果及び電気接続効果を有する。また、このような設置は、第３導電層２０３と第４導電層２０４をエッチングして該接続電極２３３と該接続電極２３４をそれぞれ形成するときのエッチング速度及びエッチング効果を向上させることにも役立つ。
図５は本開示の別のいくつかの実施例による表示基板の模式図である。図５に示すように、第１トランジスタＴ１の活性層Ｔ１ａは折り曲げ構造を含む。このような設置によって、該第１トランジスタＴ１のチャネルエリアの長さに対する幅の比Ｗ／Ｌを減少することができる。
第１トランジスタＴ１は該画素回路の駆動トランジスタであるため、一般的に、十分に大きな駆動電流を得るように、より大きい寸法を設計する。ところが、発明者が発見したように、駆動電流が大きすぎるとグレースケール紛失を引き起こし、例えば、低いグレースケールのデータを表示することができないため画像歪みを引き起こしてしまう。第１トランジスタＴ１の長さに対する幅の比を減少することによりこの問題を解決することができ、表示効果を向上させる。
例えば、第１トランジスタＴ１の活性層Ｔ１ａはΩ形又は「几」字形であり、又は、Ω形又は「几」字形に類似し、即ち、突出構造を含む。図５に示すように、該活性層Ｔ１ａは第１部分７０１、第２部分７０２及び接続部７０３を含む。該第２部分７０２は該第１部分７０１の両側に位置し、該第１部分７０１は突出する部分である。該接続部７０３は該第１部分７０１と第２部分７０２を接続する。
例えば、該第１部分７０１と第２部分７０２はいずれも直線形状であって、同一の水平線に位置せず、該第２部分７０２は円弧状である。例えば、該第２部分７０２の平均曲率半径は１μｍより大きい。
図５に示すように、接続部７０３の平均幅Ｗ３は第１部分７０１の平均幅Ｗ１及び第２部分７０２の平均幅Ｗ２より大きい。それは、円弧状の接続部７０３が直線形状構造より形成過程において破断しやすいためであり、接続部７０３を広くすることにより、プロセス収率を向上させることができる。
例えば、図５に示すように、記憶コンデンサの第１電極Ｃａにおけるビア３０１と第１トランジスタＴ１の活性層Ｔ１ａはベース基板に垂直な方向において重ならない。例えば、該活性層Ｔ１ａに上記突出構造を設置することにより、該活性層Ｔ１ａと該ビア３０１はベース基板に垂直な方向において重ならない。このような設計は、第１トランジスタＴ１のゲートＴ１ｇの該ビア３０１から露出する部分、即ち該接続電極２３１に接触する部分が第１トランジスタＴ１の活性層Ｔ１ａにより非平坦になることを回避することができ、接続電極２３１と該ゲートＴ１ｇとの良好な接触を向上させる。
表示基板２０のゲート駆動回路１３は一般的に複数のシフトレジスタユニットを含み、該シフトレジスタユニットは外部回路の制御信号の作用によってシフトパルス信号を生成し、該シフトパルス信号は現在の行の画素の走査信号として制御を行うとともに、次の行の開始信号（第１行はフレーム開始信号ＳＴＶによりトリガーされる）及び前の行の終了信号として制御を行う。例えば、外部回路の制御信号は主にフレーム開始信号（ＳＴＶ）、位相が逆であるＣＬＫ及びＣＬＫＢ信号ペア、トランジスタオフ信号（例えば、ＶＧＬ）及び可能な直流電圧信号ＶＧＨ、ＶＧＬを含む。該複数のシフトレジスタユニットは表示エリアの複数行のサブ画素に１対１で対応して接続され、且つ出力ノードによって対応する一行のサブ画素に上記第１走査信号Ｇａ１及び第２走査信号Ｇａ２を出力するように構成される。
図６Ａは本開示の少なくとも１つの実施例によるゲート駆動回路の回路模式図を示し、図中に該ゲート駆動回路における１つのシフトレジスタユニットを示す。図６Ａに示すように、該シフトレジスタユニットは入力回路５０１、出力回路５０２、記憶回路５０３及びリセット回路５０４を含む。入力回路５０１はトリガー信号ＳＴＶに応答して、高電位ＶＧＨをプルアップノードＰＵ、即ち出力回路５０２の制御端子及び記憶回路５０３の一端に伝送するように構成される。出力回路５０２はプルアップノードＰＵの制御によってＣＬＫ信号を出力するように構成される。リセット回路５０４はＣＬＫＢ信号に応答して出力ノードＯＵＴをリセットするように構成される。
例えば、該入力回路５０１は第８トランジスタＴ８を含み、出力回路５０２は第９トランジスタＴ９を含み、リセット回路５０４は第１０トランジスタＴ１０を含み、記憶回路５０３は第１コンデンサＣ１を含み、該第１コンデンサＣ１は該出力ノードＯＵＴに接続され、第１電極Ｃ１ａ及び第２電極Ｃ１ｂを含む。以下、Ｐ型トランジスタを例として、該シフトレジスタユニットの動作過程を例示的に説明するが、本開示の実施例はこれに限らない。
該シフトレジスタユニットの動作過程は、トリガー信号ＳＴＶが到達する場合、ＣＬＫ信号が高電位であり、第８トランジスタＴ８がオンになり、低電位ＶＧＬを第９トランジスタＴ９のゲート（プルアップノードＰＵ）に伝送するとともに、第１コンデンサＣ１の第１電極に記憶し、第９トランジスタＴ９が低電位ＶＧＬの作用下でオンになり、低電位のＣＬＫ信号を出力し、本行のサブ画素のトランジスタをオンにするとともに、次段シフトレジスタユニットの入力信号とし、ＣＬＫ信号の電位が高くなるにつれて、第１０トランジスタＴ１０が低電位のＣＬＫＢ信号の作用下でオンになり、第１コンデンサＣ１が放電し、高電位を出力し、本行のサブ画素のトランジスタをオフにすることを含む。以上のように、表示エリアのサブ画素を１行ずつ走査することが実現される。
図６Ｂは図６Ａに示されるシフトレジスタユニットの構造模式図を示し、図６Ｃは図６Ｂの断面線Ｂ１－Ｂ２に沿う断面図であり、図６Ｄは図６Ｂの断面線Ｅ１－Ｅ２に沿う断面図である。なお、明確にするために、図６Ｂ及び図６Ｃのいずれでも、第１導電層２０１の下方の構造（例えば、第１絶縁層及び半導体層）は省略する。
図６Ｂに示すように、該表示基板２０は非表示エリアＮＤＡに位置する第１電源信号ラインＶＧＨ、第２電源信号ラインＶＧＬ、トリガー信号ラインＳＴＶ、第１クロック信号ラインＣＬＫ及び第２クロック信号ラインＣＬＫＢを含む。例えば、各信号ラインはいずれも第１方向に沿って延在する。
第１電源信号ラインＶＧＨは第１電源信号ＶＧＨを供給するように第８トランジスタＴ８の第１電極に電気的に接続され、第２電源信号ラインＶＧＬは第２電源信号ＶＧＬを供給するように第１０トランジスタＴ８の第１電極に電気的に接続される。第１クロック信号ラインＣＬＫは第１クロック信号ＣＬＫを供給するように第９トランジスタの第１電極に電気的に接続され、第２クロック信号ラインＣＬＫＢは第２クロック信号ＣＬＫＢを供給するように第１０トランジスタＴ１０のゲートに電気的に接続される。トリガー信号ラインＳＴＶはトリガー信号ＳＴＶを供給するように第８トランジスタＴ８のゲートに電気的に接続される。
該ゲート駆動回路１３は表示エリアのサブ画素と同時に形成されてもよい。例えば、該第８～第１０トランジスタＴ８～Ｔ１０のゲートは第１導電層２０１内に位置してもよく、活性層、第１電極及び第２電極は半導体層１０２内に位置してもよく、非表示エリアＮＤＡの各信号ラインは第３導電層２０３内に位置してもよい。
図６Ｂ及び図６Ｃに示すように、第８トランジスタＴ８の第２電極は接続電極６５０によって第９トランジスタＴ９のゲートＴ９ｇ及び第１コンデンサＣ１の第１電極Ｃ１ａに電気的に接続され、第１コンデンサＣ１の第２電極Ｃ１ｂは例えば該接続電極６５０と同一層に絶縁して設置される。例えば、該接続電極６５０及び該第１コンデンサＣ１の第２電極Ｃ１ｂは第３導電層２０３内に位置してもよい。
例えば、図６Ｂに示すように、各信号ラインは第１導電層２０１内の配線パターンによってゲート駆動回路１３に接続され、該ゲート駆動回路１３は第３導電層２０３内の配線パターンによって表示エリアＤＡ内の画素回路に接続される。
例えば、第４導電層２０４の非表示エリアに位置する第２部分２０４ｂは補助コンデンサ電極Ｃ１ｃを含み、該補助コンデンサ電極Ｃ１ｃは該第１コンデンサＣ１の第１電極Ｃ１ａ又は第２電極Ｃ１ｂに並列に接続されて、該第１コンデンサＣ１の容量値を増加させてもよい。
図６Ｃに示すように、該補助コンデンサ電極Ｃ１ｃは第３絶縁層を貫通するビアを介して接続電極６５０に電気的に接続され、それにより第１コンデンサＣ１の第１電極Ｃ１ａに電気的に接続され、ベース基板１０１に垂直な方向において第１コンデンサＣ１の第２電極Ｃ１ｂと重なる。これにより、該第１電極Ｃ１ａと該補助コンデンサ電極Ｃ１ｃはそれぞれ第２電極Ｃ１ｂと少なくとも部分的に重なり、それによりコンデンサの並列接続構造を形成し、第１コンデンサＣ１の容量値を増加させ、第１コンデンサＣ１のブートストラップ能力を向上させ、それにより出力信号の安定性を向上させる。
例えば、図６Ｂに示すように、第４導電層２０４の非表示エリアに位置する第２部分２０４ｂは各信号ラインに対応する補助信号ラインをさらに含み、各補助信号ラインは各信号ラインに並列に接続され、それにより信号ラインの抵抗及び該信号ラインにおける電圧降下を低減することができる。各補助信号ラインとそれに対応する信号ラインはベース基板１０１に垂直な方向において互いに重なって、ビアを介して並列接続される。
以下、図６Ｂ及び図６Ｄを参照して、トリガー信号ラインＳＴＶの補助信号ラインについて例示的に説明する。
図６Ｂに示すように、トリガー信号ラインＳＴＶはビアを介して第８トランジスタＴ８のゲートＴ８ｇに電気的に接続される。例えば、第４導電層２０４の非表示エリアに位置する第２部分２０４ｂはさらに補助トリガー信号ラインＳＴＶ１を含み、該補助トリガー信号ラインＳＴＶ１は第３絶縁層を貫通するビアを介してトリガー信号ラインＳＴＶに並列に接続される。
例えば、第４導電層２０４の非表示エリアに位置する第２部分２０４ｂはさらにボンディング電極８０を含み、即ち、ボンディング電極８０は該第４導電層２０４内に位置する。
図７Ａは図１Ａの断面線Ｄ１－Ｄ２に沿う断面図の１つの例である。図１Ａ及び図７Ａを参照すれば、例えば、該第４導電層２０４の非表示エリアに位置する第２部分２０４ｂは非表示エリアに位置する配線８１をさらに含む。該配線８１の一端はボンディング電極８０に接続され、例えば一体構造に接続され、該配線８１の他端は表示エリアまで延在する。図７Ａに示すように、該配線８１とボンディング電極は第４絶縁層１０６上に位置し、第５絶縁層１０７は配線８１を覆い、且つ外部回路とボンディングするように該ボンディング電極８０を露出させる。図７Ａに示すように、該配線８１の一部は該折り曲げエリアＢＡに位置する。例えば、無機材料が脆いため、折り曲げると破断しやすく、従って、基板の耐湾曲性を向上させるために、一般的に、折り曲げエリアＢＡ内の無機絶縁材料を除去して（即ち、該無機絶縁材料において開口を形成する）、該開口には靱性のより高い無機材料を充填する必要がある。
例えば、第１絶縁層１０３、第２絶縁層１０４、第３絶縁層１０５は例えば無機絶縁層であり、例えば、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素等のシリコンの酸化物、シリコンの窒化物又はシリコンの窒素酸化物、又は、酸化アルミニウム、窒化チタン等の金属窒素酸化物含有の絶縁材料である。例えば、第４絶縁層１０６、第５絶縁層１０７及び画素定義層１０８はそれぞれ有機絶縁材料であり、例えば、ポリイミド（ＰＩ）、アクリレート、エポキシ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）等の有機絶縁材料である。例えば、第４絶縁層１０６と第５絶縁層１０７は平坦化層である。
このような場合、図７Ａに示すように、折り曲げエリアＢＡ内において、第１絶縁層１０３、第２絶縁層１０４、第３絶縁層１０５はすべて除去され、第４絶縁層１０６と第５絶縁層１０７は残され、第４絶縁層１０６の折り曲げエリアＢＡに位置する部分（本開示の有機絶縁層の折り曲げ部の１つの例）は配線８１とベース基板１０１との間に充填され、ベース基板１０１に直接に接触し、それにより配線８１の耐湾曲性を向上させ、断線のリスクを低下させる。第５絶縁層１０７は配線８１を覆って配線８１を保護する。
本開示の上記少なくとも１つの実施例による表示基板には該第４導電層が存在するため、該第４絶縁層と第５絶縁層はいずれも該表示基板の従来構造であり、追加のプロセスにより形成される必要がない。
図７Ｂは図１Ａの断面線Ｄ１－Ｄ２に沿う断面図のもう１つの例である。図７Ｂに示される実施例では、図７Ａに示される実施例との相違点は、図７Ｂに示される表示基板２０は非表示エリアＮＤＡに位置する補助ボンディング電極８２をさらに含み、該補助ボンディング電極８２はボンディング電極８０のベース基板１０１に近い側に位置し、抵抗を低減するように該ボンディング電極８０に並列に接続されることにある。
例えば、図７Ｂに示すように、該ボンディング電極８０は該補助ボンディング電極８２に直接電気接続（ラップ）され、即ち、該補助ボンディング電極８２と該ボンディング電極８０との間の第４絶縁層１０６が除去される。例えば、該ボンディング電極８０は該補助ボンディング電極８２の少なくとも１つの辺を被覆し、そうすると、接触抵抗を低減することができる。
例えば、該補助ボンディング電極８２は表示エリアＤＡのうち第４導電層よりも下に位置するいずれか１つの導電層と同一層に設置され得る。例えば、該補助ボンディング電極８２は第３導電層２０３内に位置し、即ち第１電源ライン２５０と同一層に設置される。
例えば、異なる実施例において、ベース基板１０１は剛性基板、例えばガラス基板、シリコン基板等であってもよく、優れた耐熱性及び耐久性を有するフレキシブル材料、例えばポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン、ポリアクリレート、ポリアリーラート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスルホン（ＰＳＦ）、ポリメチルメタクリレート（ＰＭＭＡ）、三酢酸セルロース（ＴＡＣ）、シクロアルケン重合体（ＣＯＰ）及びシクロアルケン共重合体（ＣＯＣ）等により形成されてもよい。
例えば、該半導体層１０２の材料はシリコン系材料（非結晶シリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セクシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
例えば、該第１～第４導電層の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属を組み合わせた合金材料、又は、導電性金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
例えば、該発光素子１２０はトップエミッション構造であり、第１電極１３４は反射性を有するが、第２電極１３５は透過性又は半透過性を有する。例えば、第１電極１３４は高仕事関数の材料であって、陽極として働き、例えばＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、第２電極１３５は低仕事関数の材料であって、陰極として働き、例えば半透過性金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
本開示の少なくとも１つの実施例はさらに表示パネルを提供するものであり、該表示パネルは、上記いずれか１つの表示基板２０を含む。なお、本開示の少なくとも１つの実施例による上記表示基板２０は発光素子１２０を含んでもよく、発光素子１２０を含まなくてもよく、即ち、該発光素子１２０は表示基板２０が完成した後にパネルメーカーにより形成され得る。該表示基板２０自体が発光素子１２０を含まない場合、本開示の少なくとも１つの実施例による表示パネルは表示基板２０のほか、さらに発光素子１２０を含んでもよい。
例えば、該表示パネルはＯＬＥＤ表示パネルであり、この場合、それに含まれる表示基板２０はＯＬＥＤ表示基板である。図８に示すように、例えば、該表示パネル３０は表示基板２０に設置されるパッケージ層８０１及びカバープレート８０２をさらに含み、該パッケージ層８０１は外部の湿気及び酸素が該発光素子及び駆動サブ回路に侵入することによりデバイスを損傷することを防止するように、表示基板２０上の発光素子をシールするように構成される。例えば、パッケージ層８０１は有機薄膜を含み、又は、有機薄膜と無機薄膜が交互に積層される構造を含む。例えば、該パッケージ層８０１と表示基板２０との間に、発光素子が初期製造プロセスに残った水蒸気又はゾルを吸収するように構成される吸水層（図示せず）をさらに設置することができる。カバープレート８０２は例えばガラスカバープレートである。例えば、カバープレート８０２とパッケージ層８０１は一体構造であってもよい。
本開示の少なくとも１つの実施例はさらに表示装置４０を提供するものであり、図９に示すように、該表示装置４０は上記いずれか１つの表示基板２０又は表示パネル３０を含み、本実施例の表示装置はディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等、表示機能を持つ任意の製品又は部材であってもよい。
本開示の少なくとも１つの実施例はさらに上記表示基板２０の製造方法を提供する。以下、図２Ａ～図２Ｃ、図６Ｂ～図６Ｄ及び図７Ａ～図７Ｂを参照して、本開示の少なくとも１つの実施例による表示基板の構造及び製造方法を実例的に説明するが、本開示の少なくとも１つの実施例はこれらに限らない。
いくつかの例では、該製造方法は下記ステップＳ６１～Ｓ７０を含む。
ステップＳ６１：ベース基板に半導体材料層を形成して、該半導体材料層をパターニングすることにより、半導体層１０２を形成し、半導体層１０２は各画素領域内の第１～第７トランジスタＴ１～Ｔ７の活性層Ｔ１ａ～Ｔ７ａ及びドープエリアパターン（即ち、対応する第１～第７トランジスタＴ１～Ｔ７のソース領域及びドレイン領域）（図２Ｂに示される）を含み、且つ同一画素領域内の各トランジスタの活性層パターンとドープエリアパターンは一体に設置される。例えば、該半導体層１０２はさらに非表示エリアＮＤＡ内の第８～第１０トランジスタＴ８～Ｔ１０の活性層及びドープエリアパターン（即ち、対応する第８～第１０トランジスタＴ８～Ｔ１０のソース領域及びドレイン領域）を含む。
なお、活性層は一体に形成される低温多結晶シリコン層を含んでもよく、ソース領域とドレイン領域はドープ等によって導体化されることで各構造の電気接続を実現することができる。即ち、各サブ画素の各トランジスタの活性半導体層はｐ－シリコンにより形成される全体パターンであり、且つ同一画素領域内の各トランジスタはドープエリアパターン（即ち、ソース領域及びドレイン領域）及び活性層パターンを含み、異なるトランジスタの活性層同士はドープ構造により隔てられる。
ステップＳ６２：半導体層１０２上に第１絶縁層１０３（例えば、透明層であってもよい）、例えば第１ゲート絶縁層を形成して、後続に形成される第３導電層２０３のパターンに接続するために第１絶縁層上に複数の第１絶縁層ビアを形成する。例えば、半導体層内のソース領域及びドレイン領域の位置に対応するように、それぞれ第１絶縁層内に対応する第１絶縁層ビア、例えば第１絶縁層を貫通するビア４０２、ビア４０５、ビア３０３、ビア３０５等を形成し、即ち、第１絶縁層ビアはそれぞれ半導体層内のソース領域及びドレイン領域とオーバーラップし、それによりソース領域とドレイン領域は第３導電層内のデータライン１２、第１電源ライン２５０等の構造に接続することに用いられる。
ステップＳ６３：第１絶縁層１０３上に第１導電材料層を形成して、該第１導電材料層をパターニングすることにより、第１導電層２０１を形成し、該導電層２０１は例えば、表示エリアＤＡに位置する互いに絶縁し且つ第２方向に沿って延在する走査ライン２１０、リセット制御ライン２２０及び発光制御ライン２３０を含む。例えば、一行の画素回路については、それに対応して接続されるリセット制御ライン２２０、走査ライン２１０及び発光制御ライン２３０は第１方向Ｄ１において順に分布している。例えば、図６Ｂに示すように、該第１導電層２０１はさらに非表示エリアＮＤＡ内の第８～第１０トランジスタＴ８～Ｔ１０のゲートや配線等を含む。
例えば、該第１導電層２０１はさらに第１～第７トランジスタＴ１～Ｔ７のゲートＴ１ｇ～Ｔ７ｇを含む。例えば、第６トランジスタＴ６のゲートＴ６ｇとリセット制御ライン２２０は一体構造であり、即ちリセット制御ライン２２０の一部は第６トランジスタＴ６のゲートＴ６ｇとされ、第２トランジスタＴ２のゲートＴ２ｇと走査ライン２１０は一体構造であり、即ち走査ライン２１０の一部は第２トランジスタＴ２のゲートＴ２ｇとされ、第４トランジスタＴ４のゲートＴ４ｇと第５トランジスタＴ５のゲートＴ５ｇはいずれも発光制御ライン２３０と一体構造であり、即ち発光制御ライン２３０の一部は第４トランジスタＴ４のゲートＴ４ｇ及び第５トランジスタＴ５のゲートＴ５ｇとされ、第７トランジスタＴ７のゲートＴ７ｇと次の行の画素回路に対応するリセット制御ライン２２０は一体構造である。例えば、第６トランジスタＴ６と第３トランジスタＴ３はいずれもダブルゲート構造であり、第６トランジスタＴ６の２つのゲートＴ６ｇはいずれもリセット制御ライン２２０の一部であり、第３トランジスタＴ３の１つのゲートは走査ライン２１０の一部であり、第３トランジスタＴ３のもう１つのゲートは走査ライン２１０で一体に接続され且つ第６トランジスタＴ６へ突出する一部である。
例えば、該半導体層１０２と該第１導電層２０１のベース基板に垂直な方向における重なり部分は該第１～第７トランジスタＴ１～Ｔ７の活性層（チャネルエリア）Ｔ１ａ～Ｔ７ａを定義する。
ステップＳ６４：図２Ｂに示すように、セルフアラインプロセスを用いて、該第１導電層２０１をマスクとして該半導体層１０２に対して導体化処理（例えば、ドープ処理）を行い、それにより該第１導電層２０１で覆われていない該半導体層１０２の部分が導体化され、これにより、該半導体層１０２の各トランジスタの活性層の両側に位置する部分が導体化されてそれぞれ第１～第１０トランジスタＴ１～Ｔ１０のソース領域及びドレイン領域、即ち第１～第１０トランジスタＴ１～Ｔ１０の第１電極（Ｔ１ｓ～Ｔ１０ｓ）及び第２電極（Ｔ１ｄ～Ｔ１０ｄ）を形成する。
ステップＳ６５：第１導電層２０１上に第２絶縁層１０４（例えば、透明層であってもよい）、例えば第２ゲート絶縁層を形成して、第２絶縁層上には少なくとも第１絶縁層ビアに対応する第２絶縁層ビアを形成する。例えば、少なくとも第１絶縁層及び第２絶縁層を貫通する、対応するビアは少なくともビア４０２、ビア４０５、ビア３０３、ビア３０５等を含む。該第１絶縁層内のビアと該第２絶縁層内のビアは同一プロセスにおいて形成されてもよく、本開示の各実施例はこれを制限しない。
ステップＳ６６：該第２絶縁層１０４上に第２導電材料層を形成し、該第２導電材料層をパターニングして、図２Ａに示される第２導電層２０２を形成し、即ち、互いに絶縁する記憶コンデンサの第１電極Ｃａと、第１方向に沿って延在するリセット電圧ライン２４０とを形成する。
例えば、該記憶コンデンサの第１電極Ｃａと該第１トランジスタＴ１のゲートＴ１ｇはベース基板１０１に垂直な方向において少なくとも部分的に重なる。該パターニングプロセスはさらに該記憶コンデンサの第１電極Ｃａにおいてビア３０１を形成し、該ビア３０１は第１トランジスタＴ１のゲートＴ１ｇの少なくとも一部を露出させる。
ステップＳ６７：該第２導電層２０２上に第３絶縁層１０５を形成する。第３絶縁層は例えば層間絶縁層であってもよい。第３絶縁層内において後続に形成される第３導電層に接続するためのビアを形成する。少なくとも一部のビアは第１絶縁層ビア及び第２絶縁層ビアの位置に対応し、且つ第１絶縁層、第２絶縁層及び第３絶縁層を同時に貫通し、例えばビア４０２、ビア４０５、ビア３０３、ビア３０５である。
ステップＳ６８：該第３絶縁層１０５上に第３導電材料層を形成し、該第３導電材料層をパターニングして、第３導電層２０３を形成する。図２Ａに示すように、該第３導電層２０３は例えば互いに絶縁するデータライン１２、第１電源ライン２５０、接続電極２３１、接続電極２３２及び接続電極２３３を含む。該データライン１２と該第１電源ライン２５０は第１方向Ｄ１に沿って延在する。図６Ｂ～図６Ｃに示すように、該第３導電層２０３は非表示エリアＮＤＡに位置する接続電極６５０、第１コンデンサＣ１の記憶コンデンサの第２電極Ｃ１ｂ及び各信号ライン（ＳＴＶ、ＣＬＫ、ＣＬＫＢ、ＶＧＬ、ＶＧＨ）をさらに含んでもよい。
例えば、図２Ａに示すように、該データライン１２と第２トランジスタＴ２の第１電極Ｔ２ｓはベース基板１０１に垂直な方向において重なって、ビア３０５によって該第２トランジスタＴ２の第１電極Ｔ２ｓに電気的に接続され、該ビア３０５は例えば第１絶縁１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
例えば、図２Ａに示すように、該第１電源ライン２５０はビア３０２によって対応する一列のサブ画素における記憶コンデンサの第１電極Ｃａに電気的に接続され、ビア３０３によって第４トランジスタＴ４の第１電極Ｔ４ｓに電気的に接続される。例えば、該ビア３０２は第３絶縁層１０５を貫通し、該ビア３０３は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
例えば、図２Ａに示すように、該接続電極２３１の一端は記憶コンデンサの第１電極Ｃａにおけるビア３０１及び絶縁層内のビア４０１によって該第１トランジスタＴ１のゲートＴ１ｇ、即ち記憶コンデンサの第２電極Ｃｂに電気的に接続され、他端はビア４０２によって該第３トランジスタＴ３の第１電極に電気的に接続され、それにより該記憶コンデンサの第２電極Ｃｂと該第３トランジスタＴ３の第１電極Ｔ３ｓを電気的に接続する。例えば、該ビア４０１は第２絶縁層１０４及び第３絶縁層１０５を貫通し、該ビア４０２は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
例えば、図２Ａに示すように、該接続電極２３２の一端はビア４０３によってリセット電圧ライン２４０に電気的に接続され、他端はビア４０４によって第６トランジスタＴ６に電気的に接続され、それにより該第６トランジスタＴ６の第１電極Ｔ６ｓは該リセット電圧ライン２４０から第１リセット電圧Ｖｉｎｉｔ１を受信することができる。例えば、該ビア４０３は第３絶縁層１０５を貫通し、該ビア４０４は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
例えば、図２Ａに示すように、該接続電極２３３はビア４０５によって第５トランジスタＴ５の第２電極Ｔ５ｄに電気的に接続され、且つ該第５トランジスタＴ５の第２電極Ｔ５ｄと発光素子の第１電極１３４を電気的に接続することに用いられる。例えば、該ビア４０５は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
ステップＳ６９：第３導電層２０３上に第４絶縁層１０６を形成する。且つ、第３絶縁層内には後続に形成される第４導電層に接続するためのビアを形成する。いくつかの実施例において、例えば、第４絶縁層１０６は第１平坦層を含む。他のいくつかの実施例において、例えば、第４絶縁層１０６はパッシベーション層及び第１平坦層の二層を含み、この場合、第４絶縁層内のビアを形成するために、パッシベーション層及び第１平坦層の二層を貫通する必要がある。例えば、第１平坦層はパッシベーション層の第３導電層を離れる側に位置する。例えば、該第１平坦層は有機絶縁材料であり、該パッシベーション層は無機絶縁材料である。
ステップＳ７０：該第４絶縁層１０６上に第４導電材料層を形成し、該第４導電材料層をパターニングして、第４導電層２０４を形成し、該第４導電層２０４は表示エリアＤＡに位置する第１部分２０４ａと、非表示エリアＮＤＡに位置する第２部分２０４ｂとを含む。図２Ａに示すように、該第１部分２０４ａは接続電極２３４を含む。図６Ｂに示すように、該第２部分２０４ｂは各信号ラインに対応する補助信号ライン及びボンディング電極８０、配線８１等を含む。該第１部分２０４ａと第１電源ライン２５０はベース基板１０１に垂直な方向において重ならない。
例えば、図２Ａに示すように、該接続電極２３４と接続電極２３３はベース基板１０１に垂直な方向において重なり、且つ、該接続電極２３４は第４絶縁層１０６を貫通するビア３０７によって接続電極２３３に電気的に接続される。
例えば、該表示基板の製造方法はさらに、該第４導電層２０４上に第５絶縁層１０７を形成して、第５絶縁層１０７内には後続に形成される第５導電層に接続するためのビアを形成するステップを含んでもよい。例えば、第５絶縁層１０７は第２平坦層であってもよい。図２Ｃを参照すれば、第５絶縁層ビアは例えば発光素子１２０の第１電極１３４と接続電極２３４を接続することに用いられ、第５絶縁層ビアと第５トランジスタＴ５の第２電極はオーバーラップしてもよく、オーバーラップしなくてもよい。
例えば、該表示基板の製造方法はさらに、該第５絶縁層１０７上に第５導電材料層を形成し、該第５導電材料層をパターニングして、第５導電層２０５を形成し、即ち、互いに絶縁する、発光素子を形成するための複数の第１電極１３４を形成するステップを含んでもよい。
例えば、図２Ｃに示すように、該表示基板の製造方法はさらに、順に該第５導電層２０５上に画素定義層１０８を形成して、該画素定義層１０８のうち各第１電極１３４の本体部１４１に対応して開口領域６００を形成し、次に、少なくとも該開口領域６００において発光層１３６を形成して、該発光層上に第２電極１３５を形成するステップを含んでもよい。
例えば、該半導体材料層の材料はシリコン系材料（非結晶シリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セクシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
例えば、上記第１導電材料層、第２導電材料層、第３導電材料層、第４導電材料層、第５導電材料層及び第２電極の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属を組み合わせてなる合金材料、又は、透明な金属酸化物導電材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
例えば、第１絶縁層１０３、第２絶縁層１０４、第３絶縁層１０５、第４絶縁層１０６、第５絶縁層１０７は例えば無機絶縁層であり、例えば、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素等のシリコンの酸化物、シリコンの窒化物又はシリコンの窒素酸化物、又は、酸化アルミニウム、窒化チタン等の金属窒素酸化物含有の絶縁材料である。例えば、これらの絶縁層の一部の層、例えば第１平坦層及び第２平坦層は有機材料、例えば、ポリイミド（ＰＩ）、アクリレート、エポキシ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）等であってもよく、本開示の各実施例はこれを制限しない。例えば、第４絶縁層１０６と第５絶縁層１０７はそれぞれ平坦層を含んでもよい。
例えば、上記パターニングプロセスは通常のフォトリソグラフィプロセス、例えばフォトレジストの塗布、露出、現像、乾燥、エッチング等のステップを含むプロセスを用いてもよい。
以上の説明は本開示の例示的実施形態に過ぎず、本開示の保護範囲を制限するためのものではなく、本開示の保護範囲は添付の特許請求の範囲によって決定される。
２０ 表示基板
４０ 表示装置
１００ サブ画素
１０１ ベース基板
１２０ 発光素子
２０４ 電気接続層
２５０ 第１電源ライン
９００ 画素回路
Ｄ１ 第１方向
Ｄ２ 第２方向
ＤＡ 表示エリア

Claims (21)

  1. 表示基板であって、
    ベース基板、複数のサブ画素、第１電源ライン及び電気接続層を含み、
    前記ベース基板は、表示エリア及び非表示エリアを含み、
    前記複数のサブ画素は、前記ベース基板の表示エリアに位置し、前記複数のサブ画素のそれぞれは発光素子を駆動して発光させるための画素回路を含み、前記複数のサブ画素の複数の画素回路は第１方向及び第２方向に沿って複数行複数列に分布しており、
    前記画素回路は駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記憶サブ回路を含み、
    前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、前記発光素子に接続され、発光素子を流れる駆動電流を制御するように構成され、
    前記データ書き込みサブ回路は制御端子、第１端子及び第２端子を含み、前記データ書き込みサブ回路の制御端子は第１走査信号を受信するように構成され、前記データ書き込みサブ回路の第１端子はデータ信号を受信するように構成され、前記データ書き込みサブ回路の第２端子は前記駆動サブ回路に電気的に接続され、前記データ書き込みサブ回路は前記第１走査信号に応答して前記データ信号を前記駆動サブ回路の第１端子に書き込むように構成され、
    前記補償サブ回路は制御端子、第１端子及び第２端子を含み、前記補償サブ回路の制御端子は第２走査信号を受信するように構成され、前記補償サブ回路の第１端子及び第２端子はそれぞれ前記駆動サブ回路の制御端子及び第２端子に電気的に接続され、前記補償サブ回路は前記第２走査信号に応答して前記駆動サブ回路に対して閾値補償を行うように構成され、
    前記記憶サブ回路は前記駆動サブ回路の制御端子及び第１電圧端子に電気的に接続され、前記データ信号を記憶するように構成され、前記記憶サブ回路は第１電極及び第２電極を有する記憶コンデンサを含み、前記記憶コンデンサの第１電極は前記第１電圧端子に電気的に接続され、前記記憶コンデンサの第２電極は前記駆動サブ回路の制御端子に電気的に接続され、
    前記第１電源ラインは、前記表示エリアに位置し、前記第１方向に沿って延在し、前記第１電圧端子に接続され、且つ前記複数のサブ画素に第１電源電圧を供給するように構成され、
    前記電気接続層は、前記画素回路の前記ベース基板を離れる側に位置し、前記電気接続層は前記表示エリアに位置する第１部分を含み、前記第１部分は複数の第１接続電極を含み、前記複数の第１接続電極はそれぞれ前記複数のサブ画素に１対１で対応して設置され、
    各サブ画素の画素回路は第１ビアを介して対応する第１接続電極に電気的に接続され、各サブ画素に対応する第１接続電極は第２ビアを介して前記発光素子に電気的に接続されるように構成され、それにより前記サブ画素の画素回路を発光素子に電気的に接続し、前記第１ビアと前記第２ビアは前記ベース基板に垂直な方向において重ならず、
    前記電気接続層の第１部分と前記第１電源ラインは前記ベース基板に垂直な方向において重ならない、表示基板。
  2. 前記第１ビアと第２ビアは前記第１方向に沿って配列される、請求項１に記載の表示基板。
  3. 前記非表示エリアに位置する電源信号ライン及びゲート駆動回路をさらに含み、
    前記ゲート駆動回路は前記サブ画素に前記第１走査信号及び前記第２走査信号を供給するように構成され、前記電源信号ラインは前記サブ画素のゲート駆動回路に電源信号を供給するように構成され、
    前記電気接続層は前記非表示エリアに位置する第２部分をさらに含み、前記第２部分は補助信号ラインを含み、前記補助信号ラインは前記電源信号ラインに並列に接続される、請求項１又は２に記載の表示基板。
  4. 前記ゲート駆動回路は複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットは前記複数行のサブ画素に１対１で対応して接続され、且つ出力ノードによって対応する一行のサブ画素に前記第１走査信号及び前記第２走査信号を出力するように構成され、
    各シフトレジスタユニットは前記出力ノードに接続される第１コンデンサを含み、前記第１コンデンサは第１電極及び第２電極を含み、
    前記電気接続層の第２部分はさらに補助コンデンサ電極を含み、前記補助コンデンサ電極は前記第１コンデンサの第１電極又は第２電極に並列に接続される、請求項３に記載の表示基板。
  5. 前記サブ画素はさらに第１発光制御サブ回路を含み、第１発光制御サブ回路は制御端子、第１端子及び第２端子を含み、第１端子は駆動サブ回路に電気的に接続され、第２端子は第３ビアを介して第１接続電極に電気的に接続されるように構成され、制御端子は第１発光制御信号を受信するように構成され、
    前記第１発光制御サブ回路は第１発光制御信号に応答して駆動電流を発光素子に印加できるように構成され、
    前記第１ビア、前記第２ビア及び前記第３ビアは前記ベース基板に垂直な方向においていずれも重ならない、請求項１～４のいずれか１項に記載の表示基板。
  6. 前記表示基板はさらに第１発光制御ラインを含み、前記第１発光制御ラインは前記第２方向に沿って延在し、且つ前記第１発光制御信号を供給するように前記第１発光制御サブ回路の制御端子に接続され、
    前記第１ビアの前記ベース基板上での正投影と前記第２ビアの前記ベース基板上での正投影はそれぞれ前記第１発光制御ラインの前記ベース基板上での正投影の両側に位置する、請求項５に記載の表示基板。
  7. 少なくとも１つのサブ画素については、前記第１接続電極の前記第２ビアから露出する部分はベース基板に対する傾斜面を有する、請求項１～６のいずれか１項に記載の表示基板。
  8. 各サブ画素はさらに第２接続電極を含み、前記第２接続電極は前記記憶コンデンサの第１電極の、前記ベース基板を離れる側に位置し、
    前記第２接続電極はそれぞれ前記記憶コンデンサの第２電極及び前記補償サブ回路の第２端子に接続される、請求項１～７のいずれか１項に記載の表示基板。
  9. 前記第２接続電極と前記第１接続電極はベース基板に垂直な方向において重なる、請求項８に記載の表示基板。
  10. 前記駆動サブ回路は第１トランジスタを含み、前記第１トランジスタのゲート、第１電極及び第２電極はそれぞれ前記駆動サブ回路の制御端子、第１端子及び第２端子とされる、請求項８又は９に記載の表示基板。
  11. 前記記憶コンデンサの第１電極は第４ビアを含み、前記第２接続電極は前記第４ビアを介して前記記憶コンデンサの第２電極に電気的に接続される、請求項１０に記載の表示基板。
  12. 前記第４ビアと前記第１トランジスタの活性層は前記ベース基板に垂直な方向において重ならない、請求項１１に記載の表示基板。
  13. 前記第１トランジスタの活性層は折り曲げ構造を含む、請求項１０～１２のいずれか１項に記載の表示基板。
  14. 前記第１トランジスタの活性層は「Ω」形又は「几」字形と類似し、第１部分、第２部分及び接続部を含み、
    前記活性層の第１部分及び第２部分はいずれも直線形状であって、同一の水平線に位置せず、前記活性層の接続部は前記第１部分と第２部分を接続し、円弧状である、請求項１３に記載の表示基板。
  15. 前記活性層の接続部の平均幅は前記第１部分又は前記第２部分の平均幅より大きい、請求項１４に記載の表示基板。
  16. さらにデータラインを含み、
    前記データラインは前記第１方向に沿って延在し、且つ前記データ信号を供給するように前記データ書き込みサブ回路の第１端子に接続され、
    前記記憶コンデンサの第１電極と前記第１トランジスタの第１電極はベース基板に垂直な方向において重なり、
    前記第１トランジスタの第１電極は前記データライン寄りの前記第１方向に沿う第１電極側縁を有し、
    前記記憶コンデンサの第１電極は前記データライン寄りの前記第１方向に沿うコンデンサ電極側縁を有し、
    前記第２方向において、前記コンデンサ電極側縁は前記第１電極側縁より前記データラインに近い、請求項１０～１５のいずれか１項に記載の表示基板。
  17. 前記非表示エリアはボンディングエリアを含み、前記電気接続層は前記非表示エリアに位置する第２部分をさらに含み、前記第２部分は前記非表示エリアに位置するボンディング電極を含み、
    前記表示基板はさらに補助ボンディング電極を含み、前記補助ボンディング電極と前記第１電源ラインは同一層に設置され、材料が同じであり、且つ前記ボンディング電極にラップされる、請求項１～１６のいずれか１項に記載の表示基板。
  18. 前記電気接続層の第２部分は前記非表示エリアに位置する配線をさらに含み、前記配線の一端は前記ボンディング電極に接続され、他端は前記表示エリアまで延在し、
    前記非表示エリアはさらに折り曲げエリアを含み、前記配線の一部は前記折り曲げエリアに位置する、請求項１７に記載の表示基板。
  19. さらに有機絶縁層を含み、
    前記有機絶縁層は前記電気接続層と前記画素回路との間に位置し、前記第１ビアは前記有機絶縁層内に位置し、
    前記有機絶縁層は前記折り曲げエリアに位置する折り曲げ部を含み、前記折り曲げ部は前記配線の前記ベース基板に近い側に位置し、前記ベース基板に直接に接触する、請求項１８に記載の表示基板。
  20. 前記電気接続層の前記表示エリアに位置するすべてのパターンと前記第１電源ラインは前記ベース基板に垂直な方向において重ならない、請求項１～１９のいずれか１項に記載の表示基板。
  21. 請求項１～２０のいずれか１項に記載の表示基板を含む表示装置。
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