CN114503184B - 显示面板及其制造方法、显示装置 - Google Patents

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Abstract

一种显示面板及其制造方法、显示装置。显示面板包括：衬底基板(11)，包括显示区(111)和周边区(112)；多个子像素(12)，位于显示区(111)；多条栅极线(13)，位于显示区(111)；栅极驱动电路(21)，位于显示区(111)，包括多级栅极驱动单元(211)，一级或多级栅极驱动单元(211)包括由第一组子像素(P1)的像素驱动电路(122)间隔开的第一栅极驱动子电路(211A1)和第二栅极驱动子电路(211A2)；栅极驱动子电路连接线(23)，位于显示区(111)，电连接至第一栅极驱动子电路(211A1)和第二栅极驱动子电路(211A2)；第一组子像素(P1)中的至少一个的像素驱动电路(122)包括：第一像素驱动子电路(122A)，包括驱动晶体管(M3)，驱动晶体管(M3)包括第一有源层(M34)；第二像素驱动子电路(122B)；连接件(122C)，电连接至第一像素驱动子电路(122A)和第二像素驱动子电路(122B)；连接件(122C)与栅极驱动子电路连接线(23)在衬底基板(11)上的正投影交叠，连接件(122C)与第一有源层(M34)位于不同层。

Description

显示面板及其制造方法、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种显示面板及其制造方法、显示装置。
背景技术
近年来，由于具有自发光、可柔性化、制程简单等特性，有机发光二极管(organiclight emitting diode,OLED)显示器被广泛应用。穿戴类、移动类的显示器向更小边框以及更大的屏占比方向发展。
发明内容
根据本公开实施例的一方面，提供一种显示面板，包括：衬底基板，包括显示区和围绕所述显示区的周边区；多个子像素，位于所述显示区，每个子像素包括发光元件和被配置为驱动所述发光元件的像素驱动电路；多条栅极线，位于所述显示区，且电连接至所述多个子像素；栅极驱动电路，位于所述显示区，包括级联的多级栅极驱动单元，所述多级栅极驱动单元电连接至所述多条栅极线，所述多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，所述多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，所述第一栅极驱动子电路和所述第二栅极驱动子电路由所述多个子像素中的第一组子像素的所述像素驱动电路间隔开；和栅极驱动子电路连接线，位于所述显示区，所述栅极驱动子电路连接线的一端电连接至所述第一栅极驱动子电路，所述栅极驱动子电路连接线的另一端电连接至所述第二栅极驱动子电路。所述第一组子像素中的至少一个子像素的所述像素驱动电路包括：第一像素驱动子电路，位于所述栅极驱动子电路连接线的一侧，包括驱动晶体管，所述驱动晶体管包括位于所述衬底基板一侧的第一有源层；第二像素驱动子电路，位于所述栅极驱动子电路连接线远离所述第一像素驱动子电路的一侧；和连接件，所述连接件的一端电连接至所述第一像素驱动子电路，所述连接件的另一端电连接至所述第二像素驱动子电路，所述连接件在所述衬底基板上的正投影与所述栅极驱动子电路连接线在所述衬底基板上的正投影交叠，所述连接件与所述第一有源层位于不同层。
在一些实施例中，所述驱动晶体管还包括：位于所述第一有源层远离所述衬底基板一侧的第一栅极；位于所述第一栅极远离所述衬底基板一侧的第一绝缘层；位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层；和位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第一有源层的第一电极和第二电极。所述第一像素驱动子电路还包括存储电容，包括：第一电极板，与所述第一栅极位于同一层；和第二电极板，位于所述第一绝缘层和所述第二绝缘层之间。所述栅极驱动子电路连接线与所述第一栅极位于同一层，所述第二电极板、所述第一电极和所述第二电极中的至少一个与所述连接件位于同一层。
在一些实施例中，所述第一电极、所述第二电极和所述连接件位于同一层。
在一些实施例中，所述一级或多级栅极驱动单元包括级联的前一级栅极驱动单元和后一级栅极驱动单元，其中：所述前一级栅极驱动单元的所述第一栅极驱动子电路包括所述前一级栅极驱动单元的第一输入端，所述前一级栅极驱动单元的所述第二栅极驱动子电路包括所述前一级栅极驱动单元的第一输出端；所述后一级栅极驱动单元的所述第一栅极驱动子电路包括所述后一级栅极驱动单元的第一输入端，所述后一级栅极驱动单元的所述第二栅极驱动子电路包括所述后一级栅极驱动单元的第一输出端。
在一些实施例中，所述前一级栅极驱动单元的第一输出端电连接至所述多条栅极线的第一栅极线；所述显示面板还包括：第一级联连接线，位于所述第一组子像素的所述像素驱动电路远离所述第二栅极驱动子电路的一侧，所述第一级联连接线的一端电连接至所述第一栅极线，所述第一级联连接线的另一端电连接至所述后一级栅极驱动单元的第一输入端。
在一些实施例中，所述显示面板还包括：多条复位线，位于所述显示区，且电连接至所述多个子像素；所述后一级栅极驱动单元的所述第一栅极驱动子电路和所述第二栅极驱动子电路之间的所述第一组子像素的所述像素驱动电路电连接至所述多条复位线中的第一复位线，所述第一复位线经由所述第一级联连接线电连接至所述第一栅极线。
在一些实施例中，所述第一级联连接线经由第一过孔电连接至所述第一栅极线，经由第二过孔电连接至所述后一级栅极驱动单元的第一输入端，经由第三过孔电连接至所述第一复位线。
在一些实施例中，所述显示面板还包括：第二级联连接线，位于所述第一组子像素远离所述第一栅极驱动子电路的一侧，所述第二级联连接线的一端电连接至所述第一栅极线，所述第二级联连接线的另一端电连接至所述第一复位线。
在一些实施例中，所述驱动晶体管还包括：位于所述第一有源层远离所述衬底基板一侧的第一栅极；位于所述第一栅极远离所述衬底基板一侧的第一绝缘层；位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层；和位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第一有源层的第一电极和第二电极。所述第一像素驱动子电路还包括存储电容，包括：第一电极板，与所述第一栅极位于同一层；和第二电极板，位于所述第一绝缘层和所述第二绝缘层之间。所述第一电极和所述第二电极中的至少一个与所述第一级联连接线位于同一层。
在一些实施例中，所述显示面板还包括：多条发光控制线，位于所述显示区，且电连接至所述多个子像素；多条电源线，位于所述显示区，且电连接至所述多个子像素；多条复位线，位于所述显示区，且电连接至所述多个子像素；和多条初始化线，位于所述显示区，且电连接至所述多个子像素。所述第一像素驱动子电路还包括：多个晶体管，包括第一发光控制晶体管；和存储电容，包括第一电极板和第二电极板，所述第一电极板电连接至所述多条电源线中的一条。所述第二像素驱动子电路包括第一复位晶体管，所述第一复位晶体管和所述多个晶体管中的每一个包括第二栅极和第二有源层，所述第二有源层和所述第一有源层中每一个均包括第一电极区、第二电极区、以及位于所述第一电极区和所述第二电极区之间的沟道。所述驱动晶体管的第一栅极电连接至所述存储电容的第二电极板，所述驱动晶体管的第一电极区电连接至所述多条电源线中的所述一条；所述第一发光控制晶体管的第二栅极电连接至所述多条发光控制线中的一条，所述第一发光控制晶体管的第一电极区电连接至所述驱动晶体管的第二电极区，所述第一发光控制晶体管的第二电极区电连接至所述连接件的所述一端；所述第一复位晶体管的第二栅极电连接至所述多条复位线中的一条，所述第一复位晶体管的第一电极区电连接至所述多条初始化线中的一条，所述第一复位晶体管的第二电极区电连接至所述连接件的所述另一端；以及所述至少一个子像素的发光元件的阳极电连接至所述连接件的所述一端。
在一些实施例中，所述显示面板还包括多条数据线，位于所述显示区，且电连接至所述多个子像素。所述多个晶体管还包括：数据写入晶体管，所述数据写入晶体管的第二栅极电连接至所述多条栅极线中的一条，所述数据写入晶体管的第一电极区电连接至所述多条数据线中的一条，所述数据写入晶体管的第二电极区电连接至所述驱动晶体管的第一电极区；第二复位晶体管，所述第二复位晶体管的第二栅极电连接至所述多条复位线中的另一条，所述第二复位晶体管的第一电极区电连接至所述存储电容的第二电极板，所述第二复位晶体管的第二电极区电连接至所述多条初始化线中的另一条；第二发光控制晶体管，所述第二发光控制晶体管的第二栅极电连接至所述多条发光控制线中的所述一条，所述第二发光控制晶体管的第一电极区电连接至所述多条电源线中的所述一条，所述第二发光控制晶体管的第二电极区电连接至所述驱动晶体管的第一电极区；和阈值补偿晶体管，所述阈值补偿晶体管的第二栅极电连接至所述多条栅极线中的所述一条，所述阈值补偿晶体管的第一电极区电连接至所述第二复位晶体管的第一电极区，所述阈值补偿晶体管的第二电极区电连接至所述驱动晶体管的第二电极区。
在一些实施例中，所述周边区包括第一周边区，所述第一周边区远离所述显示区的边缘具有第一曲率，所述第一曲率大于0；所述显示面板还包括：多条控制信号线，至少位于所述第一周边区，所述多条控制信号线中的至少一条的至少部分具有第二曲率，所述第二曲率大于0；和多条数据信号输入线，至少位于所述第一周边区；多路复用电路，至少位于所述第一周边区，且位于所述多条控制信号线和所述显示区之间，所述多路复用电路包括多个多路复用单元，所述多个多路复用单元中的每一个电连接至所述多条控制信号线、所述多条数据信号输入线中的一条数据信号输入线和所述多条数据线中的至少两条数据线。
在一些实施例中，所述多个子像素包括在第一方向上排布且相邻的第一行子像素和第二行子像素，所述第一行子像素的数量大于所述第二行子像素的数量；所述多个多路复用单元中的至少一个至少部分地位于所述第一周边区的第一区域，所述第一区域在第一方向上位于所述第二行子像素的一侧远离所述显示区的一侧，并且在与所述第一方向垂直的第二方向上位于所述第一行子像素远离所述显示区的一侧。
在一些实施例中，所述显示面板还包括：多条控制信号连接线，所述多条控制信号线经由所述多条控制信号连接线电连接至所述多个多路复用单元。
在一些实施例中，所述多条控制信号连接线的延伸方向和所述多条数据线的延伸方向相同。
在一些实施例中，所述多个多路复用单元中的每一个包括与所述多条控制信号线和所述至少两条数据线一一对应的多个开关晶体管，所述多个开关晶体管中的每一个的栅极电连接至所述多条控制信号线中的一条对应的控制信号线，所述多个开关晶体管中的每一个的第一电极电连接至所述多条数据信号输入线中的一条对应的数据信号输入线，所述多个开关晶体管中的每一个的第二电极电连接至所述至少两条数据线中的一条对应的数据线。
在一些实施例中，所述多条控制信号线的每一条具有所述第二曲率。
在一些实施例中，所述第二曲率与所述第一曲率相同。
在一些实施例中，所述至少一个子像素还包括：屏蔽层，与所述第二电极板位于同一层，所述连接件和所述栅极驱动子电路连接线在所述衬底基板上的正投影与所述屏蔽层在所述衬底基板上的正投影至少部分交叠。
在一些实施例中，所述连接件在所述衬底基板上的正投影和所述栅极驱动子电路连接线在所述衬底基板上的正投影重叠的部分位于所述屏蔽层在所述衬底基板上的正投影之内。
在一些实施例中，所述显示面板还包括：多条发光控制线，位于所述显示区，且电连接至所述多个子像素；发光控制驱动电路，位于所述显示区，包括级联的多级发光控制驱动单元，所述多级发光控制驱动单元电连接至所述多条发光控制线，所述多级发光控制驱动单元中的一级或多级发光控制驱动单元包括多个发光控制驱动子电路，所述多个发光控制驱动子电路包括第一发光控制驱动子电路和第二发光控制驱动子电路，所述第一发光控制驱动子电路和所述第二发光控制驱动子电路由所述多个子像素中的第二组子像素的所述像素驱动电路间隔开。
根据本公开实施例的另一方面，提供一种显示装置，包括：上述任意一个实施例所述的显示面板。
根据本公开实施例的又一方面，提供一种显示面板的制造方法，包括：提供衬底基板，所述衬底基板包括显示区和围绕所述显示区的周边区；和在所述显示区形成多个子像素、多条栅极线、栅极驱动电路和栅极驱动子电路连接线。每个子像素包括发光元件和被配置为驱动所述发光元件的像素驱动电路，所述多条栅极线电连接至所述多个子像素。所述栅极驱动电路包括级联的多级栅极驱动单元，所述多级栅极驱动单元电连接至所述多条栅极线，所述多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，所述多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，所述第一栅极驱动子电路和所述第二栅极驱动子电路由所述多个子像素中的第一组子像素的所述像素驱动电路间隔开。所述栅极驱动子电路连接线的一端电连接至所述第一栅极驱动子电路，所述栅极驱动子电路连接线的另一端电连接至所述第二栅极驱动子电路。所述第一组子像素中的至少一个子像素的所述像素驱动电路包括：第一像素驱动子电路，位于所述栅极驱动子电路连接线的一侧，包括驱动晶体管，所述驱动晶体管包括位于所述衬底基板一侧的第一有源层；第二像素驱动子电路，位于所述栅极驱动子电路连接线远离所述第一像素驱动子电路的一侧；和连接件，所述连接件的一端电连接至所述第一像素驱动子电路，所述连接件的另一端电连接至所述第二像素驱动子电路，所述连接件在所述衬底基板上的正投影与所述栅极驱动子电路连接线在所述衬底基板上的正投影交叠，所述连接件与所述第一有源层位于不同层。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1A是根据本公开一个实施例的显示面板的结构示意图；
图1B是根据本公开一个实施例的子像素的电路示意图；
图2是示出根据本公开另一个实施例的显示面板的结构示意图；
图3A是示出根据本公开一个实施例的多个栅极驱动子电路的分布示意图；
图3B是示出根据本公开一个实施例的多个发光控制驱动子电路的分布示意图；
图4A-图4F是示出根据本公开一些实现方式的栅极驱动单元中的不同层的布局示意图；
图5A是图4A所示的211A1的放大示意图；
图5B是图4A所示的211A2的放大示意图；
图6是示出根据本公开一个实施例的栅极驱动单元的电路示意图；
图7A-图7F是示出根据本公开另一些实现方式的栅极驱动单元中的不同层的布局示意图；
图8A是图7A所示的211A1的放大示意图；
图8B是图7A所示的211A2的放大示意图；
图8C是图7A所示的211A3的放大示意图；
图9是示出根据本公开另一个实施例的栅极驱动单元的电路示意图；
图10A-图10F是示出根据本公开一些实现方式的发光控制驱动单元中的不同层的布局示意图；
图11A是图10A所示的221A2的放大示意图；
图11B是图10A所示的221A1的放大示意图；
图12是示出根据本公开一个实施例的发光控制驱动单元的电路示意图；
图13A-图13F是示出根据本公开另一些实现方式的发光控制驱动单元中的不同层的布局示意图；
图14A是图13A所示的221A2的放大示意图；
图14B是图13A所示的221A1的放大示意图；
图15是示出根据本公开另一个实施例的发光控制驱动单元的电路示意图；
图16A是示出根据本公开另一个实施例的多个栅极驱动子电路的分布示意图；
图16B是示出根据本公开一个实施例的子像素的局部截面示意图；
图17A是示出根据本公开一个实施例的栅极驱动子电路连接线与连接件交叠的布局示意图；
图17B是沿着图17A所示的A-A’截取的截面示意图；
图18是示出根据本公开另一个实施例的多个发光控制驱动子电路的分布示意图；
图19是示出根据本公开一个实施例的子像素中的部分层的布局示意图；
图20是示出根据本公开一个实施例的级联的两级栅极驱动单元的示意图；
图21是示出根据本公开又一个实施例的多个栅极驱动子电路的分布示意图；
图22A-22E是示出根据本公开一些实施例的不同组阳极连接线的示意图；
图23A是示出根据本公开又一个实施例的显示面板的结构示意图；
图23B是图23A所示圈B的放大示意图；
图24是示出图23B的局部示意图；
图25是示出根据本公开一个实施例的显示面板的制造方法的流程示意图；
图26是示出根据本公开另一个实施例的显示面板的制造方法的流程示意图；
图27是示出根据本公开又一个实施例的显示面板的制造方法的流程示意图；
图28是示出根据本公开再一个实施例的显示面板的制造方法的流程示意图。
应当明白，附图中所示出的各个部分的尺寸并不必然是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
相关技术中，为了驱动显示面板的子像素发光，在显示面板的周边区设置驱动电路，例如栅极驱动电路或发光控制驱动电路。发明人注意到，对于某些小尺寸的可穿戴设备，例如圆形手表等，需要更小的边框尺寸。
有鉴于此，本公开实施例提供了如下技术方案。
图1A是根据本公开一个实施例的显示面板的结构示意图。图1B是根据本公开一个实施例的子像素的电路示意图。
如图1A所示，显示面板包括衬底基板11和多个子像素12。
衬底基板11包括显示区111和围绕显示区111的周边区112。这里，显示区111被示意性地示出为大致呈圆形，周边区112被示意性地示出为大致呈圆环形。应理解，本公开实施例并不限于此。例如，在其他地实施例中，显示区111可以大致呈矩形，而周边区112可以大致呈矩形环。在一些实施例中，衬底基板11可以包括柔性基板，例如聚酰亚胺(PI)基板等。
多个子像素12位于显示区111。例如，多个子像素12可以包括红色子像素、绿色子像素或蓝色子像素等。
如图1B所示，每个子像素12包括发光元件121和被配置为驱动发光元件121的像素驱动电路122。例如，发光元件121可以包括有机发光二极管(OLED)等。例如，参见图1B，像素驱动电路122可以包括7个晶体管和1个电容器(7T1C)。例如，7个晶体管可以为PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)晶体管。又例如，7个晶体管中的一些晶体管为PMOS晶体管，其他晶体管为NMOS(N-channel metal oxidesemiconductor，N沟道金属氧化物半导体)晶体管。在其他的实施例中，像素驱动电路122可以包括6个晶体管和1个电容器(6T1C)。
需要说明的是，对于下面介绍的不同实施例的显示面板，衬底基板11和多个子像素12均可以参照上面的描述，在后面的描述中不再重复详细介绍。
图2是示出根据本公开另一个实施例的显示面板的结构示意图。图3A是示出根据本公开一个实施例的多个栅极驱动子电路的分布示意图。图3B是示出根据本公开一个实施例的多个发光控制驱动子电路的分布示意图。
如图2所示，显示面板包括衬底基板11、多个子像素12、多条栅极线13、多条发光控制线14、栅极驱动电路21和发光控制驱动电路22。
衬底基板11包括显示区111和围绕显示区111的周边区112。多个子像素12位于显示区111。多条栅极线13位于显示区111，并且电连接至多个子像素12。多条栅极线13被配置为向多个子像素12提供栅极驱动信号。多条发光控制线14位于显示区111，并且电连接至多个子像素12。多条发光控制线14被配置为向多个子像素12提供发光控制信号。
栅极驱动电路21位于显示区111，并且包括级联的多级栅极驱动单元211。多级栅极驱动单元211电连接至多条栅极线13。例如，多级栅极驱动单元211一一对应地电连接至多条栅极线13。例如，栅极驱动单元211可以是移位寄存器。
如图3A所示，多级栅极驱动电路211中的一级或多级栅极驱动单元211可以包括多个栅极驱动子电路211A。多个栅极驱动子电路211A可以包括第一栅极驱动子电路211A1和第二栅极驱动子电路211A2。这里，第一栅极驱动子电路211A1和第二栅极驱动子电路211A2由多个子像素12中的第一组子像素P1的像素驱动电路122间隔开。
发光控制驱动电路22位于显示区111，并且包括级联的多级发光控制驱动单元221。多级发光控制驱动单元221电连接至多条发光控制线14。例如，一级发光控制驱动单元221电连接至两条发光控制线14。例如，发光控制驱动单元221可以是移位寄存器。
如图3B所示，多级发光控制驱动单元221中的一级或多级发光控制驱动单元221包括多个发光控制驱动子电路221A。多个发光控制驱动子电路221A包括第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2。这里，第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2由多个子像素12中的第二组子像素P2(在某些实施例中为第六组子像素P6)的像素驱动电路122间隔开。
上述实施例中，栅极驱动电路21和发光控制驱动电路22均位于显示区111。栅极驱动电路21的至少一级栅极驱动单元211包括分布在多个子像素12的像素驱动电路122中的多个栅极驱动子电路211A，发光控制驱动电路22的至少一级发光控制驱动单元221包括分布在多个子像素12的像素驱动电路122中的多个发光控制驱动子电路221A。这样的结构有利于减小显示面板的边框尺寸。
栅极驱动电路21的栅极驱动单元211可以通过不同的方式来拆分，以得到对应的多个栅极驱动子电路211A。下面结合不同的实施例进行介绍。
图4A-图4F是示出根据本公开一些实现方式的栅极驱动单元中的不同层的布局示意图。图5A是图4A所示的211A1的放大示意图。图5B是图4A所示的211A2的放大示意图。下面结合图2、图4A-图4F、以及图5A-图5B对栅极驱动电路21的栅极驱动单元211的一些拆分方式进行介绍。
在一些实施例中，参见图2，显示面板还包括多条初始化线17和多条复位线18。多条初始化线17位于显示区111，并且电连接至多个子像素12。多条初始化线17被配置为向多个子像素12提供初始化信号。多条复位线18位于显示区111，并且电连接至多个子像素12。多条复位线18被配置为向多个子像素12提供复位信号。
参见图4A和图4B，第一组子像素P1电连接至多条初始化线17中的第一初始化线171、多条复位线18中的第一复位线181、多条栅极线13中的第一栅极线131和多条发光控制线14中的第一发光控制线141。这里，第一初始化线171和第一复位线181位于多个栅极驱动子电路211A的一侧，第一栅极线131和第一发光控制线141位于多个栅极驱动子电路211A远离第一初始化线171和第一复位线181的一侧。这样的结构有利于减小信号线占用的空间，从而有助于提高显示面板的分辨率。
在一些实施例中，参见图4F，多个栅极驱动子电路211A中的至少一个栅极驱动子电路211A在衬底基板11上的正投影与多个子像素12中的第一部分子像素12的发光元件121的阳极1211在衬底基板11上的正投影交叠，与多个子像素12中的其余子像素12的发光元件121的阳极1211在衬底基板11上的正投影不交叠。这样的方式下，可以在尽量不影响显示均一性的情况下，减小显示面板的边框尺寸。
在一些实施例中，第一组子像素P1电连接至多条栅极线13中的第一栅极线131。一级或多级栅极驱动单元211中的每级栅极驱动单元211的第一栅极驱动子电路211A1包括每级栅极驱动单元211的第一输入端IN1，被配置为接收第一输入信号。一级或多级栅极驱动单元211中的每级栅极驱动单元211的第二栅极驱动子电路211A2包括每级栅极驱动单元211的第一输出端OUT1，被配置为向第一栅极线131输出栅极驱动信号。应理解，第一级栅极驱动单元211的第一输入端IN1可以接收来自栅极驱动电路21外部的信号作为第一输入信号，其他各级栅极驱动单元211的第一输入端IN1可以接收来自上一级栅极驱动单元211的栅极驱动信号作为第一输入信号。
在一些实施例中，参见图4A-图4F，多级栅极驱动单元211中的任意一级栅极驱动单元211均包括多个栅极驱动子电路211A，第一栅极驱动子电路211A1和第二栅极驱动子电路211A2在第一方向上由第一组子像素P1的像素驱动电路122间隔开。任意一级栅极驱动单元211中的第一栅极驱动子电路211A1在与第一方向不同的第二方向上位于任意一级栅极驱动单元211的前一级栅极驱动单元211中的第一栅极驱动子电路211A1与任意一级栅极驱动单元211的后一级栅极驱动单元211中的第一栅极驱动子电路211A1之间。任意一级栅极驱动单元211中的第二栅极驱动子电路211A2在第二方向上位于任意一级栅极驱动单元211的前一级栅极驱动单元211中的第二栅极驱动子电路211A2与任意一级栅极驱动单元211的后一级栅极驱动单元211中的第二栅极驱动子电路211A2之间。例如，第二方向垂直于第一方向。例如，第一方向为多个子像素12排列的行方向，第二方向为多个子像素12排列的列方向。
在一些实施例中，显示面板还包括第一组电路连接线。参见图4A，第一组电路连接线包括第一电路连接线N1和第二电路连接线N2。第二栅极驱动子电路211A2经由第一电路连接线N1和第二电路连接线N2电连接至第一栅极驱动子电路211A1。第一电路连接线N1和第二电路连接线N2中的一个在衬底基板11上的正投影与第一组子像素P1的像素驱动电路122在衬底基板11上的正投影不交叠，另一个在衬底基板11上的正投影与第一组子像素P1中的至少一个子像素12的像素驱动电路122在衬底基板11上的正投影交叠。例如，参见图4A，第一电路连接线N1在衬底基板11上的正投影与第一组子像素P1的像素驱动电路122在衬底基板11上的正投影不交叠，第二电路连接线N2在衬底基板11上的正投影与第一组子像素P1中的至少一个子像素的像素驱动电路122在衬底基板11上的正投影交叠。应理解，第一电路连接线N1在衬底基板11上的正投影与位于上一级栅极驱动单元211中的第一栅极驱动子电路211A1和第二栅极驱动子电路211A2之间的第一组子像素P1的像素驱动电路122在衬底基板11上的正投影交叠。
在一些实施例中，参见图4A和图4C，第一组子像素P1中的至少一个子像素12的像素驱动电路122包括第一像素驱动子电路122A、第二像素驱动子电路122B和连接件122C。第一像素驱动子电路122A位于第一电路连接线N1与第二电路连接线N2之间，第二像素驱动子电路122B位于第二电路连接线N2远离第一像素驱动子电路122A的一侧，连接件122C电连接至第一像素驱动子电路122A和第二像素驱动子电路122B。例如，连接件122C的一端经由过孔电连接至第一像素驱动子电路122A，连接件122C的另一端经由过孔电连接至第二像素驱动子电路122B。这里，连接件122C在衬底基板11上的正投影与第二电路连接线N2在衬底基板11上的正投影交叠。
在一些实施例中，第一栅极驱动子电路211A1包括第一组晶体管GT1和第二电容器C2，第二栅极驱动子电路211A2包括第二组晶体管GT2和第一电容器C1。第二组晶体管GT2的数量小于第一组晶体管GT1的数量，并且，第二组晶体管GT2中的至少一个晶体管的沟道的宽长比大于第一组晶体管GT1中的每个晶体管的沟道的宽长比。这样的方式下，综合考虑了第一栅极驱动子电路211A1和第二栅极驱动子电路211A2中晶体管的数量和尺寸，从而使得第一栅极驱动子电路211A1和第二栅极驱动子电路211A2占用的空间比较接近。
在一些实施例中，参见图4C，第一栅极驱动子电路211A1还包括被配置为接收第一时钟信号的第一时钟信号线CK、被配置为接收第二时钟信号的第二时钟信号线CB、被配置为接收第一电源电压的第一电源线VGL和被配置为接收第二电源电压的第二电源线VGH。第二栅极驱动子电路211A2还包括被配置为接收第一时钟信号的第三时钟信号线CK’、被配置为接收第二时钟信号的第四时钟信号线CB’和被配置为接收第二电源电压的第四电源线VGH’。例如，第一电源电压小于第二电源电压。
作为一些实现方式，第一电源线VGL位于第一组晶体管GT1靠近第二栅极驱动子电路211A2的一侧；第二电源线VGH位于第一组晶体管GT1远离第二栅极驱动子电路211A2的一侧；第一时钟信号线CK和第二时钟信号线CB位于第二电源线VGH远离第二栅极驱动子电路211A2的一侧；第四电源线VGH’位于第二组晶体管GT2和第二电容器C2远离第一栅极驱动子电路211A1的一侧；第三时钟信号线CK’和第四时钟信号线CB’位于第二组晶体管GT2和第二电容器C2靠近第一栅极驱动子电路211A1的一侧。
图6是示出根据本公开一个实施例的栅极驱动单元的电路示意图。
下面结合图6介绍第一组晶体管GT1和第二组晶体管GT2的一些具体实现方式。
参见图6，第一组晶体管GT1位于线L左侧，第二组晶体管GT2位于线L的右侧。例如，第一组晶体管GT1包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6和第七晶体管T7。例如，第二组晶体管GT2包括第四晶体管T4和第五晶体管T5。
第一组晶体管GT1和第二组晶体管GT2中的每个晶体管包括栅极和有源层。这里，有源层包括第一电极区、第二电极区、以及位于第一电极区和第二电极区之间的沟道。应理解，每个晶体管的有源层被栅极覆盖的区域为沟道，未被栅极覆盖的区域为第一电极区和第二电极区。作为一些实现方式，有源层的材料例如可以包括多晶硅，例如低温多晶硅(LTPS)等。例如，第一晶体管T1包括栅极T10和有源层，有源层包括第一电极区T11、第二电极区T12、以及位于第一电极区T11和第二电极区T12之间的沟道T13，以此类推。晶体管T2-T7的有源层依次包括沟道T23、沟道T33、沟道T43、沟道T53、沟道T63和沟道T73。
参见图5A、图4A-图4C，第一晶体管T1的栅极T10电连接至第一时钟信号线CK，第一晶体管T1的第一电极区T11作为第一输入端IN1。例如，第一晶体管T1的第一电极区T11可以电连接至输入电极31，以接收第一输入信号。
第二晶体管T2的栅极T20电连接至第一晶体管T1的第二电极区T12，第二晶体管T2的第一电极区T21电连接至第一晶体管T1的栅极。例如，第二晶体管T2的栅极T20经由第一连接电极41电连接至第一晶体管T1的第二电极区T12。例如，第二晶体管T2的第一电极区T21经由第二连接电极42电连接至第一晶体管T1的栅极T10。需要说明的是，在本文中，一个部件或区域经由连接电极连接至另一个部件或区域可以理解为：一个部件或区域经由一个过孔电连接至连接电极的一端，另一个部件或区域经由另一个过孔电连接该连接电极的另一端。
第三晶体管T3的栅极电连接至第一晶体管T1的栅极T10，第三晶体管T3的第一电极区T31电连接至第一电源线VGL，第三晶体管T3的第二电极区T32电连接至第二晶体管T2的第二电极区T22。例如，第三晶体管T3的栅极T30与第一晶体管T1的栅极T10一体设置。
第六晶体管T6的栅极T60电连接至第三晶体管T3的第二电极区T32，第六晶体管T6的第一电极区T31电连接至第二电源线VGH。例如，第六晶体管T6的栅极T60经由第三连接电极43电连接至第三晶体管T3的第二电极区T32。
第七晶体管T7的栅极T70电连接至第二时钟信号线CB，第七晶体管T7的第一电极区T71电连接至第六晶体管T6的第二电极区T72，第七晶体管T7的第二电极区T72电连接至第一晶体管T1的第二电极区T12。
参见图5B、图4A-图4C，第四晶体管T4的栅极T40经由第二电路连接线N2电连接至第六晶体管T6的栅极T60，第四晶体管T4的第一电极区T41电连接至第三电源线VGL’，第四晶体管T4的第二电极区T42作为第一输出端OUT1。例如，第四晶体管T4的第二电极区T42可以经由输出电极32(参见图4C)电连接至第一栅极线13。例如，第四晶体管T4的栅极T40经由第四连接电极44电连接至第二电路连接线N2。例如，第四晶体管T4的第一电极区41经由第五连接电极45电连接至第三电源线VGL’。
第五晶体管T5的栅极T50经由第一电路连接线N1电连接至第一晶体管T1的第二电极区T12，第五晶体管T5的第一电极区T51电连接至输出电极32，第五晶体管T5的第二电极区T52电连接至第三时钟信号线CK’。例如，第五晶体管T5的栅极T50经由第六连接电极46电连接至第一电路连接线N1。例如，第五晶体管T5的第二电极区经由第七连接电极47电连接至第四时钟信号线CB’。
第一电容器C1的第一电极板C11电连接至第五晶体管T5的栅极T50，第一电容器C1的第二电极板C12电连接至输出电极32。例如，第一电容器C1的第一电极板C11与第五晶体管T5的栅极T50一体设置。第二电容器C2的第一电极板C21电连接至第六晶体管T6的栅极T60，第二电容器C2的第二电极板C22电连接至第二电源线VGH。例如，第二电容器C2的第一电极板C21与第六晶体管T6的栅极T60一体设置。
图7A-图7F是示出根据本公开另一些实现方式的栅极驱动单元中的不同层的布局示意图。图8A是图7A所示的211A1的放大示意图。图8B是图7A所示的211A2的放大示意图。图8C是图7A所示的211A3的放大示意图。
下面结合图7A-图7F、以及图8A-图8C对栅极驱动电路21的栅极驱动单元211的另一些拆分方式进行介绍。
在一些实施例中，参见图7A，第一组电路连接线包括第一电路连接线N1、第二电路连接线N2和第三电路连接线N3。第三电路连接线N3和第二电路连接线N2在衬底基板11上的正投影与第一组子像素P1的像素驱动电路122在衬底基板11上的正投影不交叠，第一电路连接线N1在衬底基板11上的正投影与第一组子像素P1的像素驱动电路122在衬底基板11上的正投影交叠。应理解，第三电路连接线N3和第二电路连接线N2在衬底基板11上的正投影与位于上一级栅极驱动单元211中的第一栅极驱动子电路211A1和第二栅极驱动子电路211A2之间的第一组子像素P1的像素驱动电路122在衬底基板11上的正投影交叠。
多个栅极驱动子电路211A还包括第三栅极驱动子电路211A3。第三栅极驱动子电路211A3位于第二栅极驱动子电路211A2远离第一栅极驱动子电路211A1的一侧。第三栅极驱动子电路211A3经由第三电路连接线N3电连接至第二栅极驱动子电路211A2，另外，第三栅极驱动子电路211A3经由第一电路连接线N1电连接至第一栅极驱动子电路211A1。这里，第三栅极驱动子电路211A3和第二栅极驱动子电路211A2由另一第一组子像素P1间隔开。
在一些实施例中，第一栅极驱动子电路211A1包括第三组晶体管GT3、被配置为接收第一时钟信号的第一时钟信号线CK、被配置为接收第二时钟信号的第二时钟信号线CB和被配置为接收第一电源电压的第一电源线VGL。第二栅极驱动子电路211A2包括至少一个电容器、第四组晶体管GT4和被配置为接收第二电源电压的第二电源线VGH，第四组晶体管GT4中的一个晶体管的沟道的宽长比大于第三组晶体管GT3中的每个晶体管的沟道的宽长比。第三栅极驱动子电路211A3包括第五组晶体管GT5、被配置为接收第一时钟信号的第三时钟信号线CK’和被配置为接收第二时钟信号的第四时钟信号线CB’，第五组晶体管GT5中的一个晶体管的沟道的宽长比大于第三组晶体管GT3中的每个晶体管的沟道的宽长比。
作为一些实现方式，第一电源线VGL位于第三组晶体管GT3靠近第二栅极驱动子电路211A2的一侧。作为一些实现方式，第一时钟信号线CK和第二时钟信号线CB位于第三组晶体管GT3远离第二栅极驱动子电路211A2的一侧。作为一些实现方式，第三时钟信号线CK’和第四时钟信号线CB’位于第五组晶体管GT5远离第二栅极驱动子电路211A2的一侧。
图9是示出根据本公开另一个实施例的栅极驱动单元的电路示意图。
下面结合图9介绍第三组晶体管GT3、第四组晶体管GT4、第五组晶体管GT5和第二栅极驱动子电路211A2中的至少一个电容器的一些具体实现方式。
参见图9，第三组晶体管GT3位于线L1的左侧，第四组晶体管GT4位于线L1的右侧和线L2的上侧，第五组晶体管GT5位于线L1的右侧和线L2的下侧。例如，第三组晶体管GT3包括第一晶体管T1、第二晶体管T2和第三晶体管T3。例如，第四组晶体管GT4包括第四晶体管T4和第六晶体管T6。例如，第五组晶体管GT5包括第五晶体管T5和第七晶体管T7。例如，第二栅极驱动子电路211A2中的至少一个电容器包括第一电容器C1和第二电容器C2。
第三组晶体管GT3、第四组晶体管GT4和第五组晶体管GT5中的每个晶体管包括栅极和有源层。这里，有源层包括第一电极区、第二电极区、以及位于第一电极区和第二电极区之间的沟道。作为一些实现方式，有源层的材料例如可以包括多晶硅，例如低温多晶硅等。例如，第一晶体管T1包括栅极T10和有源层，有源层包括第一电极区T11、第二电极区T12、以及位于第一电极区T11和第二电极区T12之间的沟道T13，以此类推。晶体管T2-T7的有源层依次包括沟道T23、沟道T33、沟道T43、沟道T53、沟道T63和沟道T73。
参见图8A，第一晶体管T1的栅极T10电连接至第一时钟信号线CK，第一晶体管T1的第一电极区T11作为第一输入端IN1。例如，第一晶体管T1的第一电极区T11可以电连接至输入电极31，以接收第一输入信号。
第二晶体管T2的栅极T20电连接至第一晶体管T1的第二电极区T12，第二晶体管T2的第一电极区T21电连接至第一晶体管T1的栅极T10。例如，第二晶体管T2的栅极T20经由图7C所示的连接电极51电连接至第一晶体管T1的第二电极区T12，第二晶体管T2的第一电极区T21经由图7C所示的连接电极52电连接至第一晶体管T1的栅极T10。
第三晶体管T3的栅极T30电连接至第一晶体管T1的栅极T10，第三晶体管T3的第一电极区T31电连接至第一电源线VGL，第三晶体管T3的第二电极区T32电连接至第二晶体管T2的第二电极区T22。例如，第三晶体管T3的栅极T30和第一晶体管T1的栅极T10一体设置。例如，第三晶体管T3的第二电极区T32经由图7C所示的连接电极53电连接至第二晶体管T2的第二电极区T22。
参见图8B，第四晶体管T4的栅极经由第二电路连接线N2电连接至第二晶体管T2的第二电极区T21，第四晶体管T4的第一电极区T41电连接至第二电源线VGH，第四晶体管T4的第二电极区T42经由第一输出电极32电连接至第一栅极线13。例如，第四晶体管T4的栅极经由图7C所示的连接电极54电连接至第二电路连接线N2，第二电路连接线N2经由图7C所示的连接电极55和经由图7B所示的连接电极56电连接至第二晶体管T2的第二电极区T21。
第六晶体管T6的栅极T60电连接至第四晶体管T4的栅极T40，第六晶体管T6的第一电极区T61电连接至第二电源线VGH。例如，第六晶体管T6的栅极T60和第四晶体管T4的栅极T40一体设置。例如，第六晶体管T6的第一电极区T61经由过孔电连接至第二电源线VGH。
第一电容器C1的第一电极板C11经由第一电路连接线N1电连接至第二晶体管T2的栅极T20，第一电容器C1的第二电极板C12电连接至第一输出电极32。例如，第一电容器C1的第一电极板C11经由图7C所示的连接电极57电连接至第一电路连接线N1，第一电路连接线N1经由图7C所示的连接电极58电连接至第二晶体管T2的栅极T20。例如，第一电容器C1的第二电极板C12经由过孔电连接至第一输出电极32。
第二电容器C2的第一电极板C21电连接至第四晶体管T4的栅极T40，第二电容器C2的第二电极板C22电连接至第二电源线VGH。例如，第二电容器C2的第一电极板C21和第四晶体管T4的栅极T40一体设置。例如，第二电容器C2的第二电极板C22经由过孔电连接至第二电源线VGH。
参见图8C，第五晶体管T5的栅极T50经由第一电路连接线N1电连接至第二晶体管T2的栅极T20，第五晶体管T5的第一电极区T51电连接至第二输出电极32’，第五晶体管T5的第二电极区T52电连接至第四时钟信号线CB’。例如，第五晶体管T5的栅极T50经由图7C所示的连接电极59电连接至第一电路连接线N1。例如，第五晶体管T5的第二电极区T52经由图7C所示的连接电极60和图7B所示的连接电极61电连接至第四时钟信号线CB’。
第七晶体管T7的栅极T70电连接至第四时钟信号线CB’，第七晶体管T7的第一电极T71区经由第三电路连接线N3电连接至第六晶体管T6的第二电极区T62，第七晶体管T7的第二电极区T21电连接至第五晶体管T5的栅极T50。例如，第七晶体管T7的第一电极T71区经由图7C所示的连接电极62电连接至第三电路连接线N3，第七晶体管T7的第二电极区T21经由图7C所示的连接电极63电连接至第五晶体管T5的栅极T50。
图8A中第四晶体管T4的第二电极区T42和第五晶体管T5的第一电极区T51中的一个可以作为图9所示的第一输出端OUT1。
发光控制驱动电路22的发光控制驱动单元221也可以通过不同的方式来拆分，以得到对应的多个发光控制驱动子电路221A。下面结合不同的实施例进行介绍。
图10A-图10F是示出根据本公开一些实现方式的发光控制驱动单元中的不同层的布局示意图。图11A是图10A所示的221A2的放大示意图。图11B是图10A所示的221A1的放大示意图。
下面结合图10A-图10F、以及图11A-图11B对发光控制驱动电路22的发光控制驱动单元221的一些拆分方式进行介绍。
在一些实施例中，参见图10A，第二组子像素P2包括多个第一子像素P21和多个第二子像素P22。多个第一子像素P21电连接至多条发光控制线14中的第一发光控制线141，多个第二子像素P22电连接至多条发光控制线14中的第二发光控制线142。一级或多级发光控制驱动单元221中的每级发光控制驱动单元221的第一发光控制驱动子电路221A1包括每级发光控制驱动单元221的第二输入端IN2。第二输入端IN2被配置为接收第二输入信号。一级或多级发光控制驱动单元221中的每级发光控制驱动单元221的第二发光控制驱动子电路221A2包括每级发光控制驱动单元221的第二输出端OUT2。第二输出端OUT2被配置为向第一发光控制线141和第二发光控制线142输出发光控制信号。
在一些实施例中，参见图10F，多个发光控制驱动子电路221A中的至少一个发光控制驱动子电路221A在衬底基板11上的正投影与多个子像素12中的第二部分子像素12的发光元件121的阳极1211在衬底基板11上的正投影交叠，与多个子像素12中的其余子像素的发光元件121的阳极1211在衬底基板11上的正投影不交叠。这样的方式下，可以在尽量不影响显示均一性的情况下，减小显示面板的边框尺寸。
在一些实施例中，参见图10A-图10F，多级发光控制驱动单元221中的任意一级发光控制驱动单元221均包括多个发光控制驱动子电路221A，第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2在第一方向上由第二组子像素P2的像素驱动电路122间隔开。任意一级发光控制驱动单元221中的第一发光控制驱动子电路221A1在与第一方向不同的第二方向上位于任意一级发光控制驱动单元221的前一级发光控制驱动单元221中的第一发光控制驱动子电路221A1与任意一级发光控制驱动单元221的后一级发光控制驱动单元221中的第一发光控制驱动子电路221A1之间。任意一级发光控制驱动单元221中的第二发光控制驱动子电路221A2在第二方向上位于任意一级发光控制驱动单元221的前一级发光控制驱动单元221中的第二发光控制驱动子电路221A2与任意一级发光控制驱动单元221的后一级发光控制驱动单元221中的第二发光控制驱动子电路221A2之间。例如，第二方向垂直于第一方向。
在一些实施例中，显示面板还包括第二组电路连接线。参见图10A，第二组电路连接线包括第四电路连接线N4和第五电路连接线N5。第二发光控制驱动子电路221A2经由第四电路连接线N4和第五电路连接线N5电连接至第一发光控制驱动子电路221A1。这里，第四电路连接线N4和第五电路连接线N5在衬底基板11上的正投影与第二组子像素P2的像素驱动电路122在衬底基板11上的正投影交叠。
在一些实施例中，第一发光控制驱动子电路221A1包括第一组晶体管GT1、第二电容器C2、被配置为接收第一电源电压的第一电源线VGL和被配置为接收第二电源电压的第二电源线VGH，第二发光控制驱动子电路221A2包括第二组晶体管GT2、第一电容器C1、第三电容器C3、被配置为接收第一时钟信号的第一时钟信号线ECK和被配置为接收第二时钟信号的第二时钟信号线ECB。这里，第一组晶体管GT1的数量小于第二组晶体管GT2的数量，并且，第一组晶体管GT1中的至少一个晶体管的沟道的宽长比大于第二组晶体管GT2中的每个晶体管的沟道的宽长比。在一些实施例中，第一组晶体管GT1中的每个晶体管的沟道的宽长比均大于第二组晶体管GT2中的每个晶体管的沟道的宽长比。
上述实施例中，综合考虑了第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2中晶体管的数量和尺寸，使得第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2占用的空间比较接近。
在一些实施例中，第二发光控制驱动子电路221A2还可以包括被配置为接收第一电源电压和第二电源电压的电源线。例如，参见图10C，第二发光控制驱动子电路221A2还可以包括被配置为接收第一电源电压的第三电源线VGL’和被配置为接收第二电源电压的第四电源线VGH’。在另一些实施例中，第二发光控制驱动子电路221A2可以不包括被配置为接收第一电源电压和第二电源电压的电源线。这种情况下，第二发光控制驱动子电路221A2可以通过电路连接线电连接至第一发光控制驱动子电路221A1中的第一电源线VGL和第二电源线VGH。
在一些实施例中，参见图10A，第一发光控制驱动子电路221A1包括第一子电路221A11和第二子电路221A12，第二发光控制驱动子电路221A2包括第三子电路221A21和第四子电路221A22。
下面介绍第一子电路221A11、第二子电路221A12、第三子电路221A21和第四子电路221A22的一些具体实现方式。
在一些实现方式中，第一子电路221A11位于第一发光控制线141远离第二发光控制线142的一侧，第二子电路221A12位于第一发光控制线141和第二发光控制线142之间。第一子电路221A11包括第一子组晶体管GT11，第一子组晶体管GT11包括第一组晶体管GT1中的至少一个晶体管。第二子电路221A12包括第二子组晶体管GT12和第二电容器C2，第二子组晶体管GT12包括第一组晶体管GT1中除第一子组晶体管GT11之外的其他晶体管。
在一些实现方式中，第三子电路221A21位于第一发光控制线141远离第二发光控制线142的一侧，并且经由第四电路连接线N4电连接至第一子电路221A11。第四子电路221A22位于第一发光控制线141和第二发光控制线142之间，并且经由第五电路连接线N5电连接至第二子电路221A12。第三子电路221A21包括第三子组晶体管GT21，第三子组晶体管GT21包括第二组晶体管GT2中的至少一个晶体管。第四子电路221A22包括第四子组晶体管GT22和第一电容器C1，第四子组晶体管GT22包括第二组晶体管GT2中除第一子组晶体管GT11之外的其他晶体管。
根据本公开不同的实施例，第三子电路221A21和第四子电路221A22中的一个还包括第三电容器C3。下面将结合不同实施例进行介绍。
图12是示出根据本公开一个实施例的发光控制驱动单元的电路示意图。
下面结合图12、图10A-图10F、以及图11A-图11B介绍第一组晶体管GT1和第二组晶体管GT2一些具体实现方式。在这些实现方式中，第三子电路221A21还包括第三电容器C3。另外，第二发光控制驱动子电路221A2还包括被配置为接收第一电源电压的第三电源线VGL’和被配置为接收第二电源电压的第四电源线VGH’。
参见图12，第二组晶体管GT2位于线L1的左侧，第一组晶体管GT1位于线L1的右侧。第二组晶体管GT2包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8，第一组晶体管GT1包括第九晶体管T9和第十晶体管T10。
第一子组晶体管GT11位于线L1的右侧和线L2的下侧，第二子组晶体管GT12位于线L1的右侧和线L2的上侧，第三子组晶体管GT21位于线L1的左侧和线L2的左侧，第四子组晶体管GT22位于线L1的左侧和线L2的右侧。第一子组晶体管GT11包括第十晶体管T10，第二子组晶体管GT12包括第九晶体管T9，第三子组晶体管GT21包括第一晶体管T1、第二晶体管T2和第五晶体管T5，第四子组晶体管GT22包括第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7和第八晶体管T8。
第一组晶体管GT1和第二组晶体管GT2中的每个晶体管包括栅极和有源层，有源层包括第一电极区、第二电极区、以及位于第一电极区和第二电极区之间的沟道。有源层的材料例如可以包括多晶硅，例如低温多晶硅等。例如，第一晶体管T1包括栅极T10和有源层，有源层包括第一电极区T11、第二电极区T12、以及位于第一电极区T11和第二电极区T12之间的沟道T13，以此类推。晶体管T2-T10的有源层依次包括沟道T23、沟道T33、沟道T43、沟道T53、沟道T63、沟道T73、沟道T83、沟道T93和沟道T103。
第一晶体管T1的栅极T10电连接至第一时钟信号线CK，第一晶体管T1的第一电极区T11作为第二输入端IN2。例如，第一晶体管T1的第一电极区T11可以电连接至第二输入电极33，以接收第二输入信号。
第二晶体管T2的栅极T20电连接至第一晶体管T1的第二电极区T12，第二晶体管T2的第一电极区T21电连接至第一晶体管T1的栅极T10。第二晶体管T2的栅极T20经由图10C所示的连接电极64电连接至第一晶体管T1的第二电极区T12。例如，第二晶体管T2的第一电极区T21经由图10C所示的连接电极65电连接至第一晶体管T1的栅极T10。
第三晶体管T3的栅极T30电连接至第二晶体管T2的第二电极区T22，第三晶体管T3的第一电极区T31电连接至第四电源线VGH’。例如，第三晶体管T3的栅极T30经由图10C所示的连接电极66电连接至第二晶体管T2的第二电极区T22。
第四晶体管T4的栅极T40电连接至第二时钟信号线ECB，第四晶体管T4的第一电极区T41电连接至第三晶体管T3的第二电极区T32，第四晶体管T4的第二电极区T42电连接至第二晶体管T2的栅极T20。例如，第四晶体管T4的第二电极区T42经由图10C所示的连接电极64电连接至第二晶体管T2的栅极T20。
第五晶体管T5的栅极T50电连接至第一晶体管T1的栅极T10，第五晶体管T5的第一电极区T51电连接至第三电源线VGL’，第五晶体管T5的第二电极区T52电连接至第二晶体管T2的第二电极区T22。例如，第五晶体管T5的栅极T50和第一晶体管T1的栅极T10一体设置。例如，第五晶体管T5的第二电极区T52经由图10C所示的连接电极66电连接至第二晶体管T2的第二电极区T22。
第六晶体管T6的栅极T60电连接至第三晶体管T3的栅极T30，第六晶体管T6的第一电极区T61电连接至第四晶体管T4的栅极T40。例如，第六晶体管T6的栅极T60和第三晶体管T3的栅极T30一体设置。例如，第六晶体管T6的第一电极区T61经由图10C所示的连接电极67电连接至第四晶体管T4的栅极T40。
第七晶体管T7的栅极T70电连接至第四晶体管T4的栅极T40。例如，第七晶体管T7的栅极T70和第四晶体管T4的栅极T40一体设置。
第八晶体管T8的第一电极区T81电连接至第四电源线VGH’，第八晶体管T8的第二电极区T82电连接至第七晶体管T7的第二电极区T72。例如，第八晶体管T8的第二电极区T82经由图10C所示的连接电极68电连接至第七晶体管T7的第二电极区T72。
第九晶体管T9的栅极T90经由第五电路连接线N5电连接至第七晶体管T7的第二电极区T72，第九晶体管T9的第一电极区T91电连接至第二电源线VGH，第九晶体管T9的第二电极区T92作为第二输出端OUT2。例如，第九晶体管T9的第二电极区T92经由第二输出电极34电连接至第一发光控制线141和第二发光控制线142。例如，第九晶体管T9的栅极T90经由图10C所示的连接电极69电连接至第五电路连接线N5，第五电路连接线N5经由图10C所示的连接电极68电连接至第七晶体管T7的第二电极区T72。
第十晶体管T10的第一电极区T101电连接至第二输出电极34，第十晶体管T10的第二电极区T102电连接至第一电源线VGL。
第一电容器C1的第一电极板C11电连接至第三晶体管T3的栅极T30和第六晶体管T6的栅极T60，第一电容器C1的第二电极板C12电连接至第六晶体管T6的第二电极区T62和第七晶体管T7的第一电极区T71。第一电容器C1的第一电极板C11、第三晶体管T3的栅极T30和第六晶体管T6的栅极T60一体设置。例如，第一电容器C1的第二电极板C12经由图10C所示的连接电极70电连接至第六晶体管T6的第二电极区T62，并且经由图10C所示的连接电极71电连接至第七晶体管T7的第一电极区T71。
第二电容器C2的第一电极板C21电连接至第九晶体管T9的栅极T90，第二电容器C2的第二电极板C22电连接至第二电源线VGH。例如，第二电容器C2的第一电极板C21和第九晶体管T9的栅极T90一体设置。
第三电容器C3的第一电极板C31电连接至第二晶体管T2的栅极T20、第八晶体管T8的栅极T80和第十晶体管T10的栅极T100，第三电容器C3的第二电极板C32电连接至第四晶体管T4的栅极T40。例如，第三电容器C3的第一电极板C31和第二晶体管T2的栅极T20一体设置。例如，第三电容器C3的第一电极板C31经由图10C所示的连接电极72电连接至第四电路连接线N4和第八晶体管T8的栅极T80，第四电路连接线N4经由图10C所示的连接电极73电连接至第十晶体管T10的栅极T100。例如，第三电容器C3的第二电极板C32经由图10C所示的连接电极67电连接至第四晶体管T4的栅极T40。
图13A-图13F是示出根据本公开另一些实现方式的发光控制驱动单元中的不同层的布局示意图。图14A是图13A所示的221A2的放大示意图。图14B是图13A所示的221A1的放大示意图。
下面结合图13A-图13F、以及图14A-图14B对发光控制驱动电路22的发光控制驱动单元221的另一些拆分方式进行介绍。
参见图13A，第二组电路连接线包括第四电路连接线N4和第五电路连接线N5、第六电路连接线N6和第七电路连接线N7。第一发光控制驱动子电路221A1包括第一子电路221A11和第二子电路221A12，第二发光控制驱动子电路221A2包括第三子电路221A21和第四子电路221A22。第三子电路221A21经由第六电路连接线N6电连接至第一电源线VGL，第三子电路221A21经由第七电路连接线N7电连接至第二电源线VGH。这种情况下，第二发光控制驱动子电路221A2可以不包括第三电源线VGL’和第四电源线VGH’，从而减小第二发光控制驱动子电路221A2占用的空间，进而减小发光控制驱动单元221占用的空间。
图15是示出根据本公开另一个实施例的发光控制驱动单元的电路示意图。
下面结合图15、图13A-图13F、以及图14A-图14B介绍第一组晶体管GT1和第二组晶体管GT2另一些具体实现方式。在这些实现方式中，第四子电路221A22还包括第三电容器C3。
参见图15，第二组晶体管GT2位于线L1的左侧，第一组晶体管GT1位于线L1的右侧。第二组晶体管GT2包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7。第一组晶体管GT1包括第八晶体管T8、第九晶体管T9和第十晶体管T10
第一子组晶体管GT11位于线L1的右侧和线L2的下侧，第二子组晶体管GT12位于线L1的右侧和线L2的上侧，第三子组晶体管GT21位于线L1的左侧和线L2的左侧，第四子组晶体管GT22位于线L1的左侧和线L2的右侧。第一子组晶体管GT11包括第十晶体管T10，第二子组晶体管GT12包括第八晶体管T8和第九晶体管T9，第三子组晶体管GT21包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5，第四子组晶体管GT22包括第六晶体管T6和第七晶体管T7。
类似地，第一组晶体管GT1和第二组晶体管GT2中的每个晶体管包括栅极和有源层。有源层包括第一电极区、第二电极区和位于第一电极区和第二电极区之间的沟道。例如，第一晶体管T1包括栅极T10和有源层，有源层包括第一电极区T11、第二电极区T12、以及位于第一电极区T11和第二电极区T12之间的沟道T13，以此类推。晶体管T2-T10的有源层依次包括沟道T23、沟道T33、沟道T43、沟道T53、沟道T63、沟道T73、沟道T83、沟道T93和沟道T103。
第一晶体管T1的栅极T10电连接至第一时钟信号线ECK，第一晶体管T1的第一电极区T11作为第二输入端IN2。例如，第二输入端IN2电连接至第二输入电极35，以接收第二输入信号。
第二晶体管T2的栅极T20电连接至第一晶体管T1的第二电极区T12，第二晶体管T2的第一电极区T21电连接至第一晶体管T1的栅极T10。例如，第二晶体管T2的栅极T20经由图13C所示的连接电极74电连接至第一晶体管T1的第二电极区T12。例如，第二晶体管T2的第一电极区T21经由图13C所示的连接电极75电连接至第一晶体管T1的栅极T10。
第三晶体管T3的栅极电连接至第二晶体管T2的第二电极区T22，第三晶体管T3的第一电极区T31经由第七电路连接线N7电连接至第二电源线VGH。例如，第三晶体管T3的栅极经由图13C所示的连接电极76电连接至第二晶体管T2的第二电极区T22。例如，第三晶体管T3的第一电极区T31经由图13C所示的连接电极77电连接至第七电路连接线N7，第七电路连接线N7经由过孔电连接至第二电源线VGH。
第四晶体管T4的栅极T40电连接至第二时钟信号线ECB，第四晶体管T4的第一电极区T41电连接至第三晶体管T3的第二电极区T32，第四晶体管T4的第二电极区T42电连接至第二晶体管T2的栅极T20。例如，第四晶体管T4的第一电极区T41和第三晶体管T3的第二电极区T32一体设置。例如，第四晶体管T4的第二电极区T42经由图13C所示的连接电极78电连接至第二晶体管T2的栅极T20。
第五晶体管T5的栅极T50电连接至第一晶体管T1的栅极T10，第五晶体管T5的第一电极区T51经由第六电路连接线N6电连接至第一电源线VGL，第五晶体管T5的第二电极区T52电连接至第二晶体管T2的第二电极区T22。例如，第五晶体管T5的栅极T50和第一晶体管T1的栅极T10一体设置。例如，第五晶体管T5的第一电极区T51经由图13C所示的连接电极79电连接至第六电路连接线N6，第六电路连接线N6经由过孔电连接至第一电源线VGL。例如，第五晶体管T5的第二电极区T52经由图13C所示的连接电极76电连接至第二晶体管T2的第二电极区T22。
第六晶体管T6的栅极T60电连接至第三晶体管T3的栅极T30。例如，第六晶体管T6的栅极T60经由图13C所示的连接电极76电连接至第三晶体管T3的栅极T30。
第七晶体管T7的栅极T70电连接至第六晶体管T6的第一电极区T61和第二时钟信号线ECB，第七晶体管T7的第一电极区T61电连接至第六晶体管T6的第二电极区T61。例如，第七晶体管T7的栅极T70经由图13C所示的连接电极84电连接至第六晶体管T6的第一电极区T61。例如，第七晶体管T7的第二电极区T71经由图13C所示的连接电极80电连接至第六晶体管T6的第一电极区T61。
第八晶体管T8的栅极T80经由第四电路连接线N4电连接至第二晶体管T2的栅极T20，第八晶体管T8的第一电极区T81电连接至第二电源线VGH，第八晶体管T8的第二电极区T82经由第五电路连接线N5电连接至第七晶体管T7的第二电极区T72。例如，第八晶体管T8的栅极T80和第四电路连接线N4一体设置。例如，第四电路连接线N4经由图13C所示的连接电极78电连接至第二晶体管T2的栅极T20。例如，第八晶体管T8的第二电极区T82经由图13C所示的连接电极81电连接至第五电路连接线N5，第五电路连接线N5经由图13C所示的连接电极82电连接至第七晶体管T7的第二电极区T72。
第九晶体管T9的栅极T90经由第五电路连接线N5电连接至第七晶体管T7的第二电极区T72，第九晶体管T9的第一电极区T91电连接至第二电源线VGH，第九晶体管T9的第二电极区T92经由第二输出电极36电连接至第一发光控制线141和第二发光控制线142。
第十晶体管T10的栅极T100经由第四电路连接线N4电连接至第二晶体管T2的栅极T20，第十晶体管T10的第一电极区T11电连接至第二输出电极36，第十晶体管T10的第二电极区T12电连接至第一电源线VGL。例如，第十晶体管T10的栅极T100经由图13C所示的连接电极83电连接至第四电路连接线N4。
第一电容器C1的第一电极板C11电连接至第六晶体管T6的栅极T60，第一电容器C1的第二电极板C12电连接至第六晶体管T6的第一电极区T61和第七晶体管T7的第一电极区T71。例如，第一电容器C1的第一电极板C11和第六晶体管T6的栅极T60一体设置。例如，第一电容器C1的第二电极板C12经由图13C所示的连接电极80电连接至第六晶体管T6的第一电极区T61和第七晶体管T7的第一电极区T71。
第二电容器C2的第一电极板C21电连接至第九晶体管T9的栅极T90，第二电容器C2的第二电极板C22电连接至第二电源线VGH。例如，第二电容器C2的第一电极板C21和第九晶体管T9的栅极T90一体设置。
第三电容器C3的第一电极板C31电连接至第七晶体管T7的栅极T70，第三电容器C3的第二电极板C32电连接至第四电路连接线N4。例如，第三电容器C3的第一电极板C31和第七晶体管T7的栅极T70一体设置。例如，第三电容器C3的第二电极板C32经由图13C所示的连接电极78电连接至第四电路连接线N4。
如上介绍了根据本公开不同实施例的栅极驱动单元211和发光控制驱动单元221的多种拆分方式。在后面的介绍中，栅极驱动单元211和发光控制驱动单元221可以通过上文介绍的方式进行拆分。
发明人还注意到，在将栅极驱动单元211和发光控制驱动单元221拆分为多个子电路的情况下，不同子电路之间的电路连接线可能会对子像素12造成不利影响。相关技术中，电路连接线可能会与像素驱动电路122中的有源层交叠以形成晶体管，从而影响子像素12的正常显示，进而影响显示面板的显示效果。
有鉴于此，本公开实施例还提供了如下技术方案。
图16A是示出根据本公开另一个实施例的多个栅极驱动子电路的分布示意图。图16B是示出根据本公开一个实施例的子像素的局部截面示意图。
参见图1B、图2和图16A和图16B，显示面板包括衬底基板11、多个子像素12、多条栅极线13、多条发光控制线14、栅极驱动电路21和栅极驱动子电路连接线23。
衬底基板11包括显示区111和围绕显示区111的周边区112。多个子像素12位于显示区111。每个子像素12包括发光元件121和被配置为驱动发光元件121的像素驱动电路122。多条栅极线13位于显示区111，并且电连接至多个子像素12。
栅极驱动电路21位于显示区111，并且包括级联的多级栅极驱动单元211。多级栅极驱动单元211电连接至多条栅极线13。例如，多级栅极驱动单元211一一对应地电连接至多条栅极线13。
如图16A所示，多级栅极驱动电路211中的一级或多级栅极驱动单元211包括多个栅极驱动子电路211A。多个栅极驱动子电路211A包括第一栅极驱动子电路211A1和第二栅极驱动子电路211A2，第一栅极驱动子电路211A1和第二栅极驱动子电路211A2由多个子像素12中的第一组子像素P1的像素驱动电路122间隔开。
栅极驱动子电路连接线23位于显示区111。栅极驱动子电路连接线23的一端电连接至第一栅极驱动子电路211A1，栅极驱动子电路连接线23的另一端电连接至第二栅极驱动子电路211A2。
第一组子像素P1中的至少一个子像素12的像素驱动电路122包括第一像素驱动子电路122A和第二像素驱动子电路122B。第一像素驱动子电路122A位于栅极驱动子电路连接线23的一侧，第二像素驱动子电路122B位于栅极驱动子电路连接线23远离第一像素驱动子电路122A的一侧。
第一像素驱动子电路122A包括驱动晶体管M3，例如图1B所示的驱动晶体管M3。参见图16B，驱动晶体管M3包括位于衬底基板11一侧的第一有源层M34。例如，第一有源层M34的材料包括多晶硅等半导体材料。
连接件122C的一端电连接至第一像素驱动子电路122A，连接件122C的另一端电连接至第二像素驱动子电路122A2。连接件122C在衬底基板11上的正投影与栅极驱动子电路连接线23在衬底基板11上的正投影交叠，并且，连接件122C与第一有源层T14位于不同层。
需要说明的是，在本公开实施例中，多个部件位于不同层是指多个部件是通过对不同材料层进行多次构图工艺而形成的，多个部件位于同一层是指多个部件是通过对同一材料层进行一次构图工艺而形成的。因此，连接件122C的材料与第一有源层M34的材料不同。
上述实施例中，连接件122C与第一有源层M34位于不同层，栅极驱动子电路连接线23与连接件122C之间不会形成晶体管。因此，至少减轻了由于栅极驱动子电路连接线23与连接件122C之间形成晶体管导致的显示面板的显示效果下降的问题。
在一些实施例中，参见图16B，驱动晶体管M3还包括位于第一有源层M34远离衬底基板11一侧的第一栅极M30、位于第一栅极M30远离衬底基板11一侧的第一绝缘层123、位于第一绝缘层123远离衬底基板11一侧的第二绝缘层124、以及位于第二绝缘层124远离衬底基板11一侧且电连接至第一有源层M34的第一电极M3A(例如漏极)和第二电极M3B(例如源极)。在一些实施例中，驱动晶体管M3还包括位于第一有源层M34远离衬底基板11一侧的栅极电介质层122，第一栅极M30位于栅极电介质层122远离衬底基板11的一侧。例如，第一电极M3A和第二电极M3B分别通过贯穿第二绝缘层124、第一绝缘层123和栅极电介质层122的过孔电连接至第一有源层M34。
图16B还示出了发光元件121。例如，发光元件121包括阳极1211、位于阳极1211远离衬底基板11一侧的功能层1212和位于功能层1212远离衬底基板11一侧的阴极1213。例如，发光元件121的阳极1211与驱动晶体管M3的第一电极M3A电连接。这里，功能层1212至少包括发光层，例如有机发光层。在某些实施例中，功能层1212还可以包括电子传输层、电子注入层、空穴传输层和空穴注入层中的一层或多层。
在一些实施例中，参见图16B，子像素12还可以包括位于衬底基板11与第一有源层M34之间的缓冲层120、覆盖第一电极M3A和第二电极M3B的平坦化层125、用于限定多个子像素12的像素界定层126、支撑层127及封装层128。例如，发光元件121的阳极1211可以通过贯穿平坦化层125的过孔与驱动晶体管M3的第一电极M3A电连接。例如，像素界定层126具有对应多个子像素12的多个开口，多个子像素12的发光元件121位于多个开口中。例如，封装层128可以包括薄膜封装层。在一些实施例中，封装层128可以包括第一无机层1281、第二无机层1282、以及位于第一无机层1281和第二无机层1282之间的有机层1283。
作为一些实现方式，第二绝缘层125、第一绝缘层124、栅极电介质层122、缓冲层120、平坦化层125、像素界定层126、支撑层127中的一层或多层可以包括诸如聚酰亚胺、树脂材料等的有机绝缘材料，或者，包括硅的氧化物、硅的氮化物、硅的氮氧化物等的无机绝缘材料。
参见图16B，第一像素驱动子电路122A还包括存储电容Cst。存储电容Cst包括与第一栅极M30位于同一层的第一电极板Cst1、以及位于第一绝缘层123和第二绝缘层124之间的第二电极板Cst2。应理解，存储电容Cst还包括位于第一电极板Cst1和第二电极板Cst2之间的第一绝缘层123。
例如，栅极驱动子电路连接线23与第一栅极M30位于同一层，第二电极板Cst2、第一电极M3A和第二电极M3B中的至少一个与连接件122C位于同一层。换言之，栅极驱动子电路连接线23和连接件122C之间至少设置有第一绝缘层123。
在一些实现方式中，栅极驱动子电路连接线23与第一栅极M30位于同一层，第二电极板Cst2和连接件122C位于同一层。这种情况下，栅极驱动子电路连接线23和连接件122C之间设置有第一绝缘层123，减小了栅极驱动子电路连接线23对子像素12的不利影响。
在另一些实现方式中，栅极驱动子电路连接线23与第一栅极M30位于同一层，第一电极M3A、第二电极M3B和连接件122C位于同一层。这种情况下，栅极驱动子电路连接线23和连接件122C之间设置有第一绝缘层123和第二绝缘层124，进一步减小了栅极驱动子电路连接线23对子像素12的不利影响。
在栅极驱动单元211通过图4A-图4F所示方式拆分为多个栅极驱动子电路211A的情况下，栅极驱动子电路连接线23可以是图4A所示的第二电路连接线N2。换言之，图4A所示的第二电路连接线N2与图16B所示的第一栅极M30位于同一层，图4C所示的连接件122C、以及图16B所示的第一电极M3A和第二电极M3B位于同一层。另外，在某些实施例中，图4A所示的第一电路连接线N1与图16B所示的第一栅极M30位于同一层，与第一电路连接线N1交叠的连接件122C、图16B所示的第一电极M3A和第二电极M3B位于同一层。
在栅极驱动单元211通过图7A-图7F所示方式拆分为多个栅极驱动子电路211A的情况下，栅极驱动子电路连接线23可以是图7A所示的第一电路连接线N1。换言之，图7A所示的第一电路连接线N1与图16B所示的第一栅极M30位于同一层，图7C所示的连接件122C、以及图16B所示的第一电极M3A和第二电极M3B位于同一层。另外，在某些实施例中，图7A所示的第二电路连接线N2、第三电路连接线N3与图16B所示的第一栅极M30位于同一层，与第二电路连接线N2交叠的连接件122C、与第三电路连接线N3交叠的连接件122C与图16B所示的第一电极M3A和第二电极M3B位于同一层。
图17A是示出根据本公开一个实施例的栅极驱动子电路连接线与连接件交叠的布局示意图。图17B是沿着图17A所示的A-A’截取的截面示意图。
如图17A所示，第一像素驱动子电路122A、第二像素驱动子电路122B和连接件122C组成第一组子像素P1中的某个子像素12。连接件122C的一端经由过孔VC1电连接至第一像素驱动子电路122A，连接件122C的另一端经由过孔VC2电连接至第二像素驱动子电路122B。
如图17B所示，栅极驱动子电路连接线23与图16B所示的第一栅极T10位于同一层，连接件122C与图16B所示的第一电极T1A和第二电极T1B位于同一层。
在一些实施例中，参见图17A和图17B，至少一个子像素12还包括屏蔽层129。例如，如图17A所示，屏蔽层129可以经由过孔V161电连接至电源线16。例如，如图17B所示，屏蔽层129可以与图16B所示的第二电极板Cst2位于同一层。另外，连接件122C和栅极驱动子电路连接线23在衬底基板11上的正投影与屏蔽层129在衬底基板11上的正投影至少部分交叠。这样的方式下，屏蔽层129可以减小栅极驱动子电路连接线23和连接件122C之间的相互影响。
在一些实施例中，连接件122C在衬底基板11上的正投影和栅极驱动子电路连接线23在衬底基板11上的正投影重叠的部分位于屏蔽层129在衬底基板11上的正投影之内。这样的方式下，屏蔽层129可以更有效地减小栅极驱动子电路连接线23和连接件122C之间的相互影响。
图18是示出根据本公开另一个实施例的多个发光控制驱动子电路的分布示意图。
在一些实施例中，参见图2和图18，显示面板还包括位于显示区111的发光控制驱动电路22和发光控制驱动子电路连接线24。
发光控制驱动电路22包括电连接至多条发光控制线14的级联的多级发光控制驱动单元221。如图18所示，多级发光控制驱动单元221中的一级或多级发光控制驱动单元221包括多个发光控制驱动子电路221A。多个发光控制驱动子电路221A包括第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2，第一发光控制驱动子电路221A1和第二发光控制驱动子电路221A2由多个子像素12中的第二组子像素P2的像素驱动电路122间隔开。发光控制驱动子电路连接线24的一端电连接至第一发光控制驱动子电路221A1，发光控制驱动子电路连接线24的另一端电连接至第二发光控制驱动子电路221A2。
第二组子像素P2中的至少一个子像素12的像素驱动电路122包括第一像素驱动子电路122A和第二像素驱动子电路122B。第一像素驱动子电路122A位于发光控制驱动子电路连接线24的一侧，第二像素驱动子电路122B位于发光控制驱动子电路连接线24远离第一像素驱动子电路122A的一侧。连接件122C的一端电连接至第一像素驱动子电路122A，连接件122C的另一端电连接至第二像素驱动子电路122B。
连接件122C在衬底基板11上的正投影与发光控制驱动子电路连接线24在衬底基板11上的正投影交叠，并且，连接件122C与第一有源层M34位于不同层。例如，发光控制驱动子电路连接线24与图16B所示的第一栅极M30位于同一层，连接件122C与图16B所示的第一电极M3A和第二电极M3B位于同一层。
上述实施例可以减小发光控制驱动子电路连接线24对子像素12的不利影响，提高显示面板的显示效果。
与上类似地，发光控制驱动子电路连接线24和连接件122C之间可以设置有上述屏蔽层129，以减小发光控制驱动子电路连接线24和连接件122C之间的相互影响。
图19是示出根据本公开一个实施例的子像素中的部分层的布局示意图。
下面结合图1B、图2和图19介绍第一像素驱动子电路122A和第二像素驱动子电路122B的一些具体实现方式。
参见图2，显示面板还包括多条发光控制线14、多条电源线16、多条初始化线17和多条复位线18。多条发光控制线14、多条电源线16、多条初始化线17和多条复位线18均位于显示区111，并且电连接至多个子像素12。
参见图1B，第一像素驱动子电路122A位于线L的右侧，第二像素驱动子电路122B位于线L的左侧。
第一像素驱动子电路122A包括驱动晶体管M3、多个晶体管MT和存储电容Cst，多个晶体管MT包括第一发光控制晶体管M6。驱动晶体管M3包括第一栅极M30和第一有源层M34。存储电容Cst包括第一电极板Cst1和第二电极板Cst2，第一电极板Cst1电连接至多条电源线16中的一条。
第二像素驱动子电路122B包括第一复位晶体管M7。第一复位晶体管M7和多个晶体管MT中的每一个包括第二栅极和第二有源层。第二有源层和第一有源层M34中每一个均包括第一电极区、第二电极区、以及位于第一电极区和第二电极区之间的沟道。例如，驱动晶体管M3的第一有源层M34包括第一电极区M31、第二电极区M32、以及位于第一电极区M31和第二电极区M32之间的沟道M33。例如，第一发光控制晶体管M6的第二有源层M64包括第一电极区M61、第二电极区M62、以及位于第一电极区M61和第二电极区M62之间的沟道M63。例如，第一复位晶体管M7的第二有源层M74包括第一电极区M71、第二电极区M72、以及位于第一电极区M71和第二电极区M72之间的沟道M73。
驱动晶体管M3的第一栅极M30电连接至存储电容Cst的第二电极板Cst2，驱动晶体管M3的第一电极区M31电连接至多条电源线16中的一条。第一发光控制晶体管M6的第二栅极M60电连接至多条发光控制线14中的一条，第一发光控制晶体管M6的第一电极区M61电连接至驱动晶体管M3的第二电极区M32，第一发光控制晶体管M6的第二电极区M62电连接至连接件122C的一端。第一复位晶体管M7的第二栅极M70电连接至多条复位线18中的一条，第一复位晶体管M7的第一电极区M71电连接至多条初始化线17中的一条，第一复位晶体管M7的第二电极区M72电连接至连接件122C的另一端。
另外，至少一个子像素12的发光元件121的阳极1211电连接至连接件122C的一端。
下面结合图1B、图2和图19介绍多个晶体管MT的一些具体实现方式。
在一些实施例中，参见图2，显示面板还包括多条数据线15。多条数据线15位于显示区111，并且电连接至多个子像素12。参见图1B，多个晶体管MT还包括数据写入晶体管M4、第二复位晶体管M1、第二发光控制晶体管M5和阈值补偿晶体管M2。
参见图19，数据写入晶体管M4的第二栅极M40电连接至多条栅极线13中的一条，数据写入晶体管M4的第一电极区M41电连接至多条数据线15中的一条，数据写入晶体管M4的第二电极区M42电连接至驱动晶体管M3的第一电极区M31。
第二复位晶体管M1的第二栅极M10电连接至多条复位线18中的另一条，第二复位晶体管M1的第一电极区M10电连接至存储电容Cst的第二电极板Cst2，第二复位晶体管M1的第二电极区M20电连接至多条初始化线17中的另一条。换言之，第二复位晶体管M1的第二栅极M10和第一复位晶体管M7的第二栅极M70电连接至不同的复位线18。第二复位晶体管M1的第二电极区M20和第一复位晶体管M7的第一电极区M71电连接至不同的初始化线17。
第二发光控制晶体管M5的第二栅极M50电连接至多条发光控制线14中的一条，第二发光控制晶体管M5的第一电极区M51电连接至多条电源线16中的一条，第二发光控制晶体管M5的第二电极区M52电连接至驱动晶体管M3的第一电极区M31。例如，第二发光控制晶体管M5的第二栅极M50和第一发光控制晶体管M6的第二栅极M60电连接至同一条发光控制线14。
阈值补偿晶体管M2的第二栅极M20电连接至多条栅极线13中的一条，阈值补偿晶体管M2的第一电极区M21电连接至第二复位晶体管M1的第一电极区M11，阈值补偿晶体管M2的第二电极区M22电连接至驱动晶体管M3的第二电极区M32。例如，阈值补偿晶体管M2的第二栅极M20和数据写入晶体管M4的第二栅极M40电连接至同一条栅极线13。
图20是示出根据本公开一个实施例的级联的两级栅极驱动单元的示意图。
如图20所示，一级或多级栅极驱动单元211包括级联的前一级栅极驱动单元211-1和后一级栅极驱动单元211-2。前一级栅极驱动单元211-1的第一栅极驱动子电路211A1包括前一级栅极驱动单元211-1的第一输入端IN1，前一级栅极驱动单元211-1的第二栅极驱动子电路211A2包括前一级栅极驱动单元211-1的第一输出端OUT1。后一级栅极驱动单元211-2的第一栅极驱动子电路211A1包括后一级栅极驱动单元211-2的第一输入端IN1，后一级栅极驱动单元211-2的第二栅极驱动子电路211A2包括后一级栅极驱动单元211-2的第一输出端OUT1。
下面结合图4A-图4F介绍级联的前一级栅极驱动单元211-1和后一级栅极驱动单元211-2的连接方式。
如图4A所示，相对靠上的栅极驱动单元为前一级栅极驱动单元211-1，相对靠下的栅极驱动单元为后一级栅极驱动单元211-2。前一级栅极驱动单元211-1的第一输出端OUT1电连接至多条栅极线13的第一栅极线131。例如，前一级栅极驱动单元211-1的第一输出端OUT1经由输出电极32电连接至第一栅极线131。
如图4C所示，显示面板还包括第一级联连接线CC1，位于第一组子像素P1的像素驱动电路122远离第二栅极驱动子电路211A2的一侧。第一级联连接线CC1的一端电连接至第一栅极线131，第一级联连接线CC1的另一端电连接至后一级栅极驱动单元211-2的第一输入端IN1。例如，第一级联连接线CC1的一端经由第一过孔VC1电连接至第一栅极线131，第一级联连接线CC1的另一端经由第二过孔VC2电连接至后一级栅极驱动单元211-2的第一输入端IN1。
上述实施例中，第一栅极线131横向穿过第一组子像素P1的像素驱动电路122，第一级联连接线CC1电连接至第一栅极线131和后一级栅极驱动单元211-2的第一输入端IN1。这样的方式下，无需通过额外的横向连接线将前一级栅极驱动单元211-1的第一输出端OUT1和后一级栅极驱动单元211-2的第一输入端IN1电连接，减小了栅极驱动电路占用的空间，有助于提高显示面板的分辨率。
在一些实施例中，参见图2，显示面板还包括多条复位线18。多条复位线18位于显示区111，并且电连接至多个子像素12。参见图4B，后一级栅极驱动单元121-2的第一栅极驱动子电路211A1和第二栅极驱动子电路211A2之间的第一组子像素P1的像素驱动电路122电连接至多条复位线18中的第一复位线181，第一复位线181经由第一级联连接线CC1电连接至第一栅极线131。例如，第一复位线181经由第三过孔VC3电连接至第一级联连接线CC1。
在一些实施例中，参见图4C，显示面板还包括第二级联连接线CC2，位于第一组子像素P1远离第一栅极驱动子电路211A1的一侧。第二级联连接线CC2的一端电连接至第一栅极线131，第二级联连接线CC2的另一端电连接至第一复位线181。例如，第二级联连接线CC2的一端经由过孔VC4电连接至第一栅极线131，第二级联连接线CC2的另一端经由过孔VC5电连接至第一复位线181。在一些实施例中，第二级联连接线CC2和第一输出电极32一体设置。这样的方式下，可以确保第一栅极线131上的栅极驱动信号作为第一输入信号被输入到后一级栅极驱动单元211-2的第一输入端IN1。
在一些实施例中，驱动晶体管M3的第一电极M3A和第二电极M3B中的至少一个与第一级联连接线CC1位于同一层。在一些实施例中，驱动晶体管M3的第一电极M3A和第二电极M3B中的至少一个与第二级联连接线CC2位于同一层。
发明人还注意到，在将多个栅极驱动子电路211A分散到多个子像素12中时，栅极驱动子电路211A两侧的某些子像素12占用的空间需要被压缩。这种情况下，被压缩空间且发出同一颜色的某些子像素(例如多个红色子像素、多个绿色子像素或多个蓝色子像素)存在显示不均匀的问题，从而影响显示面板的显示效果。
有鉴于此，本公开实施例还提供了如下技术方案。
图21是示出根据本公开又一个实施例的多个栅极驱动子电路的分布示意图。图22A-22E是示出根据本公开一些实施例的不同组阳极连接线的示意图。
下面结合图2、图21、图22A-22E对根据本公开一些实施例的显示面板进行介绍。
参见图2，显示面板包括衬底基板11、多个子像素12、多条栅极线13和栅极驱动电路21。
衬底基板11包括显示区111和围绕显示区111的周边区112。多个子像素12位于显示区111。多条栅极线13位于显示区111，并且电连接至多个子像素12。栅极驱动电路21位于显示区111，并且包括级联的多级栅极驱动单元211。多级栅极驱动单元211电连接至多条栅极线13。
如图21所示，多级栅极驱动电路211中的一级或多级栅极驱动单元211包括多个栅极驱动子电路211A。多个栅极驱动子电路211A包括第一栅极驱动子电路211A1和第二栅极驱动子电路211A2。
多个子像素12包括第一组子像素P1和第二组子像素P2。第一组子像素P1和第二组子像素P2中的一组子像素的像素驱动电路122位于第一栅极驱动子电路211A1和第二栅极驱动子电路211A2之间，第一组子像素P1和第二组子像素P2中的另一组子像素的像素驱动电路122位于第一栅极驱动子电路211A1远离第二栅极驱动子电路211A2的一侧。需要说明的是，图21示意性地示出了第一组子像素P1位于第一栅极驱动子电路211A1和第二栅极驱动子电路211A2之间、第二组子像素P2中的像素驱动电路122位于第一栅极驱动子电路211A1远离第二栅极驱动子电路211A2的一侧的情况。
参见图22A，第一组子像素P1包括被配置为发出第一颜色的光的第一子组子像素P11、被配置为发出第二颜色的光的第二子组子像素P12和被配置为发出第三颜色的光的第三子组子像素P13。在一些实施例中，第一颜色、第二颜色和第三颜色彼此不同。例如，第一颜色为红色，第二颜色为绿色，第三颜色为蓝色。
第一子组子像素P11的像素驱动电路122经由第一组阳极连接线GC1电连接至第一子组子像素P11的发光元件121的阳极P11-1211，第二子组子像素P12的像素驱动电路122经由第二组阳极连接线GC2电连接至第二子组子像素P12的发光元件121的阳极P12-1211，第三子组子像素P13的像素驱动电路122经由第三组阳极连接线GC3电连接至第三子组子像素P13的发光元件121的阳极P13-1211。
第一组阳极连接线GC1、第二组阳极连接线GC2和第三组阳极连接线GC3中的至少一组包括多条第一阳极连接线AC1。例如，第一组阳极连接线GC1、第二组阳极连接线GC2和第三组阳极连接线GC3中的每一组包括多条第一阳极连接线AC1。多条第一阳极连接线AC1包括两条第一阳极连接线AC1，并且，这两条第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。
例如，第一组阳极连接线GC1中的多条第一阳极连接线AC1中的两条第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。又例如，第二组阳极连接线GC2中的多条第一阳极连接线AC1中的两条第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。再例如，第三组阳极连接线GC1中的多条第一阳极连接线AC1中的两条第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。
上述实施例中，第一组阳极连接线GC1、第二组阳极连接线GC2和第三组阳极连接线GC3中的至少一组中的两条第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。这样的结构有助于提高第一组子像素12的显示均一性，从而提高显示面板的显示效果。
在一些实施例中，第一组阳极连接线GC1、第二组阳极连接线GC2和第三组阳极连接线GC3中的至少一组中的多条第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。换言之，第一组阳极连接线GC1、第二组阳极连接线GC2和第三组阳极连接线GC3中的至少一组中的全部第一阳极连接线AC1中越靠近第一栅极驱动子电路211A1的第一阳极连接线AC1的长度越大。这样的结构有助于进一步提高第一组子像素P1的显示均一性，从而提高显示面板的显示效果。
在一些实施例中，第一组阳极连接线GC1、第二组阳极连接线GC2、第三组阳极连接线GC3中的至少一组与发光元件121的阳极1211位于同一层。这样的结构有助于工艺实现，降低工艺复杂度。在一些实现方式中，第一组阳极连接线GC1与第一子组子像素P11的发光元件121的阳极P11-1211一体设置。在一些实现方式中，第二组阳极连接线GC2与第二子组子像素P12的发光元件121的阳极P12-1211一体设置。在一些实现方式中，第三组阳极连接线GC3与第三子组子像素P13的发光元件121的阳极P13-1211一体设置。
在一些实现方式中，第一组阳极连接线GC1经由第一组过孔VP1电连接至第一子组子像素P11的像素驱动电路122；第二组阳极连接线GC2经由第二组过孔VP2电连接至第二子组子像素P12的像素驱动电路122；第三组阳极连接线GC3经由第三组过孔VP3电连接至第三子组子像素P13的像素驱动电路122。
接下来结合图22B介绍第二组子像素P2的一些实现方式。
参见图22B，第二组子像素P2包括被配置为发出第一颜色的光的第四子组子像素P21、被配置为发出第二颜色的光的第五子组子像素P22和被配置为发出第三颜色的光的第六子组子像素P23。
第四子组子像素P21的像素驱动电路122经由第四组阳极连接线GC4电连接至第四子组子像素P21的发光元件121的阳极P21-1211，第五子组子像素P22的像素驱动电路122经由第五组阳极连接线GC5电连接至第五子组子像素P22的发光元件121的阳极P22-1211，第六子组子像素P23的像素驱动电路122经由第六组阳极连接线GC6电连接至第六子组子像素P23的发光元件121的阳极P23-1211。
第四组阳极连接线GC4、第五组阳极连接线GC5和第六组阳极连接线GC6中的至少一组包括多条第二阳极连接线AC2，多条第二阳极连接线AC2中越靠近第一栅极驱动子电路211A1的第二阳极连接线的长度越大。例如，第四组阳极连接线GC4、第五组阳极连接线GC5和第六组阳极连接线GC6中的每一组均包括多条第二阳极连接线AC2，多条第二阳极连接线AC2中越靠近第一栅极驱动子电路211A1的第二阳极连接线的长度越大。这样的结构有助于提高第二组子像素P2的显示均一性，从而进一步提高显示面板的显示效果。
在一些实施例中，参见图21，多个子像素12还包括第三组子像素P3和第四组子像素P4。第三组子像素P3和第四组子像素P4中的一组子像素的像素驱动电路122位于第二栅极驱动子电路211A2靠近第一栅极驱动子电路211A1、第一组子像素P1和第二组子像素P2的一侧，另一组子像素的像素驱动电路122位于第二栅极驱动子电路211A2远离第一栅极驱动子电路211A1的一侧。这里，图21示意性地示出了第四组子像素P4的像素驱动电路122位于第二栅极驱动子电路211A2靠近第一栅极驱动子电路211A1、第一组子像素P1和第二组子像素P2的一侧，第三组子像素P3的像素驱动电路122位于第二栅极驱动子电路211A2远离第一栅极驱动子电路211A1的一侧的情况。
下面结合图22C介绍第三组子像素P3的一些实现方式。
参见图22C，第三组子像素P3包括被配置为发出第一颜色的光的第七子组子像素P31、被配置为发出第二颜色的光的第八子组子像素P32和被配置为发出第三颜色的光的第九子组子像素P33。
第七子组子像素P31的像素驱动电路122经由第七组阳极连接线GC7电连接至第七子组子像素P31的发光元件121的阳极P31-1211，第八子组子像素P32的像素驱动电路122经由第八组阳极连接线GC8电连接至第八子组子像素P32的发光元件121的阳极P32-1211，第九子组子像素P33的像素驱动电路122经由第九组阳极连接线GC9电连接至第九子组子像素P33的发光元件121的阳极P33-1211。
第七组阳极连接线GC7、第八组阳极连接线GC8和第九组阳极连接线GC9中的至少一组包括多条第三阳极连接线AC3，多条第三阳极连接线AC3中越靠近第二栅极驱动子电路211A2的阳极连接线的长度越大。例如，第七组阳极连接线GC7、第八组阳极连接线GC8和第九组阳极连接线GC9中的每一组均包括多条第三阳极连接线AC3，多条第三阳极连接线AC3中越靠近第二栅极驱动子电路211A2的阳极连接线的长度越大。这样的结构有助于提高第三组子像素P3的显示均一性，从而进一步提高显示面板的显示效果。
下面结合图22D介绍第四组子像素P4的一些实现方式。
参见图22D，第四组子像素P4包括被配置为发出第一颜色的光的第十子组子像素P41、被配置为发出第二颜色的光的第十一子组子像素P42和被配置为发出第三颜色的光的第十二子组子像素P43。
第十子组子像素P41的像素驱动电路122经由第十组阳极连接线GC10电连接至第十子组子像素P41的发光元件121的阳极P41-1211，第十一子组子像素P42的像素驱动电路122经由第十一组阳极连接线GC11电连接至第十一子组子像素P42的发光元件121的阳极P42-1211，第十二子组子像素P43的像素驱动电路122经由第十二组阳极连接线GC12电连接至第十二子组子像素P43的发光元件121的阳极P43-1211。
第十组阳极连接线GC10、第十一组阳极连接线GC11和第十二组阳极连接线GC12中的至少一组包括多条第四阳极连接线AC4，多条第四阳极连接线AC4中越靠近第二栅极驱动子电路211A2的阳极连接线的长度越大。例如，第十组阳极连接线GC10、第十一组阳极连接线GC11和第十二组阳极连接线GC12中的每一组均包括多条第四阳极连接线AC4，多条第四阳极连接线AC4中越靠近第二栅极驱动子电路211A2的阳极连接线的长度越大。这样的结构有助于提高第四组子像素P4的显示均一性，从而进一步提高显示面板的显示效果。
在一些实施例中，参见图21，显示面板的多个子像素12还包括第五组子像素P5。第五组子像素P5的像素驱动电路122位于第一组子像素P1的像素驱动电路122和第四组子像素P4的像素驱动电路122之间，第一组子像素P1的像素驱动电路122位于第一栅极驱动子电路211A1和第五组子像素P5的像素驱动电路122之间，第四组子像素P4的像素驱动电路122位于第五组子像素P5的像素驱动电路122和第二栅极驱动子电路211A2之间。
下面结合图22D介绍第五组子像素P5的一些实现方式。
参见图22D，第五组子像素P5包括被配置为发出第一颜色的光的第十三子组子像素P51、被配置为发出第二颜色的光的第十四子组子像素P52和被配置为发出第三颜色的光的第十五子组子像素P53。
第十三子组子像素P51的像素驱动电路122经由第十三组阳极连接线GC13电连接至第十三子组子像素P51的发光元件121的阳极P51-1211，第十四子组子像素P52的像素驱动电路122经由第十四组阳极连接线GC14电连接至第十四子组子像素P52的发光元件121的阳极P52-1211，第十五子组子像素P53的像素驱动电路122经由第十五组阳极连接线GC15电连接至第十五子组子像素P53的发光元件121的阳极P53-1211。
这里，第十三组阳极连接线GC13的长度相同，第十四组阳极连接线GC14的长度相同，第十五组阳极连接线GC15的长度相同。
在显示面板包括上述第一组子像素P1、第二组子像素P2、第三组子像素P3、第四组子像素P4和第五组子像素P5的情况下，第一组子像素P1、第二组子像素P2、第三组子像素P3和第四组子像素P4的像素驱动电路在第一方向上的尺寸被压缩。换言之，第一栅极驱动子电路211A1两侧的子像素在第一方向上的尺寸被压缩，第二栅极驱动子电路211A2两侧的子像素在第一方向上的尺寸被压缩。这样的结构有利于提高显示面板的显示均一性，从而提高显示面板的显示效果。
发明人还注意到，在显示面板利用多路复用电路的情况下，显示面板会存在显示均一性差的问题。发明人经过研究发现，相关技术中，向多路复用电路提供控制信号的控制信号线与显示区的边缘具有类似的形状。例如，显示区具有类似台阶状的边缘，控制信号线同样具有类似台阶状。这样的控制信号线的长度相对较大，导致控制信号线的电阻较大，使得控制信号线上的电压降较大，进而使得子像素不能正常开启或关闭，影响显示面板的显示效果。
有鉴于此，本公开实施例还提供了如下技术方案。
图23A是示出根据本公开又一个实施例的显示面板的结构示意图。图23B是图23A所示圈B的放大示意图。
下面结合图23A、图23B、图3A介绍根据本公开一些实施例的显示面板。
参见图23A，显示面板包括衬底基板11、多个子像素12、多条栅极线13、栅极驱动电路21、多条控制信号线19、多条数据信号输入线20和多路复用电路MX。
衬底基板11包括显示区111和围绕显示区111的周边区112。周边区112包括第一周边区112A，第一周边区112A远离显示区11的边缘具有大于0的第一曲率。例如，第一周边区112A远离显示区11的边缘具有弧度，例如圆弧等。这里，在周边区112远离显示区11的边缘整体均具有大于0的曲率(例如圆环)的情况下，第一周边区112A可以是周边区112的任意一个部分；在周边区112远离显示区11的边缘部分具有大于0的曲率(例如拐角部分)的情况下，第一周边区112A可以是周边区112的拐角部分，例如四个拐角区之一。
多个子像素12位于显示区111。多条栅极线13位于显示区111，并且电连接至多个子像素12。栅极驱动电路21位于显示区111，并且包括级联的多级栅极驱动单元211。多级栅极驱动单元211电连接至多条栅极线13。
参见图3A，多级栅极驱动电路211中的一级或多级栅极驱动单元211包括多个栅极驱动子电路211A。多个栅极驱动子电路211A包括第一栅极驱动子电路211A1和第二栅极驱动子电路211A2。第一栅极驱动子电路211A1和第二栅极驱动子电路211A2由多个子像素12中的第一组子像素P1的像素驱动电路122间隔开。
参见图23B，多条控制信号线19、多条数据信号输入线20和多路复用电路MX至少位于第一周边区112A。多条控制信号线19中的至少一条的至少部分具有大于0的第二曲率。例如，多条控制信号线19的每一条具有大于0的第二曲率。在一些实施例中，第二曲率与第一曲率相同。作为一些实现方式，每条控制信号线19为圆弧形。
多路复用电路MX位于多条控制信号线19和显示区111之间。多路复用电路MX包括多个多路复用单元MX1，多个多路复用单元MX1中的每一个电连接至多条控制信号线19、多条数据信号输入线20中的一条数据信号输入线20和多条数据线15中的至少两条数据线15。
上述实施例中，多条控制信号线19中的至少一条的至少部分具有大于0第二曲率。这样的结构有助于减小控制信号线19的长度，降低控制信号线19的电阻，从而提高显示面板的显示均一性。
在一些实施例中，参见图23B，显示面板还包括电源总线VDD，被配置为向显示区111的电源线16提供电源电压。例如，电源总线VDD位于多条控制信号线19远离显示区111的一侧。
在一些实施例中，参见图23B，多个子像素12包括在第一方向上排布且相邻的第一行子像素C1和第二行子像素C2，第一行子像素C1的数量大于第二行子像素C2的数量。多个多路复用单元MX中的至少一个至少部分地位于第一周边区112A的第一区域112A1。这里，第一区域112A1在第一方向上位于第二行子像素C2远离显示区111的一侧，并且第一区域112A1在与第一方向垂直的第二方向上位于第一行子像素C1远离显示区11的一侧。例如，第一区域112A1在第一方向上位于第二行子像素C2的左侧，第一区域112A1在第二方向上位于第一行子像素C1的下侧。
例如，第一行子像素C1的左边缘所在的第一直线、第一行子像素C1的下边缘所在的第二直线、第二行子像素C2的左边缘所在的第三直线、以及第二行子像素C2的下边缘所在的第四直线所围成的封闭空间可以视为第一区域112A1。应理解，第一周边区112A可以包括多个第一区域112A1。
在一些实施例中，参见图23B，显示面板还包括多条控制信号连接线19A，多条控制信号线19经由多条控制信号连接线19A电连接至多个多路复用单元MX。例如，多条控制信号线19一一对应地电连接至多条控制信号连接线19A，多条控制信号连接线19A一一对应地电连接至多个多路复用单元MX。
在一些实施例中，多条控制信号连接线19A的延伸方向和多条数据线15(参见图23A)的延伸方向相同，即沿着第二方向延伸。这样的方式下，有助于减小控制信号连接线19A的长度，降低控制信号连接线19A的电阻，从而有助于提高显示面板的显示均一性。
图24是示出图23B的局部示意图。下面结合图24介绍多路复用单元MX的结构示意图。
参见图24，多个多路复用单元MX中的每一个包括与多条控制信号线19和至少两条数据线15一一对应的多个开关晶体管SW。作为示例，多个多路复用单元MX中的每一个包括6个开关晶体管，多条控制信号线19的数量为6，至少两条数据线15的数量为6。例如，6个开关晶体管中的3个开关晶体管位于某一个第一区域112A1，另外3个开关晶体管位于另一个第一区域112A1。
多个开关晶体管SW中的每一个的栅极SW0电连接至多条控制信号线19中的一条对应的控制信号线19，多个开关晶体管SW中的每一个的第一电极SW1电连接至多条数据信号输入线20中的一条对应的数据信号输入线20，多个开关晶体管SW中的每一个的第二电极SW2电连接至至少两条数据线15中的一条对应的数据线15。例如，每个开关晶体管SW的栅极SW0经由一条对应的控制信号连接线19电连接至一条对应的控制信号线19。
需要说明的是，本公开不同实施例提供的显示面板的技术方案可以相互组合，以得到多个实施例的显示面板。
本公开实施例还提供了多种显示面板的制造方法。
图25是示出根据本公开一个实施例的显示面板的制造方法的流程示意图。
在步骤252，提供衬底基板，衬底基板包括显示区和围绕显示区的周边区。
在步骤254，在显示区形成多个子像素、多条栅极线、多条发光控制线、栅极驱动电路和发光控制驱动电路。
每个子像素包括发光元件和被配置为驱动发光元件的像素驱动电路。多条栅极线电连接至多个子像素，多条发光控制线电连接至多个子像素。栅极驱动电路包括级联的多级栅极驱动单元，多级栅极驱动单元电连接至多条栅极线，多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，第一栅极驱动子电路和第二栅极驱动子电路由多个子像素中的第一组子像素的像素驱动电路间隔开。发光控制驱动电路包括级联的多级发光控制驱动单元，多级发光控制驱动单元电连接至多条发光控制线，多级发光控制驱动单元中的一级或多级发光控制驱动单元包括多个发光控制驱动子电路，多个发光控制驱动子电路包括第一发光控制驱动子电路和第二发光控制驱动子电路，第一发光控制驱动子电路和第二发光控制驱动子电路由多个子像素中的第二组子像素的像素驱动电路间隔开。
上述实施例中，栅极驱动电路和发光控制驱动电路均位于显示区。栅极驱动电路的至少一级栅极驱动单元包括分布在多个子像素的像素驱动电路中的多个栅极驱动子电路，发光控制驱动电路的至少一级发光控制驱动单元包括分布在多个子像素的像素驱动电路中的多个发光控制驱动子电路。这样的结构有利于减小显示面板的边框尺寸。
图26是示出根据本公开另一个实施例的显示面板的制造方法的流程示意图。
在步骤262，提供衬底基板，衬底基板包括显示区和围绕显示区的周边区。
在步骤264，在显示区形成多个子像素、多条栅极线、栅极驱动电路和栅极驱动子电路连接线。
每个子像素包括发光元件和被配置为驱动发光元件的像素驱动电路，多条栅极线电连接至多个子像素，栅极驱动电路包括级联的多级栅极驱动单元。多级栅极驱动单元电连接至多条栅极线，多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，第一栅极驱动子电路和第二栅极驱动子电路由多个子像素中的第一组子像素的像素驱动电路间隔开。
栅极驱动子电路连接线的一端电连接至第一栅极驱动子电路，栅极驱动子电路连接线的另一端电连接至第二栅极驱动子电路。
第一组子像素中的至少一个子像素的像素驱动电路包括第一像素驱动子电路、第二像素驱动子电路和连接件。第一像素驱动子电路位于栅极驱动子电路连接线的一侧，并且包括驱动晶体管，驱动晶体管包括位于衬底基板一侧的第一有源层。第二像素驱动子电路位于栅极驱动子电路连接线远离第一像素驱动子电路的一侧。连接件的一端电连接至第一像素驱动子电路，连接件的另一端电连接至第二像素驱动子电路，连接件在衬底基板上的正投影与栅极驱动子电路连接线在衬底基板上的正投影交叠，连接件与第一有源层位于不同层。
上述实施例中，连接件与第一有源层位于不同层，栅极驱动子电路连接线与连接件之间不会形成晶体管。因此，至少减轻了由于栅极驱动子电路连接线与连接件之间形成晶体管导致的显示面板的显示效果下降的问题。
图27是示出根据本公开又一个实施例的显示面板的制造方法的流程示意图。
在步骤272，提供衬底基板，衬底基板包括显示区和围绕显示区的周边区。
在步骤274，在显示区形成多个子像素、多条栅极线和栅极驱动电路。
每个子像素包括发光元件和被配置为驱动发光元件的像素驱动电路，多条栅极线电连接至多个子像素。栅极驱动电路包括级联的多级栅极驱动单元，多级栅极驱动单元电连接至多条栅极线，多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路。
多个子像素包括第一组子像素和第二组子像素，第一组子像素和第二组子像素中的一组子像素的像素驱动电路位于第一栅极驱动子电路和第二栅极驱动子电路之间，第一组子像素和第二组子像素中的另一组子像素的像素驱动电路位于第一栅极驱动子电路远离第二栅极驱动子电路的一侧。
第一组子像素包括：第一子组子像素，被配置为发出第一颜色的光，第一子组子像素的像素驱动电路经由第一组阳极连接线电连接至第一子组子像素的发光元件的阳极；第二子组子像素，被配置为发出第二颜色的光，第二子组子像素的像素驱动电路经由第二组阳极连接线电连接至第二子组子像素的发光元件的阳极；和第三子组子像素，被配置为发出第三颜色的光，第三子组子像素的像素驱动电路经由第三组阳极连接线电连接至第三子组子像素的发光元件的阳极。
第一组阳极连接线、第二组阳极连接线和第三组阳极连接线中的至少一组包括多条第一阳极连接线，多条第一阳极连接线包括两条第一阳极连接线，两条第一阳极连接线中越靠近第一栅极驱动子电路的第一阳极连接线的长度越大。
上述实施例中，第一组阳极连接线、第二组阳极连接线和第三组阳极连接线中的至少一组中的两条第一阳极连接线中越靠近第一栅极驱动子电路的第一阳极连接线的长度越大。这样的结构有助于提高第一组子像素的显示均一性，从而提高显示面板的显示效果。
图28是示出根据本公开再一个实施例的显示面板的制造方法的流程示意图。
在步骤282，提供衬底基板，衬底基板包括显示区和围绕显示区的周边区，周边区包括第一周边区，第一周边区远离显示区的边缘具有大于0的第一曲率。
在步骤284，形成多个子像素、多条数据线、多条栅极线、栅极驱动电路、多条控制信号线、多条数据信号输入线和多路复用电路。
每个子像素包括发光元件和被配置为驱动发光元件的像素驱动电路。多条数据线位于显示区，且电连接至多个子像素。多条栅极线位于显示区，且电连接至多个子像素。栅极驱动电路位于显示区，且包括级联的多级栅极驱动单元。多级栅极驱动单元电连接至多条栅极线，多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，第一栅极驱动子电路和第二栅极驱动子电路由多个子像素中的第一组子像素的像素驱动电路间隔开。
多条控制信号线至少位于第一周边区，多条控制信号线中的至少一条的至少部分具有大于0的第二曲率。多条数据信号输入线至少位于第一周边区。多路复用电路至少位于第一周边区，且位于多条控制信号线和显示区之间。多路复用电路包括多个多路复用单元，多个多路复用单元中的每一个电连接至多条控制信号线、多条数据信号输入线中的一条数据信号输入线和多条数据线中的至少两条数据线。
上述实施例中，多条控制信号线中的至少一条的至少部分具有大于0第二曲率。这样的结构有助于减小控制信号线的长度，降低控制信号线的电阻，从而提高显示面板的显示均一性。
本公开还提供了一种显示装置，显示装置可以包括上述任意一个实施例的显示面板。在一些实施例中，显示装置例如可以是可穿戴设备(例如手表)、移动终端、电视机、显示器、笔记本电脑、数码相框、导航仪、电子纸等任何具有显示功能的产品或部件。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (23)

1.一种显示面板，包括：
衬底基板，包括显示区和围绕所述显示区的周边区；
多个子像素，位于所述显示区，每个子像素包括发光元件和被配置为驱动所述发光元件的像素驱动电路；
多条栅极线，位于所述显示区，且电连接至所述多个子像素；
栅极驱动电路，位于所述显示区，包括级联的多级栅极驱动单元，所述多级栅极驱动单元电连接至所述多条栅极线，所述多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，所述多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，所述第一栅极驱动子电路和所述第二栅极驱动子电路由所述多个子像素中的第一组子像素的所述像素驱动电路间隔开；和
栅极驱动子电路连接线，位于所述显示区，所述栅极驱动子电路连接线的一端电连接至所述第一栅极驱动子电路，所述栅极驱动子电路连接线的另一端电连接至所述第二栅极驱动子电路，
其中，所述第一组子像素中的至少一个子像素的所述像素驱动电路包括：
第一像素驱动子电路，位于所述栅极驱动子电路连接线的一侧，包括驱动晶体管，所述驱动晶体管包括位于所述衬底基板一侧的第一有源层，
第二像素驱动子电路，位于所述栅极驱动子电路连接线远离所述第一像素驱动子电路的一侧，和
连接件，所述连接件的一端电连接至所述第一像素驱动子电路，所述连接件的另一端电连接至所述第二像素驱动子电路，所述连接件在所述衬底基板上的正投影与所述栅极驱动子电路连接线在所述衬底基板上的正投影交叠，所述连接件与所述第一有源层位于不同层。
2.根据权利要求1所述的显示面板，其中：
所述驱动晶体管还包括：
位于所述第一有源层远离所述衬底基板一侧的第一栅极，
位于所述第一栅极远离所述衬底基板一侧的第一绝缘层，
位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层，和
位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第一有源层的第一电极和第二电极；
所述第一像素驱动子电路还包括存储电容，包括：
第一电极板，与所述第一栅极位于同一层，和
第二电极板，位于所述第一绝缘层和所述第二绝缘层之间；
所述栅极驱动子电路连接线与所述第一栅极位于同一层，所述第二电极板、所述第一电极和所述第二电极中的至少一个与所述连接件位于同一层。
3.根据权利要求2所述的显示面板，其中，所述第一电极、所述第二电极和所述连接件位于同一层。
4.根据权利要求1所述的显示面板，其中，所述一级或多级栅极驱动单元包括级联的前一级栅极驱动单元和后一级栅极驱动单元，其中：
所述前一级栅极驱动单元的所述第一栅极驱动子电路包括所述前一级栅极驱动单元的第一输入端，所述前一级栅极驱动单元的所述第二栅极驱动子电路包括所述前一级栅极驱动单元的第一输出端；
所述后一级栅极驱动单元的所述第一栅极驱动子电路包括所述后一级栅极驱动单元的第一输入端，所述后一级栅极驱动单元的所述第二栅极驱动子电路包括所述后一级栅极驱动单元的第一输出端。
5.根据权利要求4所述的显示面板，其中：
所述前一级栅极驱动单元的第一输出端电连接至所述多条栅极线的第一栅极线；
所述显示面板还包括：
第一级联连接线，位于所述第一组子像素的所述像素驱动电路远离所述第二栅极驱动子电路的一侧，所述第一级联连接线的一端电连接至所述第一栅极线，所述第一级联连接线的另一端电连接至所述后一级栅极驱动单元的第一输入端。
6.根据权利要求5所述的显示面板，还包括：
多条复位线，位于所述显示区，且电连接至所述多个子像素；
所述后一级栅极驱动单元的所述第一栅极驱动子电路和所述第二栅极驱动子电路之间的所述第一组子像素的所述像素驱动电路电连接至所述多条复位线中的第一复位线，所述第一复位线经由所述第一级联连接线电连接至所述第一栅极线。
7.根据权利要求6所述的显示面板，其中，所述第一级联连接线经由第一过孔电连接至所述第一栅极线，经由第二过孔电连接至所述后一级栅极驱动单元的第一输入端，经由第三过孔电连接至所述第一复位线。
8.根据权利要求6所述的显示面板，还包括：
第二级联连接线，位于所述第一组子像素远离所述第一栅极驱动子电路的一侧，所述第二级联连接线的一端电连接至所述第一栅极线，所述第二级联连接线的另一端电连接至所述第一复位线。
9.根据权利要求5所述的显示面板，其中：
所述驱动晶体管还包括：
位于所述第一有源层远离所述衬底基板一侧的第一栅极，
位于所述第一栅极远离所述衬底基板一侧的第一绝缘层，
位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层，和
位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第一有源层的第一电极和第二电极；
所述第一像素驱动子电路还包括存储电容，包括：
第一电极板，与所述第一栅极位于同一层，和
第二电极板，位于所述第一绝缘层和所述第二绝缘层之间；
其中，所述第一电极和所述第二电极中的至少一个与所述第一级联连接线位于同一层。
10.根据权利要求1所述的显示面板，还包括：
多条发光控制线，位于所述显示区，且电连接至所述多个子像素；
多条电源线，位于所述显示区，且电连接至所述多个子像素；
多条复位线，位于所述显示区，且电连接至所述多个子像素；和
多条初始化线，位于所述显示区，且电连接至所述多个子像素；
所述第一像素驱动子电路还包括：
多个晶体管，包括第一发光控制晶体管，和
存储电容，包括第一电极板和第二电极板，所述第一电极板电连接至所述多条电源线中的一条；
所述第二像素驱动子电路包括第一复位晶体管，所述第一复位晶体管和所述多个晶体管中的每一个包括第二栅极和第二有源层，所述第二有源层和所述第一有源层中每一个均包括第一电极区、第二电极区、以及位于所述第一电极区和所述第二电极区之间的沟道，其中：
所述驱动晶体管的第一栅极电连接至所述存储电容的第二电极板，所述驱动晶体管的第一电极区电连接至所述多条电源线中的所述一条，
所述第一发光控制晶体管的第二栅极电连接至所述多条发光控制线中的一条，所述第一发光控制晶体管的第一电极区电连接至所述驱动晶体管的第二电极区，所述第一发光控制晶体管的第二电极区电连接至所述连接件的所述一端，
所述第一复位晶体管的第二栅极电连接至所述多条复位线中的一条，所述第一复位晶体管的第一电极区电连接至所述多条初始化线中的一条，所述第一复位晶体管的第二电极区电连接至所述连接件的所述另一端，以及
所述至少一个子像素的发光元件的阳极电连接至所述连接件的所述一端。
11.根据权利要求10所述的显示面板，还包括：
多条数据线，位于所述显示区，且电连接至所述多个子像素；
所述多个晶体管还包括：
数据写入晶体管，所述数据写入晶体管的第二栅极电连接至所述多条栅极线中的一条，所述数据写入晶体管的第一电极区电连接至所述多条数据线中的一条，所述数据写入晶体管的第二电极区电连接至所述驱动晶体管的第一电极区，
第二复位晶体管，所述第二复位晶体管的第二栅极电连接至所述多条复位线中的另一条，所述第二复位晶体管的第一电极区电连接至所述存储电容的第二电极板，所述第二复位晶体管的第二电极区电连接至所述多条初始化线中的另一条，
第二发光控制晶体管，所述第二发光控制晶体管的第二栅极电连接至所述多条发光控制线中的所述一条，所述第二发光控制晶体管的第一电极区电连接至所述多条电源线中的所述一条，所述第二发光控制晶体管的第二电极区电连接至所述驱动晶体管的第一电极区，和
阈值补偿晶体管，所述阈值补偿晶体管的第二栅极电连接至所述多条栅极线中的所述一条，所述阈值补偿晶体管的第一电极区电连接至所述第二复位晶体管的第一电极区，所述阈值补偿晶体管的第二电极区电连接至所述驱动晶体管的第二电极区。
12.根据权利要求1-11任意一项所述的显示面板，其中：
所述周边区包括第一周边区，所述第一周边区远离所述显示区的边缘具有第一曲率，所述第一曲率大于0；
所述显示面板还包括：
多条控制信号线，至少位于所述第一周边区，所述多条控制信号线中的至少一条的至少部分具有第二曲率，所述第二曲率大于0，
多条数据信号输入线，至少位于所述第一周边区，和
多路复用电路，至少位于所述第一周边区，且位于所述多条控制信号线和所述显示区之间，所述多路复用电路包括多个多路复用单元，所述多个多路复用单元中的每一个电连接至所述多条控制信号线、所述多条数据信号输入线中的一条数据信号输入线和所述多条数据线中的至少两条数据线。
13.根据权利要求12所述的显示面板，其中：
所述多个子像素包括在第一方向上排布且相邻的第一行子像素和第二行子像素，所述第一行子像素的数量大于所述第二行子像素的数量；
所述多个多路复用单元中的至少一个至少部分地位于所述第一周边区的第一区域，所述第一区域在第一方向上位于所述第二行子像素的一侧远离所述显示区的一侧，并且在与所述第一方向垂直的第二方向上位于所述第一行子像素远离所述显示区的一侧。
14.根据权利要求12所述的显示面板，还包括：
多条控制信号连接线，所述多条控制信号线经由所述多条控制信号连接线电连接至所述多个多路复用单元。
15.根据权利要求14所述的显示面板，其中，所述多条控制信号连接线的延伸方向和所述多条数据线的延伸方向相同。
16.根据权利要求12所述的显示面板，其中：
所述多个多路复用单元中的每一个包括与所述多条控制信号线和所述至少两条数据线一一对应的多个开关晶体管，所述多个开关晶体管中的每一个的栅极电连接至所述多条控制信号线中的一条对应的控制信号线，所述多个开关晶体管中的每一个的第一电极电连接至所述多条数据信号输入线中的一条对应的数据信号输入线，所述多个开关晶体管中的每一个的第二电极电连接至所述至少两条数据线中的一条对应的数据线。
17.根据权利要求12所述的显示面板，其中，所述多条控制信号线的每一条具有所述第二曲率。
18.根据权利要求12所述的显示面板，其中，所述第二曲率与所述第一曲率相同。
19.根据权利要求3所述的显示面板，其中，所述至少一个子像素还包括：
屏蔽层，与所述第二电极板位于同一层，所述连接件和所述栅极驱动子电路连接线在所述衬底基板上的正投影与所述屏蔽层在所述衬底基板上的正投影至少部分交叠。
20.根据权利要求19所述的显示面板，其中，所述连接件在所述衬底基板上的正投影和所述栅极驱动子电路连接线在所述衬底基板上的正投影重叠的部分位于所述屏蔽层在所述衬底基板上的正投影之内。
21.根据权利要求1所述的显示面板，还包括：
多条发光控制线，位于所述显示区，且电连接至所述多个子像素；和
发光控制驱动电路，位于所述显示区，包括级联的多级发光控制驱动单元，所述多级发光控制驱动单元电连接至所述多条发光控制线，所述多级发光控制驱动单元中的一级或多级发光控制驱动单元包括多个发光控制驱动子电路，所述多个发光控制驱动子电路包括第一发光控制驱动子电路和第二发光控制驱动子电路，所述第一发光控制驱动子电路和所述第二发光控制驱动子电路由所述多个子像素中的第二组子像素的所述像素驱动电路间隔开。
22.一种显示装置，包括：如权利要求1-21任意一项所述的显示面板。
23.一种显示面板的制造方法，包括：
提供衬底基板，所述衬底基板包括显示区和围绕所述显示区的周边区；和
在所述显示区形成多个子像素、多条栅极线、栅极驱动电路和栅极驱动子电路连接线，其中：
每个子像素包括发光元件和被配置为驱动所述发光元件的像素驱动电路，
所述多条栅极线电连接至所述多个子像素，
所述栅极驱动电路包括级联的多级栅极驱动单元，所述多级栅极驱动单元电连接至所述多条栅极线，所述多级栅极驱动电路中的一级或多级栅极驱动单元包括多个栅极驱动子电路，所述多个栅极驱动子电路包括第一栅极驱动子电路和第二栅极驱动子电路，所述第一栅极驱动子电路和所述第二栅极驱动子电路由所述多个子像素中的第一组子像素的所述像素驱动电路间隔开，
所述栅极驱动子电路连接线的一端电连接至所述第一栅极驱动子电路，所述栅极驱动子电路连接线的另一端电连接至所述第二栅极驱动子电路，以及
所述第一组子像素中的至少一个子像素的所述像素驱动电路包括：
第一像素驱动子电路，位于所述栅极驱动子电路连接线的一侧，包括驱动晶体管，所述驱动晶体管包括位于所述衬底基板一侧的第一有源层，
第二像素驱动子电路，位于所述栅极驱动子电路连接线远离所述第一像素驱动子电路的一侧，和
连接件，所述连接件的一端电连接至所述第一像素驱动子电路，所述连接件的另一端电连接至所述第二像素驱动子电路，所述连接件在所述衬底基板上的正投影与所述栅极驱动子电路连接线在所述衬底基板上的正投影交叠，所述连接件与所述第一有源层位于不同层。
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