CN117063225A - 显示基板和显示装置 - Google Patents
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Abstract
一种显示基板和显示装置，显示基板包括：显示区(AA)和非显示区，显示区(AA)设置有像素电路(PA)和发光单元(L)；每个像素电路(PA)与K个发射同一颜色光线的发光器件(EL 1‑EL k)连接；每个像素电路(PA)包括：电流控制子电路和发光选择子电路；电流控制子电路，分别与复位信号端(Reset)、初始信号端(Vinit)、扫描信号端(Gate)、数据信号端(Data)、发光控制端(EM)、第一电源端(VDD)和第一节点(N1)连接，设置为在复位信号端(Reset)、初始信号端(Vinit)、扫描信号端(Gate)、数据信号端(Data)、发光控制端(EM)和第一电源端(VDD)的控制下，向第一节点(N1)提供驱动电流；发光选择子电路，分别与第一节点(N1)、K个发光选择信号端(EL 1‑EL k)和K个发射同一颜色光线的发光器件(EL 1‑EL k)连接，设置为在K个发光选择信号端(EL 1‑EL k)的控制下，依次向K个发射同一颜色光线的发光器件(EL 1‑EL k)提供第一节点(N1)的信号。
Description
本公开实施例涉及但不限于显示技术领域，具体涉及一种显示基板和显示装置。
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明概述
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开提供了一种显示基板，包括：显示区和非显示区，所述显示区设置有M1行N1列像素电路和M2行N2列发光单元，每个发光单元包括：第一发光器件、第二发光器件和第三发光器件，第一发光器件、第二发光器件和第三发光器件发射不同颜色的光线；其中，M1≠M2，N1≠N2；
每个像素电路与K个发射同一颜色光线的发光器件连接，K为大于或者等于2的正整数；
每个像素电路包括：电流控制子电路和发光选择子电路；
所述电流控制子电路，分别与复位信号端、初始信号端、扫描信号端、数据信号端、发光控制端、第一电源端和第一节点连接，设置为在复位信号端、初始信号端、扫描信号端、数据信号端、发光控制端和第一电源端的控制下，向第一节点提供驱动电流；
所述发光选择子电路，分别与第一节点、K个发光选择信号端和K个发射同一颜色光线的发光器件连接，设置为在K个发光选择信号端的控制下，依次向K个发射同一颜色光线的发光器件提供第一节点的信号。
在一些可能的实现方式中，在每个像素电路中，所述电流控制子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和电容，其中，电容包括：第一极板和第二极板；
第一晶体管的控制极与复位信号端连接，第一晶体管的第一极与初始信号端连接，第一晶体管的第二极与第二节点连接；
第二晶体管的控制极与扫描信号端连接，第二晶体管的第一极与数据信号端连接，第二晶体管的第二极与第三节点连接；
第三晶体管的控制极与第二节点连接，第三晶体管的第一极与第三节点连接，第三晶体管的第二极与第一节点连接；
第四晶体管的控制极与扫描信号端连接，第四晶体管的第一极与第二节点连接，第四晶体管的第二极与第一节点连接；
第五晶体管的控制极与发光控制端连接，第五晶体管的第一极与第一电源端连接，第五晶体管的第二极与第三节点连接；
第一极板与第二节点连接，第二极板与第一电源端连接。
在一些可能的实现方式中，在每个像素电路中，发光选择子电路包括：第六晶体管至第5+K晶体管；
第k晶体管的控制极与第k-5发光选择信号端连接，第k晶体管的第一极与第一节点连接，第k晶体管的第二极与第k-5个发光器件连接，6≤k≤5+K。
在一些可能的实现方式中，K个发光选择信号端接收有效电平信号的时间不重合。
在一些可能的实现方式中，位于同一行的相邻像素电路所连接的发光器件发射不同颜色的光线，位于同一列的相邻像素电路所连接的发光器件发射相同颜色的光线。
在一些可能的实现方式中，当M2＝K×M1，N1＝3×N2时，每个像素电路连接的发光器件位于同一列；
第m行第3n-2列像素电路分别与第K×m-K+1行第n列发光单元中的第一发光器件、第Km-K+2行第n列发光单元中的第一发光器件，直至第K×m行第n列发光单元中的第一发光器件连接，其中，1≤m≤M1，1≤n≤N2；
第m行第3n-1列像素电路分别与第K×m-K+1行第n列发光单元中的第二发光器件、第Km-K+2行第n列发光单元中的第二发光器件，直至第K×m行第n列发光单元中的第二发光器件连接；
第m行第3n列像素电路分别与第K×m-K+1行第n列发光单元中的第三发光器件、第Km-K+2行第n列发光单元中的第三发光器件，直至第K×m行第n列发光单元中的第三发光器件连接。
在一些可能的实现方式中，当M2＝4×M1，N1＝3×N2时，像素电路所连接的发光器件沿第一方向和第二方向排布，所述第一方向与所述第二方向相交；
第m行第3n-2列像素电路与第2m-1行第2n-1列发光单元中的第一发光器件，第2m-1行第2n列发光单元中的第一发光器件，第2m行第2n-1列发光单元中的第一发光器件和第2m行第2n列发光单元中的第一发光器件连接，其中，1≤m≤M1，1≤n≤N2；
第m行第3n-1列像素电路与第2m-1行第2n-1列发光单元的第二发光器件，第2m-1行第2n列发光单元的第二发光器件，第2m行第2n-1列发光单元的第二发光器件，第2m行第2n列发光单元中的第二发光器件连接；
第m行第3n列像素电路与第2m-1行第2n-1列发光单元的第三发光器件，第2m-1行第2n列发光单元的第三发光器件，第2m行第2n-1列发光单元的第三发光器件，第2m行第2n列发光单元中的第三发光器件连接。
在一些可能的实现方式中，还包括：N1列数据信号线，M1行扫描信号线、M1行第一电源线，M1行复位信号线、M1行初始信号线、P行第一发光选择信号线、P行第二发光选择信号线、P行第三发光选择信号线、P行第四发光选择信号线和P行发光控制线，P＝M1或者M1/2；
所述数据信号线沿第一方向延伸，所述扫描信号线、所述第一电源线，所述复位信号线、所述初始信号线、所述第一发光选择信号线、所述第二发 光选择信号线、所述第三发光选择信号线、所述第四发光选择信号线和所述发光控制线沿第二方向延伸，所述第一方向和所述第二方向相交；
第s行扫描信号线与第s行像素电路的扫描信号端连接，第s行第一电源线与第s行像素电路的第一电源端连接，第s行复位信号线与第s行像素电路的复位信号端连接，第s行初始信号线与第s行像素电路的初始信号端连接，第t列数据信号线与第t列像素电路的数据信号端连接，1≤s≤M1，1≤t≤N1；
当P＝M1时，第s行第一发光选择信号线与第s行像素电路的第一发光选择信号端连接,第s行第二发光选择信号线与第s行像素电路的第二发光选择信号端连接，第s行第三发光选择信号线与第s行像素电路的第三发光选择信号端连接,第s行第四发光选择信号线与第s行像素电路的第四发光选择信号端连接；
当P＝M1/2时，第v行第一发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第一发光选择信号端连接，第v行第二发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第二发光选择信号端连接，第v行第三发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第三发光选择信号端连接，第v行第四发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第四发光选择信号端连接，第v行发光控制线分别与第2v-1行像素电路和第2v行像素电路的发光控制端连接，其中，1≤v≤P。
在一些可能的实现方式中，所述第一发光选择信号线与所述第二发光选择信号线同层设置，所述第三发光选择信号线和所述第四发光选择信号线同层设置，所述第一发光选择信号线和所述第三发光选择信号线异层设置。
在一些可能的实现方式中，所述非显示区设置有扫描驱动电路、发光驱动电路、第一发光选择驱动电路、第二发光选择驱动电路、第三发光选择驱动电路和第四发光选择驱动电路，所述显示区包括：相对设置的第一侧和第二侧；
所述扫描驱动电路位于所述显示区的第一侧和第二侧，所述发光驱动电路位于所述扫描驱动电路远离所述显示区的一侧，所述第一发光选择驱动电路位于所述显示区的第一侧，且位于所述扫描驱动电路和所述发光驱动电路 之间，所述第二发光选择驱动电路位于所述显示区的第二侧，且位于所述扫描驱动电路和所述发光驱动电路之间，所述第三发光选择驱动电路位于所述显示区的第一侧，且位于所述第一发光选择驱动电路和所述发光驱动电路之间，所述第四发光选择驱动电路位于所述显示区的第二侧，且位于所述第二发光选择驱动电路和所述发光驱动电路之间；
所述扫描驱动电路包括：M1个级联的扫描移位寄存器，第s级扫描移位寄存器与第s行扫描信号线连接；所述发光驱动电路包括：P个级联的发光移位寄存器，第v级发光移位寄存器与第v行发光控制线连接；所述第一发光选择驱动电路包括：P个级联的第一发光选择移位寄存器，第v级第一发光选择移位寄存器与第v行第一发光选择信号线连接；所述第二发光选择驱动电路包括：P个级联的第二发光选择移位寄存器，第v级第二发光选择移位寄存器与第v行第二发光选择信号线连接；所述第三发光选择驱动电路包括：P个级联的第三发光选择移位寄存器，第v级第三发光选择移位寄存器与第v行第三发光选择信号线连接；所述第四发光选择驱动电路包括：P个级联的第四发光选择移位寄存器，第v级第四发光选择移位寄存器与第v行第四发光选择信号线连接。
在一些可能的实现方式中，包括：基底以及依次设置在所述基底上的驱动电路层和发光结构层；所述驱动电路层包括：像素电路，所述发光结构层包括：发光单元；
所述驱动电路层包括：依次叠设在所述基底上的第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第四金属层、第六绝缘层、第五金属层、第七绝缘层、第六金属层、第八绝缘层、第七金属层和平坦层；
当K＝4时，所述半导体层包括：多个像素电路的有源层，每个像素电路的有源层包括：多个晶体管的有源层；所述第一金属层包括：发光控制线、扫描信号线、复位信号线和多个像素电路的第一导电层，每个像素电路的第一导电层包括：多个晶体管的栅电极和第一极板；所述第二金属层包括：第一电源线、初始信号线和多个像素电路的第二导电层，每个像素电路的第二导电层包括：多个晶体管的第一极和第二极、第一连接部和第二连接部；所 述第三金属层包括：数据信号线和多个像素电路的第三导电层，每个像素电路的第三导电层包括：第二晶体管的第一极，第三连接部，第四连接部和第五连接部；所述第四金属层包括：多个像素电路的第四导电层，每个像素电路的第四导电层包括：第六连接部，第七连接部，第八连接部，第九连接部，第十连接部和第十一连接部；所述第五金属层包括：多个像素电路的第五导电层，每个像素电路的导电层包括：第十二连接部；所述第六金属层包括：第三发光选择信号线、第四发光选择信号线和除了第一列像素电路之外的其他像素电路的第六导电层，除了第一列像素电路之外的其他像素电路的第六导电层包括：第十三连接部和第十四连接部；所述第七金属层包括：第一发光选择信号线、第二发光选择信号线和多个像素电路的第七导电层，每个像素电路的第七导电层包括：第十五连接部、第十六连接部、第十七连接部和第十八连接部。
在一些可能的实现方式中，第s行初始信号线在基底上的正投影与第s行复位信号线在基底上的正投影至少部分重叠；
所述第一发光选择信号线在基底上的正投影位于所述第三发光选择信号线在基底上的正投影和所述第四发光选择信号线在基底上的正投影之间；
所述第二发光选择信号线在基底上的正投影位于所述第四发光选择信号线在基底上的正投影远离所述第三发光选择信号线在基底上的正投影的一侧。
在一些可能的实现方式中，位于同一行的相邻像素电路的有源层沿相邻像素电路的中线对称设置，且第i行第j列像素电路的像素电路的有源层与第i行第j+1列像素电路的像素电路的有源层连接，1≤i≤M1，1≤j<N1，且为奇数；
位于同一行的相邻像素电路的第一导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第二导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第三导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第四导电层沿相邻像素电路的中线对称设置；位于同一行的相邻像素电路的第五导电层沿相邻像素电路的中线对称设置。
在一些可能的实现方式中，所述第一晶体管的有源层包括：第一分支段、 第一连接段和第二分支段；
所述第一分支段和所述第二分支段位于所述第一连接段的同一侧，且所述第一连接段分别与所述第一分支段和所述第二分支段连接；
所述第一分支段和所述第二分支段沿第一方向延伸，所述第一连接段沿第二方向延伸；
所述第一连接段的长度大于所述第一分支段的长度。
在一些可能的实现方式中，当像素电路所连接的发光器件沿第一方向和第二方向排布时，第i行第j列像素电路的第五晶体管的有源层与第i行第i+1列像素电路的第五晶体管的有源层为一体成型结构；第i行第j列像素电路的第八晶体管的栅电极与第i行第j+1列像素电路的第八晶体管的栅电极为一体成型结构；第i行第j列像素电路的第九晶体管的栅电极与第i行第j+1列像素电路的第九晶体管的栅电极为一体成型结构；第i行第j+1列像素电路的第六晶体管的栅电极与第i行第j+2列像素电路的第六晶体管的栅电极为一体成型结构；第i行第j+1列像素电路的第七晶体管的栅电极与第i行第j+2列像素电路的第七晶体管的栅电极为一体成型结构；第i行第j列像素电路的第一连接部和第i行第j+1列像素电路的第一连接部为一体成型结构；第i行第j列像素电路的第五晶体管的第一极和第i行第j+1列像素电路的第五晶体管的第一极为一体成型结构；第i行第j列像素电路的第八连接部和第i行第j+1列像素电路的第八连接部为一体成型结构，第i行第j列像素电路的第九连接部和第i行第j+1列像素电路的第九连接部为一体成型结构。
在一些可能的实现方式中，第二绝缘层和第三绝缘层开设有位于每个像素电路中的第一过孔至第九过孔，第三绝缘层还开设有位于每个像素电路中的第十过孔和第十一过孔，第二绝缘层、第三绝缘层和第四绝缘层上开设有十二过孔和第十三过孔，第三绝缘层和第四绝缘层上开设有位于每个像素电路中的第十四过孔、第十五过孔和第十六过孔，第四绝缘层和第五绝缘层上开设有位于每个像素电路中的第十七过孔至第二十二过孔，第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层上开设有位于每个像素电路中的第二十三过孔和第二十四过孔，第六绝缘层和第七绝缘层上开设有位于每个像素电路中的第二十五过孔和第二十六过孔，第六绝缘层和第七绝缘层还开设有位 于第一列像素电路之外的其他像素电路中的第二十七过孔和第二十八过孔，第五绝缘层、第六绝缘层、第七绝缘层和第八绝缘层开设有位于每个像素电路中的第二十九过孔和第三十过孔，在第一列像素电路中，第六绝缘层、第七绝缘层和第八绝缘层开设有位于每个像素电路中的第三十一过孔和第三十二过孔，第六绝缘层、第七绝缘层和第八绝缘层还开设有位于每个像素电路中的第三十三过孔和第三十四过孔，第八绝缘层开设有位于第一列像素电路之外的其他像素电路中的第三十五过孔和第三十六过孔，平坦层开设有位于每个像素电路中的第三十七过孔、第三十八过孔、第三十九过孔和第四十过孔；
第一过孔暴露出第五晶体管的有源层，第二过孔暴露出第三晶体管的有源层，第三过孔暴露出第一晶体管的有源层，第四过孔暴露出第六晶体管的有源层，第五过孔暴露出第八晶体管的有源层，第六过孔暴露出第八晶体管的有源层，第七过孔暴露出第六晶体管的有源层，第八过孔暴露出第七晶体管的有源层，第九过孔暴露出第九晶体管的有源层，第十过孔暴露出第八晶体管的栅电极，第十一过孔暴露出第九晶体管的栅电极，第十二过孔暴露出第一晶体管的有源层和第四晶体管的有源层，第十三过孔暴露出第二晶体管的有源层，第十四过孔暴露出第一极板，第十五过孔暴露出第六晶体管的栅电极，第十六过孔暴露出第七晶体管的栅电极，第十七过孔暴露出第六晶体管的第二极，第十八过孔暴露出第八晶体管的第二极，第十九过孔暴露出第一连接部，第二十过孔暴露出第二连接部，第二十一过孔暴露出第七晶体管的第二极，第二十二过孔暴露出第九晶体管的第二极，第二十三过孔暴露出第三晶体管的第二极，第二十四过孔暴露出第六晶体管的第一极，在每个像素电路中，第二十五过孔暴露出第八连接部，第二十六过孔暴露出第九连接部，第二十七过孔暴露出第六连接部，第二十八过孔暴露出第十连接部，第二十九过孔暴露出第四连接部，第三十过孔暴露出第五连接部，第三十一过孔暴露出第六连接部，第三十二过孔暴露出第十连接部，第三十三过孔暴露出第七连接部，第三十四过孔暴露出第十一连接部，第三十三过孔暴露出第七连接部，第三十四过孔暴露出第十一连接部，第三十五过孔暴露出第十三连接部，第三十六过孔暴露出第十四连接部，第三十七过孔暴露出第十五连接部，第三十八过孔暴露出第十六连接部，第三十九过孔暴露出第十七连接 部，第四十过孔暴露出第十八连接部。
在一些可能的实现方式中，第i行第j列像素电路的第一过孔与第i行第j+1列像素电路的第一过孔为同一过孔；第i行第j列像素电路的第十过孔与第i行第j+1列像素电路的第十过孔为同一过孔；第i行第j列像素电路的第十一过孔与第i行第j+1列像素电路的第十一过孔为同一过孔；第i行第j+1列像素电路的第十五过孔和第i行第j+2列像素电路的第十五过孔为同一过孔；第i行第j+1列像素电路的第十六过孔和第i行第j+2列像素电路的第十六过孔为同一过孔；第i行第j列像素电路中的第十九过孔与第i行第j+1列像素电路中的第十九过孔为同一过孔；第i行第j列像素电路中的第二十五过孔与第i行第j+1列像素电路中的第二十五过孔为同一过孔，第i行第j列像素电路中的第二十六过孔与第i行第j+1列像素电路中的第二十六过孔为同一过孔；第i行第j+1列像素电路中的第二十九过孔与第i行第j+2列像素电路中的第二十九过孔为同一过孔；第i行第j+1列像素电路中的第三十过孔与第i行第j+2列像素电路中的第三十过孔为同一过孔。
在一些可能的实现方式中，对于每个像素电路，第五晶体管的第一极通过第一过孔与第五晶体管的有源层连接，第三晶体管的第二极通过第二过孔与第三晶体管的有源层连接，第一晶体管的第一极通过第三过孔与第一晶体管的有源层连接，第六晶体管的第二极通过第四过孔与第六晶体管的有源层连接，第八晶体管的第二极通过第五过孔与第八晶体管的有源层连接，第八晶体管的第一极通过第六过孔与第八晶体管的有源层连接，第六晶体管的第一极通过第七过孔与第六晶体管的有源层连接，第七晶体管的第二极通过第八过孔与第七晶体管的有源层连接，第九晶体管的第二极通过第九过孔与第九晶体管的有源层连接，第一连接部通过第十过孔与第八晶体管的栅电极连接，第二连接部通过第十一过孔与第九晶体管的栅电极连接，第三连接部通过第十二过孔与第一晶体管的有源层连接，第三连接部通过第十四过孔与第一极板连接，第二晶体管的第一极通过第十三过孔与第二晶体管的有源层连接，第四连接部通过第十五过孔与第六晶体管的栅电极连接，第五连接部通过第十六过孔与第七晶体管的栅电极连接，第六连接部通过第十七过孔与第六晶体管的第二极连接，第七连接部通过第十八过孔与第八晶体管的第二极 连接，第八连接部通过第十九过孔与第一连接部连接，第九连接部通过第二十过孔与第二连接部连接，第十连接部通过第二十一过孔与第七晶体管的第二极连接，第十一连接部通过第二十二过孔与第九晶体管的第二极连接，第十二连接部通过第二十三过孔与第三晶体管的第二极，且通过第二十四过孔与第六晶体管的第一极连接，第三发光选择信号线通过第二十五过孔与第八连接部连接，第四发光选择信号线通过第二十六过孔与第九连接部连接，第一发光选择信号线通过第二十九过孔与第四连接部连接，第二发光选择信号线通过第三十过孔与第五连接部连接，像素电路所连接的第一发光器件通过第三十六过孔与第十五连接部连接，像素电路所连接的第二发光器件通过第三十八过孔与第十七连接部连接，像素电路所连接的第三发光器件通过第三十七过孔与第十六连接部连接，像素电路所连接的第四发光器件通过第三十八过孔与第十八连接部连接；
在第一列像素电路中，第十五连接部通过第三十一过孔与第六连接部连接，第十六连接部通过第三十二过孔与第十连接部连接，第十七连接部通过第三十三过孔与第七连接部连接，第十八连接部通过第三十四过孔与第十一连接部连接，在除了第一列像素电路之外的其他像素电路中，第十三连接部通过第二十七过孔与第六连接部连接，第十四连接部通过第二十八过孔与第十连接部连接，第十五连接部通过第三十三过孔与第七连接部连接，第十六连接部通过第三十四过孔与第十一连接部连接，第十七连接部通过第三十五过孔与第十三连接部连接，第十八连接部通过第三十六过孔与第十四连接部连接。
在一些可能的实现方式中，所述发光器件包括：第一电极、有机发光层和第二电极；所述发光结构层包括：依次叠设在所述驱动结构层上的第一电极层、像素界定层、发光材料层和第二电极层；
所述第一电极层包括：阵列排布的第一电极，所述发光材料层包括：阵列排布的有机发光层，所述第二电极层包括：第二电极；
所述像素电路与所连接连接发光器件的第一电极连接，所有发光器件的第二电极与第二电源端连接；
对于第m行第3n-2列像素电路，第十五连接部在基底上的正投影与第 2m-1行第2n-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；
对于第m行第3n-1列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠；
对于第m行第3n列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。
在一些可能的实现方式中，对于每个发光器件，所述第一电极远离基底的表面包括：第一端和第二端；平坦层开设有过孔，第一电极通过平坦层过孔与像素电路连接；
位于同一行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的同一端；
位于第x行的发光器件的第一电极与像素电路连接的平坦层过孔位于第 一电极的第一端或第二端，位于第x+1行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端或第二端。
第二方面，本公开还提供了一种显示装置，包括：上述显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为一种显示基板的结构示意图；
图2为一种示例性实施例提供的像素电路的结构示意图；
图3为一种示例性实施例提供的显示基板的示意图；
图4A为一种示例性实施例提供的像素电路的示意图；
图4B为另一示例性实施例提供的像素电路的示意图；
图5为一种像素电路的工作时序图；
图6A为像素电路与发光器件的连接示意图一；
图6B为像素电路与发光器件的连接示意图二；
图7A为一种显示基板的结构示意图一；
图7B为一种显示基板的结构示意图二；
图8为位于同一列第i行和第i+1行像素电路的时序图；
图9为一种示例性实施例提供的显示基板的结构示意图；
图10A为一种示例性实施例提供的驱动电路层的结构示意图一；
图10B为一种示例性实施例提供的驱动电路层的结构示意图二；
图10C为一种示例性实施例提供的驱动电路层的结构示意图三；
图11为第一晶体管的有源层的结构示意图；
图12A为一种示例性实施例中平坦层和第一电极层的示意图一；
图12B为一种示例性实施例提供的平坦层和第一电极层的示意图二；
图13为形成半导体层后的示意图；
图14A为第一金属层的示意图；
图14B为形成第一金属层后的示意图；
图15A为第三绝缘层的示意图；
图15B为形成第三绝缘层后的示意图；
图16A为第二金属层的示意图；
图16B为形成第二金属层后的示意图；
图17A为第四绝缘层的示意图；
图17B为形成第四绝缘层后的示意图；
图18A为第三金属层的示意图；
图18B为形成第三金属层后的示意图；
图19A为第五绝缘层的示意图；
图19B为形成第五绝缘层后的示意图；
图20A为第四金属层的示意图；
图20B为形成第四金属层后的示意图；
图21A为第六绝缘层的示意图；
图21B为形成第六绝缘层后的示意图；
图22A为第五金属层的示意图；
图22B为形成第五金属层后的示意图；
图23A为第七绝缘层的示意图；
图23B为形成第七绝缘层后的示意图；
图24A为第六金属层的示意图；
图24B为形成第六金属层的示意图；
图25A为第八绝缘层的示意图；
图25B为形成第八绝缘层后的示意图；
图26A为第七金属层的示意图；
图26B为形成第七金属层后的示意图；
图27A为平坦层的示意图；
图27B为形成平坦层后的示意图；
图28A为第一电极层的示意图；
图28B为形成第一电极层后的示意图。
详述
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构 造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
一种近眼显示装置中的显示基板的分辨率较低，导致近眼显示装置出现纱窗效应，显示效果不佳。
图1为一种显示基板的结构示意图，图2为一种示例性实施例提供的像素电路的结构示意图，图3为一种示例性实施例提供的显示基板的示意图。如图1至图3所示，显示基板包括：显示区AA和位于显示区外围的非显示区，显示区AA设置有M1行N1列像素电路PA和M2行N2列发光单元，每个发光单元L包括：第一发光器件L1、第二发光器件L2和第三发光器件L3，第一发光器件L1、第二发光器件L2和第三发光器件L3发射不同颜色的光线；其中，M1≠M2，N1≠N2；每个像素电路与K个发射同一颜色光线的发光器件连接，K为大于或者等于2的正整数。
如图2所示，在一种示例性实施例中，每个像素电路可以包括：电流控制子电路和发光选择子电路。其中，电流控制子电路，分别与复位信号端Reset、初始信号端Vinit、扫描信号端Gate、数据信号端Data、发光控制端EM、第一电源端VDD和第一节点N1连接，设置为复位信号端Reset、初始信号端Vinit、扫描信号端Gate、数据信号端Data、发光控制端EM和第一电源端VDD的控制下，向第一节点N1提供驱动电流。发光选择子电路，分别与第一节点N1、K个发光选择信号端EM
1至EM
K和K个发射同一颜色光线的发光器件EL
1至EL
K连接，设置为在K个发光选择信号端EM
1至EM
K的控制下，依次向K个发射同一颜色光线的发光器件EL
1至EL
K提供第一节点N1的信号。
在一种示例性实施例中，发光器件可以为OLED或者QLED。
在一种示例性实施例中，发光单元中的三个发光器件可以分别发射红色。绿色或者蓝色的光线，本公开在此不做限定。在示例性实施方式中，每个发光器件的形状可以是矩形状、菱形、五边形或六边形。三个发光器件可以采用水平并列、竖直并列或品字方式排列，本公开在此不做限定。
在一种示例性实施例中，第一电源端持续提供高电平信号。
本公开实施例提供的一种显示基板，包括：显示区和非显示区，所述显示区设置有M1行N1列像素电路和M2行N2列发光单元，每个发光单元包括：第一发光器件、第二发光器件和第三发光器件，第一发光器件、第二发光器件和第三发光器件发射不同颜色的光线；其中，M1≠M2，N1≠N2；每个像素电路与K个发射同一颜色光线的发光器件连接，K为大于或者等于2的正整数；每个像素电路包括：电流控制子电路和发光选择子电路；电流控制子电路，分别与复位信号端、初始信号端、扫描信号端、数据信号端、发光控制端、第一电源端和第一节点连接，设置为在复位信号端、初始信号端、扫描信号端、数据信号端、发光控制端和第一电源端的控制下，向第一节点提供驱动电流；发光选择子电路，分别与第一节点、K个发光选择信号端和K个发射同一颜色光线的发光器件连接，设置为在K个发光选择信号端的控制下，依次向K个发射同一颜色光线的发光器件提供第一节点的信号。本公开通过像素电路与K个发光器件连接，可以增大显示基板的分辨率，提升显示基板的显示效果。
在一种示例性实施例中，图4A为一种示例性实施例提供的像素电路的示意图，图4B为另一示例性实施例提供的像素电路的示意图。如图4A和图4B所示，在每个像素电路中，电流控制子电路可以包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和电容C，其中，电容C包括：第一极板C1和第二极板C2。其中，第一晶体管T1的控制极与复位信号端Reset连接，第一晶体管T1的第一极与初始信号端Vinit连接，第一晶体管T1的第二极与第二节点N2连接。第二晶体管T2的控制极与扫描信号端Gate连接，第二晶体管T2的第一极与数据信号端Data连接，第二晶体管T2的第二极与第三节点N3连接。第三晶体管T3的控制极与第二节点N2连接，第三晶体管T3的第一极与第三节点N3连接，第三晶体管T3的第二极与第一节点N1连接。第四晶体管T4的控制极与扫描信号端Gate连接，第四晶体管T4的第一极与第二节点N2连接，第四晶体管T4的第二极与第一节点N1连接。第五晶体管T5的控制极与发光控制端EM连接，第五晶体管T5的第一极与第一电源端VDD连接，第五晶体管T5的第二极与第三节点N3连接。第一极板C1与第二节点N2连接，第二极板C2与第一电源端VDD连接。
在一种示例性实施例中，如图4A和图4B所示，在每个像素电路中，发光选择子电路可以包括：第六晶体管T6至第5+K晶体管T5+K。其中，第k晶体管Tk的控制极与第k-5发光选择信号端EM
k-5连接，第k晶体管Tk的第一极与第一节点N1连接，第k晶体管Tk的第二极与第k-5个发光器件EL
k-5连接，6≤k≤5+K。图4B是以K＝4为例进行说明的。图4B中第六晶体管T6的控制极与第一发光选择信号端EM
1连接，第六晶体管T6的第一极与第一节点N1连接，第六晶体管T6的第二极与第一个发光器件EL
1连接，第七晶体管T7的控制极与第二发光选择信号端EM
2连接，第七晶体管T7的第一极与第一节点N1连接，第七晶体管T7的第二极与第二个发光器件EL
2连接。第八晶体管T8的控制极与第三发光选择信号端EM
3连接。第八晶体管T8的第一极与第一节点N1连接，第八晶体管T8的第二极与第三个发光器件EL
3连接。第九晶体管T9的控制极与第四发光选择信号端EM
4连接。第九晶体管T9的第一极与第一节点N1连接，第九晶体管T9的第二极与第四个发光器件EL
4连接。
在一种示例性实施例中，第三晶体管为驱动晶体管。第一晶体管、第二晶体管、第四晶体管至第第5+K晶体管均为开关晶体管。示例性地，第一晶体管T1到第5+K晶体管T5+K可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现高分辨率(Pixel Per Inch，简称PPI)，低频驱动，可以降低功耗，可以提高显示品质。
在一种示例性实施例中，第一晶体管T1到第5+K晶体管T5+K可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一种 示例性实施例中，第一晶体管T1到第5+K晶体管T5+K可以包括P型晶体管和N型晶体管。其中，当低电平加载在P型晶体管的栅电极时，P型晶体管导通，当高电平加载在P型晶体管的栅电极时，P型晶体管截止。相应的，时钟信号是在两个不同电平间周期性切换的信号，且这两个电平通常也是分别用于使晶体管导通和截止的，故通常也将二者中较高的称为高电平，而较低的称为低电平。
在一种示例性实施例中，位于同一行的相邻像素电路所连接的发光器件发射不同颜色的光线，位于同一列的相邻像素电路所连接的发光器件发射相同颜色的光线。
在一种示例性实施例中，K个发光选择信号端接收有效电平信号的时间不重合。K个发光选择信号端接收有效电平信号的时间不重合可以使得像素电路连接的K个发光器件不同时发光，可以保证显示基板的显示效果。
以K＝4，且9个晶体管均为P型晶体管为例进行说明，图5为一种像素电路的工作时序图。下面通过图4B示例的像素电路的工作过程说明本公开示例性实施例提供的像素电路，图4B中的像素电路包括9个晶体管(第一晶体管T1至第九晶体管T9)、1个电容C和9个信号端(数据信号端Data、扫描信号端Gate、复位信号端Reset、初始信号端Vinit、发光控制端EM、第一电源端VDD、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4)。在一帧中，每个像素电路中的电流控制电路进行四次充电，分别对应四个子帧，每个子帧对应一个发光器件，四个发光器件依次被点亮。每个像素电路的工作过程可以包括四个子帧：依次为第一子帧、第二子帧、第三子帧和第四子帧。
每个像素电路在第一子帧的工作过程可以包括：
第一阶段t1_1，称为复位阶段，复位信号端Reset的信号为低电平信号，扫描信号端Gate、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。复位信号端Reset的信号为低电平信号，第一晶体管T1导通，初始信号端Vinit的信号提供至第二节点N2，对电容C进行初始化，清除电容中原有数据电压。扫描信号端Gate、复位信号端Reset、发光控制 端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第二阶段t2_1、称为数据写入阶段或者阈值补偿阶段，扫描信号端Gate信号为低电平信号，复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。数据信号端Data输出数据电压，数据信号端Data的数据电压提供至第三节点N3。此阶段由于第二节点N2的信号为低电平信号，因此第三晶体管T3导通。扫描信号端Gate信号为低电平信号，第二晶体管T2和第四晶体管T4导通，第二晶体管T2和第四晶体管T4导通使得数据信号端Data输出的数据电压经过第三节点N3、导通的第三晶体管T3、第一节点N1和导通的第二晶体管T2提供至第二节点N2，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，第二节点N2的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压。复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM3和第四发光选择信号端EM
4的信号均为高电平信号，使得第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第三阶段t3_1、称为发光阶段，发光控制端EM和第一发光选择信号端EM
1的信号为低电平信号，扫描信号端Gate、复位信号端Reset、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。发光控制端EM和第一发光选择信号端EM1的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向第一个发光器件EL
1的第一极提供驱动电压，驱动第一个发光器件EL
1发光。
每个像素电路在第二子帧的工作过程可以包括：
第一阶段t1_2，称为复位阶段，复位信号端Reset的信号为低电平信号，扫描信号端Gate、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。复位信号端Reset的信号为低电平信号，第一晶体管T1导通，初始信号端Vinit的信号提供至第二节点N2，对电容C进行初始化，清除电容中原有数据电压。扫描信号端Gate、复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第二阶段t2_2、称为数据写入阶段或者阈值补偿阶段，扫描信号端Gate信号为低电平信号，复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。数据信号端Data输出数据电压，数据信号端Data的数据电压提供至第三节点N3。此阶段由于第二节点N2的信号为低电平信号，因此第三晶体管T3导通。扫描信号端Gate信号为低电平信号，第二晶体管T2和第四晶体管T4导通，第二晶体管T2和第四晶体管T4导通使得数据信号端Data输出的数据电压经过第三节点N3、导通的第三晶体管T3、第一节点N1和导通的第二晶体管T2提供至第二节点N2，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，第二节点N2的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压。复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使得第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第三阶段t3_2、称为发光阶段，发光控制端EM和第二发光选择信号端EM
2的信号为低电平信号，扫描信号端Gate、复位信号端Reset、第一发光选择信号端EM
1、第三发光选择信号端EM
3和第四发光选择信号端EM
4的 信号均为高电平信号。发光控制端EM和第二发光选择信号端EM
2的信号为低电平信号，使第五晶体管T5和第七晶体管T7导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第七晶体管T7向第二个发光器件EL
2的第一极提供驱动电压，驱动第二个发光器件EL
2发光。
每个像素电路在第三子帧的工作过程可以包括：
第一阶段t1_3，称为复位阶段，复位信号端Reset的信号为低电平信号，扫描信号端Gate、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。复位信号端Reset的信号为低电平信号，第一晶体管T1导通，初始信号端Vinit的信号提供至第二节点N2，对电容C进行初始化，清除电容中原有数据电压。扫描信号端Gate、复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第二阶段t2_3、称为数据写入阶段或者阈值补偿阶段，扫描信号端Gate信号为低电平信号，复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。数据信号端Data输出数据电压，数据信号端Data的数据电压提供至第三节点N3。此阶段由于第二节点N2的信号为低电平信号，因此第三晶体管T3导通。扫描信号端Gate信号为低电平信号，第二晶体管T2和第四晶体管T4导通，第二晶体管T2和第四晶体管T4导通使得数据信号端Data输出的数据电压经过第三节点N3、导通的第三晶体管T3、第一节点N1和导通的第二晶体管T2提供至第二节点N2，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，第二节点N2的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压。复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端 EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使得第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第三阶段t3_3、称为发光阶段，发光控制端EM和第三发光选择信号端EM
3的信号为低电平信号，扫描信号端Gate、复位信号端Reset、第一发光选择信号端EM
1、第二发光选择信号端EM
2和第四发光选择信号端EM
4的信号均为高电平信号。发光控制端EM和第三发光选择信号端EM
3的信号为低电平信号，使第五晶体管T5和第八晶体管T8导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第八晶体管T8向第三个发光器件EL
3的第一极提供驱动电压，驱动第三个发光器件EL
3发光。
每个像素电路在第四子帧的工作过程可以包括：
第一阶段t1_4，称为复位阶段，复位信号端Reset的信号为低电平信号，扫描信号端Gate、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。复位信号端Reset的信号为低电平信号，第一晶体管T1导通，初始信号端Vinit的信号提供至第二节点N2，对电容C进行初始化，清除电容中原有数据电压。扫描信号端Gate、复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第二阶段t2_4、称为数据写入阶段或者阈值补偿阶段，扫描信号端Gate信号为低电平信号，复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号。数据信号端Data输出数据电压，数据信号端Data的数据电压提供至第三节点N3。此阶段由于第二节点N2的信号为低电平信号，因此第三晶体管T3导通。扫描信号端Gate信号为低电平信号，第二晶体管T2和第四晶体管T4导通，第二晶体管T2和第四晶体 管T4导通使得数据信号端Data输出的数据电压经过第三节点N3、导通的第三晶体管T3、第一节点N1和导通的第二晶体管T2提供至第二节点N2，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，第二节点N2的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压。复位信号端Reset、发光控制端EM、第一发光选择信号端EM
1、第二发光选择信号端EM
2、第三发光选择信号端EM
3和第四发光选择信号端EM
4的信号均为高电平信号，使得第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9截止，此阶段发光器件EL
1至EL
K不发光。
第三阶段t3_4、称为发光阶段，发光控制端EM和第四发光选择信号端EM
4的信号为低电平信号，扫描信号端Gate、复位信号端Reset、第一发光选择信号端EM
1、第二发光选择信号端EM
2和第三发光选择信号端EM
3的信号均为高电平信号。发光控制端EM和第四发光选择信号端EM
4的信号为低电平信号，使第五晶体管T5和第九晶体管T9导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第九晶体管T9向第四个发光器件EL
4的第一极提供驱动电压，驱动第四个发光器件EL
4发光。
本公开中，一帧时间内，第一晶体管T1至第五晶体管T5分别开启四次，数据信号端Data提供四次数据信号，依次驱动四个发光器件发光，可以利用人眼视觉暂留，实现显示基板的正常显示。
在像素电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其控制极和第一极之间的电压差决定。由于第二节点N2的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)
2＝K*[(Vdd-Vd+|Vth|)-Vth]
2＝K*[(Vdd-Vd]
2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号端Data输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
在一种示例性实施例中，当M2＝K×M1，N1＝3×N2时，每个像素电路连接的发光器件位于同一列。其中，第m行第3n-2列像素电路分别与第K×m-K+1行第n列发光单元中的第一发光器件、第Km-K+2行第n列发光单元中的第一发光器件，直至第K×m行第n列发光单元中的第一发光器件连接，其中，1≤m≤M1，1≤n≤N2。第m行第3n-1列像素电路分别与第K×m-K+1行第n列发光单元中的第二发光器件、第Km-K+2行第n列发光单元中的第二发光器件，直至第K×m行第n列发光单元中的第二发光器件连接。第m行第3n列像素电路分别与第K×m-K+1行第n列发光单元中的第三发光器件、第Km-K+2行第n列发光单元中的第三发光器件，直至第K×m行第n列发光单元中的第三发光器件连接。图6A为像素电路与发光器件的连接示意图一，图6A是以K＝4为例进行说明的。如图6A所示，R为发射红光的第一发光区件，G为发射绿光的第二发光器件，B为发射蓝光的第三发光器件，PAi为第i列像素电路，PA1中的1表示像素电路中的第六晶体管的第二极，2表示像素电路中的第七晶体管的第二极，3表示像素电路中第八晶体管的第二极，4表示像素电路中第九晶体管的第二极。以K＝4为例，第一行第一列像素电路的第六晶体管的第二极、第七晶体管的第二极、第八晶体管的第二极和第九晶体管的第二极分别与第一行第一列发光单元中的第一发光器件、第二行第一列发光单元中的第一发光器件，第三行第一列发光单元中的第一发光器件和第四行第一列发光单元中的第一发光器件发光。第一行第二列像素电路的第六晶体管的第二极、第七晶体管的第二极、第八晶体管的第二极和第九晶体管的第二极分别与第一行第一列发光单元中的第二发光器件、第二行第一列发光单元中的第二发光器件，第三行第一列发光单元中的第二发光器件和第四行第一列发光单元中的第二发光器件发光。第一行第三列像素电路的第六晶体管的第二极、第七晶体管的第二极、第八晶体管的第二极和第九晶体管的第二极分别与第一行第一列发光单元中的第三发光器件、第二行第一列发光单元中的第三发光器件，第三行第一列发光单元中的第一发光器件和第四行第一列发光单元中的第三发光器件发光，依次类推。
当每个像素电路连接的发光器件位于同一列时，位于同一行的像素电路依次点亮所连接的K个发光器件所在行的所有发光器件。例如以K＝4为例， 第一行像素电路依次点亮第一行发光器件、第二行发光器件、第三行发光器件和第四行发光器件。
在一种示例性实施例中，当M2＝4×M1，N1＝3×N2时，像素电路所连接的发光器件沿第一方向和第二方向排布，第一方向与第二方向相交。其中，第m行第3n-2列像素电路与第2m-1行第2n-1列发光单元中的第一发光器件，第2m-1行第2n列发光单元中的第一发光器件，第2m行第2n-1列发光单元中的第一发光器件和第2m行第2n列发光单元中的第一发光器件连接，其中，1≤m≤M1，1≤n≤N2。第m行第3n-1列像素电路与第2m-1行第2n-1列发光单元的第二发光器件，第2m-1行第2n列发光单元的第二发光器件，第2m行第2n-1列发光单元的第二发光器件，第2m行第2n列发光单元中的第二发光器件连接。第m行第3n列像素电路与第2m-1行第2n-1列发光单元的第三发光器件，第2m-1行第2n列发光单元的第三发光器件，第2m行第2n-1列发光单元的第三发光器件，第2m行第2n列发光单元中的第三发光器件连接。图6B为像素电路与发光器件的连接示意图二。如图6B所示，R为发射红光的第一发光区件，G为发射绿光的第二发光器件，B为发射蓝光的第三发光器件，PAi为第i列像素电路，PA1中的1表示像素电路中的第六晶体管的第二极，2表示像素电路中的第七晶体管的第二极，3表示像素电路中第八晶体管的第二极，4表示像素电路中第九晶体管的第二极。
在一种示例性实施例中，如图6B所示，相邻像素电路中的第六晶体管的第二极至第九晶体管的第二极的排布方式沿相邻像素电路的中线对称设置。
在一种示例性实施例中，如图6B所示，第一行第一列像素电路的第六晶体管的第二极与第一行第一列像素单元中的第一发光器件连接，第一行第一列像素电路的第七晶体管的第二极与第二行第一列像素单元中的第一发光器件连接，第一行第一列像素电路的第八晶体管的第二极与第一行第二列像素单元中的第一发光器件连接，第一行第一列像素电路的第九晶体管的第二极与第二行第一列像素单元中的第一发光器件连接。第一行第二列像素电路的第六晶体管的第二极与第一行第一列像素单元中的第二发光器件连接，第一行第二列像素电路的第七晶体管的第二极与第二行第一列像素单元中的第二发光器件连接，第一行第二列像素电路的第八晶体管的第二极与第一行第 二列像素单元中的第二发光器件连接，第一行第二列像素电路的第九晶体管的第二极与第二行第一列像素单元中的第二发光器件连接。第一行第三列像素电路的第六晶体管的第二极与第一行第一列像素单元中的第三发光器件连接，第一行第三列像素电路的第七晶体管的第二极与第二行第一列像素单元中的第三发光器件连接，第一行第三列像素电路的第八晶体管的第二极与第一行第二列像素单元中的第三发光器件连接，第一行第三列像素电路的第九晶体管的第二极与第二行第一列像素单元中的第三发光器件连接。第一行第四列像素电路的第六晶体管的第二极与第一行第三列像素单元中的第一发光器件连接，第一行第四列像素电路的第七晶体管的第二极与第二行第三列像素单元中的第一发光器件连接，第一行第四列像素电路的第八晶体管的第二极与第一行第四列像素单元中的第一发光器件连接，第一行第四列像素电路的第九晶体管的第二极与第二行第一列像素单元中的第一发光器件连接。第一行第五列像素电路的第六晶体管的第二极与第一行第三列像素单元中的第二发光器件连接，第一行第四列像素电路的第七晶体管的第二极与第二行第三列像素单元中的第二发光器件连接，第一行第四列像素电路的第八晶体管的第二极与第一行第四列像素单元中的第二发光器件连接，第一行第四列像素电路的第九晶体管的第二极与第二行第一列像素单元中的第二发光器件连接。第一行第六列像素电路的第六晶体管的第二极与第一行第三列像素单元中的第三发光器件连接，第一行第四列像素电路的第七晶体管的第二极与第二行第三列像素单元中的第三发光器件连接，第一行第四列像素电路的第八晶体管的第二极与第一行第四列像素单元中的第三发光器件连接，第一行第四列像素电路的第九晶体管的第二极与第二行第一列像素单元中的第三发光器件连接，依次类推。
当每个像素电路连接的发光器件沿第一方向和第二方向排布时，位于同一行的像素电路同时点亮每个发光器件所在行的部分发光器件，四个子帧后，两行发光器件中的所有发光器件全部发光完毕。
图7A为一种显示基板的结构示意图一，图7B为一种显示基板的结构示意图二。如图1、图7A和图7B所示，显示基板还可以包括：N1列数据信号线D，M1行扫描信号线G
1至G
M1、M1行第一电源线，M1行复位信号线、 M1行初始信号线、P行第一发光选择信号线E1
1至E1
P、P行第二发光选择信号线E
2P至E2
P、P行第三发光选择信号线E3
1至E3
P、P行第四发光选择信号线E4
1至E4
M1和P行发光控制线E
1至E
M1，P＝M1或者M1/2；图7A是以P＝M1为例进行说明，图7B是以P＝M1/2为例进行说明的。
在一种示例性实施例中，数据信号线沿第一方向延伸，扫描信号线、第一电源线，复位信号线、初始信号线、第一发光选择信号线、第二发光选择信号线、第三发光选择信号线、第四发光选择信号线和发光控制线沿第二方向延伸。
在一种示例性实施例中，如图7A和7B所示，第s行扫描信号线与第s行像素电路的扫描信号端连接，第s行第一电源线与第s行像素电路的第一电源端连接，第s行复位信号线与第s行像素电路的复位信号端连接，第s行初始信号线与第s行像素电路的初始信号端连接，第t列数据信号线与第t列像素电路的数据信号端连接，1≤s≤M1，1≤t≤N1。
在一种示例性实施例中，当P＝M1时，第s行第一发光选择信号线与第s行像素电路的第一发光选择信号端连接,第s行第二发光选择信号线与第s行像素电路的第二发光选择信号端连接，第s行第三发光选择信号线与第s行像素电路的第三发光选择信号端连接,第s行第四发光选择信号线与第s行像素电路的第四发光选择信号端连接。
在一种示例性实施例中，当P＝M1/2时，第v行第一发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第一发光选择信号端连接，第v行第二发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第二发光选择信号端连接，第v行第三发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第三发光选择信号端连接，第v行第四发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第四发光选择信号端连接，第v行发光控制线分别与第2v-1行像素电路和第2v行像素电路的发光控制端连接，其中，1≤v≤P。
在一种示例性实施例中，第一发光选择信号线与第二发光选择信号线同层设置，第三发光选择信号线和第四发光选择信号线同层设置，第一发光选择信号线和第三发光选择信号线异层设置。第一发光选择信号线和第三发光 选择信号线异层设置可以减少像素电路对第一方向的占用，可以减少像素电路所占用的面积，可以提升显示基板的分辨率。
在一种示例性实施例中，如图1、图7A和图7B所示，非显示区可以设置有扫描驱动电路GOA、发光驱动电路EOA、第一发光选择驱动电路EOA1、第二发光选择驱动电路EOA2、第三发光选择驱动电路EOA3和第四发光选择驱动电路EOA4。显示区AA包括：相对设置的第一侧和第二侧。
在一种示例性实施例中，扫描驱动电路位于显示区的第一侧和第二侧。如图1、图7A和图7B是以扫描驱动电路位于显示区的第一侧和第二侧为例进行说明的。发光驱动电路EOA位于扫描驱动电路GOA远离显示区的一侧，第一发光选择驱动电路EOA1位于显示区的第一侧，且位于扫描驱动电路GOA和发光驱动电路EOA之间，第二发光选择驱动电路EOA2位于显示区的第二侧，且位于扫描驱动电路GOA和发光驱动电路EOA之间，第三发光选择驱动电路EOA3位于显示区的第一侧，且位于第一发光选择驱动电路EOA1和发光驱动电路EOA之间，第四发光选择驱动电路EOA4位于显示区的第二侧，且位于第二发光选择驱动电路EOA2和发光驱动电路EOA之间。
在一种示例性实施例中，图7A和图7B所示，扫描驱动电路GOA可以包括：M1个级联的扫描移位寄存器G_1至G_M1，第s级扫描移位寄存器与第s行扫描信号线连接。发光驱动电路EOA可以包括：P个级联的发光移位寄存器E_1至E_P，第v级发光移位寄存器与第v行发光控制线连接。第一发光选择驱动电路EOA1包括：P个级联的第一发光选择移位寄存器E1_1至E1_P，第v级第一发光选择移位寄存器与第v行第一发光选择信号线连接。第二发光选择驱动电路EOA2包括：P个级联的第二发光选择移位寄存器E2_1至E2_P，第v级第二发光选择移位寄存器与第v行第二发光选择信号线连接。第三发光选择驱动电路EOA3包括：P个级联的第三发光选择移位寄存器E3_1至E3_P，第v级第三发光选择移位寄存器与第v行第三发光选择信号线连接。第四发光选择驱动电路EOA4包括：P个级联的第四发光选择移位寄存器E4_1至E4_P，第v级第四发光选择移位寄存器与第v行第四发光选择信号线连接。
图8为位于同一列第i行和第i+1行像素电路的时序图。图8是以P＝M1/2， K＝4为例进行说明。如图8所示，D1指的是第一子帧，向第i行像素电路的数据信号端提供的数据信号，D2指的是第二子帧向第i行像素电路的数据信号端提供的数据信号，D3指的是第三子帧时向第i行像素电路的数据信号端提供的数据信号，D4指的是第四子帧时向第i行像素电路的数据信号端提供的数据信号，D5指的是第一子帧，向第i+1行像素电路的数据信号端提供的数据信号，D6指的是第二子帧向第i+1行像素电路的数据信号端提供的数据信号，D7指的是第三子帧时向第i+1行像素电路的数据信号端提供的数据信号，D8指的是第四子帧时向第i+1行像素电路的数据信号端提供的数据信号。EM1为向第i行像素电路和第i+1行像素电路的第一信号选择信号端提供的信号，EM2为向第i行像素电路和第i+1行像素电路的第二信号选择信号端提供的信号，EM3为向第i行像素电路和第i+1行像素电路的第三信号选择信号端提供的信号，EM4为向第i行像素电路和第i+1行像素电路的第四信号选择信号端提供的信号，G1为向第i行像素电路的扫描信号端提供的扫描信号，G2为向第i+1行像素电路的扫描信号端提供的扫描信号，Reset为向第i行像素电路和第i+1行像素电路的复位信号端提供信号。同一列第i行和第i+1行像素电路共用同一发光控制线、同一第一发光选择信号线，同一第二发光选择信号线、同一第三发光信号线和同一第四发光信号线。由图8可知，即发光时间相应的减少一行的充电时间，即两行电流控制电路进行充电时，发光控制线的信号均为关闭状态，在同一子帧中，两行像素电路中的一个发光器件同时发光。
图9为一种示例性实施例提供的显示基板的结构示意图，图10A为一种示例性实施例提供的驱动电路层的结构示意图一。如图9和图10A所示，一种示例性实施例提供的显示基板可以包括：基底100以及依次设置在基底100上的驱动电路层200和发光结构层300；驱动电路层包括：像素电路，发光结构层包括：发光单元。驱动电路层包括：依次叠设在基底100上的第一绝缘层11、半导体层21、第二绝缘层12、第一金属层22、第三绝缘层13、第二金属层23、第四绝缘层14、第三金属层24、第五绝缘层15、第四金属层25、第六绝缘层16、第五金属层26、第七绝缘层17、第六金属层27、第八绝缘层18、第七金属层28和平坦层19。
在一种示例性实施例中，如图9所示，显示基板还可以包括封装层。其中，封装层可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，半导体层包括：多个像素电路的有源层，每个像素电路的有源层包括：多个晶体管的有源层；第一金属层包括：发光控制线、扫描信号线、复位信号线和多个像素电路的第一导电层，每个像素电路的第一导电层包括：多个晶体管的栅电极和第一极板；第二金属层包括：第一电源线、初始信号线和多个像素电路的第二导电层，每个像素电路的第二导电层包括：多个晶体管的第一极和第二极、第一连接部和第二连接部；第三金属层包括：数据信号线和多个像素电路的第三导电层，每个像素电路的第三导电层包括：第二晶体管的第一极，第三连接部，第四连接部和第五连接部；第四金属层包括：多个像素电路的第四导电层，每个像素电路的第四导电层包括：第六连接部，第七连接部，第八连接部，第九连接部，第十连接部和第十一连接部；第五金属层包括：多个像素电路的第五导电层，每个像素电路的导电层包括：第十二连接部；第六金属层包括：第三发光选择信号线、第四发光选择信号线和除了第一列像素电路之外的其他像素电路的第六导电层，除了第一列像素电路之外的其他像素电路的第六导电层包括：第十三连接部和第十四连接部；第七金属层包括：第一发光选择信号线、第二发光选择信号线和多个像素电路的第七导电层，每个像素电路的第七导电层包括：第十五连接部、第十六连接部、第十七连接部和第十八连接部。
图10B为一种示例性实施例提供的驱动电路层的结构示意图二。如图10B所示，一种示例性实施例提供的显示基板中的驱动电路层包括：依次叠设在基底100上的第一绝缘层11、半导体层21、第二绝缘层12、第一金属层22、第三绝缘层13、第二金属层23、第四绝缘层14、第三金属层24、第五绝缘层15、第四金属层25、第六绝缘层16、第五金属层26、第七绝缘层 17、第六金属层27和平坦层18。
图10C为一种示例性实施例提供的驱动电路层的结构示意图三。如图10C所示，一种示例性实施例提供的显示基板中的驱动电路层包括：依次叠设在基底100上的第一绝缘层11、半导体层21、第二绝缘层12、第一金属层22、第三绝缘层13、第二金属层23、第四绝缘层14、第三金属层24、第五绝缘层15、第四金属层25、第六绝缘层16、第五金属层26、第七绝缘层17、第六金属层27、第八绝缘层18、第七金属层28、第九绝缘层19、第八金属层29和平坦层20。
图10A、图10B和图10C相比，驱动电路层中的绝缘层和金属层的膜层数不同，本公开对此不作任何限定。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，第s行初始信号线在基底上的正投影与第s行复位信号线在基底上的正投影至少部分重叠。第一发光选择信号线在基底上的正投影位于第三发光选择信号线在基底上的正投影和第四发光选择信号线在基底上的正投影之间；第二发光选择信号线在基底上的正投影位于第四发光选择信号线在基底上的正投影远离第三发光选择信号线在基底上的正投影的一侧。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，位于同一行的相邻像素电路的有源层沿相邻像素电路的中线对称设置，且第i行第j列像素电路的像素电路的有源层与第i行第j+1列像素电路的像素电路的有源层连接，1≤i≤M1，1≤j<N1，且为奇数；位于同一行的相邻像素电路的第一导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第二导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第三导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第四导电层沿相邻像素电路的中线对称设置；位于同一行的相邻像素电路的第五导电层沿相邻像素电路的中线对称设置。
图11为第一晶体管的有源层的结构示意图。如图11所示，在一种示例性实施例中，第一晶体管的有源层包括：第一分支段T11A、第一连接段T11C 和第二分支段T11B。其中，第一分支段T11A和第二分支段T11B位于第一连接段T11C的同一侧，且第一连接段T11C分别与第一分支段T11A和第二分支段T11B连接。
在一种示例性实施例中，第一分支段T11A和第二分支段T11B沿第一方向延伸，第一连接段T11C沿第二方向延伸。在一种示例性实施例中，第一连接段T11C的长度大于第一分支段的长度。
本公开中，第一晶体管的有源层为U型，其沟道区域沿第二方向延伸，可以增加第一晶体管的有源层的长度，减少漏电，还可以减少像素电路对于第一方向的占用。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，当像素电路所连接的发光器件沿第一方向和第二方向排布时，第i行第j列像素电路的第五晶体管的有源层与第i行第i+1列像素电路的第五晶体管的有源层为一体成型结构；第i行第j列像素电路的第八晶体管的栅电极与第i行第j+1列像素电路的第八晶体管的栅电极为一体成型结构；第i行第j列像素电路的第九晶体管的栅电极与第i行第j+1列像素电路的第九晶体管的栅电极为一体成型结构；第i行第j+1列像素电路的第六晶体管的栅电极与第i行第j+2列像素电路的第六晶体管的栅电极为一体成型结构；第i行第j+1列像素电路的第七晶体管的栅电极与第i行第j+2列像素电路的第七晶体管的栅电极为一体成型结构；第i行第j列像素电路的第一连接部和第i行第j+1列像素电路的第一连接部为一体成型结构；第i行第j列像素电路的第五晶体管的第一极和第i行第j+1列像素电路的第五晶体管的第一极为一体成型结构；第i行第j列像素电路的第八连接部和第i行第j+1列像素电路的第八连接部为一体成型结构，第i行第j列像素电路的第九连接部和第i行第j+1列像素电路的第九连接部为一体成型结构。相邻像素电路共用以上结构可以减少像素电路所占用的面积，实现显示基板的高分辨率。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，第二绝缘层和第三绝缘层开设有位于每个像素电路中的第一过孔至第九过孔，第三绝缘层还开设有 位于每个像素电路中的第十过孔和第十一过孔，第二绝缘层、第三绝缘层和第四绝缘层上开设有十二过孔和第十三过孔，第三绝缘层和第四绝缘层上开设有位于每个像素电路中的第十四过孔、第十五过孔和第十六过孔，第四绝缘层和第五绝缘层上开设有位于每个像素电路中的第十七过孔至第二十二过孔，第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层上开设有位于每个像素电路中的第二十三过孔和第二十四过孔，第六绝缘层和第七绝缘层上开设有位于每个像素电路中的第二十五过孔和第二十六过孔，第六绝缘层和第七绝缘层还开设有位于第一列像素电路之外的其他像素电路中的第二十七过孔和第二十八过孔，第五绝缘层、第六绝缘层、第七绝缘层和第八绝缘层开设有位于每个像素电路中的第二十九过孔和第三十过孔，在第一列像素电路中，第六绝缘层、第七绝缘层和第八绝缘层开设有位于每个像素电路中的第三十一过孔和第三十二过孔，第六绝缘层、第七绝缘层和第八绝缘层还开设有位于每个像素电路中的第三十三过孔和第三十四过孔，第八绝缘层开设有位于第一列像素电路之外的其他像素电路中的第三十五过孔和第三十六过孔，平坦层开设有位于每个像素电路中的第三十七过孔、第三十八过孔、第三十九过孔和第四十过孔。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，第一过孔暴露出第五晶体管的有源层，第二过孔暴露出第三晶体管的有源层，第三过孔暴露出第一晶体管的有源层，第四过孔暴露出第六晶体管的有源层，第五过孔暴露出第八晶体管的有源层，第六过孔暴露出第八晶体管的有源层，第七过孔暴露出第六晶体管的有源层，第八过孔暴露出第七晶体管的有源层，第九过孔暴露出第九晶体管的有源层，第十过孔暴露出第八晶体管的栅电极，第十一过孔暴露出第九晶体管的栅电极，第十二过孔暴露出第一晶体管的有源层和第四晶体管的有源层，第十三过孔暴露出第二晶体管的有源层，第十四过孔暴露出第一极板，第十五过孔暴露出第六晶体管的栅电极，第十六过孔暴露出第七晶体管的栅电极，第十七过孔暴露出第六晶体管的第二极，第十八过孔暴露出第八晶体管的第二极，第十九过孔暴露出第一连接部，第二十过孔暴露出第二连接部，第二十一过孔暴露出第七晶体管的第二极，第二十二过孔暴露出第九晶体管的第二极。第二十三过孔暴露出第三晶体管的第二极，第二 十四过孔暴露出第六晶体管的第一极。在每个像素电路中，第二十五过孔暴露出第八连接部，第二十六过孔暴露出第九连接部，第二十七过孔暴露出第六连接部，第二十八过孔暴露出第十连接部，第二十九过孔暴露出第四连接部，第三十过孔暴露出第五连接部，第三十一过孔暴露出第六连接部，第三十二过孔暴露出第十连接部，第三十三过孔暴露出第七连接部，第三十四过孔暴露出第十一连接部，第三十三过孔暴露出第七连接部，第三十四过孔暴露出第十一连接部，第三十五过孔暴露出第十三连接部，第三十六过孔暴露出第十四连接部，第三十七过孔暴露出第十五连接部，第三十八过孔暴露出第十六连接部，第三十九过孔暴露出第十七连接部，第四十过孔暴露出第十八连接部。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，第i行第j列像素电路的第一过孔与第i行第j+1列像素电路的第一过孔为同一过孔；第i行第j列像素电路的第十过孔与第i行第j+1列像素电路的第十过孔为同一过孔；第i行第j列像素电路的第十一过孔与第i行第j+1列像素电路的第十一过孔为同一过孔；第i行第j+1列像素电路的第十五过孔和第i行第j+2列像素电路的第十五过孔为同一过孔；第i行第j+1列像素电路的第十六过孔和第i行第j+2列像素电路的第十六过孔为同一过孔；第i行第j列像素电路中的第十九过孔与第i行第j+1列像素电路中的第十九过孔为同一过孔；第i行第j列像素电路中的第二十五过孔与第i行第j+1列像素电路中的第二十五过孔为同一过孔。第i行第j列像素电路中的第二十六过孔与第i行第j+1列像素电路中的第二十六过孔为同一过孔；第i行第j+1列像素电路中的第二十九过孔与第i行第j+2列像素电路中的第二十九过孔为同一过孔；第i行第j+1列像素电路中的第三十过孔与第i行第j+2列像素电路中的第三十过孔为同一过孔。相邻像素电路共用以上过孔，可以简化显示基板的制作工艺，可以减少像素电路沿第二方向所占用的空间，实现了显示基板的高分辨率。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，对于每个像素电路，第五晶体管的第一极通过第一过孔与第五晶体管的有源层连接，第三晶体管的 第二极通过第二过孔与第三晶体管的有源层连接，第一晶体管的第一极通过第三过孔与第一晶体管的有源层连接，第六晶体管的第二极通过第四过孔与第六晶体管的有源层连接，第八晶体管的第二极通过第五过孔与第八晶体管的有源层连接，第八晶体管的第一极通过第六过孔与第八晶体管的有源层连接，第六晶体管的第一极通过第七过孔与第六晶体管的有源层连接，第七晶体管的第二极通过第八过孔与第七晶体管的有源层连接，第九晶体管的第二极通过第九过孔与第九晶体管的有源层连接，第一连接部通过第十过孔与第八晶体管的栅电极连接，第二连接部通过第十一过孔与第九晶体管的栅电极连接，第三连接部通过第十二过孔与第一晶体管的有源层连接，第三连接部通过第十四过孔与第一极板连接，第二晶体管的第一极通过第十三过孔与第二晶体管的有源层连接，第四连接部通过第十五过孔与第六晶体管的栅电极连接，第五连接部通过第十六过孔与第七晶体管的栅电极连接。在一种示例性实施例中，第六连接部通过第十七过孔与第六晶体管的第二极连接，第七连接部通过第十八过孔与第八晶体管的第二极连接，第八连接部通过第十九过孔与第一连接部连接，第九连接部通过第二十过孔与第二连接部连接，第十连接部通过第二十一过孔与第七晶体管的第二极连接，第十一连接部通过第二十二过孔与第九晶体管的第二极连接，第十二连接部通过第二十三过孔与第三晶体管的第二极，且通过第二十四过孔与第六晶体管的第一极连接，第三发光选择信号线通过第二十五过孔与第八连接部连接，第四发光选择信号线通过第二十六过孔与第九连接部连接，第一发光选择信号线通过第二十九过孔与第四连接部连接，第二发光选择信号线通过第三十过孔与第五连接部连接，像素电路所连接的第一发光器件通过第三十六过孔与第十五连接部连接，像素电路所连接的第二发光器件通过第三十八过孔与第十七连接部连接，像素电路所连接的第三发光器件通过第三十七过孔与第十六连接部连接，像素电路所连接的第四发光器件通过第三十八过孔与第十八连接部连接。在第一列像素电路中，第十五连接部通过第三十一过孔与第六连接部连接，第十六连接部通过第三十二过孔与第十连接部连接，第十七连接部通过第三十三过孔与第七连接部连接，第十八连接部通过第三十四过孔与第十一连接部连接，在除了第一列像素电路之外的其他像素电路中，第十三连接部通过第二十七过孔与第六连接部连接，第十四连接部通过第二十八过孔与第十连接 部连接，第十五连接部通过第三十三过孔与第七连接部连接，第十六连接部通过第三十四过孔与第十一连接部连接，第十七连接部通过第三十五过孔与第十三连接部连接，第十八连接部通过第三十六过孔与第十四连接部连接。
在一种示例性实施例中，如图9所示，发光器件包括：第一电极、有机发光层和第二电极；发光结构层300包括：依次叠设在驱动结构层200上的第一电极层31、像素界定层34、发光材料层33和第二电极层34。其中，第一电极层包括：阵列排布的第一电极，发光材料层包括：阵列排布的有机发光层，第二电极层包括：第二电极。像素电路与所连接连接发光器件的第一电极连接，所有发光器件的第二电极与第二电源端VSS连接。
在一种示例性实施例中，有机发光层可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在一种示例性实施例中，第二电源端VSS持续提供低电平信号。
在一种示例性实施例中，当驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布时，对于第m行第3n-2列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；第十八连接部在基底上的正投影与第2m行第2n列发光单元中 的第一发光器件的第一电极在基底上的正投影至少部分重叠；对于第m行第3n-1列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠；对于第m行第3n列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。
图12A为一种示例性实施例中平坦层和第一电极层的示意图一，图12B为一种示例性实施例提供的平坦层和第一电极层的示意图二。如图12A和图12B所示，对于每个发光器件，第一电极层中的第一电极310远离基底的表面包括：第一端和第二端；平坦层开设有过孔V，第一电极通过平坦层过孔与像素电路连接。
在一种示例性实施例中，位于同一行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的同一端。
在一种示例性实施例中，位于第x行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端或第二端，位于第x+1行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端或第二端。图12A是以位于第x行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端，位于第x+1行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端为例进行说明。图12B是以位于第x行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一 端，位于第x+1行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第二端为例进行说明，本公开并不以此危险。
下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。本公开中所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成。
图13至图28为一种示例性实施例提供的显示面板的制备过程的示意图。下面结合图13至图28说明一种示例性实施例提供的显示面板。图13至图28是以6个像素电路、驱动电路层包括七个金属层，且K＝4，像素电路连接的发光器件沿第一方向和第二方向排布为例进行说明的。
(1)在基底形成半导体层，包括：在基底上沉积第一绝缘薄膜，通过图案化工艺对第一绝缘薄膜进行构图，形成位于第一绝缘层，在第一绝缘薄膜上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行构图，形成半导体层。半导体层包括：多个像素电路PA的有源层，每个像素电路PA的有源层包括：第一晶体管的有源层T11、第二晶体管的有源层T21、第三晶体管的有源层T31、第四晶体管的有源层T41、第五晶体管的有源层T51、第六晶体管的有源层T61、第七晶体管的有源层T71、第八晶体管的有源层T81和第九晶体管的有源层T91，如图13所示，图13为形成半导体层后的示意图。
在一种示例性实施例中，每个像素电路中，第一晶体管的有源层T11至第五晶体管的有源层T51为一体成型结构。第六晶体管的有源层T61至第七晶体管的有源层T71为一体成型结构，第八晶体管的有源层T81和第九晶体管的有源层T91为一体成型结构。第六晶体管的有源层T61、第七晶体管的有源层T71、第八晶体管的有源层T81和第九晶体管的有源层T91位于第一 晶体管的有源层T11、第二晶体管的有源层T21、第三晶体管的有源层T31、第四晶体管的有源层T41和第五晶体管的有源层T51的同一侧，位于第一晶体管T11远离第四晶体管的有源层T41的一侧。
在一种示例性实施例中，第一晶体管的有源层T11为U型结构，第二晶体管的有源层T21沿第一方向延伸，第三晶体管的有源层T31为倒U型结构，第一晶体管的有源层T11的开口方向与第三晶体管的有源层T31的开口方向相对，第四晶体管的有源层T41沿第一方向延伸，第五晶体管的有源层T51沿第一方向延伸，第六晶体管的有源层T61至第七晶体管的有源层T71均沿第一方向延伸，第八晶体管的有源层T81和第九晶体管的有源层T91均沿第一方向延伸，且第六晶体管的有源层T61和第八晶体管的有源层T81沿第二方向排布，第一方向和第二方向相交。
在一种示例性实施例中，相邻像素电路的有源层沿相邻像素电路的中线对称设置。第i行第i列像素电路的第五晶体管的有源层与第i行第i+1列像素电路的第五晶体管的有源层为一体成型结构，i为奇数。
(2)形成第一金属层，包括：在形成有半导体层的基底上沉积第二绝缘薄膜，通过图案化工艺对第二绝缘薄膜进行构图，形成位于第二绝缘层。在第二绝缘层上沉积第一金属薄膜，通过图案化工艺对第一金属薄膜进行构图，形成第一金属层。第一金属层包括：发光控制线E、扫描信号线G、复位信号线RL和多个像素电路的第一导电层，每个像素电路的第一导电层包括：第一晶体管的栅电极T12、第二晶体管的栅电极T22、第三晶体管的栅电极T32、第四晶体管的栅电极T42、第五晶体管的栅电极T52、第六晶体管的栅电极T62、第七晶体管的栅电极T72、第八晶体管的栅电极T82、第九晶体管的栅电极T92和第一极板C1，如图14A和14B所示，图14A为第一金属层的示意图，图14B为形成第一金属层后的示意图。
在一种示例性实施例中，相邻像素电路的第一导电层沿相邻像素电路之间的中线对称设置。
在一种示例性实施例中，发光控制线E、扫描信号线G、复位信号线RL均沿第二方向延伸，且沿第一方向排布，扫描信号线G位于发光控制线E和复位信号线RL之间。其中，第i行发光控制线与位于第i行的所有像素电路 的发光控制端电连接，第i行扫描信号线与位于第i行的所有像素电路的扫描信号端电连接，第i行复位信号线与位于第i行的所有像素电路的复位信号端电连接。
在一种示例性实施例中，第一极板C1位于发光控制线E和扫描信号线G之间。
在一种示例性实施例中，第一晶体管的栅电极T12和复位信号线RL为一体成型结构。第二晶体管的栅电极T22、第四晶体管的栅电极T42和扫描信号线G为一体成型结构。第三晶体管的栅电极T32和第一极板C1为一体成型结构。第五晶体管的栅电极T52和发光控制线E为一体成型结构。
在一种示例性实施例中，第六晶体管的栅电极T62、第七晶体管的栅电极T72、第八晶体管的栅电极T82和第九晶体管的栅电极T92均位于复位信号线RL远离扫描信号线G的一侧。其中，第六晶体管的栅电极T62和第七晶体管的栅电极T72沿第一方向排布，第七晶体管的栅电极T72位于第六晶体管的栅电极T62远离复位信号线RL的一侧，第八晶体管的栅电极T82和第九晶体管的栅电极T92沿第一方向排布，第九晶体管的栅电极T92位于第八晶体管的栅电极T82远离复位信号线RL的一侧，第六晶体管的栅电极T62和第八晶体管的栅电极T82沿第二方向排布，第七晶体管的栅电极T72和第九晶体管的栅电极T92沿第二方向排布。
在一种示例性实施例中，第i行第j列像素电路的第八晶体管的栅电极T82与第i行第j+1列像素电路的第八晶体管的栅电极T82为一体成型结构，第i行第j列像素电路的第九晶体管的栅电极T92与第i行第j+1列像素电路的第九晶体管的栅电极T92为一体成型结构。第i行第j+1列像素电路的第六晶体管的栅电极T62与第i行第j+2列像素电路的第六晶体管的栅电极T62为一体成型结构，第i行第j+1列像素电路的第七晶体管的栅电极T72与第i行第j+2列像素电路的第七晶体管的栅电极T72为一体成型结构，1≤i≤M，j为大于等于1，且小于等于N的奇数。
(3)形成第三绝缘层，在形成有第一金属层的基底上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行构图，形成第三绝缘层。其中，第二绝缘层和第三绝缘层开设有位于每个像素电路中的第一过孔V1至第九过孔V9， 第三绝缘层还开设有位于每个像素电路中的第十过孔V10和第十一过孔V11，如图15A和图15B所示，图15A为第三绝缘层的示意图，图15B为形成第三绝缘层后的示意图。
在一种示例性实施例中，第一过孔V1暴露出第五晶体管的有源层，第二过孔V2暴露出第三晶体管的有源层，第三过孔V3暴露出第一晶体管的有源层，第四过孔V4暴露出第六晶体管的有源层，第五过孔V5暴露出第八晶体管的有源层，第六过孔V6暴露出第八晶体管的有源层，第七过孔V7暴露出第六晶体管的有源层，第八过孔V8暴露出第七晶体管的有源层，第九过孔V9暴露出第九晶体管的有源层，第十过孔V10暴露出第八晶体管的栅电极，第十一过孔V11暴露出第九晶体管的栅电极。
在一种示例性实施例中，第i行第j列像素电路的第一过孔V1与第i行第j+1列像素电路的第一过孔V1为同一过孔。第i行第j列像素电路的第十过孔V10与第i行第j+1列像素电路的第十过孔V10为同一过孔。第i行第j列像素电路的第十一过孔V11与第i行第j+1列像素电路的第十一过孔V11为同一过孔，i为奇数。
(4)形成第二金属层，包括：在形成有第三绝缘层的基底上沉积第二金属薄膜，通过图案化工艺对第二金属薄膜进行构图，形成第二金属层。其中，第二金属层包括：多个像素电路PA的第二导电层、第一电源线VL和初始信号线Vi，每个像素电路PA的第二导电层包括：第一晶体管的第一极T13，第三晶体管的第二极T34，第四晶体管的第二极T44、第五晶体管的第一极T53、第二极板C2、第六晶体管的第一极T63、第六晶体管的第二极T64、第七晶体管的第一极T73、第七晶体管的第二极T74、第八晶体管的第一极T83、第八晶体管的第二极T84、第九晶体管的第一极T93、第九晶体管的第二极T94、第一连接部VL1和第二连接部VL2，如图16A和图16B所示，图16A为第二金属层的示意图，图16B为形成第二金属层后的示意图。
在一种示例性实施例中，相邻像素电路的第二导电层沿相邻像素电路之间的中线对称设置。
在一种示例性实施例中，第一电源线VL和初始信号线Vi沿第二方向延伸，且沿第一方向排布。其中，第i行第一电源线VL与位于第i行的所有像 素电路的第一电源端电连接，第i行初始信号线Vi与位于第i行的所有像素电路的初始信号端电连接。
在一种示例性实施例中，第i行第一电源线VL在基底上的正投影与第i行发光控制线EM0在基底上的正投影至少部分重叠。
在一种示例性实施例中，第i行初始信号线Vi在基底上的正投影与第i行复位信号线Reset在基底上的正投影至少部分重叠。
在一种示例性实施例中，第一晶体管的第一极T13位于初始信号线Vi靠近第一电源线VL的一侧，且第一晶体管的第一极T13与初始信号线Vi为一体成型结构。第五晶体管的第一极T53位于第一电源线VL远离初始信号线Vi的一侧，第二极板C2位于第一电源线VL靠近初始信号线Vi的一侧，且第五晶体管的第一极T53、第二极板C2和第一电源线VL为一体成型结构。第三晶体管的第二极T34和第四晶体管的第二极T44位于第一电源线VL和初始信号线Vi之间，且第三晶体管的第二极T34和第四晶体管的第二极T44为一体成型结构。第六晶体管的第一极T63、第六晶体管的第二极T64、第七晶体管的第一极T73、第七晶体管的第二极T74、第八晶体管的第一极T83、第八晶体管的第二极T84、第九晶体管的第一极T93、第九晶体管的第二极T94、第一连接部VL1和第二连接部VL2位于初始信号线Vi远离第一电源线VL的一侧，且第六晶体管的第一极T63、第七晶体管的第一极T73、第八晶体管的第一极T83和第九晶体管的第一极T93为一体成型结构。
在一种示例性实施例中，第六晶体管的第二极T64和第八晶体管的第二极T84沿第二方向排布，且位于第六晶体管的第一极T63靠近初始信号线Vi的一侧，第七晶体管的第二极T74和第九晶体管的第二极T94沿第二方向排布，且位于第六晶体管的第一极T63远离初始信号线Vi的一侧。第一连接部VL1和第二连接部VL2沿第一方向排布。
在一种示例性实施例中，第i行第j列像素电路的第一连接部VL1和第i行第j+1列像素电路的第一连接部VL1为一体成型结构，第i行第j列像素电路的第五晶体管的第一极T53和第i行第j+1列像素电路的第五晶体管的第一极T53为一体成型结构，i为奇数。
在一种示例性实施例中，对于每个像素电路，第五晶体管的第一极T53 通过第一过孔与第五晶体管的有源层连接，第三晶体管的第二极T34通过第二过孔与第三晶体管的有源层连接，第一晶体管的第一极T13通过第三过孔与第一晶体管的有源层连接，第六晶体管的第二极T64通过第四过孔与第六晶体管的有源层连接，第八晶体管的第二极T84通过第五过孔与第八晶体管的有源层连接，第八晶体管的第一极T83通过第六过孔与第八晶体管的有源层连接，第六晶体管的第一极T63通过第七过孔与第六晶体管的有源层连接，第七晶体管的第二极T74通过第八过孔与第七晶体管的有源层连接，第九晶体管的第二极T94通过第九过孔与第九晶体管的有源层连接，第一连接部VL1通过第十过孔与第八晶体管的栅电极连接，第二连接部VL2通过第十一过孔与第九晶体管的栅电极连接。
(5)形成第四绝缘层，包括：在形成有第二金属层的基底上，沉积第四绝缘薄膜，通过图案化工艺对第四绝缘薄膜进行构图，形成第四绝缘层。在每个像素电路中，第二绝缘层、第三绝缘层和第四绝缘层上开设有十二过孔V12和第十三过孔V13，第三绝缘层和第四绝缘层上开设有第十四过孔V14、第十五过孔V15和第十六过孔V16，如图17A和图17B所示，图17A为第四绝缘层的示意图，图17B为形成第四绝缘层后的示意图。
在一种示例性实施例中，第十二过孔V12暴露出第一晶体管的有源层和第四晶体管的有源层，第十三过孔V13暴露出第二晶体管的有源层，第十四过孔V14暴露出第一极板C1，第十五过孔V15暴露出第六晶体管的栅电极T62，第十六过孔暴露出第七晶体管的栅电极T72。
在一种示例性实施例中，第i行第j+1列像素电路的第十五过孔和第i行第j+2列像素电路的第十五过孔为同一过孔，第i行第j+1列像素电路的第十六过孔和第i行第j+2列像素电路的第十六过孔为同一过孔，j为奇数。
(6)形成第三金属层，包括：在形成有第四绝缘层的基底上，沉积第三金属薄膜，通过图案化工艺对第三金属薄膜进行构图，形成第三金属层。第三金属层包括：数据信号线D和多个像素电路的第三导电层，每个像素电路的第三导电层包括：第二晶体管的第一极T23，第三连接部VL3，第四连接部VL4和第五连接部VL5，如图18A和18B所示，图18A为第三金属层的示意图，图18B为形成第三金属层后的示意图。
在一种示例性实施例中，数据信号线D沿第一方向延伸，第j列数据信号线与位于第i行第j列像素电路所连接的数据信号端连接。第j列数据信号线D和第j+1列数据信号线D位于第j列像素电路和第j+1列像素电路之间。
在一种示例性实施例中，相邻像素电路的第三导电层沿相邻像素电路之间的中线对称设置。
在一种示例性实施例中，第二晶体管的第一极T23和数据信号线D为一体成型结构。第三连接部VL3，第四连接部VL4和第五连接部VL5位于数据信号线D的同一侧。
在一种示例性实施例中，第三连接部VL3通过第十二过孔与第一晶体管的有源层连接，第三连接部VL3通过第十四过孔与第一极板C1连接，第二晶体管的第一极T23通过第十三过孔与第二晶体管的有源层连接，第四连接部VL4通过第十五过孔与第六晶体管的栅电极连接，第五连接部VL5通过第十六过孔与第七晶体管的栅电极连接。
(7)形成第五绝缘层，包括：在形成有第三金属层的基底上，沉积第五绝缘薄膜，通过图案化工艺对第五绝缘薄膜进行构图，形成第五绝缘层。在每个像素电路中，第四绝缘层和第五绝缘层上开设有第十七过孔V17至第二十二过孔V22，如图19A和19B所示，图19A为第五绝缘层的示意图，图19B为形成第五绝缘层后的示意图。
在一种示例性实施例中，第十七过孔V17暴露出第六晶体管的第二极T64，第十八过孔V18暴露出第八晶体管的第二极T84，第十九过孔V19暴露出第一连接部VL1，第二十过孔V20暴露出第二连接部VL2，第二十一过孔V21暴露出第七晶体管的第二极T74，第二十二过孔V22暴露出第九晶体管的第二极T94。
在一种示例性实施例中，第i行第j列像素电路中的第十九过孔与第i行第j+1列像素电路中的第十九过孔为同一过孔，j为奇数。
(8)形成第四金属层，包括：在形成有第五绝缘层的基底上，沉积第四金属薄膜，通过图案化工艺对第四金属薄膜进行构图，形成第四金属层。第四金属层包括：多个像素电路的第四导电层。每个像素电路的第四导电层包 括：第六连接部VL6，第七连接部VL7，第八连接部VL8，第九连接部VL9，第十连接部VL10和第十一连接部VL11，如图20A和图20B所示，如图20A为第四金属层的示意图，图20B为形成第四金属层后的示意图。
在一种示例性实施例中，相邻像素电路的第四导电层沿相邻像素电路的中线对称。
在一种示例性实施例中，在每个像素电路中，第六连接部VL6和第七连接部VL7沿第二方向排布，第八连接部VL8和第九连接部VL9沿第一方向排布，第十连接部VL10和第十一连接部VL11沿第二方向排布，第六连接部VL6和第十连接部VL10沿第一方向排布。
在一种示例性实施例中，第i行第j列像素电路的第八连接部VL8和第i行第j+1列像素电路的第八连接部VL8为一体成型结构，j为奇数。
在一种示例性实施例中，第i行第j列像素电路的第九连接部VL9和第i行第j+1列像素电路的第九连接部VL9为一体成型结构，j为奇数。
在一种示例性实施例中，在每个像素电路中，第六连接部VL6通过第十七过孔与第六晶体管的第二极连接，第七连接部VL7通过第十八过孔与第八晶体管的第二极连接，第八连接部VL8通过第十九过孔与第一连接部连接，第九连接部VL9通过第二十过孔与第二连接部连接，第十连接部VL10通过第二十一过孔与第七晶体管的第二极连接，第十一连接部VL11通过第二十二过孔与第九晶体管的第二极连接。
在一种示例性实施例中，在每个像素电路中，第八连接部VL8通过第十九过孔与第一连接部连接，第一连接部通过第十过孔与第八晶体管的栅电极连接，也就是说，第八连接部通过第一连接部与第八晶体管的栅电极连接。
在一种示例性实施例中，在每个像素电路中，第九连接部VL9通过第二十过孔与第二连接部连接，第二连接部通过第十一过孔与第九晶体管的栅电极连接，也就是说，第九连接部通过第二连接部与第九晶体管的栅电极连接。
(9)形成第六绝缘层，包括：在形成有第四金属层的基底上，沉积第六绝缘薄膜，通过图案化工艺对第六绝缘薄膜进行构图，形成第六绝缘层。在每个像素电路中，第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层上开 设有第二十三过孔V23和第二十四过孔V24，如图21A和21B所示，图21A为第六绝缘层的示意图，图21B为形成第六绝缘层后的示意图。
在一种示例性实施例中，第二十三过孔V23暴露出第三晶体管的第二极，第二十四过孔V24暴露出第六晶体管的第一极。
(10)形成第五金属层，包括：在形成有第六绝缘层的基底上，沉积第五金属薄膜，通过图案化工艺对第五金属薄膜进行构图，形成第五金属层。第五金属层包括：多个像素电路的第五导电层。每个像素电路的导电层包括：第十二连接部VL12，如图22A和22B所示，图22A为第五金属层的示意图，图22B为形成第五金属层后的示意图。
在一种示例性实施例中，位于同一行的相邻像素电路的第十二连接部沿相邻像素电路的中线对称。
在一种示例性实施例中，第十二连接部VL12通过第二十三过孔与第三晶体管的第二极，且通过第二十四过孔与第六晶体管的第一极连接。
(11)形成第七绝缘层，包括：在形成有第五金属层的基底上，沉积第七绝缘薄膜，通过图案化工艺对第七绝缘薄膜进行构图，形成第七绝缘层。每个像素电路中，第六绝缘层和第七绝缘层上开设有第二十五过孔V25、第二十六过孔V26，除了第一列像素电路之外的其他像素电路中，第六绝缘层和第七绝缘层还开设有第二十七过孔V27和第二十八过孔V28，如图23A和图23B所示，图23A为第七绝缘层的示意图，图23B为形成第七绝缘层后的示意图。
在一种示例性实施例中，在每个像素电路中，第二十五过孔V25暴露出第八连接部VL8，第二十六过孔V26暴露出第九连接部VL9。
在一种示例性实施例中，除了第一列像素电路之外的其他像素电路中，第二十七过孔V27暴露出第六连接部VL6，第二十八过孔V28暴露出第十连接部VL10。
在一种示例性实施例中，第i行第j列像素电路中的第二十五过孔V25与第i行第j+1列像素电路中的第二十五过孔V25为同一过孔。第i行第j列像素电路中的第二十六过孔V26与第i行第j+1列像素电路中的第二十六 过孔V26为同一过孔。
(12)形成第六金属层，包括：在形成有第七绝缘层的基底上，沉积第六金属薄膜，通过图案化工艺对第六金属薄膜进行构图，形成第六金属层。第六金属层包括：第三发光选择信号线E3、第四发光选择信号线E4和除了第一列像素电路之外的其他像素电路的第六导电层，除了第一列像素电路之外的其他像素电路的第六导电层包括：第十三连接部VL13和第十四连接部VL14，如图24A和图24B所示，图24A为第六金属层的示意图，图24B为形成第六金属层后的示意图。
在一种示例性实施例中，第三发光选择信号线E3和第四发光选择信号线EM4沿第一方向排布，且均沿第二方向延伸。除了第一列像素电路之外的其他像素电路的第十三连接部VL13位于第三发光选择信号线E3远离第四发光选择信号线E4的一侧，除了第一列像素电路之外的其他像素电路的第十四连接部VL14位于第四发光选择信号线E4远离第三发光选择信号线E3的一侧。
位于同一行像素电路连接同一第三发光选择信号线。位于同一行像素电路连接同一第四发光选择信号线。
在一种示例性实施例中，相邻行像素电路连接不同第三发光选择信号线，相邻行像素电路连接不同第四发光选择信号线。
在一种示例性实施例中，第m行像素电路与第m+1行像素电路连接同一第三发光选择信号线，第m行像素电路与第m+1行像素电路连接同一第四发光选择信号线，m为奇数。
在一种示例性实施例中，在每个像素电路中，第三发光选择信号线E3通过第二十五过孔与第八连接部连接。由于第八连接部通过第十九过孔与第一连接部连接，第一连接部通过第十过孔与第八晶体管的栅电极连接，也就是说，第三发光选择信号线E3依次通过第八连接部和第一连接部与第八晶体管的栅电极连接。
在一种示例性实施例中，在每个像素电路中，第四发光选择信号线E4通过第二十六过孔与第九连接部连接。由于第九连接部通过第二十过孔与第二连接部连接，第二连接部通过第十一过孔与第九晶体管的栅电极连接，也 就是说，第四发光选择信号线E4依次通过第九连接部和第二连接部与第九晶体管的栅电极连接。
在一种示例性实施例中，在除了第一列像素电路之外的其他像素电路中，第十三连接部VL13通过第二十七过孔与第六连接部连接。由于第六连接部通过第十七过孔与第六晶体管的第二极连接，第十三连接部VL13通过第六连接部与第六晶体管的第二极连接。
在一种示例性实施例中，在除了第一列像素电路之外的其他像素电路中，第十四连接部VL14通过第二十八过孔与第十连接部连接。由于第十连接部通过第二十一过孔与第七晶体管的第二极连接，第十四连接部VL14通过第十连接部与第七晶体管的第二极连接。
(13)形成第八绝缘层，包括：在形成有第六金属层的基底上，沉积第八绝缘薄膜，通过图案化工艺对第八绝缘薄膜进行构图，形成第八绝缘层。在每个像素电路中，第五绝缘层、第六绝缘层、第七绝缘层和第八绝缘层开设有第二十九过孔V29和第三十过孔V30，在第一列像素电路中，第六绝缘层、第七绝缘层和第八绝缘层开设有第三十一过孔V31和第三十二过孔V32。在每列像素电路中，第六绝缘层、第七绝缘层和第八绝缘层还开设有第三十三过孔V33和第三十四过孔V34，在除了第一列像素电路之外的其他像素电路中，第八绝缘层开设有第三十五过孔V35和第三十六过孔V36，如图25A和25B所示，图25A为第八绝缘层的示意图，图25B为形成第八绝缘层后的示意图。
在一种示例性实施例中，在每个像素电路中，第二十九过孔V29暴露出第四连接部VL4，第三十过孔V30暴露出第五连接部VL5。
在一种示例性实施例中，第i行第j+1列像素电路中的第二十九过孔与第i行第j+2列像素电路中的第二十九过孔为同一过孔。第i行第j+1列像素电路中的第三十过孔与第i行第j+2列像素电路中的第三十过孔为同一过孔。其中，j为奇数。
在一种示例性实施例中，在第一列像素电路中，第三十一过孔V31暴露出第六连接部，第三十二过孔V32暴露出第十连接部，第三十三过孔V33暴露出第七连接部，第三十四过孔V34暴露出第十一连接部。
在一种示例性实施例中，在除了第一列像素电路之外的其他像素电路中，第三十三过孔V33暴露出第七连接部，第三十四过孔V34暴露出第十一连接部，第三十五过孔V35暴露出第十三连接部，第三十六过孔V35暴露出第十四连接部。
(14)形成第七金属层，包括：在形成有第八绝缘层的基底上，沉积第七金属薄膜，通过图案化工艺对第七金属薄膜进行构图，形成第七金属层。第七金属层包括：第一发光选择信号线E1、第二发光选择信号线E2和多个像素电路的第七导电层，每个像素电路的第七导电层包括：第十五连接部VL15、第十六连接部VL16、第十七连接部VL17和第十八连接部VL18，如图26A和图26B所示，图26A为第七金属层的示意图，图26B为形成第七金属层后的示意图。
在一种示例性实施例中，第一发光选择信号线E1和第二发光选择信号线EM2沿第一方向排布，且均沿第二方向延伸。每个像素电路的第十五连接部VL15和第十七连接部VL17位于第一发光选择信号线E1远离第二发光选择信号线EM2的一侧，第十六连接部VL16和第十八连接部VL18位于第二发光选择信号线E2远离第一发光选择信号线E1的一侧。
在一种示例性实施例中，第一发光选择信号线E1在基底上的正投影位于第三发光选择信号线在基底上的正投影和第四发光选择信号线在基底上的正投影之间。
在一种示例性实施例中，第二发光选择信号线E2在基底上的正投影位于第四发光选择信号线在基底上的正投影远离第三发光选择信号线在基底上的正投影一侧。
在一种示例性实施例中，在每个像素电路中，第一发光选择信号线E1通过第二十九过孔与第四连接部连接。由于第四连接部VL4通过第十五过孔与第六晶体管的栅电极连接，因此，第一发光选择信号线E1通过第四连接部与第六晶体管的栅电极连接。
在一种示例性实施例中，在每个像素电路中，第二发光选择信号线E2通过第三十过孔与第五连接部连接。由于第五连接部通过第十六过孔与第七晶体管的栅电极连接。因此，第二发光选择信号线E2通过第五连接部与第 七晶体管的栅电极连接。
在一种示例性实施例中，在第一列像素电路中，第十五连接部通过第三十一过孔与第六连接部连接，第十六连接部通过第三十二过孔与第十连接部连接，第十七连接部通过第三十三过孔与第七连接部连接，第十八连接部通过第三十四过孔与第十一连接部连接。由于第六连接部通过第十七过孔与第六晶体管的第二极连接，因此，第十五连接部通过第六连接部与第六晶体管的第二极连接。由于第十连接部通过第二十一过孔与第七晶体管的第二极连接，因此，第十六连接部通过第十连接部与第七晶体管的第二极连接。由于七连接部通过第十八过孔与第八晶体管的第二极连接，因此，第十七连接部通过第七连接部与第八晶体管的第二极连接。由于第十一连接部通过第二十二过孔与第九晶体管的第二极连接，因此，第十八连接部通过第十一连接部与第九晶体管的第二极连接。
在一种示例性实施例中，在除了第一列像素电路之外的其他像素电路中，第十五连接部通过第三十三过孔与第七连接部连接，第十六连接部通过第三十四过孔与第十一连接部连接，第十七连接部通过第三十五过孔与第十三连接部连接，第十八连接部通过第三十六过孔与第十四连接部连接。由于第七连接部通过第十八过孔与第八晶体管的第二极连接，因此，第十七连接部通过第七连接部与第八晶体管的第二极连接。由于第十一连接部通过第二十二过孔与第九晶体管的第二极连接，因此，第十八连接部通过第十一连接部与第九晶体管的第二极连接。由于十三连接部通过第六连接部与第六晶体管的第二极连接，因此，第十七连接部依次通过第十三连接部和第六连接部与第六晶体管的第二极连接。由于第十四连接部通过第十连接部与第七晶体管的第二极连接，因此，第十八连接部依次通过第十四连接部和第十连接部与第七晶体管的第二极连接。
(15)形成平坦层，包括：在形成有第七金属层的基底上涂覆平坦薄膜，通过平坦薄膜的掩膜、曝光和显影，形成平坦层，平坦层包括：位于每个像素电路中的第三十七过孔V37、第三十八过孔V38、第三十九过孔V39和第过孔V40，如图27A和图27B所示，图27A为平坦层的示意图，图27B为形成平坦层后的示意图。
在一种示例性实施例中，在每个像素电路中，第三十七过孔V37暴露出第十五连接部，第三十八过孔V38暴露出第十六连接部，第三十九过孔V39暴露出第十七连接部，第四十过孔V40暴露出第十八连接部。
(16)形成第一电极层，包括：在形成有平坦层的基底上，沉积透明导电薄膜，通过图案化工艺对透明导电薄膜进行构图，形成第一电极层。第一电极层包括第一电极100，第一电极形成在每个发光器件中，如图28A和图28B，图28A为第一电极层的示意图，图28B为形成第一电极层后的示意图。
在一种示例性实施例中，对于每个像素电路，像素电路所连接的第一发光器件的第一电极通过第三十六过孔与第十五连接部连接，像素电路所连接的第二发光器件的第一电极通过第三十八过孔与第十七连接部连接，像素电路所连接的第三发光器件的第一电极通过第三十七过孔与第十六连接部连接，像素电路所连接的第四发光器件的第一电极通过第三十八过孔与第十八连接部连接。
在一种示例性实施例中，第i行第3j-2列像素电路中的第十五连接部在基底上的正投影与第2i-1行第2j-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j-2列像素电路中的第十六连接部在基底上的正投影与第2i行第2j-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j-2列像素电路中的第十七连接部在基底上的正投影与第2i-1行第2j列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j-2列像素电路中的第十八连接部在基底上的正投影与第2i行第2j列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠。
在一种示例性实施例中，第i行第3j-1列像素电路与第2i-1行第2j-1列发光单元，第2i-1行第2j列发光单元，第2i行第2j-1列发光单元，第2i行第2j列发光单元中的第二发光单元连接。
在一种示例性实施例中，第i行第3j-1列像素电路中的第十五连接部在基底上的正投影与第2i-1行第2j-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j-1列像素电路中的第十六连接部在基底上的正投影与第2i行第2j-1列发光单元中的第二发光器件的第一电 极在基底上的正投影至少部分重叠。第i行第3j-1列像素电路中的第十七连接部在基底上的正投影与第2i-1行第2j列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j-1列像素电路中的第十八连接部在基底上的正投影与第2i行第2j列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠。
在一种示例性实施例中，第i行第3j列像素电路与第2i-1行第2j-1列发光单元，第2i-1行第2j列发光单元，第2i行第2j-1列发光单元，第2i行第2j列发光单元中的第三发光单元连接。
在一种示例性实施例中，第i行第3j列像素电路中的第十五连接部在基底上的正投影与第2i-1行第2j-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j列像素电路中的第十六连接部在基底上的正投影与第2i行第2j-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j列像素电路中的第十七连接部在基底上的正投影与第2i-1行第2j列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。第i行第3j列像素电路中的第十八连接部在基底上的正投影与第2i行第2j列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。
(17)形成像素定义层，包括：在形成透明导电层的基底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层(Pixel Define Layer)，像素定义层形成在每个发光器件中，每个发光器件中的像素定义层形成有暴露出第一电极的开口区域。
在一种示例性实施例中，像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯。
(18)形成发光材料层，包括：在形成的像素定义层的开口区域内和像素定义层上形成发光材料层。发光材料层包括：有机发光层。
(19)形成第二电极层，包括：在形成有机发光层的基底上涂覆导电薄膜，通过图案化工艺对导电薄膜进行构图，形成第二电极层。第二电极层包括第二电极。第二电极覆盖每个发光器件中的有机发光层。第二电极与有机 发光层连接。
在一种示例性实施例中，第二电极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或可以采用上述金属中任意一种或多种制成的合金。
(20)形成封装层，在形成第二电极的基底上形成封装层，封装层包括无机材料的第一封装层、有机材料的第二封装层和无机材料的第三封装层，第一封装层设置在第二电极上，第二封装层设置在第一封装层上，第三封装层设置在第二封装层上，形成无机材料/有机材料/无机材料的叠层结构。
在一种示例性实施例中，基底可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属萡片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
在一种示例性实施例中，在每个移位寄存器中，所有晶体管的有源层包括：沟道区和位于沟道区两侧的源极连接部和漏极连接部，晶体管的源电极与源极连接部电连接，晶体管的漏电极与漏极连接部电连接。其中，沟道区可以不掺杂杂质，并具有半导体特性。源极连接部和漏极连接部可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型(例如，N型或P型)而变化。
在一种示例性实施例中，半导体层可以为非晶硅层、多晶硅层，或者可以为金属氧化物层。其中，金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物或者包含铟或镓和锌的氧化物。金属氧化物层可以单层，或者可以是双层，或者可以是多层。
在一种示例性实施例中，第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第七绝缘层和第八绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多 种，可以是单层、多层或复合层。
在一种示例性实施例中，第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层和第七金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。
本公开实施例还提供了一种显示装置，包括：显示基板。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
在一种示例性实施例中，显示装置可以为液晶显示装置(Liquid Crystal Display，简称LCD)或有机发光二极管(Organic Light Emitting Diode，简称OLED)显示装置。该显示装置可以为：液晶面板、电子纸、OLED面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称AMOLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
Claims (21)
- 一种显示基板，包括：显示区和非显示区，所述显示区设置有M1行N1列像素电路和M2行N2列发光单元，每个发光单元包括：第一发光器件、第二发光器件和第三发光器件，第一发光器件、第二发光器件和第三发光器件发射不同颜色的光线；其中，M1≠M2，N1≠N2；每个像素电路与K个发射同一颜色光线的发光器件连接，K为大于或者等于2的正整数；每个像素电路包括：电流控制子电路和发光选择子电路；所述电流控制子电路，分别与复位信号端、初始信号端、扫描信号端、数据信号端、发光控制端、第一电源端和第一节点连接，设置为在复位信号端、初始信号端、扫描信号端、数据信号端、发光控制端和第一电源端的控制下，向第一节点提供驱动电流；所述发光选择子电路，分别与第一节点、K个发光选择信号端和K个发射同一颜色光线的发光器件连接，设置为在K个发光选择信号端的控制下，依次向K个发射同一颜色光线的发光器件提供第一节点的信号。
- 根据权利要求1所述的显示基板，其中，在每个像素电路中，所述电流控制子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和电容，其中，电容包括：第一极板和第二极板；第一晶体管的控制极与复位信号端连接，第一晶体管的第一极与初始信号端连接，第一晶体管的第二极与第二节点连接；第二晶体管的控制极与扫描信号端连接，第二晶体管的第一极与数据信号端连接，第二晶体管的第二极与第三节点连接；第三晶体管的控制极与第二节点连接，第三晶体管的第一极与第三节点连接，第三晶体管的第二极与第一节点连接；第四晶体管的控制极与扫描信号端连接，第四晶体管的第一极与第二节点连接，第四晶体管的第二极与第一节点连接；第五晶体管的控制极与发光控制端连接，第五晶体管的第一极与第一电源端连接，第五晶体管的第二极与第三节点连接；第一极板与第二节点连接，第二极板与第一电源端连接。
- 根据权利要求1或2所述的显示基板，其中，在每个像素电路中，发光选择子电路包括：第六晶体管至第5+K晶体管；第k晶体管的控制极与第k-5发光选择信号端连接，第k晶体管的第一极与第一节点连接，第k晶体管的第二极与第k-5个发光器件连接，6≤k≤5+K。
- 根据权利要求1至3任一项所述的显示基板，其中，K个发光选择信号端接收有效电平信号的时间不重合。
- 根据权利要求1至3任一项所述的显示基板，其中，位于同一行的相邻像素电路所连接的发光器件发射不同颜色的光线，位于同一列的相邻像素电路所连接的发光器件发射相同颜色的光线。
- 根据权利要求5所述的显示基板，其中，当M2＝K×M1，N1＝3×N2时，每个像素电路连接的发光器件位于同一列；第m行第3n-2列像素电路分别与第K×m-K+1行第n列发光单元中的第一发光器件、第Km-K+2行第n列发光单元中的第一发光器件，直至第K×m行第n列发光单元中的第一发光器件连接，其中，1≤m≤M1，1≤n≤N2；第m行第3n-1列像素电路分别与第K×m-K+1行第n列发光单元中的第二发光器件、第Km-K+2行第n列发光单元中的第二发光器件，直至第K×m行第n列发光单元中的第二发光器件连接；第m行第3n列像素电路分别与第K×m-K+1行第n列发光单元中的第三发光器件、第Km-K+2行第n列发光单元中的第三发光器件，直至第K×m行第n列发光单元中的第三发光器件连接。
- 根据权利要求5所述的显示基板，其中，当M2＝4×M1，N1＝3×N2时，像素电路所连接的发光器件沿第一方向和第二方向排布，所述第一方向与所述第二方向相交；第m行第3n-2列像素电路与第2m-1行第2n-1列发光单元中的第一发光器件，第2m-1行第2n列发光单元中的第一发光器件，第2m行第2n-1列发光单元中的第一发光器件和第2m行第2n列发光单元中的第一发光器件连接，其中，1≤m≤M1，1≤n≤N2；第m行第3n-1列像素电路与第2m-1行第2n-1列发光单元的第二发光器件，第2m-1行第2n列发光单元的第二发光器件，第2m行第2n-1列发光单元的第二发光器件，第2m行第2n列发光单元中的第二发光器件连接；第m行第3n列像素电路与第2m-1行第2n-1列发光单元的第三发光器件，第2m-1行第2n列发光单元的第三发光器件，第2m行第2n-1列发光单元的第三发光器件，第2m行第2n列发光单元中的第三发光器件连接。
- 根据权利要求6或7所述的显示基板，其中，还包括：N1列数据信号线，M1行扫描信号线、M1行第一电源线，M1行复位信号线、M1行初始信号线、P行第一发光选择信号线、P行第二发光选择信号线、P行第三发光选择信号线、P行第四发光选择信号线和P行发光控制线，P＝M1或者M1/2；所述数据信号线沿第一方向延伸，所述扫描信号线、所述第一电源线，所述复位信号线、所述初始信号线、所述第一发光选择信号线、所述第二发光选择信号线、所述第三发光选择信号线、所述第四发光选择信号线和所述发光控制线沿第二方向延伸，所述第一方向和所述第二方向相交；第s行扫描信号线与第s行像素电路的扫描信号端连接，第s行第一电源线与第s行像素电路的第一电源端连接，第s行复位信号线与第s行像素电路的复位信号端连接，第s行初始信号线与第s行像素电路的初始信号端连接，第t列数据信号线与第t列像素电路的数据信号端连接，1≤s≤M1，1≤t≤N1；当P＝M1时，第s行第一发光选择信号线与第s行像素电路的第一发光选择信号端连接,第s行第二发光选择信号线与第s行像素电路的第二发光选择信号端连接，第s行第三发光选择信号线与第s行像素电路的第三发光选择信号端连接,第s行第四发光选择信号线与第s行像素电路的第四发光选择信号端连接；当P＝M1/2时，第v行第一发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第一发光选择信号端连接，第v行第二发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第二发光选择信号端连接，第v行第三发光选择信号线分别与第2v-1行像素电路和第2v行像素电路的第三发光选择信号端连接，第v行第四发光选择信号线分别与第2v-1行像素电 路和第2v行像素电路的第四发光选择信号端连接，第v行发光控制线分别与第2v-1行像素电路和第2v行像素电路的发光控制端连接，其中，1≤v≤P。
- 根据权利要求8所述的显示基板，其中，所述第一发光选择信号线与所述第二发光选择信号线同层设置，所述第三发光选择信号线和所述第四发光选择信号线同层设置，所述第一发光选择信号线和所述第三发光选择信号线异层设置。
- 根据权利要求8或9所述的显示基板，其中，所述非显示区设置有扫描驱动电路、发光驱动电路、第一发光选择驱动电路、第二发光选择驱动电路、第三发光选择驱动电路和第四发光选择驱动电路，所述显示区包括：相对设置的第一侧和第二侧；所述扫描驱动电路位于所述显示区的第一侧和第二侧，所述发光驱动电路位于所述扫描驱动电路远离所述显示区的一侧，所述第一发光选择驱动电路位于所述显示区的第一侧，且位于所述扫描驱动电路和所述发光驱动电路之间，所述第二发光选择驱动电路位于所述显示区的第二侧，且位于所述扫描驱动电路和所述发光驱动电路之间，所述第三发光选择驱动电路位于所述显示区的第一侧，且位于所述第一发光选择驱动电路和所述发光驱动电路之间，所述第四发光选择驱动电路位于所述显示区的第二侧，且位于所述第二发光选择驱动电路和所述发光驱动电路之间；所述扫描驱动电路包括：M1个级联的扫描移位寄存器，第s级扫描移位寄存器与第s行扫描信号线连接；所述发光驱动电路包括：P个级联的发光移位寄存器，第v级发光移位寄存器与第v行发光控制线连接；所述第一发光选择驱动电路包括：P个级联的第一发光选择移位寄存器，第v级第一发光选择移位寄存器与第v行第一发光选择信号线连接；所述第二发光选择驱动电路包括：P个级联的第二发光选择移位寄存器，第v级第二发光选择移位寄存器与第v行第二发光选择信号线连接；所述第三发光选择驱动电路包括：P个级联的第三发光选择移位寄存器，第v级第三发光选择移位寄存器与第v行第三发光选择信号线连接；所述第四发光选择驱动电路包括：P个级联的第四发光选择移位寄存器，第v级第四发光选择移位寄存器与第v行第四发光选择信号线连接。
- 根据权利要求9所述的显示基板，包括：基底以及依次设置在所述基底上的驱动电路层和发光结构层；所述驱动电路层包括：像素电路，所述发光结构层包括：发光单元；所述驱动电路层包括：依次叠设在所述基底上的第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第四金属层、第六绝缘层、第五金属层、第七绝缘层、第六金属层、第八绝缘层、第七金属层和平坦层；当K＝4时，所述半导体层包括：多个像素电路的有源层，每个像素电路的有源层包括：多个晶体管的有源层；所述第一金属层包括：发光控制线、扫描信号线、复位信号线和多个像素电路的第一导电层，每个像素电路的第一导电层包括：多个晶体管的栅电极和第一极板；所述第二金属层包括：第一电源线、初始信号线和多个像素电路的第二导电层，每个像素电路的第二导电层包括：多个晶体管的第一极和第二极、第一连接部和第二连接部；所述第三金属层包括：数据信号线和多个像素电路的第三导电层，每个像素电路的第三导电层包括：第二晶体管的第一极，第三连接部，第四连接部和第五连接部；所述第四金属层包括：多个像素电路的第四导电层，每个像素电路的第四导电层包括：第六连接部，第七连接部，第八连接部，第九连接部，第十连接部和第十一连接部；所述第五金属层包括：多个像素电路的第五导电层，每个像素电路的导电层包括：第十二连接部；所述第六金属层包括：第三发光选择信号线、第四发光选择信号线和除了第一列像素电路之外的其他像素电路的第六导电层，除了第一列像素电路之外的其他像素电路的第六导电层包括：第十三连接部和第十四连接部；所述第七金属层包括：第一发光选择信号线、第二发光选择信号线和多个像素电路的第七导电层，每个像素电路的第七导电层包括：第十五连接部、第十六连接部、第十七连接部和第十八连接部。
- 根据权利要求11所述的显示基板，其中，第s行初始信号线在基底上的正投影与第s行复位信号线在基底上的正投影至少部分重叠；所述第一发光选择信号线在基底上的正投影位于所述第三发光选择信号线在基底上的正投影和所述第四发光选择信号线在基底上的正投影之间；所述第二发光选择信号线在基底上的正投影位于所述第四发光选择信号线在基底上的正投影远离所述第三发光选择信号线在基底上的正投影的一侧。
- 根据权利要求11所述的显示基板，其中，位于同一行的相邻像素电路的有源层沿相邻像素电路的中线对称设置，且第i行第j列像素电路的像素电路的有源层与第i行第j+1列像素电路的像素电路的有源层连接，1≤i≤M1，1≤j<N1，且为奇数；位于同一行的相邻像素电路的第一导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第二导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第三导电层沿相邻像素电路之间的中线对称设置；位于同一行的相邻像素电路的第四导电层沿相邻像素电路的中线对称设置；位于同一行的相邻像素电路的第五导电层沿相邻像素电路的中线对称设置。
- 根据权利要求11所述的显示基板，其中，所述第一晶体管的有源层包括：第一分支段、第一连接段和第二分支段；所述第一分支段和所述第二分支段位于所述第一连接段的同一侧，且所述第一连接段分别与所述第一分支段和所述第二分支段连接；所述第一分支段和所述第二分支段沿第一方向延伸，所述第一连接段沿第二方向延伸；所述第一连接段的长度大于所述第一分支段的长度。
- 根据权利要求11所述的显示基板，其中，当像素电路所连接的发光器件沿第一方向和第二方向排布时，第i行第j列像素电路的第五晶体管的有源层与第i行第i+1列像素电路的第五晶体管的有源层为一体成型结构；第i行第j列像素电路的第八晶体管的栅电极与第i行第j+1列像素电路的第八晶体管的栅电极为一体成型结构；第i行第j列像素电路的第九晶体管的栅电极与第i行第j+1列像素电路的第九晶体管的栅电极为一体成型结构；第i行第j+1列像素电路的第六晶体管的栅电极与第i行第j+2列像素电路的第六晶体管的栅电极为一体成型结构；第i行第j+1列像素电路的第七晶体管的栅电极与第i行第j+2列像素电路的第七晶体管的栅电极为一体成型结 构；第i行第j列像素电路的第一连接部和第i行第j+1列像素电路的第一连接部为一体成型结构；第i行第j列像素电路的第五晶体管的第一极和第i行第j+1列像素电路的第五晶体管的第一极为一体成型结构；第i行第j列像素电路的第八连接部和第i行第j+1列像素电路的第八连接部为一体成型结构，第i行第j列像素电路的第九连接部和第i行第j+1列像素电路的第九连接部为一体成型结构。
- 根据权利要求11至15任一项所述的显示基板，其中，第二绝缘层和第三绝缘层开设有位于每个像素电路中的第一过孔至第九过孔，第三绝缘层还开设有位于每个像素电路中的第十过孔和第十一过孔，第二绝缘层、第三绝缘层和第四绝缘层上开设有十二过孔和第十三过孔，第三绝缘层和第四绝缘层上开设有位于每个像素电路中的第十四过孔、第十五过孔和第十六过孔，第四绝缘层和第五绝缘层上开设有位于每个像素电路中的第十七过孔至第二十二过孔，第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层上开设有位于每个像素电路中的第二十三过孔和第二十四过孔，第六绝缘层和第七绝缘层上开设有位于每个像素电路中的第二十五过孔和第二十六过孔，第六绝缘层和第七绝缘层还开设有位于第一列像素电路之外的其他像素电路中的第二十七过孔和第二十八过孔，第五绝缘层、第六绝缘层、第七绝缘层和第八绝缘层开设有位于每个像素电路中的第二十九过孔和第三十过孔，在第一列像素电路中，第六绝缘层、第七绝缘层和第八绝缘层开设有位于每个像素电路中的第三十一过孔和第三十二过孔，第六绝缘层、第七绝缘层和第八绝缘层还开设有位于每个像素电路中的第三十三过孔和第三十四过孔，第八绝缘层开设有位于第一列像素电路之外的其他像素电路中的第三十五过孔和第三十六过孔，平坦层开设有位于每个像素电路中的第三十七过孔、第三十八过孔、第三十九过孔和第四十过孔；第一过孔暴露出第五晶体管的有源层，第二过孔暴露出第三晶体管的有源层，第三过孔暴露出第一晶体管的有源层，第四过孔暴露出第六晶体管的有源层，第五过孔暴露出第八晶体管的有源层，第六过孔暴露出第八晶体管的有源层，第七过孔暴露出第六晶体管的有源层，第八过孔暴露出第七晶体管的有源层，第九过孔暴露出第九晶体管的有源层，第十过孔暴露出第八晶 体管的栅电极，第十一过孔暴露出第九晶体管的栅电极，第十二过孔暴露出第一晶体管的有源层和第四晶体管的有源层，第十三过孔暴露出第二晶体管的有源层，第十四过孔暴露出第一极板，第十五过孔暴露出第六晶体管的栅电极，第十六过孔暴露出第七晶体管的栅电极，第十七过孔暴露出第六晶体管的第二极，第十八过孔暴露出第八晶体管的第二极，第十九过孔暴露出第一连接部，第二十过孔暴露出第二连接部，第二十一过孔暴露出第七晶体管的第二极，第二十二过孔暴露出第九晶体管的第二极，第二十三过孔暴露出第三晶体管的第二极，第二十四过孔暴露出第六晶体管的第一极，在每个像素电路中，第二十五过孔暴露出第八连接部，第二十六过孔暴露出第九连接部，第二十七过孔暴露出第六连接部，第二十八过孔暴露出第十连接部，第二十九过孔暴露出第四连接部，第三十过孔暴露出第五连接部，第三十一过孔暴露出第六连接部，第三十二过孔暴露出第十连接部，第三十三过孔暴露出第七连接部，第三十四过孔暴露出第十一连接部，第三十三过孔暴露出第七连接部，第三十四过孔暴露出第十一连接部，第三十五过孔暴露出第十三连接部，第三十六过孔暴露出第十四连接部，第三十七过孔暴露出第十五连接部，第三十八过孔暴露出第十六连接部，第三十九过孔暴露出第十七连接部，第四十过孔暴露出第十八连接部。
- 根据权利要求16所述的显示基板，其中，第i行第j列像素电路的第一过孔与第i行第j+1列像素电路的第一过孔为同一过孔；第i行第j列像素电路的第十过孔与第i行第j+1列像素电路的第十过孔为同一过孔；第i行第j列像素电路的第十一过孔与第i行第j+1列像素电路的第十一过孔为同一过孔；第i行第j+1列像素电路的第十五过孔和第i行第j+2列像素电路的第十五过孔为同一过孔；第i行第j+1列像素电路的第十六过孔和第i行第j+2列像素电路的第十六过孔为同一过孔；第i行第j列像素电路中的第十九过孔与第i行第j+1列像素电路中的第十九过孔为同一过孔；第i行第j列像素电路中的第二十五过孔与第i行第j+1列像素电路中的第二十五过孔为同一过孔，第i行第j列像素电路中的第二十六过孔与第i行第j+1列像素电路中的第二十六过孔为同一过孔；第i行第j+1列像素电路中的第二十九过孔与第i行第j+2列像素电路中的第二十九过孔为同一过孔；第i行第j+1列像素电路中的第三十过孔与第i行第j+2列像素电路中的第三十过孔为同一过孔。
- 根据权利要求16所述的显示基板，其中，对于每个像素电路，第五晶体管的第一极通过第一过孔与第五晶体管的有源层连接，第三晶体管的第二极通过第二过孔与第三晶体管的有源层连接，第一晶体管的第一极通过第三过孔与第一晶体管的有源层连接，第六晶体管的第二极通过第四过孔与第六晶体管的有源层连接，第八晶体管的第二极通过第五过孔与第八晶体管的有源层连接，第八晶体管的第一极通过第六过孔与第八晶体管的有源层连接，第六晶体管的第一极通过第七过孔与第六晶体管的有源层连接，第七晶体管的第二极通过第八过孔与第七晶体管的有源层连接，第九晶体管的第二极通过第九过孔与第九晶体管的有源层连接，第一连接部通过第十过孔与第八晶体管的栅电极连接，第二连接部通过第十一过孔与第九晶体管的栅电极连接，第三连接部通过第十二过孔与第一晶体管的有源层连接，第三连接部通过第十四过孔与第一极板连接，第二晶体管的第一极通过第十三过孔与第二晶体管的有源层连接，第四连接部通过第十五过孔与第六晶体管的栅电极连接，第五连接部通过第十六过孔与第七晶体管的栅电极连接，第六连接部通过第十七过孔与第六晶体管的第二极连接，第七连接部通过第十八过孔与第八晶体管的第二极连接，第八连接部通过第十九过孔与第一连接部连接，第九连接部通过第二十过孔与第二连接部连接，第十连接部通过第二十一过孔与第七晶体管的第二极连接，第十一连接部通过第二十二过孔与第九晶体管的第二极连接，第十二连接部通过第二十三过孔与第三晶体管的第二极，且通过第二十四过孔与第六晶体管的第一极连接，第三发光选择信号线通过第二十五过孔与第八连接部连接，第四发光选择信号线通过第二十六过孔与第九连接部连接，第一发光选择信号线通过第二十九过孔与第四连接部连接，第二发光选择信号线通过第三十过孔与第五连接部连接，像素电路所连接的第一发光器件通过第三十六过孔与第十五连接部连接，像素电路所连接的第二发光器件通过第三十八过孔与第十七连接部连接，像素电路所连接的第三发光器件通过第三十七过孔与第十六连接部连接，像素电路所连接的第四发光器件通过第三十八过孔与第十八连接部连接；在第一列像素电路中，第十五连接部通过第三十一过孔与第六连接部连接，第十六连接部通过第三十二过孔与第十连接部连接，第十七连接部通过第三十三过孔与第七连接部连接，第十八连接部通过第三十四过孔与第十一 连接部连接，在除了第一列像素电路之外的其他像素电路中，第十三连接部通过第二十七过孔与第六连接部连接，第十四连接部通过第二十八过孔与第十连接部连接，第十五连接部通过第三十三过孔与第七连接部连接，第十六连接部通过第三十四过孔与第十一连接部连接，第十七连接部通过第三十五过孔与第十三连接部连接，第十八连接部通过第三十六过孔与第十四连接部连接。
- 根据权利要求11所述的显示基板，其中，所述发光器件包括：第一电极、有机发光层和第二电极；所述发光结构层包括：依次叠设在所述驱动结构层上的第一电极层、像素界定层、发光材料层和第二电极层；所述第一电极层包括：阵列排布的第一电极，所述发光材料层包括：阵列排布的有机发光层，所述第二电极层包括：第二电极；所述像素电路与所连接连接发光器件的第一电极连接，所有发光器件的第二电极与第二电源端连接；对于第m行第3n-2列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第一发光器件的第一电极在基底上的正投影至少部分重叠；对于第m行第3n-1列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠，第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第二发光器件的第一电极在基底上的正投影至少部分重叠；对于第m行第3n列像素电路，第十五连接部在基底上的正投影与第2m-1行第2n-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十六连接部在基底上的正投影与第2m行第2n-1列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十七连接部在基底上的正投影与第2m-1行第2n列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠，第十八连接部在基底上的正投影与第2m行第2n列发光单元中的第三发光器件的第一电极在基底上的正投影至少部分重叠。
- 根据权利要求19所述的显示基板，其中，对于每个发光器件，所述第一电极远离基底的表面包括：第一端和第二端；平坦层开设有过孔，第一电极通过平坦层过孔与像素电路连接；位于同一行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的同一端；位于第x行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端或第二端，位于第x+1行的发光器件的第一电极与像素电路连接的平坦层过孔位于第一电极的第一端或第二端，1≤x<M2。
- 一种显示装置，包括：如权利要求1至20任一项所述的显示基板。
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