CN113906493B - 阵列基板和显示装置 - Google Patents

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Abstract

本公开提供了一种阵列基板和显示装置。阵列基板包括衬底基板，包括显示区和围绕显示区的周边区，周边区包括位于显示区一侧的第一周边区；位于显示区的多个子像素和多条数据线；和至少位于第一周边区的多条控制信号线、多条数据信号输入线和多路复用电路。多路复用电路的多个多路复用单元中的至少一个包括多个开关晶体管。至少一个开关晶体管包括位于衬底基板的一侧的第一有源层；第一栅极，包括间隔开且电连接至一条控制信号线的第一和第二栅极部；两个第一电极，电连接至第一有源层和数据信号输入线；和第二电极，电连接至第一有源层和至少两条数据线中一条数据线，第二电极在衬底基板上的正投影位于两个第一电极在衬底基板上的正投影之间。

Description

阵列基板和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板和显示装置。
背景技术
近年来，由于具有自发光、广视角、短反应时间、高发光效率、广色域、低工作电压、可大尺寸制作、可柔性化、制程简单等特性，有机发光二极管(organic light emittingdiode,OLED)显示面板被广泛应用。
发明内容
根据本公开实施例的一方面，提供一种阵列基板，包括：衬底基板，包括显示区和围绕所述显示区的周边区，所述周边区包括位于所述显示区一侧的第一周边区；多个子像素，位于所述显示区；多条数据线，位于所述显示区，且电连接至所述多个子像素，所述多条数据线被配置为向所述多个子像素提供数据信号；多条控制信号线，至少位于所述第一周边区；多条数据信号输入线，至少位于所述第一周边区；和多路复用电路，至少位于所述第一周边区、且位于所述多条控制信号线靠近所述显示区的一侧，包括多个多路复用单元，所述多个多路复用单元中的至少一个多路复用单元电连接至所述多条控制信号线、所述多条数据信号输入线中的一条数据信号输入线和所述多条数据线中的至少两条数据线。所述至少一个多路复用单元包括多个开关晶体管，至少一个开关晶体管包括：位于所述衬底基板的一侧的第一有源层；第一栅极，位于所述第一有源层远离所述衬底基板一侧，包括间隔开的第一栅极部和第二栅极部，所述第一栅极部和所述二栅极部电连接至所述多条控制信号线中的一条控制信号线；两个第一电极，位于所述第一栅极远离所述衬底基板的一侧，且电连接至所述第一有源层和所述数据信号输入线；和第二电极，位于所述第一栅极远离所述衬底基板的所述一侧，且电连接至所述第一有源层和所述至少两条数据线中一条数据线，所述第二电极在所述衬底基板上的正投影位于所述两个第一电极在所述衬底基板上的正投影之间。
在一些实施例中，所述多个开关晶体管包括两个开关晶体管，所述两个开关晶体管共用所述两个第一电极中的一个第一电极。
在一些实施例中，所述至少一个开关晶体管还包括电极连接部和栅极连接部中的至少一个，所述电极连接部在所述衬底基板上的正投影位于所述第一有源层在所述衬底基板上的正投影和所述多条控制信号线在所述衬底基板上的正投影之间，所述两个第一电极经由所述电极连接部电连接至所述数据信号输入线，以及所述栅极连接部在所述衬底基板上的正投影位于所述第一有源层在所述衬底基板上的正投影和所述电极连接部在所述衬底基板上的正投影之间，所述第一栅极部和所述第二栅极部经由所述栅极连接部电连接至所述控制信号线。
在一些实施例中，所述两个第一电极和所述电极连接部一体设置，所述第一栅极部、所述第二栅极部和所述栅极连接部一体设置。
在一些实施例中，所述第一栅极部在所述衬底基板上的正投影位于所述两个第一电极中的一个在所述衬底基板上的正投影与所述第二电极在所述衬底基板上的正投影之间；以及所述第二栅极部在所述衬底基板上的正投影位于所述两个第一电极中的另一个在所述衬底基板上的正投影与所述第二电极在所述衬底基板上的正投影之间。
在一些实施例中，所述第一有源层包括：第一有源部；和第二有源部，位于所述第一有源部和所述显示区之间，所述两个第一电极中的每个第一电极和所述第二电极分别通过多个第一过孔与所述第一有源部电连接，所述两个第一电极中的每个第一电极和所述第二电极分别通过多个第二过孔与所述第二有源部电连接。
在一些实施例中，所述两个第一电极和所述第二电极沿着第一方向延伸，所述多个第一过孔和所述多个第二过孔沿着所述第一方向排布。
在一些实施例中，所述阵列基板还包括：多条电源线，位于所述显示区，且电连接至所述多个子像素，所述多条电源线被配置为向所述多个子像素提供第一电源信号；和第一电源总线，至少位于所述第一周边区，且电连接至所述多条电源线，所述第一电源总线位于所述第一周边区的部分在所述衬底基板上的正投影位于所述多条控制信号线在所述衬底基板上的正投影远离所述显示区的一侧。
在一些实施例中，所述多个多路复用单元包括位于所述第一周边区的多个第一多路复用单元，所述阵列基板还包括：多个电源总线连接件，位于所述第一周边区，所述多个电源总线连接件中的至少一个电源总线连接件在所述衬底基板上的正投影位于所述多个第一多路复用单元中相邻的两个第一多路复用单元在所述衬底基板上的正投影之间，所述至少一个电源总线连接件包括位于不同层的第一连接层和第二连接层；和第二电源总线，至少位于所述第一周边区、且位于所述多路复用电路与所述显示区之间，所述第二电源总线经由所述多个电源总线连接件电连接至所述第一电源总线。
在一些实施例中，所述第一连接层在所述衬底基板上的正投影和所述第二连接层在所述衬底基板上的正投影至少部分重叠。
在一些实施例中，所述多个子像素中的至少一个包括驱动晶体管和存储电容。驱动晶体管包括：位于所述衬底基板上的第二有源层、位于所述第二有源层远离所述衬底基板一侧的第二栅极、位于所述第二栅极远离所述衬底基板一侧的第一绝缘层、位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层、以及位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第二有源层的源极和漏极。存储电容包括：第一电极板，与所述第二栅极位于同一层；和第二电极板，位于所述第一绝缘层和所述第二绝缘层之间，其中，所述第二有源层和所述第一有源层位于同一层，所述第二栅极和所述第一栅极位于同一层，所述源极、所述漏极、所述两个第一电极和所述第二电极位于同一层。
在一些实施例中，所述周边区还包括与所述第一周边区邻接的拐角区，所述第一电源总线还位于所述拐角区，所述第一电源总线与所述多条数据信号输入线位于不同层，所述阵列基板还包括：多条控制信号连接线，与所述多条数据信号输入线位于不同层，且位于所述第一电源总线与所述显示区之间，每条控制信号连接线电连接至所述多条控制信号线中的一条控制信号线；和多条控制信号输入线，与所述第一电源总线位于不同层，每条控制信号输入线经由第三过孔电连接至所述多条控制信号连接线中的一条控制信号连接线，所述第三过孔在所述衬底基板上的正投影位于所述第一电源总线位于所述拐角区的部分在所述衬底基板上的正投影与所述多条数据信号输入线在所述衬底基板上的正投影之间。
在一些实施例中，所述多条控制信号输入线在所述衬底基板上的正投影穿过所述第一电源总线在所述衬底基板上的正投影；以及每条控制信号连接线包括与所述第一电源总线位于同一层的第一控制信号连接部，所述第一控制信号连接部经由所述第三过孔电连接至所述多条控制信号输入线中的一条控制信号输入线，所述第一控制信号连接部在所述衬底基板上的正投影穿过所述多条数据信号输入线在所述衬底基板上的正投影。
在一些实施例中，所述多个子像素中的至少一个包括驱动晶体管和存储电容。所述驱动晶体管包括：位于所述衬底基板上的第二有源层、位于所述第二有源层远离所述衬底基板一侧的第二栅极、位于所述第二栅极远离所述衬底基板一侧的第一绝缘层、位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层、以及位于所述第二绝缘层远离所述衬底基板一侧且电连接至所述第二有源层的源极和漏极。所述存储电容包括：第一电极板，与所述第二栅极位于同一层；和第二电极板，位于所述第一绝缘层和所述第二绝缘层之间。所述多条控制信号输入线和所述多条数据信号输入线与所述第一电极板和所述第二电极板中的至少一个位于同一层，所述第一电源总线、所述源极和所述漏极位于同一层。
在一些实施例中，每条控制信号连接线还包括：第二控制信号连接部，与所述第一控制信号连接部位于不同层，所述第二控制信号连接部电连接至所述控制信号线，并且经由第四过孔电连接至所述第一控制信号连接部，所述第四过孔在所述衬底基板上的正投影位于所述多条控制信号线在所述衬底基板上的正投影与所述多条数据信号输入线在所述衬底基板上的正投影之间。
在一些实施例中，所述多个多路复用单元包括位于所述第一周边区的多个第一多路复用单元和位于所述拐角区的多个第二多路复用单元，所述多个第一多路复用单元中最靠近所述拐角区的一个第一多路复用单元电连接的所述数据信号输入线为第一数据信号输入线，所述多个第二多路复用单元中最靠近所述第一周边区的一个第二多路复用单元电连接的所述数据信号输入线为第二数据信号输入线；所述控制信号线在所述衬底基板上的正投影位于所述第一数据信号输入线在所述衬底基板上的正投影与所述第二数据信号输入线在所述衬底基板上的正投影之间的部分为第一投影；以及所述第二控制信号连接部经由第五过孔电连接至所述控制信号线，所述第五过孔在所述衬底基板上的正投影与所述第一投影交叠。
在一些实施例中，所述多路复用电路还包括：虚拟多路复用单元，位于所述多个第一多路复用单元和所述多个第二多路复用单元之间。
在一些实施例中，所述阵列基板还包括：多条栅极线，位于所述显示区，且电连接至所述多个子像素，所述多条栅极线被配置为向所述多个子像素提供栅极信号；多条发光控制线，位于所述显示区，且电连接至所述多个子像素，所述多条发光控制线被配置为向所述多个子像素提供发光控制信号；多组连接线，每组连接线包括多条连接线，所述多条连接线包括至少位于所述拐角区且与所述多条栅极线中的一条栅极线电连接栅极连接线和至少位于所述拐角区且与所述多条发光控制线中的一条发光控制线电连接的发光控制连接线；栅极驱动电路，至少位于所述拐角区，包括多个栅极驱动单元，所述多个栅极驱动单元经由所述多组连接线中的所述栅极连接线电连接至所述多条栅极线；和发光控制驱动电路，至少位于所述拐角区、且位于所述栅极驱动电路远离所述显示区的一侧，包括多个发光控制驱动单元，所述多个发光控制驱动单元经由所述多组连接线中的所述发光控制连接线与所述多条发光控制线电连接。所述多条连接线中的每条连接线在所述衬底基板上的正投影从所述多个多路复用单元中相邻的两个多路复用单元在所述衬底基板上的正投影之间穿过，并且与所述多个多路复用单元在所述衬底基板上的正投影不交叠。
在一些实施例中，所述多条连接线还包括电源连接线，所述阵列基板还包括：多条电源线，位于所述显示区、且电连接至所述多个子像素，所述多条电源线被配置为向所述多个子像素提供第一电源信号；和第一电源总线，位于所述第一周边区和所述拐角区、且位于所述栅极驱动电路与所述多路复用电路之间，所述第一电源总线经由所述多组连接线中的所述电源连接线电连接至所述多条电源线。
在一些实施例中，所述多条连接线还包括初始化连接线，所述阵列基板还包括：多条初始化线，位于所述显示区、且电连接至所述多个子像素，所述多条初始化线被配置为向所述多个子像素提供初始化信号；和初始化总线，至少位于所述拐角区、且位于所述栅极驱动电路和所述第一电源总线之间，所述初始化总线经由所述多组连接线中的所述初始化连接线电连接至所述多条初始化线。
在一些实施例中，所述多个子像素中的至少一个包括驱动晶体管和存储电容。所述驱动晶体管包括：位于所述衬底基板上的第二有源层、位于所述第二有源层远离所述衬底基板一侧的第二栅极、位于所述第二栅极远离所述衬底基板一侧的第一绝缘层、位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层、以及位于所述第二绝缘层远离所述衬底基板一侧且电连接至所述第二有源层的源极和漏极。所述存储电容包括：第一电极板，与所述第二栅极位于同一层；和第二电极板，位于所述第一绝缘层和所述第二绝缘层之间。所述多条连接线中的每条连接线包括第一连接部，所述第一连接部在所述衬底基板上的正投影从所述相邻的两个多路复用单元在所述衬底基板上的正投影之间穿过，所述栅极连接线的第一连接部、所述发光控制连接线的第一连接部、所述电源连接线的第一连接部和所述初始化连接线的第一连接部中的至少一个与所述第一电极板和所述第二电极板中的一个位于同一层。
在一些实施例中，所述发光控制连接线的第一连接部和所述第一电极板位于同一层；所述栅极连接线的第一连接部、所述初始化连接线的第一连接部和所述第二电极板位于同一层；以及所述电源连接线的第一连接部与所述第一电极板和所述第二电极板中的至少一个位于同一层。
在一些实施例中，所述多条连接线中的每条连接线还包括：电连接至所述第一连接部的第二连接部，所述第二连接部在所述衬底基板上的正投影穿过所述多条数据信号输入线在所述衬底基板上的正投影，所述第二连接部、所述源极和所述漏极位于同一层。
在一些实施例中，所述栅极连接线、所述发光控制连接线和所述初始化连接线中的每一个还包括电连接至所述第二连接部的第三连接部，所述第三连接部位于所述第二连接部远离所述第一连接部的一侧，所述第三连接部在所述衬底基板上的正投影穿过所述第一电源总线在所述衬底基板上的正投影；以及所述栅极连接线的第三连接部、所述发光控制连接线的第三连接部和所述初始化连接线的第三连接部中的至少一个与所述第一电极板和所述第二电极板中的一个位于同一层。
在一些实施例中，所述发光控制连接线的第三连接部和所述第一电极板位于同一层；以及所述栅极连接线的第三连接部、所述初始化连接线的第三连接部和所述第二电极板位于同一层。
在一些实施例中，所述多个多路复用单元中相邻的两个多路复用单元电连接的相邻的两条数据信号输入线中的一条与所述第一电极板位于同一层，另一条与所述第二电极板位于同一层。
根据本公开实施例的另一方面，提供一种显示装置，包括：上述任意一个实施例所述的阵列基板。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1A是示出根据本公开一个实施例的阵列基板的结构示意图；
图1B是示出根据本公开一个实施例的衬底基板的结构示意图；
图2A是示出根据本公开另一个实施例的阵列基板的结构示意图；
图2B是示出图2A所示阵列基板中的圈B包括的局部区域的放大示意图；
图3是示出根据本公开一个实施例的子像素的截面示意图；
图4A是示出沿着图2B所示的A-A’截取的截面示意图；
图4B是示出沿着图2B所示的B-B’截取的截面示意图；
图4C是示出沿着图2B所示的C-C’截取的截面示意图；
图5A是示出根据本公开又一个实施例的阵列基板的结构示意图；
图5B是示出图5A所示阵列基板中的圈B包括的局部区域的放大示意图；
图6A是示出沿着图5B所示的A-A’截取的截面示意图；
图6B是示出根据本公开一个实施例的多路复用单元的布局示意图；
图7A是示出根据本公开再一个实施例的阵列基板的结构示意图；
图7B是示出图7A所示阵列基板中的圈B包括的局部区域的放大示意图；
图8是示出沿着图7B所示的A-A’截取的截面示意图；
图9A是示出根据本公开一个实施例的子像素的像素电路与一组连接线连接的布局示意图；
图9B是示出根据本公开一个实施例的子像素的像素电路与多路复用单元连接的布局示意图。
应当明白，附图中所示出的各个部分的尺寸并不必然是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
相关技术中，采用多路复用电路可以实现利用一条数据信号输入线来向2条或2条以上的数据线输入数据信号，以向2列或2列以上子像素提供数据信号。这样的方式下，阵列基板与集成电路连接的信号线的数量可以减小，使得集成电路的尺寸可以缩小，有助于减小阵列基板的边框尺寸，并且可以降低工艺复杂度和成本。
发明人注意到，位于阵列基板的拐角区的多路复用电路与其他电路的布线容易相互影响。有鉴于此，本公开实施例提供了如下技术方案。
图1A是示出根据本公开一个实施例的阵列基板的结构示意图。图1B是示出根据本公开一个实施例的衬底基板的结构示意图。
如图1A所示，阵列基板包括衬底基板11和多个子像素12。
衬底基板11包括显示区111和围绕显示区的周边区112。周边区112包括位于显示区111一侧的第一周边区112A。周边区112还可以包括与第一周边区112A邻接的拐角区112B。这里，图1A示出了位于第一周边区112A一侧的拐角区112B和位于第一周边区112A另一侧的拐角区112B。
在一些实施例中，第一周边区112A可以是直边区。在一些实施例中，拐角区112B可以具有弧度，例如圆弧。应理解，周边区112还包括其他周边区，例如与拐角区112B邻接的第二周边区112C。在一些实施例中，参见图1B，周边区112还可以包括位于第一周边区112A远离显示区11一侧的弯折区112D。在一些实施例中，衬底基板11可以包括柔性基板，例如聚酰亚胺(PI)基板等。
多个子像素12位于显示区111。例如，多个子像素12可以包括红色子像素、绿色子像素或蓝色子像素等。每个子像素12包括像素电路。例如，像素电路可以包括6个晶体管和1个电容器(6T1C)；又例如，像素电路可以包括7个晶体管和1个电容器(7T1C)。
需要说明的是，对于下面介绍的不同实施例的阵列基板，衬底基板11和多个子像素12可以参照上面的描述，在后面的描述中不再重复介绍。
图2A是示出根据本公开另一个实施例的阵列基板的结构示意图。图2B是示出图2A所示阵列基板中的圈B包括的局部区域的放大示意图。应理解，图2A所示的两个圈B中的至少一个可以包括图2B所示的结构。
如图2A和图2B所示，阵列基板包括衬底基板11、多个子像素12、多条数据线13、多条栅极线14、多条发光控制线15、栅极驱动电路21、发光控制驱动电路22、多路复用电路23、多条数据信号输入线31和多组连接线32。
参见图2A，衬底基板11包括显示区111和围绕显示区的周边区112。周边区112包括位于显示区111一侧的第一周边区112A和与第一周边区112A邻接的拐角区112B。
多条数据线13位于显示区111，并且电连接至位于显示区111的多个子像素12。多条数据线13被配置为向多个子像素12提供数据信号。例如，每条数据线13电连接至一列子像素12。
多条栅极线14位于显示区111，并且电连接至多个子像素12。多条栅极线14被配置为向多个子像素12提供栅极信号。例如，每条栅极线14电连接至一行子像素12。
多条发光控制线15位于显示区111，并且电连接至多个子像素12。多条发光控制线15被配置为向多个子像素12提供发光控制信号。例如，每条发光控制线15电连接至一行子像素12。
参见图2B，多组连接线32至少位于拐角区112B。每组连接线32包括多条连接线，多条连接线至少包括栅极连接线321和发光控制连接线322。栅极连接线321电连接至多条栅极线14中的一条栅极线14。例如，栅极连接线321电连接至一行子像素12的栅极线14和相邻行子像素12的复位控制线。发光控制连接线322电连接至多条发光控制线15中的至少一条发光控制线15。例如，发光控制连接线322电连接至相邻的两行子像素电连接的相邻的两条发光控制线15。
栅极驱动电路21至少位于拐角区112B。例如，栅极驱动电路21还可以位于第二周边区112C。栅极驱动电路21包括多个栅极驱动单元211，例如，级联的多个第一移位寄存器。多个栅极驱动单元211经由多组连接线32中的栅极连接线321电连接至多条栅极线14。例如，位于拐角区112B的相邻的两个栅极驱动单元211中的一个栅极驱动单元211经由一组连接线32中的栅极连接线321电连接至一条栅极线14，另一个栅极驱动单元211经由另一组连接线32中的栅极连接线321电连接至另一条栅极线14。
发光控制驱动电路22至少位于拐角区112B，并且位于栅极驱动电路21远离显示区111的一侧。例如，发光控制驱动电路22还可以位于第二周边区112C。发光控制驱动电路22包括多个发光控制驱动单元221，例如级联的多个第二移位寄存器。多个发光控制驱动单元221经由多组连接线32中的发光控制连接线322与多条发光控制线15电连接。例如，位于拐角区112B的相邻的两个发光控制驱动单元211中的一个发光控制驱动单元221经由一组连接线32中的发光控制连接线322电连接至一条发光控制线15，另一个发光控制驱动单元221经由另一组连接线32中的发光控制连接线322电连接至另一条发光控制线15。
多条数据信号输入线31和多路复用电路23至少位于拐角区112B。例如，多条数据信号输入线31和多路复用电路23还可以位于第一周边区112A。多路复用电路23位于栅极驱动电路21靠近显示区111的一侧，并且包括多个多路复用单元231。至少一个多路复用单元231电连接至多条数据信号输入线31中的一条数据信号输入线31和多条数据线13中的至少两条数据线13。
例如，多路复用单元231可以经由数据线引线13A连接至位于显示区111的数据线13。例如，每个多路复用单元231可以包括并联的两个开关晶体管，其中一个开关晶体管导通时，另一个开关晶体管关闭。如此，可以通过导通的开关晶体管向数据线提供数据信号。
在每组连接线32中，多条连接线中的每条连接线(例如栅极连接线321和发光控制连接线322)在衬底基板11上的正投影从多个多路复用单元231中相邻的两个多路复用单元231在衬底基板11上的正投影之间穿过。每条连接线(例如栅极连接线321和发光控制连接线322)在衬底基板11上的正投影与多个多路复用单元231在衬底基板11上的正投影不交叠。
上述实施例中，栅极驱动电路21经由多组连接线32中的栅极连接线321电连接至显示区111的多条栅极线14，发光控制驱动电路22经由多组连接线32中的发光控制连接线322电连接至显示区111的发光控制线15。栅极连接线321和发光控制连接线322从相邻的两个多路复用单元231之间穿过，并且与每个多路复用单元231在衬底基板11上的正投影不交叠。这样的方式下，减小了栅极连接线321和发光控制连接线322与多路复用电路23之间的相互影响。
在一些实施例中，参见图2B，每组连接线32中的多条连接线还包括电源连接线323。参见图2A和图2B，阵列基板还包括多条电源线16和第一电源总线33。
多条电源线16位于显示区111，并且电连接至多个子像素12。多条电源线16被配置为向多个子像素12提供第一电源信号。第一电源总线33位于第一周边区112A和拐角区112B，并且位于栅极驱动电路21与多路复用电路23之间。第一电源总线33经由多组连接线32中的电源连接线323电连接至位于显示区111的多条电源线16。
上述实施例中，电源连接线323从相邻的两个多路复用单元231之间穿过，并且与每个多路复用单元231在衬底基板11上的正投影不交叠。这样的方式下，减小了电源连接线323与多路复用电路23之间的相互影响。
在一些实施例中，参见图2B，每组连接线32中的多条连接线还包括初始化连接线324。参见图1A，阵列基板还包括多条初始化线17和初始化总线34。
多条初始化线17位于显示区111，并且电连接至多个子像素12。多条初始化线17被配置为向多个子像素12提供初始化信号。初始化总线34至少位于拐角区112B，并且位于栅极驱动电路21和第一电源总线33之间。初始化总线34经由多组连接线32中的初始化连接线324电连接至位于显示区111的多条初始化线17。
上述实施例中，初始化连接线324从相邻的两个多路复用单元231之间穿过，并且与每个多路复用单元231在衬底基板11上的正投影不交叠。这样的方式下，减小了初始化连接线324与多路复用电路23之间的相互影响。
在一些实施例中，相邻的两个多路复用单元231之间可以设置一组连接线32。在另一些实施例中，相邻的两个多路复用单元231之间可以设置多组连接线32。在又一些实施例中，相邻的两个多路复用单元231之间可以设置一组连接线32，另外相邻的两个多路复用单元231之间可以设置多组连接线32。
图3是示出根据本公开一个实施例的子像素的截面示意图。多个子像素12中的至少一个子像素12可以包括图3所示的结构。
如图3所示，子像素12包括驱动晶体管121和存储电容122。驱动晶体管121包括位于衬底基板11上的第一有源层1211、位于第一有源层1211远离衬底基板11一侧的第一栅极1213、位于第一栅极1213远离衬底基板11一侧的第一绝缘层1214、位于第一绝缘层1214远离衬底基板11一侧的第二绝缘层1215、以及位于第二绝缘层1215远离衬底基板11一侧且电连接至第一有源层1211的源极1216和漏极1217。在一些实施例中，驱动晶体管121还包括位于第一有源层1212远离衬底基板11一侧的栅极电介质层1212，第一栅极1213位于栅极电介质层1212远离衬底基板11的一侧。例如，源极1216和漏极1217分别通过贯穿第二绝缘层1215、第一绝缘层1214和栅极电介质层1212的过孔电连接至第一有源层1211。
存储电容122包括与第一栅极1213位于同一层的第一电极板1221、以及位于第一绝缘层1214和第二绝缘层1215之间第二电极板1222。应理解，存储电容122还包括位于第一电极板1221和第二电极板1222之间的第一绝缘层1214。
需要说明的是，在本公开实施例中，多个部件位于同一层是指多个部件是通过对同一材料层进行构图工艺而形成的。
子像素12还包括发光二极管123，例如，OLED。发光二极管123包括第一电极1231(例如阳极)、位于第一电极1231远离衬底基板11一侧的功能层1232和位于功能层1232远离衬底基板11一侧的第二电极1233(例如阴极)。例如，发光二极管123的第一电极1231与驱动晶体管121的漏极1217电连接。这里，功能层1232至少包括发光层，例如有机发光层。在某些实施例中，功能层1232还可以包括电子传输层、电子注入层、空穴传输层和空穴注入层中的一层或多层。
在一些实施例中，参见图3，子像素12还可以包括位于衬底基板11与第一有源层1211之间的缓冲层124、覆盖源极1216和漏极1217的平坦化层125、用于限定多个子像素12的像素界定层126、支撑层127及封装层128。例如，发光二极管123的第一电极1231可以通过贯穿平坦化层125的过孔与驱动晶体管121的漏极1217电连接。例如，像素界定层126具有对应多个子像素12的多个开口，多个子像素12的发光二极管123位于多个开口中。例如，封装层128可以包括薄膜封装层。在一些实施例中，封装层128可以包括第一无机层1281、第二无机层1282、以及位于第一无机层1281和第二无机层1282之间的有机层1283。
作为一些实现方式，第二绝缘层1215、第一绝缘层1214、栅极电介质层1212、缓冲层124、平坦化层125、像素界定层126、支撑层127中的一层或多层可以包括诸如聚酰亚胺、树脂材料等的有机绝缘材料，或者，包括硅的氧化物、硅的氮化物、硅的氮氧化物等的无机绝缘材料。
在一些实施例中，子像素中的像素电路包括7个晶体管和1个电容器。例如子像素12除了驱动晶体管121外，还包括第一开关晶体管、第二开关晶体管和第三开关晶体管。第一开关晶体管的第一电极电连接至多条数据线中的一条数据线，第一开关晶体管的第二电极电连接至驱动晶体管121的第一电极(例如源极)，第一开关晶体管的栅极电连接至多条栅极线14中的一条第一栅极线14。第二开关晶体管的第一电极电连接至多条电源线16中的一条电源线16，第二开关晶体管的第二电极电连接至驱动晶体管122的第一电极(例如源极1216)，第二开关晶体管的栅极电连接至多条发光控制线15中的一条发光控制线15。第三开关晶体管的第一电极电连接至驱动晶体管的第二电极(例如漏极1217)，第三开关晶体管的第二电极电连接至发光二极管123的第一电极1231(例如阳极)，第三开关晶体管的栅极电连接至栅极线多条发光控制线15中的一条发光控制线15。
在一些实施例中，参见图2B，每组连接线32中的多条连接线中的每条连接线包括第一连接部32A。例如，栅极连接线321、发光控制连接线322、电源连接线323和初始化连接线324中的每一个均包括第一连接部32A。第一连接部32A在衬底基板11上的正投影从相邻的两个多路复用单元231在衬底基板11上的正投影之间穿过。
栅极连接线321的第一连接部32A、发光控制连接线322的第一连接部32A、电源连接线323的第一连接部32A和初始化连接线324的第一连接部32A中的至少一个与第一电极板1221和第二电极板1222中的一个位于同一层。这样的方式下，每条连接线的第一连接部32A无需通过额外增加金属层来实现，降低了工艺复杂度和成本。
图4A是示出沿着图2B所示的A-A’截取的截面示意图。
如图4A所示，在一些实施例中，发光控制连接线322的第一连接部32A和第一电极板1221位于同一层，而栅极连接线321的第一连接部32A初始化连接线324的第一连接部32A和第二电极板1222位于同一层。电源连接线323的第一连接部32A与第一电极板1221和第二电极板1222中的至少一个位于同一层。例如，电源连接线323的第一连接部32A包括与第一电极板1221位于同一层的第一连接子部32A1、以及与第二电极板1222位于同一层的第二连接子部32A2。
在一些实施例中，参见图2B，每组连接线32中的多条连接线中的每条连接线还包括电连接至第一连接部32A的第二连接部32B。例如，第二连接部32B、源极1216和漏极1217位于同一层。第二连接部32B在衬底基板11上的正投影穿过多条数据信号输入线31在衬底基板11上的正投影。这里，电源连接线323的第二连接部32B的一端电连接至第一连接部32A，另一端电连接至第一电源总线33。这样的方式下，每条连接线的第二连接部32B无需通过额外增加金属层来实现，降低了工艺复杂度和成本。
在一些实施例中，参见图2B，每组连接线32中的栅极连接线321、发光控制连接线322和初始化连接线324中的每一个还包括电连接至第二连接部32B的第三连接部32C。第三连接部32C位于第二连接部32B远离第一连接部32A的一侧。第三连接部32C在衬底基板11上的正投影穿过第一电源总线在衬底基板11上的正投影。这里，栅极连接线321的第三连接部32C、发光控制连接线322的第三连接部32C和初始化连接线324的第三连接部32C中的至少一个与第一电极板1221和第二电极板1222中的一个位于同一层。这样的方式下，每条连接线的第三连接部32C无需通过额外增加金属层来实现，降低了工艺复杂度和成本。
图4B是示出沿着图2B所示的B-B’截取的截面示意图。
如图4B所示，在一些实施例中，发光控制连接线322的第三连接部32C和第一电极板1221位于同一层，而栅极连接线321的第三连接部32C、初始化连接线323的第三连接部32C和第二电极板1222位于同一层。
图4C是示出沿着图2B所示的C-C’截取的截面示意图。
如图4C所示，在一些实施例中，源极1216和漏极1217中的至少一个与第一电源总线33位于同一层。在一些实施例中，多条数据线输入线31中的相邻的两条数据线输入线31中的一条与第一电极板1221位于同一层，另一条与第二电极板1222位于同一层。在一些实施例中，源极1216和漏极1217中的至少一个与初始化总线34位于同一层。
在一些实施例中，参见图2B，阵列基板还包括第三电源总线35，第三电源总线35位于发光控制驱动电路22远离显示区111的一侧。第一电源总线33被配置为提供第一电源信号，第三电源总线35被配置为提供第二电源信号。这里，第二电源信号的电压小于第一电源信号的电压。例如，多个子像素12中的每个子像素12的发光二极管123的第二电极1233电连接至第三电源总线35。在一些实施例中，第三电源总线35与第一电源总线33位于同一层。例如，第三电源总线35、第一电源总线33、子像素12中的驱动晶体管121的源极1216和漏极1217位于同一层。
发明人还注意到，相关技术中，多路复用电路中的多路复用单元在某一方向上的长度较大，不利于阵列基板的边框尺寸的缩小。有鉴于此，本公开实施例还提供了如下技术方案。
图5A是示出根据本公开又一个实施例的阵列基板的结构示意图。图5B是示出图5A所示阵列基板中的圈B包括的局部区域的放大示意图。应理解，图5A所示的两个圈B中的至少一个可以包括图5B所示的结构。
如图5A和图5B所示，阵列基板包括衬底基板11、多个子像素12、多条数据线13、多路复用电路23、多条数据信号输入线31和多条控制信号线36。
参见图5A，衬底基板11包括显示区111和围绕显示区111的周边区112。周边区112包括位于显示区111一侧的第一周边区112A。多个子像素12和多条数据线13位于显示区111。衬底基板11、多个子像素12和多条数据线13的相关描述可以参照上文，在此不再赘述。
多条数据信号输入线31、多条控制信号线36和多路复用电路23至少位于第一周边区112A。例如，多条数据信号输入线31、多条控制信号线36和多路复用电路23还可以位于拐角区112B。多路复用电路23位于多条控制信号线36靠近显示区111的一侧，并且包括多个多路复用单元231。至少一个多路复用单元231电连接至多条数据信号输入线31中的一条数据信号输入线31和多条数据线13中的至少两条数据线13。例如，多路复用单元231可以经由数据线引线13A连接至数据线13。
应理解，图5B示出的多路复用电路23包括位于第一周边区112A的多个多路复用单元231、以及位于拐角区112B的多个多路复用单元231。
图6A是示出沿着图5B所示的A-A’截取的截面示意图。图6B是示出根据本公开一个实施例的多路复用单元的布局示意图。下面结合图6A和图6B对多路复用单元的结构进行说明。
参见图6A和图6B，至少一个多路复用单元231包括多个开关晶体管232，例如两个开关晶体管232或更多个开关晶体管232。这里，图6A和图6B示意性地示出了两个开关晶体管232。至少一个开关晶体管232包括位于衬底基板11的一侧的第二有源层2321、第二栅极2322、两个第一电极2323和第二电极2324。例如，开关晶体管232还包括位于第二栅极2322与第二有源层2321之间的栅极电介质层1212。在一些实施例中，相邻的两个开关晶体管232共用两个第一电极2323中的一个第一电极2323，如此可以减小多路复用单元231占用的空间。
第二栅极2322位于第二有源层2321远离衬底基板11的一侧。第二栅极2322包括间隔开的第一栅极部2322a和第二栅极部2322b，第一栅极部2322a和第二栅极部2322b电连接至多条控制信号线36中的一条控制信号线36。
两个第一电极2323位于第二栅极2322远离衬底基板11的一侧，并且电连接至第二有源层2321和一条数据信号输入线31。两个第一电极2323和第二栅极2322之间可以设置有第一绝缘层1214和第二绝缘层1215。例如，每个第一电极2323可以通过贯穿第二绝缘层1215、第一绝缘层1214和栅极电介质层1212的过孔电连接至第二有源层2321。
第二电极2324位于第二栅极2322远离衬底基板11的一侧，并且电连接至第二有源层2321和多路复用单元231电连接的至少两条数据线13中一条数据线13。第二电极2324在衬底基板11上的正投影位于两个第一电极2323在衬底基板11上的正投影之间。在一些实施例中，第二电极2324和第一电极2323位于同一层。例如，第二电极2324和第二栅极2322之间设置有第一绝缘层1214和第二绝缘层1215。例如，第二电极2324可以通过贯穿第二绝缘层1215、第一绝缘层1214和栅极电介质层1212的过孔电连接至第二有源层2321。
另外，开关晶体管232还可以包括位于衬底基板11与第二有源层2321之间的缓冲层、以及覆盖第二电极2324和第一电极2323的平坦化层125。
上述实施例中，开关晶体管232的第二栅极2322包括间隔开的第一栅极部2322a和第二栅极部2322b，开关晶体管232导通时，两个第一电极2323中的每一个与第二电极2324之间的第二有源层2321均有载流子通过。例如，第一栅极部2322a和第二栅极部2322b沿着第一方向延伸。开关晶体管232的沟道包括第二有源层2321与第一栅极部2322a交叠的部分和第二有源层2321与第二栅极部2322b交叠的部分。因此，通过将第二栅极2322设置为间隔开的两个栅极部，可以在开关晶体管232的沟道的宽长比不变的情况下，减小多路复用单元231在第一方向上的长度，从而有助于减小阵列基板的边框尺寸。
在一些实施例中，参见图6A，开关晶体管232的第二有源层2321和驱动晶体管121的第一有源层1211位于同一层，开关晶体管232的第二栅极2322和驱动晶体管121的第一栅极1213位于同一层，开关晶体管232的两个第一电极2323和第二电极2324、以及驱动晶体管121的源极1216和漏极1217位于同一层。换言之，可以在形成驱动晶体管121的过程中可以形成开关晶体管232，从而简化工艺流程。
在一些实施例中，参见图6B，至少一个开关晶体管232还包括电极连接部2325和栅极连接部2326中的至少一个。例如，两个第一电极2323和电极连接部2325一体设置。例如，第一栅极部2322a、第二栅极部2322b和栅极连接部2326一体设置。
电极连接部2325在衬底基板11上的正投影位于第二有源层2321在衬底基板11上的正投影和多条控制信号线36在衬底基板11上的正投影之间。两个第一电极2323经由电极连接部2325电连接至数据信号输入线31。例如，第一电极2323的端部与电极连接部2325连接。
栅极连接部2326在衬底基板11上的正投影位于第二有源层2321在衬底基板11上的正投影和电极连接部2325在衬底基板11上的正投影之间。第一栅极部2322a和第二栅极部2322b经由栅极连接部2326电连接至一条控制信号线36。例如，第一栅极部2322a的端部和第二栅极部2322b的端部与栅极连接部2326连接。
上述实施例中，开关晶体管232还包括电极连接部2325和栅极连接部2326中的至少一个。这样的结构便于实现数据信号输入线31和第一电极2323之间的电连接，以及控制信号线36和第二栅极2322之间的电连接。
在一些实施例中，第一栅极部2322a在衬底基板11上的正投影位于两个第一电极2323中的一个在衬底基板11上的正投影与第二电极2324在衬底基板11上的正投影之间，第二栅极部2322b在衬底基板11上的正投影位于两个第一电极2323中的另一个在衬底基板11上的正投影与第二电极2324在衬底基板11上的正投影之间。例如，第一栅极部2322a、第二栅极部2322b、两个第一电极2323和第二电极2324均沿着第一方向延伸。这样的结构有利于减小开关晶体管232在与第一方向垂直的方向上的尺寸，从而减小多路复用单元231占用的空间。
在一些实施例中，参见图6B，第二有源层2321包括彼此间隔开的第一有源部2321a和第二有源部2321b。第二有源部2321b位于第一有源部2321a和显示区111之间。每个第一电极2323和第二电极2324分别通过多个第一过孔V1与第一有源部2321a电连接，每个第一电极2323和第二电极2324分别通过多个第二过孔V2与第二有源部2321b电连接。例如，每个第一电极2323和第二电极2324沿着第一方向延伸，多个第一过孔V1和多个第二过孔V2可以沿着第一方向排布。
上述实施例中，第二有源层2321包括彼此间隔开的第一有源部2321a和第二有源部2321b。这样的结构有利于开关晶体管232散发热量，可以提高多路复用单元231的可靠性。
应理解，本公开不同实施例提供的阵列基板中的多路复用单元可以是上述任意一个实施例描述的多路复用单元。
在一些实施例中，参见图5A、图5B和图6A，阵列基板还包括多条电源线16和第一电源总线33。多条电源线16位于显示区111，并且电连接至多个子像素12。多条电源线16被配置为向多个子像素12提供第一电源信号。第一电源总线33至少位于第一周边区112A，并且电连接至位于显示区111的多条电源线16。第一电源总线33位于第一周边区112A的部分在衬底基板11上的正投影位于多条控制信号线36在衬底基板11上的正投影远离显示区111的一侧。
在一些实施例中，参见图5B，多路复用电路23中的多个多路复用单元231包括位于第一周边区112A的多个第一多路复用单元231A。阵列基板还包括多个电源总线连接件37和第二电源总线38。
多个电源总线连接件37位于第一周边区112A。每个电源总线连接件37在衬底基板11上的正投影位于多个第一多路复用单元231A中相邻的两个第一多路复用单元231A在衬底基板11上的正投影之间。参见图6B，至少一个电源总线连接件37包括位于不同层的第一连接层371和第二连接层372。例如，第一连接层371与第二栅极2322位于同一层。例如，第二连接层372与子像素12中的存储电容122的第二电极板1222位于同一层。
第二电源总线38至少位于第一周边区112A，并且位于多路复用电路23与显示区111之间。例如，第二电源总线38还可以位于拐角区112B。这里，第二电源总线38经由多个电源总线连接件37电连接至第一电源总线33。例如，第二电源总线38经由过孔与第一连接层371连接，并且，经由另一个过孔与第二连接层372连接。类似地，第二电源总线33经由过孔与第一连接层371连接，并且，经由另一个过孔与第二连接层372连接。
上述实施例中，电源总线连接件37包括位于不同层的第一连接层371和第二连接层372。这样的结构可以在减小电源总线连接件37的横向尺寸(即，在与电源总线连接件37的延伸方向垂直的方向上的尺寸)的情况下，减小电源总线连接件37的电阻，使得向不同子像素12提供的第一电源信号的电压更接近，从而可以兼顾阵列基板的边框尺寸和阵列基板的显示均一性。
在一些实施例中，参见图6A第一连接层371在衬底基板11上的正投影和第二连接层372在衬底基板11上的正投影至少部分重叠，例如，完全重叠。
发明人还注意到，向控制信号线提供控制信号的信号线与其他信号线(例如第一电源信号总线、数据信号输入线等)之间容易出现布线冲突。有鉴于此，本公开实施例还提供了如下技术方案。
图7A是示出根据本公开再一个实施例的阵列基板的结构示意图。图7B是示出图7A所示阵列基板中的圈B包括的局部区域的放大示意图。应理解，图7A所示的两个圈B中的至少一个可以包括图7B所示的结构。
如图7A和图7B所示，阵列基板包括衬底基板11、多个子像素12、多条数据线13、多条电源线16、多路复用电路23、多条数据信号输入线31、多条控制信号线36、多条控制信号连接线39和多条控制信号输入线41。
参见图7A，衬底基板11包括显示区111和围绕显示区111的周边区112。周边区112包括位于显示区111一侧的第一周边区112A和与第一周边区112A邻接的拐角区112B。
多条数据线13位于显示区111，并且电连接至位于显示区111的多个子像素12。多条数据线13被配置为向多个子像素12提供数据信号。例如，每条数据线13电连接至一列子像素12。
多条电源线16位于显示区111，并且电连接至多个子像素12。多条电源线16被配置为向多个子像素12提供第一电源信号。例如，多条电源线16电连接至一列子像素12。
参见图7B，多条数据信号输入线31、多条控制信号线36和多路复用电路23位于第一周边区112A和拐角区112B。多路复用电路23位于多条控制信号线36靠近显示区111的一侧。多路复用电路23包括多个多路复用单元231。至少一个多路复用单元231电连接至多条数据信号输入线31中的一条数据信号输入线31和多条数据线13中的至少两条数据线13。
第一电源总线33位于第一周边区112A和拐角区112B，并且电连接至多条电源线16。这里，第一电源总线33与多条数据信号输入线31位于不同层。
多条控制信号连接线39与多条数据信号输入线31位于不同层。多条控制信号连接线39位于第一电源总线33与显示区111之间。每条控制信号连接线39电连接至多条控制信号线36中的一条控制信号线36。
多条控制信号输入线41与第一电源总线33位于不同层。每条控制信号输入线41经由第三过孔V3电连接至多条控制信号连接线39中的一条控制信号连接线39。这里，第三过孔V3在衬底基板11上的正投影位于第一电源总线33位于拐角区112B的部分在衬底基板11上的正投影与多条数据信号输入线31在衬底基板11上的正投影之间。
上述实施例中，多条数据信号输入线31与第一电源总线33位于不同层，多条控制信号输入线41与第一电源总线33位于不同层，多条控制信号连接线39与多条数据信号输入线31位于不同层、且位于第一电源总线33与显示区111之间。这样的方式下，多条控制信号连接线39与第一电源总线33间隔开，并且与多条数据信号输入线31位于不同层，避免了多条控制信号连接线39与第一电源总线33之间的布线冲突、以及多条控制信号连接线39与多条数据信号输入线31之间的布线冲突。
在一些实施例中，参见图7B，多条控制信号输入线41在衬底基板11上的正投影穿过第一电源总线33在衬底基板11上的正投影。换言之，多条控制信号输入线41在衬底基板11上的正投影与第一电源总线33在衬底基板11上的正投影交叠。每条控制信号连接线39包括与第一电源总线33位于同一层的第一控制信号连接部391。第一控制信号连接部391经由第三过孔V3电连接至多条控制信号输入线41中的一条控制信号输入线41。第一控制信号连接部391在衬底基板11上的正投影穿过多条数据信号输入线31在衬底基板11上的正投影。换言之，第一控制信号连接部391在衬底基板11上的正投影与多条数据信号输入线31在衬底基板11上的正投影交叠。
上述实施例中，第一控制信号连接部391与第一电源总线33位于同一层，无需通过额外的金属层向控制信号线36引入控制信号，简化了工艺流程，节约了成本。
在一些实施例中，多条控制信号输入线41和多条数据信号输入线31与图3所示的子像素12中的存储电容122的第一电极板1221和第二电极板1222中的至少一个位于同一层。在一些实施例中，第一电源总线33、图3所示子像素12中的驱动晶体管121的源极1216和漏极1217位于同一层。
图8是示出沿着图7B所示的A-A’截取的截面示意图。
如图8所示，在一些实施例中，多条控制信号输入线41中相邻的两条控制信号输入线41中的一条与第一电极板1221位于同一层，另一条与第二电极板1222位于同一层。在一些实施例中，多条数据信号输入线31中相邻的两条数据信号输入线31中的一条与第一电极板1221位于同一层，另一条与第二电极板1222位于同一层。这样的方式可以减小多条控制信号输入线41和多条数据信号输入线31占用的空间，有助于进一步减小阵列基板的边框尺寸。
在一些实施例中，参见图7B，每条控制信号连接线39还包括与第一控制信号连接部391位于不同层的第二控制信号连接部392。第二控制信号连接部392电连接至一条控制信号线36，并且经由第四过孔V4电连接至第一控制信号连接部391。第四过孔V4在衬底基板11上的正投影位于多条控制信号线36在衬底基板11上的正投影与多条数据信号输入线31在衬底基板11上的正投影之间。这样的方式下，由于每条控制信号连接线39均包括第一控制信号连接部391和第二控制信号连接部392，故向多条控制信号线39提供的控制信号的电压更为接近，有助于提高多个子像素12显示的均匀性。另外，可以充分利用不同信号线之间的空间，有助于进一步减小阵列基板的边框尺寸。
在一些实施例中，多个多路复用单元231包括位于第一周边区112A的多个第一多路复用单元231A和位于拐角区112B的多个第二多路复用单元231B。多个第一多路复用单元231A中最靠近拐角区112B的一个第一多路复用单元231A连接的数据信号输入线31为第一数据信号输入线31’，多个第二多路复用单元231B中最靠近第一周边区112A的一个第二多路复用单元231B连接的数据信号输入线31为第二数据信号输入线31”。每个控制信号线36在衬底基板11上的正投影位于第一数据信号输入线31’在衬底基板11上的正投影与第二数据信号输入线31”在衬底基板11上的正投影之间的部分为第一投影M1。每个第二控制信号连接部392经由第五过孔V5电连接至一条对应的控制信号线36。这里，第五过孔V5在衬底基板11上的正投影与第一投影M1交叠。例如，第五过孔V5在衬底基板11上的正投影位于第一投影M1之内。
在一些实施例中，多路复用电路23还包括虚拟多路复用单元232，位于多路第一复用单元231A和多路第二复用单元231B之间。这里，虚拟多路复用单元232的位置可以视为第一周边区112A与拐角区112B交界的位置。例如，虚拟多路复用单元232的结构可以与多路复用单元231的结构相同。虚拟多路复用单元232与多条数据信号输入线31和多条数据线13均不电连接。虚拟多路复用单元232有助于在工艺过程中保证多个多路复用单元231的均一性。
如上介绍了根据公开不同实施例的阵列基板。需要说明的是，本公开不同实施例的阵列基板可以相互组合。
图9A是示出根据本公开一个实施例的子像素的像素电路与一组连接线连接的布局示意图。图9B是示出根据本公开一个实施例的子像素的像素电路与多路复用单元连接的布局示意图。
如图9A和图9B所示，子像素的像素电路可以包括驱动晶体管T1(即前述驱动晶体管121)、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6(位于图9右下角)、第二复位晶体管T7(位于图9左上角)以及存储电容C1(即前述存储电容122)。
驱动晶体管T1包括沟道区T14，数据写入晶体管T2包括沟道区T24，阈值补偿晶体管T3包括沟道区T34，第一发光控制晶体管T4包括沟道区T44，第二发光控制晶体管T5包括沟道区T54，第一复位晶体管T6包括沟道区T64，以及第二复位晶体管T7包括沟道区T74。
数据写入晶体管T2的栅极T20与栅极线14电连接，数据写入晶体管T2的第一电极T21电连接(例如经由过孔VH1)至数据线13，数据写入晶体管T2的第二电极T22电连接至驱动晶体管T1的第一电极T11。
阈值补偿晶体管T3的栅极T30与栅极线14电连接，阈值补偿晶体管T3的第一电极T31与驱动晶体管T1的第二电极T12电连接，阈值补偿晶体管T3的第二电极T32通过连接电极31b电连接至驱动晶体管T1的栅极T10，即存储电容的第二电极板C12。
第一发光控制晶体管T4的栅极T40和第二发光控制晶体管T5的栅极T50均电连接至发光控制线15。例如，发光控制线15的一部分作为第一发光控制晶体管T4的栅极T40，发光控制线110的另一部分作为第二发光控制晶体管T5的栅极T50。第一发光控制晶体管T4的第一电极T41(例如经由过孔VH2)电连接至电源线16，第一发光控制晶体管T4的第二电极T42电连接至驱动晶体管T1的第一电极T11。第二发光控制晶体管T5的第一电极T51电连接至驱动晶体管T1的第二电极T12，第二发光控制晶体管T5的第二电极T52电连接至发光二极管123的第一电极1231(参见图3)。例如，第二发光控制晶体管T5的第二电极T52通过连接电极31d电连接至发光二极管123的第一电极1231。例如，第二发光控制晶体管T5的第二电极T52经由过孔VH40电连接至连接电极31d。
第一复位晶体管T6的栅极T60电连接至复位控制线18，第一复位晶体管T6的第一电极T61通过连接电极31a电连接至初始化信号线17，第一复位晶体管T6的第二电极T62通过连接电极31b电连接至驱动晶体管T1的栅极T10。例如，第一复位晶体管T6的第一电极T61经由过孔VH11电连接至连接电极31a的一端。初始化信号线17经由过孔VH12电连接至连接电极31a的另一端。例如，第一复位晶体管T6的第二电极T62经由过孔VH21电连接至连接电极31b的一端，驱动晶体管T1的栅极T10经由过孔VH22连接电极31b的另一端。
第二复位晶体管T7的栅极T70电连接至另一复位控制线18，第二复位晶体管T7的第一电极T71通过连接电极31c电连接至另一初始化信号线17，第二复位晶体管T7的第二电极T72电连接至发光二极管123的第一电极1231(参见图3)。例如，第二复位晶体管T7的第一电极T71经由过孔VH31电连接至连接电极31c的一端，另一初始化信号线17经由过孔VH32电连接至连接电极31c的另一端。
存储电容C1的第一电极板C11(例如，经由过孔VH3)电连接至电源线16。电源线16经由过孔VH0连接到连接元件214。
如图9A所示，栅极连接线321电连接至栅极线14，发光控制连接线322电连接至发光控制线15，电源连接线323电连接至电源线16，初始化连接线324电连接至初始化信号线17。
如图9B所示，第二电源总线38电连接至电源线16，多路复用单元中的第二电极2324(例如经由数据线引线13A)电连接至数据线13。
本公开实施例还提供了一种阵列基板的制造方法，包括：提供衬底基板，衬底基板包括显示区和围绕显示区的周边区，周边区包括位于显示区一侧的第一周边区和与第一周边区邻接的拐角区；形成位于显示区多个子像素；形成多条数据线，多条数据线位于显示区，且电连接至多个子像素，多条数据线被配置为向多个子像素提供数据信号；形成多条栅极线，多条栅极线位于显示区，且电连接至多个子像素，多条栅极线被配置为向多个子像素提供栅极信号；形成多条发光控制线，多条发光控制线位于显示区，且电连接至多个子像素，多条发光控制线被配置为向多个子像素提供发光控制信号；形成多组连接线，多组连接线至少位于拐角区，每组连接线包括多条连接线，多条连接线包括：电连接至多条栅极线中的一条栅极线的栅极连接线和电连接至多条发光控制线中的一条发光控制线的发光控制连接线；形成栅极驱动电路，栅极驱动电路至少位于拐角区，包括多个栅极驱动单元，多个栅极驱动单元经由多组连接线中的栅极连接线电连接至多条栅极线；形成发光控制驱动电路，发光控制驱动电路至少位于拐角区、且位于栅极驱动电路远离显示区的一侧，包括多个发光控制驱动单元，多个发光控制驱动单元经由多组连接线中的发光控制连接线与多条发光控制线电连接；形成至少位于拐角区的多条数据信号输入线；和形成多路复用电路，多路复用电路至少位于拐角区、且位于栅极驱动电路靠近显示区的一侧，多路复用电路包括多个多路复用单元，至少一个多路复用单元电连接至多条数据信号输入线中的一条数据信号输入线和多条数据线中的至少两条数据线。多条连接线中的每条连接线在衬底基板上的正投影从多个多路复用单元中相邻的两个多路复用单元在衬底基板上的正投影之间穿过，并且与多个多路复用单元在衬底基板上的正投影不交叠。
上述实施例中，栅极驱动电路经由多组连接线中的栅极连接线电连接至显示区的多条栅极线，发光控制驱动电路经由多组连接线中的发光控制连接线电连接至显示区的发光控制线。栅极连接线和发光控制连接线从相邻的两个多路复用单元之间穿过，并且与每个多路复用单元在衬底基板上的正投影不交叠。这样的方式下，减小了栅极连接线和发光控制连接线与多路复用电路之间的相互影响。
本公开实施例还提供了另一种阵列基板的制造方法，包括：提供衬底基板，衬底基板包括显示区和围绕显示区的周边区，周边区包括位于显示区一侧的第一周边区和与第一周边区邻接的拐角区；形成位于显示区多个子像素；形成多条数据线，多条数据线位于显示区，且电连接至多个子像素，多条数据线被配置为向多个子像素提供数据信号；形成至少位于第一周边区的多条控制信号线；形成至少位于第一周边区的多条数据信号输入线；和形成多路复用电路。
多路复用电路至少位于第一周边区、且位于多条控制信号线靠近显示区的一侧，多路复用电路包括多个多路复用单元，至少一个多路复用单元电连接至多条控制信号线、多条数据信号输入线中的一条数据信号输入线和多条数据线中的至少两条数据线，至少一个多路复用单元包括多个开关晶体管。至少一个开关晶体管包括：位于衬底基板的一侧的第一有源层；第一栅极，位于第一有源层远离衬底基板一侧，包括间隔开的第一栅极部和第二栅极部，第一栅极部和第二栅极部电连接至多条控制信号线中的一条控制信号线；两个第一电极，位于第一栅极远离衬底基板的一侧，且电连接至第一有源层和数据信号输入线；和第二电极，位于第一栅极远离衬底基板的一侧，且电连接至第一有源层和至少两条数据线中一条数据线，第二电极在衬底基板上的正投影位于两个第一电极在衬底基板上的正投影之间。
上述实施例中，开关晶体管的第二栅极包括间隔开的第一栅极部和第二栅极部，开关晶体管导通时，两个第一电极中的每一个与第二电极之间的第二有源层均有载流子通过。例如，第一栅极部和第二栅极部沿着第一方向延伸。开关晶体管的沟道包括第二有源层与第一栅极部交叠的部分和第二有源层与第二栅极部交叠的部分。因此，通过将第二栅极设置为间隔开的两个栅极部，可以在开关晶体管的沟道的宽长比不变的情况下，减小多路复用单元在第一方向上的长度，从而有助于减小阵列基板的边框尺寸。
本公开实施例还提供了又一种阵列基板的制造方法，包括：提供衬底基板，衬底基板包括显示区和围绕显示区的周边区，周边区包括位于显示区一侧的第一周边区和与第一周边区邻接的拐角区；形成位于显示区多个子像素；形成多条数据线，多条数据线位于显示区，且电连接至多个子像素，多条数据线被配置为向多个子像素提供数据信号；形成多条电源线，多条电源线位于显示区，且电连接至多个子像素，多条电源线被配置为向多个子像素提供第一电源信号；形成位于第一周边区和拐角区的多条控制信号线；形成位于第一周边区和拐角区的多条数据信号输入线；形成多路复用电路，多路复用电路位于第一周边区和拐角区，且位于多条控制信号线靠近显示区的一侧，多路复用电路包括多个多路复用单元，至少一个多路复用单元电连接至多条控制信号线、多条数据信号输入线中的一条数据信号输入线和多条数据线中的至少两条数据线；形成第一电源总线，第一电源总线位于第一周边区和拐角区，且电连接至多条电源线，第一电源总线与多条数据信号输入线位于不同层；形成多条控制信号连接线，多条控制信号连接线与多条数据信号输入线位于不同层，且位于第一电源总线与显示区之间，每条控制信号连接线电连接至多条控制信号线中的一条控制信号线；和形成多条控制信号输入线，多条控制信号输入线与第一电源总线位于不同层，每条控制信号输入线经由第三过孔电连接至多条控制信号连接线中的一条控制信号连接线，第三过孔在衬底基板上的正投影位于第一电源总线位于拐角区的部分在衬底基板上的正投影与多条数据信号输入线在衬底基板上的正投影之间。
上述实施例中，多条数据信号输入线与第一电源总线位于不同层，多条控制信号输入线与第一电源总线位于不同层，多条控制信号连接线与多条数据信号输入线位于不同层、且位于第一电源总线与显示区之间。这样的方式下，多条控制信号连接线与第一电源总线间隔开，并且与多条数据信号输入线位于不同层，避免了多条控制信号连接线与第一电源总线之间的布线冲突、以及多条控制信号连接线与多条数据信号输入线之间的布线冲突。
本公开还提供了一种显示装置，显示装置可以包括上述任意一个实施例的阵列基板。在一些实施例中，显示装置例如可以是显示面板、移动终端、电视机、显示器、笔记本电脑、数码相框、导航仪、电子纸等任何具有显示功能的产品或部件。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (27)

1.一种阵列基板，包括：
衬底基板，包括显示区和围绕所述显示区的周边区，所述周边区包括位于所述显示区一侧的第一周边区；
多个子像素，位于所述显示区；
多条数据线，位于所述显示区，且电连接至所述多个子像素，所述多条数据线被配置为向所述多个子像素提供数据信号；
多条控制信号线，至少位于所述第一周边区；
多条数据信号输入线，至少位于所述第一周边区；和
多路复用电路，至少位于所述第一周边区、且位于所述多条控制信号线靠近所述显示区的一侧，包括多个多路复用单元，所述多个多路复用单元中的至少一个多路复用单元电连接至所述多条控制信号线、所述多条数据信号输入线中的一条数据信号输入线和所述多条数据线中的至少两条数据线，所述至少一个多路复用单元包括多个开关晶体管，至少一个开关晶体管包括：
位于所述衬底基板的一侧的第一有源层，
第一栅极，位于所述第一有源层远离所述衬底基板一侧，包括间隔开的第一栅极部和第二栅极部，所述第一栅极部和所述二栅极部电连接至所述多条控制信号线中的一条控制信号线，
两个第一电极，位于所述第一栅极远离所述衬底基板的一侧，且电连接至所述第一有源层和所述数据信号输入线，和
第二电极，位于所述第一栅极远离所述衬底基板的所述一侧，且电连接至所述第一有源层和所述至少两条数据线中一条数据线，所述第二电极在所述衬底基板上的正投影位于所述两个第一电极在所述衬底基板上的正投影之间。
2.根据权利要求1所述的阵列基板，其中，所述多个开关晶体管包括两个开关晶体管，所述两个开关晶体管共用所述两个第一电极中的一个第一电极。
3.根据权利要求1所述的阵列基板，其中，所述至少一个开关晶体管还包括电极连接部和栅极连接部中的至少一个，其中：
所述电极连接部在所述衬底基板上的正投影位于所述第一有源层在所述衬底基板上的正投影和所述多条控制信号线在所述衬底基板上的正投影之间，所述两个第一电极经由所述电极连接部电连接至所述数据信号输入线，以及
所述栅极连接部在所述衬底基板上的正投影位于所述第一有源层在所述衬底基板上的正投影和所述电极连接部在所述衬底基板上的正投影之间，所述第一栅极部和所述第二栅极部经由所述栅极连接部电连接至所述控制信号线。
4.根据权利要求3所述的阵列基板，其中，所述两个第一电极和所述电极连接部一体设置，所述第一栅极部、所述第二栅极部和所述栅极连接部一体设置。
5.根据权利要求1所述的阵列基板，其中：
所述第一栅极部在所述衬底基板上的正投影位于所述两个第一电极中的一个在所述衬底基板上的正投影与所述第二电极在所述衬底基板上的正投影之间；以及
所述第二栅极部在所述衬底基板上的正投影位于所述两个第一电极中的另一个在所述衬底基板上的正投影与所述第二电极在所述衬底基板上的正投影之间。
6.根据权利要求1所述的阵列基板，其中，所述第一有源层包括：
第一有源部；和
第二有源部，位于所述第一有源部和所述显示区之间，所述两个第一电极中的每个第一电极和所述第二电极分别通过多个第一过孔与所述第一有源部电连接，所述两个第一电极中的每个第一电极和所述第二电极分别通过多个第二过孔与所述第二有源部电连接。
7.根据权利要求6所述的阵列基板，其中，所述两个第一电极和所述第二电极沿着第一方向延伸，所述多个第一过孔和所述多个第二过孔沿着所述第一方向排布。
8.根据权利要求1所述的阵列基板，还包括：
多条电源线，位于所述显示区，且电连接至所述多个子像素，所述多条电源线被配置为向所述多个子像素提供第一电源信号；和
第一电源总线，至少位于所述第一周边区，且电连接至所述多条电源线，所述第一电源总线位于所述第一周边区的部分在所述衬底基板上的正投影位于所述多条控制信号线在所述衬底基板上的正投影远离所述显示区的一侧。
9.根据权利要求8所述的阵列基板，其中，所述多个多路复用单元包括位于所述第一周边区的多个第一多路复用单元，所述阵列基板还包括：
多个电源总线连接件，位于所述第一周边区，所述多个电源总线连接件中的至少一个电源总线连接件在所述衬底基板上的正投影位于所述多个第一多路复用单元中相邻的两个第一多路复用单元在所述衬底基板上的正投影之间，所述至少一个电源总线连接件包括位于不同层的第一连接层和第二连接层；和
第二电源总线，至少位于所述第一周边区、且位于所述多路复用电路与所述显示区之间，所述第二电源总线经由所述多个电源总线连接件电连接至所述第一电源总线。
10.根据权利要求9所述的阵列基板，其中，所述第一连接层在所述衬底基板上的正投影和所述第二连接层在所述衬底基板上的正投影至少部分重叠。
11.根据权利要求1所述的阵列基板，其中，所述多个子像素中的至少一个包括：
驱动晶体管，包括：
位于所述衬底基板上的第二有源层，
位于所述第二有源层远离所述衬底基板一侧的第二栅极，
位于所述第二栅极远离所述衬底基板一侧的第一绝缘层，
位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层，和
位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第二有源层的源极和漏极；和
存储电容，包括：
第一电极板，与所述第二栅极位于同一层，和
第二电极板，位于所述第一绝缘层和所述第二绝缘层之间，
其中，所述第二有源层和所述第一有源层位于同一层，所述第二栅极和所述第一栅极位于同一层，所述源极、所述漏极、所述两个第一电极和所述第二电极位于同一层。
12.根据权利要求8所述的阵列基板，其中，所述周边区还包括与所述第一周边区邻接的拐角区，所述第一电源总线还位于所述拐角区，所述第一电源总线与所述多条数据信号输入线位于不同层，所述阵列基板还包括：
多条控制信号连接线，与所述多条数据信号输入线位于不同层，且位于所述第一电源总线与所述显示区之间，每条控制信号连接线电连接至所述多条控制信号线中的一条控制信号线；和
多条控制信号输入线，与所述第一电源总线位于不同层，每条控制信号输入线经由第三过孔电连接至所述多条控制信号连接线中的一条控制信号连接线，所述第三过孔在所述衬底基板上的正投影位于所述第一电源总线位于所述拐角区的部分在所述衬底基板上的正投影与所述多条数据信号输入线在所述衬底基板上的正投影之间。
13.根据权利要求12所述的阵列基板，其中：
所述多条控制信号输入线在所述衬底基板上的正投影穿过所述第一电源总线在所述衬底基板上的正投影；以及
每条控制信号连接线包括与所述第一电源总线位于同一层的第一控制信号连接部，所述第一控制信号连接部经由所述第三过孔电连接至所述多条控制信号输入线中的一条控制信号输入线，所述第一控制信号连接部在所述衬底基板上的正投影穿过所述多条数据信号输入线在所述衬底基板上的正投影。
14.根据权利要求13所述的阵列基板，其中，所述多个子像素中的至少一个包括：
驱动晶体管，包括：
位于所述衬底基板上的第二有源层，
位于所述第二有源层远离所述衬底基板一侧的第二栅极，
位于所述第二栅极远离所述衬底基板一侧的第一绝缘层，
位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层，和
位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第二有源层的源极和漏极；和
存储电容，包括：
第一电极板，与所述第二栅极位于同一层，和
第二电极板，位于所述第一绝缘层和所述第二绝缘层之间，
其中，所述多条控制信号输入线和所述多条数据信号输入线与所述第一电极板和所述第二电极板中的至少一个位于同一层，所述第一电源总线、所述源极和所述漏极位于同一层。
15.根据权利要求13所述的阵列基板，其中，每条控制信号连接线还包括：
第二控制信号连接部，与所述第一控制信号连接部位于不同层，所述第二控制信号连接部电连接至所述控制信号线，并且经由第四过孔电连接至所述第一控制信号连接部，所述第四过孔在所述衬底基板上的正投影位于所述多条控制信号线在所述衬底基板上的正投影与所述多条数据信号输入线在所述衬底基板上的正投影之间。
16.根据权利要求15所述的阵列基板，其中：
所述多个多路复用单元包括位于所述第一周边区的多个第一多路复用单元和位于所述拐角区的多个第二多路复用单元，所述多个第一多路复用单元中最靠近所述拐角区的一个第一多路复用单元电连接的所述数据信号输入线为第一数据信号输入线，所述多个第二多路复用单元中最靠近所述第一周边区的一个第二多路复用单元电连接的所述数据信号输入线为第二数据信号输入线；
所述控制信号线在所述衬底基板上的正投影位于所述第一数据信号输入线在所述衬底基板上的正投影与所述第二数据信号输入线在所述衬底基板上的正投影之间的部分为第一投影；以及
所述第二控制信号连接部经由第五过孔电连接至所述控制信号线，所述第五过孔在所述衬底基板上的正投影与所述第一投影交叠。
17.根据权利要求16所述的阵列基板，其中，所述多路复用电路还包括：
虚拟多路复用单元，位于所述多个第一多路复用单元和所述多个第二多路复用单元之间。
18.根据权利要求12所述的阵列基板，还包括：
多条栅极线，位于所述显示区，且电连接至所述多个子像素，所述多条栅极线被配置为向所述多个子像素提供栅极信号；
多条发光控制线，位于所述显示区，且电连接至所述多个子像素，所述多条发光控制线被配置为向所述多个子像素提供发光控制信号；
多组连接线，每组连接线包括多条连接线，所述多条连接线包括：
栅极连接线，至少位于所述拐角区，且与所述多条栅极线中的一条栅极线电连接，和
发光控制连接线，至少位于所述拐角区，且与所述多条发光控制线中的一条发光控制线电连接；
栅极驱动电路，至少位于所述拐角区，包括多个栅极驱动单元，所述多个栅极驱动单元经由所述多组连接线中的所述栅极连接线电连接至所述多条栅极线；和
发光控制驱动电路，至少位于所述拐角区、且位于所述栅极驱动电路远离所述显示区的一侧，包括多个发光控制驱动单元，所述多个发光控制驱动单元经由所述多组连接线中的所述发光控制连接线与所述多条发光控制线电连接，
其中，所述多条连接线中的每条连接线在所述衬底基板上的正投影从所述多个多路复用单元中相邻的两个多路复用单元在所述衬底基板上的正投影之间穿过，并且与所述多个多路复用单元在所述衬底基板上的正投影不交叠。
19.根据权利要求18所述的阵列基板，其中，所述多条连接线还包括电源连接线，所述阵列基板还包括：
多条电源线，位于所述显示区、且电连接至所述多个子像素，所述多条电源线被配置为向所述多个子像素提供第一电源信号；和
第一电源总线，位于所述第一周边区和所述拐角区、且位于所述栅极驱动电路与所述多路复用电路之间，所述第一电源总线经由所述多组连接线中的所述电源连接线电连接至所述多条电源线。
20.根据权利要求19所述的阵列基板，其中，所述多条连接线还包括初始化连接线，所述阵列基板还包括：
多条初始化线，位于所述显示区、且电连接至所述多个子像素，所述多条初始化线被配置为向所述多个子像素提供初始化信号；和
初始化总线，至少位于所述拐角区、且位于所述栅极驱动电路和所述第一电源总线之间，所述初始化总线经由所述多组连接线中的所述初始化连接线电连接至所述多条初始化线。
21.根据权利要求20所述的阵列基板，其中，所述多个子像素中的至少一个包括：
驱动晶体管，包括：
位于所述衬底基板上的第二有源层，
位于所述第二有源层远离所述衬底基板一侧的第二栅极，
位于所述第二栅极远离所述衬底基板一侧的第一绝缘层，
位于所述第一绝缘层远离所述衬底基板一侧的第二绝缘层，和
位于所述第二绝缘层远离所述衬底基板一侧、且电连接至所述第二有源层的源极和漏极；和
存储电容，包括：
第一电极板，与所述第二栅极位于同一层，和
第二电极板，位于所述第一绝缘层和所述第二绝缘层之间，
其中，所述多条连接线中的每条连接线包括第一连接部，所述第一连接部在所述衬底基板上的正投影从所述相邻的两个多路复用单元在所述衬底基板上的正投影之间穿过，所述栅极连接线的第一连接部、所述发光控制连接线的第一连接部、所述电源连接线的第一连接部和所述初始化连接线的第一连接部中的至少一个与所述第一电极板和所述第二电极板中的一个位于同一层。
22.根据权利要求21所述的阵列基板，其中：
所述发光控制连接线的第一连接部和所述第一电极板位于同一层；
所述栅极连接线的第一连接部、所述初始化连接线的第一连接部和所述第二电极板位于同一层；以及
所述电源连接线的第一连接部与所述第一电极板和所述第二电极板中的至少一个位于同一层。
23.根据权利要求22所述的阵列基板，其中，所述多条连接线中的每条连接线还包括：
电连接至所述第一连接部的第二连接部，所述第二连接部在所述衬底基板上的正投影穿过所述多条数据信号输入线在所述衬底基板上的正投影，所述第二连接部、所述源极和所述漏极位于同一层。
24.根据权利要求23所述的阵列基板，其中：
所述栅极连接线、所述发光控制连接线和所述初始化连接线中的每一个还包括电连接至所述第二连接部的第三连接部，所述第三连接部位于所述第二连接部远离所述第一连接部的一侧，所述第三连接部在所述衬底基板上的正投影穿过所述第一电源总线在所述衬底基板上的正投影；以及
所述栅极连接线的第三连接部、所述发光控制连接线的第三连接部和所述初始化连接线的第三连接部中的至少一个与所述第一电极板和所述第二电极板中的一个位于同一层。
25.根据权利要求24所述的阵列基板，其中：
所述发光控制连接线的第三连接部和所述第一电极板位于同一层；以及
所述栅极连接线的第三连接部、所述初始化连接线的第三连接部和所述第二电极板位于同一层。
26.根据权利要求11所述的阵列基板，其中，所述多个多路复用单元中相邻的两个多路复用单元电连接的相邻的两条数据信号输入线中的一条与所述第一电极板位于同一层，另一条与所述第二电极板位于同一层。
27.一种显示装置，包括：根据权利要求1-26任意一项所述的阵列基板。
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