KR20220159956A - 금속 베이스 기판 - Google Patents

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KR20220159956A
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후미아키 이시카와
신타로 하라
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미쓰비시 마테리알 가부시키가이샤
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Abstract

본 발명의 금속 베이스 기판은, 금속 기판과, 절연층과, 회로층이 이 순서로 적층된 금속 베이스 기판으로서, 상기 절연층은, 절연 수지와 무기물 필러를 포함하고, 절연층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), 회로층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), 절연층의 두께 (단위 : ㎛), 회로층의 두께 (단위 : ㎛), 금속 기판의 두께 (단위 : ㎛) 가 소정의 식을 만족하도록 설정되어 있다.

Description

금속 베이스 기판
본 발명은, 금속 베이스 기판에 관한 것이다.
본원은, 2020년 3월 31일에, 일본에 출원된 일본 특허출원 2020-065162호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
반도체 소자나 LED 등의 전자 부품을 실장하기 위한 기판의 하나로서, 금속 베이스 기판이 알려져 있다. 금속 베이스 기판은, 금속 기판과, 절연층과, 회로층이 이 순서로 적층된 적층체이다. 절연층은, 일반적으로, 절연성이나 내전압성이 우수한 수지와, 열전도성이 우수한 무기물 필러를 포함하는 절연성 조성물로 형성되어 있다. 전자 부품은, 회로층 상에, 땜납을 개재하여 실장된다. 이와 같은 구성으로 된 금속 베이스 기판에서는, 전자 부품에서 발생한 열은, 절연층을 개재하여 금속 기판에 전달되고, 금속 기판으로부터 외부로 방열된다.
금속 베이스 기판에서는, 금속 베이스 기판과, 그 금속 베이스 기판에 솔더를 개재하여 접합된 전자 부품과의 열팽창률의 차가 크면, 전자 부품의 온/오프나 외부 환경에 의한 냉열 사이클에 의해, 전자 부품과 금속 베이스 기판을 접합하고 있는 솔더에 부여되는 응력이 커져, 솔더 크랙이 발생하는 경우가 있다. 이 때문에, 금속 베이스 기판의 절연층의 탄성률을 낮게 하여, 금속 베이스 기판의 금속 기판과 전자 부품의 열팽창률의 차를, 절연층으로 완화시키는 것이 검토되고 있다 (특허문헌 1, 2).
일본 공개특허공보 평11-87866호 일본 공개특허공보 2016-111171호
전자 부품을 실장했을 때의 냉열 사이클에 의한 솔더 크랙의 발생을 억제하고, 냉열 사이클에 대한 신뢰성을 향상시키기 위해서, 금속 베이스 기판의 절연층의 탄성률을 낮게 하여, 절연층을 변형하기 쉽게 함으로써, 금속 베이스 기판의 팽창에 의한 열응력을 완화하는 것은 유효하다. 그러나, 회로층의 팽창에 의한 솔더로의 응력도 존재하고 있기 때문에, 금속 베이스 기판의 절연층의 탄성률을 낮게 하는 것만으로는, 냉열 사이클에 대한 신뢰성을 향상시키기에는 한계가 있다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로서, 전자 부품을 실장했을 때의 냉열 사이클에 대한 신뢰성이 우수한 금속 베이스 기판을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 양태에 관련된 금속 베이스 기판은, 금속 기판과, 절연층과, 회로층이 이 순서로 적층된 금속 베이스 기판으로서, 상기 절연층은, 절연 수지와 무기물 필러를 포함하고, 상기 금속 기판이, 두께가 1600 ㎛ 미만인 구리 기판인 경우에는, 하기 식 (I) 로 정의되는 A 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있고, 상기 금속 기판이, 두께가 1600 ㎛ 이상인 구리 기판인 경우에는, 하기 식 (II) 로 정의되는 B 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있고, 상기 금속 기판이, 두께가 1600 ㎛ 미만인 알루미늄 기판인 경우에는, 하기 식 (III) 으로 정의되는 C 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있고, 상기 금속 기판이, 두께가 1600 ㎛ 이상인 알루미늄 기판인 경우에는, 하기 식 (IV) 로 정의되는 D 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있는 것을 특징으로 하고 있다.
[수학식 1]
Figure pct00001
[수학식 2]
Figure pct00002
[수학식 3]
Figure pct00003
[수학식 4]
Figure pct00004
단, 식 (I) ∼ 식 (IV) 에 있어서, k1 은 절연층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), k2 는 회로층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), t1 은 절연층의 두께 (단위 : ㎛), t2 는 회로층의 두께 (단위 : ㎛), t3 은, 금속 기판의 두께 (단위 : ㎛) 를 나타낸다.
본 발명의 금속 베이스 기판에 의하면, 상기 식 (I) ∼ (IV) 에 의해 산출되는 A ∼ D 의 값은 각각, 금속 베이스 기판에 솔더를 사용하여 반도체 소자나 LED 등의 전자 부품을 실장했을 때에, 냉열 사이클 중에 솔더에 부여되는 미제스 응력과 높은 상관을 갖고, 그들 A ∼ D 의 값이 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있으므로, 냉열 사이클을 부여했을 때에 발생하는 솔더에 부여되는 미제스 응력이 작아진다. 또, 절연층의 탄성률을 과도하게 낮게 할 필요가 없기 때문에, 절연층에 의한 회로층의 구속력이 저하되지 않는다. 따라서, 본 발명의 금속 베이스 기판은, 전자 부품을 실장했을 때의 냉열 사이클에 대한 신뢰성이 우수하다.
여기서, 본 발명의 금속 베이스 기판에 있어서, 상기 절연층은, 100 ℃ 에 있어서의 탄성률 (단위 : GPa) 에 대한 두께 (단위 : ㎛) 의 비가 10 이상인 것이 바람직하다.
이 경우, 절연층의 두께/탄성률이 10 이상으로 크기 때문에, 절연층이 변형되기 쉬워져, 냉열 사이클에 의한 금속 기판과 전자 부품의 열팽창률의 차를, 절연층에서 완화시키기 쉬워진다. 따라서, 이 금속 베이스 기판은, 전자 부품을 실장했을 때의 냉열 사이클에 대한 신뢰성이 보다 향상된다.
본 발명에 의하면, 전자 부품을 실장했을 때의 냉열 사이클에 대한 신뢰성이 우수한 금속 베이스 기판을 제공할 수 있다.
도 1 은, 본 발명의 일 실시형태에 관련된 금속 베이스 기판의 개략 단면도이다.
도 2 는, 미제스 응력의 시뮬레이션값의 계산에 사용한 접합 구조체를 모식적으로 나타내는 단면도이다.
도 3 은, 도 2 에 나타내는 접합 구조체의 평면도이다.
이하에, 본 발명의 일 실시형태에 대해 첨부한 도면을 참조하여 설명한다.
도 1 은, 본 발명의 일 실시형태에 관련된 금속 베이스 기판의 개략 단면도이다.
도 1 에 있어서, 금속 베이스 기판 (10) 은, 금속 기판 (20) 과, 절연층 (30) 과, 회로층 (40) 이 이 순서로 적층된 적층체이다. 금속 베이스 기판 (10) 의 회로층 (40) 상에는, 솔더 (50) 를 개재하여, 전자 부품 (60) 의 전극 단자 (61) 가 접속되어 있다.
금속 기판 (20) 은, 금속 베이스 기판 (10) 의 베이스가 되는 부재이다. 금속 기판 (20) 은, 구리 기판 혹은 알루미늄 기판이다. 구리 기판은, 구리 또는 구리 합금으로 이루어진다. 알루미늄 기판은, 알루미늄 혹은 알루미늄 합금으로 이루어진다.
절연층 (30) 은, 금속 기판 (20) 과 회로층 (40) 을 절연하기 위한 층이다. 절연층 (30) 은, 절연 수지 (31) 와 무기물 필러 (32) 를 포함하는 절연성 수지 조성물로 형성되어 있다. 절연층 (30) 을, 절연성이 높은 절연 수지 (31) 와, 열전도도가 높은 무기물 필러 (32) 를 포함하는 절연성 수지 조성물로 형성함으로써, 절연성을 유지하면서, 회로층 (40) 으로부터 금속 기판 (20) 까지의 금속 베이스 기판 (10) 전체의 열저항을 보다 저감시킬 수 있다.
절연 수지 (31) 는, 폴리이미드 수지, 폴리아미드이미드 수지, 또는 이들의 혼합물을 포함하는 것이 바람직하다. 이들 수지는, 절연성, 내전압성, 화학적 내성 및 기계 특성 등의 특성이 우수하므로, 금속 베이스 기판 (10) 의 이들 특성이 향상된다.
무기물 필러 (32) 는, 평균 입자경이 0.1 ㎛ 이상 20 ㎛ 이하의 범위 내에 있는 것이 바람직하다. 무기물 필러 (32) 의 평균 입자경이 0.1 ㎛ 이상임으로써, 절연층 (30) 의 열전도성이 향상된다. 무기물 필러 (32) 의 평균 입자경이 20 ㎛ 이하임으로써, 절연층 (30) 의 내전압성이 향상된다. 또, 무기물 필러 (32) 의 평균 입자경이 상기 범위 내에 있으면, 무기물 필러 (32) 가 응집 입자를 형성하기 어렵고, 절연 수지 (31) 중에 무기물 필러 (32) 를 균일하게 분산시키기 쉬워진다. 무기물 필러 (32) 가 응집 입자를 형성하지 않고, 일차 입자 혹은 그것에 가까운 미세한 입자로서 절연 수지 (31) 에 분산되어 있으면 절연층 (30) 의 내전압성이 향상된다. 절연층 (30) 의 열전도성을 향상시키는 관점에서는, 무기물 필러 (32) 의 평균 입자경은 0.3 ㎛ 이상 20 ㎛ 이하의 범위 내에 있는 것이 바람직하다.
절연층 (30) 의 무기물 필러 (32) 의 함유량은, 50 체적％ 이상 85 체적％ 이하의 범위 내에 있는 것이 바람직하다. 무기물 필러 (32) 의 함유량이 50 체적％ 이상임으로써, 절연층 (30) 의 열전도성이 향상된다. 한편, 무기물 필러 (32) 의 함유량이 85 체적％ 이하임으로써, 절연층 (30) 의 내전압성이 향상된다. 또, 무기물 필러 (32) 의 함유량이 상기 범위 내에 있으면, 절연 수지 (31) 중에 무기물 필러 (32) 를 균일하게 분산시키기 쉬워진다. 무기물 필러 (32) 가 균일하게 절연 수지 (31) 에 분산되어 있으면 절연층 (30) 의 기계적 강도가 향상된다. 절연층 (30) 의 열전도성을 향상시키는 관점에서는, 무기물 필러 (32) 의 함유량은, 50 체적％ 이상 80 체적％ 이하의 범위 내에 있는 것이 특히 바람직하다.
무기물 필러 (32) 로는, 알루미나 (Al2O3) 입자, 알루미나 수화물 입자, 질화알루미늄 (AlN) 입자, 실리카 (SiO2) 입자, 탄화규소 (SiC) 입자, 산화티탄 (TiO2) 입자, 질화 붕소 (BN) 입자 등을 사용할 수 있다. 이들 필러 중에서는, 알루미나 입자가 바람직하다. 알루미나 입자는, α-알루미나 입자인 것이 보다 바람직하다. α-알루미나 입자는, 진밀도에 대한 탭 밀도의 비 (탭 밀도/진밀도) 가 0.1 이상인 것이 바람직하다. 탭 밀도/진밀도는, 절연층 (30) 중에서의α-알루미나 입자의 충전 밀도와 상관하고, 탭 밀도/진밀도가 높으면 절연층 (30) 중에서의α-알루미나 입자의 충전 밀도를 높일 수 있다. 절연층 (30) 중에서의 α-알루미나 입자의 충전 밀도가 높아지면 절연층 (30) 중에서의α-알루미나 입자의 간격이 좁아져, 절연층 (30) 에 보이드 (기공) 가 발생하기 어려워진다. 탭 밀도/진밀도는, 0.2 이상 0.9 이하의 범위 내에 있는 것이 바람직하다. 또, α-알루미나는, 다결정 입자여도 되지만, 단결정 입자인 것이 특히 바람직하다.
절연층 (30) 은, 100 ℃ 에 있어서의 탄성률 (단위 : GPa) 에 대한 두께 (단위 : ㎛) 의 비 (두께/탄성률) 가 10 이상인 것이 바람직하다. 절연층 (30) 의 두께/탄성률은, 10 이상 200000 이하의 범위 내에 있는 것이 바람직하고, 20 이상 20000 이하의 범위 내에 있는 것이 보다 바람직하고, 50 이상 200 이하의 범위 내에 있는 것이 보다 바람직하다. 절연층 (30) 의 100 ℃ 에 있어서의 탄성률은, 0.001 GPa 이상 1 GPa 이하의 범위 내에 있는 것이 바람직하다. 또, 절연층 (30) 의 두께는, 10 ㎛ 이상 200 ㎛ 이하의 범위 내에 있는 것이 바람직하다.
회로층 (40) 은, 회로 패턴상으로 형성된다. 그 회로 패턴상으로 형성된 회로층 (40) 상에, 전자 부품 (60) 의 전극 단자 (61) 가 솔더 (50) 등을 개재하여 접합된다. 회로층 (40) 의 재료로는, 구리, 알루미늄, 금 등의 금속을 사용할 수 있다. 회로층 (40) 은 동박으로 이루어지는 것이 바람직하다. 회로층 (40) 은, 탄성률이 30 GPa 이상 200 GPa 이하의 범위에 있는 것이 바람직하다. 또, 회로층 (40) 은, 두께가 2 ㎛ 이상 200 ㎛ 이하의 범위에 있는 것이 바람직하다.
본 실시형태의 금속 베이스 기판 (10) 에서는, 금속 기판의 두께의 범위, 재료에 따라, 하기 식 (I) ∼ (IV) 의 관계가 성립된다. 구체적으로는, 금속 기판 (20) 이 구리 기판이며, 그 두께가 1600 ㎛ 미만인 경우에는, 하기 식 (I) 로 정의되는 A 가, 0.50 × 108 이상 3.10 × 108 이하의 범위 내가 되도록 설정되어 있다. 또, 금속 기판 (20) 이 구리 기판이며, 그 두께가 1600 ㎛ 이상인 경우에는, 하기 식 (II) 로 정의되는 B 가, 0.50 × 108 이상 3.10 × 108 이하의 범위 내가 되도록 설정되어 있다. 또, 금속 기판 (20) 이 알루미늄 기판이며, 그 두께가 1600 ㎛ 미만인 경우에는, 하기 식 (III) 으로 정의되는 C 가, 0.50 × 108 이상 3.10 × 108 이하의 범위 내가 되도록 설정되어 있다. 또, 금속 기판 (20) 이 알루미늄 기판이며, 그 두께가 1600 ㎛ 이상인 경우에는, 하기 식 (IV) 로 정의되는 D 가, 0.50 × 108 이상 3.10 × 108 이하의 범위 내가 되도록 설정되어 있다.
[수학식 5]
Figure pct00005
[수학식 6]
Figure pct00006
[수학식 7]
Figure pct00007
[수학식 8]
Figure pct00008
단, 식 (I) ∼ 식 (IV) 에 있어서, k1 은 절연층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), k2 는 회로층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), t1 은 절연층의 두께 (단위 : ㎛), t2 는 회로층의 두께 (단위 : ㎛), t3 은, 금속 기판의 두께 (단위 : ㎛) 를 나타낸다.
식 (I) ∼ (IV) 에 의해 산출되는 A ∼ D 의 값은, 금속 베이스 기판 (10) 에 솔더 (50) 를 사용하여 전자 부품 (60) 을 실장했을 때에, 냉열 사이클 중에 솔더 (50) 에 부여되는 미제스 응력과 높은 상관을 갖는다. 금속 베이스 기판 (10) 은, A ∼ D 의 값이 0.50 × 108 이상 3.10 × 108 이하의 범위 내로 되어 있으므로, 냉열 사이클 중에 솔더 (50) 에 부여되는 미제스 응력은, 통상, 0.50 × 108 Pa 이상 3.10 × 108 Pa 이하의 범위 내로 억제된다. 이 때문에, 냉열 사이클을 부여했을 때에, 솔더 (50) 에 크랙이 발생하기 어려워진다. 또, 절연층 (30) 의 탄성률을 과도하게 낮게 할 필요가 없기 때문에, 절연층 (30) 에 의한 회로층 (40) 의 구속력이 저하되기 어려워진다. 이 때문에, 회로층 (40) 으로부터 솔더 (50) 에 부여되는 응력을 억제할 수 있다.
금속 베이스 기판 (10) 의 금속 기판 (20), 절연층 (30) 및 회로층 (40) 의 두께는, 예를 들어, 다음과 같이 하여 측정할 수 있다. 금속 베이스 기판 (10) 을 수지 매립하고, 기계 연마에 의해 단면을 노출시킨다. 이어서, 노출된 금속 베이스 기판 (10) 의 단면을, 광학 현미경을 사용하여 관찰하고, 금속 기판 (20), 절연층 (30) 및 회로층 (40) 의 두께를 측정한다.
금속 베이스 기판 (10) 의 금속 기판 (20) 의 탄성률 (인장 탄성률) 은, 인장 시험 (JIS Z 2241 : 2011 금속 재료 인장 시험 방법) 에 의해 측정한다. 회로층 (40) 의 탄성률은 공진법 (장치 : 일본 테크노 플러스 주식회사 제조 TE-RT 등) 에 의해 측정한다. 금속 베이스 기판 (10) 의 절연층 (30) 의 탄성률은, 예를 들어, 다음과 같이 하여 측정할 수 있다. 금속 베이스 기판 (10) 의 금속 기판 (20) 과 회로층 (40) 을 에칭에 의해 제거하고, 절연층 (30) 을 단리한다. 얻어진 절연층 (30) 에 대해, 동적 점탄성 측정 (DMA) 에 의해 탄성률 (인장 탄성률) 을 측정한다.
본 실시형태의 금속 베이스 기판 (10) 에 실장되는 전자 부품 (60) 의 예로는, 특별히 제한은 없고, 반도체 소자, 저항, 커패시터, 수정 발진기 등을 들 수 있다. 반도체 소자의 예로는, MOSFET (Metal-oxide-semiconductor field effect transistor), IGBT (Insulated Gate Bipolar Transistor), LSI (Large Scale Integration), LED (발광 다이오드), LED 칩, LED-CSP (LED-Chip Size Package) 를 들 수 있다.
이하에, 본 실시형태에 관련된 금속 베이스 기판 (10) 의 제조 방법에 대해 설명한다.
본 실시형태에 관련된 금속 베이스 기판 (10) 은, 예를 들어, 설계 공정과, 절연층 형성 공정과, 회로층 압착 공정을 포함하는 방법에 의해 제조할 수 있다.
설계 공정에서는, 금속 기판 (20) 의 재료와 두께, 절연층 (30) 의 재료와 두께, 회로층 (40) 의 재료와 두께를 설정한다.
먼저, 금속 기판 (20) 의 재료와 두께, 절연층 (30) 의 재료와 두께, 회로층 (40) 의 재료와 두께를 가설정한다. 금속 기판 (20) 의 재료와 두께는, 예를 들어, 금속 베이스 기판 (10) 에 요구되는 방열성이나 사이즈 등에 기초하여 가설정된다. 절연층 (30) 의 재료와 두께는, 예를 들어, 금속 베이스 기판 (10) 에 요구되는 절연성, 내전압성에 기초하여 가설정된다. 회로층 (40) 의 재료와 두께는, 예를 들어, 금속 베이스 기판 (10) 에 실장되는 전자 부품 (60) 의 전기 특성에 기초하여 가설정된다.
다음으로, 가설정한 금속 기판 (20) 의 재료의 두께, 절연층 (30) 의 재료의 100 ℃ 에 있어서의 탄성률과 두께, 회로층 (40) 의 재료의 100 ℃ 에 있어서의 탄성률과 두께를, 전술한 식 (I) ∼ (IV) 의 어느 것에 대입하여, A ∼ D 를 산출한다. 얻어진 A ∼ D 의 값이 1 × 108 미만 혹은 3.10 × 108 을 초과한 경우에는, 금속 기판 (20) 의 재료와 두께, 절연층 (30) 의 재료와 두께, 회로층 (40) 의 재료와 두께를 재차 가설정한다. A ∼ D 의 값이 1 × 108 이상 3.10 × 108 이하의 범위 내가 된 경우에는, 그 금속 기판 (20) 의 재료와 두께, 절연층 (30) 의 재료와 두께, 회로층 (40) 의 재료와 두께로 금속 베이스 기판 (10) 을 제조한다.
절연층 형성 공정에서는, 금속 기판 (20) 상에 절연층 (30) 을 형성하여, 절연층 부착 금속 기판을 얻는다. 절연층 (30) 의 형성 방법으로는, 도포법 또는 전착법을 사용할 수 있다.
도포법은, 용매와 절연 수지와 무기물 필러를 포함하는 도포액을, 금속 기판 (20) 상에 도포하여 도포층을 형성하고, 이어서 도포층을 가열하여 절연층 (30) 을 얻는 방법이다. 도포액은, 절연 수지가 용해된 수지 재료 용액과, 그 수지 재료 용액에 분산되어 있는 무기물 필러를 포함하는 무기물 필러 분산 수지 재료 용액을 사용할 수 있다. 도포액을 기판의 표면에 도포하는 방법으로는, 스핀 코트법, 바 코트법, 나이프 코트법, 롤 코트법, 블레이드 코트법, 다이 코트법, 그라비어 코트법, 딥 코트법 등을 사용할 수 있다.
전착법은, 절연 수지 입자와 무기물 필러를 포함하는 전착액에 금속 기판 (20) 을 침지하여, 기판의 표면에 절연 수지 입자와 무기물 필러를 전착시켜 전착막을 형성하고, 이어서 얻어진 전착막을 가열하여 절연층 (30) 을 형성하는 방법이다. 전착액으로는, 절연 수지 용액과, 그 절연 수지 용액에 분산되어 있는 무기물 필러를 포함하는 무기물 필러 분산 절연 수지 용액에, 절연 수지 재료의 빈용매를 더해 절연 수지를 입자로서 석출시킴으로써 조제한 것을 사용할 수 있다.
회로층 압착 공정에서는, 절연층 부착 금속 기판의 절연층 (30) 상에 금속박을 적층하고, 얻어진 적층체를 가열하면서 가압함으로써 회로층 (40) 을 형성하여, 금속 베이스 기판 (10) 을 얻는다. 적층체의 가열 온도는, 예를 들어, 200 ℃ 이상이며, 250 ℃ 이상인 것이 보다 바람직하다. 가열 온도의 상한은, 절연 수지의 열분해 온도 미만이며, 바람직하게는 열분해 온도보다 30 ℃ 낮은 온도 이하이다. 압착시에 가하는 압력은, 예를 들어, 1 ㎫ 이상 30 ㎫ 이하의 범위 내이고, 3 ㎫ 이상 25 ㎫ 이하의 범위 내인 것이 보다 바람직하다. 압착 시간은, 가열 온도나 압력에 따라 상이하지만, 일반적으로 60 분간 이상 180 분간 이하이다.
이상과 같은 구성으로 된 본 실시형태의 금속 베이스 기판 (10) 에 있어서, 전술한 식 (I) ∼ (IV) 에 의해 산출되는 A ∼ D 의 값은 각각, 금속 베이스 기판 (10) 에 솔더 (50) 를 사용하여 전자 부품 (60) 을 실장했을 때에, 냉열 사이클 중에 솔더 (50) 에 부여되는 미제스 응력과 높은 상관을 갖는다. 그리고, 본 실시형태의 금속 베이스 기판 (10) 에 의하면, A ∼ D 의 값이 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있으므로, 냉열 사이클을 부여했을 때에 부여되는 솔더 (50) 의 미제스 응력이 작아진다. 또, 절연층 (30) 의 탄성률을 과도하게 낮게 할 필요가 없기 때문에, 절연층 (30) 에 의한 회로층 (40) 의 구속력이 저하되지 않는다. 따라서, 본 실시형태의 금속 베이스 기판 (10) 에 의하면, 전자 부품 (60) 을 실장했을 때의 냉열 사이클에 대한 신뢰성이 우수하다.
또, 본 실시형태의 금속 베이스 기판 (10) 에 있어서는, 절연층 (30) 의 100 ℃ 에 있어서의 탄성률 (단위 : GPa) 에 대한 두께 (단위 : ㎛) 의 비가 10 이상이면, 절연층 (30) 이 변형되기 쉬워져, 냉열 사이클에 의한 금속 기판 (20) 과 전자 부품 (60) 의 열팽창률의 차를, 절연층 (30) 에서 완화시키기 쉬워진다. 따라서, 전자 부품 (60) 을 실장했을 때의 냉열 사이클에 대한 금속 베이스 기판 (10) 의 신뢰성이 보다 향상된다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 이것으로 한정되는 경우는 없고, 그 발명의 기술적 사상을 일탈하지 않는 범위에서 적절히 변경 가능하다.
실시예
[본 발명예 1]
폴리이미드 용액과 α-알루미나 분말 (결정 구조 : 단결정, 평균 입자경 : 0.7 ㎛) 을, 가열에 의해 생성되는 고형물 (절연층) 중의 폴리이미드와 α-알루미나 분말의 함유 비율이 60 체적％ 가 되도록 혼합하였다. 얻어진 혼합물에 용매를 더해, 폴리이미드의 농도가 5 질량％ 가 되도록 희석하였다. 계속해서 얻어진 희석 혼합물을, 주식회사 스기노 머신사 제조 스타 버스트를 사용하고, 압력 50 ㎫ 의 고압 분사 처리를 10 회 반복함으로써 분산 처리를 실시하여, 절연층 형성용의 도포액을 조제하였다.
두께 1000 ㎛ 이고 세로 30 ㎜ × 가로 20 ㎜ 인 구리 기판 (조성 : C1100, 타프 피치동) 을 준비하였다. 이 구리 기판의 표면에, 절연층 형성용의 도포액을 바 코트법에 의해 도포하여 도포층을 형성하였다. 이어서, 도포층을 형성한 구리 기판을 핫 플레이트 상에 배치하고, 실온으로부터 3 ℃/분으로 60 ℃ 까지 승온시키고, 60 ℃ 에서 100 분간 가열한 후, 추가로 1 ℃/분으로 120 ℃ 까지 승온시키고, 120 ℃ 에서 100 분간 가열하여, 도포층을 건조시켰다. 이어서, 구리 기판을 250 ℃ 에서 1 분간 가열한 후, 400 ℃ 에서 1 분간 가열하였다. 이렇게 하여, 구리 기판의 표면에, α-알루미나 단결정 입자가 분산된 폴리이미드 수지로 이루어지는 절연층이 형성된 두께 30 ㎛ 의 절연층 부착 구리 기판을 제작하였다.
얻어진 절연층 부착 구리 기판의 절연층의 위에, 두께 140 ㎛ 의 동박 (100 ℃ 에 있어서의 탄성률 : 75 GPa) 을 중첩하여 적층하였다. 이어서, 얻어진 적층체를, 카본 지그를 사용하여 5 ㎫의 압력을 부여하면서, 진공 중에서 300 ℃ 의 압착 온도에서 120 분간 가열하고, 절연층과 동박을 압착하였다. 이렇게 하여, 구리 기판과 절연층과 동박이 이 순서로 적층된 구리 베이스 기판을 제작하였다.
얻어진 구리 베이스 기판의 절연층의 두께와 절연층의 100 ℃ 에 있어서의 탄성률을 하기와 같이 하여 측정하였다. 그 결과를, 표 1 에 나타낸다.
(절연층의 두께)
구리 베이스 기판을 수지 매립하고, 기계 연마에 의해 단면을 노출시켰다. 이어서, 노출된 금속 베이스 기판의 단면을, 광학 현미경을 사용하여 관찰하고, 절연층의 두께를 측정하였다.
(절연층의 100 ℃ 에 있어서의 탄성률)
구리 베이스 기판의 구리 기판과 동박을 에칭에 의해 제거하고, 절연막을 단리하였다. 얻어진 절연막에 대해, 동적 점탄성 측정 장치 (고체 점탄성 애널라이저 RSA-G2 (티·에이·인스트루먼트·재팬사 제조)) 를 사용하여 인장식에 의해 100 ℃ 에 있어서의 탄성률을 측정하였다. 측정 조건은, 주파수를 1 Hz, 승온 속도를 1 ℃/Min 로 하였다.
[본 발명예 15, 16, 22, 27]
구리 기판의 두께, 절연층의 두께와 100 ℃ 에 있어서의 탄성률, 회로층의 두께와 100 ℃ 에 있어서의 탄성률을 각각, 하기 표 1 및 표 2 에 기재된 값으로 바꾼 것 이외에는, 본 발명예 1 과 동일하게 하여 금속 베이스 기판을 제작하였다. 또한, 절연층의 탄성률은, 필러의 충전량, 및 매트릭스로서 사용하는 수지의 종류를 바꿈으로써 조정하였다.
[평가]
(A 값 또는 B 값의 산출)
구리 기판의 두께가 1600 ㎛ 미만이고, 절연층의 두께와 100 ℃ 에 있어서의 탄성률, 회로층의 두께와 100 ℃ 에 있어서의 탄성률이 각각 하기 표 1 에 나타내는 값인 본 발명예 1 ∼ 23 의 금속 베이스 기판에 대해, 전술한 식 (I) 을 사용하여 A 값을 산출하였다. 그 결과를, 표 1 에 나타낸다. 또, 구리 기판의 두께가 1600 ㎛ 이상이고, 절연층의 두께와 100 ℃ 에 있어서의 탄성률, 회로층의 두께와 100 ℃ 에 있어서의 탄성률이 각각 하기 표 2 에 나타내는 값인 본 발명예 24 ∼ 43 의 금속 베이스 기판에 대해, 전술한 식 (II) 를 사용하여 B 값을 산출하였다. 그 결과를, 표 2 에 나타낸다.
(미제스 응력의 시뮬레이션값)
본 발명예 1 ∼ 43 에서 사용한 구리 기판, 절연층, 동박을 사용한 금속 베이스 기판에, 솔더를 개재하여 전자 부품을 실장했을 때의 솔더에 부여되는 미제스 응력의 시뮬레이션값을 산출하였다. 도 2 및 도 3 에, 미제스 응력의 시뮬레이션값의 계산에 사용한 접합 구조체의 모식도를 나타낸다. 도 2 는, 접합 구조체의 단면도이고, 도 3 은, 도 2 에 나타내는 접합 구조체의 평면도이다. 도 2 및 도 3 에 나타내는 바와 같이, 접합 구조체 (1S) 는, 금속 베이스 기판 (10S) 과, 금속 베이스 기판 (10S) 의 모서리부에 접합된 전자 부품 (60S) 을 포함한다. 금속 베이스 기판 (10S) 은, 금속 기판 (20S), 절연층 (30S) 과, 동박 (40S) 이 이 순서로 적층된 적층체이다. 동박 (40S) 은 절연층 (30S) 의 위에 전체적으로 형성되어 있다. 전자 부품 (60S) 은, AIN (질화알루미늄) 부재 (62S) 와 단자 (S61) 를 구비한다. 전자 부품 (60S) 은, LED 칩으로 하였다. 전자 부품 (60S) 과 금속 베이스 기판 (10S) 의 동박 (40S) 은, 솔더 (50S) 를 개재하여 접속되어 있다. 이 접합 구조체 (1S) 의 솔더 (50S) 에 부여되는 미제스 응력의 시뮬레이션값을 산출하였다. 미제스 응력의 시뮬레이션값은 LISA (Sonnenhof Holdings) 를 사용하여 계산하였다. 접합 구조체 (1S) 의 각 부재의 특성은, 하기와 같이 하였다. 그 결과를 표 1 과 표 2 에 나타낸다.
(1) 금속 기판 (20S)
열팽창 계수 : 1.8 × 10-5 (구리), 2.4 × 10-5 (알루미늄)
탄성률 : 117 GPa (구리), 72 GPa (알루미늄)
푸아송비 : 0.343 (구리), 0.343 (알루미늄) (2) 절연층 (30S)
열팽창 계수 : 1.0 × 10-5, 푸아송비 : 0.343 (3) 동박 (40S)
열팽창 계수 : 1.8 × 10-5, 푸아송비 : 0.343 (4) 솔더 (50S)
열팽창 계수 : 2.0 × 10-5, 푸아송비 : 0.38, 탄성률 : 30 GPa (5) AIN (질화알루미늄) 부재 (62S)
열팽창 계수 : 0.3 × 10-5, 푸아송비 : 0.3, 탄성률 : 170 GPa (6) 피접합 부재 (70S) (LED 칩)
열팽창 계수 : 0.7 × 10-5, 푸아송비 : 0.25, 탄성률 : 470 GPa
Figure pct00009
Figure pct00010
A 값과 B 값을 합친 데이터와 미제스 응력 시뮬레이션값의 상관 관계를 최소 이승법에 의해 평가하였다. 그 결과, A 값과 B 값을 합친 데이터와 미제스 응력 시뮬레이션값의 상관 계수는 0.95 였다. 이상의 결과로부터, 구리 기판을 사용한 금속 베이스 기판에, 솔더를 개재하여 전자 부품을 실장했을 때의 솔더에 부여되는 미제스 응력은, 전술한 식 (I) 또는 식 (II) 를 사용함으로써 높은 정밀도로 예측할 수 있는 것이 확인되었다.
[본 발명예 46, 비교예 1, 5]
구리 기판 대신에 알루미늄 기판 (조성 : 합금 번호 A4032, Al-Si 계) 을 사용하고, 알루미늄 기판의 두께, 절연층의 두께와 100 ℃ 에 있어서의 탄성률, 회로층의 100 ℃ 에 있어서의 두께와 탄성률을 각각, 하기 표 3 및 표 4 에 기재된 값으로 바꾼 것 이외에는, 본 발명예 1 과 동일하게 하여 금속 베이스 기판을 제작하였다. 또한, 절연층의 탄성률은, 필러의 충전량, 및 매트릭스로서 사용하는 수지의 종류를 바꿈으로써 조정하였다.
[평가]
(C 값 또는 D 값의 산출)
알루미늄 기판의 두께가 1600 ㎛ 미만이고, 절연층의 두께와 100 ℃ 에 있어서의 탄성률, 회로층의 두께와 100 ℃ 에 있어서의 탄성률이 각각 하기 표 3 에 나타내는 값인 본 발명예 44 ∼ 66 의 금속 베이스 기판에 대해, 전술한 식 (III) 을 사용하여 C 값을 산출하였다. 그 결과를, 표 3 에 나타낸다. 또, 알루미늄 기판의 두께가 1600 ㎛ 이상이고, 절연층의 두께와 100 ℃ 에 있어서의 탄성률, 회로층의 두께와 100 ℃ 에 있어서의 탄성률이 각각 하기 표 4 에 나타내는 값인 본 발명예 67 ∼ 76 및 비교예 1 ∼ 9 의 금속 베이스 기판에 대해, 전술한 식 (IV) 를 사용하여 D 값을 산출하였다. 그 결과를, 표 4 에 나타낸다.
(미제스 응력의 시뮬레이션값)
본 발명예 44 ∼ 76 및 비교예 1 ∼ 9 에서 사용한 알루미늄 기판, 절연층, 동박을 사용한 금속 베이스 기판에, 솔더를 개재하여 전자 부품을 실장했을 때의 솔더에 부여되는 미제스 응력의 시뮬레이션값을, 상기와 동일하게 하여 산출하였다. 그 결과를 표 3 과 표 4 에 나타낸다.
Figure pct00011
Figure pct00012
C 값과 D 값을 합친 데이터와 미제스 응력 시뮬레이션값의 상관 관계를 최소 이승법에 의해 평가하였다. 그 결과, C 값과 D 값을 합친 데이터와 미제스 응력 시뮬레이션값의 상관 계수는 0.93 이었다. 이상의 결과로부터, 알루미늄 기판을 사용한 금속 베이스 기판에, 솔더를 개재하여 전자 부품을 실장했을 때의 솔더에 부여되는 미제스 응력은, 전술한 식 (III) 또는 식 (IV) 를 사용함으로써 높은 정밀도로 예측할 수 있는 것이 확인되었다.
(냉열 사이클에 대한 신뢰성)
본 발명예 1, 10, 15, 16, 22, 27, 46 및 비교예 1, 5 에서 제작한 금속 베이스 기판에 대해, 냉열 사이클에 대한 신뢰성을 하기 방법에 의해 측정하였다. 그 결과를, 하기 표 5 에 나타낸다.
금속 베이스 기판의 동박 상에, Sn-Ag-Cu 솔더를 도포하여, 세로 2.5 ㎝ × 가로 2.5 ㎝ × 두께 100 ㎛ 의 솔더층을 형성하고, 그 솔더층 상에, 가로세로 2.5 ㎝ 의 Si 칩을 탑재하여, 시험체를 제작하였다. 제작한 시험체에, 1 사이클이 -40 ℃ × 30 분간 ∼ 150 ℃ × 30 분간인 냉열 사이클을 3000 사이클 부여하였다. 냉열 사이클 부여 후의 시험체를, 수지 매립하고, 단면을 연마에 의해 드러나게 한 시료를 사용하여 관찰하고, 솔더층에 생긴 크랙의 길이 (㎜) 를 측정하였다. 솔더층의 한 변의 길이와, 측정한 크랙의 길이로부터 하기 식으로 산출한 값을, 접합 신뢰성으로 하였다.
신뢰성 (％) =｛(솔더층의 한 변의 길이 (25 ㎜) - 2 × 크랙의 길이)/접합층의 한 변의 길이 (25 ㎜)｝ × 100
Figure pct00013
A 값 ∼ D 값 중 어느 것이, 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있는 본 발명예 1, 10, 15, 16, 22, 27, 46 이 모두 냉열 사이클에 대한 신뢰성이 높은 것이 확인되었다. 이는, 금속 베이스 기판의 절연층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), 회로층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), 절연층의 두께 (단위 : ㎛), 회로층의 두께 (단위 : ㎛), 금속 기판의 두께 (단위 : ㎛) 가 소정의 식을 만족하도록 설정되어 있음으로써, 냉열 사이클에 의해 부여되는 금속 베이스 기판으로부터 솔더로의 응력이 저감되기 때문이다.
한편, D 값이 3.10 × 108 을 초과하는 비교예 1, 5 는, 냉열 사이클에 대한 신뢰성이 저하되었다. 이는, 냉열 사이클에 의해 부여되는 금속 베이스 기판으로부터 솔더로의 응력이 커지기 때문이다.
1S : 접합 구조체
10, 10S : 금속 베이스 기판
20, 20S : 금속 기판
30, 30S : 절연층
31 : 절연 수지
32 : 무기물 필러
40 : 회로층
40S : 동박
50, 50S : 솔더
60, 60S : 전자 부품
61, 61S : 전극 단자
62S : AIN (질화알루미늄) 부재

Claims (2)

  1. 금속 기판과, 절연층과, 회로층이 이 순서로 적층된 금속 베이스 기판으로서,
    상기 절연층은, 절연 수지와 무기물 필러를 포함하고,
    상기 금속 기판이, 두께가 1600 ㎛ 미만인 구리 기판인 경우에는, 하기 식 (I) 로 정의되는 A 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있고,
    상기 금속 기판이, 두께가 1600 ㎛ 이상인 구리 기판인 경우에는, 하기 식 (II) 로 정의되는 B 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있고,
    상기 금속 기판이, 두께가 1600 ㎛ 미만인 알루미늄 기판인 경우에는, 하기 식 (III) 으로 정의되는 C 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있고,
    상기 금속 기판이, 두께가 1600 ㎛ 이상인 알루미늄 기판인 경우에는, 하기 식 (IV) 로 정의되는 D 가 0.50 × 108 이상 3.10 × 108 이하의 범위 내에 있는 것을 특징으로 하는 금속 베이스 기판.
    Figure pct00014

    Figure pct00015

    Figure pct00016

    Figure pct00017

    단, 식 (I) ∼ 식 (IV) 에 있어서, k1 은 절연층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), k2 는 회로층의 100 ℃ 에 있어서의 탄성률 (단위 : GPa), t1 은 절연층의 두께 (단위 : ㎛), t2 는 회로층의 두께 (단위 : ㎛), t3 은, 금속 기판의 두께 (단위 : ㎛) 를 나타낸다.
  2. 제 1 항에 있어서,
    상기 절연층은, 100 ℃ 에 있어서의 탄성률 (단위 : GPa) 에 대한 두께 (단위 : ㎛) 의 비가 10 이상인 금속 베이스 기판.
KR1020227028773A 2020-03-31 2021-03-31 금속 베이스 기판 KR20220159956A (ko)

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