KR20220092813A - 픽셀 구동 회로 및 그 구동 방법, 디스플레이 패널 및 디스플레이 디바이스 - Google Patents

픽셀 구동 회로 및 그 구동 방법, 디스플레이 패널 및 디스플레이 디바이스 Download PDF

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샤오촨 천
쉐 둥
하오량 정
한 웨
닝 충
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Abstract

픽셀 구동 회로(1)는 데이터 기입 서브-회로(10), 구동 서브-회로(11), 및 제어 서브-회로(12)를 포함한다. 데이터 기입 서브-회로(10)는 제1 스캐닝 신호 단부(G1)로부터 수신된 제1 스캐닝 신호 및 제3 스캐닝 신호 단부(G3)로부터 수신된 제3 스캐닝 신호에 응답하여 제1 데이터 신호 단부(Data1)에 의해 제공된 제1 데이터 신호를 구동 서브-회로(11)에 기입하도록; 및 제2 스캐닝 신호 단부(G2)로부터 수신된 제2 스캐닝 신호 및 제3 스캐닝 신호 단부(G3)로부터 수신된 제3 스캐닝 신호에 응답하여 제2 데이터 신호 단부(Data2)에 의해 제공된 제2 데이터 신호를 구동 서브-회로(11)에 기입하도록 구성된다. 제어 서브-회로(12)는 활성화 신호 단부(EM)로부터 수신된 활성화 신호에 응답하여, 구동 트랜지스터(T1)가 제1 전원 전압 신호 단부(VDD)에 접속되고 요소가 구동(D)될 수 있게 하도록 구성된다. 구동 서브-회로(11)는 제1 데이터 신호 및 제1 전원 전압 신호에 따라 구동 신호를 출력하도록; 및 제2 데이터 신호 및 제1 전원 전압 신호에 따라 요소(D)의 작동 상태를 제어하도록 구성된다.

Description

픽셀 구동 회로 및 그 구동 방법, 디스플레이 패널 및 디스플레이 디바이스
본 출원은 2019년 11월 1일자로 출원된 중국 특허 출원 제201911061511.3호에 대한 우선권을 주장하며, 이는 그 전체가 본 명세서에 참조로 포함된다.
기술분야
본 개시내용은 디스플레이 기술 분야에 관한 것으로, 특히, 픽셀 구동 회로 및 그 구동 방법, 디스플레이 패널 및 디스플레이 디바이스에 관한 것이다.
유기 발광 다이오드(OLED) 디스플레이 디바이스와 비교하여, 마이크로 발광 다이오드(Micro LED) 디스플레이 디바이스 및 미니 발광 다이오드(Mini LED) 디스플레이 디바이스 양자 모두는 더 높은 발광 효율 및 신뢰성, 및 더 낮은 전력 소비를 가지며, 이는 미래에 디스플레이 제품들의 주류가 될 수 있다. 마이크로 LED 디스플레이 디바이스 및 미니 LED 디스플레이 디바이스 양자 모두에서, 디스플레이를 실현하기 위해, 광을 방출하도록 LED들을 구동하기 위해 픽셀 구동 회로들이 이용된다. 따라서, 픽셀 구동 회로의 구조는 마이크로 LED 디스플레이 디바이스 및 미니 LED 디스플레이 디바이스의 디스플레이 효과들을 보장하기 위해 매우 중요하다.
일 양태에서, 픽셀 구동 회로가 제공된다. 픽셀 구동 회로는 데이터 기입 서브-회로, 구동 서브-회로 및 제어 서브-회로를 포함한다. 구동 서브-회로는 구동 트랜지스터를 포함한다. 데이터 기입 서브-회로는 제1 스캐닝 신호 단자, 제2 스캐닝 신호 단자, 제3 스캐닝 신호 단자, 제1 데이터 신호 단자, 제2 데이터 신호 단자, 및 구동 서브-회로에 접속된다. 데이터 기입 서브-회로는 제1 스캐닝 신호 단자로부터 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호 단자로부터 수신되는 제3 스캐닝 신호에 응답하여, 제1 데이터 신호 단자로부터 제공되는 제1 데이터 신호를 구동 서브-회로에 기입하고, 구동 트랜지스터의 임계 전압을 보상하도록; 및 제2 스캐닝 신호 단자로부터 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호 단자로부터 수신되는 제3 스캐닝 신호에 응답하여, 제2 데이터 신호 단자로부터 제공되는 제2 데이터 신호를 구동 서브-회로에 기입하고, 구동 트랜지스터의 임계 전압을 보상하도록 구성된다.
제어 서브-회로는 활성화 신호 단자, 제1 전원 전압 신호 단자, 구동 서브-회로 및 구동 대상 요소에 접속된다. 제어 서브-회로는 활성화 신호 단자로부터 수신된 활성화 신호에 응답하여, 제1 전원 전압 신호 단자를 구동 트랜지스터에 접속하고, 구동 트랜지스터를 구동 대상 요소에 접속하도록 구성된다.
구동 서브-회로는 제1 전원 전압 신호 단자에 추가로 접속된다. 구동 서브-회로는 제1 데이터 신호 및 제1 전원 전압 신호 단자로부터 제공되는 제1 전원 전압 신호에 따라, 구동 대상 요소를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소에 출력하도록; 및 제2 데이터 신호 및 제1 전원 전압 신호에 따라, 구동 대상 요소를 동작 상태 또는 비동작 상태가 되게 제어하도록 구성된다.
일부 실시예에서, 구동 서브-회로는 커패시터를 더 포함한다. 구동 트랜지스터의 게이트는 노드에 접속되고, 구동 트랜지스터의 제1 전극은 데이터 기입 서브-회로 및 제어 서브-회로에 접속되고, 구동 트랜지스터의 제2 전극은 데이터 기입 서브-회로 및 제어 서브-회로에 접속된다. 커패시터의 일 단부는 노드에 접속되고, 커패시터의 다른 단부는 제1 전원 전압 신호 단자에 접속된다.
일부 실시예에서, 데이터 기입 서브-회로는 제1 데이터 기입 서브-회로 및 제2 데이터 기입 서브-회로를 포함한다. 제1 데이터 기입 서브-회로는 제1 스캐닝 신호 단자, 제3 스캐닝 신호 단자, 제1 데이터 신호 단자, 및 구동 서브-회로에 접속된다. 제1 데이터 기입 서브-회로는 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호에 응답하여, 제1 데이터 신호를 구동 서브-회로에 기입하고, 구동 트랜지스터의 임계 전압을 보상하도록 구성된다. 제2 데이터 기입 서브-회로는 제2 스캐닝 신호 단자, 제3 스캐닝 신호 단자, 제2 데이터 신호 단자, 및 구동 서브-회로에 접속된다. 제2 데이터 기입 서브-회로는 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호에 응답하여, 제2 데이터 신호를 구동 서브-회로에 기입하고, 구동 트랜지스터의 임계 전압을 보상하도록 구성된다.
일부 실시예에서, 제1 데이터 기입 서브-회로는 제2 트랜지스터 및 제3 트랜지스터를 포함한다. 제2 트랜지스터의 게이트는 제1 스캐닝 신호 단자에 접속되고, 제2 트랜지스터의 제1 전극은 제1 데이터 신호 단자에 접속되고, 제2 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 접속된다. 제3 트랜지스터의 게이트는 제3 스캐닝 신호 단자에 접속되고, 제3 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 접속되고, 제3 트랜지스터의 제2 전극은 노드에 접속된다.
일부 실시예에서, 제2 데이터 기입 서브-회로는 제4 트랜지스터 및 제3 트랜지스터를 포함한다. 제4 트랜지스터의 게이트는 제2 스캐닝 신호 단자에 접속되고, 제4 트랜지스터의 제1 전극은 제2 데이터 신호 단자에 접속되고, 제4 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 접속된다. 제3 트랜지스터의 게이트는 제3 스캐닝 신호 단자에 접속되고, 제3 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 접속되고, 제3 트랜지스터의 제2 전극은 노드에 접속된다.
일부 실시예들에서, 제어 서브-회로는 제5 트랜지스터 및 제6 트랜지스터를 포함한다. 제5 트랜지스터의 게이트는 활성화 신호 단자에 접속되고, 제5 트랜지스터의 제1 전극은 제1 전원 전압 신호 단자에 접속되고, 제5 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 접속된다. 제6 트랜지스터의 게이트는 활성화 신호 단자에 접속되고, 제6 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 접속되고, 제6 트랜지스터의 제2 전극은 구동 대상 요소의 제1 전극에 접속된다.
일부 실시예에서, 픽셀 구동 회로는 리셋 서브-회로를 더 포함한다. 리셋 서브-회로는 제1 리셋 신호 단자, 초기 전압 신호 단자 및 구동 서브-회로에 접속된다. 리셋 서브-회로는, 제1 리셋 신호 단자로부터 수신된 제1 리셋 신호에 응답하여, 초기 전압 신호 단자로부터 제공되는 초기 전압 신호를 구동 서브-회로에 송신하도록 구성된다.
일부 실시예들에서, 리셋 서브-회로는 제7 트랜지스터를 포함한다. 제7 트랜지스터의 게이트는 제1 리셋 신호 단자에 접속되고, 제7 트랜지스터의 제1 전극은 초기 전압 신호 단자에 접속되고, 제7 트랜지스터의 제2 전극은 구동 서브-회로에 접속된다.
일부 실시예에서, 리셋 서브-회로는 제2 리셋 신호 단자 및 구동 대상 요소에 추가로 접속된다. 리셋 서브-회로는 제2 리셋 신호 단자로부터 수신된 제2 리셋 신호에 응답하여, 초기 전압 신호를 구동 대상 요소에 송신하도록 추가로 구성된다.
일부 실시예들에서, 리셋 서브-회로는 제7 트랜지스터 및 제8 트랜지스터를 포함한다. 제7 트랜지스터의 게이트는 제1 리셋 신호 단자에 접속되고, 제7 트랜지스터의 제1 전극은 초기 전압 신호 단자에 접속되고, 제7 트랜지스터의 제2 전극은 구동 서브-회로에 접속된다. 제8 트랜지스터의 게이트는 제2 리셋 신호 단자에 접속되고, 제8 트랜지스터의 제1 전극은 초기 전압 신호 단자에 접속되고, 제8 트랜지스터의 제2 전극은 구동 대상 요소에 접속된다.
다른 양태에서, 디스플레이 패널이 제공된다. 디스플레이 패널은 전술한 바와 같은 복수의 픽셀 구동 회로 및 구동될 복수의 요소를 포함한다. 구동될 각각의 요소는 대응하는 픽셀 구동 회로에 접속된다.
일부 실시예에서, 디스플레이 패널은 복수의 서브픽셀 영역을 갖고, 각각의 픽셀 구동 회로는 서브픽셀 영역에 배치된다. 디스플레이 패널은 복수의 제1 스캐닝 신호 라인들, 복수의 제2 스캐닝 신호 라인들, 및 복수의 제3 스캐닝 신호 라인들을 더 포함한다. 동일한 행의 서브픽셀 영역들 내의 픽셀 구동 회로들에 접속된 제1 스캐닝 신호 단자들은 대응하는 제1 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들에 접속된 제2 스캐닝 신호 단자들은 대응하는 제2 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들에 접속된 제3 스캐닝 신호 단자들은 대응하는 제3 스캐닝 신호 라인에 접속된다.
일부 실시예에서, 디스플레이 패널은 복수의 제1 데이터 라인 및 복수의 제2 데이터 라인을 더 포함한다. 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들에 접속된 제1 데이터 신호 단자들은 대응하는 제1 데이터 라인에 접속된다. 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들에 접속된 제2 데이터 신호 단자들은 대응하는 제2 데이터 라인에 접속된다.
일부 실시예들에서, 디스플레이 패널은 복수의 데이터 라인들을 더 포함한다. 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들에 접속된 제1 데이터 신호 단자들 및 제2 데이터 신호 단자들 양자 모두는 대응하는 데이터 라인에 접속된다.
일부 실시예들에서, 디스플레이 패널은 복수의 활성화 신호 라인들을 더 포함한다. 동일한 행의 서브픽셀 영역들 내의 픽셀 구동 회로들에 접속된 활성화 신호 단자들은 대응하는 활성화 신호 라인에 접속된다.
또 다른 양태에서, 디스플레이 디바이스가 제공된다. 디스플레이 디바이스는 전술한 바와 같은 디스플레이 패널을 포함한다.
또 다른 양태에서, 전술한 바와 같은 픽셀 구동 회로의 구동 방법이 제공된다. 픽셀 구동 회로를 위한 구동 방법은 다음의 단계들을 포함한다. 제1 페이즈에서, 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호에 응답하여, 데이터 기입 서브-회로가 제1 데이터 신호를 구동 서브-회로에 기입하고, 구동 트랜지스터의 임계 전압을 보상한다. 제2 페이즈에서, 수신되는 활성화 신호에 응답하여, 제어 서브-회로는 구동 트랜지스터를 제1 전원 전압 신호 단자에 접속하고, 구동 트랜지스터를 구동 대상 요소에 접속한다. 제1 데이터 신호 및 제1 전원 전압 신호에 따라, 구동 서브-회로는 구동 대상 요소를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소에 출력한다. 제3 페이즈에서, 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호에 응답하여, 데이터 기입 서브-회로가 제2 데이터 신호를 구동 서브-회로에 기입하고, 구동 트랜지스터의 임계 전압을 보상한다. 제4 페이즈에서, 수신되는 활성화 신호에 응답하여, 제어 서브-회로는 구동 트랜지스터를 제1 전원 전압 신호에 접속하고, 구동 트랜지스터를 구동 대상 요소에 접속한다. 제2 데이터 신호 및 제1 전원 전압 신호에 따라, 구동 서브-회로는 구동 대상 요소가 동작 상태에 또는 비동작 상태가 되게 제어한다.
일부 실시예에서, 픽셀 구동 회로는 리셋 서브-회로를 더 포함하고, 리셋 서브-회로는 제1 리셋 신호 단자, 초기 전압 신호 단자, 및 구동 서브-회로에 접속된다. 제1 페이즈 이전에, 픽셀 구동 회로를 위한 구동 방법은 리셋 페이즈에서, 제1 리셋 신호 단자로부터 수신된 제1 리셋 신호에 응답하여, 리셋 서브-회로가 초기 전압 신호 단자로부터 제공되는 초기 전압 신호를 구동 서브-회로에 송신하는 단계를 더 포함한다.
일부 실시예에서, 리셋 서브-회로는 제2 리셋 신호 단자 및 구동 대상 요소에 추가로 접속된다. 픽셀 구동 회로를 위한 구동 방법은 리셋 페이즈에서, 제2 리셋 신호 단자로부터 수신된 제2 리셋 신호에 응답하여, 리셋 서브-회로가 초기 전압 신호를 구동 대상 요소에 송신하는 단계를 더 포함한다.
본 개시내용 또는 종래 기술의 일부 실시예들에서의 기술적 해결책들을 보다 명확하게 설명하기 위해, 본 개시내용 또는 종래 기술의 일부 실시예들의 설명에서 사용될 첨부 도면들이 이하에서 간략하게 소개될 것이다. 분명히, 아래에 설명될 첨부 도면들은 단지 본 개시내용의 일부 실시예들의 첨부 도면들이고, 본 기술 분야의 통상의 기술자는 이들 도면에 따라 다른 도면들을 획득할 수 있다. 또한, 아래에 설명될 첨부 도면들은 개략도들로서 간주될 수 있고, 본 개시내용의 실시예들이 관련되는 제품의 실제 크기, 방법의 실제 프로세스 및 신호의 실제 타이밍에 대한 제한들은 아니다.
도 1a는 관련 기술에서 OLED를 구동하기 위한 픽셀 구동 회로의 회로 구성도이다.
도 1b는 관련 기술에서 OLED를 구동하기 위한 픽셀 구동 회로의 타이밍도이다.
도 2a는 OLED의 색좌표와 그레이 스케일 사이의 관계 및 마이크로 LED 또는 미니 LED의 색좌표와 그레이 스케일 사이의 관계를 도시하는 도면이다.
도 2b는 마이크로 LED 또는 미니 LED가 적색 광을 방출할 때의 발광 효율과 전류 밀도 사이의 관계를 나타내는 도면이다.
도 2c는 마이크로 LED 또는 미니 LED가 녹색 광을 방출할 때의 발광 효율과 전류 밀도 사이의 관계를 나타내는 도면이다.
도 2d는 마이크로 LED 또는 미니 LED가 청색 광을 방출할 때의 발광 효율과 전류 밀도 사이의 관계를 도시하는 도면이다.
도 3은 본 개시내용의 일부 실시예에 따른 픽셀 구동 회로의 구조를 도시하는 블록도이다.
도 4는 본 개시내용의 일부 실시예에 따른 다른 픽셀 구동 회로의 구조를 도시하는 블록도이다.
도 5는 본 개시내용의 일부 실시예에 따른 또 다른 픽셀 구동 회로의 구조를 도시하는 블록도이다.
도 6은 본 개시내용의 일부 실시예들에 따른 또 다른 픽셀 구동 회로의 구조를 도시하는 블록도이다.
도 7은 본 개시내용의 일부 실시예에 따른 픽셀 구동 회로의 회로 구성도이다.
도 8은 본 개시내용의 일부 실시예에 따른 또 다른 픽셀 구동 회로의 회로 구성도이다.
도 9는 본 개시내용의 일부 실시예에 따른 역시 또 다른 픽셀 구동 회로의 회로 구성도이다.
도 10은 본 개시내용의 일부 실시예에 따른 픽셀 구동 회로의 구동 방법의 흐름도이다.
도 11a는 본 개시내용의 일부 실시예에 따른 픽셀 구동 회로의 타이밍도이다.
도 11b는 본 개시내용의 일부 실시예에 따른 또 다른 픽셀 구동 회로의 타이밍도이다.
도 12는 본 개시내용의 일부 실시예에 따른 역시 또 다른 픽셀 구동 회로의 회로 구성도이다.
도 13a는 본 개시내용의 일부 실시예들에 따른 디스플레이 패널의 구조도이다.
도 13b는 본 개시내용의 일부 실시예들에 따른 다른 디스플레이 패널의 구조도이다.
본 개시내용의 일부 실시예들에서의 기술적 해결책들이 이하에서 첨부 도면들을 참조하여 명확하고 완전하게 설명될 것이다. 분명히, 설명된 실시예들은 본 개시내용의 모든 실시예들이 아니라 단지 일부 실시예들일 뿐이다. 본 개시내용의 실시예들에 기초하여 본 기술 분야의 통상의 기술자에 의해 획득되는 모든 다른 실시예들은 본 개시내용의 보호 범위에 포함될 것이다.
문맥상 달리 요구되지 않는 한, 설명 및 청구항들 전반에 걸쳐, 용어 "포함하다(comprise)" 및 3인칭 단수 형태 "포함하다(comprises)" 및 현재 분사 형태 "포함하는(comprising)" 같은 그의 다른 형태들은 개방적이고 포괄적인 의미, 즉 "포함하지만 이에 제한되지 않는"으로 해석된다. 본 명세서의 설명에서, "하나의 실시예", "일부 실시예들", "예시적인 실시예들", "예", "특정 예" 또는 "일부 예들"과 같은 용어들은 실시예(들) 또는 예(들)와 관련된 특정 특징들, 구조들, 재료들 또는 특성들이 본 개시내용의 적어도 하나의 실시예 또는 예에 포함됨을 나타내는 것을 의도한다. 상기 용어들의 개략적 표현들은 반드시 동일한 실시예(들) 또는 예(들)를 지칭하는 것은 아니다. 또한, 본 명세서에 설명된 특정 특징들, 구조들, 재료들, 또는 특성들은 임의의 하나 이상의 실시예 또는 예에 임의의 적합한 방식으로 포함될 수 있다.
"제1" 및 "제2"와 같은 용어들은 단지 설명의 목적들을 위해 사용되며, 상대적 중요성을 표시하거나 암시하거나 또는 아래에 표시된 기술적 특징들의 수를 암시적으로 표시하는 것으로 해석되지 않아야 한다. 따라서, "제1" 또는 "제2"에 의해 정의되는 특징은 특징들 중 하나 이상을 명시적으로 또는 암시적으로 포함할 수 있다. 본 개시내용의 실시예들의 설명에서, "복수의" 또는 "상기 복수의"는 달리 지정되지 않는 한 2개 이상을 의미한다.
일부 실시예들의 설명에서, "접속된" 및 그의 파생 표현들이 사용될 수 있다. 예를 들어, 용어 "접속된"은 2개 이상의 컴포넌트가 서로 직접 물리적으로 접촉하거나 전기적으로 접촉하는 것을 나타내기 위해 일부 실시예들의 설명에서 사용될 수 있다. 본 명세서에 개시된 실시예들은 본 명세서의 내용에 반드시 제한되는 것은 아니다.
본 개시내용의 실시예들로부터 제공되는 회로에서, 노드는 실제 컴포넌트를 나타내는 것이 아니라, 회로도에서 관련 전기 접속들의 접합을 나타낸다. 즉, 노드는 회로도에서 관련 전기 접속들의 접합과 등가인 지점이다.
본 명세서에서 사용될 때, 용어 "~인 경우"는, 선택적으로, 문맥에 따라, "~일 때" 또는 "~시에" 또는 "결정에 응답하여" 또는 "검출에 응답하여"로서 해석된다.
본 명세서에서 "~하도록 구성된"의 사용은 개방적이고 포괄적인 표현을 의미하며, 이는 추가적인 작업들 또는 단계들을 수행하도록 적용가능하거나 구성되는 디바이스들을 배제하지 않는다.
또한, "기초하는"의 사용은 개방적이고 포괄적인 표현을 의미하는데, 그 이유는 언급된 조건들 중 하나 이상에 "기초하는" 프로세스, 단계, 계산 또는 다른 액션들이 실제로는 추가적인 조건들에 기초할 수 있기 때문이다.
본 명세서에서 사용되는 바와 같은 "약" 또는 "대략"이라는 용어는 언급된 값 및 특정 값에 대한 허용 가능한 편차 범위 내의 평균 값을 포함한다. 해당 측정 및 특정 양의 측정과 연관된 오차(즉, 측정 시스템의 한계)를 고려하여 본 기술 분야의 통상의 기술자에 의해 허용 가능한 편차 범위가 결정된다.
디스플레이 기술들의 분야에서, 발광 다이오드 디스플레이 디바이스들은 높은 휘도 및 넓은 색역의 장점들을 가지며, 따라서 미래의 디스플레이 분야에서 점점 더 널리 사용될 것이다.
발광 다이오드 디스플레이 디바이스는 복수의 서브픽셀 영역을 갖는 디스플레이 패널을 포함한다. 픽셀 구동 회로 및 픽셀 구동 회로에 접속된 구동 대상 요소가 각 서브픽셀 영역에 제공된다. 구동 대상 요소는 예를 들어, 마이크로 발광 다이오드(Micro LED), 미니 발광 다이오드(Mini LED), 또는 유기 발광 다이오드(OLED)와 같은 전류형 발광 다이오드이다.
도 1a는 관련 기술에서 유기 발광 다이오드(OLED)를 구동하기 위한 픽셀 구동 회로의 회로 구성도이고, 도 1b는 픽셀 구동 회로의 타이밍도이다. 도 1a 및 도 1b를 참조하면, 픽셀 구동 회로의 동작 페이즈들은 순차적으로 리셋 페이즈, 임계 전압 보상 페이즈, 및 발광 페이즈를 포함한다. 리셋 페이즈에서, 리셋 신호 단자(RST)로부터 수신된 리셋 신호에 응답하여, 픽셀 구동 회로는 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 트랜지스터(M3) 및 OLED의 애노드에 송신한다. 리셋의 목적은 이전 프레임의 디스플레이에서 데이터를 제거하여, 현재 프레임의 디스플레이에 영향을 미치는 것을 방지하는 것이다. 임계 전압 보상 페이즈에서, 스캐닝 신호 단자(GATE)로부터 수신되는 스캐닝 신호에 응답하여, 픽셀 구동 회로는 데이터 신호 단자(DATA)로부터 제공되는 데이터 신호 및 트랜지스터(M3)의 임계 전압을 트랜지스터(M3)의 게이트에 기입한다. 발광 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 픽셀 구동 회로는 트랜지스터(M3)의 제1 전극을 제1 전원 전압 신호 단자(VDD)에 접속시키고, 트랜지스터(M3)의 제2 전극을 OLED에 접속시킨다. 이 경우, 트랜지스터(M3)는 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호 및 데이터 신호 단자(DATA)로부터 제공되는 데이터 신호에 따라, OLED가 광을 방출하게 하기 위해 OLED에 구동 신호(구동 전류)를 출력한다.
상기 관련 기술에서, 발광 페이즈의 지속기간은 일정하고, 구동 전류의 크기를 변경함으로써 구동 대상 요소의 휘도가 제어됨으로써, 상이한 그레이 스케일의 디스플레이를 실현한다. 즉, OLED의 전체 발광 프로세스 동안, 상이한 그레이 스케일들의 디스플레이는 구동 전류의 크기를 제어함으로써만 실현된다. 즉, 고 그레이 스케일 디스플레이가 실현될 때, OLED의 휘도는 OLED에 입력되는 구동 전류를 증가시킴으로써 증가된다. 저 그레이 스케일 디스플레이가 실현될 때, OLED에 입력되는 구동 전류를 감소시킴으로써 OLED의 휘도가 감소된다.
픽셀 구동 회로가 광을 방출하기 위해 마이크로 LED 또는 미니 LED를 구동하도록 구성되는 경우, 고 그레이 스케일 디스플레이가 실현될 때, 큰 구동 전류가 마이크로 LED 또는 미니 LED에 입력되고, 마이크로 LED 또는 미니 LED는 높은 전류 밀도에 있다. 저 그레이 스케일 디스플레이가 실현될 때, 작은 구동 전류가 마이크로 LED 또는 미니 LED에 입력되고, 마이크로 LED 또는 미니 LED는 낮은 전류 밀도에 있다.
그러나, 마이크로 LED 또는 미니 LED의 발광 효율 및 색좌표는 전류 밀도에 의해 크게 영향을 받는다. 마이크로 LED를 예로 들면, 도 2a에 도시된 바와 같이, 마이크로 LED가 저 그레이 스케일에 있을 때, 즉 마이크로 LED가 낮은 전류 밀도에 있을 때, 마이크로 LED의 색좌표의 오프셋은 OLED의 색좌표의 오프셋에 비해 더 크고, 디스플레이 효과에 대한 영향이 더 크다. 마이크로 LED들은 상이한 발광 색상들을 갖고, 전류 밀도는 마이크로 LED들의 발광 효율에 상이한 영향들을 미친다. 이하, 마이크로 LED가 적색 광, 녹색 광 및 청색 광을 방출하는 예들을 들어 다음의 설명이 주어질 것이다. 도 2b에 도시된 바와 같이, 마이크로 LED가 적색 광을 방출할 때, 마이크로 LED의 발광 효율은 3.9%이다. 이 경우, 전류 밀도는 대략 1A/cm2이다. 도 2c에 도시된 바와 같이, 마이크로 LED가 녹색 광을 방출할 때, 마이크로 LED의 발광 효율은 18%이다. 이 경우, 전류 밀도는 대략 0.3A/cm2이다. 도 2d에 도시된 바와 같이, 마이크로 LED가 청색 광을 방출할 때, 마이크로 LED의 발광 효율은 18%이다. 이 경우, 전류 밀도는 대략 0.6 A/cm2이다. 마이크로 LED가 저 그레이 스케일을 디스플레이할 때, 마이크로 LED가 적색 광을 방출하는 경우의 마이크로 LED의 전류 밀도는 보통 0.5A/cm2 미만이고, 마이크로 LED가 녹색 광 및 청색 광을 방출하는 경우의 전류 밀도는 보통 대략 0.1A/cm2이다. 도 2b 내지 도 2d로부터, 마이크로 LED가 적색 광, 녹색 광, 또는 청색 광 중 어느 것을 방출하든 간에, 마이크로 LED가 저 그레이 스케일을 디스플레이할 때 전류 밀도가 낮고, 따라서, 마이크로 LED의 발광 효율이 낮다는 것을 알 수 있다. 따라서, 마이크로 LED의 경우, 마이크로 LED가 저 그레이 스케일 디스플레이를 실현할 때 낮은 전류 밀도는 낮은 발광 효율을 초래한다. 미니 LED는 마이크로 LED와 유사한 성능을 갖는다. 따라서, 미니 LED에 대해, 낮은 전류 밀도는 또한 미니 LED가 저 그레이 스케일 디스플레이를 실현할 때 낮은 발광 효율을 초래한다.
요약하면, 마이크로 LED 또는 미니 LED가 저 그레이 스케일 디스플레이를 실현할 때, 낮은 전류 밀도는 마이크로 LED 또는 미니 LED의 낮은 발광 효율을 초래한다. 낮은 발광 효율은 높은 에너지 소비를 초래할 뿐만 아니라, 디스플레이 동안 미리 설정된 값보다 작은 그레이 스케일을 초래하고, 따라서, 디스플레이 밝기가 낮고, 디스플레이 효과가 불량하다. 낮은 전류 밀도에서, 그레이 스케일이 작을수록, 색좌표의 오프셋이 더 커지고, 이는 마이크로 LED 또는 미니 LED의 불량한 디스플레이 효과를 초래한다.
이에 기초하여, 본 개시내용의 일부 실시예들은 픽셀 구동 회로(1)를 제공한다. 도 3에 도시된 바와 같이, 픽셀 구동 회로(1)는 데이터 기입 서브-회로(10), 구동 서브-회로(11) 및 제어 서브-회로(12)를 포함한다. 구동 서브-회로(11)는 구동 트랜지스터(T1)를 포함한다.
데이터 기입 서브-회로(10)는 제1 스캐닝 신호 단자(G1), 제2 스캐닝 신호 단자(G2), 제3 스캐닝 신호 단자(G3), 제1 데이터 신호 단자(Data1), 제2 데이터 신호 단자(Data2), 및 구동 서브-회로(11)에 접속된다. 제1 스캐닝 신호 단자(G1)는 제1 스캐닝 신호를 수신하고 제1 스캐닝 신호를 데이터 기입 서브-회로(10)에 입력하도록 구성된다. 제2 스캐닝 신호 단자(G2)는 제2 스캐닝 신호를 수신하고 제2 스캐닝 신호를 데이터 기입 서브-회로(10)에 입력하도록 구성된다. 제3 스캐닝 신호 단자(G3)는 제3 스캐닝 신호를 수신하고 제3 스캐닝 신호를 데이터 기입 서브-회로(10)에 입력하도록 구성된다. 제1 데이터 신호 단자(Data1)는 제1 데이터 신호를 수신하고 제1 데이터 신호를 데이터 기입 서브-회로(10)에 입력하도록 구성된다. 제2 데이터 신호 단자(Data2)는 제2 데이터 신호를 수신하고 제2 데이터 신호를 데이터 기입 서브-회로(10)에 입력하도록 구성된다.
데이터 기입 서브-회로(10)는 제1 스캐닝 신호 단자(G1)로부터 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상하고; 제2 스캐닝 신호 단자(G2)로부터 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상하도록 구성된다.
제어 서브-회로(12)는 활성화 신호 단자(EM), 제1 전원 전압 신호 단자(VDD), 구동 서브-회로(11), 및 구동 대상 요소(D)에 접속된다. 활성화 신호 단자(EM)는 활성화 신호를 수신하고 활성화 신호를 제어 서브-회로(12)에 입력하도록 구성된다. 제1 전원 전압 신호 단자(VDD)는 제1 전원 전압 신호를 수신하고 제1 전원 전압 신호를 제어 서브-회로(12)에 입력하도록 구성된다.
제어 서브-회로(12)는 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)에 연결하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속하도록 구성된다.
일부 실시예들에서, 제어 서브-회로(12)는 구동 대상 요소(D)의 제1 전극에 접속되고, 구동 대상 요소(D)의 제2 전극은 제2 전원 전압 신호 단자 VSS에 접속된다.
일부 예에서, 구동 대상 요소(D)의 제1 전극 및 제2 전극은 각각 애노드 및 캐소드이다.
구동 서브-회로(11)는 제1 전원 전압 신호 단자(VDD)에 추가로 접속된다. 즉, 제1 전원 전압 신호 단자(VDD)는 또한 제1 전원 전압 신호를 구동 서브-회로(11)에 입력한다.
구동 서브-회로(11)는 제1 전원 전압 신호 단자(VDD)에 접속되고, 이는 구동 트랜지스터(T1)가 제1 전원 전압 신호 단자(VDD)에 직접 접속되는 경우를 배제한다는 점에 유의하여야 한다. 즉, 구동 트랜지스터(T1)는 제어 서브-회로(12)를 통해 제1 전원 전압 신호 단자(VDD)에 전기적으로 접속된다.
구동 서브-회로(11)는 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 대상 요소(D)를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소(D)에 출력하도록; 및 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 대상 요소(D)를 동작 상태에 또는 비동작 상태에 있게 제어하도록 구성된다.
본 개시내용의 일부 실시예에서의 픽셀 구동 회로(1)의 동작 프로세스는 제1 페이즈 내지 제4 페이즈를 포함한다.
제1 페이즈에서, 데이터 기입 서브-회로(10)는 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다. 이 기간 동안, 구동 트랜지스터(T1)와 구동 대상 요소(D)는 접속해제되고, 구동 트랜지스터(T1) 및 제1 전원 전압 신호 단자(VDD)는 접속해제된다. 즉, 구동 대상 요소(D)는 비동작 상태가 된다.
제2 페이즈에서, 제어 서브-회로(12)는 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속한다. 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 서브-회로(11)는 구동 대상 요소(D)를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소(D)에 출력한다.
제3 페이즈에서, 데이터 기입 서브-회로(10)는 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다. 이 기간 동안, 구동 트랜지스터(T1)와 구동 대상 요소(D)는 접속해제되고, 구동 트랜지스터(T1) 및 제1 전원 전압 신호 단자(VDD)는 접속해제된다. 즉, 구동 대상 요소(D)는 다시 비동작 상태가 된다.
제4 페이즈에서, 제어 서브-회로(12)는 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 다시 접속한다. 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 서브-회로(11)는 구동 대상 요소(D)를 동작 상태에 또는 비동작 상태에 있도록 제어한다. 즉, 제2 데이터 신호와 제1 전원 전압 신호가 구동 트랜지스터(T1)를 턴온할 수 없는 경우, 구동 대상 요소(D)는 제4 페이즈에서 제3 페이즈의 비동작 상태에 계속 있게 된다. 제2 데이터 신호와 제1 전원 전압 신호가 구동 트랜지스터(T1)를 턴온하면, 구동 대상 요소(D)는 제4 페이즈에서 다시 동작하기 시작한다.
구동 대상 요소(D)의 동작 지속기간은 제2 데이터 신호 단자(Data2)로부터 제공된 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공된 제1 전원 전압 신호에 의해 결정된다는 것을 알 수 있다. 제1 전원 전압 신호가 일정한 직류 전압 신호인 경우, 구동 대상 요소(D)의 동작 지속기간은 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호에 의해 결정된다. 즉, 구동 대상 요소(D)가 제4 페이즈에서 비동작 상태에 있다면, 제2 페이즈의 지속기간이 구동 대상 요소(D)의 동작 지속기간이다. 구동 대상 요소(D)가 제4 페이즈에서 동작 상태에 있다면, 제2 페이즈의 지속기간과 제4 페이즈의 지속기간의 합이 구동 대상 요소(D)의 동작 지속기간이다.
본 개시내용의 일부 실시예들에서, 구동 대상 요소(D)의 동작은 전류형 발광 다이오드의 발광으로서 이해될 수 있다. 동작 상태에서 구동 대상 요소(D)는 발광 상태의 전류형 발광 다이오드로서 이해될 수 있다. 비동작 상태에서 구동 대상 요소(D)는 비발광 상태의 전류형 발광 다이오드로서 이해될 수 있다. 구동 대상 요소(D)를 동작하도록 구동하기 위한 구동 신호를 출력하는 구동 서브-회로(11)는 구동 전류를 전류형 발광 다이오드에 출력하여 전류형 발광 다이오드를 구동하여 광을 방출하는 구동 서브-회로(11)로서 이해될 수 있다. 구동 대상 요소(D)의 동작 지속기간은 전류형 발광 다이오드의 발광 지속기간으로서 이해될 수 있다.
일부 예들에서, 구동 대상 요소(D)는 마이크로 LED 또는 미니 LED이다.
본 개시내용의 일부 실시예에서의 픽셀 구동 회로(1)에서, 제1 페이즈에서, 데이터 기입 서브-회로(10)는 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다. 제3 페이즈에서, 데이터 기입 서브-회로(10)는 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다. 제2 페이즈에서 그리고 제4 페이즈에서, 제어 서브-회로(12)는 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속한다. 제2 페이즈에서, 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 서브-회로(11)는 구동 대상 요소(D)를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소(D)에 출력한다. 제4 페이즈에서, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 서브-회로(11)는 구동 대상 요소(D)를 동작 상태에 또는 비동작 상태에 있도록 제어한다. 구동 서브-회로(11)는 구동 대상 요소(D)를 제4 페이즈에서 동작 상태에 또는 비동작 상태에 있도록 제어하고, 이는 구동 대상 요소(D)의 동작 지속기간을 변경할 수 있다. 이러한 방식으로, 저 그레이 스케일 디스플레이가 실현될 때, 구동 대상 요소(D)에 큰 구동 전류 및 짧은 발광 지속기간(제2 페이즈의 지속기간)을 제공함으로써 구동 대상 요소(D)의 휘도가 감소된다. 고 그레이 스케일 디스플레이가 실현될 때, 구동 대상 요소(D)에 큰 구동 전류 및 긴 동작 지속기간(제2 페이즈의 지속기간과 제4 페이즈의 지속기간의 합)을 제공함으로써 구동 대상 요소(D)의 휘도가 향상된다. 즉, 전체 그레이 스케일 디스플레이 프로세스 동안, 구동 대상 요소(D)에 전송되는 구동 전류는 항상 크고, 따라서, 구동 대상 요소(D)는 항상 높은 전류 밀도에 있다. 이러한 방식으로, 구동 대상 요소(D)는 큰 발광 효율, 작은 색좌표 오프셋, 낮은 에너지 소비, 및 양호한 디스플레이 효과를 갖는다.
일부 실시예에서, 도 7 내지 도 9에 도시된 바와 같이, 구동 서브-회로(11)는 구동 트랜지스터(T1) 및 커패시터(C1)를 포함한다.
구동 트랜지스터(T1)의 게이트는 노드(N1)에 접속되고, 구동 트랜지스터(T1)의 제1 전극은 데이터 기입 서브-회로(10) 및 제어 서브-회로(12)에 접속되고, 구동 트랜지스터(T1)의 제2 전극은 데이터 기입 서브-회로(10) 및 제어 서브-회로(12)에 접속된다.
커패시터(C1)의 일 단부는 노드(N1)에 접속되고, 커패시터(C1)의 다른 단부는 제1 전원 전압 신호 단자(VDD)에 접속된다.
커패시터(C1)는 제1 페이즈에서, 데이터 기입 서브-회로(10)에 의해 기입된 제1 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압을 수신 및 저장하고, 제1 데이터 신호 및 임계 전압을 구동 트랜지스터(T1)의 게이트에 송신하도록; 및 제3 페이즈에서, 데이터 기입 서브-회로(10)에 의해 기입된 제2 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압을 수신 및 저장하고, 제2 데이터 신호 및 임계 전압을 구동 트랜지스터(T1)의 게이트에 송신하도록 구성된다.
구동 트랜지스터(T1)는 커패시터(C1)에 저장되는 제1 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라 제2 페이즈에서 구동 신호를 출력하도록; 및 커패시터(C1)에 저장되는 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라 제4 페이즈에서 구동 신호를 출력하거나 구동 신호를 출력하지 않도록 구성된다.
일부 실시예에서, 도 4에 도시된 바와 같이, 데이터 기입 서브-회로(10)는 제1 데이터 기입 서브-회로(100) 및 제2 데이터 기입 서브-회로(101)를 포함한다.
제1 데이터 기입 서브-회로(100)는 제1 스캐닝 신호 단자(G1), 제3 스캐닝 신호 단자(G3), 제1 데이터 신호 단자(Data1), 및 구동 서브-회로(11)에 접속된다. 제1 데이터 기입 서브-회로(100)는 제1 페이즈에서, 제1 스캐닝 신호 단자(G1)로부터 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상하도록 구성된다.
제1 페이즈에서, 제1 데이터 기입 서브-회로(100)는 제1 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압을 구동 서브-회로(11)에 기입하고, 이는 구동 트랜지스터(T1)의 임계 전압을 보상한다. 또한, 제2 페이즈에서, 제1 전원 전압 신호 단자(VDD)가 구동 트랜지스터(T1)에 접속되고, 구동 트랜지스터(T1)가 구동 대상 요소(D)에 접속될 때, 구동 트랜지스터(T1)는 제1 데이터 신호 및 제1 전원 전압 신호에 따라 구동 신호를 구동 대상 요소(D)에 출력하여 구동 대상 요소(D)를 동작하도록 구동한다.
제2 데이터 기입 서브-회로(101)는 제2 스캐닝 신호 단자(G2), 제3 스캐닝 신호 단자(G3), 제2 데이터 신호 단자(Data2), 및 구동 서브-회로(11)에 접속된다. 제2 데이터 기입 서브-회로(101)는 제3 페이즈에서, 제2 스캐닝 신호 단자(G2)로부터 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상하도록 구성된다.
제3 페이즈에서, 제2 데이터 기입 서브-회로(101)는 제2 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압을 구동 서브-회로(11)에 기입하고, 이는 구동 트랜지스터(T1)의 임계 전압을 보상한다. 또한, 제4 페이즈에서, 제1 전원 전압 신호 단자(VDD)가 구동 트랜지스터(T1)에 접속되고, 구동 트랜지스터(T1)가 구동 대상 요소(D)에 접속될 때, 제2 데이터 신호와 제1 전원 전압 신호는 구동 트랜지스터(T1)가 턴온되도록 제어할 수 있고, 그에 의해 구동 신호를 구동 대상 요소(D)에 출력하여, 구동 대상 요소(D)를 동작하도록 구동한다. 또는, 제2 데이터 신호와 제1 전원 전압 신호는 구동 트랜지스터(T1)를 턴온할 수 없고, 구동 대상 요소(D)는 계속 비동작 상태에 있다.
일부 예에서, 도 7 내지 도 9에 도시된 바와 같이, 제1 데이터 기입 서브-회로(100)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다.
제2 트랜지스터(T2)의 게이트는 제1 스캐닝 신호 단자(G1)에 접속되고, 제2 트랜지스터(T2)의 제1 전극은 제1 데이터 신호 단자(Data1)에 접속되고, 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 접속된다.
제3 트랜지스터(T3)의 게이트는 제3 스캐닝 신호 단자(G3)에 접속되고, 제3 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 접속되고, 제3 트랜지스터(T3)의 제2 전극은 노드(N1)에 접속된다.
제1 페이즈에서, 제2 트랜지스터(T2)는 제1 스캐닝 신호 단자(G1)로부터 수신되는 제1 스캐닝 신호에 응답하여 턴온되어, 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 트랜지스터(T1)의 제1 전극에 송신하도록 구성된다. 제3 트랜지스터(T3)는 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여 턴온되도록 구성되고, 따라서, 구동 트랜지스터(T1)의 제2 전극 및 구동 트랜지스터(T1)의 게이트가 단락됨으로써, 구동 트랜지스터(T1)가 포화 상태에 있게 한다. 제1 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압(Vth로 표시됨)은 노드(N1)에 전송되고, 노드(N1)의 전압(VData1로 표시됨)은 제1 데이터 신호의 전압과 임계 전압의 합, 즉, (VData1+Vth)이다.
일부 예에서, 도 7 내지 도 9에 도시된 바와 같이, 제2 데이터 기입 서브-회로(101)는 제4 트랜지스터(T4) 및 제3 트랜지스터(T3)를 포함한다.
제4 트랜지스터(T4)의 게이트는 제2 스캐닝 신호 단자(G2)에 접속되고, 제4 트랜지스터(T4)의 제1 전극은 제2 데이터 신호 단자(Data2)에 접속되고, 제4 트랜지스터(T4)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 접속된다.
제3 트랜지스터(T3)의 게이트는 제3 스캐닝 신호 단자(G3)에 접속되고, 제3 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 접속되고, 제3 트랜지스터(T3)의 제2 전극은 노드(N1)에 접속된다.
제3 페이즈에서, 제4 트랜지스터(T4)는 제2 스캐닝 신호 단자(G2)로부터 수신되는 제2 스캐닝 신호에 응답하여 턴온되어, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 트랜지스터(T1)의 제1 전극에 송신하도록 구성된다. 제3 트랜지스터(T3)는 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여 턴온되도록 구성되고, 따라서, 구동 트랜지스터(T1)의 제2 전극 및 구동 트랜지스터(T1)의 게이트가 단락됨으로써, 구동 트랜지스터(T1)가 포화 상태에 있게 한다. 제2 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압은 노드(N1)에 송신되고, 노드(N1)의 전압은 제2 데이터 신호의 전압(VData2로 표시됨)과 임계 전압의 합, 즉, (VData2+Vth)이다.
상기에 기초하여, 제1 데이터 기입 서브-회로(100)의 제3 트랜지스터(T3)가 제2 데이터 기입 서브-회로(101)의 제3 트랜지스터(T3)와 동일한 기능을 갖기 때문에, 제1 데이터 기입 서브-회로(100) 및 제2 데이터 기입 서브-회로(101)는 하나의 제3 트랜지스터(T3)를 공유할 수 있다. 즉, 데이터 기입 서브-회로(10)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)를 포함한다.
일부 실시예들에서, 도 7 내지 도 9에 도시된 바와 같이, 제어 서브-회로(12)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
제5 트랜지스터(T5)의 게이트는 활성화 신호 단자(EM)에 접속되고, 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압 신호 단자(VDD)에 접속되고, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 접속된다.
제6 트랜지스터(T6)의 게이트는 활성화 신호 단자(EM)에 연결되고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T6)의 제2 전극에 접속되고, 제6 트랜지스터(T6)의 제2 전극은 구동 대상 요소(D)의 제1 전극에 접속된다.
제2 페이즈에서 그리고 제4 페이즈에서, 제5 트랜지스터(T5)는 활성화 신호 단자(EM)로부터 수신되는 활성화 신호에 응답하여 턴온되도록 구성되어, 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)에 접속한다. 제2 페이즈 및 제4 페이즈에서, 제6 트랜지스터(T6)는 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여 턴온되어, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속시키도록 구성된다.
픽셀 구동 회로(1)에서, 제1 페이즈에서, 제1 데이터 기입 서브-회로(100)는 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압을 노드(N1)에 기입하여, 노드(N1)의 전압이(VData1+Vth)가 되도록 한다. 구동 트랜지스터(T1)의 게이트 전압은 노드(N1)의 전압과 동일하므로, 구동 트랜지스터(T1)의 게이트 전압(Vg)은 (VData1+Vth)와 동일하다(즉, Vg=VData1+Vth).
제2 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제어 서브-회로(12)는 구동 트랜지스터(T1)를 제1 전원 전압 신호 단자(VDD)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속한다. 제5 트랜지스터(T5)의 제1 전극이 제1 전원 전압 신호 단자(VDD)에 접속되기 때문에, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 접속되고, 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호는 구동 트랜지스터(T1)의 제1 전극에 송신되고, 구동 트랜지스터(T1)의 제1 전극의 전압이 제1 전원 전압 신호의 전압(Vdd로 표시됨)이도록 구성된다. 이러한 방식으로, 구동 트랜지스터(T1)가 P-형 트랜지스터인 예에서, 구동 트랜지스터(T1)의 게이트 전압(VData1+Vth) 및 구동 트랜지스터(T1)의 제1 전극의 전압 Vdd가 VData1+Vth-Vdd < Vth, 즉, VData1-Vdd < 0인 조건을 만족시키는 경우에, 구동 트랜지스터(T1)는 턴온되고 구동 신호를 출력하여, 구동 대상 요소(D)가 광을 방출하도록 한다.
제2 페이즈에서, 구동 트랜지스터(T1)의 턴온은 구동 트랜지스터(T1)의 임계 전압에 의해 영향을 받지 않는다.
제3 페이즈에서, 제2 데이터 기입 서브-회로(101)는 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호 및 구동 트랜지스터(T1)의 임계 전압을 노드(N1)에 기입하여, 노드(N1)의 전압이 (VData2+Vth)가 되도록 한다. 구동 트랜지스터(T1)의 게이트 전압은 노드(N1)의 전압과 동일하므로, 구동 트랜지스터(T1)의 게이트 전압(Vg)은 (VData2+Vth)와 동일하다(즉, Vg=VData2+Vth).
제4 페이즈에서, 활성화 신호 단자(EM)로부터 다시 수신된 활성화 신호에 응답하여, 제어 서브-회로(12)는 구동 트랜지스터(T1)를 제1 전원 전압 신호 단자(VDD)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속한다. 제2 페이즈와 유사하게, 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호는 구동 트랜지스터(T1)의 제1 전극에 송신되고, 따라서, 구동 트랜지스터(T1)의 제1 전극의 전압이 제1 전원 전압 신호의 전압이 되도록 한다. 이러한 방식으로, 구동 트랜지스터(T1)가 P-형 트랜지스터인 예에서, 구동 트랜지스터(T1)의 게이트 전압(VData2+Vth) 및 구동 트랜지스터(T1)의 제1 전극의 전압 Vdd가 (VData2+Vth-Vdd < Vth), 즉, VData2-Vdd < 0인 조건을 만족시키는 경우에, 구동 트랜지스터(T1)는 턴온되고 구동 신호를 출력하여, 구동 대상 요소(D)가 광을 방출하도록 한다. VData2+Vth-Vdd ≥ Vth인 경우, 즉, VData2-Vdd ≥ 0인 경우, 구동 트랜지스터(T1)는 턴온될 수 없고, 따라서, 구동 대상 요소(D)는 비동작 상태로 계속된다.
제4 페이즈에서, 구동 트랜지스터(T1)의 턴온은 구동 트랜지스터(T1)의 임계 전압에 의해 영향을 받지 않고, 구동 트랜지스터(T1)가 턴온되는지 아닌지의 여부는 VData2에 의해 결정된다는 것을 알 수 있다.
구동 트랜지스터로서 고 이동도 박막 트랜지스터(예를 들어, 저온 폴리실리콘 박막 트랜지스터)가 사용되는 경우, 고 이동도 박막 트랜지스터가 제조 공정에 의해 영향을 받기 때문에, 그의 임계 전압은 보통 설계 값으로부터 특정 편차를 가지며, 이는 이 유형의 박막 트랜지스터의 동작 안정성에 영향을 미친다. 이에 대응하여, 구동 신호가 또한 영향을 받는다.
본 개시내용의 일부 실시예들에서의 픽셀 구동 회로(1)에서, 구동 트랜지스터(T1)의 임계 전압은 제2 페이즈 및 제4 페이즈 양자 모두에서 보상되므로, 구동 트랜지스터(T1)에 의해 출력된 구동 신호는 구동 트랜지스터(T1)의 임계 전압과 관련되지 않고, 이는 구동 트랜지스터(T1)의 동작 안정성을 보장하고, 구동 대상 요소(D)의 발광 효율, 휘도 안정성 및 디스플레이 효과를 개선시키는 것을 돕는다. 또한, Vdd는 상수 값으로서 설계될 수 있고, 따라서, 구동 트랜지스터(T1)에 의해 출력되는 구동 신호는 VData1 또는 VData2에 따라 제어될 수 있고, 제어는 간단하고 정확하다.
각각의 서브픽셀 영역 내의 픽셀 구동 회로에 대해, 제2 데이터 신호가 구동 트랜지스터(T1)를 턴온할 수 없는 경우, 즉, 구동 대상 요소(D)가 제4 페이즈에서 비동작 상태에 있는 경우, 이미지 프레임에서, 제2 페이즈의 지속기간이 구동 대상 요소(D)의 동작 지속기간이고, 이 프로세스는 숏-스캔 동작 모드로 지칭된다. 제2 데이터 신호가 구동 트랜지스터(T1)를 턴온할 수 있는 경우, 즉, 구동 대상 요소(D)가 제4 페이즈에서 동작 상태에 있는 경우, 이미지 프레임에서, 제2 페이즈의 지속기간과 제4 페이즈의 지속기간의 합이 구동 대상 요소(D)의 동작 지속기간이고, 이 프로세스는 롱-스캔 동작 모드로 지칭된다. 본 개시내용의 일부 실시예에서의 픽셀 구동 회로(1)에서, 구동 대상 요소(D)의 동작 지속기간은 2개의 모드, 즉, 숏-스캔 동작 모드와 롱-스캔 동작 모드를 갖는다는 것을 알 수 있다.
제3 페이즈의 지속기간은 일반적으로 짧고(42ms 미만), 이는 인간의 눈에 의해 인식될 수 없기 때문에, 롱-스캔 동작 모드에서, 인간의 눈들은 구동 대상 요소(D)가 제2 페이즈로부터 제4 페이즈의 종료까지 광을 방출하는 것으로 관찰할 것이라는 점을 유의하여야 한다.
픽셀 구동 회로(1)는 구동 대상 요소(D)에 입력된 구동 전류(구동 신호)의 크기를 제어하고 숏-스캔 동작 모드를 조합함으로써 저 그레이 스케일 디스플레이를 실현하고, 구동 대상 요소(D)에 입력된 구동 전류의 크기를 제어하고 롱-스캔 동작 모드를 조합함으로써 고 그레이 스케일 디스플레이를 실현한다.
구동 대상 요소(D)가 고 그레이 스케일을 디스플레이하는 경우에, 제1 데이터 신호 단자(Data1)로부터 제공된 제1 데이터 신호는 구동 대상 요소(D)가 높고 안정한 발광 효율을 갖게 하는 일정한 신호일 수 있다. 롱-스캔 동작 모드에서, 제2 데이터 신호의 전압은 특정 전압 범위 내에서 변할 수 있고, 전압 범위 내의 제2 데이터 신호는 구동 대상 요소(D)가 높은 발광 효율을 갖는 것을 보장할 수 있다. 이 경우, 구동 전류의 크기는 제2 데이터 신호를 통해 제어될 수 있고, 따라서, 픽셀 구동 회로(1)는 제2 데이터 신호를 통해 그레이 스케일을 제어한다.
구동 대상 요소(D)가 저 그레이 스케일을 디스플레이하는 경우에, 제1 데이터 신호의 전압은 특정 전압 범위 내에서 변화할 수 있고, 전압 범위 내의 제1 데이터 신호는 구동 대상 요소(D)가 높은 발광 효율을 갖는 것을 보장할 수 있다. 숏-스캔 동작 모드에서, 제2 데이터 신호는 구동 트랜지스터(T1)가 턴온되지 않도록 제어하기 위한 일정한 신호일 수 있다. 이 경우, 구동 전류의 크기는 제1 데이터 신호를 통해 제어될 수 있고, 따라서, 픽셀 구동 회로(1)는 제1 데이터 신호와 제2 데이터 신호 양자 모두를 통해 그레이 스케일을 제어한다.
일부 실시예에서, 도 5 및 도 6에 도시된 바와 같이, 픽셀 구동 회로(1)는 리셋 서브-회로(13)를 더 포함한다. 리셋 서브-회로(13)는 제1 리셋 신호 단자(RST1), 초기 전압 신호 단자(Vint), 및 구동 서브-회로(11)에 접속된다. 리셋 신호 단자(RST1)는 제1 리셋 신호를 수신하고 제1 리셋 신호를 리셋 서브-회로(13)에 출력하도록 구성된다. 초기 전압 신호 단자(Vint)는 초기 전압 신호를 수신하고 초기 전압 신호를 리셋 서브-회로(13)에 출력하도록 구성된다.
리셋 서브-회로(13)는, 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 서브-회로(11)에 송신하도록 구성된다.
일부 예들에서, 도 8에 도시된 바와 같이, 리셋 서브-회로(13)는 제7 트랜지스터(T7)를 포함한다. 제7 트랜지스터(T7)의 게이트는 제1 리셋 신호 단자(RST1)에 접속되고, 제7 트랜지스터(T7)의 제1 전극은 초기 전압 신호 단자(Vint)에 접속되고, 제7 트랜지스터(T7)의 제2 전극은 구동 서브-회로(11)에 접속된다. 여기서, 제7 트랜지스터(T7)의 제2 전극은 노드(N1)에 접속되는데, 즉, 구동 트랜지스터(T1)의 게이트에 접속된다.
제7 트랜지스터(T7)는 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 노드(N1)에 송신하여, 구동 트랜지스터(T1)의 게이트 전압이 초기 전압 신호의 전압으로 리셋되게 하도록 구성된다.
일부 다른 실시예에서, 도 6에 도시된 바와 같이, 리셋 서브-회로(13)는 제1 리셋 신호 단자(RST1), 제2 리셋 신호 단자(RST2), 초기 전압 신호 단자(Vint), 구동 서브-회로(11), 및 구동 대상 요소(D)에 접속된다.
리셋 서브-회로(13)는 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 서브-회로(11)에 송신하도록; 및 제2 리셋 신호 단자(RST2)로부터 수신되는 제2 리셋 신호에 응답하여, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 대상 요소(D)에 송신하도록 구성된다.
일부 예들에서, 도 9에 도시된 바와 같이, 리셋 서브-회로(13)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함한다.
제7 트랜지스터(T7)의 게이트는 제1 리셋 신호 단자(RST1)에 접속되고, 제7 트랜지스터(T7)의 제1 전극은 초기 전압 신호 단자(Vint)에 접속되고, 제7 트랜지스터(T7)의 제2 전극은 구동 서브-회로(11)에 접속된다. 여기서, 제7 트랜지스터(T7)의 제2 전극은 노드(N1)에 접속되는데, 즉, 구동 트랜지스터(T1)의 게이트에 접속된다.
제8 트랜지스터(T8)의 게이트는 제2 리셋 신호 단자(RST2)에 접속되고, 제8 트랜지스터(T8)의 제1 전극은 초기 전압 신호 단자(Vint)에 접속되고, 제8 트랜지스터(T8)의 제2 전극은 구동 대상 요소(D)에 접속된다. 여기서, 제8 트랜지스터(T8)의 제2 전극은 구동 대상 요소(D)의 제1 전극에 접속된다.
제7 트랜지스터(T7)는 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 노드(N1)에 송신하여, 구동 트랜지스터(T1)의 게이트 전압이 초기 전압 신호의 전압으로 리셋되게 하도록 구성된다.
제8 트랜지스터(T8)는 제2 리셋 신호 단자(RST2)로부터 수신된 제2 리셋 신호에 응답하여, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 대상 요소(D)의 제1 전극에 송신하여, 구동 대상 요소(D)의 제1 전극의 전압이 초기 전압 신호의 전압으로 리셋되게 하도록 구성된다.
본 개시내용의 일부 실시예에서의 픽셀 구동 회로에서, 구동 서브-회로(11) 및 구동 대상 요소(D)는 리셋 서브-회로(13)에 의해 리셋되고, 이는 이전 프레임의 이미지 디스플레이에서 구동 서브-회로(11) 및 구동 대상 요소(D)에서의 잔여 신호들을 제거할 수 있고, 현재 프레임의 이미지 디스플레이에서의 구동 전류에 대한 잔여 신호들의 영향을 회피하고, 이에 의해 이미지 디스플레이 효과를 개선하는 것을 돕는다.
본 개시내용의 실시예들은, 리셋 서브-회로(13)가 동작할 때 초기 전압 신호의 전압이 구동 트랜지스터(T1)가 오프 상태에 있는 것을 보장할 수 있는 한, 초기 전압 신호의 전압의 크기를 제한하지 않는다. 예를 들어, 초기 전압 신호는 로우 레벨 신호 또는 하이 레벨 신호이다.
본 개시내용의 실시예들은 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)의 타입들을 제한하지 않는다. 예를 들어, 도 7 내지 9에 도시된 바와 같이, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)는 모두 P-형 트랜지스터들이다. 다른 예로서, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)는 모두 N-형 트랜지스터들이다.
예를 들어, 도 9에 도시된 바와 같이, 픽셀 구동 회로(1)는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 커패시터(C1)를 포함한다.
구동 트랜지스터(T1)의 게이트는 노드(N1)에 접속되고, 구동 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극, 제4 트랜지스터(T4)의 제2 전극, 및 제5 트랜지스터(T5)의 제2 전극에 접속된다. 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극, 및 제6 트랜지스터(T6)의 제1 전극에 접속된다.
커패시터(C1)의 일 단부는 노드(N1)에 접속되고, 커패시터(C1)의 다른 단부는 제1 전원 전압 신호 단자(VDD)에 접속된다.
제2 트랜지스터(T2)의 게이트는 제1 스캐닝 신호 단자(G1)에 접속되고, 제2 트랜지스터(T2)의 제1 전극은 제1 데이터 신호 단자(Data1)에 접속된다.
제3 트랜지스터(T3)의 게이트는 제3 스캐닝 신호 단자(G3)에 접속되고, 제3 트랜지스터(T3)의 제2 전극은 노드(N1)에 접속된다.
제4 트랜지스터(T4)의 게이트는 제2 스캐닝 신호 단자(G2)에 접속되고, 제4 트랜지스터(T4)의 제1 전극은 제2 데이터 신호 단자(Data2)에 접속된다.
제5 트랜지스터(T5)의 게이트는 활성화 신호 단자(EM)에 접속되고, 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압 신호 단자(VDD)에 접속된다.
제6 트랜지스터(T6)의 게이트는 활성화 신호 단자(EM)에 접속되고, 제6 트랜지스터(T6)의 제2 전극은 구동 대상 요소(D)의 제1 전극에 접속된다.
제7 트랜지스터(T7)의 게이트는 제1 리셋 신호 단자(RST1)에 접속되고, 제7 트랜지스터(T7)의 제1 전극은 초기 전압 신호 단자(Vint)에 접속되고, 제7 트랜지스터(T7)의 제2 전극은 노드(N1)에 접속된다.
제8 트랜지스터(T8)의 게이트는 제2 리셋 신호 단자(RST2)에 접속되고, 제8 트랜지스터(T8)의 제1 전극은 초기 전압 신호 단자(Vint)에 접속되고, 제8 트랜지스터(T8)의 제2 전극은 구동 대상 요소(D)의 제1 전극에 접속된다.
본 개시내용의 일부 실시예는 픽셀 구동 회로를 위한 구동 방법을 추가로 제공한다. 도 11a 및 도 11b에 도시된 바와 같이, 이미지 프레임은 제1 페이즈 내지 제4 페이즈를 포함한다. 일부 실시예에서, 도 10에 도시된 바와 같이, 구동 방법은 S1 내지 S4를 포함한다.
S1에서, 이미지 프레임의 제1 페이즈에서, 제1 스캐닝 신호 단자(G1)로부터 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 데이터 기입 서브-회로(10)는 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다.
일부 예에서, 도 4에 도시된 바와 같이, 픽셀 구동 회로(1)는 구동 서브-회로(11), 제어 서브-회로(12), 및 데이터 기입 서브-회로(10)를 포함한다. 구동 서브-회로(11)는 구동 트랜지스터(T1)를 포함한다. 데이터 기입 서브-회로(10)는 제1 데이터 기입 서브-회로(100) 및 제2 데이터 기입 서브-회로(101)를 포함한다. 제어 서브-회로(12)는 활성화 신호 단자(EM), 제1 전원 전압 신호 단자(VDD), 구동 서브-회로(11), 및 구동 대상 요소(D)에 접속된다. 제1 데이터 기입 서브-회로(100)는 제1 스캐닝 신호 단자(G1), 제3 스캐닝 신호 단자(G3), 제1 데이터 신호 단자(Data1), 및 구동 서브-회로(11)에 접속된다. 제2 데이터 기입 서브-회로(101)는 제2 스캐닝 신호 단자(G2), 제3 스캐닝 신호 단자(G3), 제2 데이터 신호 단자(Data2), 및 구동 서브-회로(11)에 접속된다. 구동 서브-회로(11)는 제1 전원 전압 신호 단자(VDD)에 추가로 접속된다.
도 4, 도 11a 및 도 11b를 참조하면, S1은 S11을 포함한다.
S11에서, 제1 페이즈에서, 제1 스캐닝 신호 단자(G1)로부터 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 제1 데이터 기입 서브-회로(100)는 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다.
제1 페이즈에서, 제1 전원 전압 신호 단자(VDD)와 구동 트랜지스터(T1)는 접속해제되고, 구동 트랜지스터(T1) 및 구동 대상 요소(D)는 접속해제된다.
예를 들어, 도 7에 도시된 바와 같이, 구동 서브-회로(11)는 구동 트랜지스터(T1) 및 커패시터(C1)를 포함한다. 제1 데이터 기입 서브-회로(100)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 제2 데이터 기입 서브유닛(101)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함한다. 제어 서브-회로(12)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다. 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 모두 P-형 트랜지스터들이다. 구동 트랜지스터(T1), 커패시터(C1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)의 접속 방법들은 상기 설명들을 참조하며, 여기서 반복 설명하지 않을 것이다.
숏-스캔 동작 모드의 경우, 도 7 및 도 11a를 참조하면, S11은 S111을 포함한다.
S111에서, 제1 페이즈에서, 제1 스캐닝 신호 단자(G1)로부터 수신되는 제1 스캐닝 신호에 응답하여, 제2 트랜지스터(T2)가 턴온되어 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호를 구동 트랜지스터(T1)의 제1 전극에 송신한다. 제3 스캐닝 신호 단자(G3)로부터 수신된 제3 스캐닝 신호에 응답하여, 제3 트랜지스터(T3)가 턴온되고, 따라서, 구동 트랜지스터(T1)의 제2 전극 및 구동 트랜지스터(T1)의 게이트가 단락되고, 제1 데이터 신호(그 전압은 VData1로서 표시됨) 및 구동 트랜지스터(T1)의 임계 전압이 구동 트랜지스터(T1)의 게이트에 기입되고, 이는 구동 트랜지스터(T1)의 임계 전압을 보상한다.
이러한 방식으로, 구동 트랜지스터(T1)의 게이트 전압은 (VData1+Vth)와 동일하다.
제1 페이즈에서, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 오프 상태에 있다. 제5 트랜지스터(T5)는 오프 상태에 있고, 따라서, 제1 전원 전압 신호 단자(VDD) 및 구동 트랜지스터(T1)의 제1 전극이 접속해제된다. 이러한 방식으로, 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호는 구동 트랜지스터(T1)의 제1 전극에 송신될 수 없다. 제6 트랜지스터(T6)는 오프 상태에 있고, 따라서, 구동 트랜지스터(T1)의 제2 전극 및 구동 대상 요소(D)의 제1 전극은 접속해제된다.
도 7 및 도 11b를 참조하면, 롱-스캔 동작 모드의 제1 페이즈는 숏-스캔 동작 모드의 제1 페이즈와 정확히 동일하므로, 여기서는 반복 설명하지 않을 것이다.
S2에서, 이미지 프레임의 제2 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제어 서브-회로(12)는 구동 트랜지스터(T1)를 제1 전원 전압 신호 단자(VDD)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속한다. 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 서브-회로(11)는 구동 대상 요소(D)를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소(D)에 출력한다.
일부 예들에서, 도 4, 도 11a 및 도 11b를 참조하면, S2는 S21을 포함한다.
S21에서, 제2 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제어 서브-회로(12)는 구동 트랜지스터(T1)를 제1 전원 전압 신호 단자(VDD)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속한다. 제1 데이터 신호 단자(Data1)로부터 제공되는 제1 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 트랜지스터(T1)는 구동 대상 요소(D)를 동작하도록 구동하기 위해, 구동 신호를 구동 대상 요소(D)에 출력한다.
숏-스캔 동작 모드의 경우, 도 7 및 도 11a를 참조하면, S21은 S211을 포함한다.
S211에서, 제2 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제5 트랜지스터(T5)가 턴온되어 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)의 제1 전극에 접속하여, 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호를 구동 트랜지스터(T1)의 제1 전극에 송신한다. 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제6 트랜지스터(T6)가 턴온되어 구동 트랜지스터(T1)의 제2 전극을 구동 대상 요소(D)의 제1 전극에 접속시킨다.
이러한 방식으로, 구동 트랜지스터(T1)의 제1 전극의 전압은 제1 전원 전압 신호의 전압 Vdd이다. 구동 트랜지스터(T1)의 게이트 전압(VData1+Vth) 및 구동 트랜지스터(T1)의 제1 전극의 전압 Vdd가 VData1+Vth-Vdd<Vth, 즉, VData1-Vdd<0인 조건을 만족시키는 경우, 구동 트랜지스터(T1)는 턴온되고 구동 신호를 출력한다.
도 7 및 도 11b를 참조하면, 롱-스캔 동작 모드의 제2 페이즈는 숏-스캔 동작 모드의 제2 페이즈와 정확히 동일하므로, 여기서는 반복 설명하지 않을 것이다.
S3에서, 이미지 프레임의 제3 페이즈에서, 제2 스캐닝 신호 단자(G2)로부터 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 데이터 기입 서브-회로(10)는 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다.
제3 페이즈에서, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호가 구동 서브-회로(11)에 기입된 후에, 구동 트랜지스터(T1)의 임계 전압은 보상되고, 구동 트랜지스터(T1)는 턴오프된다. 활성화 신호의 전압은 동기식으로 제어되고, 따라서, 제1 전원 전압 신호 단자(VDD) 및 구동 트랜지스터(T1)가 접속해제되고, 구동 트랜지스터(T1) 및 구동 대상 요소(D)는 접속해제된다.
일부 예들에서, 도 4, 도 11a 및 도 11b를 참조하면, S3은 S31을 포함한다.
S31에서, 제3 페이즈에서, 제2 스캐닝 신호 단자(G2)로부터 수신되는 제2 스캐닝 신호 및 제3 스캐닝 신호 단자(G3)로부터 수신되는 제3 스캐닝 신호에 응답하여, 제2 데이터 기입 서브-회로(101)는 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 서브-회로(11)에 기입하고, 구동 트랜지스터(T1)의 임계 전압을 보상한다.
예를 들어, 숏-스캔 동작 모드의 경우, 도 7 및 도 11a를 참조하면, S31은 S311을 포함한다.
S311에서, 제3 페이즈에서, 제2 스캐닝 신호 단자(G2)로부터 수신되는 제2 스캐닝 신호에 응답하여, 제4 트랜지스터(T4)가 턴온되어 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호를 구동 트랜지스터(T1)의 제1 전극에 송신하고; 제3 스캐닝 신호 단자(G3)로부터 수신된 제3 스캐닝 신호에 응답하여, 제3 트랜지스터(T3)가 턴온되고, 따라서, 구동 트랜지스터(T1)의 제2 전극 및 구동 트랜지스터(T1)의 게이트가 단락되고, 제2 데이터 신호(그 전압은 VData2로 표시됨) 및 구동 트랜지스터(T1)의 임계 전압은 구동 트랜지스터(T1)의 게이트에 기입되는데, 이는 구동 트랜지스터(T1)의 임계 전압을 보상한다.
이러한 방식으로, 구동 트랜지스터(T1)의 게이트 전압은 (VData2+Vth)와 동일하다.
제3 페이즈에서, 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 오프 상태에 있다. 제5 트랜지스터(T5)는 오프 상태에 있고, 따라서, 제1 전원 전압 신호 단자(VDD) 및 구동 트랜지스터(T1)의 제1 전극이 접속해제된다. 그 결과, 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호는 구동 트랜지스터(T1)의 제1 전극에 송신될 수 없다. 제6 트랜지스터(T6)는 오프 상태에 있고, 따라서, 구동 트랜지스터(T1)의 제2 전극 및 구동 대상 요소(D)의 제1 전극은 접속해제된다.
숏-스캔 동작 모드에서, 도 11a에 도시된 바와 같이, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호의 전압 VData2는 제1 전원 전압 신호의 전압 Vdd 이상이고, 따라서, 구동 트랜지스터(T1)는 제4 페이즈에서 오프 상태에 있다.
도 7 및 도 11b를 참조하면, 롱-스캔 동작 모드의 제3 페이즈의 프로세스는 숏-스캔 동작 모드의 제3 페이즈의 프로세스와 동일하며, 따라서 여기서는 반복 설명하지 않을 것이다. 그러나, 롱-스캔 동작 모드에서, 도 11b에 도시된 바와 같이, 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호의 전압 VData2는 제1 전원 전압 신호의 전압 Vdd보다 작고, 따라서, 구동 트랜지스터(T1)는 턴온된다.
S4에서, 이미지 프레임의 제4 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제어 서브-회로(12)는 구동 트랜지스터(T1)를 제1 전원 전압 신호 단자(VDD)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속하고; 구동 서브-회로(11)는 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 대상 요소(D)를 동작 상태에 또는 비동작 상태에 있도록 제어한다.
일부 예들에서, 도 4, 11a 및 11b를 참조하면, S4는 S41을 포함한다.
S41에서, 제4 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제어 서브-회로(12)는 구동 트랜지스터(T1)를 제1 전원 전압 신호 단자(VDD)에 접속하고, 구동 트랜지스터(T1)를 구동 대상 요소(D)에 접속하고; 그리고 제2 데이터 신호 단자(Data2)로부터 제공되는 제2 데이터 신호 및 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호에 따라, 구동 트랜지스터(T1)는 구동 대상 요소(D)를 동작 상태에 또는 비동작 상태에 있도록 제어한다.
예를 들어, 숏-스캔 동작 모드의 경우, 도 7 및 도 11a를 참조하면, S41은 S411을 포함한다.
S411에서, 제4 페이즈에서, 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제5 트랜지스터(T5)가 턴온되어 제1 전원 전압 신호 단자(VDD)를 구동 트랜지스터(T1)의 제1 전극에 접속하여, 제1 전원 전압 신호 단자(VDD)로부터 제공되는 제1 전원 전압 신호를 구동 트랜지스터(T1)의 제1 전극에 송신하고; 활성화 신호 단자(EM)로부터 수신된 활성화 신호에 응답하여, 제6 트랜지스터(T6)가 턴온되어 구동 트랜지스터(T1)의 제2 전극을 구동 대상 요소(D)의 제1 전극에 접속시킨다.
이러한 방식으로, 구동 트랜지스터(T1)의 제1 전극의 전압은 제1 전원 전압 신호의 전압 Vdd이다. VData2는 Vdd 이상이고, 게이트와 구동 트랜지스터(T1)의 제1 전극 사이의 전압 차이(VData2+Vth-Vdd)는 Vth 이상이기 때문에(VData2+Vth-Vdd ≥ Vth, 즉, VData2-Vdd ≥ 0), 구동 트랜지스터(T1)는 오프 상태에 있다. 따라서, 구동 트랜지스터(T1)는 구동 신호를 출력할 수 없고, 구동 대상 요소(D)는 비동작 상태에 있다. 숏-스캔 동작 모드에서, 구동 대상 요소(D)의 동작 지속기간은 제2 페이즈의 지속기간과 동일하다는 것을 알 수 있다.
상기 프로세스에서, 제2 페이즈의 지속기간은 제2 데이터 신호가 구동 서브-회로(11)에 기입되는 시점에 의해 결정된다. 즉, 제2 데이터 신호가 구동 서브-회로(11)에 나중에 기입될수록, 제2 페이즈의 지속기간은 더 길어진다. 제2 데이터 신호를 기입하는 시점은 집적 회로(IC)에 의해 결정될 수 있다. 따라서, 제2 데이터 신호를 기입하는 시점은 IC의 알고리즘을 변경함으로써 제어됨으로써, 숏-스캔 동작 모드에서 구동 대상 요소(D)의 동작 지속기간을 조절한다.
예를 들어, 숏-스캔 동작 모드에서의 동작 지속기간은 T/V 내지 T의 범위이고, 여기서 T는 이미지 프레임의 지속기간이고, V는 디스플레이 패널의 수직 해상도이다.
도 7 및 도 11b를 참조하면, 롱-스캔 동작 모드에서, VData2가 Vdd보다 작고, 게이트와 구동 트랜지스터(T1)의 제1 전극 사이의 전압 차이 (VData2+Vth-Vdd)가 Vth보다 작기 때문에(VData2+Vth-Vdd<Vth, 즉, VData2-Vdd<0), 구동 트랜지스터(T1)는 턴온되고 구동 신호를 출력하고, 구동 대상 요소(D)는 동작 상태에 있다. 따라서, 롱-스캔 동작 모드에서, 구동 대상 요소(D)의 동작 지속기간은 제2 페이즈의 지속기간과 제4 페이즈의 지속기간의 합과 동일하다.
롱-스캔 동작 모드에서 구동 대상 요소(D)의 동작 지속기간은 제2 페이즈의 지속기간을 조절함으로써 조절될 수 있고, 제2 페이즈의 지속기간을 조절하기 위한 방법은 숏-스캔 동작 모드에서 제2 페이즈의 지속기간을 조절하기 위한 방법을 참조할 수 있다.
예를 들어, 롱-스캔 동작 모드에서 구동 대상 요소(D)의 동작 지속기간은 1 T에 근접한다.
제1 페이즈의 지속기간은 제1 데이터 신호를 픽셀 구동 회로에 기입하는 지속기간과 동일하고, 제3 페이즈의 지속기간은 제2 데이터 신호를 픽셀 구동 회로에 기입하는 지속기간과 동일하고, 제1 데이터 신호의 기입 지속기간 및 제2 데이터 신호의 기입 지속기간은 양자 모두 짧기 때문에, 제1 페이즈의 지속기간과 제3 페이즈의 지속기간의 비율은 이미지 프레임의 전체 지속기간 1T에서 작다는 것에 유의하여야 한다.
일부 다른 실시예에서, 도 5 및 도 6에 도시된 바와 같이, 픽셀 구동 회로(1)는 리셋 서브-회로(13)를 더 포함한다. 리셋 서브-회로(13)는 제1 리셋 신호 단자(RST1), 초기 전압 신호 단자(Vint), 및 구동 서브-회로(11)에 접속된다.
이미지 프레임의 제1 페이즈 이전에, 픽셀 구동 회로를 위한 구동 방법은 S0을 더 포함한다.
S0에서, 이미지 프레임의 리셋 페이즈에서, 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 리셋 서브-회로(13)는 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 서브-회로(11)에 송신한다.
예를 들어, 도 8에 도시된 바와 같이, 리셋 서브-회로(13)는 제7 트랜지스터(T7)를 포함하고, 제7 트랜지스터(T7)의 접속 모드는 상기 설명을 참조하고, 여기서는 반복 설명하지 않을 것이다.
도 8 및 도 11a, 또는 도 8 및 도 11b를 참조하면, S0은 S011을 포함한다.
S011에서, 리셋 페이즈에서, 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 제7 트랜지스터(T7)가 턴온되어 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 노드(N1)에 송신하고, 따라서, 구동 트랜지스터(T1)의 게이트 전압은 초기 전압 신호의 전압으로 리셋된다.
일부 다른 예에서, 도 6에 도시된 바와 같이, 리셋 서브-회로(13)는 제1 리셋 신호 단자(RST1), 제2 리셋 신호 단자(RST2), 초기 전압 신호 단자(Vint), 구동 서브-회로(11), 및 구동 대상 요소(D)에 접속된다.
S0은 제2 리셋 신호 단자(RST2)로부터 수신된 제2 리셋 신호에 응답하여, 리셋 서브-회로(13)에 의해, 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 대상 요소(D)에 송신하는 단계를 더 포함한다.
예를 들어, 도 9에 도시된 바와 같이, 리셋 서브-회로(13)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함하고, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)의 접속 모드들은 상기 설명들을 참조하고, 여기서 반복 설명하지 않을 것이다.
도 9 및 도 11a, 또는 도 9 및 도 11b를 참조하면, S0은 S011'를 포함한다.
S011'에서, 제1 리셋 신호 단자(RST1)로부터 수신된 제1 리셋 신호에 응답하여, 제7 트랜지스터(T7)가 턴온되어 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 노드(N1)에 송신하고, 따라서, 구동 트랜지스터(T1)의 게이트 전압은 초기 전압 신호의 전압으로 리셋되고; 제2 리셋 신호 단자(RST2)로부터 수신된 제2 리셋 신호에 응답하여, 제8 트랜지스터(T8)가 턴온되어 초기 전압 신호 단자(Vint)로부터 제공되는 초기 전압 신호를 구동 대상 요소(D)의 제1 전극에 송신하고, 따라서, 구동 대상 요소(D)의 제1 전극의 전압이 초기 전압 신호의 전압으로 리셋된다.
본 개시내용의 일부 실시예들에서의 픽셀 구동 회로를 위한 구동 방법은 전술된 픽셀 구동 회로(1)와 동일한 유익한 효과들을 가지며, 이는 여기서 반복 설명하지 않을 것이다.
픽셀 구동 회로(1)의 상기 설명 및 픽셀 구동 회로를 위한 구동 방법의 설명은 양자 모두 제1 데이터 신호 단자(Data1) 및 제2 데이터 신호 단자(Data2)가 상이한 데이터 라인들에 접속된다는 사실에 기초한다는 점에 유의하여야 한다. 물론, 제1 데이터 신호 단자(Data1) 및 제2 데이터 신호 단자(Data2)는 또한 동일한 데이터 라인에 접속될 수 있다.
일부 실시예들에서, 도 7 내지 도 9를 참조하면, 제1 데이터 신호 단자(Data1)는 제1 데이터 라인에 접속되고, 제2 데이터 신호 단자(Data2)는 제2 데이터 라인에 접속된다. 즉, 제1 데이터 신호는 제1 데이터 라인을 통해 송신되고, 제2 데이터 신호는 제2 데이터 라인을 통해 송신된다.
일부 예들에서, 제1 데이터 신호들이 복수의 제1 데이터 라인을 통해 디스플레이 패널의 임의의 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)에 입력되고, 서브픽셀 영역들의 행의 구동 대상 요소들(D)이 광을 방출한 후에, 제2 데이터 신호들이 복수의 제2 데이터 라인을 통해 서브픽셀 영역들의 행의 픽셀 구동 회로들(1)에 입력될 수 있다. 따라서, 디스플레이 패널 내의 서브픽셀 영역들의 각각의 행의 픽셀 구동 회로들(1)은 제1 페이즈 내지 제4 페이즈를 독립적으로 그리고 연속적으로 수행할 수 있다. 즉, 서브픽셀 영역들의 행의 픽셀 구동 회로들(1)에 대해, 제1 페이즈가 완료된 후, 제2 페이즈, 제3 페이즈, 및 제4 페이즈는 순차적으로 수행된다.
요약하면, 제1 데이터 신호와 제2 데이터 신호는 서로 간섭하지 않고 송신되고, 각각이 높은 송신 효율을 갖는다.
일부 다른 실시예들에서, 도 12를 참조하면, 제1 데이터 신호 단자(Data1) 및 제2 데이터 신호 단자(Data2)는 동일한 데이터 라인에 접속된다. 즉, 제1 데이터 신호와 제2 데이터 신호는 동일한 데이터 라인을 통해 송신된다.
제1 데이터 신호와 제2 데이터 신호가 동일한 데이터 라인을 통해 송신되기 때문에, 디스플레이 패널이 동작할 때, 제1 데이터 신호들을 복수의 데이터 라인들을 통해 서브픽셀 영역들 내의 픽셀 구동 회로들(1)에 먼저 입력하고, 이후 제2 데이터 신호들을 복수의 데이터 라인들을 통해 서브픽셀 영역들 내의 픽셀 구동 회로들(1)에 입력하는 것이 요구된다.
일부 예들에서, 디스플레이 패널이 동작할 때, 제1 데이터 신호들이 서브픽셀 영역들의 마지막 행의 픽셀 구동 회로들(1)에 입력될 때까지, 제1 데이터 신호들은 복수의 데이터 라인들을 통해 서브픽셀 영역들의 제1 행의 픽셀 구동 회로들(1)에 입력된다. 제1 데이터 신호들이 서브픽셀 영역들의 행의 픽셀 구동 회로들(1)에 입력될 때, 서브픽셀 영역들의 행의 구동 대상 요소들(D)은 광을 방출하기 시작한다. 그 후, 제2 데이터 신호들이 서브픽셀 영역들의 마지막 행의 픽셀 구동 회로들(1)에 입력될 때까지, 제2 데이터 신호들은 복수의 데이터 라인을 통해 서브픽셀 영역들의 제1 행의 픽셀 구동 회로들(1)에 입력된다.
요약하면, 제1 데이터 신호와 제2 데이터 신호는 동일한 데이터 라인을 통해 송신되고, 이는 데이터 라인의 수를 감소시키고, 픽셀 구동 회로(1)의 회로 구성을 단순화하고, 제조 비용을 감소시킬 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 데이터 기입 서브-회로(10)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)를 포함한다. 구동 서브-회로(11)는 구동 트랜지스터(T1) 및 커패시터(C1)를 포함한다. 제어 서브-회로(12)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다. 리셋 서브-회로(13)는 제7 트랜지스터(T8)를 포함한다. 구동 트랜지스터(T1), 커패시터(C1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 접속 모드들은 상기 설명들을 참조하며, 이는 여기서 반복 설명하지 않을 것이다. 이하, 제1 데이터 신호 단자(Data1)와 제2 데이터 신호 단자(Data2)가 동일한 데이터 라인에 접속되는 경우의 픽셀 구동 회로(1)의 구동 프로세스가 설명된다.
도 12의 픽셀 구동 회로에 대해, 도 11a와 조합하여, 숏-스캔 동작 모드에서, 제1 페이즈에서, 서브픽셀 영역들의 제1 행의 픽셀 구동 회로들(1)로부터 시작하여, 제1 데이터 신호들(그 전압은 VData1로서 표시됨)은 서브픽셀 영역들의 행의 픽셀 구동 회로들(1)의 노드들(N1)에 입력되고, 서브픽셀 영역들의 행의 픽셀 구동 회로들(1)의 구동 트랜지스터들(T1)의 임계 전압들은, 제1 데이터 신호들이 서브픽셀 영역들의 마지막 행의 픽셀 구동 회로들(1)의 노드들(N1)에 입력될 때까지, 대응하는 픽셀 구동 회로들(1)의 노드들(N1)에 기입되고, 서브픽셀 영역들의 이 행의 픽셀 구동 회로들(1)의 구동 트랜지스터들(T1)의 임계 전압들은 대응하는 픽셀 구동 회로들(1)의 노드들(N1)에 기입된다. 이 경우, 각각의 픽셀 구동 회로(1)의 구동 트랜지스터(T1)의 게이트 전압은 (VData1+Vth)와 동일하다.
서브픽셀 영역들의 행들 내의 픽셀 구동 회로들(1)에 입력되는 제1 데이터 신호들의 전압들(VData1)은 동일하거나 상이할 수 있다는 점에 유의하여야 한다.
제1 페이즈에서, 제1 페이즈의 지속기간은 서브픽셀 영역들의 마지막 행의 픽셀 구동 회로들(1)에 제1 데이터 신호들을 입력할 때까지 서브픽셀 영역들의 제1 행의 픽셀 구동 회로들(1)에 제1 데이터 신호들을 입력하기 위해 요구되는 지속기간들의 합과 동일하다. 따라서, IC는, 제1 페이즈의 지속기간을 단축시키기 위해, 서브픽셀 영역들의 각각의 행의 픽셀 구동 회로들(1)에 제1 데이터 신호들이 입력되는 시간을 감소시키는데 사용될 수 있다. 이미지 프레임의 지속기간이 일정한 값인 경우, 제1 페이즈의 지속기간을 단축하는 것은 후속 페이즈들에 대해 더 많은 시간을 예약하는 것을 돕는다. 예를 들어, 제2 페이즈의 지속기간이 증가될 수 있다.
도 12의 픽셀 구동 회로의 경우, 도 11b와 조합하여, 롱-스캔 동작 모드의 제1 페이즈는 숏-스캔 동작 모드의 제1 페이즈와 정확히 동일하므로, 여기서는 반복 설명하지 않는다.
제2 페이즈에서, 숏-스캔 동작 모드에 대해, 각각의 픽셀 구동 회로(1)의 구동 트랜지스터(T1)의 게이트 전압은 (VData1+Vth)와 동일하다. VData1+Vth-Vdd<Vth일 때, 구동 트랜지스터(T1)는 턴온되고 구동 대상 요소(D)에 구동 신호를 출력함으로써, 구동 대상 요소(D)를 구동하여 제2 페이즈의 종료까지 광을 방출한다. 즉, 제2 페이즈에서, 구동 대상 요소들(D)은 동시에 광을 방출하기 시작한다.
도 12의 픽셀 구동 회로의 경우, 도 11b와 조합하여, 롱-스캔 동작 모드의 제2 페이즈는 숏-스캔 동작 모드의 제2 페이즈와 정확히 동일하므로, 여기서는 반복 설명하지 않을 것이다.
제3 페이즈에서, 도 12 및 도 11a와 조합하여, 숏-스캔 동작 모드에서, 제1 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)로부터 시작하여, 제2 데이터 신호들(그 전압은 VData2로 표시됨)은 이 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)의 노드들(N1)에 입력되고, 이 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)의 구동 트랜지스터들(T1)의 임계 전압들은, 제2 데이터 신호들이 마지막 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)의 노드들(N1)에 입력될 때까지, 대응하는 픽셀 구동 회로들(1)의 노드들(N1)에 기입되고, 서브픽셀 영역들의 이 행의 픽셀 구동 회로(1)의 구동 트랜지스터(T1)의 임계 전압은 대응하는 픽셀 구동 회로(1)의 노드(N1)에 기입된다. 이 경우, 각각의 구동 트랜지스터(T1)의 게이트 전압은 (VData2+Vth)와 동일하다.
숏-스캔 동작 모드에서, 픽셀 구동 회로(1)에 입력되는 제2 데이터 신호의 전압 VData2은 제1 전원 전압 신호의 전압 Vdd 이상이다.
도 12 및 도 11b와 조합하여, 롱-스캔 동작 모드의 제3 페이즈는 숏-스캔 동작 모드의 제3 페이즈와 정확히 동일하므로, 여기서는 반복 설명하지 않을 것이다. 그러나, 롱-스캔 동작 모드에서, 픽셀 구동 회로에 입력되는 제2 데이터 신호의 전압 VData2은 제1 전원 전압 신호의 전압 Vdd보다 작다.
제4 페이즈에서, 도 12 및 도 11a와 조합하여, 숏-스캔 동작 모드에서, 각각의 픽셀 구동 회로(1)의 구동 트랜지스터(T1)의 게이트 전압은 (VData2+Vth)와 동일하다. VData2+Vth-Vdd ≥ Vth일 때, 구동 트랜지스터(T1)는 턴온될 수 없고, 따라서, 구동될 대응하는 요소(D)는 비발광 상태로 계속된다.
숏-스캔 동작 모드에서, 구동 대상 요소(D)의 동작 지속기간은 제2 페이즈의 지속기간과 동일하다는 것을 알 수 있다. 제2 페이즈의 지속기간을 조절하기 위한 방법은 상기 설명을 참조할 수 있다.
도 12 및 도 11b와 조합하여, 롱-스캔 동작 모드에서, 제2 데이터 신호의 전압 VData2은 제1 전원 전압 신호의 전압 Vdd보다 작으며, 즉 VData2+Vth-Vdd<Vth이다. 따라서, 구동 트랜지스터(T1)가 턴온되고, 따라서, 구동될 대응하는 요소(D)가 다시 광을 방출한다.
롱-스캔 동작 모드에서, 제4 페이즈에서, 모든 픽셀 구동 회로들(1)에 입력되는 제2 데이터 신호들이 상이할 수 있기 때문에, 픽셀 구동 회로들(1)의 일부에 입력되는 VData2는 Vdd 이상일 수 있다는 것을 유의하여야 한다. 이러한 방식으로, 구동 대상 요소(D)의 일부는 광을 방출하고, 구동 대상 요소(D)의 일부는 광을 방출하지 않는다. 구체적으로, 광을 방출하는 구동 대상 요소들 D 및 광을 방출하지 않는 구동 대상 요소들 D는 디스플레이된 이미지의 그레이 스케일들에 따라 결정될 수 있다.
롱-스캔 동작 모드에서 구동 대상 요소(D)의 동작 지속기간은 제4 페이즈의 지속기간을 조절함으로써 조절될 수 있고, 제4 페이즈의 지속기간은 실제 상황들에 따라 설정될 수 있다.
본 개시내용의 일부 실시예들은 디스플레이 패널을 추가로 제공한다. 디스플레이 패널은 전술한 바와 같은 복수의 픽셀 구동 회로(1) 및 복수의 구동 대상 요소(D)를 포함한다. 각각의 구동 대상 요소(D)는 대응하는 픽셀 구동 회로(1)에 접속된다.
일부 실시예에서, 디스플레이 패널은 복수의 서브픽셀 영역을 가지며, 각각의 픽셀 구동 회로(1)는 서브픽셀 영역에 배치된다.
디스플레이 패널은 복수의 제1 스캐닝 신호 라인들, 복수의 제2 스캐닝 신호 라인들, 복수의 제3 스캐닝 신호 라인들, 복수의 제1 데이터 라인들, 및 복수의 제2 데이터 라인들을 더 포함한다. 일부 예들에서, 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들(1)에 접속된 제1 스캐닝 신호 단자들(G1)은 대응하는 제1 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들(1)에 접속된 제2 스캐닝 신호 단자들(G2)은 대응하는 제2 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들(1)에 접속된 제3 스캐닝 신호 단자들(G3)은 대응하는 제3 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들(1)에 접속된 제1 데이터 신호 단자들(Data1)은 대응하는 제1 데이터 라인에 접속된다. 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들(1)에 접속된 제2 데이터 신호 단자들(Data2)은 대응하는 제2 데이터 라인에 접속된다.
여기서, 픽셀 구동 회로들(1)에 접속된 제1 스캐닝 신호 단자들(G1)은 제1 스캐닝 신호 라인이 픽셀 구동 회로들(1)에 접속된 이후의 등가 접속점들로서 이해될 수 있다. 동일한 원리가 제2 스캐닝 신호 단자들(G2) 및 제3 스캐닝 신호 단자들(G3)에 적용된다. 유사하게, 픽셀 구동 회로들(1)에 접속된 제1 데이터 신호 단자들(Data1)은 제1 데이터 라인이 픽셀 구동 회로들(1)에 접속된 이후의 등가 접속점들로서 이해될 수 있다. 동일한 원리가 제2 데이터 신호 단자들(Data2)에 적용된다.
예를 들어, 도 13a에 도시된 바와 같이, 디스플레이 패널은 복수의 제1 스캐닝 신호 라인들(G1(1) 내지 G1(n)), 복수의 제2 스캐닝 신호 라인들(G2(1) 내지 G2(n)), 복수의 제3 스캐닝 신호 라인들(G3(1) 내지 G3(n)), 복수의 활성화 신호 라인들(EM(1) 내지 EM(n)), 및 복수의 리셋 신호 라인들(RST(1) 내지 RST(n))을 포함한다. 제1 스캐닝 신호 라인들은 픽셀 구동 회로들(1)에 제1 스캐닝 신호들을 제공하도록 구성된다. 제2 스캐닝 신호 라인들은 픽셀 구동 회로들(1)에 제2 스캐닝 신호들을 제공하도록 구성된다. 제3 스캐닝 신호 라인들은 픽셀 구동 회로들(1)에 제3 스캐닝 신호들을 제공하도록 구성된다. 활성화 신호 라인들(EM(1) 내지 EM(n))은 픽셀 구동 회로들(1)에 활성화 신호들을 제공하도록 구성된다. 리셋 신호 라인들(RST(1) 내지 RST(n))은 픽셀 구동 회로들(1)에 리셋 신호들을 제공하도록 구성된다.
서브픽셀 영역들(P)의 동일한 행의 픽셀 구동 회로들(1)은 복수의 제1 스캐닝 신호 라인들(G1(1) 내지 G1(n)) 중 동일한 하나, 복수의 제2 스캐닝 신호 라인들(G2(1) 내지 G2(n)) 중 동일한 하나, 복수의 제3 스캐닝 신호 라인들(G3(1) 내지 G3(n)) 중 동일한 하나, 복수의 활성화 신호 라인들(EM(1) 내지 EM(n)) 중 동일한 하나, 및 복수의 리셋 신호 라인들(RST(1) 내지 RST(n)) 중 동일한 하나에 접속된다.
디스플레이 패널은 복수의 제1 데이터 라인(Data1(1) 내지 Data1(n)), 복수의 제2 데이터 라인(Data2(1) 내지 Data2(n)), 복수의 제1 전원 전압 라인(VDDL), 및 복수의 초기 전압 신호 라인(Vintl)을 더 포함한다. 제1 데이터 라인들은 픽셀 구동 회로들(1)에 제1 데이터 신호들을 제공하도록 구성된다. 제2 데이터 라인들은 픽셀 구동 회로들(1)에 제2 데이터 신호들을 제공하도록 구성된다. 제1 전원 전압 라인들(VDDL)은 픽셀 구동 회로들(1)에 제1 전원 전압 신호들을 제공하도록 구성된다. 초기 전압 신호 라인들(Vintl)은 픽셀 구동 회로들(1)에 초기 전압 신호들을 제공하도록 구성된다.
서브픽셀 영역들(P)의 동일한 열의 픽셀 구동 회로들(1)은 복수의 제1 데이터 라인(Data1(1) 내지 Data1(n)) 중 동일한 하나, 복수의 제2 데이터 라인(Data2(1) 내지 Data2(n)) 중 동일한 하나, 복수의 제1 전원 전압 라인(VDDL) 중 동일한 하나, 및 복수의 초기 전압 신호 라인(Vintl) 중 동일한 하나에 접속된다.
예를 들어, 도 13a에 도시된 바와 같이, 서브픽셀 영역들(P)의 동일한 열의 픽셀 구동 회로들(1)은 제1 데이터 라인 및 제2 데이터 라인 양자 모두에 접속된다.
도 13a에 도시된 디스플레이 패널이 동작할 때, 제1 데이터 신호들이 복수의 제1 데이터 라인들(Data1(1) 내지 Data1(n))을 통해 디스플레이 패널 내의 임의의 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)에 입력되고, 이 행의 서브픽셀 영역들 내의 구동 대상 요소들(D)이 광을 방출한 후에, 제2 데이터 신호들은 복수의 제2 데이터 라인들(Data1(1) 내지 Data1(n))을 통해 이 행의 서브픽셀 영역들 내의 픽셀 구동 회로들(1)에 입력될 수 있다. 따라서, 모든 서브픽셀 영역들(P) 내의 구동 대상 요소들(D)은 행별로 광을 방출한다. 서브픽셀 영역들(P)의 각각의 행의 픽셀 구동 회로들(1)은 제1 페이즈, 제2 페이즈, 제3 페이즈, 및 제4 페이즈를 독립적으로 그리고 연속적으로 수행한다. 이미지 프레임이 리셋 페이즈를 포함하는 경우, 모든 행의 서브픽셀 영역들(P) 내의 픽셀 구동 회로들(1)은 리셋 페이즈를 동기식으로 수행할 수 있다.
일부 다른 실시예에서, 디스플레이 패널은 복수의 서브픽셀 영역을 가지며, 각각의 픽셀 구동 회로(1)는 서브픽셀 영역에 배치된다.
디스플레이 패널은 복수의 제1 스캐닝 신호 라인들, 복수의 제2 스캐닝 신호 라인들, 복수의 제3 스캐닝 신호 라인들, 및 복수의 데이터 라인들을 더 포함한다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들(1)에 접속된 제1 스캐닝 신호 단자들(G1)은 대응하는 제1 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들(1)에 접속된 제2 스캐닝 신호 단자들(G2)은 대응하는 제2 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들(1)에 접속된 제3 스캐닝 신호 단자들(G3)은 대응하는 제3 스캐닝 신호 라인에 접속된다. 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들(1)에 접속된 제1 데이터 신호 단자들(Data1) 및 제2 데이터 신호 단자들(Data2) 양자 모두는 대응하는 데이터 라인에 접속된다.
여기서, 픽셀 구동 회로들(1)에 접속된 제1 스캐닝 신호 단자들(G1)은 제1 스캐닝 신호 라인이 픽셀 구동 회로들(1)에 접속된 이후의 등가 접속점들로서 이해될 수 있다. 동일한 원리가 제2 스캐닝 신호 단자들(G2) 및 제3 스캐닝 신호 단자들(G3)에 적용된다. 유사하게, 픽셀 구동 회로들(1)에 접속된 제1 데이터 신호 단자들(Data1)은 데이터 라인이 픽셀 구동 회로들(1)에 접속된 이후의 등가 접속점들로서 이해될 수 있다. 동일한 원리가 제2 데이터 신호 단자들(Data2)에 적용된다.
예를 들어, 도 13b에 도시된 바와 같이, 도 13a와의 차이는 복수의 데이터 라인(Data(1) 내지 Data(n))이 복수의 제1 데이터 라인(Data1(1) 내지 Data1(n)) 및 복수의 제2 데이터 라인(Data2(1) 내지 Data2(n))을 대체한다는 것이다. 서브픽셀 영역들(P)의 각각의 열의 픽셀 구동 회로들(1)은 복수의 데이터 라인들(Data(1) 내지 Data(n)) 중 하나에만 접속되고, 데이터 라인은 서브픽셀 영역들(P)의 이 열의 픽셀 구동 회로들(1)에 제1 데이터 신호들 및 제2 데이터 신호들을 제공하도록 구성된다.
도 13b에 도시된 디스플레이 패널이 동작할 때, 제1 데이터 신호들이 서브픽셀 영역들의 마지막 행의 픽셀 구동 회로들(1)에 입력될 때까지, 제1 데이터 신호들은 복수의 데이터 라인들(Data(1) 내지 Data(n))을 통해 서브픽셀 영역들의 제1 행의 픽셀 구동 회로들(1)에 입력된다. 따라서, 모든 서브픽셀 영역들(P) 내의 구동 대상 요소들(D)은 행별로 광을 방출한다. 그 후, 제2 데이터 신호들이 서브픽셀 영역들의 마지막 행의 픽셀 구동 회로들(1)에 입력될 때까지, 제2 데이터 신호들은 복수의 데이터 라인들(Data(1) 내지 Data(n))을 통해 서브픽셀 영역들의 제1 행의 픽셀 구동 회로들(1)에 입력된다. 여기서, 서브픽셀 영역들의 모든 행들 내의 픽셀 구동 회로들(1)에 입력되는 제1 데이터 신호들은 동일하거나 상이할 수 있고, 서브픽셀 영역들의 모든 행들 내의 픽셀 구동 회로들(1)에 입력되는 제2 데이터 신호들은 동일하거나 상이할 수 있다. 이미지 프레임이 리셋 페이즈를 포함하는 경우, 모든 행의 서브픽셀 영역들(P) 내의 픽셀 구동 회로들(1)은 리셋 페이즈를 동기식으로 수행할 수 있다.
본 개시내용의 일부 실시예들에서의 디스플레이 패널은 픽셀 구동 회로(1)와 동일한 유익한 효과들을 가지며, 이는 여기서 반복 설명하지 않을 것이다.
도 13a 및 도 13b에 도시한 디스플레이 패널 내에 포함된 복수의 신호 라인의 배열들 및 디스플레이 패널의 배선도들은 단지 일부 예들이고, 이들은 본 개시내용의 실시예들에서 제한되지 않는다는 점에 유의하여야 한다.
본 개시내용의 일부 실시예들은 디스플레이 디바이스를 추가로 제공한다. 디스플레이 디바이스는 전술한 바와 같은 디스플레이 패널을 포함한다.
디스플레이 디바이스는 전술한 디스플레이 패널을 포함하므로, 디스플레이 디바이스는 높은 발광 효율, 작은 색좌표 오프셋, 낮은 에너지 소비 및 양호한 디스플레이 효과의 특성들을 갖는다.
일부 실시예들에서, 디스플레이 디바이스는 텔레비전, 셀폰, 태블릿 컴퓨터, 노트북 컴퓨터, 디스플레이, 디지털 포토 프레임 또는 내비게이터와 같은 디스플레이 기능을 갖는 제품이며, 이는 본 개시내용의 실시예들에서 제한되지 않는다.
전술한 설명들은 본 개시내용의 특정 구현 방식들일 뿐이고, 본 개시내용의 보호 범위는 이에 제한되지 않는다. 본 기술 분야의 임의의 통상의 기술자가 본 개시내용의 기술적 범위 내에서 생각할 수 있는 변경들 또는 대체들은 본 개시내용의 보호 범위에 포함될 것이다. 따라서, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 따라야 한다.

Claims (19)

  1. 픽셀 구동 회로로서,
    데이터 기입 서브-회로, 구동 서브-회로, 및 제어 서브-회로를 포함하고; 상기 구동 서브-회로는 구동 트랜지스터를 포함하고,
    상기 데이터 기입 서브-회로는 제1 스캐닝 신호 단자, 제2 스캐닝 신호 단자, 제3 스캐닝 신호 단자, 제1 데이터 신호 단자, 제2 데이터 신호 단자, 및 상기 구동 서브-회로에 접속되고; 상기 데이터 기입 서브-회로는 상기 제1 스캐닝 신호 단자로부터 수신되는 제1 스캐닝 신호 및 상기 제3 스캐닝 신호 단자로부터 수신되는 제3 스캐닝 신호에 응답하여, 상기 제1 데이터 신호 단자로부터 제공되는 제1 데이터 신호를 상기 구동 서브-회로에 기입하고, 상기 구동 트랜지스터의 임계 전압을 보상하도록; 및 상기 제2 스캐닝 신호 단자로부터 수신되는 제2 스캐닝 신호 및 상기 제3 스캐닝 신호 단자로부터 수신되는 제3 스캐닝 신호에 응답하여, 상기 제2 데이터 신호 단자로부터 제공되는 제2 데이터 신호를 상기 구동 서브-회로에 기입하고, 상기 구동 트랜지스터의 임계 전압을 보상하도록 구성되고;
    상기 제어 서브-회로는 활성화 신호 단자, 제1 전원 전압 신호 단자, 상기 구동 서브-회로, 및 구동 대상 요소에 접속되고; 상기 제어 서브-회로는, 상기 활성화 신호 단자로부터 수신된 활성화 신호에 응답하여, 상기 제1 전원 전압 신호 단자를 상기 구동 트랜지스터에 접속하고, 상기 구동 트랜지스터를 상기 구동 대상 요소에 접속하도록 구성되고;
    상기 구동 서브-회로는 상기 제1 전원 전압 신호 단자에 추가로 접속되고; 상기 구동 서브-회로는 상기 제1 데이터 신호 및 상기 제1 전원 전압 신호 단자로부터 제공되는 상기 제1 전원 전압 신호에 따라, 상기 구동 대상 요소를 동작하도록 구동하기 위해, 구동 신호를 상기 구동 대상 요소에 출력하도록; 및 상기 제2 데이터 신호 및 상기 제1 전원 전압 신호에 따라, 상기 구동 대상 요소를 동작 상태 또는 비동작 상태가 되게 제어하도록 구성되는, 픽셀 구동 회로.
  2. 제1항에 있어서, 상기 구동 서브-회로는 커패시터를 더 포함하고;
    상기 구동 트랜지스터의 게이트는 노드에 접속되고, 상기 구동 트랜지스터의 제1 전극은 상기 데이터 기입 서브-회로 및 상기 제어 서브-회로에 접속되고, 상기 구동 트랜지스터의 제2 전극은 상기 데이터 기입 서브-회로 및 상기 제어 서브-회로에 접속되고;
    상기 커패시터의 일 단부는 상기 노드에 접속되고, 상기 커패시터의 다른 단부는 상기 제1 전원 전압 신호 단자에 접속되는, 픽셀 구동 회로.
  3. 제2항에 있어서, 상기 데이터 기입 서브-회로는 제1 데이터 기입 서브-회로 및 제2 데이터 기입 서브-회로를 포함하고;
    상기 제1 데이터 기입 서브-회로는 상기 제1 스캐닝 신호 단자, 상기 제3 스캐닝 신호 단자, 상기 제1 데이터 신호 단자, 및 상기 구동 서브-회로에 접속되고; 상기 제1 데이터 기입 서브-회로는 수신되는 상기 제1 스캐닝 신호 및 상기 제3 스캐닝 신호에 응답하여, 상기 제1 데이터 신호를 상기 구동 서브-회로에 기입하고, 상기 구동 트랜지스터의 임계 전압을 보상하도록 구성되고;
    상기 제2 데이터 기입 서브-회로는 상기 제2 스캐닝 신호 단자, 상기 제3 스캐닝 신호 단자, 상기 제2 데이터 신호 단자, 및 상기 구동 서브-회로에 접속되고; 상기 제2 데이터 기입 서브-회로는 수신되는 상기 제2 스캐닝 신호 및 상기 제3 스캐닝 신호에 응답하여, 상기 제2 데이터 신호를 상기 구동 서브-회로에 기입하고, 상기 구동 트랜지스터의 임계 전압을 보상하도록 구성되는, 픽셀 구동 회로.
  4. 제3항에 있어서, 상기 제1 데이터 기입 서브-회로는 제2 트랜지스터 및 제3 트랜지스터를 포함하고;
    상기 제2 트랜지스터의 게이트는 상기 제1 스캐닝 신호 단자에 접속되고, 상기 제2 트랜지스터의 제1 전극은 상기 제1 데이터 신호 단자에 접속되고, 상기 제2 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극에 접속되고;
    상기 제3 트랜지스터의 게이트는 상기 제3 스캐닝 신호 단자에 접속되고, 상기 제3 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극에 접속되고, 상기 제3 트랜지스터의 제2 전극은 상기 노드에 접속되는, 픽셀 구동 회로.
  5. 제3항에 있어서, 상기 제2 데이터 기입 서브-회로는 제4 트랜지스터 및 제3 트랜지스터를 포함하고;
    상기 제4 트랜지스터의 게이트는 상기 제2 스캐닝 신호 단자에 접속되고, 상기 제4 트랜지스터의 제1 전극은 상기 제2 데이터 신호 단자에 접속되고, 상기 제4 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 접속되고;
    상기 제3 트랜지스터의 게이트는 상기 제3 스캐닝 신호 단자에 접속되고, 상기 제3 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극에 접속되고, 상기 제3 트랜지스터의 제2 전극은 상기 노드에 접속되는, 픽셀 구동 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어 서브-회로는 제5 트랜지스터 및 제6 트랜지스터를 포함하고;
    상기 제5 트랜지스터의 게이트는 상기 활성화 신호 단자에 접속되고, 상기 제5 트랜지스터의 제1 전극은 상기 제1 전원 전압 신호 단자에 접속되고, 상기 제5 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극에 접속되고;
    상기 제6 트랜지스터의 게이트는 상기 활성화 신호 단자에 접속되고, 상기 제6 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극에 접속되고, 상기 제6 트랜지스터의 제2 전극은 상기 구동 대상 요소의 제1 전극에 접속되는, 픽셀 구동 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 픽셀 구동 회로는 리셋 서브-회로를 더 포함하고;
    상기 리셋 서브-회로는 제1 리셋 신호 단자, 초기 전압 신호 단자 및 구동 서브-회로에 접속되고; 상기 리셋 서브-회로는, 상기 제1 리셋 신호 단자로부터 수신된 제1 리셋 신호에 응답하여, 상기 초기 전압 신호 단자로부터 제공되는 초기 전압 신호를 상기 구동 서브-회로에 송신하도록 구성되는, 픽셀 구동 회로.
  8. 제7항에 있어서, 상기 리셋 서브-회로는 제7 트랜지스터를 포함하고;
    상기 제7 트랜지스터의 게이트는 상기 제1 리셋 신호 단자에 접속되고, 상기 제7 트랜지스터의 제1 전극은 상기 초기 전압 신호 단자에 접속되고, 상기 제7 트랜지스터의 제2 전극은 상기 구동 서브-회로에 접속되는, 픽셀 구동 회로.
  9. 제7항에 있어서, 상기 리셋 서브-회로는 제2 리셋 신호 단자 및 상기 구동 대상 요소에 추가로 접속되고; 상기 리셋 서브-회로는, 상기 제2 리셋 신호 단자로부터 수신된 제2 리셋 신호에 응답하여, 상기 초기 전압 신호를 상기 구동 대상 요소에 송신하도록 추가로 구성되는, 픽셀 구동 회로.
  10. 제9항에 있어서, 상기 리셋 서브-회로는 제7 트랜지스터 및 제8 트랜지스터를 포함하고;
    상기 제7 트랜지스터의 게이트는 상기 제1 리셋 신호 단자에 접속되고, 상기 제7 트랜지스터의 제1 전극은 상기 초기 전압 신호 단자에 접속되고, 상기 제7 트랜지스터의 제2 전극은 상기 구동 서브-회로에 접속되고;
    상기 제8 트랜지스터의 게이트는 상기 제2 리셋 신호 단자에 접속되고, 상기 제8 트랜지스터의 제1 전극은 상기 초기 전압 신호 단자에 접속되고, 상기 제8 트랜지스터의 제2 전극은 상기 구동 대상 요소에 접속되는, 픽셀 구동 회로.
  11. 디스플레이 패널로서,
    제1항 내지 제10항 중 어느 한 항에 따른 복수의 픽셀 구동 회로; 및
    복수의 구동 대상 요소- 각각의 구동 대상 요소는 대응하는 픽셀 구동 회로에 접속됨 -를 포함하는, 디스플레이 패널.
  12. 제11항에 있어서, 상기 디스플레이 패널은 복수의 서브픽셀 영역을 갖고, 각각의 픽셀 구동 회로가 서브픽셀 영역에 배치되고;
    상기 디스플레이 패널은
    복수의 제1 스캐닝 신호 라인- 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들에 접속된 제1 스캐닝 신호 단자들이 대응하는 제1 스캐닝 신호 라인에 접속됨 -;
    복수의 제2 스캐닝 신호 라인- 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들에 접속된 제2 스캐닝 신호 단자들이 대응하는 제2 스캐닝 신호 라인에 접속됨 -; 및
    복수의 제3 스캐닝 신호 라인- 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들에 접속된 제3 스캐닝 신호 단자들이 대응하는 제3 스캐닝 신호 라인에 접속됨 -을 더 포함하는, 디스플레이 패널.
  13. 제12항에 있어서,
    복수의 제1 데이터 라인- 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들에 접속된 제1 데이터 신호 단자들이 대응하는 제1 데이터 라인에 접속됨 -; 및
    복수의 제2 데이터 라인- 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들에 접속된 제2 데이터 신호 단자들이 대응하는 제2 데이터 라인에 접속됨 -을 더 포함하는, 디스플레이 패널.
  14. 제12항에 있어서,
    복수의 데이터 라인- 제1 데이터 신호 단자들 및 제2 데이터 신호 단자들 양자 모두는 대응하는 데이터 라인에 접속되는 서브픽셀 영역들의 동일한 열의 픽셀 구동 회로들에 접속됨 -을 더 포함하는, 디스플레이 패널.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    복수의 활성화 신호 라인- 활성화 신호 단자들은 대응하는 활성화 신호 라인에 접속되는 서브픽셀 영역들의 동일한 행의 픽셀 구동 회로들에 접속됨 -을 더 포함하는, 디스플레이 패널.
  16. 제11항 내지 제15항 중 어느 한 항에 따른 디스플레이 패널을 포함하는 디스플레이 디바이스.
  17. 제1항 내지 제10항 중 어느 한 항에 따른 픽셀 구동 회로를 위한 구동 방법으로서,
    제1 페이즈에서, 수신되는 제1 스캐닝 신호 및 제3 스캐닝 신호에 응답하여, 데이터 기입 서브-회로에 의해, 제1 데이터 신호를 구동 서브-회로에 기입하고, 데이터 기입 서브-회로에 의해, 구동 트랜지스터의 임계 전압을 보상하는 단계;
    제2 페이즈에서, 수신되는 활성화 신호에 응답하여, 제어 서브-회로에 의해, 구동 트랜지스터를 제1 전원 전압 신호 단자에 접속하고, 제어 서브-회로에 의해, 구동 트랜지스터를 구동 대상 요소에 접속하는 단계; 및 상기 제1 데이터 신호 및 상기 제1 전원 전압 신호에 따라, 상기 구동 서브-회로에 의해, 상기 구동 신호를 상기 구동 대상 요소에 출력하여, 상기 구동 대상 요소를 동작하도록 구동하는 단계;
    제3 페이즈에서, 수신되는 상기 제2 스캐닝 신호 및 상기 제3 스캐닝 신호에 응답하여, 상기 데이터 기입 서브-회로에 의해, 상기 제2 데이터 신호를 상기 구동 서브-회로에 기입하고, 상기 데이터 기입 서브-회로에 의해, 상기 구동 트랜지스터의 임계 전압을 보상하는 단계; 및
    제4 페이즈에서, 수신되는 상기 활성화 신호에 응답하여, 상기 제어 서브-회로에 의해, 상기 구동 트랜지스터를 상기 제1 전원 전압 신호에 접속하고, 상기 제어 서브-회로에 의해, 상기 구동 트랜지스터를 상기 구동 대상 요소에 접속하는 단계; 상기 제2 데이터 신호 및 상기 제1 전원 전압 신호에 따라, 상기 구동 서브-회로에 의해, 상기 구동 대상 요소가 동작 상태에 또는 비동작 상태에 있도록 제어하는 단계를 포함하는, 픽셀 구동 회로를 위한 구동 방법.
  18. 제17항에 있어서, 상기 픽셀 구동 회로는 리셋 서브-회로를 더 포함하고, 상기 리셋 서브-회로는 제1 리셋 신호 단자, 초기 전압 신호 단자, 및 상기 구동 서브-회로에 접속되고;
    상기 제1 페이즈 이전에, 상기 픽셀 구동 회로 구동 방법은
    리셋 페이즈에서, 상기 제1 리셋 신호 단자로부터 수신된 제1 리셋 신호에 응답하여, 상기 리셋 서브-회로에 의해, 상기 초기 전압 신호 단자로부터 제공되는 초기 전압 신호를 상기 구동 서브-회로에 송신하는 단계를 더 포함하는, 픽셀 구동 회로를 위한 구동 방법.
  19. 제18항에 있어서, 상기 리셋 서브-회로는 제2 리셋 신호 단자 및 상기 구동 대상 요소에 추가로 접속되고;
    상기 픽셀 구동 회로 구동 방법은
    상기 리셋 페이즈에서, 상기 제2 리셋 신호 단자로부터 수신된 제2 리셋 신호에 응답하여, 상기 리셋 서브-회로에 의해, 상기 초기 전압 신호를 상기 구동 대상 요소에 송신하는 단계를 더 포함하는, 픽셀 구동 회로를 위한 구동 방법.
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