KR20220079469A - 패키지 형성 방법 및 패키지 - Google Patents

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Abstract

본 발명은 패키지 형성 방법 및 패키지를 제공하며, 방법은 캐리어를 제공하여, 캐리어의 제1 표면에 등간격으로 배열되는 복수의 상호연결 소자를 형성하는 단계; 적어도 2개의 칩을 포함하는 복수 그룹의 칩을 제공하여, 각각의 상호연결 소자의 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중의 정면이 아래를 향하는 적어도 2개의 칩을 본딩함으로써, 각 그룹의 칩 중의 적어도 2개의 칩을 상호연결 소자를 통해 전기적으로 연결하고, 각 칩의 캐리어를 향하는 일측 표면에 복수의 제1 범프를 설치하는 단계; 복수 그룹의 칩 주위에 몰딩층을 형성하여, 복수 그룹의 칩과 복수의 상호연결 소자를 몰딩층 내에 감싸지도록 하는 단계; 캐리어를 제거하고 몰딩층에 대해 박화 처리를 수행하여, 제1 범프를 노출시키는 단계; 몰딩층의 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계; 및 몰딩층을 절단하여 복수의 패키지를 획득하는 단계를 포함한다. 상기 방법을 이용하여, 멀티칩 상호연결을 위한 원활하고 저렴한 비용의 패키징 방안을 제공한다.

Description

패키지 형성 방법 및 패키지{A mothod for forming pakages and pakages}
본 발명은 반도체 분야에 속하며, 구체적으로는 패키지 형성 방법 및 패키지에 관한 것이다.
본 부분은 청구항에 진술된 본 발명의 실시방식에 대해 배경 또는 맥락을 제공하기 위한 것이다. 여기에 기술된 내용이 본 부분에 포함되었다고 해서 종래 기술로 인정되는 것은 아니다.
인공지능 시대가 도래함에 따라, 반도체 집적회로의 발전은 기능은 갈수록 많아지고 계산속도는 갈수록 빨라지는 추세이다. 단순히 보다 큰 칩 및 SOC 집적 기술을 사용하여 이러한 발전 추세를 충족시킨다면, 집적 회로 설계의 난이도는 점점 더 높아지고, 제조비용은 더욱 비싸질 것이 틀림없다. 보다 실제적인 해결방안은 복수의 소형 칩의 이종 집적화 기술을 이용하여 다양한 기능과 높은 속도의 목적을 완수하는 것이다. 이를 토대로, 현재 하이엔드 패키징의 중요 임무는 고효율, 고밀도의 멀티칩 집적 상호연결 기술을 발전시켜, 복수의 베어칩 사이의 광대역 연결을 통해 칩의 물리계층 기능 블록을 형성하여, 대형 칩의 SOC 집적을 대체함으로써, 저비용 및 높은 자유도를 구현하면서도 동일한 기능성을 갖추도록 하는 것이다.
종래의 멀티칩 상호연결 기술에서, 예를 들어 임베디드 멀티칩 상호연결 브릿지(EMIB)는 통상적으로 기판에 실리콘 브릿지를 감입하여 칩의 상호연결을 구현하며, 상호연결 밀도와 상호연결 효율을 증가시킬 수 있다. 그러나 종래 기술 중의 EMIB는 복잡한 패키지 기판 공정이 필요할 뿐만 아니라 원가가 비싸다.
상기 종래 기술에 존재하는 문제점에 대해, 패키지 형성 방법 및 패키지를 제안하며, 이러한 방법 및 패키지를 이용하여 상기 문제를 해결할 수 있다.
본 출원은 이하 방안을 제공한다.
첫 번째 측면으로, 패키지 형성 방법을 제공하며, 이는 캐리어를 제공하여, 상기 캐리어의 제1 표면에 등간격으로 배열되는 복수의 상호연결 소자를 형성하는 단계; 적어도 2개의 칩을 포함하는 복수 그룹의 칩을 제공하여, 각각의 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중의 상기 적어도 2개의 칩을 본딩함으로써, 상기 각 그룹의 칩 중의 적어도 2개의 칩을 상기 상호연결 소자를 통해 전기적으로 연결하고, 각 칩의 상기 캐리어를 향하는 일측 표면에 복수의 제1 범프를 설치하는 단계; 상기 복수 그룹의 칩 주위에 몰딩층을 형성하여, 상기 복수 그룹의 칩과 상기 복수의 상호연결 소자를 상기 몰딩층 내에 감싸지도록 하는 단계; 상기 캐리어를 제거하고 상기 몰딩층에 대해 박화 처리를 수행하여, 상기 제1 범프를 노출시키는 단계; 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계; 및 상기 몰딩층을 절단하여 복수의 패키지를 획득하는 단계를 포함한다.
일 실시예에서, 각각의 칩은 상기 캐리어를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역을 구비하며, 상기 방법은, 상기 캐리어의 상기 제1 표면에 복수의 자기정렬 소자를 형성하고, 상기 복수의 자기정렬 소자를 각각의 이웃한 두 그룹의 칩의 경계 부위에 위치시켜, 상기 경계 위치 양측에 분포된 각 칩이 상기 제1단 영역에서 솔더볼을 통해 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면으로 자기 정렬되어 본딩되도록 함과 동시에, 상기 제2단 영역이 솔더볼을 통해 상기 자기정렬 소자의 상기 캐리어에서 먼 일측 표면으로 자기정렬되어 본딩되도록 함으로써 각 칩을 모두 캐리어에 대해 정렬시키는 단계를 더 포함한다.
일 실시예에서, 상기 몰딩층을 절단하는 단계는, 각각의 상기 자기정렬 소자에 수직으로 상기 몰딩층을 절단하여, 이웃한 그룹의 칩을 분리하는 단계를 더 포함한다.
일 실시예에서, 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에, 대응되는 그룹의 칩 중 상기 적어도 2개의 칩의 상기 제1단 영역 중의 제1 범프에 각각 본딩되기 위한 적어도 두 그룹의 전도성 패드를 형성하고; 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 상기 적어도 두 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로를 형성한다.
일 실시예에서, 상기 상호연결 소자는 수동 소자 또는 능동 소자로 형성된다.
일 실시예에서, 상기 상호연결 소자는 수직 상호연결 관통 비아를 구비한다.
일 실시예에서, 각각의 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중 상기 적어도 2개의 칩을 본딩하는 단계는, 열압축 공정을 통해 각각의 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중의 상기 적어도 2개의 칩을 본딩하는 단계를 더 포함하며, 상기 상호연결 소자는 연성회로로 형성된다.
일 실시예에서, 상기 자기정렬 소자는 상기 상호연결 소자와 동일한 구성 및 기능을 갖는다. 일 실시예에서, 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계는, 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 재배선층을 형성하고, 상기 재배선층에 복수의 상기 제2 범프를 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계는, 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 상기 제2 범프를 포함하는 솔더캡핑층을 형성하는 단계를 더 포함한다.
두 번째 측면으로, 패키지를 제공하며, 나란히 인접하게 설치되고, 각 칩의 일측 표면에 모두 복수의 제1 범프가 설치되는 적어도 2개의 칩 및 일측 표면이 상기 적어도 2개의 칩 중의 상기 제1 범프가 설치된 일측 표면의 적어도 일부 영역에 본딩됨으로써, 상기 적어도 2개의 칩을 전기적으로 연결되도록 하는 상호연결 소자; 상기 적어도 2개의 칩과 상기 상호연결 소자가 감입되고, 일측 표면에 상기 적어도 2개의 칩의 상기 제1 범프가 형성되는 몰딩층; 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 복수의 제2 범프를 포함한다.
일 실시예에서, 각각의 칩은 상기 상호연결 소자를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역을 구비하고, 상기 패키지는, 서로 대향하는 패드면과 절연면을 구비하는 자기정렬 소자를 더 포함하며; 상기 절연면은 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되고, 상기 패드면은 상기 몰딩층 내부에 형성되며, 또한 상기 각 칩의 상기 제1단 영역은 솔더볼을 통해 상기 상호연결 소자의 일측 표면에 자기정렬되어 본딩됨과 동시에, 상기 각 칩의 상기 제2단 영역은 솔더볼을 통해 상기 자기정렬 소자의 상기 패드면에 자기정렬되어 본딩된다.
일 실시예에서, 상기 상호연결 소자의 상기 적어도 2개의 칩을 향하는 일측 표면에 상기 적어도 2개의 칩의 상기 제1단 영역 중의 제1 범프에 각각 본딩되기 위한 적어도 두 그룹의 전도성 패드가 형성되고; 상기 상호연결 소자의 상기 적어도 2개의 칩을 향하는 일측 표면에 상기 적어도 두 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로가 형성된다.
일 실시예에서, 상기 상호연결 소자는 능동 소자 또는 수동 소자로 형성된다.
일 실시예에서, 상기 상호연결 소자는 수직 상호연결 관통 비아를 구비한다.
일 실시예에서, 상기 상호연결 소자는 상기 적어도 2개의 칩의 일측 표면에 열압축되어 본딩되는 연성회로로 형성된다.
일 실시예에서, 상기 자기정렬 소자는 상기 상호연결 소자와 동일한 구성 및 기능을 갖는다.
일 실시예에서, 상기 패키지는 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 재배선층을 더 포함하며, 상기 재배선층에 복수의 상기 제2 범프가 형성된다.
일 실시예에서, 상기 복수의 제2 범프는 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 솔더캡핑층으로 형성된다.
본 출원의 실시예는 상기 적어도 하나의 기술방안을 적용하여 다음과 같은 유익한 효과를 얻을 수 있다: 이상의 실시예의 각 측면에 따르면, 새로운 패키징 구조 설계와 독특한 공정 플로우를 통해, 보다 저렴한 비용과 보다 단순한 제조 과정으로 EMIB 기술과 동일하거나 유사한 효과를 구현할 수 있다. 한편으로는, 기판(substrate)에 상호연결 소자를 감입할 필요가 없어 설계 및 제조의 복잡성과 시간 주기를 단축할 수 있고, 다른 한편으로는, 기판과 관련된 비용을 생략할 수 있어, 멀티칩 연결을 원활하고 저렴한 비용으로 해결할 수 있는 방안을 제공한다.
상기 설명은 단지 본 발명의 기술수단을 보다 명확하게 이해하고 명세서의 내용에 따라 쉽게 실시할 수 있도록 본 발명의 기술방안에 대해 개략적으로 기술한 것에 불과하다는 점을 이해하여야 한다. 본 발명의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 발명의 구체적인 실시방식을 특별히 예시를 들어 설명한다.
이하 예시적인 실시예의 상세한 설명을 통해, 당업계의 보통의 기술자라면 본문의 상기 장점과 이점 및 기타 장점과 이점을 명백히 이해하게 될 것이다. 도면은 단지 실시예를 예시적으로 나타내기 위한 목적일 뿐이며, 본 발명을 제한하는 것으로 여겨서는 안 된다. 또한 전체 도면에서, 동일한 부호는 동일한 부재를 나타낸다. 도면에서,
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 형성 방법의 흐름도이고;
도 2A 내지 도 2e는 본 발명의 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다.
도면에서, 동일하거나 또는 대응되는 부호는 동일하거나 대응되는 부분으로 표시한다.
이하 첨부도면을 참조하여 본 공개의 예시적 실시예를 보다 상세히 기술하고자 한다. 비록 도면에서 본 공개의 예시적인 실시예를 나타냈으나, 각종 형식으로 본 공개를 구현할 수 있으므로 여기에 기술된 실시예로 한정해서는 안됨을 이해하여야 한다. 반대로, 이러한 실시예는 단지 본 공개를 보다 철저히 이해할 수 있도록 하고, 또한 본 공개의 범위를 당업계의 기술자에게 완벽하게 전달하기 위한 것에 불과하다.
이하 공개 내용은 본 발명의 상이한 특징을 구현하기 위한 다양한 상이한 실시예 또는 구현예를 제공한다. 이하 본 발명을 단순화하기 위하여 어셈블리와 배치의 구체적인 구현예를 기술한다. 물론, 이는 단지 구현예일 뿐이며, 본 발명을 제한하고자 하는 것이 아니다. 또한, 본 발명은 각 실시예에서 부호 및/또는 문자 부호를 반복적으로 참고할 수 있다. 상기 반복은 단순성 및 명확성의 목적을 위한 것이며, 또한 그 자체는 논의되는 각 실시예 및/또는 구성 간의 관계를 나타내는 것이 아니다.
이해하여야 할 점은, "포함하다" 또는 "가진다" 등의 용어는 본 명세서에 공개된 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 존재한다는 것을 지시하기 위한 것이지, 하나 또는 복수의 기타 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 존재할 가능성을 배제하고자 하는 것이 아니다.
또한, 설명의 편의를 위하여, "~의 아래", "~하부에", "하부", "~의 위에", "상부" 등 공간 상대적인 용어를 사용하여 도시된 바와 같은 하나의 소자 또는 부재와 다른(또는 다른 일부) 소자 또는 부재의 관계를 기술할 수 있다. 도시된 방위 이외에, 공간 상대적 용어는 소자를 사용하거나 조작 시의 상이한 방위를 포함하기 위한 것이다. 소자는 기타 방식으로 방향을 정할 수 있으며(90도 회전 또는 다른 방위에서), 본문에서 사용되는 공간 상대적인 기술용어 역시 상응하게 해석될 수 있다.
또한 충돌이 없는 한, 본 발명 중의 실시예 및 실시예 중의 특징은 서로 조합 가능하다는 점을 더 설명해 둔다. 이하 첨부도면을 참조하고 실시예를 결합하여 본 발명에 대해 상세히 설명한다.
도 1은 본 출원의 일 실시예에 따른 패키지 형성 방법(100)의 흐름 설명도이다. 도 1에 도시된 바와 같이, 상기 방법(100)은 단계 101 내지 106을 포함한다.
도 2a 내지 도 2e는 일부 실시예에 따른 패키지 형성 과정 중의 중간 단계의 단면도이다. 이하 도 2a 내지 도 2e를 참조하여 상기 단계 101 내지 106에 대해 상세히 설명한다.
먼저 도 2a를 참조하면, 먼저 캐리어(10)를 제공하고, 상기 캐리어(10)의 제1 표면(101)에 등간격으로 배열되는 상호연결 소자(11 및 11')와 같은 복수의 상호연결 소자를 형성하는 단계 101을 실행한다. 일부 실시예에서, 상호연결 소자(11, 11')는 수동 소자로 형성되거나 또는 능동 소자로 형성될 수 있다. 일부 실시예에서, 상호연결 소자(11, 11')는 수직 상호연결 관통 비아(111)를 구비한 상호연결 소자로 형성될 수 있으며, 수직 상호연결 관통 비아(111)는 구체적으로 TSV(Through Silicon Vias, 실리콘 관통 비아(111))이다. 이와 같이 하면 패키지의 상호연결 소자(11, 11')의 하부 표면에도 마찬가지로 I/O 핀이 형성될 수 있다. 상호연결 소자(11, 11')는 수직 상호연결 관통 비아를 구비하지 않을 수도 있음을 이해하여야 한다.
도 2b를 참조하면, 이어서, 복수 그룹의 칩을 제공하는 단계 102를 실행한다. 여기서 각 그룹의 칩은 적어도 2개의 칩을 포함하며, 각각의 상호연결 소자의 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중 정면이 아래를 향하는(face-down) 적어도 2개의 칩을 본딩함으로써, 각 그룹의 칩 중의 적어도 2개의 칩이 상호연결 소자를 통해 전기적으로 연결되도록 하며, 또한 각 칩의 캐리어를 향하는 일측 표면에 복수의 제1 범프를 설치한다. 도 2b에 이웃한 제1 그룹의 칩과 제2 그룹의 칩이 완전하게 도시되어 있으며, 그 중 제1 그룹의 칩은 제1 칩(21)과 제2 칩(22)을 포함할 수 있고, 제2 그룹의 칩은 제1 칩(21')과 제2 칩(22')을 포함할 수 있으며, 여기서 각 칩의 하부 표면에 칩 핀이라고도 칭할 수 있는 제1 범프(20)가 구비된다. 칩의 칩 핀이 구비된 일측 표면을 정면이라 칭하고, 정면과 반대인 타측 표면을 배면이라 칭할 수 있으며, 반도체 패키징에서, 칩 핀이 아래를 향하는 이러한 패키징 방식을 페이스다운(face-down)이라고도 칭한다. 일부 실시예에서, 제1 범프(20)는 전도성 소재로 제작되는 솔더범프로 형성될 수 있으며, 상기 전도성 소재는 Cu, Au 등 또는 이들의 합금을 포함할 수도 있고, 기타 소재를 포함할 수도 있다. 일부 실시예에서, 함께 패키징되는 한 그룹의 칩은 동일하거나 상이한 기능의 복수의 칩을 포함할 수 있으며, 예를 들어 제1 칩은 논리 칩일 수 있고, 제2 칩은 메모리 칩일 수 있으며, 한 그룹의 칩은 3개 또는 그 이상의 기능이 동일하거나 상이한 칩일 수 있다.
여기서, 각 칩은 상기 캐리어를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역을 구비하며, 제1단 영역은 상호연결 소자와 본딩되는 영역을 지시하기 위한 것이다. 예를 들어, 제1 그룹의 칩 중의 제1 칩(21)은 서로 대향하는 제1단 영역(211)과 제2단 영역(212)을 구비하고, 제1 그룹의 칩 중의 제2 칩(22)은 서로 대향하는 제1단 영역(221)과 제2단 영역(222)을 구비하며, 상기 제1단 영역과 제2단 영역에 모두 제1 범프(20)가 설치된다.
일부 실시예에서, 상호연결 소자의 캐리어에서 먼 일측 표면에, 각각 대응되는 그룹의 칩 중의 적어도 2개의 칩의 제1단 영역 중의 제1 범프에 본딩되기 위한 적어도 두 그룹의 전도성 패드를 형성할 수 있고; 상호연결 소자의 캐리어에서 먼 일측 표면에 적어도 두 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로를 형성할 수 있다. 예를 들어, 상호연결 소자(11)의 캐리어에서 먼 일측 표면에 서로 대향하는 제1 그룹의 전도성 패드와 제2 그룹의 전도성 패드를 형성한다. 제1 그룹의 전도성 패드는 제1 칩(21)의 제1단 영역(211)에 형성되는 제1 범프에 본딩되기 위한 것이고, 제2 그룹의 전도성 패드는 제2 칩(22)의 제1단 영역(221)에 형성된 제1 범프에 본딩되기 위한 것이며, 제1 그룹의 전도성 패드와 제2 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로를 형성하여, 제1 칩(21)과 제2 칩(22) 사이의 전기적인 연결을 구현한다.
일 실시예에서, 도 2a를 참조하면, 단계 102를 실행하기 전 캐리어 상의 제1 표면에 복수의 자기정렬 소자를 형성할 수 있으며, 복수의 자기정렬 소자는 각각의 이웃한 두 그룹의 칩의 사전 설정된 경계 부위에 위치한다. 각 칩의 상기 캐리어를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역이 구비되며, 여기서 제1단 영역은 상호연결 소자와 본딩되는 영역을 지시하기 위한 것이고, 제2단 영역은 자기정렬 소자와 본딩되는 영역을 지지하기 위한 것이기 때문에, 따라서 서로 이웃한 두 그룹의 칩의 사전 설정 경계 위치 양측의 각 칩은 그 중의 제1단 영역이 솔더볼을 통해 상호연결 소자의 캐리어에서 먼 일측 표면에 자기정렬되어 본딩됨과 동시에, 제2단 영역은 솔더볼을 통해 자기정렬 소자의 캐리어에서 먼 일측 표면에 자기정렬되어 본딩될 수 있다. 예를 들어, 제1 그룹의 칩과 제2 그룹의 칩 사이의 경계 부위에 위치하는 자기정렬 소자(12)는 그 상부 표면의 좌측 부분의 영역이 제1 그룹의 칩 중의 제2 칩(21)의 제2단 영역의 자기정렬을 위한 것이고, 그 상부 표면의 우측 부분 영역이 제2 그룹의 칩 중의 제1 칩(21')의 제2단 영역의 자기정렬을 위한 것이다.
도 2c를 참조하면, 이어서, 상기 복수 그룹의 칩의 주위에 몰딩층(30)을 형성하는 단계 103을 실행하며, 여기서 상기 복수 그룹의 칩과 상기 복수의 상호연결 소자는 상기 몰딩층 내에 감싸진다. 예를 들어, 일부 실시예에서, 몰딩층(30)의 소재는 실리콘 또는 유리 충전재가 첨가되거나 첨가되지 않은 에폭시 수지, 유기 폴리머 또는 폴리머를 포함할 수 있다. 일부 실시예에서, 몰딩층(30)의 소재는 겔형 액체의 액체 몰딩 화합물을 포함할 수 있다. 몰딩층(30)은 기타 절연소재 및/또는 래핑 소재 또는 기타 소재를 포함할 수도 있다.
이어서, 상기 캐리어(10)를 제거하고 상기 몰딩층(30)에 대해 박화 처리를 수행하여, 상기 제1 범프를 노출시키는 단계 104를 실행한다. 몰딩층(30)의 캐리어(10)가 제거된 일측 표면을 박화 처리하여, 각 그룹의 칩의 제1 칩과 제2 칩의 제1 범프(20)를 노출시킬 수 있다. 예를 들어, 일부 실시예에서, 탈형 공정을 사용하여 캐리어(10)를 제거할 수 있으며, 레이저 공정 또는 자외선(UV) 조사 공정을 통해 캐리어(10)를 제거할 수도 있으나, 이에 한정되지 않는다. 다른 일부 실시예에서, 제거 가능 접착제를 이용하여 캐리어(10)와 칩을 연결할 수 있으며, 단계 106에서 상기 캐리어(10)를 떼어내어 제거할 수 있으나, 이에 한정되지 않는다. 캐리어(10)를 제거한 후, 상호연결 소자와 자기정렬 소자의 배면이 노출된다. 일부 실시예에서, 화학기계 연마공정, 에칭 공정, 기타 방법을 사용하여 일부 몰딩재를 제거할 수 있다. 박화 처리 이후, 각 그룹의 칩 중의 제1 칩과 제2 칩의 제1 범프(20)(즉, 칩 핀)가 부분적으로 제거되면서 제1 칩과 제2 칩의 제1 범프(20)의 전도성 접촉면이 노출될 수 있다.
도 2d를 참조하면, 이어서, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 제2 범프(40)를 형성하는 단계 105를 실행한다. 몰딩층(30)의 제1 범프(20)의 금속 접촉면이 노출된 일측 표면에 재배선층(Redistribution Layers，RDL)(50)을 형성하고, 재배선층(50)에 복수의 제2 범프(40)를 형성할 수 있다. 예를 들어, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 포토에칭 공정, 전기도금을 실시하여 재배선층(50)을 형성할 수 있으며, 재배선층(50) 중의 유전물질은 감광성 소재, 비감광성 소재, 액체 소재와 건식 필름 소재 등일 수 있다. 일부 실시예에서, 재배선층(50)을 사용하지 않고 직접 몰딩층(30)의 제1 범프(20)의 금속 접촉면이 노출되는 일측 표면에 제2 범프(40)를 형성할 수도 있으며, 다시 말해 제1 범프(20)의 금속 접촉면에 상기 제2 범프(40)로서의 전도성 소재의 솔더범프를 형성할 수 있다. 다른 일부 실시예에서, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 솔더캡핑(solder capping)층을 형성할 수도 있으며, 상기 솔더캡핑층은 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 복수의 전도성 범프를 적층하여, 패키지와 외부 반도체의 전기적인 연결을 구현하며, 솔더캡핑(solder capping)층은 제작이 간단하여 비용을 절감할 수 있다.
도 2e를 참조하면, 이어서, 상기 몰딩층을 절단하여 복수의 패키지를 획득하는 단계 106을 실행하며, 여기서 하나의 패키지는 한 그룹의 칩을 포함하여 패키징한다.
일부 실시예에서, 각 자기정렬 소자(12)에 수직으로 상기 몰딩층을 절단하여, 서로 이웃한 그룹의 칩을 분리할 수 있다.
이상의 실시예의 각 측면에 따르면, 새로운 패키징 구조 설계와 독특한 공정 플로우를 통해, 보다 저렴한 비용과 보다 단순한 제조 과정으로 EMIB 기술과 동일하거나 유사한 효과를 구현할 수 있다. 한편으로는 기판(substrate)에 상호연결 소자를 감입할 필요가 없어 설계 및 제조의 복잡성과 시간 주기를 단축할 수 있고, 다른 한편으로는, 기판과 관련된 비용을 생략할 수 있어, 멀티칩 연결을 원활하고 저렴한 비용으로 해결할 수 있는 방안을 제공한다.
도 2e를 참조하면, 본 발명은 상기 실시예와 같은 방법을 이용하여 제조 성형되는 패키지를 더 제공한다.
상기 패키지는 예를 들어 제1 칩(21) 및 제2 칩(22)과 같은 적어도 2개의 칩을 포함하고, 상호연결 소자(11)와 몰딩층(30)을 더 포함하며, 여기서 적어도 2개의 칩(21, 22)은 나란히 인접하게 설치되고, 각 칩의 일측 표면에 모두 복수의 제1 범프(20)가 설치되며, 상호연결 소자(11)의 일측 표면이 적어도 2개의 칩(21, 22)의 제1 범프(20)가 설치된 일측 표면의 적어도 일부 영역에 본딩됨으로써, 적어도 2개의 칩이 상호연결 소자를 통해 전기적으로 연결될 수 있고; 상기 몰딩층(30)은 적어도 2개의 칩(21, 22)과 상호연결 소자(11)가 감입되고, 일측 표면에 적어도 2개의 칩(21, 22)의 제1 범프(20)가 노출되며; 패키지는 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 형성되는 복수의 제2 범프(40)를 더 포함한다.
일 실시예에서, 각각의 칩은 상호연결 소자(11)를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역을 구비하고, 상기 패키지는, 서로 대향하는 패드면과 절연면을 구비하는 자기정렬 소자(12)를 더 포함하며; 절연면은 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 형성되고, 패드면은 몰딩층 내부에 형성되며, 또한 각 칩의 제1단 영역은 상호연결 소자의 일측 표면에 본딩되고, 각 칩의 제2단 영역은 자기정렬 소자의 패드면에 자기정렬되어 본딩된다.
일 실시예에서, 상호연결 소자(11)의 적어도 2개의 칩(21, 22)을 향하는 일측 표면에 각각 적어도 2개의 칩(21, 22)의 제1단 영역 중의 제1 범프(20)에 본딩되기 위한 적어도 두 그룹의 전도성 패드가 형성되고; 상호연결 소자(11)의 적어도 2개의 칩(21, 22)을 향하는 일측 표면에 적어도 두 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로가 형성된다.
일 실시예에서, 상호연결 소자는 수동 소자 또는 능동 소자로 형성된다.
일 실시예에서, 상호연결 소자는 수직 상호연결 관통 비아를 구비한다.
일 실시예에서, 상호연결 소자는 적어도 2개의 칩의 일측 표면에 열압축되어 본딩되는 연성회로로 형성된다.
일 실시예에서, 패키지는 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 형성되는 재배선층(50)을 더 포함하며, 재배선층에 복수의 제2 범프(40)가 형성된다.
일 실시예에서, 복수의 제2 범프(40)는 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 형성되는 솔더캡핑층(미도시)으로 형성될 수도 있다.
비록 일부 구체적인 실시방식을 참고하여 본 발명의 정신과 원리를 기술하였으나, 본 발명은 공개된 구체적인 실시방식에 한정되지 않고, 각 측면에 대한 구분 역시 이익을 위해 이러한 측면 중의 특징을 조합할 수 없음을 의미하는 것이 아니며, 이러한 구분은 단지 표현의 편의를 위한 것임을 이해하여야 한다. 본 발명의 취지는 첨부된 청구항의 정신과 범위 내에 포함되는 각종 수정과 등가의 배치를 포괄하고자 하는데 있다.

Claims (19)

  1. 패키지 형성 방법에 있어서,
    캐리어를 제공하여, 상기 캐리어의 제1 표면에 등간격으로 배열되는 복수의 상호연결 소자를 형성하는 단계;
    적어도 2개의 칩을 포함하는 복수 그룹의 칩을 제공하여, 각각의 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중의 상기 적어도 2개의 칩을 본딩함으로써, 상기 각 그룹의 칩 중의 정면이 아래를 향하는 적어도 2개의 칩을 상기 상호연결 소자를 통해 전기적으로 연결하고, 각 칩의 상기 캐리어를 향하는 일측 표면에 복수의 제1 범프를 설치하는 단계;
    상기 복수 그룹의 칩 주위에 몰딩층을 형성하여, 상기 복수 그룹의 칩과 상기 복수의 상호연결 소자를 상기 몰딩층 내에 감싸지도록 하는 단계;
    상기 캐리어를 제거하고 상기 몰딩층에 대해 박화 처리를 수행하여, 상기 제1 범프를 노출시키는 단계;
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계; 및,
    상기 몰딩층을 절단하여 복수의 패키지를 획득하는 단계를 포함하는 것을 특징으로 하는, 패키지 형성 방법.
  2. 제1항에 있어서,
    각각의 칩은 상기 캐리어를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역을 구비하며, 상기 방법은,
    상기 캐리어의 상기 제1 표면에 복수의 자기정렬 소자를 형성하고, 상기 복수의 자기정렬 소자를 각각의 이웃한 두 그룹의 칩의 경계 부위에 위치시켜, 상기 경계 위치 양측에 분포된 각 칩이 상기 제1단 영역에서 솔더볼을 통해 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면으로 자기 정렬되어 본딩되도록 함과 동시에, 상기 제2단 영역이 솔더볼을 통해 상기 자기정렬 소자의 상기 캐리어에서 먼 일측 표면으로 자기정렬되어 본딩되도록 함으로써 각 칩을 모두 캐리어에 대해 정렬시키는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  3. 제2항에 있어서,
    상기 몰딩층을 절단하는 단계는,
    각각의 상기 자기정렬 소자에 수직으로 상기 몰딩층을 절단하여, 이웃한 그룹의 칩을 분리하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  4. 제2항에 있어서,
    상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에, 대응되는 그룹의 칩 중 상기 적어도 2개의 칩의 상기 제1단 영역 중의 제1 범프에 각각 본딩되기 위한 적어도 두 그룹의 전도성 패드를 형성하고;
    상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 상기 적어도 두 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로를 형성하는 것을 특징으로 하는, 방법.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 수동 소자 또는 능동 소자로 형성되는 것을 특징으로 하는, 방법.
  6. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 수직 상호연결 관통 비아를 구비하는 것을 특징으로 하는, 방법.
  7. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    각각의 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중 상기 적어도 2개의 칩을 본딩하는 단계는,
    열압축 공정을 통해 각각의 상기 상호연결 소자의 상기 캐리어에서 먼 일측 표면에 임의의 한 그룹의 칩 중의 상기 적어도 2개의 칩을 본딩하는 단계를 더 포함하며, 상기 상호연결 소자는 연성회로로 형성되는 것을 특징으로 하는, 방법.
  8. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 자기정렬 소자는 상기 상호연결 소자와 동일한 구성 및 기능을 갖는 것을 특징으로 하는, 방법.
  9. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계는,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 재배선층을 형성하고, 상기 재배선층에 복수의 상기 제2 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  10. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계는,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 상기 제2 범프로서의 솔더캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  11. 패키지에 있어서,
    나란히 인접하게 설치되고, 각 칩의 일측 표면에 모두 복수의 제1 범프가 설치되는 적어도 2개의 칩 및 일측 표면이 상기 적어도 2개의 칩 중의 상기 제1 범프가 설치된 일측 표면의 적어도 일부 영역에 본딩됨으로써, 상기 적어도 2개의 칩을 전기적으로 연결되도록 하는 상호연결 소자;
    상기 적어도 2개의 칩과 상기 상호연결 소자가 감입되고, 일측 표면에 상기 적어도 2개의 칩의 상기 제1 범프가 노출되는 몰딩층;
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 복수의 제2 범프를 포함하는 것을 특징으로 하는, 패키지.
  12. 제11항에 있어서,
    각각의 칩은 상기 상호연결 소자를 향하는 일측 표면에 서로 대향하는 제1단 영역과 제2단 영역을 구비하고, 상기 패키지는,
    서로 대향하는 패드면과 절연면을 구비하는 자기정렬 소자를 더 포함하며;
    상기 절연면은 상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되고, 상기 패드면은 상기 몰딩층 내부에 형성되며, 또한 상기 각 칩의 상기 제1단 영역은 솔더볼을 통해 상기 상호연결 소자의 일측 표면에 자기정렬되어 본딩됨과 동시에, 상기 각 칩의 상기 제2단 영역은 솔더볼을 통해 상기 자기정렬 소자의 상기 패드면에 자기정렬되어 본딩되는 것을 특징으로 하는, 패키지.
  13. 제12항에 있어서,
    상기 상호연결 소자의 상기 적어도 2개의 칩을 향하는 일측 표면에, 상기 적어도 2개의 칩의 상기 제1단 영역 중의 제1 범프에 각각 본딩되기 위한 적어도 두 그룹의 전도성 패드가 형성되고,
    상기 상호연결 소자의 상기 적어도 2개의 칩을 향하는 일측 표면에, 상기 적어도 두 그룹의 전도성 패드를 연결하기 위한 팬아웃 회로가 형성되는 것을 특징으로 하는, 패키지.
  14. 제11항 내지 제13항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 능동소자 또는 수동소자로 형성되는 것을 특징으로 하는, 패키지.
  15. 제12항 내지 제13항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 수직 상호연결 관통 비아를 구비하는 것을 특징으로 하는, 패키지.
  16. 제11항 내지 제13항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 상기 적어도 2개의 칩의 일측 표면에 열압축되어 본딩되는 연성회로로 형성되는 것을 특징으로 하는, 패키지.
  17. 제11항 내지 제13항 중의 어느 한 항에 있어서,
    상기 자기정렬 소자는 상기 상호연결 소자와 동일한 구성 및 기능을 갖는 것을 특징으로 하는, 패키지.
  18. 제11항 내지 제13항 중의 어느 한 항에 있어서,
    상기 패키지는
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 재배선층을 더 포함하며, 상기 재배선층에 복수의 상기 제2 범프가 형성되는 것을 특징으로 하는, 패키지.
  19. 제11항 내지 제13항 중의 어느 한 항에 있어서,
    상기 복수의 제2 범프는
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 솔더캡핑층으로 형성되는 것을 특징으로 하는, 패키지.
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