KR102666023B1 - 패키지 형성 방법 및 패키지 - Google Patents

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리 웨이핑
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Abstract

본 발명은 패키지 형성 방법 및 패키지를 제공하며, 방법은 캐리어 및 각 그룹에 적어도 제1 칩과 제2 칩을 포함하는 적어도 한 그룹의 칩을 제공하는 단계; 상부 표면에 제1 범프를 구비한 각 그룹의 칩의 제1 칩과 제2 칩을 정면이 위를 향하도록 캐리어의 표면에 실장하는 단계; 각 그룹의 칩의 제1 칩이 상호연결 소자를 통해 제2 칩에 전기적으로 연결될 수 있도록, 상호연결 소자를 제1 칩과 제2 칩의 상부 표면에 부착하는 단계; 제1 칩과 제2 칩의 주위에 몰딩층을 형성하여, 제1 칩과 제2 칩 및 상호연결 소자가 몰딩층 내에 감입되도록 하는 단계; 몰딩층의 캐리어에서 먼 일측 표면에 대해 박화 처리를 수행하여, 제1 칩과 제2 칩의 제1 범프를 노출시키는 단계; 몰딩층의 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계; 및 캐리어를 제거하는 단계를 포함한다. 상기 방법을 이용하여, 멀티칩의 연결에 원활하고 효과적이며 비용이 저렴한 패키징 방안을 제공한다.

Description

패키지 형성 방법 및 패키지{A method for forming pakages and pakages}
본 발명은 반도체 분야에 속하며, 구체적으로는 패키지 형성 방법 및 패키지에 관한 것이다.
본 부분은 청구항에 진술된 본 발명의 실시방식에 대해 배경 또는 맥락을 제공하기 위한 것이다. 여기에 기술된 내용이 본 부분에 포함되었다고 해서 종래 기술로 인정되는 것은 아니다.
인공지능 시대가 도래함에 따라, 반도체 집적회로의 발전은 기능은 갈수록 많아지고 계산속도는 갈수록 빨라지는 추세이다. 단순히 대형 칩의 SOC 집적으로 이러한 발전 추세를 충족시킨다면, 회로 설계의 난이도는 점점 더 높아지고, 제조비용은 더욱 비싸질 것이 틀림없다. 보다 실질적인 해결방안은 복수의 소형 칩의 이종 집적화 기술을 이용하여 기능을 집적시키는 목적을 완수하는 것이다. 이를 토대로, 현재 하이엔드 패키징의 중요 임무는 고효율, 고밀도의 멀티칩 상호연결 기술을 발전시키는 것이며, 베어칩 사이의 직접적인 연결을 통해 칩의 물리계층 기능 블록을 형성하여, 대형 칩의 SOC 집적을 대체함으로써, 저비용 및 높은 자유도를 구현하면서도 동일한 기능성을 갖추도록 하는 것이다.
종래의 멀티칩 상호연결 기술에서, 예를 들어 임베디드 멀티칩 상호연결 브릿지(EMIB)는 통상적으로 기판에 실리콘 브릿지를 감입하여 칩의 상호연결을 구현하며, 상호연결 밀도와 상호연결 효율을 증가시킬 수 있다. 그러나 종래 기술 중의 EMIB는 복잡한 패키지 기판 공정이 필요할 뿐만 아니라 원가가 비싸다.
상기 종래 기술에 존재하는 문제점에 대해, 패키지 형성 방법 및 패키지를 제안하며, 이러한 방법 및 패키지를 이용하여 상기 문제를 해결할 수 있다.
본 출원은 이하 방안을 제공한다.
첫 번째 측면으로, 패키지 형성 방법을 제공하며, 이는 캐리어 및 각 그룹에 적어도 제1 칩과 제2 칩을 포함하는 적어도 한 그룹의 칩을 제공하는 단계; 각 그룹의 칩에 포함되되 상부 표면에 제1 범프를 구비한 제1 칩과 제2 칩을 정면이 위를 향하도록 캐리어의 표면에 실장하는 단계; 각 그룹의 칩에 포함된 제1 칩이 상호연결 소자를 통해 제2 칩에 전기적으로 연결될 수 있도록, 상호연결 소자를 제1 칩과 제2 칩의 상부 표면에 부착하는 단계; 제1 칩과 제2 칩의 주위에 몰딩층을 형성하여, 제1 칩과 제2 칩 및 상호연결 소자가 몰딩층 내에 감입되도록 하는 단계; 몰딩층의 캐리어에서 먼 일측 표면에 대해 박화 처리를 수행하여, 제1 칩과 제2 칩의 제1 범프를 노출시키는 단계; 몰딩층의 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계; 및 캐리어를 제거하는 단계를 포함한다.
일부 실시방식에서, 칩 그룹의 수량은 1보다 크며, 방법은 캐리어를 제거한 후, 형성된 패키지에 대해 절단을 수행하여, 복수 유닛의 패키지를 획득하는 단계를 더 포함하며, 각 유닛의 패키지는 한 그룹의 칩을 포함한다.
일부 실시예에서, 상호연결 소자의 제1 측면의 제1 영역에 각각 제1 칩의 제1 범프에 본딩되기 위한 복수의 제1 패드가 형성되고, 상호연결 소자의 제1 측면의 제2 영역에 각각 제2 칩의 제1 범프에 본딩되기 위한 복수의 제2 패드가 형성되며, 상호연결 소자의 복수의 제1 패드와 복수의 제2 패드 사이에 팬아웃 회로가 형성된다.
일부 실시예에서, 상호연결 소자는 수동 소자 또는 능동 소자로 형성된다.
일부 실시예에서, 상호연결 소자는 수직 상호연결 관통 비아를 구비한 상호연결 소자로 형성된다.
일부 실시예에서, 상호연결 소자를 제1 칩과 제2 칩의 상부 표면에 부착하는 단계는, 상호연결 소자를 제1 칩과 제2 칩의 상부 표면에 열압축 본딩하는 단계를 더 포함하며, 상호연결 소자는 연성회로로 형성된다.
일부 실시예에서, 방법은, 몰딩층의 제1 범프가 노출된 일측 표면에 재배선층을 형성하고, 재배선층에 복수의 제2 범프를 형성하는 단계를 더 포함한다.
일부 실시예에서, 몰딩층의 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계는, 몰딩층의 제1 범프가 노출된 일측 표면에 솔더캡핑(solder capping)층을 형성하는 단계를 포함한다.
일부 실시예에서, 제1 칩의 상부 표면에 복수의 고밀도 제1 범프가 구비되고, 제2 칩의 상부 표면에 복수의 저밀도 제1 범프가 구비되며, 고밀도 제1 범프의 접촉면은 저밀도 제1 범프보다 작고; 방법은 상호연결 소자의 제1 패드를 제1 칩의 고밀도 제1 범프에 정렬시켜 본딩함으로써, 상호연결 소자의 제2 패드가 고밀도 제1 범프를 참고 기준으로 하여 제2 칩의 저밀도 제1 범프에 자기정렬되어 본딩되도록 하는 단계를 더 포함한다.
일부 실시예에서, 제1 칩은 프로세서 칩이고, 제2 칩은 메모리 칩이다.
두 번째 측면으로, 패키지를 제공하며, 이는 상부 표면에 복수의 제1 범프를 구비한 제1 칩과 제2 칩; 제1 칩과 제2 칩의 상부 표면에 형성되며, 제1 칩이 제2 칩에 전기적으로 연결될 수 있도록 하는 상호연결 소자; 제1 칩과 제2 칩의 주위에 형성되어, 제1 칩과 제2 칩 및 상호연결 소자가 감입되고, 제1 칩과 제2 칩의 제1 범프가 상부 표면에 노출되는 몰딩층; 몰딩층의 상부 표면에 형성되는 복수의 제2 범프를 포함한다.
일부 실시예에서, 상호연결 소자의 제1 측면의 제1 영역에 각각 제1 칩의 제1 범프에 본딩되기 위한 복수의 제1 패드가 형성되고, 상호연결 소자의 제1 측면의 제2 영역에 각각 제2 칩의 제1 범프에 본딩되기 위한 복수의 제2 패드가 형성되며, 상호연결 소자의 복수의 제1 패드와 복수의 제2 패드 사이에 팬아웃 회로가 형성된다.
일부 실시예에서, 상호연결 소자는 수동 소자 또는 능동 소자로 형성된다.
일부 실시예에서, 상호연결 소자는 수직 상호연결 관통 비아를 구비한 상호연결 소자로 형성된다.
일부 실시예에서, 상호연결 소자는 제1 칩과 제2 칩의 상부 표면에 열압축 본딩되는 연성회로로 형성된다.
일부 실시예에서, 패키지는, 몰딩층의 제1 범프가 노출된 일측 표면에 형성되는 재배선층을 더 포함하며, 재배선층에 복수의 제2 범프가 형성된다.
일부 실시예에서, 복수의 제2 범프는 몰딩층의 제1 범프가 노출된 일측 표면에 형성되는 솔더캡핑(solder capping)층으로 형성된다.
일부 실시예에서, 제1 칩의 상부 표면에 복수의 고밀도 제1 범프가 구비되고, 제2 칩의 상부 표면에 복수의 저밀도 제1 범프가 구비되며, 고밀도 제1 범프의 접촉면은 저밀도 제1 범프보다 작고; 패키지에서, 상호연결 소자의 제1 패드가 제1 칩의 고밀도 제1 범프에 정렬되어 본딩됨으로써, 상호연결 소자의 제2 패드가 고밀도 제1 범프를 참고 기준으로 하여 제2 칩의 저밀도 제1 범프에 자기정렬되어 본딩된다.
일부 실시예에서, 제1 칩은 프로세서 칩이고, 제2 칩은 메모리 칩이다.
본 출원의 실시예는 상기 적어도 하나의 기술방안을 적용하여 다음과 같은 유익한 효과를 얻을 수 있다: 이상의 실시예의 각 측면에 따르면, 새로운 패키징 구조 설계와 독특한 공정 플로우를 통해, 보다 저렴한 비용과 보다 단순한 제조 과정으로 EMIB 기술과 동일하거나 유사한 효과를 구현할 수 있다. 한편으로는, 기판(substrate)에 상호연결 소자를 감입할 필요가 없어 설계 및 제조의 복잡성과 시간 주기를 단축할 수 있고, 다른 한편으로는, 기판과 관련된 비용을 생략할 수 있어, 멀티칩 연결을 원활하고 저렴한 비용으로 해결할 수 있는 방안을 제공한다.
상기 설명은 단지 본 발명의 기술수단을 보다 명확하게 이해하고 명세서의 내용에 따라 쉽게 실시할 수 있도록 본 발명의 기술방안에 대해 개략적으로 기술한 것에 불과하다는 점을 이해하여야 한다. 본 발명의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 출원의 구체적인 실시방식을 상세히 설명한다.
이하 예시적인 실시예의 상세한 설명을 통해, 당업계의 보통의 기술자라면 본문의 상기 장점과 이점 및 기타 장점과 이점을 명백히 이해하게 될 것이다. 도면은 단지 실시예를 예시적으로 나타내기 위한 목적일 뿐이며, 본 발명을 제한하는 것으로 여겨서는 안 된다. 또한 전체 도면에서, 동일한 부호는 동일한 부재를 나타낸다. 도면에서,
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 형성 방법의 흐름도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다.
도 3a 내지 도 3e는 본 발명의 다른 일 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다.
도 4a 내지 도 4e는 본 발명의 또 다른 일 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따라 상호연결 소자와 칩을 본딩하는 중간 단계의 평면도이다.
도 6A 내지 도 6e는 본 발명의 또 다른 일 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다.
도면에서, 동일하거나 또는 대응되는 부호는 동일하거나 대응되는 부분으로 표시한다.
이하 첨부도면을 참조하여 본 공개의 예시적 실시예를 보다 상세히 기술하고자 한다. 비록 도면에서 본 공개의 예시적인 실시예를 나타냈으나, 각종 형식으로 본 공개를 구현할 수 있으므로 여기에 기술된 실시예로 한정해서는 안됨을 이해하여야 한다. 반대로, 이러한 실시예는 단지 본 공개를 보다 철저히 이해할 수 있도록 하고, 또한 본 공개의 범위를 당업계의 기술자에게 완벽하게 전달하기 위한 것에 불과하다.
이하 공개 내용은 본 발명의 상이한 특징을 구현하기 위한 다양한 상이한 실시예 또는 구현예를 제공한다. 이하 본 발명을 단순화하기 위하여 어셈블리와 배치의 구체적인 구현예를 기술한다. 물론, 이는 단지 구현예일 뿐이며, 본 발명을 제한하고자 하는 것이 아니다. 예를 들어, 이하 설명에서, 상호연결 소자(13, 14, 15)를 제1 칩(11)과 제2 칩(12)의 상부 표면에 부착하는 단계는 제1 칩(11), 제2 칩(12)과 상호연결 소자(13, 14, 15)를 직접 접촉시켜 형성되는 실시예를 포함하고, 또한, 제1 칩(11), 제2 칩(12)과 상호연결 소자(13, 14, 15) 사이에 별도의 부재를 형성함으로써, 제1 칩(11), 제2 칩(12)과 상호연결 소자(13, 14, 15)가 직접 접촉되지 않는 실시예를 포함할 수도 있다. 또한 본 발명은 각 실시예에서 부호 및/또는 문자 부호를 반복적으로 참고할 수 있다. 상기 반복은 단순성 및 명확성의 목적을 위한 것이며, 또한 그 자체는 논의되는 각 실시예 및/또는 구성 간의 관계를 나타내는 것이 아니다.
이해하여야 할 점은, "포함하다" 또는 "가진다" 등의 용어는 본 명세서에 공개된 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 존재한다는 것을 지시하기 위한 것이지, 하나 또는 복수의 기타 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 존재할 가능성을 배제하고자 하는 것이 아니다.
또한, 설명의 편의를 위하여, "~의 아래", "~하부에", "하부", "~의 위에", "상부" 등 공간 상대적인 용어를 사용하여 도시된 바와 같은 하나의 소자 또는 부재와 다른(또는 다른 일부) 소자 또는 부재의 관계를 기술할 수 있다. 도시된 방위 이외에, 공간 상대적 용어는 소자를 사용하거나 조작 시의 상이한 방위를 포함하기 위한 것이다. 소자는 기타 방식으로 방향을 정할 수 있으며(90도 회전 또는 다른 방위에서), 본문에서 사용되는 공간 상대적인 기술용어 역시 상응하게 해석될 수 있다.
또한 충돌이 없는 한, 본 발명 중의 실시예 및 실시예 중의 특징은 서로 조합 가능하다는 점을 더 설명해 둔다. 이하 첨부도면을 참조하고 실시예를 결합하여 본 발명에 대해 상세히 설명한다.
도 1은 본 출원의 일 실시예에 따른 패키지 형성 방법(100)의 흐름 설명도이다. 도 1에 도시된 바와 같이, 상기 방법(100)은 단계 101 내지 106을 포함한다.
도 2a 내지 도 2e는 일부 실시예에 따라 패키지 형성 과정 중의 중간 단계의 단면도이다. 여기서, 한 그룹의 칩을 패키징하는 과정을 도시하였으며, 이하 도 2a 내지 도 2e를 참조하여 상기 단계 101 내지 106에 대해 상세히 설명한다.
먼저 도 2a를 참조하면, 먼저 캐리어(10), 제1 칩(11)과 제2 칩(12)을 제공하고, 제1 칩(11)과 제2 칩(12)을 정면이 위로 향하도록 캐리어(10)의 표면에 실장하는 단계 101을 실행한다. 여기서, 제1 칩(11)과 제2 칩(12)의 상부 표면은 칩 핀이라고도 칭할 수 있는 제1 범프(20)를 구비하며, 칩의 칩 핀을 구비한 일측 표면을 정면이라 칭하고, 정면과 반대되는 일측 표면을 배면이라 칭한다. 예를 들어, 일부 실시예에서, 제1 범프(20)는 전도성 소재로 제작되는 솔더 범프로 형성될 수 있으며, 전도성 소재는 Cu, Ag, Au 등 또는 이들의 합금을 포함할 수도 있고, 기타 소재를 포함할 수도 있다. 예를 들어, 일부 실시예에서, 예컨대 패키징 기기와 같은 자동화 기기를 사용하거나 또는 수동으로 2개 또는 복수의 칩을 캐리어(10)에 연결할 수 있다. 일부 실시예에서, 접착 필름(미도시) 또는 칩 부착 필름(미도시)을 사용하여 제1 칩(11)과 제2 칩(12)의 배면을 캐리어(10)의 임의의 일 측면에 결합시킴으로써, 제1 칩(11)과 제2 칩(12)의 정면이 캐리어(10)에서 먼 바깥쪽으로 보이게 할 수 있으며, 반도체 패키지에서, 이를 페이스 업(face-up)이라고도 칭한다. 일부 실시예에서, 동일하거나 상이한 기능을 구비한 복수의 칩은 함께 패키징될 수 있다.
이어서, 제1 칩(11)이 상호연결 소자(13)를 통해 제2 칩(12)에 전기적으로 연결될 수 있도록, 상호연결 소자(13)를 제1 칩(11)과 제2 칩(12)의 상부 표면에 부착하는 단계 102를 실행한다. 예를 들어, 일부 실시예에서, 상호연결 소자 중 하나의 영역을 제1 칩(11)의 상부 표면의 가장자리 영역에 납땜하고, 상호연결 소자의 타 영역을 제2 칩(12)의 상부 표면의 가장자리에 납땜할 수 있다. 예를 들어, 일부 실시예에서, 상호연결 소자(13)는 수동 소자로 형성되고, 다른 일부 실시예에서, 상호연결 소자(13)는 능동 소자로 형성될 수도 있다.
도 2b를 참조하면, 이어서, 제1 칩(11)과 제2 칩(12)의 주위에 몰딩층(30)을 형성하는 단계 103을 실행한다. 여기서 제1 칩(11)과 제2 칩(12) 및 상호연결 소자(13)는 몰딩층(30) 내에 감입된다. 예를 들어, 일부 실시예에서, 몰딩층(30)의 소재는 실리콘 또는 유리 충전재가 첨가되거나 첨가되지 않은 에폭시 수지, 유기 폴리머 또는 폴리머를 포함할 수 있다. 일부 실시예에서, 몰딩층(30)의 소재는 겔형 액체의 액체 몰딩 화합물을 포함할 수 있다. 몰딩층(30)은 기타 절연소재 및/또는 래핑 소재 또는 기타 소재를 포함할 수도 있다.
도 2c를 참조하면, 이어서, 몰딩층(30)의 캐리어(10)에서 먼 일측 표면에 대해 박화 처리를 수행하여, 제1 칩(11)과 제2 칩(12)의 제1 범프(20)를 노출시키는 단계 104를 실행한다. 예를 들어, 일부 실시예에서, 화학기계 연마공정, 에칭 공정, 기타 방법을 사용하여 일부 몰딩재를 제1 칩(11)과 제2 칩(12)의 상부로부터 제거할 수 있다. 박화 처리 후, 제1 칩(11), 제2 칩(12)의 제1 범프(20)(즉, 칩 핀) 및 상호연결 구조의 상부가 제거되어 제1 칩(11), 제2 칩(12)의 제1 범프(20)의 전도성 접촉면 및 상호연결 구조가 노출될 수 있다.
도 2d를 참조하면, 이어서, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 제2 범프(40)를 형성하는 단계 105를 실행한다. 일부 실시예에서, 직접 몰딩층(30)의 제1 범프(20)의 금속 접촉면이 노출된 일측 표면에 제2 범프(40)를 형성할 수 있으며, 다시 말해 제1 범프(20)의 금속 접촉면에 상기 제2 범프(40)로서의 전도성 소재의 솔더 범프를 형성한다.
다른 일부 실시예에서, 몰딩층(30)의 제1 범프(20)의 금속 접촉면이 노출된 일측 표면에 재배선층(Redistribution Layers，RDL)(50)을 형성하고, 재배선층(50)에 복수의 제2 범프(40)를 형성할 수 있다. 예를 들어, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 포토에칭공정, 전기도금을 실시하여 재배선층(50)을 형성할 수 있으며, 재배선층(50) 중의 유전물질은 감광성 소재, 비감광성 소재, 액체 소재와 건식 필름 소재 등일 수 있다. 다른 일부 실시예에서, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 솔더캡핑(solder capping)층을 형성할 수도 있으며, 상기 솔더캡핑층은 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 복수의 전도성 범프를 적층하여, 패키지와 외부 반도체의 전기적인 연결을 구현하며, 솔더캡핑(solder capping)층은 제작이 간단하여 비용을 절감할 수 있다.
도 2e를 참조하면, 이어서, 캐리어(10)를 제거하는 단계 106을 실행한다. 예를 들어, 일부 실시예에서, 절단 공정을 실시하여 캐리어(10)를 제거할 수 있으며, 상기 캐리어(10) 제거는 레이저 공정 또는 자외선(UV) 조사 공정을 이용할 수 있으나, 단 이에 한정되지 않는다. 다른 일부 실시예에서, 제거 가능 접착제를 이용하여 캐리어(10)와 칩을 연결할 수 있으며, 단계 106에서 상기 캐리어(10)를 떼어내어 제거할 수 있으나, 이에 한정되지 않는다. 캐리어(10)를 제거한 후, 제1 칩(11)과 제2 칩(12)의 배면이 노출된다.
도 3a 내지 도 3e는 다른 일부 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다. 이하 도 3a 내지 도 3e를 참고하여 상기 단계 101 내지 106에 대해 상세히 설명한다.
도 3a를 참조하면, 먼저 캐리어(10), 제1 칩(11)과 제2 칩(12)을 제공하여, 제1 칩(11)과 제2 칩(12)을 정면이 위를 향하도록 캐리어(10)의 표면에 실장하는 단계 101을 실행한다. 여기서 제1 칩(11)과 제2 칩(12)의 상부 표면은 제1 범프(20)를 구비한다. 이어서, 제1 칩(11)이 상호연결 소자(14)를 통해 제2 칩(12)에 전기적으로 연결될 수 있도록, 상호연결 소자(14)를 제1 칩(11)과 제2 칩(12)의 상부 표면에 부착하는 단계 102를 실행한다. 상기 실시예와 비교하여, 도 3a 내지 도 3e에 도시된 패키징 방법의 차이점은 주로, 상호연결 소자(14)가 수직 상호연결 관통 비아(141)를 구비한 상호연결 소자로 형성된다는데 있으며, 수직 상호연결 관통 비아(141)는 구체적으로 TSV(Through Silicon Vias, 실리콘 관통 비아(141))이다. 이와 같이 하면 패키지의 상호연결 소자(14)의 상부 표면에도 마찬가지로 I/O 핀이 형성될 수 있다. 이때, 상호연결 소자(14)가 수동 소자로 형성된 경우, 즉 2.5D 패키지로 형성되고, 상호연결 소자(14)가 능동 소자로 형성되는 경우, 즉 3d 패키지로 형성될 수 있다.
도 3b를 참조하면, 이어서, 제1 칩(11)과 제2 칩(12)의 주위에 몰딩층(30)을 형성하는 단계 103을 실행하며, 여기서 제1 칩(11)과 제2 칩(12) 및 상호연결 소자(14)는 몰딩층(30) 내에 감입된다.
도 3c를 참조하면, 이어서, 몰딩층(30)의 캐리어(10)에서 먼 일측 표면에 대해 박화 처리를 수행하여 제1 칩(11)과 제2 칩(12)의 제1 범프(20)를 노출시키는 단계 104를 실행한다.
도 3d를 참조하면, 이어서, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 제2 범프(40)를 형성하는 단계 105를 실행한다. 몰딩층(30)의 제1 범프(20)의 금속 접촉면이 노출된 일측 표면에 재배선층(50)을 형성하고, 재배선층(50)에 복수의 제2 범프(40)를 형성할 수 있다. 예를 들어, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 포토에칭공정, 전기도금을 실시하여 재배선층(50)을 형성할 수 있으며, 재배선층(50) 중의 유전물질은 감광성 소재, 비감광성 소재, 액체 소재와 건식 필름 소재 등일 수 있다. 일부 대체 실시예에서, 직접 몰딩층(30)의 제1 범프(20)의 금속 접촉면이 노출되는 일측 표면에 제2 범프(40)를 형성할 수도 있고, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 솔더캡핑층을 형성할 수도 있으며, 앞에서 이미 상세히 설명하였으므로, 여기서는 중복 설명을 생략한다.
도 3e를 참조하면, 이어서, 캐리어(10)를 제거하는 단계 106을 실행한다.
도 3a 내지 도 3e에 도시된 캐리어(10)에 제1 칩(11)과 제2 칩(12)을 실장하고, 상호연결 소자(14)를 제1 칩(11)과 제2 칩(12)에 부착하며, 몰딩층(30)을 형성하고, 박화 처리하며, 캐리어(10)를 제거하는 각 단계는 상기 실시예에 기술된 각 단계와 동일하거나 유사하므로, 여기서는 중복 설명을 생략한다.
도 4a 내지 도 4e는 또 다른 일 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면 설명도이다. 이하 도 4a 내지 도 4e를 참고하여 상기 단계 101 내지 106에 대해 상세히 설명한다.
도 4a를 참조하면, 먼저 캐리어(10), 제1 칩(11)과 제2 칩(12)을 제공하여, 제1 칩(11)과 제2 칩(12)을 정면이 위를 향하도록 캐리어(10)의 표면에 실장하는 단계 101을 실행한다. 여기서, 제1 칩(11)과 제2 칩(12)의 상부 표면은 제1 범프(20), 다시 말해 칩 핀을 구비하며; 이어서, 제1 칩(11)이 상호연결 소자(15)를 통해 제2 칩(12)에 전기적으로 연결될 수 있도록, 상호연결 소자(15)를 제1 칩(11)과 제2 칩(12)의 상부 표면에 부착하는 단계 102를 실행한다.
상기 실시예와 비교하여, 도 4a 내지 도 4e에 도시된 패키징 방법의 차이점은 주로, 상호연결 소자(15)가 연성회로로 형성된다는데 있으며, 따라서 상기 단계 102는 구체적으로 상호연결 소자(15)를 제1 칩(11)과 제2 칩(12)의 상부 표면에 열압축 본딩하는 단계를 포함할 수 있다.
도 4b를 참조하면, 이어서, 제1 칩(11)과 제2 칩(12)의 주위에 몰딩층(30)을 형성하는 단계 103을 실행한다. 여기서 제1 칩(11)과 제2 칩(12) 및 상호연결 소자(15)는 몰딩층(30) 내에 감입되며;
도 4c를 참조하면, 이어서, 몰딩층(30)의 캐리어(10)에서 먼 일측 표면에 대해 박화 처리를 수행하여 제1 칩(11)과 제2 칩(12)의 제1 범프(20)를 노출시키는 단계 104를 실행한다.
도 4d를 참조하면, 이어서, 몰딩층(30)의 제1 범프(20)가 노출되는 일측 표면에 제2 범프(40)를 형성하는 단계 105를 실행한다.
도 4e를 참조하면, 이어서, 캐리어(10)를 제거하는 단계 106을 실행한다.
도 4a 내지 도 4e에 도시된 캐리어(10)에 제1 칩(11)과 제2 칩(12)을 실장하고, 상호연결 소자(15)를 제1 칩(11)과 제2 칩(12)에 부착하며, 몰딩층(30)을 형성하고, 박화 처리하며, 캐리어(10)를 제거하는 각 단계는 상기 실시예에 기술된 각 단계와 동일하거나 유사하므로, 여기서는 중복 설명을 생략한다.
이상의 실시예의 각 측면에 따르면, 새로운 패키징 구조 설계와 독특한 공정 플로우를 통해, 보다 저렴한 비용과 보다 단순한 제조 과정으로 EMIB 기술과 동일하거나 유사한 효과를 구현할 수 있다. 한편으로는, 기판(substrate)에 상호연결 소자를 감입할 필요가 없어 설계 및 제조의 복잡성과 시간 주기를 단축할 수 있고, 다른 한편으로는, 기판과 관련된 비용을 생략할 수 있어, 멀티칩의 연결에 원활하고 저렴한 비용의 해결 방안을 제공한다.
도 5a 내지 도 5c는 일부 실시예에 따라 상호연결 소자(13)를 제1 칩(11)과 제2 칩(12)의 상부 표면에 본딩하는 설명도이다.
도 5a를 참조하면, 일부 실시예에서, 상호연결 소자의 제1 측면의 제1 영역에 각각 제1 칩(11)의 제1 범프(20)에 본딩되기 위한 복수의 제1 패드(131)가 형성되고, 상호연결 소자(13)의 제1 측면의 제2 영역에 각각 제2 칩(12)의 제1 범프(21)에 본딩되기 위한 복수의 제2 패드(132)가 형성되며, 상호연결 소자(13)의 복수의 제1 패드(131)와 복수의 제2 패드(132) 사이에 팬아웃 회로(133)가 형성된다. 패키지 설계에 따라 상기 상호연결 소자(13)를 미리 확정하여 제조할 수 있으며, 여기서 제1 칩(11)의 가장자리 부위의 설정 영역 중의 복수의 제1 범프(20) 위치에 따라 상호연결 소자(13)에 대응되는 복수의 제1 패드(131)를 형성하고, 제1 칩(11)과 제2 칩(12) 사이의 설정 간격 및 제2 칩(12)의 가장자리 부위의 설정 영역 중의 복수의 제1 범프(21)의 위치에 따라 상호연결 소자(13)에 대응되는 복수의 제2 패드(132)를 형성하며, 대응되는 제1 패드(131)와 제2 패드(132) 사이에 팬아웃 회로(133)를 형성할 수 있다.
반도체 칩의 패키징 과정에서, 실장의 오차가 불가피하다는 것을 이해할 수 있을 것이다. 예를 들어, 제1 칩(11)과 제2 칩(12)을 캐리어(10)의 일측 표면에 실장 시, 어느 정도의 실장 간격 오차가 발생하는데, 상호연결 소자(13) 중의 제1 패드(131)와 제2 패드(132)는 여전히 칩 설계 시에 확정된 표준 간격을 지니고 있기 때문에, 후속되는 상호연결 소자(13)를 제1 칩(11)과 제2 칩(12) 상부 표면에 부착 시, 대응되는 패드와 범프 사이에 정렬 본딩이 어려운 문제가 발생할 수 있다.
도 5a 내지 도 5c를 참조하면, 일부 실시예에 따르면, 제1 칩(11)의 상부 표면은 복수의 고밀도 제1 범프(21)를 구비하고, 제2 칩(12)의 상부 표면은 복수의 저밀도 제1 범프(22)를 구비하며, 여기서 고밀도 제1 범프(21)의 접촉면은 저밀도 제1 범프(22)보다 작다. 따라서 먼저 상호연결 소자(13)의 제1 패드(131)를 제1 칩(11)의 고밀도 제1 범프(21)에 정렬 본딩시킴으로써, 상호연결 소자(13)의 제2 패드(132)가 제1 칩(11)의 고밀도 제1 범프(21)를 참고 기준으로 하여 제2 칩(12)의 저밀도 제1 범프(22)에 자기정렬되어 본딩되도록 할 수 있다. 이에 따라, 고밀도 제1 범프(21)와 제1 패드(131)는 정렬 본딩을 구현할 수 있고, 저밀도 제1 범프(22)는 더 큰 접촉 면적으로 더욱 큰 오차 허용 공간을 구비하므로, 오차로 인해 정렬 본딩이 어려운 문제를 피할 수 있다.
일부 실시예에 따르면, 제1 칩(11)은 프로세서 칩의 논리 칩일 수 있고, 제2 칩(12)은 메모리 칩일 수 있다.
도 6a 내지 도 6e는 또 다른 일부 실시예에 따라 패키지를 형성하는 과정 중의 중간 단계의 단면도이다. 여기서, 두 그룹의 칩을 패키징하는 과정을 도시하였으며, 이하 도 6a 내지 도 6e를 참고하여 상기 단계 101 내지 106에 대해 상세히 설명한다.
먼저 도 6a를 참조하면, 먼저, 캐리어(10)와 각각 적어도 제1 칩(11)과 제2 칩(12)을 포함하는 두 그룹의 칩을 제공하여, 제1 칩(11)과 제2 칩(12)을 정면이 위를 향하도록 캐리어(10)의 표면에 실장하는 단계 101을 실행한다.
이어서, 각 그룹의 칩의 제1 칩(11)이 상호연결 소자(13)를 통해 제2 칩(12)에 전기적으로 연결될 수 있도록, 상호연결 소자(13)를 각 그룹의 칩의 제1 칩(11)과 제2 칩(12)의 상부 표면에 부착하는 단계 102를 실행한다.
도 6b를 참조하면, 이어서, 각 그룹의 칩의 제1 칩(11)과 제2 칩(12)의 주위에 몰딩층(30)을 형성하는 단계 103을 실행하며, 여기서 제1 칩(11)과 제2 칩(12) 및 상호연결 소자(13)가 몰딩층(30) 내에 감입된다.
도 6c를 참조하면, 이어서, 몰딩층(30)의 캐리어(10)에서 먼 일측 표면에 대해 박화 처리를 수행하여, 제1 칩(11)과 제2 칩(12)의 제1 범프(20)를 노출시키는 단계 104를 실행한다.
도 6d를 참조하면, 이어서, 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 제2 범프(40)를 형성하는 단계 105를 실행한다.
도 6e를 참조하면, 이어서, 캐리어(10)를 제거하는 단계 106을 실행한다. 상기 실시예와 비교하여, 도 6a 내지 도 6e에 도시된 패키징 방법의 차이점은 주로, 패키징을 위한 칩 그룹의 수량이 1보다 크다는데 있으며, 따라서 상기 단계 106 이후, 형성된 패키지에 대해 절단을 수행하여 복수 유닛의 패키지를 획득하는 단계를 더 실행해야 하며, 여기서 상기 각 유닛의 패키지는 한 그룹의 칩을 포함한다.
도 6a 내지 도 6e에 도시된 캐리어(10)에 제1 칩(11)과 제2 칩(12)을 실장하고, 상호연결 소자(14)를 제1 칩(11)과 제2 칩(12)에 부착하며, 몰딩층(30)을 형성하고, 박화 처리하며, 캐리어(10)를 제거하는 각 단계는 상기 실시예에 기술된 각 단계와 동일하거나 유사하므로, 여기서는 중복 설명을 생략한다.
본 실시예는 칩 그룹의 수량이 2인 예시를 도시하였으며, 칩 그룹의 수량은 1보다 크거나 같은 임의의 정수일 수 있으므로, 대규모 칩 패키징을 구현할 수 있음을 이해하여야 한다.
본 출원의 실시예는 패키지를 더 제공한다. 도 2e를 참조하면, 일부 실시예에 따른 패키지의 단면도를 도시한 것으로서, 상부 표면에 복수의 제1 범프(20)를 구비하는 제1 칩(11)과 제2 칩(12); 제1 칩(11)과 제2 칩(12)의 상부 표면에 형성되며, 제1 칩(11)이 제2 칩(12)에 전기적으로 연결될 수 있도록 하는 상호연결 소자(13); 제1 칩(11)과 제2 칩(12)의 주위에 형성되어, 제1 칩(11)과 제2 칩(12) 및 상호연결 소자(13)가 내부에 감입되며, 제1 칩(11)과 제2 칩(12)의 제1 범프(20)가 상부 표면에 노출되는 몰딩층(30); 몰딩층(30)의 상부 표면에 형성되는 복수의 제2 범프(40)를 포함한다.
도 5a 내지 도 5c를 참조하면, 일부 실시예에서, 상호연결 소자(13)의 제1 측면의 제1 영역에 각각 제1 칩(11)의 제1 범프(20)에 본딩되기 위한 복수의 제1 패드(131)가 형성되고, 상호연결 소자(13)의 제1 측면의 제2 영역에 각각 제2 칩(12)의 제1 범프(20)에 본딩되기 위한 복수의 제2 패드(132)가 형성되며, 상호연결 소자(13)의 복수의 제1 패드(131)와 복수의 제2 패드(132) 사이에 팬아웃 회로(133)가 형성된다. 일부 실시예에서, 제1 칩(11)의 상부 표면에 복수의 고밀도 제1 범프(21)가 구비되고, 제2 칩(12)의 상부 표면에 복수의 저밀도 제1 범프(22)가 구비되며, 여기서 고밀도 제1 범프(21)의 접촉면은 저밀도 제1 범프(22)보다 작다. 패키지에서, 상호연결 소자(13)의 제1 패드(131)는 제1 칩(11)의 고밀도 제1 범프(21)에 정렬 본딩되고, 상호연결 소자(13)의 제2 패드(132)는 제1 패드(11)의 고밀도 제1 범프(21)를 참고 기준으로 하여 제2 칩(12)의 저밀도 제1 범프(22)에 자기정렬되어 본딩된다.
도 3e를 참조하면, 다른 일부 실시예에서, 상호연결 소자(14)는 수직 상호연결 관통 비아(141)를 구비한 상호연결 소자로 형성될 수도 있다. 도 4e를 참조하면, 다른 일부 실시예에서, 상호연결 소자(15)는 제1 칩(11)과 제2 칩(12)의 상부 표면에 열압축 본딩되는 연성회로(15)로 형성될 수도 있다.
도 3e를 참조하면, 일부 실시예에서, 패키지는 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 형성되는 재배선층(50)을 더 포함할 수 있으며, 재배선층(50)에 복수의 제2 범프(40)가 형성된다. 다른 일부 실시예에서, 복수의 제2 범프(40)는 또한 몰딩층(30)의 제1 범프(20)가 노출된 일측 표면에 형성되는 솔더캡핑(solder capping)층으로 형성될 수도 있다.
일부 실시예에서, 상호연결 소자(13, 14, 15)는 수동 소자 또는 능동 소자로 형성될 수 있다.
일부 실시예에서, 제1 칩(11)은 프로세서 칩이고, 제2 칩(12)은 메모리 칩이다.
비록 일부 구체적인 실시방식을 참고하여 본 발명의 정신과 원리를 기술하였으나, 본 발명은 공개된 구체적인 실시방식에 한정되지 않고, 각 측면에 대한 구분 역시 이익을 위해 이러한 측면 중의 특징을 조합할 수 없음을 의미하는 것이 아니며, 이러한 구분은 단지 표현의 편의를 위한 것임을 이해하여야 한다. 본 발명의 취지는 첨부된 청구항의 정신과 범위 내에 포함되는 각종 수정과 등가의 배치를 포괄하고자 하는데 있다.

Claims (17)

  1. 패키지 형성 방법에 있어서,
    캐리어 및 각 그룹에 적어도 제1 칩과 제2 칩을 포함하는 적어도 한 그룹의 칩을 제공하는 단계;
    각 그룹의 칩에 포함되되 상부 표면에 제1 범프를 구비한 상기 제1 칩과 상기 제2 칩을 정면이 위를 향하도록 상기 캐리어의 표면에 실장하는 단계;
    각 그룹의 칩에 포함된 상기 제1 칩이 상호연결 소자를 통해 상기 제2 칩에 전기적으로 연결될 수 있도록, 상기 상호연결 소자를 상기 제1 칩과 상기 제2 칩의 상부 표면에 부착하는 단계;
    상기 제1 칩과 상기 제2 칩의 주위에 몰딩층을 형성하여, 상기 제1 칩과 상기 제2 칩 및 상기 상호연결 소자가 상기 몰딩층 내에 감입되도록 하는 단계;
    상기 몰딩층의 상기 캐리어에서 먼 일측 표면에 대해 박화 처리를 수행하여, 상기 제1 칩과 상기 제2 칩의 상기 제1 범프 중 상기 상호연결 소자에 부착된 제1 범프를 제외한 제1 범프를 노출시키는 단계;
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계; 및
    상기 캐리어를 제거하는 단계를 포함하고,
    상기 제1 범프 중 상기 상호연결 소자에 부착된 제1 범프는 나머지 제1 범프보다 낮은 높이를 갖고, 상기 박화 처리에 의해 상기 나머지 제1 범프의 전도성 접촉면이 노출되며,
    상기 제1 칩의 상부 표면에 복수의 고밀도 제1 범프가 구비되고, 상기 제2 칩의 상부 표면에 복수의 저밀도 제1 범프가 구비되며, 상기 고밀도 제1 범프는 접촉면이 상기 저밀도 제1 범프보다 작고,
    상기 상호연결 소자의 제1 측면의 제1 영역에 각각 상기 제1 칩의 제1 범프에 본딩되기 위한 복수의 제1 패드가 형성되고, 상기 상호연결 소자의 제1 측면의 제2 영역에 각각 상기 제2 칩의 제1 범프에 본딩되기 위한 복수의 제2 패드가 형성되며,
    상기 상호연결 소자를 상기 제1 칩과 상기 제2 칩의 상부 표면에 부착하는 단계는 상기 상호연결 소자의 제1 패드를 상기 제1 칩의 상기 고밀도 제1 범프에 먼저 정렬 본딩시킨 후 상기 상호연결 소자의 제2 패드를 상기 제2 칩의 상기 저밀도 제1 범프에 정렬 본딩시킴으로써 상기 상호연결 소자의 제2 패드가 상기 고밀도 제1 범프를 참고 기준으로 하여 보다 큰 접촉면을 갖는 상기 제2 칩의 저밀도 제1 범프에 자기정렬되어 본딩되도록 하는 단계를 포함하는 것을 특징으로 하는, 패키지 형성 방법.
  2. 제1항에 있어서,
    상기 칩 그룹의 수량은 1보다 크며, 상기 패키지 형성 방법은
    상기 캐리어를 제거한 후, 형성된 상기 패키지에 대해 절단을 수행하여, 복수 유닛의 패키지를 획득하는 단계를 더 포함하며, 상기 각 유닛의 패키지는 한 그룹의 칩을 포함하는 것을 특징으로 하는, 패키지 형성 방법.
  3. 제1항에 있어서,
    상기 상호연결 소자의 상기 복수의 제1 패드와 상기 복수의 제2 패드 사이에 팬아웃 회로가 형성되는 것을 특징으로 하는, 패키지 형성 방법.
  4. 제3항에 있어서,
    상기 상호연결 소자는 수동 소자 또는 능동 소자로 형성되는 것을 특징으로 하는, 패키지 형성 방법.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 수직 상호연결 관통 비아를 구비하는 상호연결 소자로 형성되는 것을 특징으로 하는, 패키지 형성 방법.
  6. 제1항에 있어서,
    상호연결 소자를 상기 제1 칩과 상기 제2 칩의 상부 표면에 부착하는 단계는, 상기 상호연결 소자를 상기 제1 칩과 상기 제2 칩의 상부 표면에 열압축 본딩하는 단계를 더 포함하며, 상기 상호연결 소자는 연성회로로 형성 것을 특징으로 하는, 패키지 형성 방법.
  7. 제1항에 있어서, 상기 패키지 형성 방법은
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 재배선층을 형성하고, 상기 재배선층에 복수의 상기 제2 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 패키지 형성 방법.
  8. 제1항에 있어서,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 제2 범프를 형성하는 단계는,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 솔더캡핑층을 형성하는 단계를 포함하는 것을 특징으로 하는, 패키지 형성 방법.
  9. 삭제
  10. 패키지에 있어서,
    상부 표면에 복수의 제1 범프를 구비한 제1 칩과 제2 칩;
    상기 제1 칩이 상기 제2 칩에 전기적으로 연결될 수 있도록 상기 제1 칩과 상기 제2 칩의 상부 표면에 부착된 상호연결 소자;
    상기 제1 칩과 상기 제2 칩의 주위에 형성되어, 상기 제1 칩과 상기 제2 칩 및 상기 상호연결 소자가 감입되며, 상기 제1 칩과 상기 제2 칩의 상기 제1 범프 중 상기 상호연결 소자에 부착된 제1 범프를 제외한 제1 범프가 상부 표면에 노출되는 몰딩층;
    상기 몰딩층의 상부 표면에 형성되는 복수의 제2 범프를 포함하고,
    상기 복수의 제1 범프 중 상기 상호연결 소자에 부착된 제1 범프는 나머지 제1 범프보다 낮은 높이를 갖고, 상기 나머지 제1 범프의 전도성 접촉면이 상기 몰딩층의 상부 표면에 노출되며,
    상기 제1 칩의 상부 표면에 복수의 고밀도 제1 범프가 구비되고, 상기 제2 칩의 상부 표면에 복수의 저밀도 제1 범프가 구비되며, 상기 고밀도 제1 범프의 접촉면은 상기 저밀도 제1 범프보다 작고,
    상기 상호연결 소자의 제1 측면의 제1 영역에 각각 상기 제1 칩의 제1 범프에 본딩되기 위한 복수의 제1 패드가 형성되고, 상기 상호연결 소자의 제1 측면의 제2 영역에 각각 상기 제2 칩의 제1 범프에 본딩되기 위한 복수의 제2 패드가 형성되며,
    상기 패키지에서, 상기 상호연결 소자의 제1 패드가 상기 제1 칩의 상기 고밀도 제1 범프에 먼저 정렬되어 본딩된 후 상기 상호연결 소자의 제2 패드가 상기 고밀도 제1 범프를 참고 기준으로 하여 보다 큰 접촉면을 갖는 상기 제2 칩의 상기 저밀도 제1 범프에 자기정렬되어 본딩되는 것을 특징으로 하는, 패키지.
  11. 제10항에 있어서,
    상기 상호연결 소자의 상기 복수의 제1 패드와 상기 복수의 제2 패드 사이에 팬아웃 회로가 형성되는 것을 특징으로 하는, 패키지.
  12. 제11항에 있어서,
    상기 상호연결 소자는 수동 소자 또는 능동 소자로 형성되는 것을 특징으로 하는, 패키지.
  13. 제10항 내지 제12항 중의 어느 한 항에 있어서,
    상기 상호연결 소자는 수직 상호연결 관통 비아를 구비한 상호연결 소자로 형성되는 것을 특징으로 하는, 패키지.
  14. 제10항에 있어서,
    상기 상호연결 소자는 상기 제1 칩과 상기 제2 칩의 상부 표면에 열압축 본딩되는 연성회로로 형성되는 것을 특징으로 하는, 패키지.
  15. 제10항에 있어서, 상기 패키지는,
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 재배선층을 더 포함하며, 상기 재배선층에 복수의 상기 제2 범프가 형성되는 것을 특징으로 하는, 패키지.
  16. 제10항에 있어서,
    상기 복수의 제2 범프는
    상기 몰딩층의 상기 제1 범프가 노출된 일측 표면에 형성되는 솔더캡핑층으로 형성되는 것을 특징으로 하는, 패키지.
  17. 삭제
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006281A1 (en) * 2017-06-29 2019-01-03 Georg Seidemann Cross-connected multi-chip modules coupled by silicon bent-bridge interconnects and methods of assembling same
US20200075546A1 (en) * 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US20200243449A1 (en) * 2019-01-30 2020-07-30 Powertech Technology Inc. Package structure and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397071B2 (en) * 2013-12-11 2016-07-19 Intel Corporation High density interconnection of microelectronic devices
CN116169110A (zh) * 2018-02-24 2023-05-26 华为技术有限公司 一种芯片及封装方法
CN110707075A (zh) * 2019-11-07 2020-01-17 杭州晶通科技有限公司 超高密度多芯片模组的三维扇出型封装结构与制备方法
CN210640243U (zh) * 2019-11-07 2020-05-29 杭州晶通科技有限公司 超高密度多芯片模组的三维扇出型封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006281A1 (en) * 2017-06-29 2019-01-03 Georg Seidemann Cross-connected multi-chip modules coupled by silicon bent-bridge interconnects and methods of assembling same
US20200075546A1 (en) * 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US20200243449A1 (en) * 2019-01-30 2020-07-30 Powertech Technology Inc. Package structure and manufacturing method thereof

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