KR102457357B1 - 통합 회로 패키지 디바이스 및 이를 형성하는 방법 - Google Patents

통합 회로 패키지 디바이스 및 이를 형성하는 방법 Download PDF

Info

Publication number
KR102457357B1
KR102457357B1 KR1020200106159A KR20200106159A KR102457357B1 KR 102457357 B1 KR102457357 B1 KR 102457357B1 KR 1020200106159 A KR1020200106159 A KR 1020200106159A KR 20200106159 A KR20200106159 A KR 20200106159A KR 102457357 B1 KR102457357 B1 KR 102457357B1
Authority
KR
South Korea
Prior art keywords
die
redistribution structure
power gating
metallization pattern
processor
Prior art date
Application number
KR1020200106159A
Other languages
English (en)
Other versions
KR20210047243A (ko
Inventor
첸-후아 유
웨이 링 창
추에이-탕 왕
퐁-유안 창
치에-옌 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210047243A publication Critical patent/KR20210047243A/ko
Application granted granted Critical
Publication of KR102457357B1 publication Critical patent/KR102457357B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

한 실시형태에서, 디바이스는 다음의 것을 포함한다: 회로 블록을 포함하는 프로세서 다이 - 회로 블록은 제1 기술 노드의 능동 디바이스를 포함함 - ; 제2 기술 노드의 전력 반도체 디바이스를 포함하는 전력 게이팅 다이 - 제2 기술 노드는 제1 기술 노드보다 더 큼 -; 및 제1 금속화 패턴을 포함하는 제1 재배선 구조체 - 제1 금속화 패턴은 전력 공급 소스 라인(power supply source line) 및 전력 공급 접지 라인(power supply ground line)을 포함하되, 회로 블록의 제1 서브세트는 전력 반도체 디바이스를 통해 전력 공급 소스 라인 및 전력 공급 접지 라인에 영구적으로 전기적으로 커플링되고, 회로 블록의 제2 서브세트는 전력 공급 소스 라인 및 전력 공급 접지 라인에 영구적으로 전기적으로 커플링됨 - .

Description

통합 회로 패키지 디바이스 및 이를 형성하는 방법{INTEGRATED CIRCUIT PACKAGE DEVICE AND METHOD FORMING THE SAME}
우선권 주장 및 교차 참조
본 출원은 2019년 10월 18일자로 출원된 미국 가출원 제 62/916,954호의 이점을 주장하며, 상기 가출원은 참조에 의해 본원에 통합된다.
반도체 기술이 계속 발전함에 따라, 집적 회로 다이는 점점 더 작아지고 있다. 게다가, 더 많은 기능이 다이에 통합되고 있다. 따라서, 다이에 의해 필요로 되는 입력/출력(I/O) 패드의 수가 증가하였고, 한편 I/O 패드에 대해 이용 가능한 영역은 감소하였다. I/O 패드의 밀도는 시간이 지남에 따라 빠르게 증가하여, 다이 패키징의 어려움을 증가시켰다. 몇몇 애플리케이션은 집적 회로 다이의 더 큰 병렬 프로세싱 성능을 요구한다. 다수의 다이를 통합하기 위해 패키징 기술이 사용되어, 더 큰 정도의 병렬 프로세싱 성능을 허용할 수도 있다.
몇몇 패키징 기술에서, 집적 회로 다이는 그들이 패키징되기 이전에 웨이퍼로부터 개별화된다(singulated). 이 패키징 기술의 유리한 피쳐는 팬 아웃 패키지를 형성하는 가능성인데, 이것은 다이 상의 I/O 패드가 더 넓은 영역으로 재배선되는 것을 허용한다. 따라서, 다이의 표면 상의 I/O 패드의 수는 증가될 수도 있다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1, 2, 및 3은 몇몇 실시형태에 따른 집적 회로 패키지를 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 4, 도 5, 및 도 6은 몇몇 실시형태에 따른, 집적 회로 패키지를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 7은 몇몇 다른 실시형태에 따른, 집적 회로 패키지 및 집적 회로 패키지를 구현하는 시스템의 단면도이다.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 및 도 16은 몇몇 실시형태에 따른, 집적 회로 패키지를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 17은 몇몇 다른 실시형태에 따른, 집적 회로 패키지 및 집적 회로 패키지를 구현하는 시스템의 단면도이다.
도 18은 몇몇 다른 실시형태에 따른, 집적 회로 패키지 및 집적 회로 패키지를 구현하는 시스템의 단면도이다.
도 19는 몇몇 다른 실시형태에 따른, 집적 회로 패키지 및 집적 회로 패키지를 구현하는 시스템의 단면도이다.
도 20, 도 21, 도 22, 도 23, 및 도 24는 몇몇 실시형태에 따른, 집적 회로 패키지를 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 25, 도 26, 도 27, 및 도 28은 몇몇 실시형태에 따른, 집적 회로 패키지를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 29, 도 30, 도 31, 도 32, 도 33, 및 도 34는 몇몇 다른 실시형태에 따른, 집적 회로 패키지를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 35, 도 36, 도 37, 도 38, 도 39, 및 도 40은 몇몇 다른 실시형태에 따른, 집적 회로 패키지를 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다.
도 41은 몇몇 다른 실시형태에 따른, 집적 회로 패키지의 단면도이다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에 따르면, 별개의 반도체 디바이스인 프로세서 디바이스 및 전력 게이팅 디바이스(power gating device)를 구비하는 집적 회로 패키지가 형성된다. 전력 게이팅 디바이스는 프로세서 디바이스보다 더 큰 능동 디바이스로 형성되고, 프로세서 디바이스에 전력 게이팅을 제공하는 전력 반도체 디바이스(power semiconductor device)를 포함한다. 따라서, 큰 기술 노드의 스위치 트랜지스터가 전력 전달을 위해 사용되어, 결과적으로 나타나는 집적 회로 패키지의 전력 소비에서의 감소를 허용할 수도 있다.
도 1, 도 2, 및 도 3은, 몇몇 실시형태에 따른, 집적 회로 패키지(100)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 집적 회로 패키지(100)는 웨이퍼(102) 상에 반도체 디바이스를 적층하는 것에 의해 형성된다. 웨이퍼(102)의 하나의 디바이스 영역(102A)에서의 디바이스의 적층이 예시되지만, 그러나, 웨이퍼(102)는 임의의 수의 디바이스 영역을 가질 수도 있고, 반도체 디바이스는 각각의 디바이스 영역에서 집적 회로 패키지를 형성하도록 적층될 수도 있다는 것이 인식되어야 한다. 반도체 디바이스는 베어 집적 회로 다이(bare integrated circuit die) 또는 패키지화된 다이(packaged die)일 수 있다. 예시되는 실시형태에서, 각각의 반도체 디바이스는 베어 집적 회로 다이이다. 다른 실시형태에서, 예시된 반도체 디바이스 중 하나 이상은 캡슐화되는(encapsulated) 패키지화된 다이일 수 있다.
도 1에서, 웨이퍼(102)가 획득된다. 웨이퍼(102)는 디바이스 영역(102A)에서 프로세서 디바이스(10)를 포함한다. 프로세서 디바이스(10)는 후속하는 프로세싱에서 개별화되어 집적 회로 패키지(100)에 포함될 것이다. 프로세서 디바이스(10)는, 중앙 프로세싱 유닛(central processing unit; CPU), 그래픽 프로세싱 유닛(graphics processing unit; GPU), 산술 로직 유닛(arithmetic logic unit; ALU), 시스템 온 칩(system-on-a-chip; SoC), 애플리케이션 프로세서(application processor; AP), 이미지 신호 프로세서(image signal processor; ISP), 디지털 신호 프로세싱(digital signal processing; DSP), 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA), 마이크로컨트롤러, 인공 지능(artificial intelligence; AI) 가속기, 또는 등등과 같은 임의의 허용 가능한 프로세서 또는 로직 디바이스일 수 있다. 하기에서 추가로 논의되는 바와 같이, 프로세서 디바이스(10)는 전력 게이팅 피쳐 없이 형성된다.
프로세서 디바이스(10)는 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 프로세싱될 수도 있다. 예를 들면, 프로세서 디바이스(10)는 반도체 기판(12), 예컨대 도핑된 또는 도핑되지 않은 실리콘, 또는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층을 포함한다. 반도체 기판(12)은 다른 반도체 재료, 예컨대 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 반도체 기판(12)은 활성 표면(12A) 및 비활성 표면(12N)을 갖는다.
디바이스는 반도체 기판(12)의 활성 표면(12A)에서 형성될 수도 있다. 디바이스는 능동 디바이스(예를 들면, 트랜지스터, 다이오드, 등등), 커패시터, 저항기, 등등일 수도 있다. 비활성 표면(12N)은 디바이스가 없을 수도 있다. 층간 유전체(inter-layer dielectric; ILD)는 반도체 기판(12)의 활성 표면(12A) 위에 있다. ILD는 디바이스를 둘러싸고 있으며 디바이스를 피복할 수도 있다. ILD는 포스포 실리케이트 글래스(Phospho-Silicate Glass; PSG), 보로 실리케이트 글래스(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass; BPSG), 도핑되지 않은 실리케이트 글래스(Undoped Silicate Glass; USG), 또는 등등과 같은 재료로 형성되는 하나 이상의 유전체 층을 포함할 수도 있다.
반도체 기판(12)의 활성 표면(12A) 위에 인터커넥트 구조체(interconnect structure)(14)가 있다. 인터커넥트 구조체(14)는 반도체 기판(12)의 활성 표면(12A)에서 디바이스를 인터커넥트하여 집적 회로를 형성한다. 인터커넥트 구조체(14)는, 예를 들면, 유전체 층의 금속화 패턴에 의해 형성될 수도 있다. 금속화 패턴은 하나 이상의 유전체 층에서 형성되는 금속 라인 및 비아를 포함한다. 인터커넥트 구조체(14)의 금속화 패턴은 반도체 기판(12)의 활성 표면(12A)에서 디바이스에 전기적으로 커플링된다.
프로세서 디바이스(10)의 전면(front side)(10F)에는 다이 커넥터(16)가 있다. 다이 커넥터(16)는 외부 연결이 이루어지는 전도성 필라(pillar), 패드, 또는 등등일 수도 있다. 다이 커넥터(16)는 인터커넥트 구조체(14) 내에 및/또는 상에 있다. 다이 커넥터(16)는, 구리, 알루미늄, 또는 등등과 같은 금속으로 형성될 수 있으며, 예를 들면, 도금, 또는 등등에 의해 형성될 수 있다.
프로세서 디바이스(10)의 전면(10F)에는 유전체 층(18)이 있다. 유전체 층(18)은 인터커넥트 구조체(14) 내에 및/또는 상에 있다. 유전체 층(18)은 다이 커넥터(16)를 횡방향에서(laterally) 캡슐화하고, 유전체 층(18)은 프로세서 디바이스(10)의 측벽과 횡방향에서 경계를 같이한다(coterminous). 초기에, 유전체 층(18)은 다이 커넥터(16)를 매립할 수도 있고, 그 결과, 유전체 층(18)의 최상부 표면(topmost surface)이 다이 커넥터(16)의 최상부 표면 위에 있다. 유전체 층(18)은 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 기반의 폴리머, 또는 등등과 같은 폴리머; 실리콘 질화물(silicon nitride) 또는 등등과 같은 질화물(nitride); 실리콘 산화물(silicon oxide), PSG, BSG, BPSG, 또는 등등과 같은 산화물(oxide); 등등, 또는 이들의 조합일 수도 있다. 유전체 층(18)은, 예를 들면, 스핀 코팅(spin coating), 라미네이션(lamination), 화학적 기상 증착(chemical vapor deposition; CVD), 또는 등등에 의해 형성될 수도 있다. 형성 이후, 다이 커넥터(16) 및 유전체 층(18)은, 예를 들면, 화학적 기계적 연마(chemical-mechanical polish; CMP) 프로세스, 에치 백 프로세스, 등등, 또는 이들의 조합을 사용하여 평탄화될 수 있다. 평탄화 이후, 다이 커넥터(16) 및 유전체 층(18)의 표면은 평평하고 프로세서 디바이스(10)의 전면(10F)에서 노출된다.
프로세서 디바이스(10)는 복수의 회로 블록을 포함한다. 회로 블록은 프로세서 디바이스(10)의 로직 블록 또는 회로의 단위이다. 다시 말하면, 회로 블록은 프로세서 디바이스(10)의 회로의 서브세트를 포함하는데, 회로 블록 내의 회로 모두는 동일한 도메인에 관련된다. 회로 블록의 예는 산술 회로 블록, 메모리 회로 블록, DSP 회로 블록, 및 등등을 포함한다.
전력 게이팅 디바이스(20)가 또한 획득된다. 전력 게이팅 디바이스(20)는 프로세서 디바이스(10)에 대한 전력 전달 네트워크의 일부이다. 구체적으로, 전력 게이팅 디바이스(20)는 프로세서 디바이스(10)의 회로 블록의 일부 또는 모두에 전력 게이팅을 제공한다. 전력 게이팅 디바이스(20)는 런타임에서 제어 신호를 수신하도록 그리고 제어 신호에 응답하여 프로세서 디바이스(10)의 회로 블록을 턴온 또는 턴오프하도록 동작 가능하다. 예를 들면, 프로세서 디바이스(10)의 회로 블록은 필요로 될 때 턴온될 수 있고 미사용시 턴오프될 수 있어서, 따라서 미사용 회로 블록의 누설 전력을 감소시킬 수 있다. 따라서, 프로세서 디바이스(10)의 전력 소비는 감소될 수도 있다. 게다가, 전력 게이팅 피쳐가 없는 프로세서 디바이스(10)를 형성하는 것은 프로세서 디바이스(10)의 면적에서의 감소를 허용한다. 예를 들면, 전력 게이팅 피쳐를 전용 전력 게이팅 디바이스(20)로 이동시키는 것은 프로세서 디바이스(10)의 면적이 20 %만큼 감소되는 것을 허용한다.
전력 게이팅 디바이스(20)는 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 프로세싱될 수도 있다. 예를 들면, 전력 게이팅 디바이스(20)는 반도체 기판(22), 인터커넥트 구조체(24), 다이 커넥터(26), 및 유전체 층(28)을 포함하는데, 이들은, 각각, 반도체 기판(12), 인터커넥트 구조체(14), 다이 커넥터(16), 유전체 층(18)와 유사할 수 있다. 다이 커넥터(26) 및 유전체 층(28)은 전력 게이팅 디바이스(20)의 전면(20F)에서 노출된다. 전력 게이팅 디바이스(20)는 반도체 기판(22) 안으로 연장되면서 형성되는 전도성 비아(30)를 더 포함한다. 전도성 비아(30)는 인터커넥트 구조체(24)의 금속화 패턴에 전기적으로 커플링된다.
전도성 비아(30)를 형성하기 위한 예로서, 예를 들면, 에칭, 밀링, 레이저 기술, 이들의 조합, 및/또는 등등에 의해, 인터커넥트 구조체(24) 및/또는 반도체 기판(22)에서 리세스(recess)가 형성될 수 있다. 예컨대, 산화 기술을 사용하는 것에 의해, 리세스 내에 얇은 유전체 재료가 형성될 수도 있다. 예컨대 CVD, 원자 층 퇴적(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, 이들의 조합, 및/또는 등등에 의해, 얇은 배리어 층이 개구 내에서 등각적으로(conformally) 퇴적될 수도 있다. 배리어 층은, 산화물, 질화물, 또는 산질화물(oxynitride), 예컨대 티타늄 질화물(titanium nitride), 티타늄 산질화물(titanium oxynitride), 탄탈룸 질화물(tantalum nitride), 탄탈룸 산질화물(tantalum oxynitride), 텅스텐 질화물(tungsten nitride), 이들의 조합, 및/또는 등등으로부터 형성될 수도 있다. 배리어 층 위에 그리고 개구 내에 전도성 재료가 퇴적될 수도 있다. 전도성 재료는 전기 화학 도금 프로세스, CVD, ALD, PVD, 이들의 조합, 및/또는 등등에 의해 형성될 수도 있다. 전도성 재료의 예는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합, 및/또는 등등이다. 잉여(excess) 전도성 재료 및 배리어 층은, 예를 들면, CMP에 의해 인터커넥트 구조체(24) 및/또는 반도체 기판(22)의 표면으로부터 제거된다. 배리어 층 및 전도성 재료의 나머지 부분은 전도성 비아(30)를 형성한다.
예시되는 실시형태에서, 전도성 비아(30)는 전력 게이팅 디바이스(20)의 후면(back side)(20B)에서 아직 노출되지 않는다. 오히려, 전도성 비아(30)는 반도체 기판(22)에 매립되어 있다. 하기에서 추가로 논의되는 바와 같이, 전도성 비아(30)는 후속하는 프로세싱에서 평탄화 프로세스를 통해 전력 게이팅 디바이스(20)의 후면(20B)에서 노출될 것이다. 노출 이후, 전도성 비아(30)는 기판 관통 비아(through-substrate via) 또는 실리콘 관통 비아(through-silicon via; TSV)로 지칭될 수 있다.
전력 게이팅 디바이스(20)는 프로세서 디바이스(10)에 전력 게이팅을 제공하기 위한 전력 반도체 디바이스(예를 들면, 전력 전자장치(power electronics)에 대해 사용되는 반도체 디바이스)를 포함한다. 구체적으로, 전력 게이팅 디바이스(20)는 스위치 트랜지스터, 전력 게이팅 컨트롤러, 및 전력 게이팅 패브릭(power gating fabric)을 포함할 수 있다. 전력 게이팅 디바이스(20)의 전력 반도체 디바이스는, 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT) 디바이스 또는 등등과 같은 바이폴라 디바이스일 수 있거나, 또는 전력 MOSFET 디바이스, 예컨대 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스, 이중 확산 금속 산화물 반도체(double diffused metal-oxide-semiconductor; DMOS) 디바이스, 또는 등등일 수 있다. 몇몇 실시형태에서, 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)는 상이한 반도체 프로세스 기술에 의해 형성되고, 상이한 피치의 디바이스(예를 들면, 능동 디바이스)를 갖는다. 예를 들면, 프로세서 디바이스(10)는 CMOS 디바이스를 포함할 수 있고, 전력 게이팅 디바이스(20)는 IGBT 디바이스 또는 DMOS 디바이스를 포함할 수 있다. 반도체 기판(22)의 활성 표면은 스위치 트랜지스터를 포함하는 스위칭 디바이스 영역(22S)을 포함한다. 스위칭 디바이스 영역(22S)의 스위치 트랜지스터는 전력 공급 소스(power supply source)(VDD) 라인(하기에서 추가로 논의됨)에 연결되고, 활성화되는 경우, VDD 라인을 프로세서 디바이스(10)의 회로 블록에 전기적으로 커플링한다. 마찬가지로, 인터커넥트 구조체(24)의 금속화 패턴은 전력 게이팅 패브릭의 일부 또는 모두를 형성할 수 있다. 예를 들면, 인터커넥트 구조체(24)는, VDD 라인을 스위치 트랜지스터로부터 프로세서 디바이스(10)의 회로 블록으로 라우팅하기 위해 사용되는 금속 라인 및 비아를 포함할 수 있다.
인터커넥트 구조체(24)의 금속화 패턴은 전력 게이팅 패브릭의 일부 또는 모두를 형성할 수 있거나, 또는 그것을 전혀 형성하지 않을 수 있다. 몇몇 실시형태에서, 전력 게이팅 디바이스(20)의 인터커넥트 구조체(24)는 전력 게이팅 패브릭의 모두를 포함한다. 몇몇 실시형태에서, 전력 게이팅 디바이스(20)의 인터커넥트 구조체(24)는 전력 게이팅 패브릭의 일부를 포함하고, 프로세서 디바이스(10)의 인터커넥트 구조체(14)는 전력 게이팅 패브릭의 일부를 포함한다. 몇몇 실시형태에서, 전력 게이팅 디바이스(20)의 인터커넥트 구조체(24)는 전력 게이팅 패브릭을 포함하지 않고, 프로세서 디바이스(10)의 인터커넥트 구조체(14)는 전력 게이팅 패브릭의 모두를 포함한다.
스위치 트랜지스터의 전력 전달 성능은 전력 게이팅 디바이스(20)의 전체 전력 전달 성능에 크게 영향을 끼칠 수 있다. 구체적으로, 큰 기술 노드의 스위치 트랜지스터는 큰 돌입 전류(rush current)를 수용할 수 있고 프로세서 디바이스(10)의 회로 블록이 턴온될 때 더 작은 전압 강하(예를 들면, IR 강하)를 가질 수 있다. 유사하게, 큰 기술 노드의 스위치 트랜지스터는 더 큰 임계 전압을 가질 수 있는데, 이것은 스위치 트랜지스터가 더 적은 전력 누설을 갖는 것을 허용한다. 몇몇 실시형태에 따르면, 프로세서 디바이스(10)는 더 작은 기술 노드(예를 들면, 더 작은 디바이스 피치 또는 간격)의 능동 디바이스를 가지는데, 이것은 스위치 트랜지스터에 대해서는 적합하지 않지만 그러나 로직 디바이스에 대해서는 적합하고, 전력 게이팅 디바이스(20)는 더 큰 기술 노드(예를 들면, 더 큰 디바이스 피치 또는 간격)의 능동 디바이스를 갖는데, 이들은 로직 디바이스에 대해서는 적합하지 않지만 그러나 스위치 트랜지스터에 대해서는 적합하다. 예를 들면, 프로세서 디바이스(10)는 약 2 nm 내지 약 28 nm의 범위 내의 기술 노드의 (예를 들면, 회로 블록을 형성하는) 능동 디바이스를 가질 수 있고, 전력 게이팅 디바이스(20)는 약 3 nm 내지 약 90 nm의 범위 내의 기술 노드의 능동 디바이스(예를 들면, 전력 반도체 디바이스)를 가질 수 있다. 프로세서 디바이스(10)보다 더 큰 능동 디바이스를 갖는 전력 게이팅 디바이스(20)를 형성하는 것은, 전력 게이팅 디바이스(20)가 충분한 전력 전달 성능을 제공공하는 것을 여전히 허용하면서, 프로세서 디바이스(10)가, 개선된 로직 디바이스 성능을 제공하는 더 작은 기술 노드로 축소되는 것을 허용한다. 게다가, 더 큰 능동 디바이스를 갖는 전력 게이팅 디바이스(20)를 형성하는 것은, 전력 게이팅 디바이스(20)의 제조 비용이 감소되는 것을 허용한다.
도 2에서, 전력 게이팅 디바이스(20)는 프로세서 디바이스(10)(예를 들면, 웨이퍼(102))에 본딩된다. 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)는 하이브리드 본딩에 의해 전면 대 전면(face-to-face) 방식으로 직접적으로 본딩되고, 그 결과, 프로세서 디바이스(10)의 전면(10F)이 전력 게이팅 디바이스(20)의 전면(20F)에 본딩된다. 구체적으로, 프로세서 디바이스(10)의 유전체 층(18)은, 어떠한 접착 재료(예를 들면, 다이 부착 필름)도 사용하지 않고도, 유전체 대 유전체 본딩을 통해 전력 게이팅 디바이스(20)의 유전체 층(28)에 본딩되고, 프로세서 디바이스(10)의 다이 커넥터(16A)는 서브세트는, 어떠한 공융 재료(eutectic material)(예를 들면, 솔더)를 사용하지 않고도, 금속 대 금속 본딩을 통해 전력 게이팅 디바이스(20)의 다이 커넥터(26)에 본딩된다. 본딩은 예비 본딩(pre-bonding) 및 어닐링을 포함할 수도 있다. 예비 본딩 동안, 작은 가압력이 인가되어 전력 게이팅 디바이스(20)를 프로세서 디바이스(10)(예를 들면, 웨이퍼(102))에 대해 가압한다. 예비 본딩은 저온에서 수행되며, 예비 본딩 이후, 유전체 층(18 및 28)은 서로 본딩된다. 그 다음, 후속하는 어닐링 단계에서 본딩 강도가 개선되는데, 여기서 유전체 층(18 및 28)은 고온에서 어닐링된다. 어닐링 이후, 유전체 층(18 및 28)을 본딩하는 융합 결합(fusion bond)과 같은 결합(bond)이 형성된다. 예를 들면, 결합은 유전체 층(18)의 재료와 유전체 층(28)의 재료 사이의 공유 결합(covalent bond)일 수 있다. 다이 커넥터(16A 및 26)는 일대일 대응성을 가지고 서로에게 연결된다. 다이 커넥터(16A 및 26)는 예비 본딩 이후에 물리적으로 접촉할 수도 있거나, 또는 어닐링 동안 물리적으로 접촉하도록 팽창될 수도 있다. 게다가, 어닐링 동안, 다이 커넥터(16A 및 26)의 재료(예를 들면, 구리)는 혼합되고, 그 결과, 금속 대 금속 결합이 또한 형성된다. 그러므로, 프로세서 디바이스(10)와 전력 게이팅 디바이스(20) 사이의 결과적으로 나타나는 결합은 유전체 대 유전체 결합 및 금속 대 금속 결합을 둘 모두 포함하는 하이브리드 결합(hybrid bond)이다.
하이브리드 본딩 이후, 프로세서 디바이스(10)는 직접 결합(direct bond)에 의해 전력 게이팅 디바이스(20)에 전기적으로 커플링되는데, 이들을 통해 제어 시그널링 및 전력/접지 시그널링이 수행된다. 구체적으로, 프로세서 디바이스(10)는 직접 결합을 통해 제어 신호를 전력 게이팅 디바이스(20)에 전송할 수도 있고, 직접 결합을 통해 전력 게이팅 디바이스(20)로부터 전력/접지 신호를 수신할 수도 있다. 프로세서 디바이스(10)와 전력 게이팅 디바이스(20) 사이의 시그널링의 레이턴시 및 상호 접속 대역폭(interconnection bandwidth)은 직접 결합의 사용에 의해 개선될 수도 있다. 게다가, 상호 접속의 임피던스 및 따라서 전력 소비가 또한 감소될 수도 있다. 상기에서 언급되는 바와 같이, 인터커넥트 구조체(24)의 금속화 패턴은 전력 게이팅 패브릭의 일부 또는 모두를 형성할 수 있다. 그러한 실시형태에서, 전력 게이팅 패브릭은, 따라서, 직접 결합에 의해 프로세서 디바이스(10)에 연결되는데, 이것은 다른 타입의 상호 접속보다 더 간단한 라우팅을 허용할 수도 있다. 도시되는 실시형태에서, 하나의 전력 게이팅 디바이스(20)가 프로세서 디바이스(10)에 본딩된다. 다른 실시형태에서, 다수의 전력 게이팅 디바이스(20)가 프로세서 디바이스(10)에 본딩된다.
도 3에서, 전력 게이팅 디바이스(20)를 둘러싸는 유전체 층(104)이 형성된다. 유전체 층(104)은 하이브리드 본딩을 완료하기 위해 전력 게이팅 디바이스(20)의 배치 이후에 그러나 어닐링 이전에 형성될 수 있거나, 또는 어닐링 이후에 형성될 수 있다. 유전체 층(104)은 전력 게이팅 디바이스(20)와 웨이퍼(102)의 인접한 디바이스 영역(도시되지 않음) 내의 다른 디바이스 사이의 갭을 충전하고, 따라서, 반도체 디바이스를 보호한다. 유전체 층(104)은 실리콘 산화물, PSG, BSG, BPSG, 또는 등등과 같은 산화물; 실리콘 질화물 또는 등등과 같은 질화물; PBO, 폴리이미드, BCB 기반의 폴리머, 또는 등등과 같은 폴리머; 몰딩 화합물, 에폭시, 또는 등등과 같은 밀봉재(encapsulant); 등등, 또는 이들의 조합일 수도 있다. 몇몇 실시형태에서, 유전체 층(104)은 실리콘 산화물과 같은 산화물이다. 몇몇 실시형태에서, 유전체 층(104)은 CVD 프로세스 또는 등등을 사용하여 퇴적된다.
그 다음, 전도성 비아(106)가 유전체 층(104)을 통해 연장되도록 형성된다. 전도성 비아(106)를 형성하기 위한 예로서, 개구가 유전체 층(104)에서 패턴화된다. 패턴화는 허용 가능한 프로세스에 의할 수도 있는데, 예컨대 유전체 층(104)이 감광성 재료인 경우 유전체 층(104)을 광에 노광시키는 것에 의해, 또는, 예를 들면, 이방성 에칭(anisotropic etch)을 사용하여 유전체 층(104)을 에칭하는 것에 의할 수도 있다. 개구는 프로세서 디바이스(10)의 다이 커넥터(16B)의 서브세트를 노출시킨다. 씨드 층이 유전체 층(104) 상에 그리고 개구에 의해 노출되는 다이 커넥터(16B)의 부분 상에 형성된다. 몇몇 실시형태에서, 씨드 층은 금속 층인데, 이것은 단일의 층일 수도 있거나 또는 상이한 재료로 형성되는 복수의 서브 층을 포함하는 복합 층일 수도 있다. 특정한 실시형태에서, 씨드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 씨드 층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 씨드 층 상에 전도성 재료가 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 그 다음, 씨드 층 및 전도성 재료의 잉여 부분이 제거되는데, 잉여 부분은 유전체 층(104) 위에 놓이는 부분이다. 제거는 평탄화 프로세스에 의할 수도 있다. 평탄화 프로세스는 씨드 층, 전도성 재료, 유전체 층(104), 및 전력 게이팅 디바이스(20)에 대해 수행된다. 제거는 씨드 층 및 전도성 재료의 잉여 부분을 동시에 제거하고 전도성 비아(30)를 노출시킨다. 평탄화 프로세스는, 예를 들면, CMP 프로세스, 연삭(grinding) 프로세스, 에치 백 프로세스(etch back process), 등등, 또는 이들의 조합일 수도 있다. 개구 내의 씨드 층 및 전도성 재료의 나머지 부분은 전도성 비아(106)를 형성한다. 유전체 층(104), 전도성 비아(106), 반도체 기판(22), 및 전도성 비아(30)의 상부 표면은 평탄화 프로세스 이후에 평면이다.
도 4, 도 5, 및 도 6은, 몇몇 실시형태에 따른, 집적 회로 패키지(100)를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 이 실시형태에서, 집적 회로 패키지(100)는 재배선 구조체(redistribution structure)를 포함하도록 추가로 프로세싱되고, 패키지 기판에 직접적으로 실장된다.
도 4에서, 재배선 구조체(108)가 유전체 층(104), 전도성 비아(106), 및 전력 게이팅 디바이스(20) 상에 형성된다. 재배선 구조체(108)는 유전체 층(110) 및 유전체 층(110) 사이의 금속화 패턴(112)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예를 들면, 재배선 구조체(108)는 각각의 유전체 층(110)에 의해 서로 분리되는 복수의 금속화 패턴(112)을 포함할 수도 있다. 재배선 구조체(108)의 금속화 패턴(112)은 전도성 비아(106) 및 전력 게이팅 디바이스(20)에(예를 들면, 전도성 비아(30))에 연결된다.
몇몇 실시형태에서, 유전체 층(110)은, 리소그래피 마스크를 사용하여 패턴화될 수도 있는, PBO, 폴리이미드, BCB 기반의 폴리머, 또는 등등과 같은 감광성 재료일 수도 있는 폴리머로 형성된다. 다른 실시형태에서, 유전체 층(110)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 또는 등등으로 형성된다. 유전체 층(110)은 스핀 코팅, 라미네이션, CVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 각각의 유전체 층(110)이 형성된 이후, 그 다음, 그것은, 기저의(underlying) 금속화 패턴(112)의 일부와 같은 기저의 전도성 피쳐를 노출시키도록 패턴화된다. 패턴화는 허용 가능한 프로세스에 의할 수도 있는데, 예컨대 유전체 층(110)이 감광성 재료인 경우 유전체 층을 광에 노광시키는 것에 의할 수도 있거나, 또는, 예를 들면, 이방성 에칭을 사용하여 에칭하는 것에 의할 수도 있다. 유전체 층(110)이 감광성 재료인 경우, 유전체 층(110)은 노광 이후 현상될 수 있다.
금속화 패턴(112) 각각은 전도성 비아 및/또는 전도성 라인을 포함한다. 전도성 비아는 유전체 층(110)을 통해 연장되고, 전도성 라인은 유전체 층(110)을 따라 연장된다. 금속화 패턴을 형성하기 위한 예로서, 씨드 층(예시되지 않음)이 각각의 기저의 피쳐 위에 형성된다. 예를 들면, 씨드 층은, 재배선 구조체(108)의 최저부(bottommost) 레벨이 형성될 때 유전체 층(104), 전도성 비아(106), 반도체 기판(22), 및 전도성 비아(30) 상에 형성될 수 있거나, 또는 재배선 구조체(108)의 중간/최상부 레벨이 형성될 때 씨드 층이 각각의 유전체 층(110) 상에 그리고 각각의 유전체 층(110)을 통해 개구 내에 형성될 수 있다. 몇몇 실시형태에서, 씨드 층은 금속 층인데, 이것은 단일의 층일 수도 있거나 또는 상이한 재료로 형성되는 복수의 서브 층을 포함하는 복합 층일 수도 있다. 몇몇 실시형태에서, 씨드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 씨드 층은, PVD 또는 등등과 같은 퇴적 프로세스를 사용하여 형성될 수도 있다. 그 다음, 씨드 층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노광될 수도 있다. 포토레지스트의 패턴은 금속화 패턴에 대응한다. 패턴화는 씨드 층을 노출시키기 위한 개구를 포토레지스트를 통해 형성한다. 포토레지스트의 개구 내에 그리고 씨드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 전도성 재료는 금속 또는 금속 합금, 예컨대 구리, 티타늄, 텅스텐, 알루미늄, 등등, 또는 이들의 조합을 포함할 수도 있다. 그 다음, 전도성 재료가 상부에 형성되지 않은 씨드 층의 부분 및 포토레지스트는 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용 가능한 애싱(ashing) 또는 스트리핑(stripping) 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 예컨대 습식(wet) 또는 건식(dry) 에칭과 같은 허용 가능한 에칭 프로세스를 사용하는 것에 의해, 씨드 층의 노출된 부분이 제거된다. 씨드 층 및 전도성 재료의 나머지 부분은 재배선 구조체(108)의 하나의 레벨에 대한 금속화 패턴을 형성한다.
재배선 구조체(108)가 예로서 예시된다. 상기에서 설명되는 단계를 반복하거나 또는 생략하는 것에 의해, 예시되는 것보다 더 많은 또는 더 적은 유전체 층(110) 및 금속화 패턴(112)이 재배선 구조체(108)에서 형성될 수도 있다.
재배선 구조체(108)의 금속화 패턴(112)은 전력 공급 소스(VDD) 라인 및 전력 공급 접지(power supply ground)(VSS) 라인을 포함한다. VDD 및 VSS 라인은 전도성 비아(30 및 106)에 연결된다. 따라서, 전력 게이팅 디바이스(20)의 스위칭 디바이스 영역(22S)은 전도성 비아(30)에 의해 VDD 및 VSS 라인에 전기적으로 커플링된다. 프로세서 디바이스(10)의 회로 블록의 제1 서브세트는 전력 게이팅 디바이스(20)를 통해 VDD 및 VSS 라인에 전기적으로 커플링된다. 따라서, 회로 블록의 제1 서브세트는 전력 게이팅 디바이스(20)에 의해 턴온 및 턴오프될 수 있다. 프로세서 디바이스(10)의 회로 블록의 제2 서브세트는, 전력 게이팅 디바이스(20)를 우회하여, 전도성 비아(106)를 통해 VDD 및 VSS 라인에 전기적으로 커플링된다. 따라서, 회로 블록의 제2 서브세트는 전력 및 접지에 영구적으로 전기적으로 커플링된다. 전력 및 접지에 영구적으로 전기적으로 커플링되는 회로 블록은 항상 턴온되며, 전력 게이트 제어되지 않는다.
재배선 구조체(108)의 금속화 패턴(112)은, 전도성 비아(106)에 의해 프로세서 디바이스(10)에 전기적으로 커플링되는 데이터 신호 라인을 또한 포함한다. 예를 들면, 전도성 비아(106) 중 일부는 프로세서 디바이스(10)의 입력/출력(input/output; I/O) 연결을 재배선 구조체(108)에 커플링한다. 따라서, 프로세서 디바이스(10)는 외부 디바이스에 커플링될 수도 있다.
도 5에서, 전도성 커넥터(114)는 재배선 구조체(108)의 금속화 패턴(112)에 연결되어 형성된다. 재배선 구조체(108)의 상부 유전체 층(110)은 기저의 금속화 패턴(112)의 일부를 노출시키도록 패턴화될 수도 있다. 몇몇 실시형태에서, 범프 하지 야금(under bump metallurgy; UBM)이 개구 내에 형성될 수도 있다. 전도성 커넥터(114)는 UBM 상에 형성된다. 전도성 커넥터(114)는 볼 그리드 어레이(ball grid array; BGA) 커넥터, 솔더 볼, 금속 필라, 붕괴 제어식 칩 연결(controlled collapse chip connection; C4) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금 기술(electroless nickel-electroless palladium-immersion gold technique; ENEPIG) 형성 범프, 또는 등등일 수도 있다. 전도성 커넥터(114)는, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 등등, 또는 이들의 조합과 같은 금속 또는 금속 합금으로 형성될 수도 있다. 몇몇 실시형태에서, 전도성 커넥터(114)는, 증착, 전기 도금, 인쇄, 솔더 전사(solder transfer), 볼 배치, 또는 등등과 같은 그러한 일반적으로 사용되는 방법을 통해 솔더의 층을 초기에 형성하는 것에 의해 형성된다. 일단 솔더의 층이 구조체 상에 형성되면, 재료를 소망되는 범프 형상으로 성형하기 위해 리플로우가 수행될 수도 있다. 다른 실시형태에서, 전도성 커넥터(114)는, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD, 또는 등등에 의해 형성되는 금속 필라(예컨대, 구리 필라)를 포함한다. 금속 필라는 솔더가 없을 수도 있고 실질적으로 수직인 측벽을 가질 수도 있다.
도 6에서, 개별화 프로세스는 스크라이브 라인 영역을 따라, 예를 들면, 디바이스 영역(102A) 주위에서 쏘잉하는(sawing) 것에 의해 수행된다. 개별화 프로세스는 재배선 구조체(108), 유전체 층(104), 및 웨이퍼(102)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 웨이퍼(102)의 인접한 디바이스 영역(예시되지 않음)으로부터 디바이스 영역(102A)(프로세서 디바이스(10)를 포함함)을 분리하여 프로세서 디바이스(10)를 포함하는 집적 회로 패키지(100)를 형성한다. 상기에서 언급되는 바와 같이, 전력 게이팅 디바이스(20)는, 솔더의 사용 없이, 전면 대 전면 방식으로 프로세서 디바이스(10)에 직접적으로 본딩된다. 결과적으로 나타나는 집적 회로 패키지(100)는 따라서 솔더가 없다. 개별화 이후, 재배선 구조체(108)(예를 들면, 유전체 층(110)), 유전체 층(104), 및 프로세서 디바이스(10)는 횡방향에서 경계를 같이한다.
그 다음, 집적 회로 패키지(100)는 뒤집히고 전도성 커넥터(114)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은, 실리콘, 게르마늄, 다이아몬드, 또는 등등과 같은 반도체 재료로 만들어질 수도 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합, 및 등등과 같은 화합물 재료가 또한 사용될 수도 있다. 추가적으로, 패키지 기판(200)은 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 패키지 기판(200)은, 하나의 대안적인 실시형태에서, 유리섬유 보강 수지 코어와 같은 절연성 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안예는 비스말레이미드-트리아진(bismaleimide-triazine; BT) 수지, 또는 대안적으로, 다른 인쇄 회로 기판(printed circuit board; PCB) 재료 또는 필름을 포함한다. 패키지 기판(200)에 대해, 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF) 또는 다른 라미네이트와 같은 빌드 업 필름(build up film)이 사용될 수도 있다.
패키지 기판(200)은 능동 및 수동 디바이스(예시되지 않음)를 포함할 수도 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합, 및 등등과 같은 디바이스는, 시스템에 대한 설계의 구조적 및 기능적 요건을 생성하기 위해 사용될 수도 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수도 있다.
패키지 기판(200)은 또한 금속화 층 및 비아(예시되지 않음) 및 금속화 층 및 비아 위의 결합 패드(202)를 포함할 수도 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수도 있고, 기능 회로부(functional circuitry)를 형성하기 위해 다양한 디바이스를 연결하도록 설계된다. 금속화 층은 전도성 재료의 층을 인터커넥트하는 비아와 함께 유전체(예를 들면, 저유전율 유전체 재료) 및 전도성 재료(예를 들면, 구리)의 교대하는 층으로 형성될 수도 있고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신(damascene), 듀얼 다마신(dual damascene), 또는 등등)를 통해 형성될 수도 있다. 몇몇 실시형태에서, 패키지 기판(200)은 능동 및 수동 디바이스가 실질적으로 없다.
전도성 커넥터(114)는 재배선 구조체(108)의 UBM을 결합 패드(202)에 부착하기 위해 리플로우된다. 전도성 커넥터(114)는, 패키지 기판(200) 내에 금속화 층을 포함하는 패키지 기판(200)을, 재배선 구조체(108)의 금속화 패턴(112)을 포함하는 집적 회로 패키지(100)에 연결한다. 몇몇 실시형태에서, 수동 디바이스(예를 들면, 표면 실장 디바이스(surface mount device; SMD), 예시되지 않음)는 패키지 기판(200) 상에 실장되기 이전에 집적 회로 패키지(100)에 부착될 수도 있다(예를 들면, 결합 패드(202)에 본딩될 수도 있다). 그러한 실시형태에서, 수동 디바이스는 전도성 커넥터(114)와 동일한 집적 회로 패키지(100)의 표면에 본딩될 수도 있다. 몇몇 실시형태에서, 수동 디바이스(예를 들면, SMD, 예시되지 않음)는 패키지 기판(200)에, 예를 들면, 결합 패드(202)에 부착될 수도 있다.
전도성 커넥터(114)는, 집적 회로 패키지(100)가 패키지 기판(200)에 부착된 이후 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 전도성 커넥터(114)가 리플로우되기 이전에, 그 상에 형성되는 에폭시 플럭스(예시되지 않음)를 가질 수도 있다. 이 나머지 에폭시 부분은 응력을 감소시키고 전도성 커넥터(114)의 리플로우로부터 유래하는 조인트(joint)를 보호하기 위한 언더필(underfill)로서 작용할 수도 있다. 몇몇 실시형태에서, 집적 회로 패키지(100)와 패키지 기판(200) 사이에서, 전도성 커넥터(114)를 둘러싸면서 언더필(예시되지 않음)이 형성될 수도 있다. 언더필은, 집적 회로 패키지(100)가 부착된 이후 모세관 흐름 프로세스에 의해 형성될 수도 있거나 또는 집적 회로 패키지(100)가 부착되기 이전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
도 7은, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(100) 및 집적 회로 패키지(100)를 구현하는 시스템의 단면도이다. 이 실시형태는, 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)가 전면 대 후면(face-to-back) 방식으로 직접적으로 본딩되는 것을 제외하면, 도 6과 관련하여 설명되는 실시형태와 유사하다. 따라서, 재배선 구조체(108)의 금속화 패턴(112)(예를 들면, VDD 및 VSS 라인)은 다이 커넥터(26)에 연결되고, 전도성 비아(30)에 의해 프로세서 디바이스(10)에 전기적으로 커플링된다.
프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)는 하이브리드 본딩에 의해 전면 대 후면 방식으로 직접적으로 본딩되고, 그 결과, 프로세서 디바이스(10)의 전면(10F)이 전력 게이팅 디바이스(20)의 후면(20B)에 본딩된다. 구체적으로, 프로세서 디바이스(10)의 유전체 층(18)은, 어떠한 접착제 재료(예를 들면, 다이 부착 필름)도 사용하지 않고도, 유전체 대 유전체 본딩을 통해 전력 게이팅 디바이스(20)의 반도체 기판(22)에 본딩되고, 프로세서 디바이스(10)의 다이 커넥터(16A)의 서브세트는, 어떠한 공융 재료(예를 들면, 솔더)도 사용하지 않고도, 금속 대 금속 본딩을 통해 전력 게이팅 디바이스(20)의 전도성 비아(30)에 본딩된다. 본딩은 예비 본딩(pre-bonding) 및 어닐링을 포함할 수도 있다. 예비 본딩 동안, 작은 가압력이 인가되어 전력 게이팅 디바이스(20)를 프로세서 디바이스(10)에 대해 가압한다. 예비 본딩은 저온에서 수행되고, 예비 본딩 이후, 유전체 층(18) 및 반도체 기판(22)는 서로 본딩된다. 몇몇 실시형태에서, 자연 산화물, 열 산화물, 또는 등등과 같은 산화물이 전력 게이팅 디바이스(20)의 후면(20B)에서, 예컨대 반도체 기판(22) 상에 형성되고, 본딩을 위해 사용된다. 그 다음, 유전체 층(18) 및 반도체 기판(22)이 고온에서 어닐링되는 후속하는 어닐링 단계에서 본딩 강도가 향상된다. 어닐링 이후, 융합 결합과 같은 결합이 형성되어 유전체 층(18) 및 반도체 기판(22)을 본딩한다. 예를 들면, 결합은 유전체 층(18)의 재료와 반도체 기판(22)의 재료 사이의 공유 결합일 수 있다. 다이 커넥터(16A) 및 전도성 비아(30)는 일대일 대응성을 가지고 서로 연결된다. 다이 커넥터(16A) 및 전도성 비아(30)는 예비 본딩 이후 물리적으로 접촉할 수도 있거나, 또는 어닐링 동안 물리적으로 접촉하도록 팽창될 수도 있다. 게다가, 어닐링 동안, 다이 커넥터(16A) 및 전도성 비아(30)의 재료(예를 들면, 구리)는 혼합되고, 그 결과, 금속 대 금속 결합이 또한 형성된다. 그러므로, 프로세서 디바이스(10)와 전력 게이팅 디바이스(20) 사이의 결과적으로 나타나는 결합은 유전체 대 유전체 결합 및 금속 대 금속 결합을 둘 모두 포함하는 하이브리드 결합(hybrid bond)이다.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 및 도 16은, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(100)를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 이 실시형태에서, 집적 회로 패키지(100)는 개별화되어 패키지 컴포넌트에 포함된다. 하나의 패키지 영역(302A)에서의 디바이스의 패키징이 예시되지만, 그러나, 임의의 수의 패키지 영역이 동시에 형성될 수도 있다는 것이 인식되어야 한다. 패키지 영역(302A)은 후속하는 프로세싱에서 개별화될 것이다. 개별화된 패키지 컴포넌트는 통합 팬 아웃(integrated fan-out; InFO) 패키지와 같은 팬 아웃 패키지(fan-out package)일 수도 있다. 그 다음, 팬 아웃 패키지는 패키지 기판에 실장된다.
도 8에서, 캐리어 기판(302)이 제공되고, 이형 층(release layer)(304)이 캐리어 기판(302) 상에 형성된다. 캐리어 기판(302)은 유리 캐리어 기판, 세라믹 캐리어 기판, 또는 등등일 수도 있다. 캐리어 기판(302)은 웨이퍼일 수도 있고, 그 결과, 다수의 패키지가 캐리어 기판(302) 상에서 동시에 형성될 수 있다. 이형 층(304)은, 후속하는 단계에서 형성될 위에 놓이는 구조체로부터 캐리어 기판(302)과 함께 제거될 수도 있는 폴리머 기반의 재료로 형성될 수도 있다. 몇몇 실시형태에서, 이형 층(304)은, 가열시 자신의 접착 속성을 상실하는 에폭시 기반의 열 방출 재료, 예컨대, 광열 변환(light-to-heat-conversion; LTHC) 이형 코팅(release coating)이다. 다른 실시형태에서, 이형 층(304)은, 자외선(ultra-violet; UV) 광에 노출되는 경우 자신의 접착 속성을 상실하는 UV 접착제일 수도 있다. 이형 층(304)은 액체로서 분배되어 경화될 수도 있거나, 캐리어 기판(302) 상으로 적층되는 라미네이트 필름일 수도 있거나, 또는 등등일 수도 있다. 이형 층(304)의 상부 표면은 평평할 수도 있고 고도의 평면성을 가질 수도 있다.
도 9에서, 재배선 구조체(306)가 이형 층(304) 상에 형성될 수도 있다. 재배선 구조체(306)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(306)는 유전체 층(308) 및 금속화 패턴(310)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(308) 및 금속화 패턴(310)이 재배선 구조체(306)에서 형성될 수도 있다. 재배선 구조체(306)는 옵션 사항이다. 몇몇 실시형태에서, 금속화 패턴이 없는 유전체 층이 재배선 구조체(306) 대신 이형 층(304) 상에 형성된다.
도 10에서, 전도성 비아(312)가 재배선 구조체(306)의 최상부 유전체 층(308)을 통해 연장되면서 형성된다. 따라서, 전도성 비아(312)는 재배선 구조체(306)의 금속화 패턴(310)에 연결된다. 전도성 비아(312)는 옵션 사항이며, 생략될 수도 있다. 예를 들면, 재배선 구조체(306)가 생략되는 실시형태에서, 전도성 비아(312)는 생략될 수도 있다(또는 생략되지 않을 수도 있다).
전도성 비아(312)를 형성하기 위한 예로서, 재배선 구조체(306)의 최상부 유전체 층(308)에서 개구가 형성될 수 있다. 그 다음, 씨드 층이 재배선 구조체(306) 위에, 예를 들면, 최상부 유전체 층(308) 및 최상부 유전체 층(308)에서의 개구에 의해 노출되는 금속화 패턴(310)의 부분 상에 형성된다. 몇몇 실시형태에서, 씨드 층은 금속 층인데, 이것은 단일의 층일 수도 있거나 또는 상이한 재료로 형성되는 복수의 서브 층을 포함하는 복합 층일 수도 있다. 특정한 실시형태에서, 씨드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 씨드 층은, 예를 들면, PVD 또는 등등을 사용하여 형성될 수도 있다. 씨드 층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 또는 등등에 의해 형성될 수도 있고 패턴화를 위해 광에 노광될 수도 있다. 포토레지스트의 패턴은 전도성 비아에 대응한다. 패턴화는 씨드 층을 노출시키기 위한 개구를 포토레지스트를 통해 형성한다. 포토레지스트의 개구 내에 그리고 씨드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금, 또는 등등과 같은 도금에 의해 형성될 수도 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 등등과 같은 금속을 포함할 수도 있다. 상부에 전도성 재료가 형성되지 않은 씨드 층의 부분 및 포토레지스트는 제거된다. 포토레지스트는, 예컨대 산소 플라즈마 또는 등등을 사용하여, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하는 것에 의해, 씨드 층의 노출된 부분이 제거된다. 씨드 층 및 전도성 재료의 나머지 부분은 전도성 비아(312)를 형성한다.
도 11에서, 재배선 구조체(306)(예를 들면, 최상부 유전체 층(308)) 상에 개별화된 집적 회로 패키지(100)가 배치된다. 개별화된 집적 회로 패키지(100)를 형성하기 위해, 도 3과 관련하여 설명된 것과 유사한 중간 구조체가 획득된다. 스크라이브 라인 영역을 따라, 예를 들면, 디바이스 영역(102A)(도 3 참조) 주위에서 쏘잉하는 것에 의해 개별화 프로세스가 수행된다. 개별화 프로세스는 유전체 층(104) 및 웨이퍼(102)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 웨이퍼(102)의 인접한 디바이스 영역(예시되지 않음)으로부터 디바이스 영역(102A)(프로세서 디바이스(10)를 포함함)을 분리하여 프로세서 디바이스(10)를 포함하는 집적 회로 패키지(100)를 형성한다. 상기에서 언급되는 바와 같이, 전력 게이팅 디바이스(20)는, 솔더의 사용 없이, 전면 대 전면 방식으로 프로세서 디바이스(10)에 직접적으로 본딩된다. 결과적으로 나타나는 집적 회로 패키지(100)는 따라서 솔더가 없다. 개별화 이후, 유전체 층(104) 및 프로세서 디바이스(10)는 횡방향에서 경계를 같이한다.
도 12에서, 밀봉재(314)가 전도성 비아(312) 및 집적 회로 패키지(100) 상에 그리고 그 주위에 형성된다. 형성 이후, 밀봉재(314)는 전도성 비아(312) 및 집적 회로 패키지(100)를 캡슐화한다. 밀봉재(314)는 몰딩 컴파운드, 에폭시, 또는 등등일 수도 있다. 밀봉재(314)는 압축 몰딩(compression molding), 트랜스퍼 몰딩(transfer molding), 또는 등등에 의해 도포될 수도 있고, 집적 회로 패키지(100) 및/또는 전도성 비아(312)가 매립되거나 또는 피복되도록 캐리어 기판(302) 위에 형성될 수도 있다. 밀봉재(314)는 액체 또는 반액체 형태로 도포되고, 그 다음, 후속하여 경화될 수도 있다. 몇몇 실시형태에서, 밀봉재(314)는 유전체 층(104)과는 상이하고 상이한 재료를 포함한다. 그 다음, 전도성 비아(312) 및 집적 회로 패키지(100)를 노출시키기 위해 밀봉재(314)에 대해 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는, 전도성 비아(30, 106, 312)가 노출될 때까지, 전도성 비아(312), 밀봉재(314), 유전체 층(104), 전도성 비아(106), 반도체 기판(22), 및/또는 전도성 비아(30)의 재료를 제거할 수도 있다. 평탄화된 컴포넌트의 상부 표면은, 평탄화 프로세스 이후, 동일 평면 상에 있다. 평탄화 프로세스는, 예를 들면, 화학적 기계적 연마(CMP), 연삭 프로세스, 에치 백, 또는 등등일 수도 있다. 몇몇 실시형태에서, 평탄화는, 예를 들면, 전도성 비아(30, 106, 312)가 이미 노출된 경우, 생략될 수도 있다.
도 13에서, 재배선 구조체(316)가 밀봉재(314), 전도성 비아(312), 및 집적 회로 패키지(100) 상에 형성된다. 재배선 구조체(316)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(316)는 유전체 층(318) 및 금속화 패턴(320)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(318) 및 금속화 패턴(320)이 재배선 구조체(316)에서 형성될 수도 있다. 재배선 구조체(316)의 금속화 패턴(320)은 전도성 비아(30, 106, 312)에 연결된다. 재배선 구조체(316)의 금속화 패턴(320)은 전력 공급 소스(VDD) 라인, 전력 공급 접지(VSS) 라인, 및 데이터 신호 라인을 포함하는데, 이들은 도 4와 관련하여 설명되는 것과 유사한 방식으로 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)에 전기적으로 커플링된다.
도 14에서, 전도성 커넥터(322)는 재배선 구조체(316)의 금속화 패턴(320)에 연결되어 형성된다. 전도성 커넥터(322)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 예를 들면, 전도성 커넥터(322)는 재배선 구조체(316)의 UBM 상에 형성될 수 있다.
도 15에서, 캐리어 기판 디본딩이 재배선 구조체(306), 예를 들면, 최저부 유전체 층(308)으로부터 캐리어 기판(302)을 분리(디본딩)하기 위해 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형 층(304)이 광의 열 하에서 분해되고 캐리어 기판(302)이 제거될 수 있도록, 이형 층(304) 상에 레이저 광 또는 UV 광과 같은 광을 투영하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서, 예를 들면, 테이프 상에 배치될 수 있다.
게다가, 재배선 구조체(306)의 최저부 유전체 층(308)을 통해 전도성 커넥터(324)가 형성된다. 재배선 구조체(306)의 최저부 유전체 층(308)을 통해 개구가 형성되어, 금속화 패턴(310)의 일부를 노출시킬 수 있다. 개구는, 예를 들면, 레이저 드릴링, 에칭, 또는 등등을 사용하여 형성될 수도 있다. 전도성 커넥터(324)는 개구 내에 형성되고, 금속화 패턴(310)의 노출된 부분에 연결된다. 전도성 커넥터(324)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
도 16에서, 스크라이브 라인 영역을 따라, 예를 들면, 패키지 영역(302A) 주위에서 쏘잉하는 것에 의해, 개별화 프로세스가 수행된다. 개별화 프로세스는 재배선 구조체(306, 316) 및 밀봉재(314)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 패키지 영역(302A)을 인접한 패키지 영역(예시되지 않음)으로부터 분리하여 집적 회로 패키지(300)를 형성한다. 개별화 이후, 재배선 구조체(306, 316)(예를 들면, 유전체 층(308, 318)) 및 밀봉재(314)는 횡방향에서 경계를 같이한다.
다른 집적 회로 패키지(400)가 집적 회로 패키지(300)에 부착되어 패키지 온 패키지 구조체(package-on-package structure)를 형성할 수 있다. 집적 회로 패키지(400)는 메모리 패키지일 수도 있다. 집적 회로 패키지(400)는 집적 회로 패키지(300)가 개별화되기 이전에 또는 이후에 집적 회로 패키지(300)에 부착될 수 있다. 집적 회로 패키지(400)는 기판(402) 및 기판(402)에 연결되는 하나 이상의 다이(404)를 포함한다. 몇몇 실시형태(도시되지 않음)에서, 다이(404)의 하나 이상의 스택이 기판(402)에 연결된다. 기판(402)은 실리콘, 게르마늄, 다이아몬드, 또는 등등과 같은 반도체 재료로 만들어질 수도 있다. 몇몇 실시형태에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합, 및 등등과 같은 화합물 재료가 또한 사용될 수도 있다. 추가적으로, 기판(402)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜(epitaxial) 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판(402)은, 하나의 대안적인 실시형태에서, 유리섬유 보강 수지 코어와 같은 절연성 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안예는 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로, 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. 기판(402)에 대해, 아지노모토 빌드 업 필름(ABF) 또는 다른 라미네이트와 같은 빌드 업 필름이 사용될 수도 있다.
기판(402)은 능동 및 수동 디바이스(도시되지 않음)를 포함할 수도 있다. 기술 분야에서 통상의 지식을 가진 자가 인식할 바와 같이, 집적 회로 패키지(400)에 대한 설계의 구조적 및 기능적 요건을 생성하기 위해, 트랜지스터, 커패시터, 저항기, 이들의 조합, 및 등등과 같은 아주 다양한 디바이스가 사용될 수도 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수도 있다. 기판(402)은 또한 금속화 층(도시되지 않음) 및 관통 비아를 포함할 수도 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수도 있고, 기능 회로부를 형성하기 위해 다양한 디바이스를 연결하도록 설계된다. 금속화 층은 전도성 재료의 층을 인터커넥트하는 비아와 함께 유전체(예를 들면, 저유전율 유전체 재료) 및 전도성 재료(예를 들면, 구리)의 교대하는 층으로 형성될 수도 있고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신, 또는 등등)를 통해 형성될 수도 있다. 몇몇 실시형태에서, 기판(402)은 능동 및 수동 디바이스가 실질적으로 없다.
기판(402)은 전도성 커넥터(324)에 연결하기 위해, 기판(402)의 한 면(side) 상에 결합 패드(bond pad)(406)를 가질 수도 있다. 몇몇 실시형태에서, 결합 패드(406)는 기판(402)의 그 면 상에서 유전체 층(도시되지 않음) 안으로 리세스(도시되지 않음)를 형성하는 것에 의해 형성된다. 리세스는 결합 패드(406)가 유전체 층 안으로 매립되는 것을 허용하도록 형성될 수도 있다. 다른 실시형태에서, 결합 패드(406)가 유전체 층 상에 형성될 수도 있기 때문에 리세스는 생략된다. 몇몇 실시형태에서, 결합 패드(406)는 구리, 티타늄, 니켈, 금, 팔라듐, 등등, 또는 이들의 조합으로 만들어지는 얇은 씨드 층(도시되지 않음)을 포함한다. 결합 패드(406)의 전도성 재료는 얇은 씨드 층 위에 퇴적될 수도 있다. 전도성 재료는 전기 화학 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD, 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 한 실시형태에서, 결합 패드(406)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금, 등등, 또는 이들의 조합이다.
한 실시형태에서, 결합 패드(406)는, 티타늄의 층, 구리의 층, 및 니켈의 층과 같은 전도성 재료의 세 개의 층을 포함하는 UBM이다. 예를 들면, 결합 패드(406)는 구리로 형성될 수도 있고, 티타늄의 층(도시되지 않음) 상에 형성될 수도 있고, 니켈 마감재(finish)를 가지는데, 이것은 집적 회로 패키지(400)의 저장 수명(shelf life)을 향상시킬 수도 있으며, 이것은, 집적 회로 패키지(400)가 DRAM 모듈과 같은 메모리 디바이스인 경우에 특히 유리할 수도 있다. 그러나, 기술 분야에서 통상의 지식을 가진 자는, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 본드 패드(406)의 형성에 적절한 재료 및 층의 많은 적절한 배열이 존재한다는 것을 인식할 것이다. 본드 패드(406)에 대해 사용될 수도 있는 임의의 적절한 재료 또는 재료의 층은, 본 출원의 범위 내에 포함되도록 완전히 의도된다.
예시된 실시형태에서, 다이(404)는, 비록 와이어 결합과 같은 다른 연결이 사용될 수도 있지만, 전도성 범프에 의해 기판(402)에 연결된다. 한 실시형태에서, 다이(404)는 적층된 메모리 다이 이다. 예를 들면, 다이(404)는, LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 등등과 같은 저전력(low-power; LP) 더블 데이터 레이트(Double Data Rate; DDR) 메모리 모듈과 같은 메모리 다이일 수도 있다.
다이(404) 및 와이어 본드는 (존재하는 경우) 몰딩 재료(410)에 의해 캡슐화될 수도 있다. 몰딩 재료(410)는, 예를 들면, 압축 몰딩을 사용하여 다이(404) 및 와이어 본드 상에 몰딩될 수도 있다. 몇몇 실시형태에서, 몰딩 재료(410)는 몰딩 컴파운드, 폴리머, 에폭시, 실리콘 산화물 충전재 재료(silicon oxide filler material), 등등, 또는 이들의 조합이다. 몰딩 재료(410)를 경화시키기 위해 경화 프로세스가 수행될 수도 있고; 경화 프로세스는 열 경화, UV 경화, 등등, 또는 이들의 조합일 수도 있다. 몇몇 실시형태에서, 다이(404)는 몰딩 재료(410)에 매립되고, 몰딩 재료(410)의 경화 이후, 연삭과 같은 평탄화 단계가 수행되어 몰딩 재료(410)의 잉여 부분을 제거하고 집적 회로 패키지(400)에 대한 실질적으로 평평한 평면을 제공한다.
집적 회로 패키지(400)가 형성된 이후, 집적 회로 패키지(400)는 전도성 커넥터(324)를 통해 집적 회로 패키지(300)에 부착된다. 전도성 커넥터(324)는 전도성 커넥터(324)를 리플로우하는 것에 의해 결합 패드(406)에 연결될 수 있다. 따라서, 다이(404)는 전도성 커넥터(324), 전도성 비아(312), 및 재배선 구조체(306, 316)를 통해 집적 회로 패키지(100)에 전기적으로 커플링될 수도 있다.
몇몇 실시형태에서, 솔더 레지스트(도시되지 않음)가 다이(404)와 대향하는 기판(402)의 면 상에 형성된다. 전도성 커넥터(324)는 기판(402)의 전도성 피쳐(예를 들면, 결합 패드(406))에 연결되도록 솔더 레지스트의 개구 내에 배치될 수도 있다. 솔더 레지스트는 외부 손상으로부터 기판(402)의 영역을 보호하기 위해 사용될 수도 있다.
몇몇 실시형태에서, 전도성 커넥터(324)는, 집적 회로 패키지(400)가 재배선 구조체(306)에 부착된 이후 남아 있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부와 함께 그들이 리플로우되기 이전에 그 상에 형성되는 에폭시 플럭스(도시되지 않음)를 갖는다.
몇몇 실시형태에서, 언더필(도시되지 않음)이 재배선 구조체(306)와 기판(402) 사이에서 형성되고, 전도성 커넥터(324)를 둘러싸고 있다. 언더필은 응력을 감소시킬 수도 있고 전도성 커넥터(324)의 리플로우로부터 유래하는 조인트를 보호할 수도 있다. 언더필은, 집적 회로 패키지(400)가 부착된 이후 모세관 흐름 프로세스에 의해 형성될 수도 있거나 또는 집적 회로 패키지(400)가 부착되기 이전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 에폭시 플럭스가 형성되는 실시형태에서, 그것은 언더필로서 작용할 수도 있다.
그 다음, 패키지 온 패키지 구조체는 뒤집히고 전도성 커넥터(322)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은 도 6과 관련하여 설명되는 패키지 기판(200)과 유사할 수도 있다. 예를 들면, 패키지 기판(200)은, 전도성 커넥터(322)에 연결되는 결합 패드(202)를 포함할 수 있다.
도 17은, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(100) 및 집적 회로 패키지(100)를 구현하는 시스템의 단면도이다. 이 실시형태는, 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)가, 도 7과 관련하여 설명되는 하이브리드 본딩과 유사하게, 전면 대 후면 방식으로 직접적으로 결합되는 것을 제외하면 도 16과 관련하여 설명되는 실시형태와 유사하다. 따라서, 재배선 구조체(316)의 금속화 패턴(320)(예를 들면, VDD 및 VSS 라인)은 다이 커넥터(26)에 연결되고, 전도성 비아(30)에 의해 프로세서 디바이스(10)에 전기적으로 커플링된다.
도 18은, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(100) 및 집적 회로 패키지(100)를 구현하는 시스템의 단면도이다. 이 실시형태는, 재배선 구조체(306), 전도성 비아(312), 및 집적 회로 패키지(400)가 생략되는 것을 제외하면, 도 16과 관련하여 설명되는 실시형태와 유사하다.
도 19는, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(100) 및 집적 회로 패키지(100)를 구현하는 시스템의 단면도이다. 이 실시형태는, 재배선 구조체(306), 전도성 비아(312), 및 집적 회로 패키지(400)가 생략되는 것을 제외하면, 도 17과 관련하여 설명되는 실시형태와 유사하다.
도 20, 도 21, 도 22, 도 23, 및 도 24는, 몇몇 실시형태에 따른, 집적 회로 패키지(500)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 집적 회로 패키지(500)는, 캡슐화 재료에 각각 캡슐화되는 다수의 레벨의 반도체 디바이스를 적층하는 것에 의해 형성된다. 하나의 패키지 영역(502A)에서의 디바이스의 패키징이 예시되지만, 그러나, 임의의 수의 패키지 영역이 동시에 형성될 수도 있다는 것이 인식되어야 한다. 패키지 영역(502A)은 후속하는 프로세싱에서 개별화될 것이다. 개별화된 패키지 컴포넌트는 다중 적층된(multi-stacked; MUST) 패키지일 수도 있다. 그 다음, MUST 패키지는 패키지 기판에 실장된다.
도 20에서, 캐리어 기판(502)이 제공되고, 이형 층(504)이 캐리어 기판(502) 상에서 형성된다. 캐리어 기판(502)은 도 8과 관련하여 설명되는 캐리어 기판(302)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 이형 층(504)은 도 8과 관련하여 설명되는 이형 층(304)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 그 다음, (예를 들면, 반도체 기판(12), 인터커넥트 구조체(14), 다이 커넥터(16), 및 유전체 층(18)을 포함하는) 도 1과 관련하여 설명되는 것과 유사한 프로세서 디바이스(10)가 이형 층(504) 상에 배치된다.
도 21에서, 밀봉재(506)가 프로세서 디바이스(10) 상에 그리고 주위에 형성된다. 밀봉재(506)는 도 12와 관련하여 설명되는 밀봉재(314)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 필요로 되는 경우, 다이 커넥터(16)를 노출시키기 위해 밀봉재(506)에 대해 평탄화 프로세스가 수행될 수 있다.
도 22에서, 재배선 구조체(510)가 밀봉재(506) 및 프로세서 디바이스(10) 상에 형성된다. 재배선 구조체(510)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(510)는 유전체 층(512) 및 금속화 패턴(514)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시된 것보다 더 많은 또는 더 적은 유전체 층(512) 및 금속화 패턴(514)이 재배선 구조체(510에서 형성될 수도 있다. 재배선 구조체(510)의 금속화 패턴(514)은 프로세서 디바이스(10)의 다이 커넥터(16)에 연결된다.
도 23에서, 재배선 구조체(510)의 최상부 유전체 층(512)을 통해 연장되는 전도성 비아(516)가 형성된다. 전도성 비아(516)는 도 10과 관련하여 설명되는 전도성 비아(312)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
재배선 구조체(510)(예를 들면, 최상부 유전체 층(512)) 상에 하나 이상의 전력 게이팅 디바이스(20)가 배치된다. 각각의 전력 게이팅 디바이스(20)는, (예를 들면, 반도체 기판(22), 인터커넥트 구조체(24), 다이 커넥터(26) 및 유전체 층(28)을 포함하는) 도 1과 관련하여 설명되는 것과 유사할 수 있다. 전력 게이팅 디바이스(20)는 MUST 패키지의 재배선 구조체를 통해 프로세서 디바이스(10)에 전기적으로 커플링될 것이고, 따라서, 전도성 비아(30)(도 1 참조)의 형성은 불필요하다. 따라서 전력 게이팅 디바이스(20)의 제조 비용은 감소될 수도 있다.
도 24에서, 밀봉재(518)는 전력 게이팅 디바이스(20) 및 전도성 비아(516) 상에 그리고 그 주위에 형성된다. 밀봉재(518)는 도 12와 관련하여 설명되는 밀봉재(314)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 필요로 되는 경우, 전도성 비아(516) 및 다이 커넥터(26)를 노출시키기 위해, 밀봉재(518)에 대해 평탄화 프로세스가 수행될 수 있다.
도 25, 도 26, 도 27, 및 도 28은, 몇몇 실시형태에 따른, 집적 회로 패키지(500)를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 이 실시형태에서, 집적 회로 패키지(500)는 재배선 구조체를 포함하도록 추가로 프로세싱되고, 패키지 기판에 직접적으로 실장된다.
도 25에서, 재배선 구조체(520)가 밀봉재(518) 및 전력 게이팅 디바이스(20) 상에 형성된다. 재배선 구조체(520)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(520)는 유전체 층(522) 및 금속화 패턴(524)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(522) 및 금속화 패턴(524)이 재배선 구조체(520)에서 형성될 수도 있다. 재배선 구조체(520)의 금속화 패턴(524)은 전력 게이팅 디바이스(20)의 전도성 비아(516) 및 다이 커넥터(26)에 연결된다. 따라서, 프로세서 디바이스(10)는, 전도성 비아(516) 및 재배선 구조체(510)의 금속화 패턴(514)을 통해 재배선 구조체(520)의 금속화 패턴(524)에 전기적으로 커플링된다.
재배선 구조체(520)의 금속화 패턴(524)은 전력 공급 소스(VDD) 라인, 전력 공급 접지(VSS) 라인, 및 데이터 신호 라인을 포함하는데, 이들은 전력 게이팅 디바이스(20)의 입력 단자에 전기적으로 커플링된다. 재배선 구조체(520)의 금속화 패턴(524)은 또한 전력 비아 디바이스(20)의 출력 단자에 전도성 비아(516)를 전기적으로 커플링하는 라인을 포함한다. 따라서, 프로세서 디바이스(10)의 회로 블록의 제1 서브세트는 전력 게이팅 디바이스(20) 및 전도성 비아(516)를 통해 VDD 및 VSS 라인에 전기적으로 커플링된다. 따라서, 회로 블록의 제1 서브세트는 전력 게이팅 디바이스(20)에 의해 턴온 및 턴오프될 수 있다. 프로세서 디바이스(10)의 회로 블록의 제2 서브세트는, 전력 게이팅 디바이스(20)를 우회하여, 전도성 비아(516)를 통해 VDD 및 VSS 라인에 전기적으로 커플링된다. 따라서, 회로 블록의 제2 서브세트는 전력 및 접지에 영구적으로 전기적으로 커플링된다. 회로 블록의 제2 서브세트는 항상 턴온되는 필수 회로 블록일 수도 있다. 데이터 신호 라인은 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)에 전기적으로 커플링된다. 프로세서 디바이스(10)는 데이터 신호 라인을 통해 제어 신호를 전력 게이팅 디바이스(20)에 전송할 수도 있고, 데이터 신호 라인을 통해 전력 게이팅 디바이스(20)로부터 전력/접지 신호를 수신할 수도 있다.
도 26에서, 전도성 커넥터(526)는 재배선 구조체(520)의 금속화 패턴(524)에 연결되어 형성된다. 전도성 커넥터(526)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
도 27에서, 캐리어 기판 디본딩이 재배선 구조체(510), 예를 들면, 최저부 유전체 층(512)으로부터 캐리어 기판(502)을 분리(디본딩)하기 위해 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형 층(504)이 광의 열 하에서 분해되고 캐리어 기판(502)이 제거될 수 있도록, 이형 층(504) 상에 레이저 광 또는 UV 광과 같은 광을 투영하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서, 예를 들면, 테이프 상에 배치될 수 있다.
도 28에서, 스크라이브 라인 영역을 따라, 예를 들면, 패키지 영역(502A) 주위에서 쏘잉하는 것에 의해, 개별화 프로세스가 수행된다. 개별화 프로세스는 재배선 구조체(510, 520) 및 밀봉재(506, 518)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 패키지 영역(502A)을 인접한 패키지 영역(예시되지 않음)으로부터 분리하여 집적 회로 패키지(500)를 형성한다. 개별화 이후, 재배선 구조체(510, 520)(예를 들면, 유전체 층(512, 522)) 및 밀봉재(506, 518)는 횡방향에서 경계를 같이한다.
그 다음, 집적 회로 패키지(500)는 전도성 커넥터(526)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은 도 6과 관련하여 설명되는 패키지 기판(200)과 유사할 수도 있다. 예를 들면, 패키지 기판(200)은 전도성 커넥터(526)에 연결되는 결합 패드(202)를 포함할 수 있다.
도 29, 도 30, 도 31, 도 32, 도 33, 및 도 34는, 몇몇 실시형태에 따른, 집적 회로 패키지(500)를 구현하는 시스템을 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 이 실시형태에서, 집적 회로 패키지(500)는 개별화되어 패키지 컴포넌트에 포함된다. 하나의 패키지 영역(602A)에서의 디바이스의 패키징이 예시되지만, 그러나, 임의의 수의 패키지 영역이 동시에 형성될 수도 있다는 것이 인식되어야 한다. 패키지 영역(602A)은 후속하는 프로세싱에서 개별화될 것이다. 개별화된 패키지 컴포넌트는 통합 팬 아웃(InFO) 패키지와 같은 팬 아웃 패키지일 수도 있다. 그 다음, 팬 아웃 패키지는 패키지 기판에 실장된다.
도 29에서, 캐리어 기판(602)이 제공되고, 이형 층(604)이 캐리어 기판(602) 상에 형성된다. 캐리어 기판(602)은 도 8과 관련하여 설명되는 캐리어 기판(302)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 이형 층(604)은 도 8과 관련하여 설명되는 이형 층(304)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
이형 층(604) 상에 재배선 구조체(606)가 형성될 수도 있다. 재배선 구조체(606)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(606)는 유전체 층(608) 및 금속화 패턴(610)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(608) 및 금속화 패턴(610)이 재배선 구조체(606)에서 형성될 수도 있다. 재배선 구조체(606)는 옵션 사항이다. 몇몇 실시형태에서, 금속화 패턴이 없는 유전체 층이 재배선 구조체(606) 대신 이형 층(604) 상에 형성된다.
도 30에서, 전도성 비아(612)가 재배선 구조체(606)의 최상부 유전체 층(608)을 통해 연장되면서 형성된다. 따라서, 전도성 비아(612)는 재배선 구조체(606)의 금속화 패턴(610)에 연결된다. 전도성 비아(612)는 도 10과 관련하여 설명되는 전도성 비아(312)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 전도성 비아(612)는 옵션 사항이며, 생략될 수도 있다. 예를 들면, 재배선 구조체(606)가 생략되는 실시형태에서 전도성 비아(612)는 생략될 수도 있다(또는 생략되지 않을 수도 있다).
개별화된 집적 회로 패키지(500)는 전도성 비아(612)에 인접하여 재배선 구조체(606)(예를 들면, 최상부 유전체 층(608)) 상에 배치된다. 개별화된 집적 회로 패키지(500)를 형성하기 위해, 도 24와 관련하여 설명되는 것과 유사한 중간 구조체가 획득된다. 캐리어 기판(502)(도 24 참조)으로부터 중간 구조체를 분리(디본딩)하기 위해, 캐리어 기판 디본딩이 수행된다. 그 다음, 스크라이브 라인 영역을 따라, 예를 들면, 패키지 영역(502A)(도 24 참조) 주위에서 쏘잉하는 것에 의해 개별화 프로세스가 수행된다. 개별화 프로세스는 재배선 구조체(510) 및 밀봉재(506, 518)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 패키지 영역(502A)을 인접한 패키지 영역(예시되지 않음)으로부터 분리하여 집적 회로 패키지(500)를 형성한다. 개별화 이후, 재배선 구조체(510)(예를 들면, 유전체 층(512)) 및 밀봉재(506, 518)는 횡방향에서 경계를 같이한다.
도 31에서, 밀봉재(614)가 전도성 비아(612) 및 집적 회로 패키지(500) 상에 그리고 그 주위에 형성된다. 밀봉재(614)는 도 12와 관련하여 설명되는 밀봉재(314)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 몇몇 실시형태에서, 밀봉재(614)는 밀봉재(506, 518)와는 상이하고 상이한 재료를 포함한다. 필요로 되는 경우, 다이 커넥터(26) 및 전도성 비아(516, 612)를 노출시키기 위해 밀봉재(614)에 대해 평탄화 프로세스가 수행될 수 있다.
도 32에서, 밀봉재(614), 전도성 비아(612), 및 집적 회로 패키지(500) 상에 재배선 구조체(616)가 형성된다. 재배선 구조체(616)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(616)는 유전체 층(618) 및 금속화 패턴(620)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(618) 및 금속화 패턴(620)이 재배선 구조체(616)에서 형성될 수도 있다. 재배선 구조체(616)의 금속화 패턴(620)은 다이 커넥터(26) 및 전도성 비아(516, 612)에 연결된다. 재배선 구조체(616)의 금속화 패턴(620)은 전력 공급 소스(VDD) 라인, 전력 공급 접지(VSS) 라인, 및 데이터 신호 라인을 포함하는데, 이들은 도 4와 관련하여 설명되는 것과 유사한 방식으로 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)에 전기적으로 커플링된다.
전도성 커넥터(622)는 재배선 구조체(616)의 금속화 패턴(620)에 연결되어 형성된다. 전도성 커넥터(622)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 예를 들면, 전도성 커넥터(622)는 재배선 구조체(616)의 UBM 상에 형성될 수 있다.
도 33에서, 캐리어 기판 디본딩이 재배선 구조체(606), 예를 들면, 최저부 유전체 층(608)으로부터 캐리어 기판(602)을 분리(디본딩)하기 위해 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형 층(604)이 광의 열 하에서 분해되고 캐리어 기판(602)이 제거될 수 있도록, 이형 층(604) 상에 레이저 광 또는 UV 광과 같은 광을 투영하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서, 예를 들면, 테이프 상에 배치될 수 있다.
게다가, 재배선 구조체(606)의 최저부 유전체 층(608)을 통해 전도성 커넥터(624)가 형성된다. 재배선 구조체(606)의 최저부 유전체 층(608)을 통해 개구가 형성되어, 금속화 패턴(610)의 일부를 노출시킬 수 있다. 개구는, 예를 들면, 레이저 드릴링, 에칭, 또는 등등을 사용하여 형성될 수도 있다. 전도성 커넥터(624)는 개구 내에 형성되고, 금속화 패턴(610)의 노출된 부분에 연결된다. 전도성 커넥터(624)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
도 34에서, 스크라이브 라인 영역을 따라, 예를 들면, 패키지 영역(602A) 주위에서 쏘잉하는 것에 의해, 개별화 프로세스가 수행된다. 개별화 프로세스는 재배선 구조체(606, 616) 및 밀봉재(614)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 패키지 영역(602A)을 인접한 패키지 영역(예시되지 않음)으로부터 분리하여 집적 회로 패키지(600)를 형성한다. 개별화 이후, 재배선 구조체(606, 616)(예를 들면, 유전체 층(608, 618)) 및 밀봉재(614)는 횡방향에서 경계를 같이한다.
다른 집적 회로 패키지(400)가 집적 회로 패키지(600)에 부착되어 패키지 온 패키지 구조체를 형성할 수 있다. 집적 회로 패키지(400)는 집적 회로 패키지(600)가 개별화되기 이전에 또는 이후에 집적 회로 패키지(600)에 부착될 수 있다. 집적 회로 패키지(400)는 도 16과 관련하여 설명되는 집적 회로 패키지(400)와 유사할 수도 있다. 예를 들면, 집적 회로 패키지(400)는 전도성 커넥터(624)에 연결되는 결합 패드(406)를 포함할 수 있다.
그 다음, 패키지 온 패키지 구조체는 뒤집히고 전도성 커넥터(622)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은 도 6과 관련하여 설명되는 패키지 기판(200)과 유사할 수도 있다. 예를 들면, 패키지 기판(200)은 전도성 커넥터(622)에 연결되는 결합 패드(202)를 포함할 수 있다.
도 35, 도 36, 도 37, 도 38, 도 39, 및 도 40은, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(700)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도이다. 집적 회로 패키지(700)는 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)를 개별화하고, 그들을 패키지 컴포넌트에 포함시키는 것에 의해 형성된다. 하나의 패키지 영역(702A)에서의 디바이스의 패키징이 예시되지만, 그러나, 임의의 수의 패키지 영역이 동시에 형성될 수도 있다는 것이 인식되어야 한다. 패키지 영역(702A)은 후속하는 프로세싱에서 개별화될 것이다. 개별화된 패키지 컴포넌트는 통합 팬 아웃(InFO) 패키지와 같은 팬 아웃 패키지일 수도 있다. 그 다음, 팬 아웃 패키지는 패키지 기판에 실장된다.
도 35에서, 캐리어 기판(702)이 제공되고, 이형 층(704)이 캐리어 기판(702) 상에 형성된다. 캐리어 기판(702)은 도 8과 관련하여 설명되는 캐리어 기판(302)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 이형 층(704)은 도 8과 관련하여 설명되는 이형 층(304)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 그 다음, 전도성 비아(706)가 이형 층(704) 상에 형성되고 이형 층(704)으로부터 멀어지게 연장된다. 전도성 비아(706)는 도 10과 관련하여 설명되는 전도성 비아(312)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다.
그 다음, (예를 들면, 반도체 기판(12), 인터커넥트 구조체(14), 다이 커넥터(16) 및 유전체 층(18)을 포함하는) 도 1과 관련하여 설명되는 것과 유사한 프로세서 디바이스(10)가 전도성 비아(706)에 인접하여, 이형 층(704) 상에 배치된다. 이 실시형태에서, 프로세서 디바이스(10)는 반도체 기판(12)을 통해 연장되면서 형성되는 전도성 비아(708)를 더 포함한다. 전도성 비아(708)는 인터커넥트 구조체(14)의 금속화 패턴에 전기적으로 커플링된다.
도 36에서, 밀봉재(710)는 전도성 비아(706) 및 프로세서 디바이스(10) 상에 그리고 그 주위에 형성된다. 밀봉재(710)는 도 12와 관련하여 설명되는 밀봉재(314)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 필요로 되는 경우, 다이 커넥터(16) 및 전도성 비아(706)를 노출시키기 위해 밀봉재(710)에 대해 평탄화 프로세스가 수행될 수 있다.
도 37에서, 밀봉재(710), 전도성 비아(706), 및 프로세서 디바이스(10) 상에 재배선 구조체(712)가 형성된다. 재배선 구조체(712)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(712)는 유전체 층(714) 및 금속화 패턴(716)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(714) 및 금속화 패턴(716)이 재배선 구조체(712)에서 형성될 수도 있다. 재배선 구조체(712)의 금속화 패턴(716)은 다이 커넥터(16) 및 전도성 비아(706)에 연결된다.
전도성 커넥터(718)는 재배선 구조체(712)의 금속화 패턴(716)에 연결되어 형성된다. 전도성 커넥터(718)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 예를 들면, 전도성 커넥터(718)는 재배선 구조체(712)의 UBM 상에서 형성될 수 있다.
도 38에서, 캐리어 기판(702)을 프로세서 디바이스(10)로부터 분리(디본딩)하기 위해 캐리어 기판 디본딩이 수행된다. 몇몇 실시형태에 따르면, 디본딩은, 이형 층(704)이 광의 열 하에서 분해되고 캐리어 기판(702)이 제거될 수 있도록, 이형 층(704) 상에 레이저 광 또는 UV 광과 같은 광을 투영하는 것을 포함한다. 그 다음, 구조체는 뒤집혀서, 예를 들면, 테이프 상에 배치될 수 있다.
밀봉재(710), 전도성 비아(706), 및 프로세서 디바이스(10) 상에 재배선 구조체(720)가 형성된다. 재배선 구조체(720)는 도 4와 관련하여 설명되는 재배선 구조체(108)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 재배선 구조체(720)는 유전체 층(722) 및 금속화 패턴(724)(때때로 재분배 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예시되는 것보다 더 많은 또는 더 적은 유전체 층(722) 및 금속화 패턴(724)이 재배선 구조체(720)에서 형성될 수도 있다. 재배선 구조체(720)의 금속화 패턴(724)은 전도성 비아(706, 708)에 연결된다.
도 39에서, (예를 들면, 반도체 기판(22), 인터커넥트 구조체(24) 및 다이 커넥터(26)를 포함하는) 도 1과 관련하여 설명되는 것과 유사한 전력 게이팅 디바이스(20)가 전도성 커넥터(726)를 갖는 재배선 구조체(720)에 부착된다. 전력 게이팅 디바이스(20)는 재배선 구조체(712, 720)(예를 들면, 금속화 패턴(716, 724))을 통해 프로세서 디바이스(10)에 전기적으로 커플링될 것이고, 따라서 전도성 비아(30)(도 1 참조)의 형성은 필요하지 않다. 게다가, 유전체 층(28)(도 1 참조)은 전력 게이팅 디바이스(20)로부터 또한 생략될 수 있다. 따라서, 전력 게이팅 디바이스(20)의 제조 비용이 감소될 수도 있다.
몇몇 실시형태에서, 전력 게이팅 디바이스(20)는 마이크로 범프와 같은 전도성 범프에 부착된다. 예를 들면, 다이 커넥터(728)는 재배선 구조체(720)의 최저부 유전체 층(722)을 통해 연장되면서 형성될 수 있다. 다이 커넥터(728)를 형성하기 위한 예로서, 금속화 패턴(724)의 일부를 노출시키는 개구가 재배선 구조체(720)의 최저부 유전체 층(722)을 통해 형성될 수 있다. 개구는, 예를 들면, 레이저 드릴링, 에칭, 또는 등등을 사용하여 형성될 수도 있다. 다이 커넥터(728)는 개구에서 도금되거나 또는 퇴적될 수 있으며, 금속화 패턴(724)의 노출된 부분에 연결된다. 전도성 커넥터(726)는 다이 커넥터(26, 728)의 각각의 쌍을 연결하면서 형성된다. 전도성 커넥터(726)는 도 5와 관련하여 설명되는 전도성 커넥터(114)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 이 실시형태에서, 프로세서 디바이스(10)의 후면은 전력 게이팅 디바이스(20)의 전면을 향한다.
재배선 구조체(712)의 금속화 패턴(716)은 전력 공급 소스(VDD) 라인, 전력 공급 접지(VSS) 라인, 및 데이터 신호 라인을 포함한다. VDD 및 VSS 라인의 제1 서브세트는 프로세서 디바이스(10)의 다이 커넥터(16)에 연결된다. 따라서, 프로세서 디바이스(10)의 회로 블록의 제1 서브세트는, 전력 게이팅 디바이스(20)를 우회하여, 재배선 구조체(712)의 VDD 및 VSS 라인에 전기적으로 연결된다. 따라서, 회로 블록의 제1 서브세트는 전력 및 접지에 영구적으로 전기적으로 커플링된다. 회로 블록의 제1 서브세트는 항상 턴온되는 필수 회로 블록일 수도 있다. VDD 및 VSS 라인의 제2 서브세트는, 전도성 비아(706) 및 재배선 구조체(720)의 금속화 패턴(724)을 통해 전력 게이팅 디바이스(20)의 입력 단자에 전기적으로 커플링된다. 재배선 구조체(720)의 금속화 패턴(724)은 또한, 전력 게이팅 디바이스(20)의 출력 단자에 프로세서 디바이스(10)를 전기적으로 커플링하는 라인을 포함한다. 따라서, 프로세서 디바이스(10)의 회로 블록의 제2 서브세트는, 전력 게이팅 디바이스(20), 재배선 구조체(720), 및 전도성 비아(706, 708)를 통해 VDD 및 VSS 라인에 전기적으로 커플링된다. 따라서, 회로 블록의 제2 서브세트는 전력 게이팅 디바이스(20)에 의해 턴온되고 턴오프될 수 있다. 몇몇 실시형태에서, 전도성 비아(708) 중 일부는 재배선 구조체(720)의 데이터 신호 라인에 연결된다. 데이터 신호 라인은 프로세서 디바이스(10) 및 전력 게이팅 디바이스(20)에 전기적으로 커플링된다. 프로세서 디바이스(10)는 데이터 신호 라인을 통해 제어 신호를 전력 게이팅 디바이스(20)에 전송할 수도 있고, 데이터 신호 라인을 통해 전력 게이팅 디바이스(20)로부터 전력/접지 신호를 수신할 수도 있다.
그 다음, 전력 게이팅 디바이스(20)와 재배선 구조체(720) 사이에서, 전도성 커넥터(726)를 둘러싸는 언더필(730)이 형성된다. 언더필(730)은 전력 게이팅 디바이스(20)가 부착된 이후 모세관 흐름 프로세스에 의해 형성될 수도 있거나 또는 전력 게이팅 디바이스(20)가 부착되기 이전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
밀봉재(732)는 전력 게이팅 디바이스(20) 및 언더필(730) 상에 그리고 그 주위에 형성된다. 밀봉재(732)는 도 12와 관련하여 설명되는 밀봉재(314)와 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 필요로 되는 경우, 전력 게이팅 디바이스(20)를 노출시키기 위해 밀봉재(710)에 대해 평탄화 프로세스가 수행될 수 있다.
도 40에서, 스크라이브 라인 영역을 따라, 예를 들면, 패키지 영역(702A) 주위에서 쏘잉하는 것에 의해, 개별화 프로세스가 수행된다. 개별화 프로세스는 재배선 구조체(712, 720) 및 밀봉재(710, 732)를 쏘잉하는 것을 포함한다. 개별화 프로세스는 패키지 영역(702A)을 인접한 패키지 영역(예시되지 않음)으로부터 분리하여 집적 회로 패키지(700)를 형성한다. 개별화 이후, 재배선 구조체(712, 720)(예를 들면, 유전체 층(714, 722)) 및 밀봉재(710, 732)는 횡방향에서 경계를 같이한다.
그 다음, 집적 회로 패키지(700)는 전도성 커넥터(718)를 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은 도 6과 관련하여 설명되는 패키지 기판(200)과 유사할 수도 있다. 예를 들면, 패키지 기판(200)은 전도성 커넥터(718)에 연결되는 결합 패드(202)를 포함할 수 있다.
도 41은, 몇몇 다른 실시형태에 따른, 집적 회로 패키지(700)의 단면도이다. 이 실시형태는, 프로세서 디바이스(10)의 전면이 전력 게이팅 디바이스(20)의 전면을 향한다는 점을 제외하면, 도 40과 관련하여 설명되는 실시형태와 유사하다. 따라서, 재배선 구조체(720)의 금속화 패턴(724)(예를 들면, VDD 및 VSS 라인)은 다이 커넥터(16)에 직접적으로 연결된다. 따라서, 전도성 비아(706, 708)는 데이터 신호 라인을 위해 사용된다.
실시형태는 이점을 달성할 수도 있다. 프로세서 디바이스(10)와 분리되는 전력 게이팅 디바이스(20)를 갖는 집적 회로 패키지를 형성하는 것은, 전력 게이팅 디바이스(20)가 프로세서 디바이스(10)보다 더 큰 능동 디바이스를 가지고 형성되는 것을 허용한다. 따라서, 큰 기술 노드의 스위치 트랜지스터가 전력 전달을 위해 사용될 수도 있다. 큰 기술 노드의 스위치 트랜지스터는 프로세서 디바이스(10)의 회로 블록이 턴온될 때 더 큰 돌입 전류를 수용할 수 있고 더 작은 전압 강하(예를 들면, IR 강하)를 가질 수 있으며, 또한 더 적은 전력 누설을 가질 수 있다. 따라서, 결과적으로 나타나는 집적 회로 패키지의 전력 소비는 감소될 수도 있다.
다른 피쳐 및 프로세스가 또한 포함될 수도 있다. 예를 들면, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조체(testing structure)가 포함될 수도 있다. 테스트 구조체는, 예를 들면, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용, 및 등등을 허용하는 기판 상에 또는 재배선 층에 형성되는 테스트 패드를 포함할 수도 있다. 검증 테스트는 최종 구조체뿐만 아니라 중간 구조체에 대해서도 수행될 수도 있다. 추가적으로, 본원에서 개시되는 구조체 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 연계하여 사용될 수도 있다.
한 실시형태에서, 디바이스는 다음의 것을 포함한다: 회로 블록을 포함하는 프로세서 다이 - 회로 블록은 제1 기술 노드의 능동 디바이스를 포함함 - ; 제2 기술 노드의 전력 반도체 디바이스를 포함하는 전력 게이팅 다이 - 제2 기술 노드는 제1 기술 노드보다 더 큼 - ; 및 제1 금속화 패턴을 포함하는 제1 재배선 구조체 - 제1 금속화 패턴은 전력 공급 소스 라인(power supply source line) 및 전력 공급 접지 라인(power supply ground line)을 포함하되, 회로 블록의 제1 서브세트는 전력 반도체 디바이스를 통해 전력 공급 소스 라인 및 전력 공급 접지 라인에 전기적으로 커플링되고, 회로 블록의 제2 서브세트는 전력 공급 소스 라인 및 전력 공급 접지 라인에 영구적으로 전기적으로 커플링됨 - .
몇몇 실시형태에서, 디바이스는 다음의 것을 더 포함한다: 패키지 기판; 및 패키지 기판 및 제1 재배선 구조체의 제1 금속화 패턴에 연결되는 전도성 커넥터. 디바이스의 몇몇 실시형태에서, 프로세서 다이 및 전력 게이팅 다이는 유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 직접적으로 본딩되고, 디바이스는 다음의 것을 더 포함한다: 프로세서 다이 및 제1 재배선 구조체의 제1 금속화 패턴에 연결되는 전도성 비아; 및 전도성 비아 및 전력 게이팅 다이를 둘러싸는 유전체 층 - 유전체 층 및 전력 게이팅 다이 각각은 제1 재배선 구조체와 프로세서 다이 사이에서 배치되되, 제1 재배선 구조체, 유전체 층, 및 프로세서 다이는 횡방향에서 경계를 같이함 - . 디바이스의 몇몇 실시형태에서, 프로세서 다이 및 전력 게이팅 다이는 유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 직접적으로 본딩되고, 디바이스는 다음의 것을 더 포함한다: 프로세서 다이 및 제1 재배선 구조체의 제1 금속화 패턴에 연결되는 전도성 비아; 전도성 비아 및 전력 게이팅 다이를 둘러싸는 유전체 층 - 유전체 층 및 전력 게이팅 다이 각각은 제1 재배선 구조체와 프로세서 다이 사이에서 배치되되, 유전체 층 및 프로세서 다이는 횡방향에서 경계를 같이함 - ; 및 프로세서 다이 및 유전체 층을 둘러싸는 밀봉재 - 밀봉재 및 제1 재배선 구조체는 횡방향에서 경계를 같이함 - . 디바이스의 몇몇 실시형태에서, 제1 재배선 구조체의 제1 금속화 패턴은 전력 게이팅 다이에 연결되되, 디바이스는 다음의 것을 더 포함한다: 프로세서 다이와 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 프로세서 다이는 제2 금속화 패턴에 연결됨 - ; 전력 게이팅 다이를 둘러싸는 제1 밀봉재; 제1 밀봉재를 통해 연장되는 전도성 비아 - 전도성 비아는 제1 재배선 구조체의 제1 금속화 패턴 및 제2 재배선 구조체의 제2 금속화 패턴에 연결됨 - ; 및 프로세서 다이를 둘러싸는 제2 밀봉재 - 제2 밀봉재, 제2 재배선 구조체, 제1 밀봉재, 및 제1 재배선 구조체는 횡방향에서 경계를 같이함 - . 디바이스의 몇몇 실시형태에서, 제1 재배선 구조체의 제1 금속화 패턴은 전력 게이팅 다이에 연결되되, 디바이스는 다음의 것을 더 포함한다: 프로세서 다이와 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 프로세서 다이는 제2 금속화 패턴에 연결됨 - ; 전력 게이팅 다이를 둘러싸는 제1 밀봉재; 제1 밀봉재를 통해 연장되는 전도성 비아 - 전도성 비아는 제1 재배선 구조체의 제1 금속화 패턴 및 제2 재배선 구조체의 제2 금속화 패턴에 연결됨 - ; 프로세서 다이를 둘러싸는 제2 밀봉재 - 제2 밀봉재, 제2 재배선 구조체, 및 제1 밀봉재는 횡방향에서 경계를 같이함 - ; 및 제2 밀봉재, 제2 재배선 구조체, 및 제1 밀봉재를 둘러싸는 제3 밀봉재 - 제3 밀봉재 및 제1 재배선 구조체는 횡방향에서 경계를 같이함 - . 디바이스의 몇몇 실시형태에서, 제1 재배선 구조체의 제1 금속화 패턴은 프로세서 다이에 연결되되, 디바이스는 다음의 것을 더 포함한다: 프로세서 다이와 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 제2 금속화 패턴은 프로세서 다이 및 전력 게이팅 다이에 연결됨 - ; 프로세서 다이를 둘러싸는 제1 밀봉재; 제1 밀봉재를 통해 연장되는 전도성 비아 - 전도성 비아는 제1 재배선 구조체의 제1 금속화 패턴 및 제2 재배선 구조체의 제2 금속화 패턴에 연결됨 - ; 및 전력 게이팅 다이를 둘러싸는 제2 밀봉재 - 제2 밀봉재, 제1 밀봉재, 제2 재배선 구조체, 및 제1 재배선 구조체는 횡방향에서 경계를 같이함 - . 디바이스의 몇몇 실시형태에서, 전력 게이팅 다이는 프로세서 다이로부터 제어 신호를 수신하도록, 그리고 프로세서 다이의 회로 블록의 제1 서브세트 중 하나를, 제어 신호에 응답하여, 턴온하거나 또는 턴오프하도록 런타임에서 동작 가능하다. 디바이스의 몇몇 실시형태에서, 프로세서 다이의 능동 디바이스는 상보적 금속 산화물 반도체 디바이스이고, 전력 게이팅 다이의 전력 반도체 디바이스는 절연 게이트 바이폴라 트랜지스터 디바이스 또는 이중 확산 금속 산화물 반도체 디바이스이다.
한 실시형태에서, 디바이스는 다음의 것을 포함한다: 회로 블록을 포함하는 프로세서 다이 - 회로 블록은 제1 기술 노드의 능동 디바이스를 포함함 - ; 유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 프로세서 다이에 직접적으로 본딩되는 전력 게이팅 다이 - 전력 게이팅 다이는 제2 기술 노드의 전력 반도체 디바이스를 포함하고, 제2 기술 노드는 제1 기술 노드보다 더 크고, 전력 반도체 디바이스는 회로 블록의 제1 서브세트에 전기적으로 커플링됨 - ; 전력 게이팅 다이를 둘러싸는 유전체 층; 유전체 층을 통해 연장되는 제1 전도성 비아 - 제1 전도성 비아는 회로 블록의 제2 서브세트에 전기적으로 커플링됨 - ; 및 제1 금속화 패턴 - 제1 금속화 패턴은 제1 전도성 비아 및 전력 게이팅 다이에 연결되는 전력 공급 소스 라인을 포함함 - 을 포함하는 제1 재배선 구조체; 패키지 기판; 및 패키지 기판을 제1 재배선 구조체의 제1 금속화 패턴에 연결하는 제1 전도성 커넥터.
디바이스의 몇몇 실시형태에서, 프로세서 다이, 유전체 층, 및 제1 재배선 구조체는 횡방향에서 경계를 같이한다. 디바이스의 몇몇 실시형태에서, 프로세서 다이 및 유전체 층은 횡방향에서 경계를 같이하고, 디바이스는: 프로세서 다이 및 유전체 층을 둘러싸는 밀봉재를 더 포함하되, 밀봉재 및 제1 재배선 구조체는 횡방향에서 경계를 같이한다. 몇몇 실시형태에서, 디바이스는 다음의 것을 더 포함한다: 제2 금속화 패턴을 포함하는 제2 재배선 구조체 - 밀봉재는 제1 재배선 구조체와 제2 재배선 구조체 사이에 배치됨 - ; 밀봉재를 통해 연장되는 제2 전도성 비아 - 제2 전도성 비아는 제2 재배선 구조체의 제2 금속화 패턴 및 제1 재배선 구조체의 제1 금속화 패턴에 연결됨 - ; 메모리 패키지; 및 메모리 패키지를 제2 재배선 구조체의 제2 금속화 패턴에 연결하는 제2 전도성 커넥터. 디바이스의 몇몇 실시형태에서, 프로세서 다이의 능동 디바이스는 상보적 금속 산화물 반도체 디바이스이고, 전력 게이팅 다이의 전력 반도체 디바이스는 절연 게이트 바이폴라 트랜지스터 디바이스 또는 이중 확산 금속 산화물 반도체 디바이스이다. 디바이스의 몇몇 실시형태에서, 프로세서 다이 및 전력 게이팅 다이는 전면 대 전면 방식으로 직접적으로 본딩된다. 디바이스의 몇몇 실시형태에서, 프로세서 다이 및 전력 게이팅 다이는 전면 대 후면 방식으로 직접적으로 본딩된다.
한 실시형태에서, 방법은 다음의 것을 포함한다: 전력 게이팅 다이를 웨이퍼 - 웨이퍼는 프로세서 다이를 포함하고, 전력 게이팅 다이 및 프로세서 다이는 상이한 피치의 능동 디바이스를 포함하고, 전력 게이팅 다이는 제1 전도성 비아를 포함함 - 에 본딩하는 것; 전력 게이팅 다이 주위에 그리고 웨이퍼 상에 유전체 층을 형성하는 것; 제1 유전체 층에서 개구 - 개구는 프로세서 다이의 다이 커넥터를 노출시킴 - 를 패턴화하는 것; 개구 내에 그리고 다이 커넥터 상에 전도성 재료를 도금하는 것; 전도성 재료를 평탄화하여 - 평탄화는 전력 게이팅 다이의 제1 전도성 비아를 노출시킴 - 개구 내에 제2 전도성 비아를 형성하는 것; 및 프로세서 다이를 개별화하기 위해 유전체 층 및 웨이퍼를 쏘잉하는 것.
몇몇 실시형태에서, 방법은: 쏘잉 이전에, 전력 게이팅 다이, 유전체 층, 및 제2 전도성 비아 상에 재배선 구조체를 형성하는 것을 더 포함하되, 쏘잉은 재배선 구조체를 쏘잉하는 것을 포함한다. 몇몇 실시형태에서, 방법은, 쏘잉 이후에, 다음의 것을 더 포함한다: 전력 게이팅 다이 및 유전체 층을 밀봉재를 사용하여 캡슐화하는 것; 및 밀봉재, 전력 게이팅 다이, 유전체 층, 및 제2 전도성 비아 상에 재배선 구조체를 형성하는 것. 본 방법의 몇몇 실시형태에서, 전력 게이팅 다이는 프로세서 다이 보다 더 큰 기술 노드의 능동 디바이스를 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
<부 기>
1. 디바이스로서,
회로 블록을 포함하는 프로세서 다이 - 상기 회로 블록은 제1 기술 노드(technology node)의 능동(active) 디바이스를 포함함 -;
제2 기술 노드의 전력 반도체 디바이스(power semiconductor device)를 포함하는 전력 게이팅 다이(power gating die) - 상기 제2 기술 노드는 상기 제1 기술 노드보다 더 큼 -; 및
제1 금속화 패턴을 포함하는 제1 재배선 구조체(redistribution structure) - 상기 제1 금속화 패턴은 전력 공급 소스 라인(power supply source line) 및 전력 공급 접지 라인(power supply ground line)을 포함하며, 상기 회로 블록의 제1 서브세트는 상기 전력 반도체 디바이스를 통해 상기 전력 공급 소스 라인 및 상기 전력 공급 접지 라인에 전기적으로 커플링되고, 상기 회로 블록의 제2 서브세트는 상기 전력 공급 소스 라인 및 상기 전력 공급 접지 라인에 영구적으로 전기적으로 커플링됨 -
를 포함하는, 디바이스.
2. 제1항에 있어서,
패키지 기판; 및
상기 패키지 기판 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결되는 전도성 커넥터를 더 포함하는, 디바이스.
3. 제1항에 있어서,
상기 프로세서 다이 및 상기 전력 게이팅 다이는 유전체 대 유전체 결합(bond)에 의해 그리고 금속 대 금속 결합에 의해 직접적으로 본딩되고(bonded), 상기 디바이스는:
상기 프로세서 다이 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결되는 전도성 비아; 및
상기 전도성 비아 및 상기 전력 게이팅 다이를 둘러싸는 유전체 층 - 상기 유전체 층 및 상기 전력 게이팅 다이 각각은 상기 제1 재배선 구조체와 상기 프로세서 다이 사이에 배치되며, 상기 제1 재배선 구조체, 상기 유전체 층, 및 상기 프로세서 다이는 횡방향에서 경계를 같이함(coterminous) -
을 더 포함하는 것인, 디바이스.
4. 제1항에 있어서,
상기 프로세서 다이 및 상기 전력 게이팅 다이는 유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 직접적으로 본딩되고, 상기 디바이스는:
상기 프로세서 다이 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결되는 전도성 비아;
상기 전도성 비아 및 상기 전력 게이팅 다이를 둘러싸는 유전체 층 - 상기 유전체 층 및 상기 전력 게이팅 다이 각각은 상기 제1 재배선 구조체와 상기 프로세서 다이 사이에 배치되며, 상기 유전체 층 및 상기 프로세서 다이는 횡방향에서 경계를 같이함 -; 및
상기 프로세서 다이 및 상기 유전체 층을 둘러싸는 밀봉재(encapsulant) - 상기 밀봉재 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
를 더 포함하는 것인, 디바이스.
5. 제1항에 있어서,
상기 제1 재배선 구조체의 상기 제1 금속화 패턴은 상기 전력 게이팅 다이에 연결되고, 상기 디바이스는:
상기 프로세서 다이와 상기 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 상기 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 상기 프로세서 다이는 상기 제2 금속화 패턴에 연결됨 -;
상기 전력 게이팅 다이를 둘러싸는 제1 밀봉재;
상기 제1 밀봉재를 통해 연장되는 전도성 비아 - 상기 전도성 비아는 상기 제1 재배선 구조체의 상기 제1 금속화 패턴 및 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결됨 -; 및
상기 프로세서 다이를 둘러싸는 제2 밀봉재 - 상기 제2 밀봉재, 상기 제2 재배선 구조체, 상기 제1 밀봉재, 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
를 더 포함하는 것인, 디바이스.
6. 제1항에 있어서,
상기 제1 재배선 구조체의 상기 제1 금속화 패턴은 상기 전력 게이팅 다이에 연결되고, 상기 디바이스는:
상기 프로세서 다이와 상기 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 상기 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 상기 프로세서 다이는 상기 제2 금속화 패턴에 연결됨 -;
상기 전력 게이팅 다이를 둘러싸는 제1 밀봉재;
상기 제1 밀봉재를 통해 연장되는 전도성 비아 - 상기 전도성 비아는 상기 제1 재배선 구조체의 상기 제1 금속화 패턴 및 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결됨 -;
상기 프로세서 다이를 둘러싸는 제2 밀봉재 - 상기 제2 밀봉재, 상기 제2 재배선 구조체, 및 상기 제1 밀봉재는 횡방향에서 경계를 같이함 -; 및
상기 제2 밀봉재, 상기 제2 재배선 구조체, 및 상기 제1 밀봉재를 둘러싸는 제3 밀봉재 - 상기 제3 밀봉재 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
를 더 포함하는, 디바이스.
7. 제1항에 있어서,
상기 제1 재배선 구조체의 상기 제1 금속화 패턴은 상기 프로세서 다이에 연결되고, 상기 디바이스는:
상기 프로세서 다이와 상기 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 상기 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 상기 제2 금속화 패턴은 상기 프로세서 다이 및 상기 전력 게이팅 다이에 연결됨 -;
상기 프로세서 다이를 둘러싸는 제1 밀봉재;
상기 제1 밀봉재를 통해 연장되는 전도성 비아 - 상기 전도성 비아는 상기 제1 재배선 구조체의 상기 제1 금속화 패턴 및 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결됨 -; 및
상기 전력 게이팅 다이를 둘러싸는 제2 밀봉재 - 상기 제2 밀봉재, 상기 제1 밀봉재, 상기 제2 재배선 구조체, 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
를 더 포함하는, 디바이스.
8. 제1항에 있어서,
상기 전력 게이팅 다이는 상기 프로세서 다이로부터 제어 신호를 수신하도록, 그리고 상기 프로세서 다이의 상기 회로 블록의 상기 제1 서브세트 중 하나를, 상기 제어 신호에 응답하여, 턴온하거나 또는 턴오프하도록 런타임에서 동작 가능한 것인, 디바이스.
9. 제1항에 있어서,
상기 프로세서 다이의 상기 능동 디바이스는 상보적 금속 산화물 반도체 디바이스이고, 상기 전력 게이팅 다이의 상기 전력 반도체 디바이스는 절연 게이트 바이폴라 트랜지스터 디바이스 또는 이중 확산 금속 산화물 반도체 디바이스인 것인, 디바이스.
10. 디바이스로서,
회로 블록을 포함하는 프로세서 다이 - 상기 회로 블록은 제1 기술 노드의 능동 디바이스를 포함함 -;
유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 상기 프로세서 다이에 직접적으로 본딩되는 전력 게이팅 다이 - 상기 전력 게이팅 다이는 제2 기술 노드의 전력 반도체 디바이스를 포함하고, 상기 제2 기술 노드는 상기 제1 기술 노드보다 더 크고, 상기 전력 반도체 디바이스는 상기 회로 블록의 제1 서브세트에 전기적으로 커플링됨 -;
상기 전력 게이팅 다이를 둘러싸는 유전체 층;
상기 유전체 층을 통해 연장되는 제1 전도성 비아 - 상기 제1 전도성 비아는 상기 회로 블록의 제2 서브세트에 전기적으로 커플링됨 -;
제1 금속화 패턴 - 상기 제1 금속화 패턴은 상기 제1 전도성 비아 및 상기 전력 게이팅 다이에 연결되는 전력 공급 소스 라인을 포함함 - 을 포함하는 제1 재배선 구조체;
패키지 기판; 및
상기 패키지 기판을 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결하는 제1 전도성 커넥터
를 포함하는, 디바이스.
11. 제10항에 있어서,
상기 프로세서 다이, 상기 유전체 층, 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이하는 것인, 디바이스.
12. 제10항에 있어서,
상기 프로세서 다이 및 상기 유전체 층은 횡방향에서 경계를 같이하고, 상기 디바이스는:
상기 프로세서 다이 및 상기 유전체 층을 둘러싸는 밀봉재 - 상기 밀봉재 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 - 를 더 포함하는, 디바이스.
13. 제12항에 있어서,
제2 금속화 패턴을 포함하는 제2 재배선 구조체 - 상기 밀봉재는 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 배치됨 - ;
상기 밀봉재를 통해 연장되는 제2 전도성 비아 - 상기 제2 전도성 비아는 상기 제2 재배선 구조체의 상기 제2 금속화 패턴 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결됨 - ;
메모리 패키지; 및
상기 메모리 패키지를 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결하는 제2 전도성 커넥터를 더 포함하는, 디바이스.
14. 제10항에 있어서,
상기 프로세서 다이의 상기 능동 디바이스는 상보적 금속 산화물 반도체 디바이스이고, 상기 전력 게이팅 다이의 상기 전력 반도체 디바이스는 절연 게이트 바이폴라 트랜지스터 디바이스 또는 이중 확산 금속 산화물 반도체 디바이스인 것인, 디바이스.
15. 제10항에 있어서,
상기 프로세서 다이 및 상기 전력 게이팅 다이는 전면 대 전면(face-to-face) 방식으로 직접적으로 본딩되는 것인, 디바이스.
16. 제10항에 있어서,
상기 프로세서 다이 및 상기 전력 게이팅 다이는 전면 대 후면(face-to-back) 방식으로 직접적으로 본딩되는 것인, 디바이스.
17. 방법으로서,
전력 게이팅 다이를 웨이퍼 - 상기 웨이퍼는 프로세서 다이를 포함하고, 상기 전력 게이팅 다이 및 상기 프로세서 다이는 상이한 피치의 능동 디바이스를 포함하고, 상기 전력 게이팅 다이는 제1 전도성 비아를 포함함 - 에 본딩하는 단계;
상기 전력 게이팅 다이 주위에 그리고 상기 웨이퍼 상에 유전체 층을 형성하는 단계;
상기 제1 유전체 층에서 개구 - 상기 개구는 상기 프로세서 다이의 다이 커넥터를 노출시킴 - 를 패턴화하는 단계;
상기 개구 내에 그리고 상기 다이 커넥터 상에 전도성 재료를 도금하는 단계;
상기 개구 내에 제2 전도성 비아를 형성하도록 상기 전도성 재료를 평탄화하는 단계 - 상기 평탄화는 상기 전력 게이팅 다이의 상기 제1 전도성 비아를 노출시킴 -; 및
상기 프로세서 다이를 개별화하기(singulate) 위해 상기 유전체 층 및 상기 웨이퍼를 쏘잉하는(sawing) 단계를 포함하는, 방법.
18. 제17항에 있어서,
상기 쏘잉 단계 이전에, 상기 전력 게이팅 다이, 상기 유전체 층, 및 상기 제2 전도성 비아 상에 재배선 구조체를 형성하는 단계를 더 포함하며, 상기 쏘잉 단계는 상기 재배선 구조체를 쏘잉하는 단계를 포함하는 것인, 방법.
19. 제17항에 있어서,
상기 쏘잉 단계 이후:
상기 전력 게이팅 다이 및 상기 유전체 층을 밀봉재를 사용하여 캡슐화하는 단계; 및
상기 밀봉재, 상기 전력 게이팅 다이, 상기 유전체 층, 및 상기 제2 전도성 비아 상에 재배선 구조체를 형성하는 단계를 더 포함하는, 방법.
20. 제17항에 있어서,
상기 전력 게이팅 다이는 상기 프로세서 다이보다 더 큰 기술 노드의 능동 디바이스를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스로서,
    회로 블록을 포함하는 프로세서 다이 - 상기 회로 블록은 제1 기술 노드(technology node)의 능동(active) 디바이스를 포함함 -;
    제2 기술 노드의 전력 반도체 디바이스(power semiconductor device)를 포함하는 전력 게이팅 다이(power gating die) - 상기 제2 기술 노드는 상기 제1 기술 노드보다 더 큼 -; 및
    제1 금속화 패턴을 포함하는 제1 재배선 구조체(redistribution structure) - 상기 제1 금속화 패턴은 전력 공급 소스 라인(power supply source line) 및 전력 공급 접지 라인(power supply ground line)을 포함하며, 상기 회로 블록의 제1 서브세트는 상기 전력 반도체 디바이스를 통해 상기 전력 공급 소스 라인 및 상기 전력 공급 접지 라인에 전기적으로 커플링되고, 상기 회로 블록의 제2 서브세트는 상기 전력 공급 소스 라인 및 상기 전력 공급 접지 라인에 영구적으로 전기적으로 커플링됨 -
    를 포함하는, 디바이스.
  2. 제1항에 있어서,
    패키지 기판; 및
    상기 패키지 기판 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결되는 전도성 커넥터를 더 포함하는, 디바이스.
  3. 제1항에 있어서,
    상기 프로세서 다이 및 상기 전력 게이팅 다이는 유전체 대 유전체 결합(bond)에 의해 그리고 금속 대 금속 결합에 의해 직접적으로 본딩되고(bonded), 상기 디바이스는:
    상기 프로세서 다이 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결되는 전도성 비아; 및
    상기 전도성 비아 및 상기 전력 게이팅 다이를 둘러싸는 유전체 층 - 상기 유전체 층 및 상기 전력 게이팅 다이 각각은 상기 제1 재배선 구조체와 상기 프로세서 다이 사이에 배치되며, 상기 제1 재배선 구조체, 상기 유전체 층, 및 상기 프로세서 다이는 횡방향에서 경계를 같이함(coterminous) -
    을 더 포함하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 프로세서 다이 및 상기 전력 게이팅 다이는 유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 직접적으로 본딩되고, 상기 디바이스는:
    상기 프로세서 다이 및 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결되는 전도성 비아;
    상기 전도성 비아 및 상기 전력 게이팅 다이를 둘러싸는 유전체 층 - 상기 유전체 층 및 상기 전력 게이팅 다이 각각은 상기 제1 재배선 구조체와 상기 프로세서 다이 사이에 배치되며, 상기 유전체 층 및 상기 프로세서 다이는 횡방향에서 경계를 같이함 -; 및
    상기 프로세서 다이 및 상기 유전체 층을 둘러싸는 밀봉재(encapsulant) - 상기 밀봉재 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
    를 더 포함하는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 제1 재배선 구조체의 상기 제1 금속화 패턴은 상기 전력 게이팅 다이에 연결되고, 상기 디바이스는:
    상기 프로세서 다이와 상기 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 상기 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 상기 프로세서 다이는 상기 제2 금속화 패턴에 연결됨 -;
    상기 전력 게이팅 다이를 둘러싸는 제1 밀봉재;
    상기 제1 밀봉재를 통해 연장되는 전도성 비아 - 상기 전도성 비아는 상기 제1 재배선 구조체의 상기 제1 금속화 패턴 및 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결됨 -; 및
    상기 프로세서 다이를 둘러싸는 제2 밀봉재 - 상기 제2 밀봉재, 상기 제2 재배선 구조체, 상기 제1 밀봉재, 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
    를 더 포함하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 제1 재배선 구조체의 상기 제1 금속화 패턴은 상기 전력 게이팅 다이에 연결되고, 상기 디바이스는:
    상기 프로세서 다이와 상기 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 상기 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 상기 프로세서 다이는 상기 제2 금속화 패턴에 연결됨 -;
    상기 전력 게이팅 다이를 둘러싸는 제1 밀봉재;
    상기 제1 밀봉재를 통해 연장되는 전도성 비아 - 상기 전도성 비아는 상기 제1 재배선 구조체의 상기 제1 금속화 패턴 및 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결됨 -;
    상기 프로세서 다이를 둘러싸는 제2 밀봉재 - 상기 제2 밀봉재, 상기 제2 재배선 구조체, 및 상기 제1 밀봉재는 횡방향에서 경계를 같이함 -; 및
    상기 제2 밀봉재, 상기 제2 재배선 구조체, 및 상기 제1 밀봉재를 둘러싸는 제3 밀봉재 - 상기 제3 밀봉재 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
    를 더 포함하는, 디바이스.
  7. 제1항에 있어서,
    상기 제1 재배선 구조체의 상기 제1 금속화 패턴은 상기 프로세서 다이에 연결되고, 상기 디바이스는:
    상기 프로세서 다이와 상기 전력 게이팅 다이 사이에 배치되는 제2 재배선 구조체 - 상기 제2 재배선 구조체는 제2 금속화 패턴을 포함하고, 상기 제2 금속화 패턴은 상기 프로세서 다이 및 상기 전력 게이팅 다이에 연결됨 -;
    상기 프로세서 다이를 둘러싸는 제1 밀봉재;
    상기 제1 밀봉재를 통해 연장되는 전도성 비아 - 상기 전도성 비아는 상기 제1 재배선 구조체의 상기 제1 금속화 패턴 및 상기 제2 재배선 구조체의 상기 제2 금속화 패턴에 연결됨 -; 및
    상기 전력 게이팅 다이를 둘러싸는 제2 밀봉재 - 상기 제2 밀봉재, 상기 제1 밀봉재, 상기 제2 재배선 구조체, 및 상기 제1 재배선 구조체는 횡방향에서 경계를 같이함 -
    를 더 포함하는, 디바이스.
  8. 제1항에 있어서,
    상기 전력 게이팅 다이는 상기 프로세서 다이로부터 제어 신호를 수신하도록, 그리고 상기 프로세서 다이의 상기 회로 블록의 상기 제1 서브세트 중 하나를, 상기 제어 신호에 응답하여, 턴온하거나 또는 턴오프하도록 런타임에서 동작 가능한 것인, 디바이스.
  9. 디바이스로서,
    회로 블록을 포함하는 프로세서 다이 - 상기 회로 블록은 제1 기술 노드의 능동 디바이스를 포함함 -;
    유전체 대 유전체 결합에 의해 그리고 금속 대 금속 결합에 의해 상기 프로세서 다이에 직접적으로 본딩되는 전력 게이팅 다이 - 상기 전력 게이팅 다이는 제2 기술 노드의 전력 반도체 디바이스를 포함하고, 상기 제2 기술 노드는 상기 제1 기술 노드보다 더 크고, 상기 전력 반도체 디바이스는 상기 회로 블록의 제1 서브세트에 전기적으로 커플링됨 -;
    상기 전력 게이팅 다이를 둘러싸는 유전체 층;
    상기 유전체 층을 통해 연장되는 제1 전도성 비아 - 상기 제1 전도성 비아는 상기 회로 블록의 제2 서브세트에 전기적으로 커플링됨 -;
    제1 금속화 패턴 - 상기 제1 금속화 패턴은 상기 제1 전도성 비아 및 상기 전력 게이팅 다이에 연결되는 전력 공급 소스 라인을 포함함 - 을 포함하는 제1 재배선 구조체;
    패키지 기판; 및
    상기 패키지 기판을 상기 제1 재배선 구조체의 상기 제1 금속화 패턴에 연결하는 제1 전도성 커넥터
    를 포함하는, 디바이스.
  10. 방법으로서,
    전력 게이팅 다이를 웨이퍼 - 상기 웨이퍼는 프로세서 다이를 포함하고, 상기 전력 게이팅 다이 및 상기 프로세서 다이는 상이한 피치의 능동 디바이스를 포함하고, 상기 전력 게이팅 다이는 제1 전도성 비아를 포함함 - 에 유전체 대 유전체 본딩 및 금속 대 금속 본딩에 의해 직접적으로 본딩하는 단계;
    상기 전력 게이팅 다이 주위에 그리고 상기 웨이퍼 상에 유전체 층을 형성하는 단계;
    상기 유전체 층에서 개구 - 상기 개구는 상기 프로세서 다이의 다이 커넥터를 노출시킴 - 를 패턴화하는 단계;
    상기 개구 내에 그리고 상기 다이 커넥터 상에 전도성 재료를 도금하는 단계;
    상기 개구 내에 제2 전도성 비아를 형성하도록 상기 전도성 재료를 평탄화하는 단계 - 상기 평탄화는 상기 전력 게이팅 다이의 상기 제1 전도성 비아를 노출시킴 -; 및
    상기 프로세서 다이를 개별화하기(singulate) 위해 상기 유전체 층 및 상기 웨이퍼를 쏘잉하는(sawing) 단계를 포함하는, 방법.
KR1020200106159A 2019-10-18 2020-08-24 통합 회로 패키지 디바이스 및 이를 형성하는 방법 KR102457357B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962916954P 2019-10-18 2019-10-18
US62/916,954 2019-10-18
US16/882,132 2020-05-22
US16/882,132 US11532533B2 (en) 2019-10-18 2020-05-22 Integrated circuit package and method

Publications (2)

Publication Number Publication Date
KR20210047243A KR20210047243A (ko) 2021-04-29
KR102457357B1 true KR102457357B1 (ko) 2022-10-20

Family

ID=75492176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200106159A KR102457357B1 (ko) 2019-10-18 2020-08-24 통합 회로 패키지 디바이스 및 이를 형성하는 방법

Country Status (2)

Country Link
US (1) US11532533B2 (ko)
KR (1) KR102457357B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894357B2 (en) * 2020-09-10 2024-02-06 Sj Semiconductor (Jiangyin) Corporation System-level packaging structure and method for LED chip

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130040423A1 (en) * 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US20160086918A1 (en) * 2012-09-28 2016-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Novel three dimensional integrated circuits stacking approach
US20170092626A1 (en) 2015-09-30 2017-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
EP2557597A4 (en) 2010-04-07 2014-11-26 Shimadzu Corp RADIATION DETECTOR AND METHOD FOR MANUFACTURING SAME
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9601410B2 (en) * 2015-01-07 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
KR102045235B1 (ko) * 2016-03-31 2019-11-15 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US10211833B2 (en) 2016-09-20 2019-02-19 Altera Corporation Techniques for power control of circuit blocks
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
EP3410481A1 (en) * 2017-06-01 2018-12-05 HS Elektronik Systeme GmbH Power semiconductor chip module
US10658335B2 (en) 2017-06-16 2020-05-19 Futurewei Technologies, Inc. Heterogenous 3D chip stack for a mobile processor
US11342305B2 (en) 2017-12-29 2022-05-24 Intel Corporation Microelectronic assemblies with communication networks

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130040423A1 (en) * 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US20160086918A1 (en) * 2012-09-28 2016-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Novel three dimensional integrated circuits stacking approach
US20170092626A1 (en) 2015-09-30 2017-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure

Also Published As

Publication number Publication date
US20210118759A1 (en) 2021-04-22
US11532533B2 (en) 2022-12-20
KR20210047243A (ko) 2021-04-29

Similar Documents

Publication Publication Date Title
US11581281B2 (en) Packaged semiconductor device and method of forming thereof
US11942433B2 (en) Integrated circuit package and method
US11387222B2 (en) Integrated circuit package and method
TWI756866B (zh) 積體電路封裝及其形成方法
KR102356282B1 (ko) 집적 회로 패키지 및 방법
TWI719678B (zh) 半導體結構及其形成方法
US20230109128A1 (en) Heat Dissipation in Semiconductor Packages and Methods of Forming Same
KR102540531B1 (ko) 반도체 패키지 및 그 제조 방법
US20220359333A1 (en) Integrated Circuit Package and Method
KR102457357B1 (ko) 통합 회로 패키지 디바이스 및 이를 형성하는 방법
TWI776646B (zh) 積體電路封裝體及其形成方法
TWI775443B (zh) 半導體封裝及其形成方法
TWI735353B (zh) 積體電路封裝及其製作方法
CN113097184A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant