KR20220067534A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 출원에서 개시하는 반도체 소자의 제조 방법은, 우선, 게이트 트렌치와 소스 트렌치는 동일한 에칭 공정중 동시에 형성되고, 그리고 소스 트렌치에서 p형 반도체층과 p형 도핑 영역에 셀프 얼라인으로 접촉될 수 있어 공정 과정이 간단하고; 다음, 게이트 트렌치 하부에 제1 절연층 및 제1 게이트를 형성하고, 게이트 트렌치 상부에 제2 절연층 및 제2 게이트를 형성하여, 두꺼운 제1 절연층은 제2 게이트가 쉽게 브레이크다운되지 않도록 보호할 수 있고, 제1 번째 게이트는 게이트 트렌치의 바닥 근처의 전기장을 증가시킬 수 있어, 반도체 소자의 내전압을 향상시키며; 그다음, 소스 트렌치의 바닥은 제2 번째 n형 반도체층으로 깊숙이 들어갈 수 있어, 소스 트렌치 하방의 p형 도핑 영역은 소스 트렌치 바닥 근처의 전기장을 증가시킬 수 있으며, 반도체 소자 내의 가장 높은 전기장을 소스 트렌치의 바닥 근처의 전기장으로 제한하여, 게이트 트렌치 내의 제2 게이트가 쉽게 브레이크다운되지 않도록 보호하고 반도체 소자의 내전압을 향상시킨다.

Description

반도체 소자의 제조 방법
본 출원은 반도체 소자의 기술분야에 관한 것으로, 상세하게는, 반도체 소자의 제조 방법에 관한 것이다.
탄화규소는 기존의 실리콘 반도체 재료와 다른 많은 특성을 가지고 있으며, 에너지 밴드갭은 실리콘의 2.8배, 절연파괴 필드 강도는 실리콘의 5.3배이다. 따라서, 고압 전력 소자 분야에서 탄화규소 소자는 실리콘 재료보다 얇은 에피택셜 층을 사용하여 기존 실리콘 소자와 동일한 내전압 수준을 달성할 수 있고, 동시에 더 낮은 온저항을 가질 수 있다.
현재 탄화규소를 사용하여 트렌치 전력 소자를 제조할 때 발생하는 주요 문제는, 소자가 작동할 때 게이트 트렌치의 게이트 유전제층에 큰 전기장이 가해지므로, 이로 인해 게이트가 쉽게 브레이크다운되고 소자의 내전압에 영향을 주는 것이다.
본 출원은 2020년 11월 16일에 중국특허청에 제출된 출원번호가 202011280137.9인 중국특허출원의 우선권을 주장하는 바, 상기 중국특허출원의 내용 전부는 참조로서 본 출원에 포함된다.
본 명세서의 목적은 반도체 소자의 게이트가 브레이크다운될 위험을 줄이고 반도체 소자의 내전압을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 반도체 소자의 제조 방법은 순차적으로 적층되게 설치된 제1 n형 반도체층, 제2 n형 반도체층, p형 반도체층 및 제3 n형 반도체층을 포함하는 반도체 기판을 제공하는 단계;
포토리소그래피(photolithography) 및 에칭을 통해, 상기 반도체 기판에 교대로 간격을 두고 설치된 게이트 트렌치와 소스 트렌치를 동시에 형성하는 단계-상기 게이트 트렌치의 바닥과 상기 소스 트렌치의 바닥은 모두 상기 제2 n형 반도체층 내에 위치하며, 상기 소스 트렌치의 폭은 상기 게이트 트렌치의 폭보다 큼-;
상기 게이트 트렌치의 내벽 및 상기 소스 트렌치의 내벽을 덮는 제1 절연층을 형성하는 단계;
제1 도전층을 형성하고 에칭 후 남은 상기 제1 도전층이 상기 게이트 트렌치 내에 제1 게이트를 형성하는 단계;
상기 제1 절연층을 이방성 에칭하여, 상기 소스 트렌치의 하방의 상기 제2 n형 반도체층을 노출시키는 단계;
p형 이온을 주입하여, 상기 제2 n형 반도체층에서 상기 소스 트렌치의 하방에 p형 도핑 영역을 형성하는 단계;
상기 게이트 트렌치 내의 상기 제1 절연층의 상면이 상기 p형 반도체층의 하면보다 높지 않도록 상기 게이트 트렌치 내의 상기 제1 절연층을 에칭하는 단계;
제2 절연층을 형성하고, 상기 제2 절연층을 에칭하여 상기 소스 트렌치 내의 상기 제2 절연층을 제거하는 단계;
제2 도전층을 형성한 후, 상기 제2 도전층을 에칭하고, 에칭 후 남은 상기 제2 도전층이 상기 게이트 트렌치 내에 제2 게이트를 형성하고 상기 소스 트렌치 내에 소스 전극을 형성하는 단계를 포함한다.
또한, 본 명세서의 일 실시예에서, 상기 제1 n형 반도체층, 상기 제2 n형 반도체층, 상기 p형 반도체층, 및 상기 제3 n형 반도체층은 모두 탄화규소층이다.
또한, 본 명세서의 일 실시예에서, 상기 제1 도전층이 형성될 때, 상기 제1 도전층은 상기 게이트 트렌치에 충진되지만 상기 소스 트렌치에는 충진되지 않는다.
또한, 본 명세서의 일 실시예에서, 상기 제2 절연층을 형성하기 전에, 상기 게이트 트렌치 내의 상기 제1 게이트를 에칭한다.
또한, 본 명세서의 일 실시예에서, 상기 소스 트렌치 내의 상기 제2 절연층을 제거한 후, 상기 소스 트렌치 내의 상기 제1 절연층에 대해 이방성 에칭을 계속 진행하여, 상기 p형 반도체층이 상기 소스 트렌치의 측벽 위치에 노출되도록 한다.
또한, 본 명세서의 일 실시예에서 상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 두껍다.
또한, 본 명세서의 일 실시예에서 상기 제1 절연층의 재료는 실리콘 옥사이드이다.
또한, 본 명세서의 일 실시예에서 제2 절연층의 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 및 하프늄 옥사이드 중 적어도 하나이다.
또한, 본 명세서의 일 실시예에서 상기 제1 도전층의 재료는 도전성 다결정 실리콘이다.
또한, 본 명세서의 일 실시예에서 상기 제2 도전층의 재료는 티타늄, 니켈, 동, 알루미늄, 은, 금, 질화 티타늄 및 텅스텐 중 적어도 하나이다.
본 명세서의 반도체 소자의 제조 방법은, 게이트 트렌치와 소스 트렌치는 동일한 에칭 공정에서 동시에 형성되고, 소스 트렌치에서 p형 반도체층과 p형 도핑 영역에 셀프 얼라인으로 접촉될 수 있어 공정 과정을 간소화할 수 있다.
또한, 본 명세서의 반도체 소자의 제조 방법은 게이트 트렌치 하부에 제1 절연층 및 제1 게이트를 형성하고, 게이트 트렌치 상부에 제2 절연층 및 제2 게이트를 형성하여, 두꺼운 제1 절연층이 제2 게이트가 쉽게 브레이크다운되지 않도록 보호할 수 있고, 제1 게이트가 게이트 트렌치의 바닥 근처의 전기장을 증가시킬 수 있어, 반도체 소자의 내전압을 향상시킬 수 있다.,
또한, 본 명세서의 반도체 소자의 제조 방법은 소스 트렌치의 바닥이 제2 n형 반도체층으로 깊숙이 들어가 소스 트렌치 하방의 p형 도핑 영역이 소스 트렌치 바닥 근처의 전기장을 증가시킬 수 있고, 반도체 소자 내의 가장 높은 전기장을 소스 트렌치의 바닥 근처의 전기장으로 제한함으로써, 게이트 트렌치 내의 제2 게이트가 쉽게 브레이크다운되지 않도록 보호하고 반도체 소자의 내전압을 향상시킬 수 있다.
도 1 내지 도 7은 본 명세서의 일 실시예에 따른 반도체 소자 제조 방법의 제조 공정에서 주요 기술 노드의 단면 구조 개략도이다.
도8은 본 명세서의 다른 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 단면 구조 개략도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
이하, 첨부된 도면과 실시예를 결합하여 본 출원의 기술방안을 충분히 설명한다. 본 출원에서 사용된 "구비", "포함" 및 "함유"와 같은 용어는 하나 이상의 다른 소자 또는 이들의 조합이 존재하는 경우를 배제하지 않음을 이해해야 한다. 또한, 본 출원의 특정 실시형태를 명확하게 설명하기 위해, 명세서의 도면에 나열된 개략도는 본 출원에서 설명된 층 및 영역의 두께를 확대한 것이며, 나열된 도면의 크기는 실제 크기를 나타내지 않는다.
도 1 내지 도 7은 본 출원에서 제공하는 반도체 소자의 제조 방법의 일 실시예의 제조 공정에서 주요 기술 노드의 단면 구조의 개략도이다.
도 1에 도시된 바와 같이, 본 출원에서 제공하는 반도체 소자의 제조 방법에 따른 제조 공정에서는 하나의 반도체 기판이 제공되고, 상기 반도체 기판은 순차적으로 적층되게 설치된 제1 n형 반도체층(20), 제2 n형 반도체층(21), p형 반도체층(22) 및 제3 n형 반도체층(23)을 포함한다.
제1 n형 반도체층(20)은 반도체 소자의 n형 드레인 영역으로 사용되고, 제1 n형 반도체층(20), 제2 n형 반도체층(21), p형 반도체층(22) 및 제3 n형 반도체층(23)은 모두 탄화규소층일 수 있다.
다음으로, 도 2에 도시된 바와 같이, 본 출원에서 제공하는 반도체 소자의 제조 방법에 따른 제조 공정에서는 포토리소그래피 및 에칭을 진행하여, 반도체 기판 내에 교대로 간격을 두고 설치된 게이트 트렌치(51)와 소스 트렌치(52)를 동시에 형성하고, 게이트 트렌치(51)의 바닥과 소스 트렌치(52)의 바닥은 모두 제2 n형 반도체층(21) 내에 위치하며, 소스 트렌치(52)의 폭은 게이트 트렌치(51)의 폭보다 크다. 게이트 트렌치(51) 및 소스 트렌치(52)의 개수는 설계된 반도체 소자의 특정 사양에 따라 결정되며, 본 출원의 실시예에서는 하나의 게이트 트렌치(51)와 2개의 소스 트렌치(52)만을 예시적으로 도시하였다.
게이트 트렌치(51)와 소스 트렌치(52) 사이의 p형 반도체층(22)은 반도체 소자의 p형 바디 영역으로 사용되고, 게이트 트렌치(51)와 소스 트렌치(52) 사이의 제3 n형 반도체층(23)은 반도체 소자의 n형 소스 영역으로 사용된다.
다음으로, 도 3에 도시된 바와 같이, 제1 절연층(24)을 형성하여, 제1 절연층(24)은 게이트 트렌치의 내벽을 덮고 소스 트렌치의 내벽을 덮는다. 제1 절연층(24)의 재료는 증착 공정에 의해 형성되는 실리콘 옥사이드일 수 있다. 그 다음, 제1 도전층을 형성하여 에칭 후 나머지 제1 도전층은 게이트 트렌치 내에 제1 게이트(25)를 형성한다. 제1 도전층은 도전성 다결정 실리콘일 수 있다. 소스 트렌치의 폭이 게이트 트렌치의 폭보다 크므로, 제1 도전층을 형성할 때 제1 도전층을 게이트 트렌치에 충진할 수 있지만 소스 트렌치에 충진되지 않기에, 제1 도전층을 에칭할 때, 이방성 에칭법으로 소스 트렌치 내의 제1 도전층을 직접 에칭할 수 있고, 게이트 트렌치에는 제1 도전층의 일부가 남아 제1 게이트(25)를 형성한다. 도 3에서는 제1 게이트(25)의 상면이 p형 반도체층(22)의 하면보다 낮게 도시되어 있으나, 본 출원에서는 제1 게이트(25)의 상면과 p형 반도체층(22)의 하면의 위치 관계는 제한되지 않는다.
다음으로, 도 4에 도시된 바와 같이, 본 출원에서 제공하는 반도체 소자의 제조 방법에 따른 제조 공정에서는 제1 절연층(24)을 이방성 에칭하여, 소스 트렌치 하방의 제2 n형 반도체층(21)을 노출시키고; p형 이온주입을 진행하여, 제2 n형 반도체층(21) 내의 소스 트렌치 하방에 p형 도핑 영역(26)을 형성한다. 도 4에서는, 에칭 후 남은 제1 절연층(24)의 상면이 p형 반도체층(22)의 상면보다 높게 도시하였고, 에칭 후 남은 제1 절연층(24)의 상면이 p형 반도체층(22)의 상면보다 낮거나, 에칭 후 남은 제1 절연층(24)의 상면이 p형 반도체층(22)의 상면과 동일한 위치에 있을 수 있다.
다음으로, 도 5에 도시된 바와 같이, 본 출원에서 제공하는 반도체 소자의 제조 방법에 따른 제조 공정에서는 한층의 포토레지스트를(42) 증착하고, 포토리소그래피 공정을 통해 게이트 트렌치를 노출시킨 다음, 게이트 트렌치 내의 제1 절연층(24)을 에칭하여, 게이트 트렌치 내에 남은 제1 절연층(24)의 상면이 p형 반도체층(22)의 하면보다 높지 않게 한다.
다음으로, 도 6에 도시된 바와 같이, 본 출원에서 제공하는 반도체 소자의 제조 방법에 따른 제조 공정에서는 포토레지스트를 제거한 후 제2 절연층(27)을 형성하고, 한층의 포토레지스트(43)를 증착하며, 포토리소그래피 공정을 통해 소스 트렌치를 노출시킨 다음 소스 트렌치 내의 제2 절연층을 에칭하여 소스 트렌치 내의 제2 절연층을 제거한다. 그 후, 계속하여 소스 트렌치 내의 제1 절연층(24)에 대해 이방성 에칭을 진행하여 소스 트렌치의 측벽 위치에서 p형 반도체층(22)이 노출되도록 한다. 제1 절연층(24)을 이방성 에칭하여 소스 트렌치 하방의 제2 n형 반도체층(21)을 노출시킴과 동시에 p형 반도체층(22)이 소스 트렌치의 측벽 위치에서 노출되면, 소스 트렌치 내의 제2 절연층이 제거된 후, 소스 트렌치 내의 제1 절연층을 더 이상 에칭하지 않는다. 제2 절연층(27)은 반도체 소자의 게이트 유전제층으로서, 그 두께는 제1 절연층(24)의 두께보다 얇을 수 있고, 제2 절연층(27)의 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 및 하프늄 옥사이드 중 적어도 하나일 수 있고, 다른 고 유전율의 절연 매체일 수도 있다.
다음으로, 도 7에 도시된 바와 같이, 본 출원에서 제공하는 반도체 소자의 제조 방법에 따른 제조 공정에서는 제2 도전층(28)을 형성하고, 제2도전층(28)을 에칭하여, 에칭 후, 남은 제2 도전층(28)은 게이트 트렌치 내에 제2게이트를 형성하고, 소스 트렌치 내에 소스를 형성한다. 선택적으로, 제2 도전층(28)의 재료는 티타늄, 니켈, 동, 알루미늄, 은, 금, 질화 티타늄 및 텅스텐 중 적어도 하나일 수 있다. p형 반도체층(22) 및 p형 도핑 영역(26)은 소스 트렌치에서 노출되기 때문에, 제2 도전층(28)을 형성할 때, 제2 도전층(28)은 p형 반도체층(22), 제3 n형 반도체층(23), 및 p형 도핑 영역(26)과 셀프 얼라인으로 접촉할 수 있다.
본 출원에서 제공되는 반도체 소자의 제조 방법의 다른 실시예에서, 제2 절연층(27)을 형성하기 전에, 게이트 트렌치 내의 제1 게이트를 에칭할 수 있고, 이어서 제2 절연층(27)을 형성하며, 마지막으로 제2 도전층(28)을 형성할 수 있다. 이렇게 형성된 반도체 소자의 구조는 도 8에 도시된 바와 같다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.

Claims (10)

  1. 순차적으로 적층되게 설치된 제1 n형 반도체층, 제2 n형 반도체층, p형 반도체층 및 제3 n형 반도체층을 포함하는 반도체 기판을 제공하는 단계;
    포토리소그래피(photolithography) 및 에칭을 통해, 상기 반도체 기판에 교대로 간격을 두고 설치된 게이트 트렌치와 소스 트렌치를 동시에 형성하는 단계-상기 게이트 트렌치의 바닥과 상기 소스 트렌치의 바닥은 모두 상기 제2 n형 반도체층 내에 위치하며, 상기 소스 트렌치의 폭은 상기 게이트 트렌치의 폭보다 큼-;
    상기 게이트 트렌치의 내벽 및 상기 소스 트렌치의 내벽을 덮는 제1 절연층을 형성하는 단계;
    제1 도전층을 형성하고, 에칭 후 남은 상기 제1 도전층을 상기 게이트 트렌치 내에 제1 게이트를 형성하는 단계;
    상기 제1 절연층을 이방성 에칭하여, 상기 소스 트렌치의 하방에 상기 제2 n형 반도체층을 노출시키는 단계;
    p형 이온을 주입하여, 상기 제2 n형 반도체층에서 상기 소스 트렌치의 하방에 p형 도핑 영역을 형성하는 단계;
    상기 게이트 트렌치 내의 상기 제1 절연층의 상면이 상기 p형 반도체층의 하면보다 높지 않도록 상기 게이트 트렌치 내의 상기 제1 절연층을 에칭하는 단계;
    제2 절연층을 형성하고, 상기 제2 절연층을 에칭하여 상기 소스 트렌치 내의 상기 제2 절연층을 제거하는 단계;
    제2 도전층을 형성한 후, 상기 제2 도전층을 에칭하고, 에칭 후 남은 상기 제2 도전층이 상기 게이트 트렌치 내에 제2 게이트를 형성하고 상기 소스 트렌치 내에 소스 전극을 형성하는 단계; 를 포함하는것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 n형 반도체층, 상기 제2 n형 반도체층, 상기 p형 반도체층, 및 상기 제3 n형 반도체층은 모두 탄화규소층인것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 도전층이 형성될 때, 상기 제1 도전층은 상기 게이트 트렌치에 충진되지만 상기 소스 트렌치에는 충진되지 않는것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 절연층을 형성하기 전에, 상기 게이트 트렌치 내의 상기 제1 게이트를 에칭하는것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 소스 트렌치 내의 상기 제2 절연층을 제거한 후, 상기 소스 트렌치 내의 상기 제1 절연층에 대해 이방성 에칭을 계속 진행하여, 상기 p형 반도체층이 상기 소스 트렌치의 측벽 위치에 노출되도록 하는것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 절연층의 두께는 제2 절연층의 두께보다 두꺼운것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1 절연층의 재료는 실리콘 옥사이드인것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    제2 절연층의 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 및 하프늄 옥사이드 중 적어도 하나인것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1 도전층의 재료는 도전성 다결정 실리콘인것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제2 도전층의 재료는 티타늄, 니켈, 동, 알루미늄, 은, 금, 질화 티타늄 및 텅스텐 중 적어도 하나인것을 특징으로 하는 반도체 소자의 제조 방법.


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