KR20220065637A - 이중 층 인덕터 구조물을 포함하는 유기 인터포저 및 이를 형성하는 방법들 - Google Patents

이중 층 인덕터 구조물을 포함하는 유기 인터포저 및 이를 형성하는 방법들 Download PDF

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칭호 청
웨이선 창
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Abstract

유기 인터포저는: 재배선 인터커넥트 구조물들을 매립하는 인터커넥트 레벨 유전체 재료 층들; 최상단 인터커넥트 레벨 유전체 재료 층 위에 놓이는 적어도 하나의 유전체 캡핑 층; 적어도 하나의 유전체 캡핑 층 위에 놓이는 본딩 레벨 유전체 층; 및 이중 층 인덕터 구조물을 포함하고, 이중 층 인덕터 구조물은, 최상단 인터커넥트 레벨 유전체 재료 층 내에 매립된 하부 도전성 코일, 적어도 하나의 유전체 캡핑 층을 관통하여 수직으로 연장되는 도전성 비아 구조물, 및 본딩 레벨 유전체 층 내에 매립되고, 구리를 포함하는 상부 도전성 코일을 포함한다.

Description

이중 층 인덕터 구조물을 포함하는 유기 인터포저 및 이를 형성하는 방법들{ORGANIC INTERPOSER INCLUDING A DUAL-LAYER INDUCTOR STRUCTURE AND METHODS OF FORMING THE SAME}
팬 아웃 웨이퍼 레벨 패키지(fan-out wafer level package)(FOWLP)는 반도체 다이들과 패키지 기판 사이의 인터포저(interposer)를 사용할 수 있다. 수용 가능한 인터포저는 반도체 다이와 패키지 기판을 부착하는 데 사용되는 본딩 공정들에 견딜 수 있는 충분한 기계적 강도를 가지고 있다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 본 개시 내용의 일 실시예에 따라 각 공정 내 유기 인터포저(in-process organic interposer) 내에 하부 유도성 코일을 형성한 후의 예시적인 구조물의 수직 단면도이다.
도 1b는 도 1a의 영역 B의 평면도이다.
도 1c는 도 1b의 평면 C-C'에 따른 수직 단면도이다.
도 2a는 본 개시 내용의 일 실시예에 따라 적어도 하나의 유전체 캡핑 층을 형성한 후의 도 1a의 영역 B의 평면도이다.
도 2b는 도 2a의 평면 B-B'에 따른 수직 단면도이다.
도 3a는 본 개시 내용의 일 실시예에 따라 적어도 하나의 유전체 캡핑 층을 관통하는 비아 캐비티를 형성한 후의 도 1a의 영역 B의 평면도이다.
도 3b는 도 3a의 평면 B-B'에 따른 수직 단면도이다.
도 4a는 본 개시 내용의 일 실시예에 따라 금속성 시드 층을 형성한 후의 도 1a의 영역 B의 평면도이다.
도 4b는 도 4a의 평면 B-B'에 따른 수직 단면도이다.
도 5a는 본 개시 내용의 일 실시예에 따라 패터닝된 포토레지스트 층을 형성한 후의 도 1a의 영역 B의 평면도이다.
도 5b는 도 5a의 평면 B-B'에 따른 수직 단면도이다.
도 6a는 본 개시 내용의 일 실시예에 따라 도전성 비아 구조물 및 상부 도전성 코일을 포함하는 연속적인 도전성 구조물을 형성한 후의 도 1a의 영역 B의 평면도이다.
도 6b는 도 6a의 평면 B-B'에 따른 수직 단면도이다.
도 7a는 본 개시 내용의 일 실시예에 따라 패터닝된 포토레지스트 층을 제거한 후의 도 1a의 영역 B의 평면도이다.
도 7b는 도 7a의 평면 B-B'에 따른 수직 단면도이다.
도 8a는 본 개시 내용의 일 실시예에 따라 금속성 시드 층의 마스킹되지 않은 부분들을 제거한 후의 도 1a의 영역 B의 평면도이다.
도 8b는 도 8a의 평면 B-B'에 따른 수직 단면도이다.
도 9a는 본 개시 내용의 일 실시예에 따라 유전체 패시베이션 층을 형성한 후의 도 1a의 영역 B의 평면도이다.
도 9b는 도 9a의 평면 B-B'에 따른 수직 단면도이다.
도 10a는 본 개시 내용의 일 실시예에 따라 본딩 레벨 폴리머 층 및 본딩 레벨 비아 캐비티들을 형성한 후의 도 1a의 영역 B의 평면도이다.
도 10b는 도 10a의 평면 B-B'에 따른 수직 단면도이다.
도 11a는 본 개시 내용의 일 실시예에 따라 솔더 볼들을 범프 구조물들에 부착한 후의 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 예시적인 구조물의 영역 B의 평면도이다.
도 11c는 도 11b의 예시적인 구조물의 부분의 수직 평면 C-C'에 따른 수직 단면도이다.
도 12는 본 개시 내용의 일 실시예에 따라 반도체 다이들을 유기 인터포저들에 부착한 후의 예시적인 구조물의 수직 단면도이다.
도 13은 본 개시 내용의 일 실시예에 따라 팬 아웃 웨이퍼 레벨 패키지들을 형성한 후의 예시적인 구조물의 수직 단면도이다.
도 14는 본 개시 내용의 일 실시예에 따라 팬 아웃 웨이퍼 레벨 패키지들을 다이싱한 후의 예시적인 구조물의 수직 단면도이다.
도 15는 본 개시 내용의 일 실시예에 따라 패키지 기판을 팬 아웃 웨이퍼 레벨 패키지에 부착한 후의 예시적인 구조물의 수직 단면도이다.
도 16은 본 개시 내용의 일 실시예에 따라 패키지 기판을 인쇄 회로 보드(PCB)에 부착한 후의 예시적인 구조물의 수직 단면도이다.
도 17은 본 개시 내용의 일 실시예에 따른 유기 인터포저를 형성하기 위한 단계들을 도시한 플로우차트이다.
이하의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 달리 명시적으로 언급되지 않는 한, 동일한 참조 번호를 갖는 각 요소는 동일한 재료 조성물을 갖고 동일한 두께 범위 내의 두께를 갖는 것으로 추정된다.
본 개시 내용은 반도체 디바이스에 관한 것으로, 특히 인덕터 구조물을 구비한 유기 인터포저를 포함하는 칩 패키지 구조물 및 그 형성 방법에 관한 것이며, 그 다양한 양태들이 이제 상세히 설명된다.
일반적으로, 본 개시 내용의 방법들 및 구조물들은 반도체 다이에 직접 본딩될 수 있는 인덕터 구조물을 구비한 유기 인터포저를 제공하는 데 사용될 수 있다. 구체적으로, 인덕터 구조물은 하부 도전성 코일, 구리를 구비한 상부 도전성 코일, 및 상부 도전성 코일과 하부 도전성 코일을 접속하는 도전성 비아 구조물을 포함할 수 있다. 구리 기반 범프 구조물들은 상부 도전성 코일에 직접 제공될 수 있다. 인덕터 구조물은 구리 기반일 수 있으며, 알루미늄이 없을 수 있다. 이제, 본 개시 내용의 실시예들의 방법들 및 구조물들의 다양한 양태들을 첨부된 도면들을 참조하여 설명한다.
도 1a는 본 개시 내용의 일 실시예에 따라 각 공정 내 유기 인터포저(in-process organic interposer) 내에 하부 유도성 코일을 형성한 후의 예시적인 구조물의 수직 단면도이다. 도 1b는 도 1a의 인덕터 영역 B의 평면도이다. 도 1c는 도 1b의 평면 C-C'에 따른 수직 단면도이다.
도 1a 내지 도 1c에 도시된 예시적인 구조물은 캐리어 기판(300) 위에 형성된 유기 인터포저들(400)을 포함한다. 각 유기 인터포저(400)는 제각기의 단위 인터포저 구역(unit interposer area)(UIA) 내에 형성될 수 있다. 캐리어 기판(300) 상에는 2 차원 유기 인터포저들(400) 어레이가 형성될 수 있다. 유기 인터포저는 유기 폴리머 매트릭스 재료와 같은 적어도 하나의 유기 절연 재료를 포함하는 인터포저를 지칭한다. 각 유기 인터포저(400)는 제각기의 단위 인터포저 구역(UIA) 내에 형성될 수 있다. 캐리어 기판(300)은 원형 웨이퍼 또는 직사각형 웨이퍼일 수 있다. 캐리어 기판(300)의 측방 치수(예를 들어, 원형 웨이퍼의 직경 또는 직사각형 웨이퍼의 측면)는 100 mm 내지 500 mm의 범위 내일 수 있고, 예를 들어, 200 mm 내지 400 mm일 수 있지만, 더 작고 더 큰 측방 치수들이 또한 사용될 수 있다. 캐리어 기판(300)은 반도체 기판, 절연 기판, 또는 도전성 기판을 포함할 수 있다. 캐리어 기판(300)은 투명 또는 불투명일 수 있다. 캐리어 기판(300)의 두께는 후속적으로 형성될 유기 인터포저들(400) 어레이에 기계적 지지를 제공하기에 충분할 수 있다. 예를 들어, 캐리어 기판(300)의 두께는 60 미크론 내지 1 mm의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
캐리어 기판(300)의 상단 표면에 접착제 층(301)이 도포될 수 있다. 일 실시예에서, 캐리어 기판(300)은 글래스 또는 사파이어와 같은 광투과성 재료를 포함할 수 있다. 이 실시예에서, 접착제 층(301)은 광열 변환(light-to-heat conversion)(LTHC) 층을 포함할 수 있다. LTHC 층은 스핀 코팅 방법을 사용하여 도포된 용매 기반 코팅(solvent-based coating)이다. LTHC 층은, LTHC 층이 접착력을 상실하도록, 자외선광을 열로 변환하는 층을 형성할 수 있다. 대안적으로, 접착제 층(301)은 열분해 접착제 재료(thermally decomposing adhesive material)를 포함할 수 있다. 예를 들어, 접착제 층(301)은 상승된 온도에서 분해되는 아크릴 압력 감지 접착제(acrylic pressure-sensitive adhesive)를 포함할 수 있다. 열분해 접착제 재료의 디본딩 온도(debonding temperature)는 150 도 내지 400 도의 범위 내일 수 있다. 다른 온도들에서 분해되는 다른 적합한 열분해 접착제 재료들이 고려되는 개시 내용의 범위 내에 속한다.
접착제 층(301) 위에 후속적으로 범프 구조물들이 형성될 수 있다. 후속적으로 범프 구조물들은 패키지 기판에 본딩을 제공하는 데 사용될 수 있으며, 따라서 본원에서는 패키지측 범프 구조물들(package-side bump structures)(18)이라고 지칭된다. 패키지측 범프 구조물들(18)은 솔더 재료에 본딩될 수 있는 임의의 금속성 재료를 포함할 수 있다. 예를 들어, 언더 범프 야금(underbump metallurgy)(UBM) 층 스택은 접착제 층(301) 위에 증착될 수 있다. UBM 층 스택 내의 재료 층들의 순서는, 솔더 재료 부분들이 UBM 층 스택의 하단 표면의 부분들에 후속적으로 본딩될 수 있도록, 선택된다. UBM 층 스택에 사용될 수 있는 층 스택들은 Cr/Cr-Cu/Cu/Au, Cr/Cr-Cu/Cu, TiW/Cr/Cu, Ti/Ni/Au, 및 Cr/Cu/Au의 스택들을 포함하지만, 이에 제한되지는 않는다. 다른 적합한 재료들이 고려되는 개시 내용의 범위 내에 속한다. UBM 층 스택의 두께는 5 미크론 내지 60 미크론의 범위 내일 수 있으며, 예를 들어, 10 미크론 내지 30 미크론일 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
포토레지스트 층은 UBM 층 스택 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어, 이산 패터닝된 포토레지스트 재료 부분들 어레이를 형성할 수 있다. 에칭 공정을 수행하여 UBM 층 스택의 마스킹되지 않은 부분들을 제거할 수 있다. 에칭 공정은 등방성 에칭 공정 또는 이방성 에칭 공정일 수 있다. UBM 층 스택의 나머지 부분들은 패키지측 범프 구조물들(18)을 구성한다. 일 실시예에서, 패키지측 범프 구조물들(18)은 2 차원 어레이로서 배열될 수 있으며, 이 어레이는 직사각형 주기 어레이와 같은 2 차원 주기 어레이일 수 있다. 일 실시예에서, 패키지측 범프 구조물들(18)은 제어식 붕괴 칩 접속(controlled collapse chip connection)(C4) 범프 구조물들로서 형성될 수 있다.
본원에서 패키지측 유전체 재료 층(12)으로 지칭되는 유전체 재료 층은 패키지측 범프 구조물(18) 위에 증착될 수 있다. 패키지측 유전체 재료 층(12)은 유전체 폴리머 재료, 예를 들어, 폴리이미드(polyimide)(PI), 벤조시클로부텐(benzocyclobutene)(BCB), 또는 폴리벤조비속사졸(polybenzobisoxazole)(PBO)을 포함할 수 있다. 다른 적합한 재료들이 고려되는 개시 내용의 범위 내에 속한다. 패키지측 유전체 재료 층(12)의 두께는 4 미크론 내지 60 미크론의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
재배선 인터커넥트 구조물들(40)(즉, 42, 44, 46) 및 추가적인 유전체 재료 층들은 후속적으로 패키지측 범프 구조물들(18) 및 패키지측 유전체 재료 층(12) 위에 형성될 수 있다. 추가적인 유전체 재료 층들(즉, 22, 24, 26, 28)은 본원에서 총칭하여 인터커넥트 레벨 유전체 재료 층들(20)이라고 지칭된다. 인터커넥트 레벨 유전체 재료 층들(20)은 복수의 유전체 재료 층들(22, 24, 26, 28), 예를 들어, 제 1 유전체 재료 층(22), 제 2 유전체 재료 층(24), 제 3 유전체 재료 층(26), 및 제 4 유전체 재료 층(28)을 포함할 수 있다. 본 개시 내용은 4 개의 유전체 재료 층들(22, 24, 26, 28)이 재배선 인터커넥트 구조물들(40)을 매립하는 실시예를 사용하여 설명되지만, 인터커넥트 레벨 유전체 재료 층들(20)이 2 개, 3 개, 또는 5 개 이상의 유전체 재료 층들을 포함하는 실시예들이 본원에서 명시적으로 고려된다.
일반적으로, 인터커넥트 레벨 유전체 재료 층들(22, 24, 26, 28) 중 적어도 하나는 유기 폴리머 매트릭스 층, 즉 유기 폴리머를 포함하고 및/또는 본질적으로 유기 폴리머로 구성되는 연속적인 재료 층을 포함할 수 있다. 일 실시예에서, 인터커넥트 레벨 유전체 재료 층들(22, 24, 26, 28) 각각은 유기 폴리머 매트릭스 층을 포함할 수 있다. 따라서, 후속적으로 형성될 유기 인터포저는 적어도 하나의 유기 폴리머 매트릭스 층을 포함한다.
재배선 인터커넥트 구조물들(40)은 유전체 재료 층들(22, 24, 26, 28)의 각각을 관통하게 형성될 수 있는 다중 레벨의 재배선 인터커넥트 구조물들(40)을 포함한다. 재배선 인터커넥트 구조물들(40)은 금속 비아 구조물들, 금속 라인 구조물들, 및/또는 통합된 라인 및 비아 구조물들을 포함할 수 있다. 각각의 통합된 라인 및 비아 구조물은 금속 라인 구조물 및 적어도 하나의 금속 비아 구조물을 구비하는 단일 구조물(unitary structure)을 포함한다. 단일 구조물은 구조물 내의 각 포인트가 구조물 내에서만 연장되는 연속적인 라인(직선일 수도 있고 아닐 수도 있음)으로 접속될 수 있는 단일 연속 구조물을 지칭한다.
예시적인 예에서, 재배선 인터커넥트 구조물들(40)은 제 1 유전체 재료 층(22)을 관통하게 형성되고 및/또는 제 1 유전체 재료 층(22)의 상단 표면 상에 형성되는 제 1 재배선 인터커넥트 구조물들(42); 제 2 유전체 재료 층(24)을 관통하게 형성되고 및/또는 제 2 유전체 재료 층(24)의 상단 표면 상에 형성되는 제 2 재배선 인터커넥트 구조물들(44); 및 제 3 유전체 재료 층(26)을 관통하게 형성되고 및/또는 제 3 유전체 재료 층(26)의 상단 표면 상에 형성되는 제 3 재배선 인터커넥트 구조물들(46)을 포함할 수 있다. 본 개시 내용은 4 개의 유전체 재료 층들(22, 24, 26, 28) 내에 재배선 인터커넥트 구조물들(40)이 매립되어 있는 실시예를 사용하여 설명되지만, 재배선 인터커넥트 구조물들(40)이 1 개, 2 개, 3 개, 또는 5 개 이상의 유전체 재료 층들 내에 매립되어 있는 실시예들이 본원에서 명시적으로 고려된다.
인터커넥트 레벨 유전체 재료 층들(20)의 각각은 유전체 폴리머 재료, 예를 들어, 폴리이미드(PI), 벤조시클로부텐(BCB), 또는 폴리벤조비속사졸(PBO)을 포함할 수 있다. 다른 적합한 재료들이 고려되는 개시 내용의 범위 내에 속한다. 각 인터커넥트 레벨 유전체 재료 층(20)의 두께는 4 미크론 내지 20 미크론의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다. 재배선 인터커넥트 구조물들(40)의 각각은 Cu, Mo, Co, Ru, W, TiN, TaN, WN, 또는 이들의 조합 또는 스택과 같은 적어도 하나의 금속성 재료를 포함한다. 다른 적합한 재료들이 고려되는 개시 내용의 범위 내에 속한다. 예를 들어, 재배선 인터커넥트 구조물들(40) 각각은 TiN 층 및 Cu 층의 층 스택을 포함할 수 있다. 재배선 인터커넥트 구조물(40)이 금속 라인 구조물을 포함하는 실시예들에서, 금속 라인 구조물의 두께는 2 미크론 내지 20 미크론의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
본 개시 내용의 일 실시예에 따르면, 하부 도전성 코일(72)이 재배선 인터커넥트 구조물들(40)의 최상단 라인 레벨 내에 형성될 수 있다. 하부 도전성 코일(72)은 인터커넥트 레벨 유전체 재료 층들(22, 24, 26, 28)로부터 선택된 최상단 층 내에 매립될 수 있다. 예시적인 예에서, 인터커넥트 레벨 유전체 재료 층들(22, 24, 26, 28)이 4 개의 인터커넥트 레벨 유전체 재료 층을 포함하는 경우, 하부 도전성 코일(72)은 제 4 유전체 재료 층(28) 내에 형성될 수 있다.
예를 들어, 제 3 유전체 재료 층(26)은, 제 3 유전체 재료 층(26)의 상단 표면이 제 2 재배선 인터커넥트 구조물들(44)의 상단 표면들로부터 수직으로 이격되고 그 상단 표면들 위에 놓이도록, 제 2 유전체 재료 층(24) 및 제 2 재배선 인터커넥트 구조물들(44) 위에 증착될 수 있다. 비아 캐비티들은 제 3 유전체 재료 층(26)을 관통하게 형성될 수 있고, 이에 따라, 제 2 재배선 인터커넥트 구조물(44)의 상단 표면은 각각의 비아 캐비티의 하단으로 물리적으로 노출된다. 적어도 하나의 금속성 재료가 비아 캐비티들 내 및 제 3 유전체 재료 층(26) 위에 증착되어 제 3 재배선 인터커넥트 구조물들(46)을 형성할 수 있다. 유전체 재료는 제 4 유전체 재료 층(28)을 형성하기 위해 증착되고 평탄화될 수 있다. 일 실시예에서, 제 4 유전체 재료 층(28)은 유기 폴리머 매트릭스 층을 포함할 수 있다. 다른 실시예에서, 제 4 유전체 재료 층(28)은 실리콘 산화물 층을 포함할 수 있다. 제 4 유전체 재료 층(28)의 유전체 재료는 제 3 재배선 인터커넥트 구조물들(46)의 형성 후에 증착되고 평탄화될 수 있다. 대안적으로, 제 4 유전체 재료 층(28)의 유전체 재료는 제 3 유전체 재료 층(26)의 유전체 재료의 증착 이후에 증착될 수 있고, 라인 트렌치들은 제 4 유전체 재료 층(28) 내에 형성될 수 있고, 라인 트렌치와 중첩되는 구역을 갖는 비아 캐비티들은 제 3 유전체 재료 층(26)을 관통하게 형성될 수 있으며, 이에 따라, 제 2 재배선 인터커넥트 구조물(44)의 상단 표면은 각각의 비아 캐비티의 하단으로 물리적으로 노출된다. 비아 캐비티들 및 라인 캐비티들은 동시에 적어도 하나의 금속성 재료로 충전될 수 있고, 제 4 유전체 재료 층(28)의 상단 표면을 포함하는 수평 평면 위에서 적어도 하나의 금속성 재료의 과잉 부분들을 제거하여, 제 3 재배선 인터커넥트 구조물들(46)을 형성할 수 있다.
일반적으로, 하부 도전성 코일(72)은 제 3 재배선 인터커넥트 구조물들(46)의 형성과 동시에 형성될 수 있다. 일 실시예에서, 제 2 유전체 재료 층(24) 위에 놓이는 라인 부분들을 포함하는 제 2 재배선 인터커넥트 구조물들(44)을 형성할 수 있다. 제 3 유전체 재료 층(26)을 후속적으로 증착하고 패터닝하여, 이를 관통하는 비아 캐비티들을 형성할 수 있다. 각 단위 인터포저 구역(UIA)은 제 3 유전체 재료 층(26)을 관통하는 비아 캐비티들이 형성되지 않는 인덕터 영역 "B"를 포함할 수 있다. 적어도 하나의 금속성 재료가, 예를 들어, 물리 기상 증착(PVD) 및/또는 전기 도금에 의해, 비아 캐비티들 내 및 제 3 유전체 재료 층(26) 위에 증착될 수 있다. 일 실시예에서, 적어도 하나의 금속성 재료는 본질적으로 구리로 구성될 수 있다. 일 실시예에서, 적어도 하나의 금속성 재료는 3 미크론 내지 10 미크론의 범위의 두께를 가질 수 있다.
본 개시 내용의 일 실시예에 따르면, 적어도 하나의 금속성 재료는 제 3 재배선 인터커넥트 구조물들(46) 및 하부 도전성 코일(72)을 제공하도록 패터닝될 수 있다. 구체적으로, 인덕터 영역 B 외부에 형성된 적어도 하나의 금속성 재료의 패터닝된 부분들은 제 3 재배선 인터커넥트 구조물들(46)을 포함하고, 인덕터 영역 내부에 형성된 적어도 하나의 금속성 재료의 패터닝된 부분은 후속적으로 완성될 인덕터 구조물의 일 컴포넌트인 하부 도전성 코일(72)을 포함한다. 하부 도전성 코일(72)은 나선 형상, 즉 연속적으로 측방으로 연장되는 라인 구조물이 이 연속적으로 측방으로 연장되는 라인 구조물의 내부 종단에 근접한 중앙 포인트 주위로 연속적이고 점진적으로 넓어지는 곡선으로 감겨 있는 형상을 가질 수 있다.
그 후, 제 4 유전체 재료 층(28)은 제 3 재배선 인터커넥트 구조물들(46) 및 하부 도전성 코일(72)주위에 유전체 재료를 증착함으로써 형성될 수 있다. 유전체 재료는 유기 폴리머 재료, 또는 무기 유전체 재료, 예를 들어, 도핑되지 않은 실리케이트 글래스 또는 도핑된 실리케이트 글래스를 포함할 수 있다. 제 3 재배선 인터커넥트 구조물들(46) 및 하부 도전성 코일(72)의 상단 표면들을 포함하는 수평 평면 위에서 유전체 재료의 과잉 부분을 제거할 수 있다.
대안적인 실시예에서, 제 2 유전체 재료 층(24) 위에 놓인 라인 부분들을 포함하는 제 2 재배선 인터커넥트 구조물들(44)을 형성할 수 있다. 제 3 유전체 재료 층(26)이 제 2 유전체 재료 층(24) 위에 증착될 수 있고, 제 4 유전체 재료 층(28)이 제 3 유전체 재료 층(26) 위에 증착될 수 있다. 제 4 유전체 재료 층(28)은 제 3 유전체 재료 층(26)의 유전체 재료와 동일한 유전체 재료를 포함할 수 있거나 상이한 유전체 재료를 포함할 수 있다. 제 4 유전체 재료 층(28)이 제 3 유전체 재료 층(26)과 동일한 재료를 포함하는 실시예들에서, 단일 유전체 재료 층이 제 3 유전체 재료 층(26) 및 제 4 유전체 재료 층(28)의 스택 대신에 사용될 수 있다.
라인 캐비티들은, 예를 들어, 제 4 유전체 재료 층(28) 위에 제 1 포토레지스트 층을 도포 및 패터닝하여 라인 패턴들을 형성하고, 그리고 제 1 포토레지스트 층의 라인 패턴을 제 4 유전체 재료 층(28)을 통해 전사하는 것에 의해, 제 4 유전체 재료 층(28)을 관통하게 형성될 수 있다. 제 1 포토레지스트 층은, 예를 들어, 애싱(ashing)에 의해 제거될 수 있다. 비아 캐비티들은, 예를 들어, 제 4 유전체 재료 층(28) 위에 그리고 라인 트렌치들 내에 제 2 포토레지스트 층을 도포 및 패터닝하여 비아 패턴을 형성하고, 그리고 비아 패턴을 제 3 유전체 재료 층(26)을 통해 전사하는 것에 의해, 제 3 유전체 재료 층(26)을 관통하게 형성될 수 있다. 제 2 포토레지스트 층은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 각 단위 인터포저 구역(UIA)은 제 4 유전체 재료 층(28)을 관통하는 나선 형상의 라인 트렌치가 형성되어 있는 인덕터 영역 "B"를 포함할 수 있다. 통합된 라인 및 비아 캐비티들은 인덕터 영역 외부에 형성될 수 있다. 적어도 하나의 금속성 재료는, 예를 들어, 물리 기상 증착(PVD) 및/또는 전기 도금에 의해, 인덕터 영역 외부의 통합된 라인 및 비아 캐비티들 내에 증착될 수 있고 그리고 인덕터 영역 내의 나선 형상의 라인 트렌치 내에 증착될 수 있다. 일 실시예에서, 적어도 하나의 금속성 재료는 본질적으로 구리로 구성될 수 있다. 일 실시예에서, 적어도 하나의 금속성 재료는 3 미크론 내지 10 미크론의 범위의 두께를 가질 수 있다.
본 개시 내용의 일 실시예에 따르면, 화학 기계적 평탄화(CMP) 공정과 같은 평탄화 공정을 수행하여 제 3 재배선 인터커넥트 구조물들(46) 및 하부 도전성 코일(72)을 노출시킬 수 있다. 구체적으로, 제 4 유전체 재료 층(28)의 상단 표면을 포함하는 수평 평면 위에서 평탄화 공정에 의해 적어도 하나의 금속성 재료의 과잉 부분들을 제거할 수 있다. 인덕터 영역 B 외부에 형성된 적어도 하나의 금속성 재료의 패터닝된 부분들은 제 3 재배선 인터커넥트 구조물들(46)을 포함하고, 인덕터 영역 B 내부에 형성된 적어도 하나의 금속성 재료의 패터닝된 부분은 후속적으로 완성될 인덕터 구조물의 일 컴포넌트인 하부 도전성 코일(72)을 포함한다. 하부 도전성 코일(72)은 나선 형상, 즉 연속적으로 측방으로 연장되는 라인 구조물이 이 연속적으로 측방으로 연장되는 라인 구조물의 내부 종단에 근접한 중앙 포인트 주위로 연속적이고 점진적으로 넓어지는 곡선으로 감겨 있는 형상을 가질 수 있다.
일 실시예에서, 하부 도전성 코일(72)은 하부 도전성 코일(72)의 전체에 걸쳐 또는 지배적인 부분(즉, 전체 볼륨의 50 %를 초과하는 부분) 내에서 균일한 폭을 가질 수 있다. 2 개의 수직 측벽들 사이에서 측정된 바와 같은 하부 도전성 코일(72)의 세그먼트의 폭은 5 nm 내지 50 nm의 범위 내에 있을 수 있고, 예를 들어, 10 nm 내지 30 nm일 수 있지만, 더 작고 더 큰 폭들이 또한 사용될 수 있다. 하부 도전성 코일(72)의 이웃하는 세그먼트 간의 간격은 3 nm 내지 60 nm의 범위 내에 있을 수 있지만, 더 작고 더 큰 간격들이 또한 사용될 수 있다. 하부 도전성 코일(72)의 권선의 수는 1.5 내지 20의 범위 내에 있을 수 있고, 예를 들어, 2 내지 10일 수 있지만, 더 적고 더 많은 수의 권선이 또한 사용될 수 있다. 일 실시예에서, 하부 도전성 코일(72)의 시작 부분은 하부 도전성 코일(72)의 2 개의 인접한 권선의 대략 중간에 위치될 수 있다. 또한, 하부 도전성 코일(72)의 종단 부분은 하부 도전성 코일(72)의 2 개의 인접한 권선의 대략 중간에 위치될 수 있다. 일반적으로, 하부 도전성 코일(72)의 패턴은 하부 도전성 코일(72)의 2 개의 종단 사이의 전류의 변화에 의해 생성되는 자속일 수 있는 임의의 패턴일 수 있다. 일 실시예에서, 하부 도전성 코일(72)의 시작 부분에서 가장 가까운 인접 권선까지의 거리, 폭 및 간격은 패턴 인자, 즉 하부 도전성 코일(72)의 적어도 하나의 도전성 재료로 덮일 로컬 구역의 백분율에 기반하여 결정될 수 있다. 예를 들어, 패턴 인자의 목표 범위는 10 % 내지 50 %의 범위 내에 있을 수 있으며, 예를 들어, 15 % 내지 30 %일 수 있다. 일반적으로, 하부 도전성 코일(72)은 재배선 인터커넥트 구조물들(40)을 매립하는 최상단 인터커넥트 레벨 유전체 재료 층(예를 들어, 제 4 유전체 재료 층(28)) 내에 매립될 수 있다. 하부 도전성 코일(72)의 상단 표면은 최상단 인터커넥트 레벨 유전체 재료 층의 상단 표면과 동일한 수평 평면 내에 위치될 수 있다.
도 2a 및 도 2b를 참조하면, 적어도 하나의 유전체 캡핑 층(30)은 인터커넥트 레벨 유전체 재료 층들(20)로부터 선택된 최상단 인터커넥트 레벨 유전체 재료 층(예를 들어, 제 4 유전체 재료 층(28)) 위에 형성될 수 있다. 적어도 하나의 유전체 캡핑 층(30)은 실리콘 질화물, 실리콘 산화물, 실리콘 옥시 질화물, 실리콘 산화물 탄화물, 유전체 금속 산화물, 또는 이들의 조합과 같은 무기 유전체 재료를 포함할 수 있다. 비 제한적인 예시적인 예에서, 적어도 하나의 유전체 캡핑 층(30)은, 하단에서 상단까지, 실리콘 질화물 층(304), 도핑되지 않은 실리케이트 글래스와 같은 제 1 실리케이트 글래스 재료를 포함하는 제 1 실리콘 산화물 층(306), 및 도핑된 실리케이트 글래스와 같은 제 2 실리케이트 글래스 재료를 포함하는 제 2 실리콘 산화물 층(308)을 포함하는 층 스택을 포함할 수 있다. 적어도 하나의 유전체 캡핑 층(30)의 총 두께는 200 nm 내지 4 미크론의 범위 내일 수 있으며, 예를 들어, 400 nm 내지 2 미크론일 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다. 비 제한적인 예시적인 예에서, 실리콘 질화물 층(304)은 10 nm 내지 200 nm의 범위의 두께를 가질 수 있고, 제 1 실리콘 산화물 층(306)은 80 nm 내지 2 미크론의 범위의 두께를 가질 수 있고, 제 2 실리콘 산화물 층(308)은 80 nm 내지 2 미크론의 범위의 두께를 가질 수 있지만, 각 층에 대해 더 작고 더 큰 두께들이 사용될 수 있다.
도 3a 및 도 3b를 참조하면, 적어도 하나의 유전체 캡핑 층(30)을 관통하는 비아 캐비티들이 형성될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 적어도 하나의 유전체 캡핑 층(30) 위에 도포될 수 있고, 포토레지스트 층 내에 다양한 개구부들을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 포토레지스트 층 내의 개구부들의 패턴은 하나 이상의 이방성 에칭 공정을 수행함으로써 적어도 하나의 유전체 캡핑 층(30)을 통해 전사될 수 있다. 적어도 하나의 유전체 캡핑 층(30)을 관통하게 수직으로 연장되는 비아 캐비티들은 하부 도전성 코일(72)의 상단 표면의 구역 내에 형성될 수 있는 나선 형상의 비아 캐비티(69)를 포함한다. 실리콘 질화물 층(304)은 에칭 공정에서 에칭 정지 층으로서 사용될 수 있고, 하부의 하부 도전성 코일(72)을 노출시키기 위해 관통 에칭(etched through)될 수 있다. 하부 도전성 코일(72)은, 나선 형상의 비아 캐비티(69)를 명확하게 예시하기 위해, 도 3a에서 생략된다.
도 4a 및 도 4b를 참조하면, 연속적인 금속성 시드 층(74L)은 적어도 하나의 유전체 캡핑 층(30) 내 및 적어도 하나의 유전체 캡핑 층(30) 위의 다양한 비아 캐비티들 내에 증착될 수 있다. 연속적인 금속성 시드 층(74L)은 금속성 재료, 예를 들어, 도전 금속성 질화물 재료(예를 들어, TiN, TaN, 및/또는 WN) 및/또는 구리를 포함하며, 물리 기상 증착에 의해 증착될 수 있다. 연속적인 금속성 시드 층(74L)은 5 nm 내지 100 nm의 범위의 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
도 5a 및 도 5b를 참조하면, 포토레지스트 층(71)이 연속적인 금속성 시드 층(74L) 위에 도포될 수 있고, 적어도 하나의 유전체 캡핑 층(30)을 관통하는 비아 캐비티들의 구역들 위에 다양한 개구부들을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 포토레지스트 층(71)의 다양한 개구부들은 나선 형상의 비아 캐비티(69)의 전체 구역을 포함하는 나선 형상의 개구부를 포함한다. 또한, 적어도 하나의 유전체 캡핑 층(30)을 관통하는 비아 캐비티들의 각각 위의 인덕터 영역의 구역 외부의 포토레지스트 층(71)에 추가적인 개구부들(도시되지 않음)이 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 전기 도금 공정을 수행하여, 연속적인 금속성 시드 층(74L)의 물리적으로 노출된 표면 상에 구리를 전기 도금할 수 있다. 나선 형상의 구리 부분(74C)은 나선 형상의 비아 캐비티(69) 위에 놓이는 연속적인 금속성 시드 층(74L)의 물리적으로 노출된 표면 상에 형성될 수 있다. 전기 도금된 구리의 두께는 나선 형상의 구리 부분(74C)이 평탄한 상단 표면을 갖도록 선택될 수 있다. 포토레지스트 층(71)과 접촉하는 측벽에서 측정되는 바와 같은 나선 형상의 구리 부분(74C)의 두께는 2 미크론 내지 20 미크론의 범위 내일 수 있으며, 예를 들어, 4 미크론 내지 10 미크론일 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
도 7a 및 도 7b를 참조하면, 포토레지스트 층(71)은, 예를 들어, 애싱에 의해 또는 용매에서의 용해에 의해 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 에칭 공정을 수행하여, 인덕터 영역 내의 나선 형상의 구리 부분(74C)에 의해, 또는 적어도 하나의 유전체 캡핑 층(30)을 관통하는 제각기의 비아 캐비티 위에 놓이는 전기 도금된 구리의 다른 부분에 의해 마스킹되지 않은 연속적인 금속성 시드 층(74L)의 부분들을 제거할 수 있다. 반응성 이온 에칭 공정과 같은 이방성 에칭 공정 또는 습식 에칭 공정과 같은 등방성 에칭 공정을 사용하여, 나선 형상의 구리 부분(74C)에 의해 또는 전기 도금된 구리의 다른 부분에 의해 마스킹되지 않은 연속적인 금속성 시드 층(74L)의 부분들을 제거할 수 있다. 연속적인 금속성 시드 층(74L)의 각 패터닝된 부분은 제각기의 금속성 시드 층(74A)을 포함한다.
나선 형상의 구리 부분(74C)과 나선 형상의 구리 부분(74C)의 아래에 놓인 금속성 시드 층(74A)의 조합은, 구리를 포함하고, 나선 형상의 비아 캐비티(69) 내로 그리고 적어도 하나의 유전체 캡핑 층(30) 위로 연장되는 연속적인 도전성 구조물(74)을 구성한다. 연속적인 도전성 구조물(74)은, 적어도 하나의 유전체 캡핑 층(30)을 관통하게 수직으로 연장되고 하부 도전성 코일(72)과 접촉하는 도전성 비아 구조물(73), 및 적어도 하나의 유전체 캡핑 층(30) 위에 놓인 상부 도전성 코일(75)을 포함한다. 하부 도전성 코일(72), 도전성 비아 구조(73), 및 상부 도전성 코일(75)의 조합은 이중 층 인덕터 구조물(70)을 구성하며, 이 이중 층 인덕터 구조물(70)은, 하부 도전성 코일(72)을 구비한 하부 층 부분, 상부 도전성 코일(75)을 구비한 상부 층 부분, 및 나선 형상의 수평 단면 형상을 갖는 도전성 비아 구조물을 구비한 접속 부분(connection portion)을 포함하는 인덕터 구조물이다.
일 실시예에서, 금속성 시드 층(74A)은 본질적으로 구리로 구성되며, 이중 층 인덕터 구조물(70) 전체는 본질적으로 구리로 구성될 수 있다. 다른 실시예에서, 금속성 시드 층(74A)은 본질적으로 도전 금속성 질화물 재료(예를 들어, TiN, TaN, 및/또는 WN)로 구성될 수 있고, 이중 층 인덕터 구조물(70)은 본질적으로 구리 및 도전 금속성 질화물 재료로 구성될 수 있다. 일 실시예에서, 연속적인 도전성 구조물(74)은 본질적으로 구리로 구성될 수 있거나, 또는 본질적으로 구리 및 도전 금속성 질화물 재료로 구성될 수 있다. 일 실시예에서, 연속적인 도전성 구조물(74)은 90 %를 초과하는 원자 백분율(예를 들어, 97 % 내지 100 %의 범위의 원자 백분율)의 구리를 포함할 수 있고, 알루미늄을 갖지 않을 수 있다. 일 실시예에서, 이중 층 인덕터 구조물(70)은 90 %를 초과하는 원자 백분율(예를 들어, 97 % 내지 100 %의 범위의 원자 백분율)의 구리를 포함할 수 있고, 알루미늄을 갖지 않을 수 있다.
일반적으로, 이중 층 인덕터 구조물(70)의 도전성 비아 구조물(73)은 적어도 하나의 유전체 캡핑 층(30)의 상단 표면을 구비하는 수평 평면 아래에 놓인 나선 형상의 구리 부분(74C)의 하부 부분을 포함할 수 있고, 상부 도전성 코일(75)은 적어도 하나의 유전체 캡핑 층(30)의 상단 표면을 구비하는 수평 평면 위에 놓이는 나선 형상의 구리 부분(74C)의 상부 부분을 포함한다.
도 9a 및 도 9b를 참조하면, 유전체 패시베이션 층(62)은 이중 층 인덕터 구조물(70) 상에 증착될 수 있고, 그리고 제각기의 제 3 재배선 인터커넥트 구조물들(46)의 상단 표면과 접촉하는 금속성 패드 및 비아 구조물들(도시되지 않음)과 같은 적어도 하나의 유전체 캡핑 층(30)을 관통하게 그리고 이 위에 형성되는 다른 금속성 구조물들(도시되지 않음) 상에 증착될 수 있다. 일 실시예에서, 유전체 패시베이션 층(62)은 실리콘 질화물과 같은 무기 유전체 재료를 포함할 수 있다. 일 실시예에서, 유전체 패시베이션 층(62)은 실리콘 질화물 층을 포함할 수 있고, 이 실리콘 질화물 층은 300 nm 내지 1.5 미크론의 범위의 두께를 갖지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
도 10a 및 도 10b를 참조하면, 본딩 레벨 폴리머 층(64)이 유전체 패시베이션 층(62) 위에 도포될 수 있다. 본딩 레벨 폴리머 층(64)은 폴리이미드와 같은 감광성 폴리머 재료를 포함할 수 있다. 유전체 패시베이션 층(62)과 본딩 레벨 폴리머 층(64)의 조합은 본원에서 본딩 레벨 유전체 층(60)으로 지칭된다. 본딩 레벨 폴리머 층(64)은, 이중 층 인덕터 구조물들(70)의 종단 부분들 위에 한 쌍의 개구부들(79)을 형성하고, 금속성 패드 및 비아 구조물들(도시되지 않음) 위에 놓인 구역들 내에 추가적인 개구부들(도시되지 않음)을 형성하도록 패터닝될 수 있다. 에칭 공정을 수행하여, 본딩 레벨 폴리머 층(64)의 개구부들의 패턴을 유전체 패시베이션 층(62)의 하부 부분들을 통해 전사할 수 있다. 이중 층 인덕터 구조물(70)(즉, 연속적인 도전성 구조물(74))의 상단 표면의 종단 부분들은 물리적으로 노출될 수 있다. 또한, 적어도 하나의 유전체 캡핑 층(30) 내에 매립된 금속성 패드 및 비아 구조물들의 상단 표면들은 물리적으로 노출될 수 있다.
도 11a는 본 개시 내용의 일 실시예에 따라 솔더 볼들을 범프 구조물들에 부착한 후의 예시적인 구조물의 수직 단면도이다. 도 11b는 도 11a의 예시적인 구조물의 영역 B의 평면도이다. 도 11c는 도 11b의 예시적인 구조물의 부분의 수직 평면 C-C'에 따른 수직 단면도이다.
도 11a 내지 도 11c를 참조하면, 구리는 이중 층 인덕터 구조물(70)의 물리적으로 노출된 표면들 상에, 그리고 인덕터 영역 외부에 위치한 금속성 패드 및 비아 구조물들(도시되지 않음)의 물리적으로 노출된 표면들 상에 증착될 수 있다. 예를 들어, 구리 시드 층 또는 금속성 질화물 시드 층(TiN, TaN, 또는 WN과 같은 금속성 질화물 재료를 포함함)은 물리 기상 증착에 의해 증착될 수 있고, 포토레지스트 층(도시되지 않음)이 구리 시드 층 위에 증착될 수 있다. 전기 도금 공정을 수행하여, 구리 시드 층 또는 금속성 질화물 시드 층의 마스킹되지 않은 부분들 상에 구리를 전기 도금함으로써 구리 범프 구조물들을 형성할 수 있고, 이들 구리 범프 구조물들은 본원에서 다이측 범프 구조물들(80)로 지칭된다. 다이측 범프 구조물들(80)은 40 미크론 내지 150 미크론의 범위의 높이(본딩 레벨 유전체 층(60)의 상단 표면과 접촉하는 하단 표면과 다이측 범프 구조물(80)의 상단 표면 사이에서 측정됨)를 가질 수 있으며, 예를 들어, 60 미크론 내지 100 미크론을 가질 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다. 포토레지스트 층은, 예를 들어, 애싱에 의해 또는 용매에서의 용해에 의해, 후속적으로 제거될 수 있다.
일반적으로, 이중 층 인덕터 구조물(70) 위에 본딩 레벨 유전체 층(60)이 형성될 수 있다. 본딩 레벨 비아 캐비티들은 이중 층 인덕터 구조물(70)의 종단 부분들 위에서 본딩 레벨 유전체 층(60)을 관통하게 형성될 수 있다. 한 쌍의 범프 구조물들(80)은 본딩 레벨 비아 캐비티들 내 그리고 본딩 레벨 유전체 층(60) 위에 형성될 수 있다. 일 실시예에서, 한 쌍의 범프 구조물들(80)은, 본딩 레벨 유전체 층(60) 위에 놓이고 이중 층 인덕터 구조물(70)의 제 1 종단 부분의 상단 표면과 접촉하는 제 1 범프 구조물(80A), 및 본딩 레벨 유전체 층(60) 위에 놓이고 이중 층 인덕터 구조물(70)의 제 2 종단 부분의 상단 표면과 접촉하는 제 2 범프 구조물(80B)을 포함할 수 있다. 제 1 범프 구조물(80A)은, 본딩 레벨 유전체 층(60)을 관통하게 연장되고 이중 층 인덕터 구조물(70)의 상단 표면의 제 1 종단 부분과 접촉하는 제 1 범프 비아 부분(80V1)을 포함한다. 제 2 범프 구조물(80B)은, 본딩 레벨 유전체 층(60)을 관통하게 연장되고 이중 층 인덕터 구조물(70)의 상단 표면의 제 2 종단 부분과 접촉하는 제 2 범프 비아 부분(80V2)을 포함한다.
일반적으로, 금속성 패드 및 비아 구조물들(48)은, 도전성 비아 구조물(73) 및 상부 도전성 코일(75)의 형성과 동시에, 제 4 유전체 재료 층(28)을 관통하고 그리고 제 3 유전체 재료 층(26)을 관통하게 그리고 제 3 유전체 재료 층(26) 위에 형성될 수 있다. 추가적인 범프 구조물들(80)은, 제 1 범프 구조물(80A) 및 제 2 범프 구조물(80B)의 형성과 동시에, 본딩 레벨 유전체 층(60)을 관통하게 그리고 그 위에 형성될 수 있다. 제 1 범프 구조물(80A), 제 2 범프 구조물(80B), 및 추가적인 범프 구조물(80)은 또한 다이측 범프 구조물들(80)로 지칭된다.
본 개시 내용의 일 실시예에 따르면, 유기 인터포저(400)가 제공될 수 있고, 이 유기 인터포저(400)는: 재배선 인터커넥트 구조물들(40)을 매립하는 인터커넥트 레벨 유전체 재료 층들(20); 인터커넥트 레벨 유전체 재료 층들(20)로부터 선택된 최상단 인터커넥트 레벨 유전체 재료 층(예를 들어, 제 4 유전체 재료 층(28)) 위에 놓이는 적어도 하나의 유전체 캡핑 층(30); 적어도 하나의 유전체 캡핑 층(30) 위에 놓이는 본딩 레벨 유전체 층(60); 및 이중 층 인덕터 구조물(70)을 포함하고, 이중 층 인덕터 구조물(70)은, 최상단 인터커넥트 레벨 유전체 재료 층 내에 매립된 하부 도전성 코일(72), 적어도 하나의 유전체 캡핑 층(30)을 관통하게 수직으로 연장되고, 하부 도전성 코일(72)의 수평 표면들과 접촉하는 도전성 비아 구조물(73), 및 본딩 레벨 유전체 층(60) 내에 매립되고, 구리를 포함하는 상부 도전성 코일(75)을 포함한다. 일 실시예에서, 이중 층 인덕터 구조물(70)은 본질적으로 구리로 구성될 수 있거나, 90 % 내지 100 %의 범위 내의, 예를 들어, 95 % 내지 100 %의 평균 원자 백분율의 구리를 포함할 수 있다.
일 실시예에서, 도전성 비아 구조물(73)은 평면도에서의 제 1 범프 비아 부분(80V1)과 중첩되는 구역으로부터 평면도에서의 제 2 범프 비아 부분(80V2)과 중첩되는 구역으로의 측방으로 연속적으로 연장된다. 평면도는 수평 방향에 수직인 방향을 따르는 도면, 즉, 도 11b의 도면과 같이 이중 층 인덕터 구조물(70)의 상단 표면에 수직인 방향을 따르는 도면이다. 일 실시예에서, 제 1 범프 비아 부분(80V1)은 제 1 범프 필러 부분(80P1)의 기하학적 구조의 중심을 통과하는 수직 축(VA1)으로부터 측방으로 오프셋되고, 제 2 범프 비아 부분(80V2)은 제 2 범프 필러 부분(80P2)의 기하학적 구조의 중심을 통과하는 수직 축(VA2)으로부터 측방으로 오프셋된다. 요소의 기하학적 구조의 중심은 그 요소 내 모든 포인트들의 데카르트 좌표들의 평균인 데카르트 좌표를 갖는 포인트를 지칭한다.
일 실시예에서, 상부 도전성 코일(75)은 외측 라인 세그먼트들이 내측 라인 세그먼트들을 둘러싸는 나선형 구성을 갖고, 제 1 범프 구조물(80A)은 도 11b에 도시된 바와 같이 상부 도전성 코일(75)의 다수의 라인 세그먼트들과 중첩되는 구역을 갖는다.
일 실시예에서, 유기 인터포저(400)는: 재배선 인터커넥트 구조물들(40)의 각각과 접촉하고, 본딩 레벨 유전체 층(60) 내에 매립될 수 있는 제각기의 패드 부분 및 적어도 하나의 유전체 캡핑 층(30) 내에 매립될 수 있는 제각기의 비아 부분을 구비하는 금속성 패드 및 비아 구조물들(48)(도 11a에 도시됨); 및 금속성 패드 및 비아 구조물들(48) 각각과 접촉하는 추가적인 범프 구조물들(예를 들어, 추가적인 다이측 범프 구조물들(80))을 포함한다. 일 실시예에서, 금속성 패드 및 비아 구조물(48)(도 11a에 도시됨)의 패드 부분들은 상부 도전성 코일(75)의 형성 동안에 형성될 수 있고, 따라서 상부 도전성 코일(75)과 동일한 두께 및 동일한 재료 조성물을 가질 수 있다. 추가적인 범프 구조물들(80)은 제 1 범프 구조물(80A) 및 제 2 범프 구조물(80B)의 형성 동안에 형성되고, 따라서 제 1 범프 구조물(80A) 및 제 2 범프 구조물(80B)과 동일한 높이 및 동일한 재료 조성물을 가질 수 있다.
일 실시예에서, 하부 도전성 코일(72)의 전체 구역의 적어도 90 %는 평면도에서 상부 도전성 코일(75)과 중첩되는 구역을 가지며; 상부 도전성 코일(75)의 전체 구역의 적어도 90 %는 평면도에서 하부 도전성 코일(72)과 중첩되는 구역을 갖는다. 일 실시예에서, 하부 도전성 코일(72)의 전체 구역의 적어도 95 %는 평면도에서 상부 도전성 코일(75)과 중첩되는 구역을 가지며; 상부 도전성 코일(75)의 전체 구역의 적어도 95 %는 평면도에서 하부 도전성 코일(72)과 중첩되는 구역을 갖는다. 일 실시예에서, 하부 도전성 코일(72)의 전체 구역의 적어도 98 %는 평면도에서 상부 도전성 코일(75)과 중첩되는 구역을 가지며; 상부 도전성 코일(75)의 전체 구역의 적어도 98 %는 평면도에서 하부 도전성 코일(72)과 중첩되는 구역을 갖는다.
일 실시예에서, 하부 도전성 코일(72), 도전성 비아 구조물(73), 및 상부 도전성 코일(75)의 각각은 구리를 포함하고, 및/또는 본질적으로 구리, 또는 구리와 적어도 하나의 도전 금속성 질화물 재료(예를 들어, TiN, TaN, 및/또는 WN)의 조합으로 구성될 수 있다.
일 실시예에서, 최상단 인터커넥트 레벨 유전체 재료 층은 폴리머 재료 층을 포함하고; 적어도 하나의 유전체 캡핑 층(30)은 적어도 하나의 실리콘 산화물 층을 포함하고; 그리고 본딩 레벨 유전체 층(60)은 실리콘 질화물 층 및 폴리이미드 층을 구비하는 층 스택을 포함한다.
도 12는 본 개시 내용의 일 실시예에 따라 반도체 다이들을 유기 인터포저들에 부착한 후의 예시적인 구조물의 수직 단면도이다. 적어도 하나의 반도체 다이(701, 702)는 각 유기 인터포저(400)에 부착될 수 있다. 각 반도체 다이(701, 702)는 솔더 재료 부분(788)을 통해 제각기의 단위 인터포저 구역(UIA) 내의 다이측 범프 구조물들(80)의 제각기 서브 세트에 본딩될 수 있다. 각 반도체 다이(701, 702)는 다이 범프 구조물들(708)을 포함할 수 있다. 일 실시예에서, 다이 범프 구조물들(708)은 2 차원의 마이크로 범프 구조물들 어레이를 포함할 수 있고, 각 반도체 다이(701, 702)는 C2 본딩, 즉 한 쌍의 마이크로범프들 사이의 솔더 본딩에 의해 다이측 범프 구조물(80)에 부착될 수 있다. 솔더 재료 부분들(788)을 리플로우하는 C2 본딩 공정은 반도체 다이들(701, 702)의 다이 범프 구조물들(708)이 솔더 재료 부분들(788) 어레이 위에 배치된 후 수행될 수 있다.
적어도 하나의 반도체 다이(701, 702)는 본 기술 분야에서 알려진 임의의 반도체 다이를 포함할 수 있다. 일 실시예에서, 적어도 하나의 반도체 다이(701, 702)는 애플리케이션 프로세서 다이와 같은 시스템 온 칩(system-on-chip)(SoC) 다이를 포함할 수 있다. 일 실시예에서, 적어도 하나의 반도체 다이(701, 702)는 복수의 반도체 다이들(701, 702)을 포함할 수 있다. 일 실시예에서, 복수의 반도체 다이들(701, 702)은 제 1 반도체 다이(701) 및 적어도 하나의 제 2 반도체 다이(702)를 포함할 수 있다. 일 실시예에서, 제 1 반도체 다이(701)는 중앙 처리 유닛 다이일 수 있고, 적어도 하나의 제 2 반도체 다이(702)는 그래픽 처리 유닛 다이를 포함할 수 있다. 다른 실시예에서, 제 1 반도체 다이(701)는 시스템 온 칩(SoC) 다이를 포함할 수 있고, 적어도 하나의 제 2 반도체 다이(702)는 적어도 하나의 고 대역폭 메모리(high bandwidth memory)(HBM) 다이를 포함할 수 있으며, 이들의 각각은 수직 정적 랜덤 액세스 메모리 다이들 스택을 포함하고, JEDEC 표준, 즉 JEDEC Solid State Technology Association에서 정의한 표준에 정의된 고 대역폭을 제공한다. 동일한 유기 인터포저(400)에 부착된 반도체 다이들(701, 702)의 상단 표면들은 동일한 수평 평면 내에 위치할 수 있다. 일반적으로, 적어도 하나의 반도체 다이(701, 702)는 적어도 하나의 솔더 재료 부분들(788) 어레이를 통해 다이측 범프 구조물들(80)에 부착될 수 있다.
도 13은 본 개시 내용의 일 실시예에 따라 팬 아웃 웨이퍼 레벨 패키지들을 형성한 후의 예시적인 구조물의 수직 단면도이다. 적어도 하나의 언더필 재료 부분(780)은 각 본딩된 솔더 재료 부분들(788) 어레이 주위에 형성될 수 있다. 각 언더필 재료 부분(780)은 솔더 재료 부분들(788)이 리플로우된 후 솔더 재료 부분들(788) 어레이 주위에 언더필 재료를 주입함으로써 형성될 수 있다. 예를 들어, 모세관 언더필 방법, 몰딩된 언더필 방법, 또는 프린팅된 언더필 방법과 같은 임의의 알려진 언더필 재료 도포 방법이 사용될 수 있다. 일 실시예에서, 복수의 반도체 다이들(701, 702)은 각 단위 인터포저 구역(UIA) 내의 유기 인터포저(400)에 부착될 수 있고, 단일 언더필 재료 부분(780)은 복수의 반도체 다이들(701, 702) 바로 아래로 연속적으로 연장될 수 있다.
에폭시 몰딩 화합물(epoxy molding compound)(EMC)은 유기 인터포저(400)와 반도체 다이들(701, 702) 사이에 형성된 갭들에 도포된다. EMC는 충분한 강성과 기계적 강도를 갖는 유전체 재료 부분을 제공하기 위해 경화될 수 있는 에폭시 함유 화합물을 포함한다. EMC는 (충전재 재료로서의) 에폭시 수지, 경화제, 실리카, 및 다른 첨가제들을 포함할 수 있다. EMC는 점도 및 유동성에 따라 액체 형태 또는 고체 형태로 제공될 수 있다. 액체 EMC는 보다 나은 핸들링, 우수한 유동성, 보다 적은 보이드들, 보다 나은 충전, 및 보다 적은 플로우 마크들(flow marks)을 제공한다. 고체 EMC는 보다 적은 경화 수축(cure shrinkage), 보다 우수한 스탠드 오프(stand-off), 및 보다 적은 다이 드리프트(die drift)를 제공한다. EMC 내의 높은 충전재 함유량(예를 들어, 85 % 중량)은 몰딩 시간을 단축시키고, 몰딩 수축을 낮추며, 그리고 몰딩 휨을 감소시킬 수 있다. EMC의 균일한 충전재 사이즈는 플로우 마크들을 감소시킬 수 있고 유동성을 향상시킬 수 있다. EMC의 경화 온도는 접착제 층(301)의 방출(디본딩) 온도보다 낮을 수 있다. 예를 들어, EMC의 경화 온도는 125 ℃ 내지 150 ℃의 범위 내에 있을 수 있다.
EMC는 경화 온도에서 경화되어 각 반도체 다이들(701, 702)을 측방으로 둘러싸는 EMC 매트릭스를 형성할 수 있다. EMC 매트릭스는 서로 측방으로 인접한 복수의 에폭시 몰딩 화합물(EMC) 다이 프레임들(790)을 포함한다. 각 EMC 다이 프레임(790)은 제각기의 단위 인터포저 구역(UIA) 내에 위치되고, 복수의 반도체 다이들(701, 702)일 수 있는 적어도 하나의 반도체 다이(701, 702)의 각 세트를 측방으로 둘러싸고 매립한다. 화학 기계적 평탄화를 사용할 수 있는 평탄화 공정에 의해, 반도체 다이들(701, 702)의 상단 표면들을 포함하는 수평 평면 위에서 EMC의 과잉 부분을 제거할 수 있다.
도 14는 본 개시 내용의 일 실시예에 따라 팬 아웃 웨이퍼 레벨 패키지들을 다이싱한 후의 예시적인 구조물의 수직 단면도이다. 캐리어 기판(300)은 유기 인터포저들(400), 반도체 다이들(701, 702), 및 EMC 다이 프레임들(790)의 어셈블리로부터 분리될 수 있다. 접착제 층(301)은, 예를 들어, 상승된 온도에서 열 어닐링에 의해 비활성화될 수 있다. 실시예들은 열적으로 비활성화된 접착제 재료를 포함하는 접착제 층(301)을 포함할 수 있다. 캐리어 기판(300)이 투명할 수 있는 다른 실시예들에서, 접착제 층(301)은 자외선 비활성화된 접착제 재료를 포함할 수 있다.
유기 인터포저들(400), 반도체 다이들(701, 702), 및 EMC 다이 프레임들(790)의 어셈블리는 단위 인터포저 구역들의 경계들을 따라 위치하는 다이싱 채널들을 따라 다이싱될 수 있다. 유기 인터포저들(400), 반도체 다이들(701, 702), 및 EMC 다이 프레임들(790)의 각 다이싱된 부분은 팬 아웃 웨이퍼 레벨 패키지(FOWLP)를 포함하며, 이러한 팬 아웃 웨이퍼 레벨 패키지(FOWLP)는 적어도 하나의 반도체 다이(701, 702)(이는 복수의 반도체 다이들일 수 있음), 유기 인터포저(400), 언더필 재료 부분(780), 및 EMC 다이 프레임(790)을 포함한다. EMC 다이 프레임(790) 및 유기 인터포저(400)는 수직으로 일치하는 측벽들, 즉 동일한 수직 평면 내에 위치하는 측벽들을 가질 수 있다. FOWLP가 복수의 반도체 다이들(701, 702)을 포함하는 실시예들에서, 언더필 재료 부분(780)은 복수의 반도체 다이들(701, 702)의 측벽들과 접촉할 수 있다. EMC 다이 프레임(790)은 FOWLP 내에서 적어도 하나의 반도체 다이(701, 702) 주위로 연속적으로 연장되고, 이러한 반도체 다이(701, 702)를 측방으로 둘러싼다.
도 1a 내지 도 14를 총칭하여 참조하고, 본 개시 내용의 일 실시예에 따르면, 유기 인터포저(400)를 포함하는 반도체 구조물이 제공된다. 유기 인터포저(400)는: 재배선 인터커넥트 구조물들(40)을 매립하는 인터커넥트 레벨 유전체 재료 층들(20); 인터커넥트 레벨 유전체 재료 층들(20)로부터 선택된 최상단 인터커넥트 레벨 유전체 재료 층(예를 들어, 제 4 유전체 재료 층(28)) 위에 놓이는 적어도 하나의 유전체 캡핑 층(30); 적어도 하나의 유전체 캡핑 층(30) 위에 놓이는 본딩 레벨 유전체 층(60); 및 최상단 인터커넥트 레벨 유전체 재료 층, 적어도 하나의 유전체 캡핑 층(30), 및 본딩 레벨 유전체 층(60)을 수직으로 관통하게 연장되고, 구리를 포함하고, 그리고 알루미늄을 갖지 않는 인덕터 구조물(70)을 포함한다. 일 실시예에서, 인덕터 구조물(70)은 본질적으로 구리로 구성될 수 있거나, 또는 본질적으로 구리 및 적어도 하나의 도전 금속성 질화물 재료의 조합으로 구성될 수 있다.
일 실시예에서, 인덕터 구조물(70)은: 최상단 인터커넥트 레벨 유전체 재료 층 내에 매립된 하부 도전성 코일(72); 적어도 하나의 유전체 캡핑 층(30)을 관통하게 수직으로 연장되고, 하부 도전성 코일(72)의 수평 표면들과 접촉하는 도전성 비아 구조물(73); 및 도 11b 및 도 11c에 도시된 바와 같이 본딩 레벨 유전체 층(60) 내에 매립된 상부 도전성 코일(75)을 포함한다.
일 실시예에서, 반도체 구조물은 유기 인터포저(400) 상에 위치된 범프 구조물들(80)에 본딩되는 솔더 재료 부분들(788)을 통해 유기 인터포저(400)에 본딩된 반도체 다이(예를 들어, 제 1 반도체 다이(701))를 포함한다. 범프 구조물들(80) 중 하나는 인덕터 구조물(70)의 제 1 종단 부분의 상단 표면과 접촉하고; 범프 구조물들(80) 중 다른 하나는 인덕터 구조물(70)의 제 2 종단 부분의 상단 표면과 접촉한다.
도 15는 본 개시 내용의 일 실시예에 따라 패키지 기판을 팬 아웃 웨이퍼 레벨 패키지에 부착한 후의 예시적인 구조물의 수직 단면도이다. 패키지 기판(200)이 제공될 수 있다. 패키지 기판(200)은 코어 기판(210)을 포함하는 코어드 패키지 기판(cored package substrate)일 수 있거나, 또는 패키지 코어를 포함하지 않는 코어리스 패키지 기판(coreless package substrate)일 수 있다. 대안적으로, 패키지 기판(200)은 재배선 층들 및/또는 층간 유전체들, 및 적어도 하나의 매립된 인터포저(예를 들어, 실리콘 인터포저)를 포함하는 시스템 통합 패키지 기판(system-integrated package substrate)(SoIS)을 포함할 수 있다. 이러한 시스템 통합 패키지 기판은 솔더 재료 부분들, 마이크로범프들, 언더필 재료 부분들(예를 들어, 몰딩된 언더필 재료 부분들), 및/또는 접착제 막을 사용하는 층간 인터커넥션들을 포함할 수 있다. 본 개시 내용이 예시적인 기판 패키지를 사용하여 설명되었지만, 본 개시 내용의 범위는 임의의 특정 타입의 기판 패키지에 의해 제한되지 않고, SoIS를 포함할 수 있다는 것이 이해된다.
코어 기판(210)은 플레이트 관통 홀들 어레이(array of through-plate holes)를 포함하는 글래스 에폭시 플레이트를 포함할 수 있다. 금속성 재료를 포함하는 코어 관통 비아 구조물들(214) 어레이(array of through-core via structures)가 플레이트 관통 홀들(through-plate holes) 내에 제공될 수 있다. 각 코어 관통 비아 구조물(214)은 내부에 원통형 중공(cylindrical hollow)을 포함할 수도 있고 포함하지 않을 수도 있다. 선택적으로, 유전체 라이너들(212)은 코어 기판(210)으로부터 코어 관통 비아 구조물들(214)을 전기적으로 격리시키는 데 사용될 수 있다.
패키지 기판(200)은 보드측(board-side) 표면 층류 회로(surface laminar circuit)(SLC)(240) 및 칩측 표면 층류 회로(SLC)(260)를 포함할 수 있다. 보드측 SLC(240)는 보드측 배선 인터커넥트들(244)을 매립하는 보드측 절연 층들(242)을 포함할 수 있다. 칩측 SLC(260)는 칩측 배선 인터커넥트들(264)을 매립하는 칩측 절연 층들(262)을 포함할 수 있다. 보드측 절연 층들(242) 및 칩측 절연 층들(262)은, 리소그래피 방식으로 패터닝되어 후속적으로 경화될 수 있는 감광성 에폭시 재료를 포함할 수 있다. 보드측 배선 인터커넥트들(244) 및 칩측 배선 인터커넥트들(264)은 보드측 절연 층들(242) 또는 칩측 절연 층들(262)의 패턴들 내에서의 전기 도금에 의해 증착될 수 있는 구리를 포함할 수 있다. 보드측 본딩 패드들(248) 어레이는 보드측 배선 인터커넥트들(244)에 전기적으로 접속될 수 있고, 솔더 볼들을 통한 본딩을 허용하도록 구성될 수 있다. 칩측 본딩 패드들(268) 어레이는 칩측 배선 인터커넥트들(264)에 전기적으로 접속될 수 있고, C4 솔더 볼들을 통한 본딩을 허용하도록 구성될 수 있다.
유기 인터포저(400), 적어도 하나의 반도체 다이(701, 702), 및 EMC 다이 프레임(790)의 어셈블리의 패키지측 범프 구조물들(18)에 부착된 솔더 재료 부분들(450)은 패키지 기판(200)의 칩측 본딩 패드들(268) 어레이 상에 배치될 수 있다. 리플로우 공정을 수행하여 솔더 재료 부분들(450)을 리플로우하여, 유기 인터포저(400)와 패키지 기판(200) 사이의 본딩을 유도할 수 있다. 일 실시예에서, 솔더 재료 부분들(450)은 C4 솔더 볼들을 포함할 수 있고, 유기 인터포저(400), 적어도 하나의 반도체 다이(701, 702), 및 EMC 다이 프레임(790)의 어셈블리는 C4 솔더 볼들 어레이를 사용하여 패키지 기판(200)에 부착될 수 있다. 언더필 재료를 도포하고 성형함으로써 솔더 재료 부분들(450) 주위에 언더필 재료 부분(292)을 형성할 수 있다. 선택적으로, 캡 구조물 또는 링 구조물과 같은 안정화 구조물(294)은, 유기 인터포저(400), 적어도 하나의 반도체 다이(701, 702), EMC 다이 프레임(790), 및 패키지 기판(200)의 어셈블리에 부착되어, 후속 처리 단계들 동안 및/또는 어셈블리의 사용 동안 어셈블리의 변형을 감소시킬 수 있다.
도 16은 본 개시 내용의 일 실시예에 따라 패키지 기판을 인쇄 회로 보드(PCB)에 부착한 후의 예시적인 구조물의 수직 단면도이다. 도 16을 참조하면, PCB 기판(110) 및 PCB 본딩 패드들(180)을 포함하는 인쇄 회로 보드(PCB)(100)가 제공될 수 있다. PCB 기판(100)은 PCB 기판(110)의 적어도 일 측 상의 인쇄된 회로부(도시되지 않음)를 포함한다. 솔더 조인트들(190) 어레이를 형성하여 보드측 본딩 패드들(248) 어레이를 PCB 본딩 패드들(180) 어레이에 본딩시킬 수 있다. 솔더 조인트들(190)은, 보드측 본딩 패드들(248) 어레이와 PCB 본딩 패드들(180) 어레이 사이에 솔더 볼들 어레이를 배치하고 솔더 볼들 어레이를 리플로우함으로써 형성될 수 있다. 언더필 재료를 도포하고 성형함으로써 솔더 조인트들(190) 주위에 언더필 재료 부분(192)을 형성할 수 있다. 패키지 기판(200)은 솔더 조인트들(190) 어레이를 통해 PCB 기판(100)에 부착된다.
도 17을 참조하면, 본 개시 내용의 실시예들의 유기 인터포저(400)를 형성하기 위한 단계들을 예시하는 플로우차트가 도시된다. 단계(1710) 및 도 1a 내지 도 1c를 참조하면, 재배선 인터커넥트 구조물들(40) 및 하부 도전성 코일(72)을 매립하는 인터커넥트 레벨 유전체 재료 층들(20)은 캐리어 기판(300) 위에 형성될 수 있다. 단계(1720), 및 도 2a 및 도 2b를 참조하면, 적어도 하나의 유전체 캡핑 층(30)이 하부 도전성 코일 위에 형성될 수 있다. 단계(1730), 및 도 3a 및 도 3b를 참조하면, 나선 형상의 비아 캐비티(69)와 같은 비아 캐비티가 하부 도전성 코일(72) 위에서 적어도 하나의 유전체 캡핑 층(30)을 관통하게 형성될 수 있다. 단계(1740), 및 도 4a 내지 도 8b를 참조하면, 구리를 포함하는 연속적인 도전성 구조물(74)이 비아 캐비티 내에 그리고 적어도 하나의 유전체 캡핑 층(30) 위에 형성될 수 있다. 연속적인 도전성 구조물(74)은, 적어도 하나의 유전체 캡핑 층(30)을 관통하게 수직으로 연장되고, 하부 도전성 코일(72)과 접촉하는 도전성 비아 구조물(73), 및 적어도 하나의 유전체 캡핑 층(30) 위에 놓인 상부 도전성 코일(75)을 포함한다. 하부 도전성 코일(72), 도전성 비아 구조물(73), 및 상부 도전성 코일(75)의 조합은 이중 층 인덕터 구조물(70)을 구성한다. 단계(1750), 및 도 9a 내지 도 11c를 참조하면, 이중 층 인덕터 구조물(70)의 종단 부분들과 접촉하는 한 쌍의 범프 구조물들(80)이 형성될 수 있다. 그 후, 도 12a 내지 도 18의 처리 단계들은 필요에 따라 수행될 수 있다.
본 개시 내용의 다양한 구조물들 및 방법들은 알루미늄을 사용할 필요가 없는 구리 기반 인덕터 구조물을 제공하는 데 사용될 수 있다. 따라서, 본 개시 내용의 구리 기반 인덕터 구조물은 알루미늄이 존재하지 않을 수 있고, 본질적으로 구리로 구성될 수 있거나, 또는 본질적으로 구리와 적어도 하나의 금속성 질화물 재료의 조합으로 구성될 수 있다. 하부 도전성 코일(72) 및 상부 도전성 코일(75)의 스택은 인덕터 구조물(70)에 대해 충분한 전도도를 제공하여 낮은 저항 및 높은 인덕턴스로 효과적으로 기능한다. 도전성 비아 구조물(73)은 인덕터 구조물(70)의 두 개의 종단 부분들 사이에 중단되지 않은 연속적인 전기적 접속을 제공함으로써 하부 도전성 코일(72)과 상부 도전성 코일(75) 사이에서 낮은 저항을 갖는 전기적 접속을 제공한다. 본 발명자들에 의해 제조되는 구리 기반 인덕터 구조물의 샘플들, 단일 알루미늄 층 인덕터 구조물의 샘플들, 및 이중 알루미늄 층 인덕터 구조물의 샘플들을 비교하면, 10 GHz 내지 60 GHz의 주파수 범위에 걸쳐, 단일 알루미늄 층 인덕터 구조물의 샘플들에 비해 구리 기반 인덕터 구조물의 샘플들에서 인덕턴스가 약 28 % 향상되고, 이중 알루미늄 층 인덕터 구조물의 샘플들에 비해 구리 기반 인덕터 구조물의 샘플들에서 인덕턴스가 약 13 % 향상된다는 것으로 나타났다. 또한, 본 발명자들에 의해 제조되는 이중 알루미늄 층 인덕터 구조물의 샘플들은 10 GHz 내지 60 GHz의 주파수 범위에 걸쳐, 단일 알루미늄 층 인덕터 구조물의 샘플들에 비해 구리 기반 인덕터 구조물의 샘플들에서 Q 인자가 약 30 % 향상되고, 이중 알루미늄 층 인덕터 구조물의 샘플들에 비해 구리 기반 인덕터 구조물의 샘플들에서 Q 인자가 약 9 % 향상되는 것으로 나타났다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 유기 인터포저로서,
재배선 인터커넥트 구조물들을 매립하는 인터커넥트 레벨 유전체 재료 층들;
상기 인터커넥트 레벨 유전체 재료 층들로부터 선택된 최상단 인터커넥트 레벨 유전체 재료 층 위에 놓이는 적어도 하나의 유전체 캡핑 층;
상기 적어도 하나의 유전체 캡핑 층 위에 놓이는 본딩 레벨 유전체 층; 및
이중 층 인덕터 구조물
을 포함하고,
상기 이중 층 인덕터 구조물은,
상기 최상단 인터커넥트 레벨 유전체 재료 층 내에 매립된 하부 도전성 코일,
상기 적어도 하나의 유전체 캡핑 층 및 상기 하부 도전성 코일을 관통하여 수직으로 연장되는 도전성 비아 구조물, 및
상기 본딩 레벨 유전체 층 내에 매립되고, 구리를 포함하는 상부 도전성 코일
을 포함한 것인 유기 인터포저.
실시예 2. 실시예 1에 있어서,
상기 본딩 레벨 유전체 층 위에 놓이고, 상기 이중 층 인덕터 구조물의 제 1 종단 부분의 상단 표면과 접촉하는 제 1 범프 구조물; 및
상기 본딩 레벨 유전체 층 위에 놓이고, 상기 이중 층 인덕터 구조물의 제 2 종단 부분의 상단 표면과 접촉하는 제 2 범프 구조물
을 더 포함하는 유기 인터포저.
실시예 3. 실시예 2에 있어서,
상기 제 1 범프 구조물은 상기 본딩 레벨 유전체 층 위에 놓이는 제 1 범프 필러 부분 및 상기 본딩 레벨 유전체 층을 관통하여 연장되는 제 1 범프 비아 부분을 포함하고;
상기 제 2 범프 구조물은 상기 본딩 레벨 유전체 층 위에 놓이는 제 2 범프 필러 부분 및 상기 본딩 레벨 유전체 층을 관통하여 연장되는 제 2 범프 비아 부분을 포함하는 것인 유기 인터포저.
실시예 4. 실시예 3에 있어서,
상기 도전성 비아 구조물은 평면도에서의 상기 제 1 범프 비아 부분과 중첩되는 구역으로부터 상기 평면도에서의 상기 제 2 범프 비아 부분과 중첩되는 구역으로 측방으로 연속적으로 연장된 것인 유기 인터포저.
실시예 5. 실시예 3에 있어서,
상기 제 1 범프 비아 부분은 상기 제 1 범프 필러 부분의 기하학적 구조의 중심을 통과하는 수직 축으로부터 측방으로 오프셋되고;
상기 제 2 범프 비아 부분은 상기 제 2 범프 필러 부분의 기하학적 구조의 중심을 통과하는 수직 축으로부터 측방으로 오프셋된 것인 유기 인터포저.
실시예 6. 실시예 2에 있어서,
상기 상부 도전성 코일은 외측 라인 세그먼트들이 내측 라인 세그먼트들을 둘러싸는 나선형 구성을 가지며;
상기 제 1 범프 구조물은 상기 상부 도전성 코일의 다수의 라인 세그먼트들과 중첩되는 구역을 갖는 것인 유기 인터포저.
실시예 7. 실시예 2에 있어서,
상기 재배선 인터커넥트 구조물들 각각과 접촉하고, 상기 본딩 레벨 유전체 층 내에 매립된 각각의 패드 부분 및 상기 적어도 하나의 유전체 캡핑 층 내에 매립된 각각의 비아 부분을 포함하는 금속성 패드 및 비아 구조물들; 및
상기 금속성 패드 및 비아 구조물들 각각과 접촉하는 추가적인 범프 구조물들
을 더 포함하는 유기 인터포저.
실시예 8. 실시예 7에 있어서,
상기 금속성 패드 및 비아 구조물의 패드 부분들은 상기 상부 도전성 코일과 동일한 두께 및 동일한 재료 조성물을 가지며;
상기 추가적인 범프 구조물들은 상기 제 1 범프 구조물 및 상기 제 2 범프 구조물과 동일한 높이 및 동일한 재료 조성물을 갖는 것인 유기 인터포저.
실시예 9. 실시예 1에 있어서,
상기 도전성 비아 구조물은 상기 적어도 하나의 유전체 캡핑 층의 상단 표면을 포함하는 수평 평면 아래에 놓이는 나선 형상의 구리 부분의 하부 부분을 포함하고;
상기 상부 도전성 코일은 상기 적어도 하나의 유전체 캡핑 층의 상단 표면을 포함하는 수평 평면 위에 놓이는 상기 나선 형상의 구리 부분의 상부 부분을 포함하는 것인 유기 인터포저.
실시예 10. 실시예 1에 있어서,
상기 하부 도전성 코일의 전체 구역의 적어도 90 %는 평면도에서 상기 상부 도전성 코일과 중첩되는 구역을 가지며;
상기 상부 도전성 코일의 전체 구역의 적어도 90 %는 상기 평면도에서 상기 하부 도전성 코일과 중첩되는 구역을 갖는 것인 유기 인터포저.
실시예 11. 실시예 1에 있어서,
상기 하부 도전성 코일, 상기 도전성 비아 구조물, 및 상기 상부 도전성 코일 각각은 구리를 포함하는 것인 유기 인터포저.
실시예 12. 실시예 1에 있어서,
상기 최상단 인터커넥트 레벨 유전체 재료 층은 폴리머 재료 층을 포함하고;
상기 적어도 하나의 유전체 캡핑 층은 적어도 하나의 실리콘 산화물 층을 포함하고;
상기 본딩 레벨 유전체 층은 실리콘 질화물 층 및 본딩 레벨 폴리머 층을 포함하는 층 스택을 포함한 것인 유기 인터포저.
실시예 13. 유기 인터포저를 포함하는 반도체 구조물로서,
상기 유기 인터포저는,
재배선 인터커넥트 구조물들을 매립하는 인터커넥트 레벨 유전체 재료 층들;
상기 인터커넥트 레벨 유전체 재료 층들 위에 놓이는 적어도 하나의 유전체 캡핑 층;
상기 적어도 하나의 유전체 캡핑 층 위에 놓이는 본딩 레벨 유전체 층; 및
최상단 인터커넥트 레벨 유전체 재료 층으로부터, 상기 적어도 하나의 유전체 캡핑 층을 관통하고, 그리고 상기 본딩 레벨 유전체 층을 관통하여 수직으로 연장되며, 구리를 포함하는 인덕터 구조물
을 포함하는 것인 반도체 구조물.
실시예 14. 실시예 13에 있어서,
상기 인덕터 구조물은,
상기 최상단 인터커넥트 레벨 유전체 재료 층 내에 매립되는 하부 도전성 코일,
상기 적어도 하나의 유전체 캡핑 층을 관통하여 수직으로 연장되고, 상기 하부 도전성 코일의 수평 표면들과 접촉하는 도전성 비아 구조물; 및
상기 본딩 레벨 유전체 층 내에 매립된 상부 도전성 코일
을 포함하는 것인 반도체 구조물.
실시예 15. 실시예 13에 있어서,
상기 유기 인터포저 상에 위치된 범프 구조물들에 본딩되는 솔더 재료 부분들을 통해 상기 유기 인터포저에 본딩된 반도체 다이
를 더 포함하고,
상기 범프 구조물들 중 하나의 범프 구조물은 상기 인덕터 구조물의 제 1 종단 부분의 상단 표면과 접촉하고;
상기 범프 구조물들 중 다른 범프 구조물은 상기 인덕터 구조물의 제 2 종단 부분의 상단 표면과 접촉하는 것인 반도체 구조물.
실시예 16. 유기 인터포저를 형성하는 방법으로서,
캐리어 기판 위에 재배선 인터커넥트 구조물들 및 하부 도전성 코일을 매립하는 인터커넥트 레벨 유전체 재료 층들을 형성하는 단계;
상기 하부 도전성 코일 위에 적어도 하나의 유전체 캡핑 층을 형성하는 단계;
상기 하부 도전성 코일 위에 상기 적어도 하나의 유전체 캡핑 층을 관통하는 비아 캐비티를 형성하는 단계;
상기 비아 캐비티 내 그리고 상기 적어도 하나의 유전체 캡핑 층 위에 구리를 포함하는 연속적인 도전성 구조물을 형성하는 단계 ― 상기 연속적인 도전성 구조물은, 상기 적어도 하나의 유전체 캡핑 층을 관통하여 수직으로 연장되고, 상기 하부 도전성 코일과 접촉하는 도전성 비아 구조물, 및 상기 적어도 하나의 유전체 캡핑 층 위에 놓이는 상부 도전성 코일을 포함하고, 상기 하부 도전성 코일, 상기 도전성 비아 구조물, 및 상기 상부 도전성 코일의 조합은 이중 층 인덕터 구조물을 구성함 ―; 및
상기 이중 층 인덕터 구조물의 종단 부분들과 접촉하는 한 쌍의 범프 구조물들을 형성하는 단계
를 포함하는 유기 인터포저를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 이중 층 인덕터 구조물 위에 본딩 레벨 유전체 층을 형성하는 단계; 및
상기 이중 층 인덕터 구조물의 종단 부분들 위에 상기 본딩 레벨 유전체 층을 관통하는 본딩 레벨 비아 캐비티들을 형성하는 단계
를 더 포함하고,
상기 한 쌍의 범프 구조물들은,
상기 본딩 레벨 유전체 층 위에 놓이는 제 1 범프 필러 부분 및 상기 본딩 레벨 유전체 층을 관통하여 연장되는 제 1 범프 비아 부분을 구비하는 제 1 범프 구조물; 및
상기 본딩 레벨 유전체 층 위에 놓이는 제 2 범프 필러 부분 및 상기 본딩 레벨 유전체 층을 관통하여 연장되는 제 2 범프 비아 부분을 구비하는 제 2 범프 구조물
을 포함하는 것인 유기 인터포저를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 도전성 비아 구조물은 평면도에서의 상기 제 1 범프 비아 부분과 중첩되는 구역으로부터 상기 평면도에서의 상기 제 2 범프 비아 부분과 중첩되는 구역으로의 측방으로 연속적으로 연장되는 것인 유기 인터포저를 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 제 1 범프 비아 부분은 상기 제 1 범프 필러 부분의 기하학적 구조의 중심을 통과하는 수직 축으로부터 측방으로 오프셋되고;
상기 제 2 범프 비아 부분은 상기 제 2 범프 필러 부분의 기하학적 구조의 중심을 통과하는 수직 축으로부터 측방으로 오프셋되고;
상기 상부 도전성 코일은 외측 라인 세그먼트들이 내측 라인 세그먼트들을 둘러싸는 나선형 구성을 가지며;
상기 제 1 범프 구조물은 상기 상부 도전성 코일의 다수의 라인 세그먼트들과 중첩되는 구역을 갖는 것인 유기 인터포저를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 적어도 하나의 유전체 캡핑 층은 실리콘 산화물 층과 실리콘 질화물 층 중 적어도 하나를 포함하고;
상기 본딩 레벨 유전체 층은 유전체 패시베이션 층 및 본딩 레벨 폴리머 층의 층 스택을 포함하며;
상기 연속적인 도전성 구조물은 90 %를 초과하는 원자 백분율의 구리를 포함하고, 알루미늄을 갖지 않는 것인 유기 인터포저를 형성하는 방법.

Claims (10)

  1. 유기 인터포저로서,
    재배선 인터커넥트 구조물들을 매립하는 인터커넥트 레벨 유전체 재료 층들;
    상기 인터커넥트 레벨 유전체 재료 층들로부터 선택된 최상단 인터커넥트 레벨 유전체 재료 층 위에 놓이는 적어도 하나의 유전체 캡핑 층;
    상기 적어도 하나의 유전체 캡핑 층 위에 놓이는 본딩 레벨 유전체 층; 및
    이중 층 인덕터 구조물
    을 포함하고,
    상기 이중 층 인덕터 구조물은,
    상기 최상단 인터커넥트 레벨 유전체 재료 층 내에 매립된 하부 도전성 코일,
    상기 적어도 하나의 유전체 캡핑 층 및 상기 하부 도전성 코일을 관통하여 수직으로 연장되는 도전성 비아 구조물, 및
    상기 본딩 레벨 유전체 층 내에 매립되고, 구리를 포함하는 상부 도전성 코일
    을 포함한 것인 유기 인터포저.
  2. 제1항에 있어서,
    상기 본딩 레벨 유전체 층 위에 놓이고, 상기 이중 층 인덕터 구조물의 제 1 종단 부분의 상단 표면과 접촉하는 제 1 범프 구조물; 및
    상기 본딩 레벨 유전체 층 위에 놓이고, 상기 이중 층 인덕터 구조물의 제 2 종단 부분의 상단 표면과 접촉하는 제 2 범프 구조물
    을 더 포함하는 유기 인터포저.
  3. 제2항에 있어서,
    상기 제 1 범프 구조물은 상기 본딩 레벨 유전체 층 위에 놓이는 제 1 범프 필러 부분 및 상기 본딩 레벨 유전체 층을 관통하여 연장되는 제 1 범프 비아 부분을 포함하고;
    상기 제 2 범프 구조물은 상기 본딩 레벨 유전체 층 위에 놓이는 제 2 범프 필러 부분 및 상기 본딩 레벨 유전체 층을 관통하여 연장되는 제 2 범프 비아 부분을 포함하는 것인 유기 인터포저.
  4. 제2항에 있어서,
    상기 재배선 인터커넥트 구조물들 각각과 접촉하고, 상기 본딩 레벨 유전체 층 내에 매립된 각각의 패드 부분 및 상기 적어도 하나의 유전체 캡핑 층 내에 매립된 각각의 비아 부분을 포함하는 금속성 패드 및 비아 구조물들; 및
    상기 금속성 패드 및 비아 구조물들 각각과 접촉하는 추가적인 범프 구조물들
    을 더 포함하는 유기 인터포저.
  5. 제1항에 있어서,
    상기 도전성 비아 구조물은 상기 적어도 하나의 유전체 캡핑 층의 상단 표면을 포함하는 수평 평면 아래에 놓이는 나선 형상의 구리 부분의 하부 부분을 포함하고;
    상기 상부 도전성 코일은 상기 적어도 하나의 유전체 캡핑 층의 상단 표면을 포함하는 수평 평면 위에 놓이는 상기 나선 형상의 구리 부분의 상부 부분을 포함하는 것인 유기 인터포저.
  6. 제1항에 있어서,
    상기 하부 도전성 코일의 전체 구역의 적어도 90 %는 평면도에서 상기 상부 도전성 코일과 중첩되는 구역을 가지며;
    상기 상부 도전성 코일의 전체 구역의 적어도 90 %는 상기 평면도에서 상기 하부 도전성 코일과 중첩되는 구역을 갖는 것인 유기 인터포저.
  7. 제1항에 있어서,
    상기 하부 도전성 코일, 상기 도전성 비아 구조물, 및 상기 상부 도전성 코일 각각은 구리를 포함하는 것인 유기 인터포저.
  8. 제1항에 있어서,
    상기 최상단 인터커넥트 레벨 유전체 재료 층은 폴리머 재료 층을 포함하고;
    상기 적어도 하나의 유전체 캡핑 층은 적어도 하나의 실리콘 산화물 층을 포함하고;
    상기 본딩 레벨 유전체 층은 실리콘 질화물 층 및 본딩 레벨 폴리머 층을 포함하는 층 스택을 포함한 것인 유기 인터포저.
  9. 유기 인터포저를 포함하는 반도체 구조물로서,
    상기 유기 인터포저는,
    재배선 인터커넥트 구조물들을 매립하는 인터커넥트 레벨 유전체 재료 층들;
    상기 인터커넥트 레벨 유전체 재료 층들 위에 놓이는 적어도 하나의 유전체 캡핑 층;
    상기 적어도 하나의 유전체 캡핑 층 위에 놓이는 본딩 레벨 유전체 층; 및
    최상단 인터커넥트 레벨 유전체 재료 층으로부터, 상기 적어도 하나의 유전체 캡핑 층을 관통하고, 그리고 상기 본딩 레벨 유전체 층을 관통하여 수직으로 연장되며, 구리를 포함하는 인덕터 구조물
    을 포함하는 것인 반도체 구조물.
  10. 유기 인터포저를 형성하는 방법으로서,
    캐리어 기판 위에 재배선 인터커넥트 구조물들 및 하부 도전성 코일을 매립하는 인터커넥트 레벨 유전체 재료 층들을 형성하는 단계;
    상기 하부 도전성 코일 위에 적어도 하나의 유전체 캡핑 층을 형성하는 단계;
    상기 하부 도전성 코일 위에 상기 적어도 하나의 유전체 캡핑 층을 관통하는 비아 캐비티를 형성하는 단계;
    상기 비아 캐비티 내 그리고 상기 적어도 하나의 유전체 캡핑 층 위에 구리를 포함하는 연속적인 도전성 구조물을 형성하는 단계 ― 상기 연속적인 도전성 구조물은, 상기 적어도 하나의 유전체 캡핑 층을 관통하여 수직으로 연장되고, 상기 하부 도전성 코일과 접촉하는 도전성 비아 구조물, 및 상기 적어도 하나의 유전체 캡핑 층 위에 놓이는 상부 도전성 코일을 포함하고, 상기 하부 도전성 코일, 상기 도전성 비아 구조물, 및 상기 상부 도전성 코일의 조합은 이중 층 인덕터 구조물을 구성함 ―; 및
    상기 이중 층 인덕터 구조물의 종단 부분들과 접촉하는 한 쌍의 범프 구조물들을 형성하는 단계
    를 포함하는 유기 인터포저를 형성하는 방법.
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