JP2006121100A - 電子装置 - Google Patents

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Abstract

【課題】小型化されても特性劣化のない、高い信頼性を維持し得る電子装置を提供する。
【解決手段】電子回路が形成されると共に表面に無機絶縁層41が形成された基板11と、無機絶縁層41上に形成された第1の絶縁膜42,43と、この第1の絶縁膜42,43上に形成された配線により構成されるインダクタ20と、前記第1の絶縁膜42,43上にインダクタ20を覆うよう形成された第2の絶縁膜45とを有する電子装置であって、前記第1の絶縁膜42,43の厚さを9μm以上とし、かつ、前記第2の絶縁膜45の厚さを55μm以上とする。
【選択図】図16

Description

本発明は電子装置に係り、特にチップサイズパッケージ構造を有する半導体装置に代表される小型化がされた電子装置に関する。
近年、携帯電話に代表されるように移動体通信機の小型化及び薄型化が急速な勢いで進んでいる。これに伴い、これらの電子機器に搭載される電子部品、及び半導体装置に代表される電子装置の小型化が要求されている。
例えば、携帯電話等の高周波帯域を使用する移動体通信機に搭載される電子装置は、移動体通信機の小型化軽量化に伴い、より小型化及び高密度化が望まれている。また、この種の電子装置は、大略すると高周波用アクティブ部品とパッシブ回路とにより構成されている。このため、電子装置の小型化を図るため、高周波(RF)用アクティブ部品と高周波(RF)用パッシブ回路とを高集積化することが考えられる(例えば、特許文献1参照)。
しかしながら、例えばローノイズアンプ(LNA)、パワーアンプ(PA)等の高周波用アクティブ部品において整合回路を集積化しようとした場合、パッシブ回路の損失による特性劣化が避けることが出来ない。このため、従来では特性を左右する部分の整合回路は集積しないで、外部整合の選択をしてきた。また、PAなどにおいては、電流容量の関係から、半導体基板上に整合回路、或いは、電源回路を構成することは、コスト面から非現実的であった。
特開2002−164468号公報
しかしながら、上記した携帯電話にみられる移動体通信機に搭載される高周波部品における部品点数の削減、小型化等の要求は益々増大する傾向にあり、これら整合回路の集積化の要求が、近年高まってきている。よって、これらの要求を満たすために、半導体基板上に形成するRF用パッシブ回路(とりわけスパイラルインダクタ)に関してさまざまな提案がされているが、ある程度の改善がみられるものの、Q値等に問題があり抜本的な解決がされていなかった。
本発明は上記の点に鑑みてなされたものであり、小型化されても特性劣化のない、高い信頼性を維持し得る電子装置を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項1記載の発明は、
電子回路が形成されると共に、表面に無機絶縁層が形成された基板と、
前記無機絶縁層上に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成された配線により構成されるインダクタと、
該第1の絶縁膜上に前記インダクタを覆うよう形成された第2の絶縁膜とを有する電子装置であって、
前記第1の絶縁膜の厚さを9μm以上とし、かつ、前記第2の絶縁膜の厚さを55μm以上としたことを特徴とするものである。
上記発明によれば、第1の絶縁膜の厚さを9μm以上としたことにより、基板とインダクタとの間で寄生容量や寄生抵抗が発生することを防止できる。また、第2の絶縁膜の厚さを55μm以上とすることにより、電子装置の外部機器・装置との間で寄生容量や寄生抵抗が発生することを防止できる。このように、寄生容量や寄生抵抗を低減できるため、インダクタのQ値を高めることができる。
また、上記発明において、前記基板として半導体基板を用いることができる。
この構成とすることにより、高Q値を有したマイクロ波モノシリック集積回路(MMIC)を実現することができる。
また、請求項2記載の発明は、
請求項1記載の電子装置において、
前記第1の絶縁膜を、ポリイミドまたはエポキシを主成分とする有機絶縁材により形成したことを特徴とするものである。
上記発明によれば、ポリイミドを主成分とする有機絶縁材は高い絶縁性及び低い誘電率(比誘電率)を有しており、またエポキシを主成分とする有機絶縁材は高い絶縁性を有しているため、インダクタンスのQ値の劣化を防止することができる。
また、上記発明において、前記第2の絶縁膜をエポキシまたはエポキシを主成分とする有機絶縁材により形成することができる。
この構成とした場合、インダクタ及び基板は機械的強度に優れたエポキシまたはエポキシを主成分とする有機絶縁材により保護されるため、電子装置の信頼性を高めることができる。また、エポキシまたはエポキシを主成分とする有機絶縁材は高い絶縁性を有しているため、インダクタンスのQ値の劣化を防止することができる。
また、上記発明において、前記第1の絶縁膜を単層構造としてもよい。
また、上記発明において、前記第1の絶縁膜を多層構造としてもよい。またこの場合、前記第1の絶縁膜を、複数種類の有機絶縁材よりなる層を積層して多層構造としてもよい。
また、請求項3記載の発明は、
請求項1または2記載の電子装置において、
前記第1の絶縁膜を複数の絶縁層を積層した多層構造とすると共に、前記基板に形成された電極と前記インダクタとを層間配線により接続する構成とし、
かつ、前記第1の絶縁膜を構成する各絶縁層に形成される層間配線が設けられる孔の直径寸法が、前記基板に対して上層となる程小さくなるよう構成し、
かつ、少なくとも最上位置に位置する絶縁層が前記無機絶縁層を覆う構成としたことを特徴とするものである。
上記発明によれば、層間配線を設けるため、多層構造とされた各層に形成された各孔の直径寸法が、基板に対して上層となる程小さくなるよう構成し、かつ少なくとも最上位置に位置する絶縁層が無機絶縁層を覆う構成としたことにより、複数の絶縁層を積層したときにその表面に形成される階段状の段差を最上位置に位置する絶縁層により埋めることができ、よって層間配線が設けられる孔の表面は滑らかな面となる。よって、この孔の表面に層間配線を形成しても、層間配線内に応力が残留することはなく、層間配線形成位置における信頼性の向上を図ることができる。また、孔の内壁は滑らかなテーパ面となるため、層間配線を形成する際、層間配線となる金属膜を確実に孔内に形成することができる。
また、請求項4記載の発明は、
請求項1乃至3のいずれか1項に記載の電子装置において、
前記基板に形成された電極と前記インダクタとを層間配線により接続する構成とし、
かつ、前記第1の絶縁膜に形成される前記層間配線が設けられる孔の直径寸法が、前記無機絶縁層に形成される前記層間配線が設けられる孔の直径寸法よりも小さくなるよう構成し、
かつ、前記第1の絶縁膜が前記無機絶縁層を覆う構成としたことを特徴とするものである。
上記発明によれば、層間配線を設けるために第1の絶縁膜に形成された孔の直径寸法が無機絶縁層に形成された孔の直径寸法よりも小さくなるよう構成され、かつ第1の絶縁膜が無機絶縁層を覆う構成されているため、無機絶縁層と第1の絶縁膜との間に形成される階段状の段差を第1の絶縁層により埋めることができ、よって層間配線が設けられる孔の表面は滑らかな面となる。よって、この孔の表面に層間配線を形成しても、層間配線内に応力が残留することはなく、層間配線形成位置における信頼性の向上を図ることができる。
また、請求項5記載の発明は、
請求項4記載の電子装置において、
前記第1の絶縁膜に形成される層間配線が設けられる孔の直径寸法を20〜50μmとしたことを特徴とするものである。
上記発明によれば、電子装置の小型化を図りつつ、層間配線のインピーダンス上昇を抑制することができる。
また、上記発明において、外部接続端子と前記配線とを接続する配線ポストを設け、かつ、前記第2の絶縁膜の厚さが前記配線ポストの高さにより規定される構成としてもよい。
この構成とすることにより、第2の絶縁膜の厚さが配線ポストの高さ以上となることはなく、よって第2の絶縁膜の厚さを精度よく定めることができる。
請求項1記載の発明によれば、基板とインダクタとの間及び電子装置の外部機器・装置との間で寄生容量や寄生抵抗が発生することを防止できるため、寄生容量や寄生抵抗を低減でき、よってインダクタのQ値を高めることができる。
また、請求項2記載の発明によれば、ポリイミドを主成分とする有機絶縁材は高い絶縁性及び低い誘電率(比誘電率)を有しており、またエポキシを主成分とする有機絶縁材は高い絶縁性を有しているため、インダクタンスのQ値の劣化を防止することができる。
また、請求項3及び4記載の発明によれば、孔の内壁に層間配線を形成する際、層間配線となる金属膜を確実に形成することができる。また、孔の表面に層間配線を形成しても、層間配線内に応力が残留することはなく、層間配線形成位置における信頼性の向上を図ることができる。
また、請求項5記載の発明によれば、電子装置の小型化を図りつつ、層間配線のインピーダンス上昇を抑制することができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
まず、本発明の第1参考例である電子装置について説明する。尚、以下では、電子装置として半導体装置を例に挙げて説明するものとする。
図1乃至図4は、本発明の第1参考例である半導体装置10Aを説明するための図である。図1は半導体装置10Aの概略構成図であり、図2及び図3は半導体装置10Aの回路図であり、図4は半導体装置10Aの断面図である。
半導体装置10Aは、大略すると基板11,電子回路12,絶縁膜層13,配線層14,ポリイミド層15,再配線層16,封止樹脂層17,及びスパイラルインダクタ20等により構成されている。この半導体装置10Aは、CSP(Chip Size Package)構造を有している。尚、CSP構造とは、半導体チップの外形寸法と略同一寸法の外形寸法を有したパッケージ構造をいう。
基板11はシリコン基板(半導体基板)であり、その上面である回路形成面11aには電子回路12が形成されている。この電子回路12は半導体装置10Aに搭載される電子回路の一部を構成するものであり、周知の半導体製造技術を用いて形成される。
また、電子回路12は高周波用アクティブ回路であり、具体的には図2(C)に示すようにローノイズアンプ(以下、LNAと略称する)である。本参考例では、整合回路となる全てインダクタンスを再配線層16で形成するのではなく、LNAとして特性が重視されるNF特性に関して、その特性を左右する入力整合回路となるインダクタL1をスパイラルインダクタ20により構成している。
また、回路形成面11aの電子回路12形成位置からずれた位置には、分離層23が形成されている。この分離層23は、微細加工されたトレンチ(溝)内に絶縁物(例えば、SiO等)を埋め込んだ構成とされている。この分離層23は、後述するスパイラルインダクタ20と基板11とを電気的に分離するアイソレーションとして機能する。
上記構成とされた基板11上には、図4に示すように、絶縁膜層13,配線層14,ポリイミド層15,再配線層16,及び封止樹脂層17が順次形成される。尚、図4に示すのは、電子回路12の形成位置における断面図である。
絶縁膜層13はSiO膜であり、シリコン基板上に直接一体的に形成された絶縁膜である。また、この絶縁膜層13上には、配線層14が形成されている。この配線層14は、電子回路12の回路内配線、及び電子回路12の入出力端子を構成する。
ポリイミド層15は電気的に絶縁性を有しており、基板11上に例えば12μmの厚さで形成されている。このポリイミド層15は、例えばスピナーを用いて形成される。よって、このポリイミド層15は絶縁膜層13と異なり、基板11上に別個に形成された構成となっている。
再配線層16は請求項に記載の内部配線となるものであり、例えば銅(Cu)よりなり、ポリイミド層15上に所定のパターンで形成されている。この再配線層16の形成方法としては、メッキ法、スパッタ法、CVD法等の種々の薄膜形成技術を用いることができる。また、周知のマスク処理或いはレジスト処理を行なうことにより、再配線層16に形成される配線パターンは任意の形状のパターンに容易に形成することができる。尚、この再配線層16については、説明の便宜上、後述するものとする。
封止樹脂層17は、例えばエポキシであり、前記したポリイミド層15と同様に電気的に絶縁性を有している。この封止樹脂層17は、例えば圧縮成形法を用いて形成される。この封止樹脂層17の所定位置には、入力パッド18A及び出力パッド18Bが形成されている。
図示しない外部接続端子(例えば、はんだボール等)は、この各パッド18A,18B上に形成される。また、各パッド18A,18Bは、外側ポスト21Aを介してスパイラルインダクタ20に接続されている。更に、出力パッド18Bは、ポスト19を用いて電子回路12に接続されている。
ここで、スパイラルインダクタ20に注目し、以下説明する。
前記した再配線層16は、基本的には電子回路12の入出力端子を外部接続端子31(図12参照。尚、図1では図示せず)の配設位置まで引き出す配線として機能するものである。しかしながら本参考例では、この電子回路12の入出力端子と外部接続端子31とを接続する本来的な配線を再配線層16に形成すると共に、この再配線層16に配線パターンをスパイラル状に巻回した形状とすることによりスパイラルインダクタ20を形成したことを特徴とする。よって、本参考例に係る半導体装置10Aは、基板11上に形成される電子回路12とは別の位置に、インダクタであるスパイラルインダクタ20を形成したことを特徴としている。
このスパイラルインダクタ20はパッシブ回路であり、半導体装置10Aに搭載される電子回路の一部を構成する。よって、基板11の回路形成面11a上に形成された電子回路12(高周波用アクティブ回路)と、ポリイミド層15上に再配線層16として形成されたスパイラルインダクタ20(高周波用パッシブ回路)は、協働して半導体装置10Aの電子回路を構成する。
スパイラルインダクタ20の一端部は、外側ポスト21Aを介して入力パッド18Aに接続されている。また、スパイラルインダクタ20の他端部は、配線22を介して電子回路12に接続されている。また、スパイラルインダクタ20(再配線層16)は、前記のように周知の薄膜形成技術を用いて形成することができるため、低コストで形成することができる。
また、前記したように本参考例に係る半導体装置10Aは、電子回路12内に形成されたインダクタL1,L2(図3には図示せず)とは別個にスパイラルインダクタ20を有している。また、このスパイラルインダクタ20は、半導体装置10A内に形成された構成とされている。
よって、従来では外付けされていたスパイラルインダクタ20(パッシブ回路)を、本参考例では基板11に形成されたポリイミド層15及び封止樹脂層17とより構成される絶縁層の内部に形成することができるため、半導体装置10Aの多機能化を図ることができ、またスパイラルインダクタ20が搭載される半導体装置10Aの小型化及び部品点数の削減を図ることができる。
また、前記したようにスパイラルインダクタ20を構成する再配線層16は銅(Cu)により形成されており、またポリイミド層15の厚さが数十ミクロンであるので、再配線層16の抵抗による損失、及び多層構造の上下層間のカップリングによる影響等が少なくすることができる。
一方、前記したように再配線層16は、基本的には電子回路12の入出力端子を外部接続端子31の配設位置まで引き出す配線として機能するものである。しかしながら、この本来的な再配線層16を形成しても、絶縁層であるポリイミド層15と封止樹脂層17との間には比較的配線の自由度がある。
このため、電子回路12が形成される基板11上にスパイラルインダクタ20を形成する構成に比べ、再配線層16によりスパイラルインダクタ20を形成する方がインダクタ値の設定に自由度を持たせることができる。また、スパイラルインダクタ20の形状、及び電子回路12との接続態様についても自由度を持っている。
よって、例えばLNAの場合は、重要な特性はNF特性であるので、入力整合回路に用いるインダクタにスパイラルインダクタ20を適用する構成とする。また、PAの場合は、電流容量の点から出力整合回路、電源回路にスパイラルインダクタ20を適用する。このように、電子回路12の回路特性に応じた構成に、スパイラルインダクタ20を容易に適合させることができる。
ここで、前記した分離層23に注目する。図1に示されるように、分離層23はスパイラルインダクタ20の直下位置に形成されている。この分離層23は、基板11に形成された微細トレンチに絶縁材を装填した構成であり、よって基板11とスパイラルインダクタ20とを電気的に分離する機能を奏する。
この構成とすることにより、基板11とスパイラルインダクタ20とが分離層23により電気的に分離されるため、基板11による影響で電子回路12のQ値に劣化が生じることを防止でき、電子装置の信頼性の向上を図ることができる。特に、本参考例のように基板11としてシリコン基板を用いた場合、分離層23が存在しないとQ値の劣化は著しいが、分離層23を設けることによりこのQ値の劣化を有効に防止することができる。
尚、上記したように基板11とスパイラルインダクタ20との間にはポリイミド層15が存在している。このポリイミド層15を構成するポリイミドは、高い絶縁性及び低い誘電率(比誘電率)を有している。このため、分離層23を設けなくても、ポリイミド層15によりQ値の劣化は防止でき、スパイラルインダクタ20の真下位置に電子部品を配置することも可能である。しかるに、上記した参考例のように分離層23を設ける構成とすることにより、更にQ値の劣化を防止することが可能となる。
また、上記した参考例では分離層23として微細トレンチに絶縁材を装填した構成を用いたが、スパイラルインダクタ20の直下にグランド電位とした導電層(N+層)を形成する構成としてもよい。この構成としても、上記と同等の効果を得ることができる。
また、上記した参考例では半導体装置10Aに形成されるインダクタをスパイラルインダクタ20としたが、これをスパイラル形状以外のコイル形状とすることも可能である。しかしながら、スパイラル形状とした方が、小面積で高いインダクタ値を実現することができるため有効である。
また、上記した参考例では、図2に示すインダクタL2,L3は基板11に形成した構成としたが、このインダクタL2,L23再配線層16により形成する構成とし、パッシブ回路を全て再配線層16により形成する構成としてもよい。
次に、本発明の第2参考例について説明する。
図5は、第2参考例である半導体装置10Bを示している。尚、図5において、先の説明に用いた図1乃至図4に示した構成と同一構成については、同一符号を付してその説明を省略する。また、後述する第3参考例以降に用いる図についても同様とする。
前記した第1参考例に係る半導体装置10Aは、電子回路12の形成位置とスパイラルインダクタ20の形成位置を回路形成面11a上においてずらして配置した構成とした。即ち、第1参考例に係る半導体装置10Aは、電子回路12とスパイラルインダクタ20とが対向しない構成とされていた。
これに対して本参考例に係る半導体装置10Bは、電子回路12とスパイラルインダクタ20とが対向するよう構成したことを特徴とするものである。また、本参考例では、電子回路12はLNAである。
本参考例のように、電子回路12をスパイラルインダクタ20の真下に形成することにより、スパイラルインダクタ20と電子回路12とを接続する配線及びポスト21によるインダクタのQ値劣化を削減することができる。また、電子回路12とスパイラルインダクタ20とが積層された状態となるため、半導体装置10Bの平面視した際のチップ面積を小さくすることができ、半導体装置10Bの小型化を図ることができる。
また、上記のように本参考例では電子回路12がLNAであるため、入力整合回路を集積することによるNF値の劣化を軽減し、外部入力整合回路を必要としない超小型LNAとして機能する半導体装置10Bを実現することができる。
更に、本参考例では電子回路12がスパイラルインダクタ20の真下に形成されているため、電子回路12とスパイラルインダクタ20とを電気的に接続するポスト21が、スパイラルインダクタ20の内側の端部位置となる(以下、この端部と電子回路12を接続するポスト21を内側ポスト21Bという)。
この構成とすることにより、内側ポスト21Bを短くすることができる。よって、内側ポスト21Bによる特性劣化を削減することができ、また共振による影響を軽減することができる。
次に、本発明の第3参考例について説明する。
図6及び図7は、第3参考例である半導体装置10Cを示している。本参考例に係る半導体装置10Cは、複数個(本参考例では2個)のスパイラルインダクタ20A,20Bを形成したことを特徴とするものである。
第1のスパイラルインダクタ20Aは、基板11上に形成された第1のポリイミド層15A上にパターン形成されている。また、第2のスパイラルインダクタ20Bは、第1のポリイミド層15A上に形成された第2のポリイミド層15B上にパターン形成されている。また、第1のスパイラルインダクタ20Aと第2のスパイラルインダクタ20Bは、平面視した場合に重なり合うよう積層形成された構成とされている。
上記構成とすることにより、インダクタが第1及び第2のスパイラルインダクタ20A,20Bにより構成されるため、インダクタ値を高めることができる。また、図7(A)に拡大して示すように、第1及び第2のスパイラルインダクタ20A,20Bは重なり合うように積層されるため、平面視したときの半導体装置10Cの面積を小さくすることかできる。よって、本参考例に係る半導体装置10Cによれば、小面積で高インダクタ値を実現することが可能となる。
また、第2参考例と同様に、電子回路12とスパイラルインダクタ20とを電気的に接続する内側ポスト21Bがスパイラルインダクタ20の内側の端部と電子回路12とを接続するため、内側ポスト21Bは短くなり、内側ポスト21Bによる特性劣化の防止及び共振の影響の軽減を図ることができる。
上記のように第1及び第2のスパイラルインダクタ20A,20Bが設けられる半導体装置10Cとして、例えば図7(B),(C)に示されるような電子装置12としてパワーアンプを有したものが考えられる。電子回路12がパワーアンプを含む場合、整合回路となる全てのインダクタL1〜L3をスパイラルインダクタ20(再配線層16)で形成するのではなく、パワーアンプとして特性が重視される出力特性に関して、その特性を左右する出力整合回路となるインダクタンスL3をスパイラルインダクタ20Bとする。更に図7(C)に示す例では、電源回路において、チョークコイルL2にスパイラルインダクタ20Aを適用し、入力整合回路となるインダクタL1は半導体プロセスで形成し、全てのインダクタL1〜L3(整合回路)を集積化している。
尚、スパイラルインダクタの積層数は2個に限定されるものではなく、図8に示すように3個のスパイラルインダクタ(第1乃至第3のスパイラルインダクタ20A,20B,20C)を設ける構成としても、4個以上のスパイラルインダクタを配設することも可能である。このように、スパイラルインダクタの積層数を選定することによっても、インダクタ値を設定することができる。
また、半導体装置が電子装置12として図14に示すような発信回路を含む場合には、発信機として特性が重視される位相雑音特性に関して、その特性を左右する共振回路(インダクタL)にスパイラルインダクタ20を適用した構成としてもよい。
次に、本発明の第4参考例について説明する。
図9及び図10は、第4参考例である半導体装置10Dを示している。図9は半導体装置10Dの概略構成図であり、図10は半導体装置10Dの等価回路図である。
本参考例に係る半導体装置10Dは、アンテナ27を設けたことを特徴とするものである。また、電子回路12はLNAとされており、電子回路12とアンテナ27は、入力整合回路となるスパイラルインダクタ20を介して接続されている。よって、半導体装置10Dは、チップ一体型の受信チップを構成する。
また、電子回路12をPAとすることも可能である。この構成では、電子回路12の出力ポートにアンテナ27を接続することにより、電子回路12とアンテナ27との間における配線による損失を軽減することができ、PAとしての電子回路12の消費電力を抑えることが可能となる。
更に、基板11上に送受信機の構成要素(PA、LNA、デジタル信号処理系等)を形成することにより、配線等の損失による特性劣化の少ない超小型のトランシーバーを実現することもできる。この際、封止樹脂層17は、アンテナ27の特性上問題ない樹脂を選択する必要がある。
上記のように本参考例では、アンテナ27は各パッド18A,18Bと同様に封止樹脂層17の上面に形成された構成とされている。しかしながら、アンテナ27をポリイミド層15上に形成することにより、再配線層16と一括的に形成することも可能である。また、スパイラルインダクタ20をポリイミド層15上に形成する場合には、スパイラルインダクタ20とアンテナ27を一括的に形成することも可能である。
本参考例に係る半導体装置10Dによれば、アンテナ27を形成することにより、いわゆるワンチップで受信機を構成することが可能となり、配線等による特性劣化の少ない信頼性の高い小型の送信機、受信機、或いは送受信機を実現することができる。また、アンテナ27とスパイラルインダクタ20を共に装置内に形成しているため、半導体装置10Dの小型化を図ることができる。
一方、スパイラルインダクタ20とアンテナ27との位置関係に注目すると、アンテナ27の配設位置は、回路形成面11aに対してスパイラルインダクタ20より離間した位置にあるよう構成されている。即ち、スパイラルインダクタ20が装置の内側に埋設されるよう形成され、アンテナ27は装置の表面に露出されるよう形成されている(浅く埋設されている場合も含む)。この構成とすることにより、アンテナ27の送受信処理にスパイラルインダクタ20が影響を及ぼすことを防止でき、高い送受信特性を得ることができる。
尚、上記した参考例ではアンテナ27を基板11の回路形成面11aと対向する位置に形成したが、アンテナ27は基板11の回路形成面11aと反対側の面に形成することも可能である。
また、本明細書においては、絶縁層である封止樹脂層17上に形成されるアンテナ27及び各パッド18A,18Bも、スパイラルインダクタ20と同様に請求項に記載の内部配線の一種であるとする。
次に、本発明の第5参考例について説明する。
図11は、第5参考例である半導体装置10Eを示している。本参考例に係る半導体装置10Eは、図5に示した第2参考例に係る半導体装置10Bと略同一構成である。しかしながら、本参考例に係る半導体装置10Eでは、電子回路12とスパイラルインダクタ20との間にシールド層30を形成したことを特徴としている。
このシールド層30は導電性金属により構成されており、図示されるようにメッシュ状とされている。また、このシールド層30は、図示しない接地されたパッドに接続されており、よってグランド電位とされている。
上記のように電子回路12とスパイラルインダクタ20との間に接地されたシールド層30を介装することにより、電子回路12とスパイラルインダクタ20はシールド層30により電気的に分離(アイソレーション)されるため相互に影響を及ぼすことを防止でき、よって信頼性の高い電子装置を実現することができる。また、本参考例ではシールド層30をメッシュ状としているため、ポスト19,21をシールド層30と絶縁することなく立設することが可能となり、ポスト19,21の製造工程の簡単化を図ることができる。
次に、本発明の第6参考例について説明する。
図12は、第6参考例である半導体装置10Fを示している。本参考例に係る半導体装置10Fは、図9に示した第4参考例に係る半導体装置10Dと略同一構成である。しかしながら、本参考例に係る半導体装置10Fでは、スパイラルインダクタ20とアンテナ27との間にシールド層30を形成したことを特徴としている。
シールド層30は、上記した第5参考例である半導体装置10Eで用いたものと同一のものであり、図示しない接地されたパッドに接続されることによりグランド電位とされている。本参考例のように、スパイラルインダクタ20とアンテナ27との間に接地されたシールド層30を介装することにより、スパイラルインダクタ20とアンテナ27はシールド層30により電気的に分離(アイソレーション)されるため相互に影響を及ぼすことを防止できる。よって、アンテナ27がスパイラルインダクタ20に起因したノイズを拾うことを防止でき、信頼性の高い送受信機を実現することができる。
図13は、本参考例に係る半導体装置10Eの伝送特性を示している。同図おいて、矢印Aで示すのはシールド層30を設けた半導体装置10Eの特性であり、矢印Bで示すのはシールド層30を設けていないものの特性である。同図に示すように、本参考例に係る半導体装置10Eの方が良好な伝送特性を示していることが判る。
尚、上記した第5或いは第6参考例では、シールド層30を電子回路12とスパイラルインダクタ20との間、或いはスパイラルインダクタ20とアンテナ27との間のいずれか一方にのみ配設する構成としたが、電子回路12とスパイラルインダクタ20との間、及びスパイラルインダクタ20とアンテナ27との間の双方にシールド層30を配設する構成としてもよいことは勿論である。
次に、本発明の第1実施例について説明する。
図15及び図16は、第1実施例である半導体装置10Gを示している。図5は第1実施例である半導体装置10Gのスパイラルインダクタ20の形成位置近傍を拡大して示している。また、図16は、図15におけるA−A線に沿う断面を示している。尚、図15及び図16において、図1乃至図14を用いて説明した各参考例に示した構成と同一構成については、同一符号を付してその説明を省略する。
本実施例に係る半導体装置10Gは、基板11上に形成された第1の有機絶縁膜44及び第2の有機絶縁膜45に特徴を有するものである。本実施例に係る半導体装置10Gは、図16に示されるように、基板11上に無機絶縁層41,第1の有機絶縁膜44,及び第2の有機絶縁膜45が積層形成された構成とされている。また、再配線層16により形成されるスパイラルインダクタ20は、第1の有機絶縁膜44の上部に形成されている。
基板11は半導体基板であり、その回路形成面(図16の上面)には、図示しない電子回路12が形成されている。また、基板11の回路形成面の所定位置には、電極46が形成されている。スパイラルインダクタ20の内側端部は、ビア48を介してこの電極46と電気的に接続されている。
また、スパイラルインダクタ20の外側端部にはポスト21が立設されている。このポスト21は、後述する第2の有機絶縁膜45を貫通してその上部に突出している。そして、このポスト21の第2の有機絶縁膜45から突出した位置には、外部電極49(半田ボール)が配設されている。
ここで、基板11上に形成される各絶縁膜41〜第2の有機絶縁膜45に注目し、以下説明する。基板11の直上位置には、無機絶縁層41が形成されている。この無機絶縁層41はパッシベーション膜として機能するものであり、PSG(Phospho silicate glass)膜或いはSiN膜により形成されている。
この無機絶縁層41の上部には、第1の有機絶縁膜44が形成される。この第1の有機絶縁膜44は、第1のポリイミド層42と第2のポリイミド層43を積層した多層構造とされている。前記たように、スパイラルインダクタ20は、この第1の有機絶縁膜44の上部にパターン形成されている。
また、この第1の有機絶縁膜44の上部には、第2の有機絶縁膜45が配設されている。この第2の有機絶縁膜45は、上記した他の実施例における封止樹脂層17と同等の機能を奏するものである。この第2の有機絶縁膜45は、例えばエポキシ或いはこのエポキシを主成分とする有機絶縁材により形成されている。
また、本実施例では、第1の有機絶縁膜44の厚さ(図16に矢印W1で示す厚さ)を9μm以上とすると共に、かつ、第2の有機絶縁膜45の厚さ(図16に矢印W2で示す厚さ)を55μm以上に設定している。この第1の有機絶縁膜44及び第2の有機絶縁膜45をこの厚さに設定することにより、スパイラルインダクタ20のQ値を高めることができる。以下、この理由について、図17及び図18を用いて説明する。
図17は、第1の有機絶縁膜44の厚さ(第1のポリイミド層42の厚さと、第2のポリイミド層43の厚さの合計厚さ)とQ値との関係を示している。尚、同図に示される特性の実験条件として、スパイラルインダクタ20のインダクタンスを3nHとし、また周波数は2.0GHzとした。
図17より、第1の有機絶縁膜44の膜厚が0.0μm以上9.0μm未満の領域においてはQ値は徐々に増加し、9.0μm以上となるとQ値は約20.0で安定する。即ち、スパイラルインダクタ20のQ値は、第1の有機絶縁膜44の膜厚が9.0μm以上では変動することなく、高いQ値を維持する。
また、図18は、第2の有機絶縁膜45の厚さとQ値変動率との関係を示している。尚、同図に示される特性についても、実験条件はスパイラルインダクタ20のインダクタンスを3nHとし、また周波数は2.0GHzとした。
図18より、第2の有機絶縁膜45の膜厚が0.0μm以上55.0μm未満の領域においてはQ値変動率は徐々に増加し、55.0μm以上となるとQ値変動率は約0.0で安定する。即ち、スパイラルインダクタ20のQ値は、第2の有機絶縁膜45の膜厚が55.0μm以上では変動することなく、高いQ値を維持する。
このように、第1の有機絶縁膜44の厚さを9μm以上とすることにより、スパイラルインダクタ20と基板11(回路形成面)との距離を離間させることができる。同様に、第2の有機絶縁膜45の厚さを55μm以上とすることにより、外部とスパイラルインダクタ20との距離を離間させることができる。
よって本実施例によれば、基板11とスパイラルインダクタ20との間で寄生容量や寄生抵抗が発生することを防止できると共に、半導体装置10Gの外部機器・装置とスパイラルインダクタ20との間で寄生容量や寄生抵抗が発生することも防止でき、よってスパイラルインダクタ20のQ値を高めることが可能となる。従って、半導体装置10Gとして、高Q値を有したマイクロ波モノシリック集積回路(MMIC)を実現することができる。
更に、本実施例では第1の有機絶縁膜44を、ポリイミドを主成分とする有機絶縁材により形成している。ポリイミドを主成分とする有機絶縁材は高い絶縁性及び低い誘電率(比誘電率)を有しているため、スパイラルインダクタ20のQ値の劣化を防止することができる。尚、第1の有機絶縁膜44の材質としては、ポリイミドの他にもエポキシを主成分とする有機絶縁材を用いることができる。エポキシは、ポリイミドほど誘電率は低くないが、機械的及び電気的な安定性は優れている。
また、第2の有機絶縁膜45は、エポキシまたはエポキシを主成分とする有機絶縁材(以下、エポキシ等としいう)により形成している。この構成とした場合、スパイラルインダクタ20及び基板11は、機械的強度に優れたエポキシ等で保護されるため、半導体装置10Gの信頼性を高めることができる。また、エポキシ等は高い絶縁性を有しているため、スパイラルインダクタ20のQ値の劣化を防止することができる。
続いて、ビア48の構成について説明する。ビア48は、第1の有機絶縁膜44上に形成されたスパイラルインダクタ50と、基板11に形成された電極46とを無機絶縁層41及び第1の有機絶縁膜44を介して電気的に接続するものである。
即ち、ビア48は、各絶縁層41,44を介してスパイラルインダクタ50と電極46とを接続する層間配線として機能するものである。このため、無機絶縁層41及び第1の有機絶縁膜44(第1のポリイミド層42,第2のポリイミド層43)には、ビア48を形成するための開口部41A,42A,43Aが形成されている。ここで、各開口部41A,42A,43Aの大小関係に注目する。
まず、第1の有機絶縁膜44を構成する第1のポリイミド層42に形成された開口部42Aの直径(図16に矢印L42で示す)と、第2のポリイミド層43に形成された開口部43Aの直径(図16に矢印L43で示す)を比較すると、開口部42Aの直径L42の方は、開口部43Aの直径L43より大きく設定されている(L42>L43)。即ち、各ポリイミド層42,43に形成される開口部42A,43Aの直径L42,L43は、基板11に対して上層となる程小さくなるよう構成されている。
また、最上位置(第1の有機絶縁膜44を構成する多層化されたポリイミド層の内の最上位置)に位置する第2のポリイミド層43は、その下部に位置している無機絶縁層41及び第1のポリイミド層42を覆うよう構成されている。即ち、第2のポリイミド層43は、無機絶縁層41及び第1のポリイミド層42を被服する被覆部43Bを有しており、この被覆部43Bは電極46上にも形成された構成とされている。そして、この被覆部43Bに形成された開口部43Aが、いわゆるビア48のビア孔となる。
また、ビア48を形成するために第1の有機絶縁膜44に形成される孔の直径寸法と、ビア48を形成するために無機絶縁層41に形成された開口部41Aの直径寸法(図16に矢印L41で示す)を比較する。
尚、ビア48を形成するために第1の有機絶縁膜44に形成される孔の直径寸法とは、本実施例のように第1の有機絶縁膜44が多層化されて複数のポリイミド層42,43から形成されている場合には、最も小さい直径の開口部(本実施例では、開口部43Aの直径L43)をいうものとする。
図16に示されるように、本実施例では、第1の有機絶縁膜44に形成される孔の直径寸法直径L43は、開口部41Aの直径寸法L41よりも小さく設定されている(L43<L41)。かつ、前記のように第2のポリイミド層43の被覆部43Bは、開口部41Aの形成位置において無機絶縁層41を覆う構成とされている。
上記構成とすることにより、第1の有機絶縁膜44を複数のポリイミド層42,42を積層した多層構造としても、その表面に形成される階段状の段差を最上位置に位置する第2のポリイミド層43により埋めることができる。同様に、無機絶縁層41と第1の有機絶縁膜44との間に形成される段差も、被覆部43Bを設けることにより埋められる
この際、ビア48(層間配線)となる導電金属膜が形成される孔の表面は、即ち被覆部43Bの表面は滑らかな傾斜面となるため、この被覆部43Bにビア48を形成してもビア48の内部に応力が残留することを防止できる(階段状の場合には、角部に応力が発生する)。従って、ビア48に亀裂等が生じることはなく、半導体装置10Gの信頼性を高めることができる。また、被覆部43Bの表面は滑らかなテーパ面となるため、ビア48となる金属膜を孔内に確実に形成することができる。
また本実施例では、いわゆるビア48のビア孔(ビア48と電極46とが電気的に接合する位置における開口であり、本実施例の場合には開口部43A)の直径L43を20〜50μmに設定している。この構成することにより、半導体装置10Gの小型化を図りつつ、ビア48のインピーダンス上昇を抑制することができる。
図19は、ビア48と電極46との接合位置におけるオーミック抵抗値(インピーダンス値)と、ビア孔の直径との関係を示している。同図に示すように、ビア孔の直径が大きくなる程、オーミック抵抗値の上昇が抑制されることが判る。しかしながら、ビア孔の開口直径が20.0μm未満となると、オーミック抵抗値は60.0mΩを超えるため望ましくない。
一方、ビア孔の開口直径が50μmを超えると、これに伴い電極46の面積が増大して半導体装置10Gの小型化を阻害することとなる。よって、ビア48のビア孔(開口部43A)の直径L43を20〜50μmに設定することにより、半導体装置10Gの小型化を図りつつ、ビア48のインピーダンス上昇を抑制することが可能となる。
尚、本実施例の構成では、外部電極49とスパイラルインダクタ20とを接続するポスト21を設けているため、半導体装置10Gの製造時にはこのポスト21により第2の有機絶縁膜45の厚さW1を精度よく規定することができる。即ち、第2の有機絶縁膜45の厚さがポスト21の高さ以上となることはなく、よって第2の有機絶縁膜45の厚さを精度よく定めることができる。
また、上記した実施例では、第1の有機絶縁膜44を多層構造とした例について説明したが、第1の有機絶縁膜44を単層構造としてもよい。また、スパイラルインダクタ20の形状も渦巻き型に限定されものではなく、他の形状(例えば、矩形状)としてもよい。
次に、本発明の第2実施例について説明する。
図20は、第2実施例である半導体装置に設けられたスパイラルインダクタ50を拡大して示している。本実施例では、スパイラルインダクタ50の内側端部54をインダクタ中心点54よりずらした位置に設けると共に、この内側端部52から引き出される引き出し配線53を、中心点54を避けて形成したことを特徴とするものである。換言すれば、スパイラルインダクタ50の中心点54近傍には、スパイラルインダクタ50を構成する再配線層16が形成されてない未パターン部を設けた構成としている。
本実施例の構成とすることにより、スパイラルインダクタ50の小型化と高Q値を共に実現することが可能となる。以下、この理由について図21及び図22を参照しつつ説明する。
図21(A)に示すスパイラルインダクタ55は、本実施例に係るスパイラルインダクタ50と同様に、内側端部をスパイラルインダクタ55の中心位置からずらした構成としている。しかしながら、引き出し配線53はスパイラルインダクタ55の中心位置を通るよう引き出された構成とされている。
図21(B)に示すスパイラルインダクタ56は、図21(A)に示したスパイラルインダクタ55に対して小型化を図ったものである。即ち、図21(A)に示したスパイラルインダクタ55は、全体の直径R1が大きかったため、図21(B)に示すスパイラルインダクタ56では、全体の直径をR1より小さいR2(R2<R1)としたものである。但し、スパイラルインダクタ56においても、引き出し配線53はスパイラルインダクタ56の中心位置を通るよう引き出された構成とされている。
図21(C)は、図20に示した本実施例に係るスパイラルインダクタ50である。このスパイラルインダクタ50の全体の直径は、図21(B)に示した小型化を図ったスパイラルインダクタ56の直径R2と等しく設定されている。
図22は、上記した各スパイラルインダクタ55,56,50のQ値特性を示している。同図に符号Aで示すのがスパイラルインダクタ55(図21(A))の特性であり、符号Bで示すのがスパイラルインダクタ56(図21(B))の特性であり、符号Cで示すのが本実施例に係るスパイラルインダクタ50の特性である。
図22より、図21(A)に示すスパイラルインダクタ55のQ値は、他のスパイラルインダクタ50,56に比べて優れていることが判る。しかしながら、前記したようにスパイラルインダクタ55では、直径R1が大きいために、これを搭載する半導体装置が大型化してしまう。
これに対し、図21(B)に示すスパイラルインダクタ55は、直径R2が小さいためにこれを搭載する半導体装置の小型化は図れるものの、Q値は他のスパイラルインダクタ50,55に比べて劣っている。
これに対して本実施例に係るスパイラルインダクタ50は、前記ように直径R2が小さいためにこれを搭載する半導体装置の小型化を図ることができると共に、Q値も前記したスパイラルインダクタ55の特性と略等しい値となっている。従って、本実施例によるスパイラルインダクタ50によれば、スパイラルインダクタ50の小型化と高Q値を共に実現することが可能となる。
以上の説明に関し、更に以下の項を開示する。
(付記1) 電子回路が形成されると共に、表面に無機絶縁層が形成された基板と、
前記無機絶縁層上に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成された配線により構成されるインダクタと、
該第1の絶縁膜上に前記インダクタを覆うよう形成された第2の絶縁膜とを有する電子装置であって、
前記第1の絶縁膜の厚さを9μm以上とし、かつ、前記第2の絶縁膜の厚さを55μm以上としたことを特徴とする電子装置。
(付記2) 付記1記載の電子装置において、
前記基板として半導体基板を用いたことを特徴とする付記1記載の電子装置。
(付記3) 付記1または2記載の電子装置において、
前記第1の絶縁膜を、ポリイミドまたはエポキシを主成分とする有機絶縁材により形成したことを特徴とする電子装置。
(付記4) 付記1乃至3のいずれか1項に記載の電子装置において、
前記第2の絶縁膜を、エポキシまたはエポキシを主成分とする有機絶縁材により形成したことを特徴とする電子装置。
(付記5) 付記1乃至4のいずれか1項に記載の電子装置において、
前記第1の絶縁膜を、単層構造としたことを特徴とする電子装置。
(付記6) 付記1乃至4のいずれか1項に記載の電子装置において、
前記第1の絶縁膜を、多層構造としたことを特徴とする電子装置。
(付記7) 付記6記載の電子装置において、
前記第1の絶縁膜を、複数種類の有機絶縁材よりなる層を積層して多層構造としたことを特徴とする電子装置。
(付記8) 付記1乃至4のいずれか1項に記載の電子装置において、
前記第1の絶縁膜を複数の絶縁層を積層した多層構造とすると共に、前記基板に形成された電極と前記インダクタとをビアにより接続する構成とし、
かつ、前記第1の絶縁膜を構成する各絶縁層に形成されるビア孔の直径寸法が、前記基板に対して上層となる程小さくなるよう構成し、
かつ、少なくとも最上位置に位置する絶縁層が前記無機絶縁層を覆う構成としたことを特徴とする電子装置。
(付記9) 付記1乃至4のいずれか1項に記載の電子装置において、
前記基板に形成された電極と前記インダクタとをビアにより接続する構成とし、
かつ、前記第1の絶縁膜に形成されるビア孔の直径寸法が、前記無機絶縁層に形成されるビア孔の直径寸法よりも小さくなるよう構成し、
かつ、前記第1の絶縁膜が前記無機絶縁層を覆う構成としたことを特徴とする電子装置。
(付記10) 付記9記載の電子装置において、
前記第1の絶縁膜に形成されるビア孔の直径寸法を20〜50μmとしたことを特徴とする電子装置。
(付記11) 付記1乃至10のいずれか1項に記載の電子装置において、
外部接続端子と前記配線とを接続する配線ポストを設け、
かつ、前記第2の絶縁膜の厚さが前記配線ポストの高さにより規定される構成としたことを特徴とする電子装置。
図1は、本発明の第1参考例である電子装置の構成図である。 図2は、本発明の第1参考例である電子装置の等価回路図である。 図3は、スパイラルインダクタと電子回路との接続を示す等価回路図である。 図4は、本発明の第1参考例である電子装置の断面図である。 図5は、本発明の第2参考例である電子装置の構成図である。 図6は、本発明の第3参考例である電子装置の構成図である。 図7は、2層に積層されたスパイラルインダクタを示す斜視図である。 図8は、3層に積層されたスパイラルインダクタを示す斜視図である。 図9は、本発明の第4参考例である電子装置の構成図である。 図10は、アンテナ及びスパイラルインダクタと電子回路との接続を示す等価回路図である。 図11は、本発明の第5参考例である電子装置の構成図である。 図12は、本発明の第6参考例である電子装置の構成図である。 図13は、本発明の第6参考例である電子装置の伝送特性を示す図である。 図14は、スパイラルインダクタの適用例を説明するための図である。 図15は、本発明の第1実施例である電子装置の要部を拡大した平面図である。 図16は、図15におけるA−A線に沿う断面図である。 図17は、本発明の第1実施例である電子装置における第1の有機絶縁膜の膜厚とQ値との関係を示す図である。 図18は、本発明の第1実施例である電子装置における第2の有機絶縁膜の膜厚とQ値変動率との関係を示す図である。 図19は、本発明の第1実施例である電子装置におけるビアの開口寸法とオーミック抵抗値との関係を示す図である。 図20は、本発明の第2実施例である電子装置に搭載されるスパイラルインダクタを拡大して示す図である。 図21は、本発明の第2実施例である電子装置に搭載されるスパイラルインダクタを従来のスパイラルインダクタと比較しつつ示す図である。 図22は、本発明の第2実施例である電子装置に搭載されるスパイラルインダクタの特性を従来のスパイラルインダクタの特性と比較しつつ示す図である。
符号の説明
10A〜10G 半導体装置
11 基板
12 電子回路
13 絶縁膜層
14 配線層
15 ポリイミド層
15A 第1のポリイミド層
15B 第2のポリイミド層
16 再配線層
17 封止樹脂層
19 ポスト
20 スパイラルインダクタ
20A 第1のスパイラルインダクタ
20B 第2のスパイラルインダクタ
20C 第3のスパイラルインダクタ
21 ポスト
23 分離層
27 アンテナ
30 シールド層
41 無機絶縁層
41A,42A,43A 開口部
42 第1のポリイミド層
43 第2のポリイミド層
43B 被覆部
44 第1の有機絶縁膜
45 第2の有機絶縁膜
48 ビア
49 外部電極
50 スパイラルインダクタ
51 外側端部
52 内側端部
53 引き出し配線
54 中心点

Claims (5)

  1. 電子回路が形成されると共に、表面に無機絶縁層が形成された基板と、
    前記無機絶縁層上に形成された第1の絶縁膜と、
    該第1の絶縁膜上に形成された配線により構成されるインダクタと、
    該第1の絶縁膜上に前記インダクタを覆うよう形成された第2の絶縁膜とを有する電子装置であって、
    前記第1の絶縁膜の厚さを9μm以上とし、かつ、前記第2の絶縁膜の厚さを55μm以上としたことを特徴とする電子装置。
  2. 請求項1記載の電子装置において、
    前記第1の絶縁膜を、ポリイミドまたはエポキシを主成分とする有機絶縁材により形成したことを特徴とする電子装置。
  3. 請求項1または2記載の電子装置において、
    前記第1の絶縁膜を複数の絶縁層を積層した多層構造とすると共に、前記基板に形成された電極と前記インダクタとを層間配線により接続する構成とし、
    かつ、前記第1の絶縁膜を構成する各絶縁層に形成される層間配線が設けられる孔の直径寸法が、前記基板に対して上層となる程小さくなるよう構成し、
    かつ、少なくとも最上位置に位置する絶縁層が前記無機絶縁層を覆う構成としたことを特徴とする電子装置。
  4. 請求項1乃至3のいずれか1項に記載の電子装置において、
    前記基板に形成された電極と前記インダクタとを層間配線により接続する構成とし、
    かつ、前記第1の絶縁膜に形成される層間配線が設けられる孔の直径寸法が、前記無機絶縁層に形成されるビア孔の直径寸法よりも小さくなるよう構成し、
    かつ、前記第1の絶縁膜が前記無機絶縁層を覆う構成としたことを特徴とする電子装置。
  5. 請求項4記載の電子装置において、
    前記第1の絶縁膜に形成される層間配線が設けられる孔の直径寸法を20〜50μmとしたことを特徴とする電子装置。
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