KR20220030393A - 표시 패널 및 표시 패널의 검사 방법 - Google Patents

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Abstract

표시 패널은 게이트 라인들 및 데이터 라인들에 연결되는 화소들을 포함한다. 화소들 각각은 게이트 라인들 중 대응되는 게이트 라인 및 데이터 라인들 중 대응되는 데이터 라인에 연결되는 화소 회로 및 일단이 화소 회로에 연결되는 발광 유닛을 포함한다. 표시 패널의 검사 방법은, 데이터 라인들 각각에 테스트 전압을 인가하는 단계; 게이트 라인들 각각에 게이트 신호를 인가하는 단계; 게이트 신호 및 테스트 전압에 응답하여 화소 회로에 의해 화소들 각각의 발광 유닛의 일단에 걸리는 센싱 전압을 측정하는 단계; 및 센싱 전압에 기초하여 화소들 각각의 발광 유닛 내에서 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계를 포함한다.

Description

표시 패널 및 표시 패널의 검사 방법{DISPLAY PANEL AND METHOD OF TESTING DISPLAY PANEL}
본 발명은 표시 패널 및 표시 패널의 검사 방법 에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명의 일 목적은, 표시 패널 내 화소들 내에서 발광 소자들이 정상적으로 정렬되었는지 여부를 판단할 수 있는 표시 패널의 검사 방법을 제공하는 것이다.
본 발명의 일 목적은, 화소별로 발광 소자들이 정상적으로 정렬되었는지 여부가 판단 가능한 표시 패널을 제공하는 데 있다.
본 발명의 일 실시예에 따른 표시 패널의 검사 방법은 표시 패널을 검사할 수 있다. 표시 패널은 게이트 라인들 및 데이터 라인들에 연결되는 화소들을 포함하며, 상기 화소들 각각은 상기 게이트 라인들 중 대응되는 게이트 라인 및 상기 데이터 라인들 중 대응되는 데이터 라인에 연결되는 화소 회로 및 일단이 상기 화소 회로에 연결되는 발광 유닛을 포함한다. 표시 패널의 검사 방법은, 상기 데이터 라인들 각각에 테스트 전압을 인가하는 단계; 상기 게이트 라인들 각각에 게이트 신호를 인가하는 단계; 상기 게이트 신호 및 상기 테스트 전압에 응답하여 상기 화소 회로에 의해 상기 화소들 각각의 상기 발광 유닛의 상기 일단에 걸리는 센싱 전압을 측정하는 단계; 및 상기 센싱 전압에 기초하여 상기 화소들 각각의 상기 발광 유닛 내에서 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계를 포함한다.
일 실시예에 있어서, 상기 테스트 전압은 기준 전압보다 크게 설정되며, 상기 기준 전압은 직렬 연결된 상기 발광 소자들의 총 동작 전압 및 상기 발광 소자들 중 하나의 동작 전압 간의 전압 차이와 같은 전압 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 테스트 전압은 상기 발광 소자들의 상기 총 동작 전압보다 작거나 같을 수 있다.
일 실시예에 있어서, 상기 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계는, 상기 센싱 전압이 상기 기준 전압보다 큰 경우, 상기 발광 소자들이 모두 정상적으로 정렬된 것으로 판단하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계는, 상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 적어도 하나가 비정상적으로 정렬된 것으로 판단하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 상기 적어도 하나가 단락된 것으로 판단되고, 리페어 공정을 통해 상기 발광 소자들 중 상기 적어도 하나는 물리적으로 오픈(open)될 수 있다.
일 실시예에 있어서, 상기 데이터 라인들 각각에 상기 테스트 전압을 인가하는 단계는, 제1 패드에 상기 테스트 전압을 인가하는 단계; 및 상기 제1 패드 및 상기 데이터 라인들 사이에 연결된 제1 디멀티플렉서를 통해 상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고, 상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계는, 상기 서브 디멀티플렉서들을 통해 상기 데이터 라인들 중 일부에 상기 테스트 전압을 동시에 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인들 각각에 상기 게이트 신호를 인가하는 단계는, 제2 패드에 게이트 신호를 인가하는 단계; 및 상기 제2 패드 및 상기 게이트 라인들 사이에 연결된 제2 디멀티플렉서를 통해 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계는, 상기 데이터 라인들 중 하나의 데이터 라인에 상기 테스트 전압이 인가되는 동안 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고, 상기 화소 회로는 상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 센싱 라인 사이에 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 센싱 스캔 라인에 연결되는 센싱 트랜지스터를 포함하고, 상기 제2 디멀티플렉서를 통해 상기 게이트 라인들 중 하나와 상기 센싱 라인들 중 하나에 상기 게이트 신호가 동시에 인가될 수 있다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 제3 패드들에 순차적으로 연결할 수 있다.
일 실시예에 있어서, 상기 센싱 전압을 측정하는 단계는, 상기 게이트 신호에 응답하여 상기 화소 회로 내 구동 트랜지스터의 게이트 전극에 상기 테스트 전압을 인가하는 단계; 상기 발광 유닛의 상기 일단에 연결되는 상기 구동 트랜지스터의 일 전극에 센싱 라인을 통해 초기화 전압을 공급하는 단계; 상기 테스트 전압이 인가되는 동안 상기 초기화 전압의 공급을 중단하는 단계; 및 상기 센싱 라인을 통해 흐르는 전류에 기초하여 변화되는 상기 센싱 전압을 측정하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은, 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 기판; 상기 제1 영역에 배치되는 게이트 라인들, 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 화소들; 상기 제2 영역에 배치되는 제1 패드들 및 제2 패드; 및 상기 제2 영역에 배치되고 상기 제1 패드 및 상기 데이터 라인들 사이에 연결되는 제1 디멀티플렉서를 포함하고, 상기 화소들 각각은 상기 게이트 라인들 중 대응되는 게이트 라인 및 상기 데이터 라인들 중 대응되는 데이터 라인에 연결되는 화소 회로 및 일단이 상기 화소 회로에 연결되는 발광 유닛을 포함하며, 상기 발광 유닛들 각각은 직렬 연결된 발광 소자들을 포함한다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 상기 제1 패드를 상기 데이터 라인들 중 적어도 일부에 순차적으로 연결할 수 있다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고, 상기 서브 디멀티플렉서들을 통해 상기 제1 패드는 상기 데이터 라인들 중 일부에 동시에 연결될 수 있다.
일 실시예에 있어서, 상기 제2 영역에 배치되고 상기 제2 패드 및 상기 게이트 라인들 사이에 연결되는 제2 디멀티플렉서를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고, 상기 화소 회로는, 상기 발광 유닛의 상기 일단에 연결되는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트 전극 및 상기 데이터 라인들 중 대응되는 데이터 라인 사이에 연결되고 게이트 전극이 상기 게이트 라인들 중 대응되는 게이트 라인에 연결되는 스위칭 트랜지스터; 및 상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 센싱 라인 사이에 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 센싱 스캔 라인에 연결되는 센싱 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인들은 상기 제2 영역에서 상기 센싱 라인들과 각각 연결될 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 제2 영역에 배치되는 제3 패드들을 더 포함하고, 상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 상기 제3 패드들에 순차적으로 연결할 수 있다.
본 발명의 실시예들에 따른 표시 패널의 검사 방법은, 발광 유닛의 일단(즉, 구동 트랜지스터와 연결되는 노드)에서의 센싱된 전압 레벨(또는, 구동 트랜지스터에 대해 센싱된 문턱 전압)에 기초하여 화소 내 발광 소자들이 정상적으로 정렬되었는지 여부(즉, 발광 소자들의 정렬 상태)를 판단할 수 있다.
또한, 본 발명의 실시예들에 따른 표시 패널은 데이터 라인들을 검사 패드에 선택적으로 연결하는 제1 디멀티플렉서를 더 포함하고, 화소별로 발광 소자들의 정렬 상태를 판단할 수 있다.
비정상적으로 정렬된 발광 소자들에 대해서는 리페어 작업 등이 수행될 수 있고, 따라서, 화소 내 발광 소자들 중 적어도 일부의 비정상적인 정렬에 기인한 휘도 편차가 개선되고, 표시 품질이 향상될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 패널을 나타내는 블록도이다.
도 2 및 도 3은 도 1의 표시 패널의 일 예를 나타내는 블록도들이다.
도 4는 도 1의 표시 패널에 포함된 화소의 일 예를 나타내는 회로도이다.
도 5는 도 4의 화소의 일 예를 나타내는 평면도이다.
도 6은 도 4의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다.
도 7은 도 1의 표시 패널에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 8은 도 7의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다.
도 9는 도 1의 표시 패널의 일 영역을 확대한 일 예를 나타내는 도면이다.
도 10 및 도 11은 도 1의 표시 패널의 일 영역을 확대한 다른 예를 나타내는 도면들이다.
도 12는 도 9의 표시 패널에서 측정되는 신호들의 일 예를 나태는 파형도이다.
도 13은 본 발명의 실시예들에 따른 표시 패널의 검사 방법을 나타내는 순서도이다.
도 14는 도 13의 방법에 의해 발광 소자들이 정렬 상태를 판단하는 단계를 설명하는 순서도이다.
도 15는 도 1의 표시 패널에서 광원으로 이용되는 발광 소자를 개략적으로 도시한 사시도이다.
도 16은 도 15의 발광 소자의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 실시예들에 따른 표시 패널을 나타내는 블록도이다. 도 2 및 도 3은 도 1의 표시 패널의 일 예를 나타내는 블록도들이다.
먼저 도 1을 참조하면, 표시 패널(10)은 기판(SUB), 스캔 라인들(SL1 내지 SLn, 단, n은 양의 정수)(또는, 게이트 라인들), 데이터 라인들(DL1 내지 DLm, 단, m은 양의 정수), 및 화소(PXL)들을 포함할 수 있다. 또한, 표시 패널(10)은 패드들(PDS), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB)은 제1 영역(A1) 및 제1 영역(A1)을 에워싸는 제2 영역(A2)을 포함할 수 있다.
예를 들어, 기판(SUB)은 패널 제조의 기반이 되는 원장 기판이며, 커팅 라인(L_CUT)을 따라 잘라낸 기판(SUB)의 제1 영역(A1)이 패널(즉, 표시 장치에 구비되는 표시 패널, 또는 셀)로 이용될 수 있다.
제1 영역(A1)에는 스캔 라인들(SL1 내지 SLn), 데이터 라인들(DL1 내지 DLm), 및 화소(PXL)들이 배치되고, 제2 영역(A2)에는 패드들(PDS), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)가 배치될 수 있다.
스캔 라인들(SL1 내지 SLn)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)을 따라 배열될 수 있다. 데이터 라인들(DL1 내지 DLm)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)을 따라 배열될 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)에 의해 구획된 영역(예를 들어, 화소 영역)에 제공될 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 중 대응되는 하나 및 데이터 라인들(DL1 내지 DLm) 중 대응되는 하나에 연결될 수 있다. 예를 들어, 화소(PXL)가 i(단, i는 n보다 작거나 같은 양의 정수)번째 행 및 j(단, j는 m보다 작거가 같은 양의 정수)번째 열에 배치되었다고 할 때, 화소(PXL)는 i번째 스캔 라인(SLi), 및 j번째 데이터 라인(DLj)에 접속될 수 있다.
실시예에 따라, 표시 패널(10)은 스캔 라인들(SL1 내지 SLn)에 평행하게 배열되는 센싱 스캔 라인들 및 데이터 라인들(DL1 내지 DLm)에 평행하게 배열되는 센싱 라인들(또는, 리드아웃 라인들)을 더 포함하고, 화소(PXL)는 센싱 스캔 라인들 중 대응되는 하나 및 센싱 라인들 중 대응되는 하나에 더 연결될 수 있다. 센싱 스캔 라인들 및 센싱 라인들에 대해서는 도 4 및 도 9를 참조하여 후술하기로 한다.
화소(PXL)는 발광 소자들 및 발광 소자들에 구동 전류를 제공하거나 제공하기 위한 적어도 하나의 트랜지스터를 포함할 수 있다.
화소(PXL)는 스캔 라인을 통해 제공되는 제1 게이트 신호(또는, 제1 스캔 신호)에 응답하여 데이터 라인을 통해 제공되는 데이터 신호(또는, 데이터 전압)에 대응하는 휘도로 발광할 수 있다. 또한, 화소(PXL)는 센싱 스캔 라인을 통해 제공되는 제2 게이트 신호(또는, 제2 스캔 신호)에 응답하여 발광 소자의 특성 정보(예를 들어, 구동 트랜지스터의 문턱 전압에 관한 정보로서, 센싱 전압, 또는 센싱 전류)를 센싱 라인을 통해 출력할 수 있다.
화소(PXL)의 구체적인 구성에 대해서는 도 4를 참조하여 후술하기로 한다.
패드들(PDS)은 제1 영역(A1)의 적어도 일 측에 인접하는 패드 영역(A_PAD)에 배치될 수 있다. 패드 영역(A_PAD)은 제2 영역(A2)에 포함될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 패드들(PDS)은 제1 영역(A1)을 기준으로 제2 방향(DR2)에 위치하는 패드 영역(A_PAD)에 배치될 수 있다. 다른 예로, 도 2에 도시된 바와 같이, 패드들(PDS)은 제1 영역(A1)을 기준으로 제2 방향(DR2) 및 제2 방향(DR2)의 반대 방향에 위치하는 제1 패드 영역(A_PAD1) 및 제2 패드 영역(A_PAD2)에 배치될 수 있다. 또 다른 예로, 도 3에 도시된 바와 같이, 패드들(PDS)은 제1 영역(A1)을 에워싸는 패드 영역(A_PAD)에 배치될 수도 있다. 즉, 패드들(PDS)의 개수(또는, 수량)에 따라 패드들(PDS)은 제1 영역(A1)의 적어도 일 측에 인접하여 배치될 수 있다.
패드들(PDS)은 제1 패드들(PDS1) 및 제2 패드들(PDS2)을 포함할 수 있다. 제1 패드들(PDS1)은 외부의 검사 장치(20)와 연결되며, 검사 장치(20)로부터 테스트 전압(또는, 테스트 신호) 및 제1 디먹스 제어 신호들을 수신할 수 있다. 제2 패드들(PDS2)은 검사 장치(20)와 연결되며, 검사 장치(20)로부터 게이트 신호(또는, 스캔 신호) 및 제2 디먹스 제어 신호들을 수신할 수 있다. 테스트 전압, 제1 디먹스 제어 신호들, 게이트 신호, 및 제2 디먹스 제어 신호들에 대해서는 도 6 및 도 12를 참조하여 후술하기로 한다.
제1 디멀티플렉서(DEMUX1)는 데이터 라인들(DL1 내지 DLm)과 연결되고, 또한, 제1 테스트 라인들(TL1_1 내지 TL1_k, 단, m보다 작은 양의 정수)을 통해 제1 패드들(PDS1)에 연결될 수 있다. 제1 디멀티플렉서(DEMUX1)는 제1 디먹스 제어 신호들에 응답하여 데이터 라인들(DL1 내지 DLm) 중 일부를 제1 패드들(PDS1)에 선택적으로 연결할 수 있다. 즉, 제1 패드들(PDS1)에 인가되는 테스트 전압이 데이터 라인들(DL1 내지 DLm)에 선택적으로 인가될 수 있다. 제1 디멀티플렉서(DEMUX1)가 제1 디먹스 제어 신호들에 응답하여 데이터 라인들(DL1 내지 DLm)을 제1 패드들(PDS1)에 순차적으로 연결하는 경우, 제1 패드들(PDS1)에 인가되는 테스트 전압이 데이터 라인들(DL1 내지 DLm)에 순차적으로 인가적으로 인가될 수 있다.
참고로, 화소(PXL) 별로 내부 발광 소자들의 정렬 상태(또는, 점등 상태)를 개별적으로 검사하기 위해서는 화소(PXL)들(또는, 화소열들) 각각에 개별적으로 연결되는 검사 패드들(즉, 패드들(PDS))이 요구되며, 검사 패드들을 배치하기 위해 더 큰 면적을 가지는 패드 영역(A_PAD)이 요구될 수 있다. 이에 따라, 기판(SUB)에서 제2 영역(A2)의 면적 비율이 커지고, 반대로, 기판(SUB)에서 제1 영역(A1)의 면적 비율이 작아지며, 패널(또는, 셀)의 제조 비용이 증가할 수 있다. 또한, 검사 패드들의 개수에 대응하는 개수의 채널들을 가지는 검사 장치가 요구되며, 검사 비용(또는, 제조 비용)도 증가할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 패널(10)은 제1 디멀티플렉서(DEMUX1)를 이용하여 제1 패드들(PDS1)을 화소(PXL)들 중 적어도 일부에 선택적으로 연결시키며, 이를 통해, 제1 패드들(PDS1)(또는, 패드들(PDS))의 개수가 감소될 수 있다.
제2 디멀티플렉서(DEMUX2)는 스캔 라인들(SL1 내지 SLn)과 연결되고, 또한, 제2 테스트 라인들(TLS2)을 통해 제2 패드들(PDS2)에 연결될 수 있다. 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호들에 응답하여 스캔 라인들(SL1 내지 SLn) 중 일부를 제2 패드들(PDS2)에 선택적으로 연결할 수 있다. 즉, 제2 패드들(PDS2)에 인가되는 게이트 신호가 스캔 라인들(SL1 내지 SLn)에 선택적으로 인가될 수 있다. 제2 디멀티플렉서(DEMUX2)가 제2 디먹스 제어 신호들에 응답하여 스캔 라인들(SL1 내지 SLn)을 제2 패드들(PDS2)에 순차적으로 연결하는 경우, 제2 패드들(PDS2)에 인가되는 게이트 신호는 스캔 라인들(SL1 내지 SLn)에 순차적으로 인가될 수 있다.
다른 실시예에서, 제2 디멀티플렉서(DEMUX2)는 제1 디먹스 제어 신호들(또는, 클럭 신호들)을 이용하여 펄스 형태의 게이트 신호를 순차적으로 생성 및 출력하는 레지스터(shift register)(또는, 스캔 구동 회로)로 구현될 수도 있다.
제2 디멀티플렉서(DEMUX2)를 이용하여 제2 패드들(PDS2)을 화소(PXL)들 중 적어도 일부에 선택적으로 연결시키므로, 제2 패드들(PDS2)(또는, 패드들(PDS))의 개수가 감소될 수 있다.
한편, 도 1에서 제1 디멀티플렉서(DEMUX1)가 제1 영역(A1)을 기준으로 제2 방향(DR2)에 위치하고, 제2 디멀티플렉서(DEMUX2)가 제1 영역(A1)을 기준으로 제1 방향(DR1)의 반대 방향에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 표시 패널(10)은 제3 디멀티플렉서(DEMUX3)와 제4 디멀티플렉서(DEMUX4)를 더 포함할 수도 있다. 제3 디멀티플렉서(DEMUX3)는 제1 영역(A1)을 기준으로 제2 방향(DR2)의 반대 방향에 위치하며 데이터 라인들(DL1 내지 DLm) 중 일부를 제2 패드 영역(A_PAD2)에 배치되는 패드들에 선택적으로(예를 들어, 순차적으로) 연결할 수 있다. 제4 디멀티플렉서(DEMUX4)는 제1 영역(A1)을 기준으로 제1 방향(DR1)에 위치하며 스캔 라인들(SL1 내지 SLn) 중 적어도 일부를 제2 패드 영역(A_PAD2)에 배치되는 패드들에 선택적으로(예를 들어, 순차적으로) 연결할 수도 있다.
한편, 검사 장치(20)는 테스트 전압에 따라 화소(PXL)들로부터 센싱 라인들을 통해 출력되는 센싱 신호(예를 들어, 센싱 전압)을 검출하거나 측정하고, 센싱 신호에 기초하여 화소(PXL)들 각각의 내부 발광 소자들의 정렬 상태(또는, 점등 상태)를 판단할 수 있다.
일 실시예에서, 검사 장치(20)는 센싱 신호가 기준 범위 이내 인 경우(예를 들어, 기준 전압보다 큰 경우) 해당 화소(PXL) 내 발광 소자들의 정렬 상태가 정상인 것으로 판단할 수 있다. 다른 실시예에서, 검사 장치(20)는 센싱 신호가 기준 범위를 벗어난 경우(예를 들어, 기준 전압보다 작거나 같은 경우) 해당 화소(PXL) 내 발광 소자들의 정렬 상태가 비정상인 것으로 판단할 수 있다. 화소(PXL) 내 발광 소자들의 정렬 상태를 판단하는 구성에 대해서는 화소(PXL)의 구조와 함께 도 4 내지 도 8을 참조하여 후술하기로 한다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 표시 패널(10)은 제1 디멀티플렉서(DEMUX1)를 이용하여 제1 패드들(PDS1)에 인가되는 테스트 전압을 화소(PXL)들(또는, 화소열들)에 선택적으로 제공하며, 또한, 제2 디멀티플렉서(DEMUX2)를 이용하여 제2 패드들(PDS2)에 인가되는 게이트 신호를 화소(PXL)들(또는, 화소행들)에 선택적으로 제공할 수 있다. 따라서, 패드들(PDS)의 총 개수가 상대적으로 감소하고, 패널의 제조 비용이 절감될 수 있다.
도 4는 도 1의 표시 패널에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 전원전압(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 전원전압(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)은 도 1을 참조하여 설명한 패드들(PDS) 중 일부(예를 들어, 별도의 전원 패드들)에 연결될 수 있다.
예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 전원 라인(PL1)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)에 연결된 제3 전극(EL3, 또는 "제2 정렬 전극")과, 제1 및 제3 전극들(EL1, EL3) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제3 전극(EL3)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 전극(EL1)을 통해 제1 전원 라인(PL1)에 연결되는 일 단부 및 제3 전극(EL3)을 통해 제2 전원 라인(PL2)에 연결된 타 단부를 포함할 수 있다.
상이한 전위의 전압들(즉, 제1 전원전압(VDD) 및 제2 전원전압(VSS))이 각각 공급되는 제1 전극(EL1)과 제3 전극(EL3) 사이에 동일한 방향으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 화소 회로(PXC)는 j번째 데이터 라인(DLj)을 통해 인가되는 데이터 신호(Vdata)의 전압 레벨에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 및 제3 전극들(EL1, EL3)의 사이에 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향(또는, 다른 극성 방향)으로 제1 및 제3 전극들(EL1, EL3)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제3 전극들(EL1, EL3) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 i번째 스캔 라인(SLi), i번째 센싱 스캔 라인(SSLi), j번째 데이터 라인(DLj), 및 j번째 센싱 라인(RLj)에 접속될 수 있다.
실시예에 따라, 화소 회로(PXC)는 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 4에 도시된 실시예들에 한정되지는 않는다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자(또는, 제1 전극)는 제1 전원 라인(PL1)에 접속되고, 제2 단자(또는, 제2 전극)는 제2 노드(N2)(또는, 제1 전극(EL1))에 접속될 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(DLj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(SLi)에 접속될 수 있다. 제2 트랜지스터(T2)는, i번째 스캔 라인(SLi)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 게이트-온 전압(예컨대, 하이(High) 전압)의 스캔 신호(SC)(또는, 제1 게이트 신호)가 공급될 때 턴-온되어, j번째 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, j번째 데이터 라인(DLj)으로는 데이터 신호(Vdata)가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호(Vdata)가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호(Vdata)는 스토리지 커패시터(Cst)에 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 접속되고, 다른 전극은 제2 노드(N2)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호(Vdata)에 대응하는 전압을 충전하고, 다음 데이터 신호(Vdata)가 공급될 때까지 충전된 전압을 유지할 수 있다.
제3 트랜지스터(T3; 센싱 트랜지스터)의 제1 단자는 제2 노드(N2)에 접속되고, 제2 단자는 j번째 센싱 라인(RLj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 j번째 센싱 스캔 라인(SSLi)에 연결될 수 있다. 한편, j번째 센싱 라인(RLj)이 생략되는 경우 제3 트랜지스터(T3)의 제2 단자는 j번째 데이터 라인(DLj)에 접속될 수도 있다. i번째 센싱 스캔 라인(SSLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(SLi)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 센싱 스캔 라인(SSLi)으로 공급되는 게이트-온 전압(일 예로, 하이(High) 레벨)의 센싱 스캔 신호(SS)(또는, 제2 게이트 신호)에 의해 턴-온되어 j번째 센싱 라인(RLj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
실시예에 따라, 검사 기간 동안, j번째 데이터 라인(DLj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 테스트 전압을 인가함으로써, 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 스캔 신호(SS)를 공급하여 제3 트랜지스터(T3)를 턴-온시켜 제1 트랜지스터(T1)를 j번째 센싱 라인(RLj)에 연결할 수 있다. 이에 따라, 상술한 j번째 센싱 라인(RLj)을 통해, 제1 트랜지스터(T1)의 문턱 전압에 대응하는 센싱 전압이 추출할 수 있다. 추출된 센싱 전압은 발광 유닛(EMU) 내 발광 소자(LD)들의 정렬 상태를 판단하는데 이용될 수 있다.
한편, 도 4에서는 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 전원 라인(PL2)의 사이에 접속되는 실시예를 개시하였으나, 발광 유닛(EMU)은 제1 전원 라인(PL1)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 순차적으로 연결된 제1 스테이지(SET1)(또는, 제1 스택, 제1 서브 발광 유닛) 및 제2 스테이지(SET2)(또는, 제2 스택, 제2 서브 발광 유닛)를 포함할 수 있다. 발광 유닛(EMU)은 제1, 제2, 제3, 및 제4 전극들(EL1, EL2, EL3, EL4)을 포함하고, 제1 및 제2 스테이지들(SET1, SET2) 각각은, 전극들(EL1, EL2, EL3, EL4) 중 2개의 전극들 사이에, 동일한 방향으로 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1))을 포함하고, 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 스테이지(SET2)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3)을 포함하고, 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 스테이지(SET2)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2))과 제3 전극(EL3) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 스테이지(SET1)의 제1 서브 중간 전극(CTE-1)과 제3 스테이지(SET3)의 제2 서브 중간 전극(CTE-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 연속하는 제1 스테이지(SET1)와 제2 스테이지(SET2)를 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)이 일체로 제공되는 경우, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제3 전극(EL3)이 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자(LD)들을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 발광 소자(LD)들을 포함한 화소(PXL)의 발광 유닛(EMU)은 발광 소자(LD)들을 병렬로만 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다.
도 4를 참조하여 설명한 바와 같이, 화소(PXL)는 발광 유닛(EMU)으로서, 직렬 연결된 스테이지들(예를 들어, 제1 및 제2 스테이지들(SET1, SET2))을 포함할 수 있다. 이를 통해, 화소(PXL)의 구동 전류를 감소시킬 수 있다.
한편, 도 2에서, 화소(PXL)(또는, 발광 유닛(EMU))은 2개의 스테이지들(즉, 제1 및 제2 스테이지들(SET1, SET2))을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 화소(PXL)는 3개 이상의 스테이지들을 포함할 수도 있다.
도 5는 도 4의 화소의 일 예를 나타내는 평면도이다. 도 5에 있어서, 편의를 위하여 발광 소자(LD)들에 연결된 트랜지스터들 및 트랜지스터들에 연결되는 신호 라인들의 도시를 생략하였으며, 도 4를 참조하여 설명한 발광 유닛(EMU)을 중심으로 화소(PXL)가 간략하게 도시되었다.
도 1 내지 도 5를 참조하면, 화소(PXL)는 기판 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BNK)를 포함하고, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 도 5에 도시된 바와 같이, 뱅크(BNK)는 하부 구성을 노출시키는 제1 개구(OP1) 및 제2 개구(OP2)를 포함하며, 발광 영역(EMA)은 뱅크(BNK)의 제1 개구(OP1)에 의해 정의될 수 있다. 제2 개구(OP2)는 화소 영역(PXA) 내에서 제1 개구(OP1)로부터 이격되어 위치하며, 화소 영역(PXA)의 일측(예를 들어, 하측, 또는 상측)에 인접하여 위치할 수 있다.
화소(PXL)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)을 포함할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 도 4를 참조하여 설명한 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 각각 대응할 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 단부는 뱅크(BNK)의 제2 개구(OP2) 내에 위치할 수 있다. 참고로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은, 표시 장치의 제조 과정에서 발광 소자(LD)들이 기판 상에 공급되기 전에는 인접 화소 영역들까지 연장하고, 발광 소자(LD)들이 화소 영역(PXA)에 공급 및 정렬된 이후에는 제2 개구(OP2)에서 다른 전극들(예를 들어, 제2 방향(DR2)으로 인접한 인접 화소의 전극들)로부터 분리될 수 있다. 즉, 뱅크(BNK)의 제2 개구(OP2)는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 대한 분리 공정을 위해 구비될 수 있다.
제1 전극(EL1)은 발광 영역(EMA)에서 제2 전극(EL2)을 향해 제1 방향(DR1)으로 돌출된 돌출부를 포함할 수 있다. 제1 전극(EL1)의 돌출부는, 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 유사하게, 제4 전극(EL4)은 발광 영역(EMA)에서 제3 전극(EL3)을 향해 제1 방향(DR1)의 반대 방향으로 돌출된 돌출부를 포함할 수 있다. 제4 전극(EL4)의 돌출부는, 발광 영역(EMA)에서 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다.
다만, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 이에 한정되지는 않는다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다. 예를 들어, 제1 전극(EL1) 및 제4 전극(EL4) 각각은 돌출부를 포함하지 않고, 굴곡진 형상을 가질 수도 있다.
제1 전극(EL1)은 제1 컨택홀(CNT1)을 통해 도 4를 참조하여 설명한 제1 트랜지스터(T1)와 연결되고, 제3 전극(EL3)은 제2 컨택홀(CNT2)을 통해 도 4를 참조하여 설명한 제2 전원 라인(PL2)에 연결될 수 있다.
실시예에 따라, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(EL1)의 일 영역과 중첩하는 제1 뱅크 패턴(BNKP1), 제2 전극(EL2)의 일 영역과 중첩하는 제2 뱅크 패턴(BNKP2), 제3 전극(EL3)의 일 영역과 중첩하는 제3 뱅크 패턴(BNKP3), 및 제4 전극(EL4)의 일 영역과 중첩하는 제4 뱅크 패턴(BNKP4)을 포함할 수 있다.
제1 뱅크 패턴(BNKP1), 제2 뱅크 패턴(BNKP2), 제3 뱅크 패턴(BNKP3), 및 제4 뱅크 패턴(BNKP4)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(EL1)(또는, 제1 전극(EL1)의 돌출부)은 제1 뱅크 패턴(BNKP1) 상에 배치되어 제1 뱅크 패턴(BNKP1)에 의해 제3 방향(DR3)(즉, 기판(SUB)의 두께 방향)으로 돌출되고, 제2 전극(EL2)은 제2 뱅크 패턴(BNKP2) 상에 배치되어 제2 뱅크 패턴(BNKP2)에 의해 제3 방향(DR3)으로 돌출되며, 제3 전극(EL3)은 제3 뱅크 패턴(BNKP3) 상에 배치되어 제3 뱅크 패턴(BNKP3)에 의해 제3 방향(DR3)으로 돌출되고, 제4 전극(EL4)(또는, 제4 전극(EL)의 돌출부)은 제4 뱅크 패턴(BNKP4) 상에 배치되어 제4 뱅크 패턴(BNKP4)에 의해 제3 방향(DR3)으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 화소(PXL)는 도 4를 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수 있다.
제1 발광 소자(LD1)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치될 수 있다. 제1 발광 소자(LD1)의 제1 단부(또는, 일 단부)는 제1 전극(EL1)과 마주하며, 제1 발광 소자(LD1)의 제2 단부(또는, 타 단부)는 제2 전극(EL2)과 마주할 수 있다. 제1 발광 소자(LD1)가 복수 개로 제공되는 경우, 제1 발광 소자(LD1)들은 제1 전극(EL1) 및 제2 전극(EL2) 사이에 상호 병렬로 연결되고, 도 4를 참조하여 설명한 제1 스테이지(SET1)를 구성할 수 있다.
유사하게, 제2 발광 소자(LD2)는 제3 전극(EL3) 및 제4 전극(EL4) 사이에 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부는 제4 전극(EL4)과 마주하며, 제2 발광 소자(LD2)의 제2 단부는 제3 전극(EL3)과 마주할 수 있다. 제2 발광 소자(LD2)의 제2 단부 및 제1 발광 소자(LD1)의 제2 단부는 상호 동일한 타입의 반도체층(예를 들어, p형 반도체층)을 포함하고, 제2 전극(EL2) 및 제3 전극(EL3)을 사이에 두고 상호 마주할 수 있다. 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 제2 발광 소자(LD2)들은 제3 전극(EL3) 및 제4 전극(EL4) 사이에 상호 병렬로 연결되고, 도 4를 참조하여 설명한 제2 스테이지(SET2)를 구성할 수 있다.
한편, 도 5에서 발광 소자(LD)들이 제1 전극(EL1) 및 제2 전극(EL2)의 사이에서, 또한, 제3 전극(EL3) 및 제4 전극(EL4)의 사이에서 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자(LD)들의 정렬 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)들 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
일 실시예에서, 제1 발광 소자(LD1)의 제1 단부는 제1 전극(EL1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(EL1)에 전기적으로 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부는 제3 전극(EL3) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제3 전극(EL3)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부가 제1 전극(EL1)과 직접적으로 접촉되어, 제1 전극(EL1)에 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자(LD)의 보다 구체적인 구성에 대해서는 도 15 및 도 16을 참조하여 후술하기로 한다.
실시예에 따라, 발광 소자(LD)들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자(LD)들은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 전극(EL1) 및 제2 전극(EL2) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 소정의 전압이 걸리면, 제1 전극(EL1) 및 제2 전극(EL2) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 전계가 형성되면서, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 사이에 발광 소자(LD)들이 자가 정렬하게 된다. 발광 소자(LD)들이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(EL1) 및 제2 전극(EL2)의 사이에, 또한, 제3 전극(EL3), 및 제4 전극(EL4)의 사이에 발광 소자(LD)들이 안정적으로 배열될 수 있다.
실시예들에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제1 단부 및 이에 대응하는 제1 전극(EL1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부를 제1 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 발광 소자(LD2)의 제2 단부 및 이에 대응하는 제3 전극(EL3)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부를 제3 전극(EL3)에 물리적 및/또는 전기적으로 연결할 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장하는 제1 서브 중간 전극(CTE-1)(또는, 제1 중간 전극) 및 제2 서브 중간 전극(CTE-2)(또는, 제2 중간 전극)을 포함할 수 있다. 제1 서브 중간 전극(CTE-1)은 제1 발광 소자(LD1)의 제2 단부 및 이에 대응하는 제2 전극(EL2)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 서브 중간 전극(CTE-1)으로부터 제2 컨택 전극(CNE2) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 서브 중간 전극(CTE-2)은 제2 발광 소자(LD2)의 제1 단부 및 이에 대응하는 제4 전극(EL4)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
도 5에 도시된 바와 같이, 중간 전극(CTE)은 제2 컨택 전극(CNE2)으로부터 이격되되, 제2 컨택 전극(CNE2)을 에워싸는 폐루프 형태를 가질 수 있다. 따라서, 제2 발광 소자(LD2)는 중간 전극(CTE)을 통해 제1 발광 소자(LD1)에 직렬 연결될 수 있다.
도 5을 참조하여 설명한 바와 같이, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 사이에 제1 및 제2 발광 소자들(LD1, LD2)이 배치되고, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 중간 전극(CTE)을 통해 직렬 연결될 수 있다. 이러한 방식으로, 화소(PXL)의 화소 영역(PXA)에 정렬된 제1 및 제2 발광 소자들(LD1, LD2)을 직렬 구조로 연결하여 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다.
도 6은 도 4의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다. 도 6에는 검사 기간 동안 화소(PXL)의 동작을 설명하기 위한 신호들이 도시되었다. 검사 기간 동안 화소(PXL)의 제1 트랜지스터(T1)의 문턱 전압에 대응하는 센싱 전압이 센싱될 수 있다.
도 1 내지 도 6을 참조하면, 제1 구간(P1)에서, i번째 스캔 라인(SLi)에 인가되는 스캔 신호(SC)는 게이트-온 전압 레벨의 펄스를 가질 수 있다.
이 경우, 제1 구간(P1)에서 제2 트랜지스터(T2)는 게이트-온 전압 레벨의 스캔 신호(SC)에 응답하여 턴-온되고, j번째 데이터 라인(DLj)은 제2 노드(N2)와 연결될 수 있다.
j번째 데이터 라인(DLj)에 데이터 신호(Vdata)(또는, 테스트 전압)이 인가되는 경우, 제2 노드(N2)에 데이터 신호(Vdata)가 인가될 수 있다. 여기서, 데이터 신호(Vdata)는 제1 트랜지스터(T1)의 문턱 전압(Vth)을 센싱하기 위한 전압 레벨을 가질 수 있다.
일 실시예에서, 데이터 신호(Vdata)는 기준 전압 보다 크게 설정되며, 기준 전압은 직렬 연결된 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압 및 제1 스테이지(SET1) 및 제2 스테이지(SET2) 중 하나의 동작 전압 간의 전압 차이와 같은 전압 레벨을 가질 수 있다. 여기서, 동작 전압은 발광 소자(LD)가 발광하기 위해 필요한 전압으로서, 예를 들어, 동작 전압은 발광 소자(LD)의 문턱 전압일 수 있다. 또한, 데이터 신호(Vdata)는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압보다 작거나 같은 전압 레벨을 가질 수 있다.
예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각의 동작 전압이 2.5V인 경우, 데이터 신호(Vdata)는, 제2 전원전압(VSS)을 기준으로, 5V(즉, 2.5V * 2)보다 작고 2.5V(즉, 5V - 2.5V)보다 큰, 4V의 전압 레벨을 가질 수 있다.
스캔 신호(SC)와 유사하게, 제1 구간(P1)에서, i번째 센싱 스캔 라인(SSLi)에 인가되는 센싱 스캔 신호(SS)는 게이트-온 전압 레벨의 펄스를 가질 수 있다. 센싱 스캔 신호(SS)의 파형 및 위상은 스캔 신호(SC)의 파형 및 위상과 실질적으로 동일할 수 있다.
이 경우, 제1 구간(P1)에서 제3 트랜지스터(T3)는 게이트-온 전압 레벨의 센싱 스캔 신호(SS)에 응답하여 턴-온되고, j번째 센싱 라인(RLj) 및 제2 노드(N2)가 연결될 수 있다.
제1 구간(P1)의 시작 시점에 j번째 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가된 경우, 초기화 전압(Vinit)이 제2 노드(N2)에 인가될 수 있다. 따라서, 제1 구간(P1)의 시작 시점에서 제2 노드(N2)의 노드 전압(V_N2)은 초기화 전압(Vinit)의 전압 레벨을 가질 수 있다. 예를 들어, 초기화 전압(Vinit)은 2V의 전압 레벨을 가질 수 있다.
이후, 제1 구간(P1)의 종료 시점까지 초기화 전압(Vinit)의 공급이 차단될 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 특정 전압 레벨(예를 들어, 제1 전압 레벨(V1))까지 선형적으로 상승할 수 있다. 예를 들어, 제2 노드(N2)의 노드 전압(V_N2)은 데이터 신호(Vdata) 및 제1 트랜지스터(T1)의 문턱 전압(Vth)간의 차이(즉, Vdata-Vth)에 대응하는 제1 전압 레벨(V1)까지 상승할 수 있다.
따라서, 검사 장치(20, 도 1 참조)는 j번째 센싱 라인(RLj)을 통해 제1 트랜지스터(T1)의 문턱 전압(Vth)(또는, 노드 전압(V_N2))을 센싱할 수 있다.
실시예들에서, 제1 구간(P1)에서 측정된 제1 전압 레벨(V1)(또는, 센싱 전압)이 기준 범위 이내인 경우, 검사 장치(20)는 화소(PXL) 내 발광 소자(LD)들(즉, 제1 및 제2 발광 소자들(LD1, LD2), 또는 제1 및 제2 스테이지들(SET1, SET2))가 정상적으로 정렬된 것으로 판단할 수 있다. 예를 들어, 기준 범위는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압보다 작고 기준 전압(즉, 제1 및 제2 스테이지들(SET1, SET2)의 총 동작 전압 및 발광 소자(LD)의 동작 전압 간의 전압 차이) 보다 클 수 있다. 달리 말해, 기준 범위는 스테이지들(SET1, SET2)의 총 개수 및 발광 소자(LD)의 동작 전압을 곱한 값보다 작고, 스테이지들(SET1, SET2)에서 하나의 스테이지를 제외한 개수(즉, 총 개수 - 1) 및 발광 소자(LD)의 동작 전압을 곱한 값보다 클 수 있다.
예를 들어, 2개의 스테이지들(SET1, SET2)이 존재하고 발광 소자(LD)의 동작 전압이 2.5V인 경우, 기준 범위는 5V보다 작고 2.5V보다 클 수 있다. 제1 전압 레벨(V1)이 약 3V인 경우, 제1 전압 레벨(V1)은 기준 범위 이내이므로, 검사 장치(20)는 화소(PXL) 내 발광 소자(LD)들이 정상적으로 정렬된 것으로 판단할 수 있다.
화소(PXL) 내 발광 소자(LD)들이 비정상적으로 정렬된 것으로 판단되는 경우를 설명하기 위해, 도 7 및 도 8이 참조될 수 있다.
도 7은 도 1의 표시 패널에 포함된 화소의 다른 예를 나타내는 회로도이다. 도 7에는 도 4에 대응하는 회로도가 도시되었다. 도 8은 도 7의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다. 도 8에는 도 6에 대응하는 파형도가 도시되었다.
먼저 도 4 및 도 7을 참조하면, 제1 발광 소자(LD1)에 결함이 있다는 점을 제외하고, 도 7의 화소(PXL_1)는 도 4의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 발광 소자(LD1)의 결함은 예시적인 것으로, 예를 들어, 제1 발광 소자(LD1) 대신 제2 발광 소자(LD2)에 결함이 있을 수도 있다.
예를 들어, 도 7에 도시된 결함을 가지는 제1 발광 소자(LD1)에 의해 제1 전극(EL1) 및 제2 전극(EL2)이 단락(short)될 수 있다. 이 경우, 제1 전극(EL1) 및 제2 전극(EL2) 사이에 흐르는 구동 전류는 결함(즉, 단락)을 가지는 제1 발광 소자(LD1)를 통해 흐르며, 동작 전압이 필요한 다른 제1 발광 소자(LD1)들에는 구동 전류가 흐르지 않을 수 있다.
참고로, 제1 발광 소자(LD1)가 단선(open)된 경우에는, 해당 제1 발광 소자(LD1)에만 구동 전류가 흐르지 않고, 다른 제1 발광 소자(LD1)에는 구동 전류가 흐를 수 있으며, 따라서, 표시 품질이 거의 저하되지 않을 수 있다. 제1 발광 소자(LD1)의 개수가 많을수록 하나의 제1 발광 소자(LD1)의 단선은 제1 스테이지(SET1)에 거의 영향을 미치지 않을 수 있다. 이와 달리, 제1 발광 소자(LD1)가 단락되는 경우, 제1 스테이지(SET1)가 동작(또는, 발광)하지 않으며, 화소(PXL)의 휘도가 크게(예를 들어, 1/2 수준으로) 감소될 수 있다. 도 4의 화소(PXL)와 도 7의 화소(PXL_1)에 동일한 데이터 신호(Vdata)가 인가된 경우, 도 7의 화소(PXL_1)는 도 4의 화소(PXL)의 휘도보다 낮은 휘도로 발광할 수 있다. 표시부(110, 도 1 참조)가 도 5의 화소(PXL_1)(즉, 결함을 가지는 화소(PXL_1))를 복수 개 구비하는 경우, 휘도 편차가 발생하고 표시 품질이 저하될 수 있다.
한편, 표시부(110, 도 1 참조)의 특정 영역의 휘도를 측정하는 광학 촬상 방식이나, 표시부(110)(또는, 화소(PXL_1))에 흐르는 전류를 감지하는 방식으로는, 각각의 화소(PXL_1)에 결함이 발생하였는지 여부를 정확하게 판단하거나 결함을 가지는 화소(PXL_1)를 검출하기 어렵다. 특히, 화소(PXL_1)를 동시에 발광시켜 화소(PXL_1)의 발광 유무로 발광 소자(LD)에 결함이 있는지 여부를 판단하는 일반적인 검사 방법으로는 각각의 화소(PXL_1)에 결함이 발생하였는지 여부를 판단하기 어렵다.
따라서, 본 발명의 실시예들에 따른 표시 패널의 검사 방법은 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 센싱된 문턱 전압(Vth)에 기초하여 화소(PXL_1)에 결함(특히, 휘도 변화에 영향이 큰 단락)이 발생하였는지 여부를 검출할 수 있다.
도 6 내지 도 8을 참조하면, 도 8에 도시된 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)는 도 6을 참조하여 설명한 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 구간(P1)의 시작 시점에 j번째 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가되고, 이후 제1 구간(P1)의 종료 시점까지 초기화 전압(Vinit)의 공급이 차단될 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 선형적으로 상승할 수 있다. 다만, 제1 발광 소자(LD1)에 결함이 발생한 경우, 제2 노드(N2)의 노드 전압(V_N2)은 제1 전압 레벨(V1)보다 낮은 제2 전압 레벨(V2)까지만 상승할 수 있다. 도 5에 도시된 제1 전극(EL1) 및 제2 전극(EL2)이 단락됨에 따라, 제2 전원전압(VSS)을 기준으로 제2 노드(N2)의 노드 전압(V_N2)이 제2 발광 소자(LD2)(또는, 제2 스테이지(SET2))의 동작 전압보다 커지는 경우, 제2 발광 소자(LD2)로 전류가 흐르거나 누설되기 때문이다. 이에 따라, 제2 전압 레벨(V2)은, 제2 전원전압(VSS)을 기준으로, 제2 발광 소자(LD2)의 동작 전압과 같거나 유사할 수 있으며, 예를 들어, 제2 전압 레벨(V2)은 약 2.5V일 수 있다.
제1 구간(P1)에서 측정된 제2 전압 레벨(V2)이 기준 범위(즉, 도 6을 참조하여 설명한 기준 범위)를 벗어난 경우(또는, 제2 전압 레벨(V2)이 도 6을 참조하여 설명한 기준 전압보다 작거나 같은 경우), 검사 장치(20)는 화소(PXL_1) 내 발광 소자(LD)들(즉, 제1 및 제2 발광 소자들(LD1, LD2), 또는 제1 및 제2 스테이지들(SET1, SET2))가 비정상적으로 정렬된 것으로 판단할 수 있다. 예를 들어, 제2 전압 레벨(V2)이 약 2.5V이고, 기준 범위는 2.5V보다 크고 5V보다 작은 경우, 제2 전압 레벨(V2)은 기준 범위를 벗어나므로, 검사 장치(20)는 화소(PXL_1)에 내 발광 소자(LD)들이 비정상적으로 정렬된 것으로 판단할 수 있다.
다른 예로, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 모두에 결함(예를 들어, 단락)이 발생한 경우, 도 7에 도시된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 단락되고, 제2 노드(N2)의 노드 전압(V_N2)은 제2 전원전압(VSS)의 전압 레벨과 같을 수 있다. 따라서, 일부 결함이 아닌 완전 결함, 즉, 동작하지 않는 화소(PXL_1)도 검출될 수 있다.
한편, 비정상적으로 정렬된 발광 소자(LD)들을 포함하는 화소(PXL_1)에 대해서는 리페어 작업이 수행될 수 있다.
예를 들어, 도 5에 도시된 단선된 제1 발광 소자(LD1) 또는 이의 연결 부분을 레이저 등을 이용하여 절단하는 방식으로, 제1 발광 소자(LD1)에 대한 리페어 작업이 수행될 수 있다.
한편, 검사 장치(20)가 제2 전압 레벨(V2)(또는, 제1 전압 레벨(V1))이 기준 범위 이내인지 여부에 기초하여 화소(PXL_1)(또는, 화소(PXL))의 결함 유무를 판단하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 센싱부(140)는 화소(PXL_1)의 제1 트랜지스터(T1)의 센싱된 문턱 전압(Vth_1)이 정상 범위 이내인지 여부에 기초하여 화소(PXL_1)(또는, 화소(PXL))의 결함 유무를 판단할 수도 있다.
도 6 내지 도 8을 참조하여 설명한 바와 같이, 검사 장치(20)(또는, 표시 장치의 검사 방법)은 제1 트랜지스터(T1) 및 발광 유닛(EMU)이 연결되는 제2 노드(N2)에서 센싱된 전압 레벨(V1 또는 V2)(또는, 제1 트랜지스터(T1)의 센싱된 문턱 전압(Vth 또는 Vth_1))에 기초하여 화소(PXL 또는 PXL_1)가 결함(특히, 휘도 변화에 영향이 큰 단락, 또는 비정상적으로 정렬된 발광 소자(LD))을 가지고 있는지 여부를 판단할 수 있다.
도 9는 도 1의 표시 패널의 일 영역을 확대한 일 예를 나타내는 도면이다. 도 9에는 2개의 행과 6개의 열에 대응하는 표시 패널(10)의 일부만이 예시적으로 도시되었다. 도 10 및 도 11은 도 1의 표시 패널의 일 영역을 확대한 다른 예를 나타내는 도면들이다.
먼저 도 1 및 도 9를 참조하면, 표시 패널(10)은 기판(SUB), 스캔 라인들(SL1, SL2), 센싱 스캔 라인들(SSL1, SSL2), 데이터 라인들(DL1, DL2, DL3, DL4, DL5, DL6), 센싱 라인들(RL1, RL2, RL3, RL4, RL5, RL6), 화소들(PXL11, PXL12, PXL13, PXL14, PXL15, PXL16, PXL21, PXL22, PXL23, PXL24, PXL25, PXL26), 제1 패드들(PDS1), 제2 패드들(PDS2), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)를 포함할 수 있다.
화소들(PXL11 내지 PXL16, PXL21 내지 PXL26) 각각은 도 1 내지 도 4를 참조하여 설명한 화소(PXL)(또는, 도 7을 참조하여 설명한 화소(PXL_1))와 실질적으로 동일하거나 유사하므로 중복되는 설명은 반복하지 않기로 한다.
도 1을 참조하여 설명한 바와 같이, 제1 패드들(PDS1), 제2 패드들(PDS2), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)는 기판(SUB)의 제2 영역(A2)에 배치되거나 제공되며, 커팅 라인(L_CUT)을 따른 절단 공정에 의해 기판(SUB)의 제2 영역(A2) 및 제2 영역(A2)에 제공되는 구성들은 제거될 수 있다.
제1 패드들(PDS1)은 제1 패드(PD1), 제1 제어 패드(PD1_C), 센싱 패드들(PD_S1, PD_S2, PD_S3, PD_S4, PD_S5, PD_S6)을 포함할 수 있다.
제1 패드(PD1)는 외부(예를 들어, 검사 장치(20, 도 1 참조))로부터 테스트 전압을 수신할 수 있다. 제1 패드(PD1)는 제1 테스트 라인(TL_D1)을 통해 제1 디멀티플렉서(DEMUX1)와 연결될 수 있다. 제1 테스트 라인(TL_D1)은 도 1을 참조하여 설명한 제1 테스트 라인들(TL1_1 내지 TL1_k)에 포함될 수 있다.
제1 제어 패드(PD1_C)는 외부로부터 제1 디멀티플렉서(DEMUX1)를 제어하는 제1 디먹스 제어 신호를 수신할 수 있다. 제1 제어 패드(PD1_C)는 제2 테스트 라인(TL_D2)을 통해 제1 디멀티플렉서(DEMUX1)와 연결될 수 있다. 제2 테스트 라인(TL_D2)은 도 1을 참조하여 설명한 제1 테스트 라인들(TL1_1 내지 TL1_k)에 포함될 수 있다. 실시예에 따라, 제1 디멀티플렉서(DEMUX1)의 동작을 제어하는데 필요한 제1 디먹스 제어 신호의 개수에 따라, 제1 제어 패드(PD1_C)는 복수의 서브 제어 패드들을 포함할 수도 있다.
센싱 패드들(PD_S1 내지 PD_S6)은 센싱 라인들(RL1 내지 RL6)에 각각 연결되며, 화소들(PXL11 내지 PXL16, PXL21 내지 PXL26)로부터 센싱 라인들(RL1 내지 RL6)을 통해 출력되는 센싱 신호들을 외부(예를 들어, 검사 장치(20, 도 1 참조))로 전달할 수 있다.
제2 패드들(PDS2)은 제2 패드(PD2) 및 제2 제어 패드(PD2_C)를 포함할 수 있다.
제2 패드(PD2)는 외부(예를 들어, 검사 장치(20, 도 1 참조))로부터 게이트 신호(또는, 스캔 신호)를 수신할 수 있다. 제2 패드(PD2)는 제1 게이트 테스트 라인(TL_G1)을 통해 제2 디멀티플렉서(DEMUX2)와 연결될 수 있다.
제2 제어 패드(PD2_C)는 외부로부터 제2 디멀티플렉서(DEMUX2)를 제어하는 제2 디먹스 제어 신호를 수신할 수 있다. 제2 제어 패드(PD2_C)는 제2 게이트 테스트 라인(TL_G2)을 통해 제2 디멀티플렉서(DEMUX2)와 연결될 수 있다.
실시예에 따라, 제2 디멀티플렉서(DEMUX2)의 동작을 제어하는데 필요한 제2 디먹스 제어 신호의 개수에 따라, 제2 제어 패드(PD2_C)는 복수의 서브 제어 패드들을 포함할 수도 있다. 예를 들어, 제2 디멀티플렉서(DEMUX2)가 게이트 신호를 순차적으로 시프트시켜 출력하는 시프트 레지스터로 구현되는 경우, 제2 디먹스 제어 신호는 클럭 신호들, 게이트-온 전압, 및 게이트-오프 전압을 포함하며, 제2 제어 패드(PD2_C)는 클럭 신호들, 게이트-온 전압, 및 게이트-오프 전압을 각각 수신하는 서브 제어 패드들을 포함할 수도 있다.
제1 디멀티플렉서(DEMUX1)는 데이터 라인들(DL1 내지 DL6)과 연결될 수 있다. 제1 디멀티플렉서(DEMUX1)는 제1 제어 패드(PD1_C)(또는, 제2 테스트 라인(TL_D2))를 통해 제공되는 제1 디먹스 제어 신호에 응답하여 제1 패드(PD1)를 데이터 라인들(DL1 내지 DL6) 중 하나에 선택적으로 연결하며, 제1 패드(PD1)에 인가되는 테스트 전압을 데이터 라인들(DL1 내지 DL6) 중 선택된 하나에 전달할 수 있다. 예를 들어, 제1 디멀티플렉서(DEMUX1)는 데이터 라인들(DL1 내지 DL6)과 제1 패드(PD1)(또는, 제1 테스트 라인(TL_D1)) 사이에 각각 연결되고 제1 디먹스 제어 신호에 응답하여 선택적으로 턴-온되는 스위치들을 포함할 수 있다.
제2 디멀티플렉서(DEMUX2)은 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)와 연결될 수 있다. 제2 디멀티플렉서(DEMUX2)는 제2 제어 패드(PD2_C)(또는, 제2 게이트 테스트 라인(TL_G2))를 통해 제공되는 제2 디먹스 제어 신호에 응답하여 제2 패드(PD2)를 스캔 라인들(SL1, SL2) 중 하나와, 센싱 스캔 라인들(SSL1, SSL2) 중 하나에 선택적으로 연결하거나, 스캔 라인들(SL1, SL2) 중 하나와 센싱 스캔 라인들(SSL1, SSL2) 중 하나를 선택하여 게이트 신호를 제공할 수 있다.
후술하겠지만, 검사 기간 동안 스캔 라인들(SL1, SL2) 및 이에 대응되는 센싱 스캔 라인들(SSL1, SSL2)에는 동일한 게이트 신호가 인가될 수 있다. 따라서, 스캔 라인들(SL1, SL2) 중 하나(예를 들어, 제1 스캔 라인(SL1)) 및 이에 대응되는 센싱 스캔 라인들(SSL1, SSL2) 중 하나(예를 들어, 제1 센싱 스캔 라인(SSL1))은, 제2 영역(A2)에서 제2 디멀티플렉서(DEMUX2)를 통해 또는 직접적으로, 상호 연결될 수 있다.
한편, 도 9에서 표시 패널(10)은 하나의 제1 디멀티플렉서(DEMUX1)를 포함하는 것으로 도시되어 있으나, 표시 패널(10)이 이에 한정되는 것은 아니다.
도 10에 도시된 바와 같이, 표시 패널(10_1)(또는, 제1 디멀티플렉서(DEMUX1))은 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2)을 포함할 수도 있다. 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2) 각각은 1:4 디멀티플렉서로 구현될 수 있으나, 이는 예시적인 것으로, 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2) 각각은 3개 이하, 또는 5개 이상의 출력들(즉, 1:5 이상의 입출력비)를 가질 수도 있다.
제1 서브 디멀티플렉서(DEMUX1_1)는 제1 내지 제4 데이터 라인들(DL1 내지 DL4)에 연결되고, 제2 테스트 라인(TL_D2)을 통해 제공되는 제1 디먹스 제어 신호에 응답하여 제1 내지 제4 데이터 라인들(DL1 내지 DL4) 중 하나를 제1 패드(PD1)와 연결할 수 있다.
유사하게, 제2 서브 디멀티플렉서(DEMUX1_2)는 다른 데이터 라인들(예를 들어, 제5 및 제6 데이터 라인들(DL5 내지 DL6))에 연결되고, 상기 제1 디먹스 제어 신호에 응답하여 다른 데이터 라인들 중 하나를 제1 패드(PD1)와 연결할 수 있다. 예를 들어, 제2 서브 디멀티플렉서(DEMUX1_2)를 통해 제5 데이터 라인(DL5)이 제1 패드(PD1)와 연결될 수 있고, 이와 동시에, 제1 서브 디멀티플렉서(DEMUX1_1)를 통해 제1 데이터 라인(DL1)이 제1 패드(PD1)와 연결될 수 있다. 이 경우, 제1 데이터 라인(DL1) 및 제5 데이터 라인(DL5)에 테스트 전압이 동시에 인가되고, 제1 데이터 라인(DL1)에 연결된 화소들(예를 들어, 제11 화소(PXL11)) 및 제5 데이터 라인(DL5)에 연결된 화소들(예를 들어, 제15 화소(PXL15))에 대한 검사가 동시에 진행될 수도 있다. 따라서, 표시 패널(10_1)에 대한 총 검사 시간이 상대적으로 감소할 수 있다.
또한, 도 9 및 도 10에서 센싱 라인들(RL1 내지 RL6)이 센싱 패드들(PD_S1 내지 PD_D6)에 각각 직접적으로 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 11에 도시된 바와 같이, 표시 패널(10_2)에서, 제1 디멀티플렉서(DEMUX1)는 센싱 라인들(RL1 내지 RL6)에 연결되며, 제3 테스트 라인(TL_D3)을 통해 제1 센싱 패드(PD_S1)에 연결될 수 있다. 제3 테스트 라인(TL_D3)은 도 1을 참조하여 설명한 제1 테스트 라인들(TL1_1 내지 TL1_k)에 포함될 수 있다. 제1 디멀티플렉서(DEMUX1)는 센싱 라인들(RL1 내지 RL6) 중 하나를 선택하여 제1 센싱 패드(PD_S1)에 연결하며, 화소들(PXL11 내지 PXL16, PXL21 내지 PXL26)로부터 센싱 라인들(RL1 내지 RL6)을 통해 출력되는 센싱 신호들을 제1 센싱 패드(PD_S1)에 선택적으로 출력할 수 있다. 예를 들어, 제1 디멀티플렉서(DEMUX1)가 제1 데이터 라인(DL1)을 제1 패드(PD1)에 연결시킨 경우, 제1 데이터 라인(DL1)에 연결된 화소들(예를 들어, 제11 화소(PXL11), 제21 화소(PXL21))에 검사가 진행될 수 있다. 따라서, 제1 디멀티플렉서(DEMUX1)는 제1 데이터 라인(DL1)에 대응하는 제1 센싱 라인(RL1)을 선택하여 제1 센싱 패드(PD_S1)에 연결시키고, 해당 화소들로부터 센싱 신호들을 외부로 출력할 수 있다. 따라서, 표시 패널(10_2)에 센싱 패드(또는, 제1 패드들(PDS1))의 개수가 보다 감소될 수 있다.
한편, 도 9의 표시 패널(10)(또는, 도 10의 표시 패널(10_1), 도 11의 표시 패널(10_2))의 동작 또는 이에 대한 검사 방법을 도 12를 참조하여 설명하기로 한다.
도 12는 도 9의 표시 패널에서 측정되는 신호들의 일 예를 나태는 파형도이다.
도 1, 도 4, 도 6 내지 도 8, 도 9 내지 도 12를 참조하면, 제1 구간(P1)에서, 제1 제어 패드(PD1_C)에 인가되는 제1 디먹스 제어 신호(C_DEMUX1)는 제1 스위치 제어 신호(C_SW1)(또는, 제2 제어 값)를 가질 수 있다. 이 경우, 제1 디멀티플렉서(DEMUX1)는 제1 스위치 제어 신호(C_SW1)에 응답하여 제1 데이터 라인(DL1)을 제1 패드(PD1)에 연결시킬 수 있다. 제1 패드(PD1)에 인가되는 테스트 전압은 제1 데이터 라인(DL1)에 제공되며, 제1 데이터 라인(DL1)에서의 제1 데이터 전압(VDATA1)은 제1 구간(P1) 동안 테스트 전압에 대응하는 전압 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다.
한편, 제1 구간(P1)에서 제2 제어 패드(PD2_C)에 인가되는 제2 디먹스 제어 신호(C_DEMUX2)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호(C_DEMUX2)에 응답하여 게이트 신호(또는, 스캔 신호 및 센싱 스캔 신호)를 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 순차적으로 제공할 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 제1 스캔 라인(SL1)에 인가되는 제1 스캔 신호(SC1)와 제1 센싱 스캔 라인(SSL1)에 인가되는 제1 센싱 스캔 신호(SS1)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제11 화소(PXL11)에 제1 데이터 전압(VDATA1)이 인가되고, 제1 데이터 전압(VDATA1)에 따른 제11 센싱 신호(V_PXL11)(또는, 제11 센싱 전압)이 센싱 신호(VSENSE)로서 제11 화소(PXL11)로부터 제1 센싱 라인(RL1)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제11 센싱 신호(V_PXL11)가 도 4 및 도 6을 참조하여 설명한 기준 범위 이내인 경우(예를 들어, 기준 전압 또는 제2 전압 레벨(V2)보다 큰 경우, 또한, 제1 전압 레벨(V1)보다 작은 경우), 제11 화소(PXL11) 내 발광 소자(LD, 도 4 참조)들이 정상적으로 정렬된 것으로 판단될 수 있다.
이후, 도 12에 도시된 바와 같이, 제2 스캔 라인(SL2)에 인가되는 제2 스캔 신호(SC2)와 제2 센싱 스캔 라인(SSL2)에 인가되는 제2 센싱 스캔 신호(SS2)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제21 화소(PXL21)에 제1 데이터 전압(VDATA1)이 인가되고, 제1 데이터 전압(VDATA1)에 따른 제21 센싱 신호(V_PXL21)(또는, 제21 센싱 전압)이 센싱 신호(VSENSE)로서 제21 화소(PXL21)로부터 제1 센싱 라인(RL1)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제21 센싱 신호(V_PXL21)가 기준 범위 이내인 경우, 제21 화소(PXL21) 내 발광 소자(LD)들이 정상적으로 정렬된 것으로 판단될 수 있다.
제1 구간(P1)과 유사하게, 제2 구간(P2)에서, 제1 제어 패드(PD1_C)에 인가되는 제1 디먹스 제어 신호(C_DEMUX1)는 제2 스위치 제어 신호(C_SW2)(또는, 제2 제어 값)를 가질 수 있다. 이 경우, 제1 디멀티플렉서(DEMUX1)는 제2 스위치 제어 신호(C_SW2)에 응답하여 제2 데이터 라인(DL2)을 제1 패드(PD1)에 연결시킬 수 있다. 제1 패드(PD1)에 인가되는 테스트 전압은 제2 데이터 라인(DL2)에 제공되며, 제2 데이터 라인(DL2)에서의 제2 데이터 전압(VDATA2)은 제2 구간(P2) 동안 테스트 전압에 대응하는 전압 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다.
한편, 제2 구간(P2)에서 제2 제어 패드(PD2_C)에 인가되는 제2 디먹스 제어 신호(C_DEMUX2)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호(C_DEMUX2)에 응답하여 게이트 신호(또는, 스캔 신호 및 센싱 스캔 신호)를 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 순차적으로 제공할 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 제1 스캔 라인(SL1)에 인가되는 제1 스캔 신호(SC1)와 제1 센싱 스캔 라인(SSL1)에 인가되는 제1 센싱 스캔 신호(SS1)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제12 화소(PXL12)에 제2 데이터 전압(VDATA2)이 인가되고, 제2 데이터 전압(VDATA2)에 따른 제12 센싱 신호(V_PXL12)(또는, 제12 센싱 전압)이 센싱 신호(VSENSE)로서 제12 화소(PXL12)로부터 제2 센싱 라인(RL2)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제12 센싱 신호(V_PXL12)가 도 4 및 도 6을 참조하여 설명한 기준 범위 이내인 경우, 제12 화소(PXL12) 내 발광 소자(LD)들이 정상적으로 정렬된 것으로 판단될 수 있다.
이후, 도 12에 도시된 바와 같이, 제2 스캔 라인(SL2)에 인가되는 제2 스캔 신호(SC2)와 제2 센싱 스캔 라인(SSL2)에 인가되는 제2 센싱 스캔 신호(SS2)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제22 화소(PXL22)에 제1 데이터 전압(VDATA2)이 인가되고, 제2 데이터 전압(VDATA2)에 따른 제22 센싱 신호(V_PXL22)(또는, 제22 센싱 전압)이 센싱 신호(VSENSE)로서 제22 화소(PXL22)로부터 제2 센싱 라인(RL2)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제21 센싱 신호(V_PXL21)가 기준 범위 벗어난 경우(예를 들어, 제2 전압 레벨(V2)보다 작거나 같은 경우), 제22 화소(PXL22) 내 발광 소자(LD)들이 비정상적으로 정렬된 것으로 판단될 수 있다.
제1 구간(P1)과 유사하게, 제3 구간(P3)에서, 제1 제어 패드(PD1_C)에 인가되는 제1 디먹스 제어 신호(C_DEMUX1)는 제3 스위치 제어 신호(C_SW3)(또는, 제3 제어 값)를 가질 수 있다. 이 경우, 제1 디멀티플렉서(DEMUX1)는 제3 스위치 제어 신호(C_SW3)에 응답하여 제3 데이터 라인(DL3)을 제1 패드(PD1)에 연결시킬 수 있다. 제1 패드(PD1)에 인가되는 테스트 전압은 제3 데이터 라인(DL3)에 제공되며, 제3 데이터 라인(DL3)에서의 제3 데이터 전압(VDATA3)은 제3 구간(P3) 동안 테스트 전압에 대응하는 전압 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다.
한편, 제3 구간(P3)에서 제2 제어 패드(PD2_C)에 인가되는 제2 디먹스 제어 신호(C_DEMUX2)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호(C_DEMUX2)에 응답하여 게이트 신호(또는, 스캔 신호 및 센싱 스캔 신호)를 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 순차적으로 제공할 수 있다.
이 경우, 제1 구간(P1)과 유사하게, 제13 화소(PXL13) 및 제23 화소(PXL23)으로부터 제13 센싱 신호(V_PXL13) 및 제23 센싱 신호(V_PXL23)가 순차적으로 출력되며, 제13 센싱 신호(V_PXL13) 및 제23 센싱 신호(V_PXL23)에 기초하여 제13 화소(PXL13) 및 제23 화소(PXL23) 내 발광 소자(LD)들이 정상적으로 정렬되었는지 여부가 각각 판단될 수 있다.
도 12를 참조하여 설명한 바와 같이, 제1 디멀티플렉서(DEMUX1) 및 제2 디멀티플렉서(DEMUX2)를 통해 화소들(PXL11 내지 PXL16, PXL21 내지 PXL26) 별로 발광 소자(LD)들의 정렬 상태가 검사될 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 패널의 검사 방법을 나타내는 순서도이다. 도 14는 도 13의 방법에 의해 발광 소자들이 정렬 상태를 판단하는 단계를 설명하는 순서도이다.
도 1 내지 도 14를 참조하면, 도 13의 방법은 도 1의 표시 패널(10)을 대상으로 검사 장치(20)에 의해 수행될 수 있다.
도 13의 방법은 데이터 라인들(DL1 내지 DLm) 각각에 테스트 전압을 인가할 수 있다(S100).
도 6을 참조하여 설명한 바와 같이, 테스트 전압은 기준 전압보다 크게 설정되며, 기준 전압은 직렬 연결된 발광 소자(LD)들의 총 동작 전압(예를 들어, 5V) 및 상기 발광 소자(LD)들 중 하나의 동작 전압(예를 들어, 2.5V) 간의 전압 차이(예를 들어, 5V - 2.5V = 2.5V)와 같은 전압 레벨을 가질 수 있다. 실시예에 따라, 테스트 전압은 직렬 연결된 발광 소자(LD)들의 총 동작 전압보다 작거나 같을 수도 있다.
도 9 내지 도 12를 참조하여 설명한 바와 같이, 제1 패드(PD1)에 테스트 전압이 인가되고, 제1 디멀티플렉서(DEMUX1)를 통해 데이터 라인들(DL1 내지 DL6)에 테스트 전압이 순차적으로 인가될 수 있다. 또한, 도 10에 도시된 바와 같이, 제1 디멀티플렉서(DEMUX1)가 복수의 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2)을 포함하는 경우, 데이터 라인들(DL1 내지 DL6) 중 일부에 테스트 전압이 동시에 인가될 수도 있다.
일 실시예에서, 제1 디멀티플렉서(DEMUX1)는 센싱 라인들을 제3 패드들에 순차적으로 연결할 수도 있다. 도 11을 참조하여 설명한 바와 같이, 제1 디멀티플렉서(DEMUX1)는 센싱 라인들(RL1 내지 RL6)을 제1 센싱 패드(PD_S1)에 순차적으로 연결할 수도 있다.
도 13의 방법은 게이트 라인들(또는, 스캔 라인들(SL1 내지 SLn) 및 센싱 라인들) 각각에 게이트 신호를 인가할 수 있다(S200).
도 9 내지 도 12를 참조하여 설명한 바와 같이, 제2 패드(PD2)에 게이트 신호가 인가되며, 제2 디멀티플렉서(DEMUX2)를 통해 스캔 라인들(SL1, SL2)에 게이트 신호(또는, 스캔 신호)가 순차적으로 인가될 수 있다. 또한, 제2 디멀티플렉서(DEMUX2)를 통해 센싱 스캔 라인들(SSL1, SSL2)에 게이트 신호(또는, 센싱 스캔 신호)가 순차적으로 인가될 수 있다.
일 실시예에서, 데이터 라인들 중 하나의 데이터 라인에 테스트 전압이 인가되는 동안, 게이트 라인들에 게이트 신호가 순차적으로 인가될 수 있다.
도 9 내지 도 12를 참조하여 설명한 바와 같이, 제1 데이터 라인(DL1)에 테스트 전압이 인가되는 동안, 스캔 신호들(SC1, SC2) 및 센싱 스캔 신호들(SS1, SS2)이 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 각각 순차적으로 인가될 수 있다. 또한, 제2 데이터 라인(DL2)에 테스트 전압이 인가되는 동안, 스캔 신호들(SC1, SC2) 및 센싱 스캔 신호들(SS1, SS2)이 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 각각 순차적으로 인가될 수 있다.
일 실시에에서, 제2 디멀티플렉서(DEMUX2)를 통해 스캔 라인들 중 하나와 센싱 스캔 라인들 중 하나에 게이트 신호가 동시에 인가될 수 있다. 도 9 내지 도 12를 참조하여 설명한 바와 같이, 제1 스캔 신호(SC1) 및 제1 센싱 스캔 신호(SS1)가 제1 스캔 라인(SL1) 및 제1 센싱 스캔 라인(SSL1)에 동시에 인가되며, 또한, 이후에 제2 스캔 신호(SC2) 및 제2 센싱 스캔 신호(SS2)가 제2 스캔 라인(SL2) 및 제2 센싱 스캔 라인(SSL2)에 동시에 인가될 수 있다.
이후, 도 13의 방법은, 게이트 신호 및 테스트 전압에 응답하여 화소 회로(PXC, 도 4 참조)에 의해 화소(PXL)들 각각의 발광 유닛(EMU, 도 4 참조)의 일단에 걸리는 센싱 전압을 측정할 수 있다(S300).
도 4 및 도 5를 참조하여 설명한 바와 같이, 게이트 신호에 응답하여 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 게이트 전극에 테스트 전압이 인가되고, 제1 트랜지스터(T1)의 일 전극(즉, 발광 유닛(EMU)의 일단에 연결되는 전극)에 센싱 라인(RLj)을 통해 초기화 전압이 공급되며, 이후, 초기화 전압의 공급이 중단시킨 상태에서, 센싱 라인(RLj)을 통해 흐르는 전류에 기초하여 변화하는 센싱 전압이 측정될 수 있다.
이후, 도 13의 방법은 센싱 전압에 기초하여 화소(PXL)들 각각의 발광 유닛(EMU) 내에서 발광 소자(LD)들이 정상적으로 직렬 연결되었는지 여부(즉, 발광 소자(LD)들의 정렬 상태)를 판단할 수 있다(S400).
일 실시에에서, 도 14에 도시된 바와 같이, 도 13의 방법은 센싱 전압이 기준 전압보다 큰지 여부를 판단하고(S410), 센싱 전압이 기준 전압 보다 큰 경우 발광 소자(LD)들이 정상적으로 직렬 연결된 것으로 판단할 수 있다(S420).
이와 달리, 센싱 전압이 기준 전압보다 작거나 같은 경우, 도 13의 방법은 발광 소자(LD)들 중 적어도 하나가 단락된 것으로 판단할 수 있다(S430). 단락된 것으로 판단된 발광 소자(LD)들 중 적어도 하나(또는, 이를 포함하는 화소(PXL))에 대해서는 리페어 작업이 수행될 수 있다(S440).
따라서, 화소(PXL) 내 발광 소자(LD)들 중 적어도 일부의 비정상적인 정렬에 기인한 휘도 편차가 개선되고, 표시 품질이 향상될 수 있다.
도 15는 도 1의 표시 장치에서 광원으로 이용되는 발광 소자를 개략적으로 도시한 사시도이다. 도 16은 도 15의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 15 및 16에 도시된 실시예들에 한정되지는 않는다.
도 15 및 도 16을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Quantum Wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(Double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(Schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 갈륨 아연 산화물(ITZO, indium gallium zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 발광 소자(LD)의 양 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 제1 추가 전극의 외주면의 일부만을 둘러싸고 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(14)의 재료로 사용될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 발광 소자(LD)들은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10: 표시 패널
20: 검사 장치
BNK: 뱅크
BNKP1 내지 BNK4: 제1 내지 제4 뱅크 패턴들
CNE1, CNE2: 제1 및 제2 컨택 전극들
CTE: 중간 전극
EL1 내지 EL4: 제1 내지 제4 전극들
EMU: 발광 유닛
LD: 발광 소자
OP1, OP2: 제1 및 제2 개구들
PXC: 화소 회로
PXL: 화소
PXA: 화소 영역
T1, T2, T3: 제1, 제2, 및 제3 트랜지스터들

Claims (20)

  1. 게이트 라인들 및 데이터 라인들에 연결되는 화소들을 포함하며, 상기 화소들 각각은 상기 게이트 라인들 중 대응되는 게이트 라인 및 상기 데이터 라인들 중 대응되는 데이터 라인에 연결되는 화소 회로 및 일단이 상기 화소 회로에 연결되는 발광 유닛을 포함하는, 표시 패널의 검사 방법에서,
    상기 데이터 라인들 각각에 테스트 전압을 인가하는 단계;
    상기 게이트 라인들 각각에 게이트 신호를 인가하는 단계;
    상기 게이트 신호 및 상기 테스트 전압에 응답하여 상기 화소 회로에 의해 상기 화소들 각각의 상기 발광 유닛의 상기 일단에 걸리는 센싱 전압을 측정하는 단계; 및
    상기 센싱 전압에 기초하여 상기 화소들 각각의 상기 발광 유닛 내에서 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
  2. 제1 항에 있어서, 상기 테스트 전압은 기준 전압보다 크게 설정되며,
    상기 기준 전압은 직렬 연결된 상기 발광 소자들의 총 동작 전압 및 상기 발광 소자들 중 하나의 동작 전압 간의 전압 차이와 같은 전압 레벨을 가지는, 표시 패널의 검사 방법.
  3. 제2 항에 있어서, 상기 테스트 전압은 상기 발광 소자들의 상기 총 동작 전압보다 작거나 같은, 표시 패널의 검사 방법.
  4. 제2 항에 있어서, 상기 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계는,
    상기 센싱 전압이 상기 기준 전압보다 큰 경우, 상기 발광 소자들이 모두 정상적으로 정렬된 것으로 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
  5. 제2 항에 있어서, 상기 발광 소자들이 정상적으로 직렬 연결되었는지 여부를 판단하는 단계는,
    상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 적어도 하나가 비정상적으로 정렬된 것으로 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
  6. 제5 항에 있어서, 상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 상기 적어도 하나가 단락된 것으로 판단되고, 리페어 공정을 통해 상기 발광 소자들 중 상기 적어도 하나는 물리적으로 오픈(open)되는, 표시 패널의 검사 방법.
  7. 제1 항에 있어서, 상기 데이터 라인들 각각에 상기 테스트 전압을 인가하는 단계는,
    제1 패드에 상기 테스트 전압을 인가하는 단계; 및
    상기 제1 패드 및 상기 데이터 라인들 사이에 연결된 제1 디멀티플렉서를 통해 상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  8. 제7 항에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고,
    상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계는, 상기 서브 디멀티플렉서들을 통해 상기 데이터 라인들 중 일부에 상기 테스트 전압을 동시에 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  9. 제7 항에 있어서, 상기 게이트 라인들 각각에 상기 게이트 신호를 인가하는 단계는,
    제2 패드에 게이트 신호를 인가하는 단계; 및
    상기 제2 패드 및 상기 게이트 라인들 사이에 연결된 제2 디멀티플렉서를 통해 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  10. 제9 항에 있어서, 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계는,
    상기 데이터 라인들 중 하나의 데이터 라인에 상기 테스트 전압이 인가되는 동안 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  11. 제9 항에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고,
    상기 화소 회로는 상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 센싱 라인 사이에 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 센싱 스캔 라인에 연결되는 센싱 트랜지스터를 포함하고,
    상기 제2 디멀티플렉서를 통해 상기 게이트 라인들 중 하나와 상기 센싱 라인들 중 하나에 상기 게이트 신호가 동시에 인가되는, 표시 패널의 검사 방법.
  12. 제11 항에 있어서, 상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 제3 패드들에 순차적으로 연결하는, 표시 패널의 검사 방법.
  13. 제1 항에 있어서, 상기 센싱 전압을 측정하는 단계는,
    상기 게이트 신호에 응답하여 상기 화소 회로 내 구동 트랜지스터의 게이트 전극에 상기 테스트 전압을 인가하는 단계;
    상기 발광 유닛의 상기 일단에 연결되는 상기 구동 트랜지스터의 일 전극에 센싱 라인을 통해 초기화 전압을 공급하는 단계;
    상기 테스트 전압이 인가되는 동안 상기 초기화 전압의 공급을 중단하는 단계; 및
    상기 센싱 라인을 통해 흐르는 전류에 기초하여 변화되는 상기 센싱 전압을 측정하는 단계를 포함하는, 표시 패널의 검사 방법.
  14. 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치되는 게이트 라인들, 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 화소들;
    상기 제2 영역에 배치되는 제1 패드들 및 제2 패드; 및
    상기 제2 영역에 배치되고 상기 제1 패드 및 상기 데이터 라인들 사이에 연결되는 제1 디멀티플렉서를 포함하고,
    상기 화소들 각각은 상기 게이트 라인들 중 대응되는 게이트 라인 및 상기 데이터 라인들 중 대응되는 데이터 라인에 연결되는 화소 회로 및 일단이 상기 화소 회로에 연결되는 발광 유닛을 포함하며,
    상기 발광 유닛들 각각은 직렬 연결된 발광 소자들을 포함하는, 표시 패널.
  15. 제14 항에 있어서, 상기 제1 디멀티플렉서는 상기 제1 패드를 상기 데이터 라인들 중 적어도 일부에 순차적으로 연결하는, 표시 패널.
  16. 제15 항에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고,
    상기 서브 디멀티플렉서들을 통해 상기 제1 패드는 상기 데이터 라인들 중 일부에 동시에 연결되는, 표시 패널.
  17. 제14 항에 있어서, 상기 제2 영역에 배치되고 상기 제2 패드 및 상기 게이트 라인들 사이에 연결되는 제2 디멀티플렉서를 더 포함하는, 표시 패널.
  18. 제14 항에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고,
    상기 화소 회로는,
    상기 발광 유닛의 상기 일단에 연결되는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극 및 상기 데이터 라인들 중 대응되는 데이터 라인 사이에 연결되고 게이트 전극이 상기 게이트 라인들 중 대응되는 게이트 라인에 연결되는 스위칭 트랜지스터; 및
    상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 센싱 라인 사이에 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 센싱 스캔 라인에 연결되는 센싱 트랜지스터를 포함하는, 표시 패널.
  19. 제18 항에 있어서, 상기 게이트 라인들은 상기 제2 영역에서 상기 센싱 라인들과 각각 연결되는, 표시 패널.
  20. 제18 항에 있어서,
    상기 제2 영역에 배치되는 제3 패드들을 더 포함하고,
    상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 상기 제3 패드들에 순차적으로 연결하는, 표시 패널.
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