WO2022045621A1 - 표시 패널 및 표시 패널의 검사 방법 - Google Patents

표시 패널 및 표시 패널의 검사 방법 Download PDF

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lines
electrode
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손영하
배우미
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display panel and a method for inspecting the display panel.
  • the method of inspecting a display panel may inspect the display panel.
  • the display panel includes pixels electrically connected to gate lines and data lines, wherein each of the pixels includes a pixel circuit electrically connected to a corresponding one of the gate lines and a corresponding one of the data lines; and a light emitting unit having one end connected to the pixel circuit.
  • a method of inspecting a display panel may include applying a test voltage to each of the data lines; applying a gate signal to each of the gate lines; measuring a sensing voltage applied to the one end of the light emitting unit of each of the pixels by the pixel circuit in response to the gate signal and the test voltage; and determining whether light emitting devices are effectively connected in series within the light emitting unit of each of the pixels based on the sensing voltage.
  • the test voltage may be greater than a reference voltage, and the reference voltage may be equal to a voltage difference between a total operating voltage of the light emitting devices connected in series and an operating voltage of one of the light emitting devices.
  • test voltage may be less than or equal to the total operating voltage of the light emitting devices.
  • determining whether the light emitting devices are effectively connected in series may include determining that all of the light emitting devices are effectively aligned when the sensing voltage is greater than the reference voltage. there is.
  • the determining whether the light emitting devices are effectively connected in series, when the sensing voltage is less than or equal to the reference voltage, it is determined that at least one of the light emitting devices is invalidly aligned may include the step of
  • the method comprises: when the sensing voltage is less than or equal to the reference voltage, determining that the at least one of the light emitting devices is a short circuit; and physically opening the at least one of the light emitting devices through a repair process.
  • applying the test voltage to each of the data lines includes: applying the test voltage to a first pad; and sequentially applying the test voltage to at least a portion of the data lines through a first demultiplexer electrically connected between the first pad and the data lines.
  • the first demultiplexer includes sub demultiplexers, and sequentially applying the test voltage to at least some of the data lines includes applying the test voltage to some of the data lines through the sub demultiplexers. It may include the step of applying at the same time.
  • applying the gate signal to each of the gate lines includes: applying a gate signal to a second pad; and sequentially applying the gate signal to the gate lines through a second demultiplexer electrically connected between the second pad and the gate lines.
  • the sequentially applying the gate signal to the gate lines includes sequentially applying the gate signal to the gate lines while the test voltage is applied to one of the data lines. It may include the step of applying.
  • the display panel further includes sensing scan lines and sensing lines, the pixel circuit is connected between the one end of the light emitting unit and a corresponding one of the sensing lines, and a gate electrode is connected to the sensing line. It includes a sensing transistor electrically connected to a corresponding one of the scan lines, and the gate signal may be simultaneously applied to one of the gate lines and one of the sensing lines through the second demultiplexer.
  • the first demultiplexer may sequentially connect at least some of the sensing lines to third pads.
  • measuring the sensing voltage may include: applying the test voltage to a gate electrode of a driving transistor in the pixel circuit in response to the gate signal; supplying an initialization voltage to one electrode of the driving transistor electrically connected to the one end of the light emitting unit through a sensing line; stopping supply of the initialization voltage while the test voltage is applied; and measuring the sensing voltage that is changed based on a current flowing through the sensing line.
  • a display panel includes: a substrate including a first area and a second area surrounding the first area; gate lines; data lines; pixels disposed in the first region and electrically connected to the gate lines and the data lines; first pads and second pads disposed in the second area; and a first demultiplexer disposed in the second region and electrically connected between the first pad and the data lines, wherein each of the pixels has a corresponding one of the gate lines and a corresponding one of the data lines. and a pixel circuit electrically connected to one of the light emitting units, and a light emitting unit having one end electrically connected to the pixel circuit, each of the light emitting units including light emitting devices electrically connected in series.
  • the first demultiplexer may sequentially connect the first pad to at least some of the data lines.
  • the first demultiplexer may include sub demultiplexers, and the first pad may be simultaneously connected to some of the data lines through the sub demultiplexers.
  • a second demultiplexer disposed in the second region and connected between the second pad and the gate lines may be further included.
  • the display panel further includes sensing scan lines and sensing lines
  • the pixel circuit includes: a driving transistor electrically connected to the one end of the light emitting unit; a switching transistor connected between a gate electrode of the driving transistor and a corresponding one of the data lines, and a gate electrode electrically connected to a corresponding one of the gate lines; and a sensing transistor electrically connected between the one end of the light emitting unit and a corresponding one of the sensing lines, and a gate electrode electrically connected to a corresponding one of the sensing scan lines.
  • the gate lines may be respectively connected to the sensing lines in the second region.
  • the display panel may further include third pads disposed in the second area, and the first demultiplexer may sequentially connect at least some of the sensing lines to the third pads.
  • a method of inspecting a display panel is based on a voltage level sensed at one end of a light emitting unit (ie, a node connected to a driving transistor) (or a threshold voltage sensed with respect to the driving transistor). It may be determined whether the light emitting devices in the pixel are normally aligned (ie, the alignment state of the light emitting devices).
  • the display panel according to embodiments of the present invention may further include a first demultiplexer selectively connecting the data lines to the test pad, and may determine the alignment state of the light emitting devices for each pixel.
  • a repair operation and the like may be performed on the abnormally aligned light emitting elements, and thus, luminance deviation due to abnormal alignment of at least some of the light emitting elements in the pixel may be improved, and display quality may be improved.
  • FIG. 1 is a schematic block diagram illustrating a display panel according to example embodiments.
  • FIG. 2 and 3 are schematic block diagrams illustrating an example of the display panel of FIG. 1 .
  • FIG. 4 is a schematic circuit diagram illustrating an example of a pixel included in the display panel of FIG. 1 .
  • FIG. 5 is a schematic plan view illustrating an example of the pixel of FIG. 4 .
  • FIG. 6 is a schematic waveform diagram illustrating an example of signals measured in the pixel of FIG. 4 .
  • FIG. 7 is a schematic circuit diagram illustrating another example of a pixel included in the display panel of FIG. 1 .
  • FIG. 8 is a schematic waveform diagram illustrating an example of signals measured in the pixel of FIG. 7 .
  • FIG. 9 is a schematic diagram illustrating an enlarged example of an area of the display panel of FIG. 1 .
  • FIG. 10 and 11 are schematic views illustrating another example in which an area of the display panel of FIG. 1 is enlarged.
  • FIG. 12 is a schematic waveform diagram illustrating an example of signals measured by the display panel of FIG. 9 .
  • FIG. 13 is a schematic flowchart illustrating a method of inspecting a display panel according to example embodiments.
  • FIG. 14 is a schematic flowchart illustrating a detailed process of determining an alignment state of light emitting devices by the method of FIG. 13 .
  • FIG. 15 is a schematic perspective view schematically illustrating a light emitting device used as a light source in the display panel of FIG. 1 .
  • FIG. 16 is a schematic cross-sectional view of the light emitting device of FIG. 15 .
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • the certain component is directly connected to the other component, or another component (eg, a 'third component')
  • a certain element eg 'first element'
  • a certain element is “directly connected” or “directly connected” to another element (eg 'second element').
  • connected it may be understood that no other element (eg, a 'third element') exists between the certain element and the other element.
  • the phrase “at least one” is intended to include the meaning of “at least one selected from the group” for the purposes of its meaning and interpretation.
  • “at least one of A and B” may be understood to mean “A, B or A and B.”
  • FIG. 1 is a schematic block diagram illustrating a display panel according to example embodiments.
  • 2 and 3 are schematic block diagrams illustrating an example of the display panel of FIG. 1 .
  • the display panel 10 includes a substrate SUB, scan lines SL1 to SLn, where n is a positive integer (or gate lines), data lines DL1 to DLm, However, m is a positive integer) and pixels PXL may be included. Also, the display panel 10 may include pads PDS, a first demultiplexer DEMUX1, and a second demultiplexer DEMUX2.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may include a first area A1 and a second area A2 surrounding the first area A1 .
  • the substrate SUB is a mother substrate that is a basis for manufacturing the panel
  • the first area A1 of the substrate SUB cut along the cutting line L_CUT is a panel (ie, a display panel provided in a display device). , or cell).
  • the scan lines SL1 to SLn, the data lines DL1 to DLm, and the pixels PXL are disposed in the first area A1 , and the pads PDS and the first demultiplexer are disposed in the second area A2 .
  • (DEMUX1) and a second demultiplexer (DEMUX2) may be disposed.
  • the scan lines SL1 to SLn may extend in the first direction DR1 and may be arranged in the second direction DR2 .
  • the data lines DL1 to DLm may extend in the second direction DR2 and may be arranged along the first direction DR1 .
  • the pixel PXL may be provided in an area (eg, a pixel area) partitioned by the scan lines SL1 to SLn and the data lines DL1 to DLm.
  • the pixel PXL may be electrically connected to a corresponding one of the scan lines SL1 to SLn and a corresponding one of the data lines DL1 to DLm.
  • the pixel PXL may be connected to the i-th scan line SLi and the j-th data line DLj.
  • the display panel 10 includes sensing scan lines arranged parallel to the scan lines SL1 to SLn and sensing lines arranged parallel to the data lines DL1 to DLm (or readout). lines), and the pixel PXL may be further electrically connected to a corresponding one of the sensing scan lines and a corresponding one of the sensing lines.
  • the sensing scan lines and sensing lines will be described later with reference to FIGS. 4 and 9 .
  • the pixel PXL may include light emitting devices and at least one transistor to provide or provide a driving current to the light emitting devices.
  • the pixel PXL may emit light with a luminance corresponding to a data signal (or data voltage) provided through the data line in response to a first gate signal (or first scan signal) provided through the scan line.
  • the pixel PXL responds to a second gate signal (or, a second scan signal) provided through a sensing scan line, as information about characteristics of a light emitting device (eg, information about a threshold voltage of a driving transistor), and is sensed voltage or sensing current) may be output through the sensing line.
  • the pads PDS may be disposed in the pad area A_PAD adjacent to at least one side of the first area A1 .
  • the pad area A_PAD may be included in the second area A2 .
  • the pads PDS may be disposed in the pad area A_PAD positioned in the second direction DR2 with respect to the first area A1 .
  • the pads PDS include a first pad area A_PAD1 and a second pad area A_PAD2 in which the first area A1 is disposed in the second direction DR2 . ) can be placed in As another example, as shown in FIG.
  • the pads PDS may be disposed in the pad area A_PAD surrounding the first area A1 .
  • the pads PDS may be disposed adjacent to at least one side of the first area A1 according to the number (or quantity) of the pads PDS.
  • the pads PDS may include first pads PDS1 and second pads PDS2 .
  • the first pads PDS1 are electrically connected to the external test device 20 , and receive a test voltage (or a test signal) and first demultiplexer control signals (or first demultiplexer control) from the test device 20 . signal) can be received.
  • the second pads PDS2 are electrically connected to the test apparatus 20 and may receive a gate signal (or scan signal) and second demux control signals from the test apparatus 20 .
  • the test voltage, the first demux control signals, the gate signal, and the second demux control signals will be described later with reference to FIGS. 6 and 12 .
  • the first demultiplexer DEMUX1 is electrically connected to the data lines DL1 to DLm, and also the first pads PDS1 through the first test lines TL1_1 to TL1_k (a positive integer smaller than m). ) can be electrically connected to.
  • the first demultiplexer DEMUX1 may selectively electrically connect some of the data lines DL1 to DLm to the first pads PDS1 in response to the first demultiplexer control signals. For example, a test voltage applied to the first pads PDS1 may be selectively applied to the data lines DL1 to DLm.
  • the applied test voltage may be sequentially applied to the data lines DL1 to DLm.
  • test pads (or electrically connected to each of the pixels PXL (or pixel columns)) That is, the pads PDS) are required, and a pad area A_PAD having a larger area to dispose the test pads may be required. Accordingly, the area ratio of the second region A2 in the substrate SUB increases, and conversely, the area ratio of the first region A1 in the substrate SUB decreases, and the manufacturing cost of the panel (or cell) is reduced. can increase An inspection apparatus having a number of channels corresponding to the number of inspection pads is required, and the inspection cost (or manufacturing cost) may also increase.
  • the display panel 10 selectively electrically connects the first pads PDS1 to at least some of the pixels PXL using the first demultiplexer DEMUX1, Accordingly, the number of first pads PDS1 (or pads PDS) may be reduced.
  • the second demultiplexer DEMUX2 may be electrically connected to the scan lines SL1 to SLn and may also be electrically connected to the second pads PDS2 through the second test lines TLS2 .
  • the second demultiplexer DEMUX2 may selectively electrically connect some of the scan lines SL1 to SLn to the second pads PDS2 in response to the second demultiplexer control signals. For example, a gate signal applied to the second pads PDS2 may be selectively applied to the scan lines SL1 to SLn.
  • the applied gate signal may be sequentially applied to the scan lines SL1 to SLn.
  • the second demultiplexer DEMUX2 is a shift register (or scan) configured to sequentially generate and output a gate signal in the form of a pulse using the first demultiplexer control signals (or clock signals). driving circuit).
  • the second pads PDS2 are selectively electrically connected to at least some of the pixels PXL using the second demultiplexer DEMUX2, the second pads PDS2 (or the pads PDS) number may be reduced.
  • the first demultiplexer DEMUX1 is positioned in the second direction DR2 with respect to the first area A1
  • the second demultiplexer DEMUX2 is positioned in the first direction DR1 with respect to the first area A1
  • the arrangement is not limited thereto.
  • the display panel 10 may further include a third demultiplexer DEMUX3 and a fourth demultiplexer DEMUX4 .
  • the third demultiplexer DEMUX3 is positioned in a direction opposite to the second direction DR2 with respect to the first area A1 , and a part of the data lines DL1 to DLm is a pad disposed in the second pad area A_PAD2 .
  • the fourth demultiplexer DEMUX4 is positioned in the first direction DR1 with respect to the first area A1 and provides at least some of the scan lines SL1 to SLn to the pads disposed in the second pad area A_PAD2. Alternatively (eg, sequentially) may be electrically connected.
  • the inspection device 20 detects or measures a sensing signal (eg, a sensing voltage) output from the pixels PXL through sensing lines according to the test voltage, and based on the sensing signal, An alignment state (or a lighting state) of the internal light emitting elements may be determined.
  • a sensing signal eg, a sensing voltage
  • the inspection apparatus 20 may determine that the alignment state of the light emitting devices in the corresponding pixel PXL is normal or effective. .
  • the inspection device 20 determines that the alignment state of the light emitting elements in the corresponding pixel PXL is abnormal or invalid. can judge A configuration for determining the alignment state of the light emitting devices in the pixel PXL will be described later with reference to FIGS. 4 to 8 together with the structure of the pixel PXL.
  • the display panel 10 applies the test voltage applied to the first pads PDS1 to the pixels PXL (or the pixel column) using the first demultiplexer DEMUX1 . ), and also, the gate signal applied to the second pads PDS2 may be selectively provided to the pixels PXL (or pixel rows) using the second demultiplexer DEMUX2. there is. Accordingly, the total number of the pads PDS may be relatively reduced, and the manufacturing cost of the panel may be reduced.
  • FIG. 4 is a schematic circuit diagram illustrating an example of a pixel included in the display panel of FIG. 1 .
  • the pixel PXL may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU is a light emitting device electrically connected in parallel between the first power line PL1 to which the first power voltage VDD is applied and the second power line PL2 to which the second power voltage VSS is applied. (LDs) may be included.
  • the first power line PL1 and the second power line PL2 may be electrically connected to some (eg, separate power pads) of the pads PDS described with reference to FIG. 1 .
  • the light emitting unit EMU may have a first electrode EL1 electrically connected to the first power line PL1 via the pixel circuit PXC and the first power line PL1 , or a “first alignment electrode” "), the third electrode EL3 or “second alignment electrode” electrically connected to the second power line PL2, and the first and third electrodes EL1 and EL3 in the same direction as each other.
  • the first electrode EL1 may be an anode electrode
  • the third electrode EL3 may be a cathode electrode.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end electrically connected to the first power line PL1 through the first electrode EL1 and a second end through the third electrode EL3 . The other end may be electrically connected to the power line PL2.
  • the voltages of different potentials are electrically connected in parallel in the same direction between the first electrode EL1 and the third electrode EL3 to which voltages are respectively supplied.
  • Each light emitting element LD may form or constitute a respective effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting devices LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the voltage level of the data signal Vdata applied through the j-th data line DLj to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may be divided and flow through the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting element LDr is electrically connected between the first and third electrodes EL1 and EL3 together with the light emitting elements LD constituting the effective light sources in parallel, and in the opposite direction to the light emitting elements LD. (or in a different polarity direction) may be electrically connected between the first and third electrodes EL1 and EL3 .
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and third electrodes EL1 and EL3 , and thus the reverse direction A current does not substantially flow through the light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be connected to the i-th scan line SLi, the i-th sensing scan line SSLi, the j-th data line DLj, and the j-th sensing line RLj of the corresponding pixel PXL. .
  • the pixel circuit PXC may include first, second, and third transistors T1 , T2 , and T3 and a storage capacitor Cst.
  • the structure of the pixel circuit PXC is not limited to the exemplary embodiment illustrated in FIG. 4 .
  • the first terminal (or first electrode) of the first transistor T1 (driving transistor) is connected to the first power line PL1 , and the second terminal (or second electrode) is connected to the second node N2 ( Alternatively, it may be connected to the first electrode EL1).
  • the first terminal and the second terminal of the first transistor T1 are different terminals.
  • the first terminal is a drain electrode
  • the second terminal may be a source electrode.
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • a first terminal of the second transistor T2 may be connected to the j-th data line DLj, and a second terminal may be connected to the first node N1 .
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line SLi.
  • the second transistor T2 is a scan signal SC (or, from the i-th scan line SLi) of a gate-on voltage (eg, high voltage) at which the second transistor T2 can be turned on. It is turned on when the first gate signal) is supplied to electrically connect the j-th data line DLj and the first node N1 .
  • the data signal Vdata may be supplied to the j-th data line DLj, and accordingly, the data signal Vdata may be transmitted to the first node N1.
  • the data signal Vdata transferred to the first node N1 may be charged in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst may be connected to the first node N1 , and the other electrode may be connected to the second node N2 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal Vdata supplied to the first node N1 , and maintain the charged voltage until the next data signal Vdata is supplied.
  • a first terminal of the third transistor T3 may be connected to the second node N2 , and a second terminal may be connected to the j-th sensing line RLj.
  • the gate electrode of the third transistor T3 may be electrically connected to the j-th sensing scan line SSLi. Meanwhile, when the j-th sensing line RLj is omitted, the second terminal of the third transistor T3 may be connected to the j-th data line DLj. When the i-th sensing scan line SSLi is omitted, the gate electrode of the third transistor T3 may be connected to the i-th scan line SLi.
  • the third transistor T3 is applied to the sensing scan signal SS (or the second gate signal) of the gate-on voltage (eg, high level) supplied to the i-th sensing scan line SSLi. It may be turned on by the controller to electrically connect the j-th sensing line RLj and the second node N2.
  • the first transistor T1 may be turned on.
  • the third transistor T3 is turned on by supplying the sensing scan signal SS of the gate-on voltage to the third transistor T3 to electrically connect the first transistor T1 to the j-th sensing line RLj.
  • a sensing voltage corresponding to the threshold voltage of the first transistor T1 may be extracted through the above-described j-th sensing line RLj.
  • the extracted sensing voltage may be used to determine the alignment state of the light emitting devices LD in the light emitting unit EMU.
  • FIG. 4 discloses an embodiment in which the first, second, and third transistors T1 , T2 , and T3 are all N-type transistors
  • the present invention is not limited thereto.
  • at least one of the above-described first, second, and third transistors T1 , T2 , and T3 may be changed to a P-type transistor.
  • the light emitting unit EMU is connected between the pixel circuit PXC and the second power line PL2 , but the light emitting unit EMU includes the first power line PL1 and the pixel circuit PL2 .
  • PXC may be connected.
  • the light emitting unit EMU includes a first stage SET1 (or a first stack, a first sub light emitting unit) and a second stage sequentially electrically connected between the first and second power lines PL1 and PL2 . (SET2) (or a second stack, a second sub-light emitting unit).
  • the light emitting unit EMU includes first, second, third, and fourth electrodes EL1 , EL2 , EL3 , and EL4 , and each of the first and second stages SET1 and SET2 includes the electrodes
  • a plurality of light emitting devices LD electrically connected in parallel in the same direction may be included between two electrodes of EL1 , EL2 , EL3 , and EL4 .
  • the first stage SET1 includes a first electrode EL1 and a second electrode EL2 (or a first sub-intermediate electrode CTE-1), and includes a first electrode EL1 and a second electrode EL2. ) (or at least one first light emitting device LD1 electrically connected between the first sub-middle electrode CTE-1).
  • the first stage SET1 is electrically connected between the first electrode EL1 and the second electrode EL2 (or the first sub-intermediate electrode CTE-1) in the opposite direction to the first light emitting element LD1.
  • a reverse light emitting device LDr may be included.
  • the second stage SET2 includes the fourth electrode EL4 (or the second sub-middle electrode CTE-2) and the third electrode EL3, and the fourth electrode EL4 (or the second sub-intermediate electrode CTE-2). At least one second light emitting device LD2 electrically connected between the intermediate electrode CTE-2) and the third electrode EL3 may be included. Also, the second stage SET2 is electrically connected between the fourth electrode EL4 (or the second sub-middle electrode CTE-2) and the third electrode EL3 in a direction opposite to that of the second light emitting device LD2. It may include a reverse light emitting device (LDr) connected to each other.
  • LDr reverse light emitting device
  • the first sub intermediate electrode CTE - 1 of the first stage SET1 and the second sub intermediate electrode CTE - 2 of the second stage SET2 may be provided integrally with each other or may be electrically connected to each other. That is, the first sub-intermediate electrode CTE-1 and the second sub-intermediate electrode CTE-2 connect the intermediate electrode CTE electrically connecting the successive first and second stages SET1 and SET2 to each other. configurable.
  • the first sub-middle electrode CTE-1 and the second sub-intermediate electrode CTE-2 are integrally provided, the first sub-middle electrode CTE-1 and the second sub-middle electrode CTE-2 are They may be different regions of the intermediate electrode CTE.
  • the first electrode EL1 may be an anode electrode of the light emitting unit EMU of each pixel PXL
  • the third electrode EL3 may be a cathode of the light emitting unit EMU.
  • the light emitting unit EMU of the pixel PXL including the light emitting devices LD electrically connected in a series/parallel mixed structure can easily adjust driving current/voltage conditions according to applied product specifications.
  • the light emitting unit EMU of the pixel PXL including the light emitting devices LD electrically connected in a series/parallel mixed structure has a driving current compared to the light emitting unit EMU having a structure in which the light emitting devices LDs are connected only in parallel.
  • the pixel PXL is a light emitting unit EMU and may include stages electrically connected in series (eg, first and second stages SET1 and SET2 ). . Accordingly, the driving current of the pixel PXL may be reduced.
  • the pixel PXL (or the light emitting unit EMU) is illustrated as including two stages (ie, the first and second stages SET1 and SET2 ), but is limited thereto. it is not For example, the pixel PXL may include three or more stages.
  • FIG. 5 is a schematic plan view illustrating an example of the pixel of FIG. 4 .
  • illustration of transistors electrically connected to the light emitting devices LD and signal lines electrically connected to the transistors are omitted in FIG. 5 , focusing on the light emitting unit EMU described with reference to FIG. 4 .
  • the pixel PXL is schematically illustrated.
  • a pixel PXL may be formed in a pixel area PXA defined on a substrate.
  • the pixel area PXA may include an emission area EMA.
  • the pixel PXL may include a bank BNK and may be defined by a bank BNK surrounding the emission area EMA.
  • the bank BNK includes a first opening OP1 and a second opening OP2 exposing the lower structure, and the light emitting area EMA is a first opening OP of the bank BNK. It can be defined by OP1).
  • the second opening OP2 may be spaced apart from the first opening OP1 in the pixel area PXA and may be located adjacent to one side (eg, a lower side or an upper side) of the pixel area PXA. .
  • the pixel PXL may include a first electrode EL1 , a second electrode EL2 , a third electrode EL3 , and a fourth electrode EL4 that are physically separated or spaced apart from each other.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 are the first electrode EL1 , the second electrode EL2 , and the second electrode EL4 described with reference to FIG. 4 . It may correspond to the third electrode EL3 and the fourth electrode EL4, respectively.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may be sequentially arranged along the first direction DR1 .
  • Each of the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may extend in a second direction DR2 crossing the first direction DR1 . . Ends of the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may be located in the second opening OP2 of the bank BNK.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 are formed so that the light emitting devices LD are supplied on the substrate during the manufacturing process of the display device. Before, it extends to adjacent pixel areas, and after the light emitting devices LD are supplied and aligned in the pixel area PXA, other electrodes (eg, adjacent in the second direction DR2 ) in the second opening OP2 . electrodes of adjacent pixels).
  • the second opening OP2 of the bank BNK is formed for a separation process for the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 . can be provided.
  • the first electrode EL1 may include a protrusion protruding from the emission area EMA in the first direction DR1 toward the second electrode EL2 .
  • the protrusion of the first electrode EL1 may be provided to maintain a predetermined distance between the first electrode EL1 and the second electrode EL2 in the emission area EMA.
  • the fourth electrode EL4 may include a protrusion that protrudes in a direction opposite to the first direction DR1 from the light emitting area EMA toward the third electrode EL3 .
  • the protrusion of the fourth electrode EL4 may be provided to maintain a predetermined distance between the third electrode EL3 and the fourth electrode EL4 in the emission area EMA.
  • first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 are not limited thereto.
  • shapes and/or mutual arrangement relationships of the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may be variously changed.
  • each of the first electrode EL1 and the fourth electrode EL4 may not include a protrusion and may have a curved shape.
  • the first electrode EL1 is electrically connected to the first transistor T1 described with reference to FIG. 4 through the first contact hole CNT1
  • the third electrode EL3 is connected to the second contact hole CNT2 through the second contact hole CNT2 . It may be electrically connected to the second power line PL2 described with reference to FIG. 4 .
  • each of the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may have a single-layer or multi-layer structure.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may have a multilayer structure including a reflective electrode and a conductive capping layer.
  • the reflective electrode may have a single-layer or multi-layer structure.
  • the reflective electrode may include at least one reflective conductive layer, and optionally further include at least one transparent conductive layer disposed on and/or under the reflective conductive layer.
  • the pixel PXL includes a first bank pattern BNKP1 overlapping one area of the first electrode EL1 , a second bank pattern BNKP2 overlapping one area of the second electrode EL2 , A third bank pattern BNKP3 overlapping one region of the third electrode EL3 and a fourth bank pattern BNKP4 overlapping one region of the fourth electrode EL4 may be included.
  • the first bank pattern BNKP1 , the second bank pattern BNKP2 , the third bank pattern BNKP3 , and the fourth bank pattern BNKP4 are spaced apart from each other in the emission area EMA, and the first electrode EL1 ), a region of each of the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may protrude upward.
  • the first electrode EL1 (or the protrusion of the first electrode EL1 ) is disposed on the first bank pattern BNKP1 and moves in the third direction DR3 ( That is, it protrudes in the thickness direction of the substrate SUB), and the second electrode EL2 is disposed on the second bank pattern BNKP2 and protrudes in the third direction DR3 by the second bank pattern BNKP2.
  • the third electrode EL3 is disposed on the third bank pattern BNKP3 to protrude in the third direction DR3 by the third bank pattern BNKP3, and the fourth electrode EL4 (or the fourth electrode)
  • the protrusion of EL may be disposed on the fourth bank pattern BNKP4 and protrude in the third direction DR3 by the fourth bank pattern BNKP4.
  • the pixel PXL may include a first light emitting device LD1 and a second light emitting device LD2 . Also, the pixel PXL may further include the reverse light emitting device LDr described with reference to FIG. 4 .
  • the first light emitting device LD1 may be disposed between the first electrode EL1 and the second electrode EL2 .
  • the first end (or one end) of the first light emitting element LD1 faces the first electrode EL1
  • the second end (or the other end) of the first light emitting element LD1 has the second electrode ( EL2) can be faced.
  • the first light emitting devices LD1 are electrically connected to each other in parallel between the first electrode EL1 and the second electrode EL2, and referring to FIG. 4 ,
  • the described first stage SET1 may be configured.
  • the second light emitting device LD2 may be disposed between the third electrode EL3 and the fourth electrode EL4 .
  • a first end of the second light emitting device LD2 may face the fourth electrode EL4
  • a second end of the second light emitting device LD2 may face the third electrode EL3 .
  • the second end of the second light emitting element LD2 and the second end of the first light emitting element LD1 include a semiconductor layer of the same type (eg, a p-type semiconductor layer), and the second electrode EL2 and the third electrode EL3 interposed therebetween.
  • the second light emitting elements LD2 are electrically connected to each other in parallel between the third electrode EL3 and the fourth electrode EL4, and referring to FIG.
  • the described second stage SET2 may be configured.
  • the light emitting devices LD are disposed between the first electrode EL1 and the second electrode EL2 and between the third electrode EL3 and the fourth electrode EL4 in the first direction ( DR1), the alignment direction of the light emitting devices LD is not limited thereto.
  • at least one of the light emitting devices LD may be arranged in an oblique direction.
  • the first end of the first light emitting device LD1 is not directly disposed on the first electrode EL1 , but passes through at least one contact electrode, for example, the first contact electrode CNE1 . It may be electrically connected to the electrode EL1.
  • the second end of the second light emitting element LD2 is not directly disposed on the third electrode EL3, but passes through at least one contact electrode, for example, the second contact electrode CNE2. EL3) can be electrically connected.
  • the present invention is not limited thereto.
  • the first end of the first light emitting device LD1 may be in direct contact with the first electrode EL1 and may be electrically connected to the first electrode EL1 .
  • each of the first light emitting device LD1 and the second light emitting device LD2 includes a material having an inorganic crystalline structure, and may have a small size, for example, a nano-scale to a micro-scale.
  • a more detailed configuration of the light emitting device LD will be described later with reference to FIGS. 15 and 16 .
  • the light emitting devices LD may be prepared in a dispersed form in a predetermined solution, and may be supplied to the light emitting area EMA of the pixel area PXA through an inkjet printing method or a slit coating method.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the light emitting area EMA. In this case, when a predetermined voltage is applied between the first electrode EL1 and the second electrode EL2 and between the third electrode EL3 and the fourth electrode EL4 , the first electrode EL1 and the second electrode EL4 are applied.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , And the light emitting devices LD are self-aligned between the fourth electrode EL4.
  • the light emitting devices LD may be stably arranged between the fourth electrodes EL4 .
  • the pixel PXL may include a first contact electrode CNE1 , a second contact electrode CNE2 , and an intermediate electrode CTE.
  • the first contact electrode CNE1 is formed on the first end of the first light emitting element LD1 and at least one region of the first electrode EL1 corresponding to the first end of the first light emitting element LD1 . may be physically and/or electrically connected to the first electrode EL1 .
  • the second contact electrode CNE2 is formed on the second end of the second light emitting element LD2 and at least one region of the third electrode EL3 corresponding thereto, and is formed on the second end of the second light emitting element LD2 . may be physically and/or electrically connected to the third electrode EL3.
  • the intermediate electrode CTE includes a first sub intermediate electrode CTE-1 (or a first intermediate electrode) and a second sub intermediate electrode CTE-2 (or a second intermediate electrode) extending in the second direction DR2 . electrode) may be included.
  • the first sub-middle electrode CTE - 1 may be formed on the second end of the first light emitting device LD1 and at least one region of the corresponding second electrode EL2 .
  • the middle electrode CTE extends from the first sub intermediate electrode CTE-1 by bypassing the second contact electrode CNE2 or the second light emitting element LD2, and the second sub intermediate electrode CTE-2 is It may be formed on the first end of the second light emitting device LD2 and at least one region of the fourth electrode EL4 corresponding thereto.
  • the middle electrode CTE may electrically connect the second end of the first light emitting device LD1 and the first end of the second light emitting device LD2 .
  • the intermediate electrode CTE may be spaced apart from the second contact electrode CNE2 and may have a closed loop shape surrounding the second contact electrode CNE2 . Accordingly, the second light emitting device LD2 may be electrically connected to the first light emitting device LD1 in series through the intermediate electrode CTE.
  • the first and second light emitting devices LD1 and LD2 are disposed between the first to fourth electrodes EL1 , EL2 , EL3 and EL4 , and the first light emitting device LD1 ) and the second light emitting device LD2 may be electrically connected in series through the intermediate electrode CTE.
  • the light emitting unit EMU of the pixel PXL is configured by electrically connecting the first and second light emitting elements LD1 and LD2 arranged in the pixel area PXA of the pixel PXL in a series structure.
  • 6 is a schematic waveform diagram illustrating an example of signals measured in the pixel of FIG. 4 . 6 illustrates signals for explaining the operation of the pixel PXL during the inspection period. A sensing voltage corresponding to the threshold voltage of the first transistor T1 of the pixel PXL may be sensed during the inspection period.
  • the scan signal SC applied to the i-th scan line SLi may have a gate-on voltage level pulse.
  • the second transistor T2 is turned on in response to the scan signal SC having the gate-on voltage level, and the j-th data line DLj is connected to the first node N1 . can be electrically connected to.
  • the data signal Vdata (or test voltage) is applied to the j-th data line DLj
  • the data signal Vdata may be applied to the second node N2 .
  • the data signal Vdata may have a voltage level for sensing the threshold voltage Vth of the first transistor T1 .
  • the data signal Vdata is set to be greater than the reference voltage, and the reference voltage is electrically connected to the first stage SET1 (or the first light emitting element LD1) and the second stage SET2 (
  • the voltage level may be equal to the voltage difference between the total operating voltage of the second light emitting device LD2 and the operating voltage of one of the first stage SET1 and the second stage SET2 .
  • the operating voltage is a voltage required for the light emitting device LD to emit light.
  • the operating voltage may be a threshold voltage of the light emitting device LD.
  • the data signal Vdata is less than the total operating voltage of the first stage SET1 (or the first light emitting element LD1 ) and the second stage SET2 (or the second light emitting element LD2 ) or may have the same voltage level.
  • the data signal Vdata is about 5V based on the second power voltage VSS. (ie, 2.5V * 2) and greater than about 2.5V (ie, 5V - 2.5V), can have a voltage level of about 4V.
  • the sensing scan signal SS applied to the i-th sensing scan line SSLi may have a gate-on voltage level pulse.
  • the waveform and phase of the sensing scan signal SS may be substantially the same as the waveform and phase of the scan signal SC.
  • the third transistor T3 is turned on in response to the sensing scan signal SS of the gate-on voltage level, and the j-th sensing line RLj and the second node N2 are turned on. ) can be electrically connected.
  • the initialization voltage Vinit When the initialization voltage Vinit is applied to the j-th sensing line RLj at the start of the first period P1 , the initialization voltage Vinit may be applied to the second node N2 . Accordingly, at the start time of the first period P1 , the node voltage V_N2 of the second node N2 may have a voltage level of the initialization voltage Vinit. For example, the initialization voltage Vinit may have a voltage level of about 2V.
  • the supply of the initialization voltage Vinit may be cut off until the end of the first period P1 .
  • the first transistor T1 supplies a current corresponding to the gate-source voltage to the second node N2 , and accordingly, the node voltage V_N2 of the second node N2 is at a specific voltage level (eg, For example, it may increase linearly to the first voltage level V1).
  • the node voltage V_N2 of the second node N2 is a first voltage corresponding to a difference (ie, Vdata-Vth) between the data signal Vdata and the threshold voltage Vth of the first transistor T1 . It can rise to level V1.
  • the test apparatus 20 may sense the threshold voltage Vth (or the node voltage V_N2 ) of the first transistor T1 through the j-th sensing line RLj.
  • the test apparatus 20 controls the light emitting element LD in the pixel PXL. It may be determined that the first and second light emitting devices LD1 and LD2 or the first and second stages SET1 and SET2 are normally (or effectively) aligned.
  • the reference range is smaller than the total operating voltages of the first stage SET1 (or the first light emitting element LD1 ) and the second stage SET2 (or the second light emitting element LD2 ) and the reference voltage (ie, a voltage difference between the total operating voltage of the first and second stages SET1 and SET2 and the operating voltage of the light emitting device LD).
  • the reference range is smaller than a value obtained by multiplying the total number of the stages SET1 and SET2 by the operating voltage of the light emitting element LD, and is the number of stages SET1 and SET2 excluding one stage (ie, the total number). - 1) and the operating voltage of the light emitting device LD may be greater than the product of the multiplied value.
  • the reference range may be less than about 5V and greater than about 2.5V.
  • the test apparatus 20 determines that the light emitting devices LD in the pixel PXL are normally (or effectively) can be considered sorted.
  • 7 and 8 may be referred to to describe a case in which it is determined that the light emitting devices LD in the pixel PXL are not effectively aligned.
  • FIG. 7 is a schematic circuit diagram illustrating another example of a pixel included in the display panel of FIG. 1 .
  • FIG. 7 is a circuit diagram corresponding to FIG. 4 .
  • 8 is a schematic waveform diagram illustrating an example of signals measured in the pixel of FIG. 7 .
  • FIG. 8 is a waveform diagram corresponding to FIG. 6 .
  • the pixel PXL_1 of FIG. 7 may be substantially the same as or similar to the pixel PXL of FIG. 4 , except that the first light emitting device LD1 has a defect. . Accordingly, overlapping descriptions will not be repeated.
  • the defect of the first light emitting element LD1 is exemplary, and for example, the second light emitting element LD2 instead of the first light emitting element LD1 may have a defect.
  • the first electrode EL1 and the second electrode EL2 may be shorted by the first light emitting device LD1 having a defect illustrated in FIG. 7 .
  • the driving current flowing between the first electrode EL1 and the second electrode EL2 flows through the defective first light emitting device LD1 (eg, a short-circtuited light emitting device), and the operating voltage is A driving current may not flow to other necessary first light emitting devices LD1.
  • the driving current may not flow only to the first light emitting device LD1, and the driving current may flow to the other first light emitting device LD1, Accordingly, the display quality may hardly be deteriorated.
  • the disconnection of one first light emitting element LD1 may have little effect on the first stage SET1 .
  • the first stage SET1 does not operate (or emit light) and the luminance of the pixel PXL is large (eg, to 1/2 level). can be reduced.
  • the same data signal Vdata is applied to the pixel PXL of FIG.
  • the pixel PXL_1 of FIG. 7 may emit light with a luminance lower than that of the pixel PXL of FIG. 4 .
  • the display unit 110 (refer to FIG. 1 ) includes a plurality of pixels PXL_1 (ie, defective pixels PXL_1 ) of FIG. 5 , a luminance deviation may occur and display quality may deteriorate.
  • defects in the method of inspecting the display panel according to the exemplary embodiments of the present invention, defects (particularly, luminance change) in the pixel PXL_1 based on the sensed threshold voltage Vth of the first transistor T1 (or driving transistor) It is possible to detect whether a short circuit that has a large influence on the
  • the scan signal SC, the sensing scan signal SS, and the data signal Vdata shown in FIG. 8 are the scan signal SC and the sensing scan signal (Vdata) described with reference to FIG. 6 .
  • SS) and the data signal Vdata may be substantially the same as or similar to each other. Accordingly, overlapping descriptions will not be repeated.
  • the initialization voltage Vinit may be applied to the j-th sensing line RLj at the start time of the first period P1 , and then the supply of the initialization voltage Vinit may be cut off until the end time of the first period P1 . .
  • the first transistor T1 supplies a current corresponding to the gate-source voltage to the second node N2, and accordingly, the node voltage V_N2 of the second node N2 may increase linearly.
  • the node voltage V_N2 of the second node N2 may only increase to a second voltage level V2 lower than the first voltage level V1 .
  • the node voltage V_N2 of the second node N2 based on the second power supply voltage VSS becomes the second light emitting device.
  • the second voltage level V2 may be the same as or similar to the operating voltage of the second light emitting device LD2 based on the second power supply voltage VSS, for example, the second voltage level ( V2) may be about 2.5V.
  • the inspection device 20 detects the light emitting devices LD (ie, the first and second light emitting devices LD1 and LD2 , or the first and second light emitting devices LDs in the pixel PXL_1 ). It may be determined that the stages SET1 and SET2 are invalidly aligned.
  • the second voltage level V2 is about 2.5V and the reference range is greater than 2.5V and less than 5V
  • the second voltage level V2 is out of the reference range, so that the inspection device 20 may It may be determined that the light emitting elements LD are not aligned in (PXL_1) in an invalid manner.
  • a defect eg, a short circuit
  • the third electrode EL3 , and the fourth electrode EL4 are short-circuited, and the node voltage V_N2 of the second node N2 may be equal to the voltage level of the second power supply voltage VSS. Accordingly, a complete defect rather than a partial defect, that is, the non-operational pixel PXL_1 may also be detected.
  • a repair operation may be performed on the pixel PXL_1 including the light emitting devices LD that are not effectively aligned.
  • the repair operation of the first light emitting device LD1 may be performed by cutting the disconnected first light emitting device LD1 shown in FIG. 5 or a connection portion thereof using a laser or the like.
  • the inspection apparatus 20 determines whether the pixel PXL_1 (or the pixel PXL) is defective based on whether the second voltage level V2 (or the first voltage level V1 ) is within a reference range. has been described as judging, but is not limited thereto.
  • the sensing unit 140 may configure the pixel PXL_1 (or the pixel PXL) based on whether the sensed threshold voltage Vth_1 of the first transistor T1 of the pixel PXL_1 is within a normal range. It is also possible to determine the presence or absence of defects in
  • the inspection device 20 (or the inspection method of the display device) includes a second node N2 to which the first transistor T1 and the light emitting unit EMU are electrically connected. Based on the sensed voltage level V1 or V2 (or the sensed threshold voltage Vth or Vth_1 of the first transistor T1) at It may be determined whether the light emitting element LD has a short circuit, or an invalidly aligned light emitting element LD.
  • FIG. 9 is a schematic diagram illustrating an enlarged example of an area of the display panel of FIG. 1 . 9 , only a portion of the display panel 10 corresponding to two rows and six columns is illustrated by way of example. 10 and 11 are schematic views illustrating another example in which an area of the display panel of FIG. 1 is enlarged.
  • the display panel 10 includes a substrate SUB, scan lines SL1 and SL2, sensing scan lines SSL1 and SSL2, data lines DL1, DL2, DL3, DL4, DL5, DL6), sensing lines (RL1, RL2, RL3, RL4, RL5, RL6), pixels (PXL11, PXL12, PXL13, PXL14, PXL15, PXL16, PXL21, PXL22, PXL23, PXL24, PXL25, PXL26) ), first pads PDS1 , second pads PDS2 , a first demultiplexer DEMUX1 , and a second demultiplexer DEMUX2 .
  • Each of the pixels PXL11 to PXL16 and PXL21 to PXL26 is substantially the same as or similar to the pixel PXL described with reference to FIGS. 1 to 4 (or the pixel PXL_1 described with reference to FIG. 7 ), and thus overlapping descriptions is not to be repeated.
  • the first pads PDS1 , the second pads PDS2 , the first demultiplexer DEMUX1 , and the second demultiplexer DEMUX2 are formed in the second area A2 of the substrate SUB. ) and provided in the second area A2 and the second area A2 of the substrate SUB by a cutting process along the cutting line L_CUT may be removed.
  • the first pads PDS1 may include a first pad PD1, a first control pad PD1_C, and sensing pads PD_S1, PD_S2, PD_S3, PD_S4, PD_S5, and PD_S6.
  • the first pad PD1 may receive a test voltage from the outside (eg, the test device 20 (refer to FIG. 1 )).
  • the first pad PD1 may be electrically connected to the first demultiplexer DEMUX1 through the first test line TL_D1 .
  • the first test line TL_D1 may be included in the first test lines TL1_1 to TL1_k described with reference to FIG. 1 .
  • the first control pad PD1_C may receive a first demultiplexer control signal for controlling the first demultiplexer DEMUX1 from the outside.
  • the first control pad PD1_C may be electrically connected to the first demultiplexer DEMUX1 through the second test line TL_D2 .
  • the second test line TL_D2 may be included in the first test lines TL1_1 to TL1_k described with reference to FIG. 1 .
  • the first control pad PD1_C may include sub control pads according to the number of first demux control signals required to control the operation of the first demultiplexer DEMUX1 .
  • the sensing pads PD_S1 to PD_S6 are electrically connected to the sensing lines RL1 to RL6, respectively, and sensing signals output from the pixels PXL11 to PXL16 and PXL21 to PXL26 through the sensing lines RL1 to RL6. may be transferred to another component or an external component (eg, the inspection device 20 (see FIG. 1 )).
  • the second pads PDS2 may include a second pad PD2 and a second control pad PD2_C.
  • the second pad PD2 may receive a gate signal (or a scan signal) from an external component (eg, the test device 20 (refer to FIG. 1 )).
  • the second pad PD2 may be electrically connected to the second demultiplexer DEMUX2 through the first gate test line TL_G1 .
  • the second control pad PD2_C may receive a second demux control signal for controlling the second demultiplexer DEMUX2 from the outside.
  • the second control pad PD2_C may be electrically connected to the second demultiplexer DEMUX2 through the second gate test line TL_G2 .
  • the second control pad PD2_C may include a plurality of sub control pads according to the number of second demux control signals required to control the operation of the second demultiplexer DEMUX2.
  • the second demultiplexer control signal includes clock signals, a gate-on voltage, and a gate-off voltage.
  • the second control pad PD2_C may include sub control pads each receiving clock signals, a gate-on voltage, and a gate-off voltage.
  • the first demultiplexer DEMUX1 may be electrically connected to the data lines DL1 to DL6 .
  • the first demultiplexer DEMUX1 connects the first pad PD1 to the data lines DL1 in response to a first demux control signal provided through the first control pad PD1_C (or the second test line TL_D2). to DL6 ), and may transmit a test voltage applied to the first pad PD1 to a selected one of the data lines DL1 to DL6 .
  • the first demultiplexer DEMUX1 is electrically connected between the data lines DL1 to DL6 and the first pad PD1 (or the first test line TL_D1 ), respectively, and a first demultiplexer control signal It may include switches that are selectively turned on in response to.
  • the second demultiplexer DEMUX2 may be electrically connected to the scan lines SL1 and SL2 and the sensing scan lines SSL1 and SSL2 .
  • the second demultiplexer DEMUX2 connects the second pad PD2 to the scan lines in response to a second demux control signal provided through the second control pad PD2_C (or the second gate test line TL_G2).
  • SL1, SL2) and one of the sensing scan lines (SSL1, SSL2) selectively electrically connected, or one of the scan lines (SL1, SL2) and one of the sensing scan lines (SSL1, SSL2) can be selected to provide a gate signal.
  • the same gate signal may be applied to the scan lines SL1 and SL2 and the sensing scan lines SSL1 and SSL2 corresponding thereto during the inspection period.
  • one of the scan lines SL1 and SL2 eg, the first scan line SL1
  • one of the corresponding sensing scan lines SSL1 and SSL2 eg, the first sensing scan line (SSL1)
  • the display panel 10 is illustrated as including one first demultiplexer DEMUX1 in FIG. 9 , the display panel 10 is not limited thereto.
  • the display panel 10_1 may include sub demultiplexers DEMUX1_1 and DEMUX1_2 .
  • Each of the sub demultiplexers DEMUX1_1 and DEMUX1_2 may be implemented as a 1:4 demultiplexer, but this is exemplary.
  • Each of the sub demultiplexers DEMUX1_1 and DEMUX1_2 outputs 3 or less, or 5 or more outputs (ie, 1: It may have an input/output ratio of 5 or more).
  • the first sub demultiplexer DEMUX1_1 is electrically connected to the first to fourth data lines DL1 to DL4 , and in response to a first demux control signal provided through the second test line TL_D2 , the first to fourth data lines DL1 to DL4 .
  • One of the fourth data lines DL1 to DL4 may be electrically connected to the first pad PD1 .
  • the second sub demultiplexer DEMUX1_2 is electrically connected to other data lines (eg, fifth and sixth data lines DL5 to DL6), and responds to the first demultiplexer control signal.
  • One of the other data lines may be electrically connected to the first pad PD1 .
  • the fifth data line DL5 may be electrically connected to the first pad PD1 through the second sub demultiplexer DEMUX1_2 , and at the same time, the first data line through the first sub demultiplexer DEMUX1_1 .
  • the DL1 may be electrically connected to the first pad PD1 .
  • a test voltage is simultaneously applied to the first data line DL1 and the fifth data line DL5 , and pixels (eg, the eleventh pixel PXL11 ) electrically connected to the first data line DL1 . ) and the pixels electrically connected to the fifth data line DL5 (eg, the fifteenth pixel PXL15) may be simultaneously tested. Accordingly, the total inspection time for the display panel 10_1 may be relatively reduced.
  • sensing lines RL1 to RL6 are directly connected to the sensing pads PD_S1 to PD_D6, respectively, the present disclosure is not limited thereto.
  • the first demultiplexer DEMUX1 is electrically connected to the sensing lines RL1 to RL6 and the first sensing pad TL_D3 through the third test line TL_D3 .
  • PD_S1 may be electrically connected.
  • the third test line TL_D3 may be included in the first test lines TL1_1 to TL1_k described with reference to FIG. 1 .
  • the first demultiplexer DEMUX1 selects one of the sensing lines RL1 to RL6 and electrically connects it to the first sensing pad PD_S1, and receives the sensing lines RL1 from the pixels PXL11 to PXL16 and PXL21 to PXL26.
  • the first demultiplexer DEMUX1 may be selectively output to the first sensing pad PD_S1.
  • the first demultiplexer DEMUX1 electrically connects the first data line DL1 to the first pad PD1 , pixels electrically connected to the first data line DL1 (eg, The eleventh pixel PXL11 and the twenty-first pixel PXL21 may be inspected. Accordingly, the first demultiplexer DEMUX1 selects the first sensing line RL1 corresponding to the first data line DL1 to electrically connect it to the first sensing pad PD_S1, and transmits sensing signals from the corresponding pixels to the outside. can be output as Accordingly, the number of sensing pads (or first pads PDS1 ) in the display panel 10_2 may be further reduced.
  • FIG. 9 An operation of the display panel 10 of FIG. 9 (or the display panel 10_1 of FIG. 10 and the display panel 10_2 of FIG. 11 ) or an inspection method therefor will be described with reference to FIG. 12 .
  • FIG. 12 is a schematic waveform diagram illustrating an example of signals measured by the display panel of FIG. 9 .
  • the first demux control signal C_DEMUX1 applied to the first control pad PD1_C is It may have one switch control signal C_SW1 (or a first control value).
  • the first demultiplexer DEMUX1 may electrically connect the first data line DL1 to the first pad PD1 in response to the first switch control signal C_SW1 .
  • the test voltage applied to the first pad PD1 is provided to the first data line DL1
  • the first data voltage VDATA1 in the first data line DL1 is applied to the test voltage during the first period P1 . It may have a corresponding voltage level (eg, a logic high level).
  • the second demux control signal C_DEMUX2 applied to the second control pad PD2_C in the first period P1 may have a pulse of a logic high level.
  • the second demultiplexer DEMUX2 transmits the gate signal (or the scan signal and the sensing scan signal) to the scan lines SL1 and SL2 and the sensing scan lines SSL1 in response to the second demultiplexer control signal C_DEMUX2 .
  • SSL2 can be provided sequentially.
  • the first scan signal SC1 applied to the first scan line SL1 and the first sensing scan signal SS1 applied to the first sensing scan line SSL1 are Each may have a gate-on voltage level.
  • the first data voltage VDATA1 is applied to the eleventh pixel PXL11 and the eleventh sensing signal according to the first data voltage VDATA1 V_PXL11 (or the eleventh sensing voltage) may be output as the sensing signal VSENSE from the eleventh pixel PXL11 to the test apparatus 20 (refer to FIG. 1 ) through the first sensing line RL1 .
  • the eleventh sensing signal V_PXL11 When the eleventh sensing signal V_PXL11 is within the reference range described with reference to FIGS. 4 and 6 (eg, greater than the reference voltage or the second voltage level V2 , or the first voltage level V1 ) smaller than that), it may be determined that the light emitting devices LD (refer to FIG. 4 ) in the eleventh pixel PXL11 are effectively aligned.
  • the second scan signal SC2 applied to the second scan line SL2 and the second sensing scan signal SS2 applied to the second sensing scan line SSL2 are gated, respectively. It can have an on-voltage level.
  • the first data voltage VDATA1 is applied to the 21st pixel PXL21 and the 21st sensing signal ( VDATA1 ) according to the first data voltage VDATA1 is applied.
  • V_PXL21 (or the 21st sensing voltage) may be output as the sensing signal VSENSE from the 21st pixel PXL21 to the test apparatus 20 (refer to FIG. 1 ) through the first sensing line RL1 .
  • the twenty-first sensing signal V_PXL21 When the twenty-first sensing signal V_PXL21 is within the reference range, it may be determined that the light emitting devices LD in the twenty-first pixel PXL21 are effectively aligned.
  • the first demux control signal C_DEMUX1 applied to the first control pad PD1_C is the second switch control signal C_SW2 (or the second 2 control values).
  • the first demultiplexer DEMUX1 may electrically connect the second data line DL2 to the first pad PD1 in response to the second switch control signal C_SW2 .
  • the test voltage applied to the first pad PD1 is applied to the second data line DL2
  • the second data voltage VDATA2 in the second data line DL2 is applied to the test voltage during the second period P2 . It may have a corresponding voltage level (eg, a logic high level).
  • the second demux control signal C_DEMUX2 applied to the second control pad PD2_C in the second period P2 may have a pulse of a logic high level.
  • the second demultiplexer DEMUX2 transmits the gate signal (or the scan signal and the sensing scan signal) to the scan lines SL1 and SL2 and the sensing scan lines SSL1 in response to the second demultiplexer control signal C_DEMUX2 .
  • SSL2 can be provided sequentially.
  • the first scan signal SC1 applied to the first scan line SL1 and the first sensing scan signal SS1 applied to the first sensing scan line SSL1 are Each may have a gate-on voltage level.
  • the second data voltage VDATA2 is applied to the twelfth pixel PXL12 and the twelfth sensing signal according to the second data voltage VDATA2 V_PXL12 (or the twelfth sensing voltage) may be output as the sensing signal VSENSE from the twelfth pixel PXL12 to the test apparatus 20 (refer to FIG. 1 ) through the second sensing line RL2 .
  • the twelfth sensing signal V_PXL12 When the twelfth sensing signal V_PXL12 is within the reference range described with reference to FIGS. 4 and 6 , it may be determined that the light emitting devices LD in the twelfth pixel PXL12 are effectively aligned.
  • the second scan signal SC2 applied to the second scan line SL2 and the second sensing scan signal SS2 applied to the second sensing scan line SSL2 are gated, respectively. It can have an on-voltage level.
  • the first data voltage VDATA2 is applied to the 22nd pixel PXL22 and the 22nd sensing signal according to the second data voltage VDATA2 is applied.
  • V_PXL22 (or the 22nd sensing voltage) may be output as the sensing signal VSENSE from the 22nd pixel PXL22 to the test apparatus 20 (refer to FIG. 1 ) through the second sensing line RL2 .
  • the light emitting devices LD in the 22nd pixel PXL22 are considered to be invalidly aligned. can be judged.
  • the first demux control signal C_DEMUX1 applied to the first control pad PD1_C is the third switch control signal C_SW3 (or the second 3 control values).
  • the first demultiplexer DEMUX1 may electrically connect the third data line DL3 to the first pad PD1 in response to the third switch control signal C_SW3 .
  • the test voltage applied to the first pad PD1 is provided to the third data line DL3
  • the third data voltage VDATA3 in the third data line DL3 is applied to the test voltage during the third period P3 . It may have a corresponding voltage level (eg, a logic high level).
  • the second demux control signal C_DEMUX2 applied to the second control pad PD2_C may have a pulse of a logic high level.
  • the second demultiplexer DEMUX2 transmits the gate signal (or the scan signal and the sensing scan signal) to the scan lines SL1 and SL2 and the sensing scan lines SSL1 in response to the second demultiplexer control signal C_DEMUX2 .
  • SSL2 can be provided sequentially.
  • the thirteenth sensing signal V_PXL13 and the twenty-third sensing signal V_PXL23 are sequentially output from the thirteenth pixel PXL13 and the twenty-third pixel PXL23, and the thirteenth sensing signal V_PXL23 is sequentially output. Based on the sensing signal V_PXL13 and the twenty-third sensing signal V_PXL23, it may be determined whether the light emitting elements LD in the thirteenth pixel PXL13 and the twenty-third pixel PXL23 are effectively aligned, respectively.
  • the alignment state of the light emitting devices LD may be checked for each pixel PXL11 to PXL16 and PXL21 to PXL26 through the first demultiplexer DEMUX1 and the second demultiplexer DEMUX2 .
  • FIG. 13 is a schematic flowchart illustrating a method of inspecting a display panel according to example embodiments.
  • 14 is a schematic flowchart illustrating a detailed process of determining an alignment state of light emitting devices by the method of FIG. 13 .
  • the method of FIG. 13 may be performed by the inspection apparatus 20 on the display panel 10 of FIG. 1 .
  • a test voltage may be applied to each of the data lines DL1 to DLm ( S100 ).
  • the test voltage may be applied to the first pad PD1 and the test voltage may be sequentially applied to the data lines DL1 to DL6 through the first demultiplexer DEMUX1.
  • the first demultiplexer DEMUX1 includes a plurality of sub demultiplexers DEMUX1_1 and DEMUX1_2
  • a test voltage may be simultaneously applied to some of the data lines DL1 to DL6 .
  • the first demultiplexer DEMUX1 may sequentially electrically connect the sensing lines to the third pads. As described with reference to FIG. 11 , the first demultiplexer DEMUX1 may sequentially electrically connect the sensing lines RL1 to RL6 to the first sensing pad PD_S1 .
  • a gate signal may be applied to each of the gate lines (or the scan lines SL1 to SLn and the sensing lines) ( S200 ).
  • a gate signal is applied to the second pad PD2
  • a gate signal (or scan signal) is applied to the scan lines SL1 and SL2 through the second demultiplexer DEMUX2 .
  • a gate signal (or a sensing scan signal) may be sequentially applied to the sensing scan lines SSL1 and SSL2 through the second demultiplexer DEMUX2 .
  • a gate signal may be sequentially applied to the gate lines.
  • the scan signals SC1 and SC2 and the sensing scan signals SS1 and SS2 are connected to the scan lines ( SL1 and SL2 and the sensing scan lines SSL1 and SSL2 may be sequentially applied, respectively.
  • the scan signals SC1 and SC2 and the sensing scan signals SS1 and SS2 are connected to the scan lines SL1 and SL2 and the sensing scan lines .
  • SSL1 and SSL2 may be sequentially applied to each.
  • the gate signal may be simultaneously applied to one of the scan lines and one of the sensing scan lines through the second demultiplexer DEMUX2 .
  • the first scan signal SC1 and the first sensing scan signal SS1 are simultaneously applied to the first scan line SL1 and the first sensing scan line SSL1
  • the second scan signal SC2 and the second sensing scan signal SS2 may be simultaneously applied to the second scan line SL2 and the second sensing scan line SSL2 .
  • the sensing voltage applied to one end of the light emitting unit EMU (see FIG. 4 ) of each of the pixels PXL by the pixel circuit PXC (refer to FIG. 4 ) in response to the gate signal and the test voltage is measured can be measured (S300).
  • a test voltage is applied to the gate electrode of the first transistor T1 (or the driving transistor) in response to the gate signal, and one electrode of the first transistor T1 (that is, , an electrode electrically connected to one end of the light emitting unit EMU) is supplied with an initialization voltage through the sensing line RLj, and then, in a state in which the supply of the initialization voltage is stopped, a current flowing through the sensing line RLj A sensing voltage that changes based on the ? may be measured.
  • the method of FIG. 13 determines whether the light emitting devices LD are effectively connected in series within the light emitting unit EMU of each of the pixels PXL based on the sensing voltage (ie, the alignment state of the light emitting devices LD). can be determined (S400).
  • the method of FIG. 13 determines whether the sensing voltage is greater than the reference voltage ( S410 ), and when the sensing voltage is greater than the reference voltage, the light emitting elements LD are effectively serially It can be determined to be connected (S420).
  • the method of FIG. 13 may determine that at least one of the light emitting devices LD is shorted ( S430 ).
  • a repair operation may be performed on at least one of the light emitting devices LD determined to be short-circuited (or the pixel PXL including the same) ( S440 ).
  • a luminance deviation due to invalid alignment of at least some of the light emitting elements LD in the pixel PXL may be improved, and display quality may be improved.
  • FIG. 15 is a schematic perspective view schematically illustrating a light emitting device used as a light source in the display device of FIG. 1 .
  • 16 is a schematic cross-sectional view of the light emitting device of FIG. 15 .
  • the type and/or shape of the light emitting device is not limited to the embodiments shown in FIGS. 15 and 16 .
  • the light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and an active layer interposed between the first and second semiconductor layers 11 and 13 ( 12) may be included.
  • the light emitting device LD may implement a light emitting stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include one end (or lower end) and the other end (or upper end) along the extending direction.
  • One end (or lower end) of the light emitting device LD has a semiconductor layer of any one of the first and second semiconductor layers 11 and 13
  • the other end (or upper end) of the light emitting device LD has a first and the remaining semiconductor layers among the second semiconductor layers 11 and 13 .
  • the first semiconductor layer 11 is disposed at one end (or lower end) of the light emitting device LD
  • the second semiconductor layer 13 is disposed at the other end (or upper end) of the light emitting device LD. can be placed.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a long rod-like shape in the longitudinal direction (ie, an aspect ratio greater than 1) or a bar-like shape.
  • the length L of the light emitting device LD in the longitudinal direction may be greater than the diameter D or the width of the cross-section.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured to have a diameter (D) and/or a length (L) of about a micro scale or a nano scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to about 500 ⁇ m, and the length L thereof may be about 1 ⁇ m to about 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, Sn, or the like. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 and a lower surface exposed to the outside along the length L direction of the light emitting device LD.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 is a barrier layer (not shown), a strain reinforcing layer, and a well layer in one It can be stacked repeatedly as a unit.
  • the strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of about 400 nm to about 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant is formed on the upper and/or lower portions of the active layer 12 along the length L of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may form the active layer 12 .
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. It may include a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various materials other than this may constitute the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the length L direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 is at least one or more layers, for example, a cladding layer and/or TSBR (Tensile Strain) It may further include a barrier reducing) layer.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer to reduce a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting device LD includes an additional electrode (not shown) disposed on the second semiconductor layer 13 in addition to the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 described above. , hereinafter referred to as a 'first additional electrode') may be further included.
  • one additional electrode (not shown, hereinafter referred to as a 'second additional electrode') disposed on one end of the first semiconductor layer 11 may be further included.
  • first and second additional electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second additional electrodes may be Schottky contact electrodes.
  • the first and second additional electrodes may include a conductive material (or material).
  • the first and second additional electrodes may be formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include an opaque metal used, but the present invention is not limited thereto.
  • the first and second additional electrodes may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO, zinc oxide), and indium gallium zinc oxide (ITZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO transparent conductive oxide such as indium tin zinc oxide
  • first and second additional electrodes may be the same as or different from each other.
  • the first and second additional electrodes may be substantially transparent or translucent. Accordingly, the light generated by the light emitting device LD may pass through each of the first and second additional electrodes to be emitted to the outside of the light emitting device LD. According to an exemplary embodiment, when light generated by the light emitting device LD is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD without passing through the first and second additional electrodes
  • the first and second additional electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted or provided to cover only a portion of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit between the light emitting devices LDs. As long as the active layer 12 can prevent a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may be provided to completely surround the outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in a form that completely surrounds the outer circumferential surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but the present invention is not limited thereto. it is not According to an embodiment, when the light emitting device LD includes the first additional electrode, the insulating layer 14 may include the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the first additional electrode. The outer peripheral surface of each electrode may be entirely surrounded.
  • the insulating film 14 may not entirely surround the outer circumferential surface of the first additional electrode or surround or overlap only a portion of the outer circumferential surface of the first additional electrode and may not surround the rest of the outer circumferential surface of the first additional electrode. there is.
  • the insulating layer 14 may expose at least one region of each of the first and second additional electrodes.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include one or more insulating materials selected from the group consisting of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), aluminum oxide (AlOx), and titanium dioxide (TiO 2 ).
  • SiOx silicon oxide
  • SiNx silicon nitride
  • SiON silicon oxynitride
  • AlOx aluminum oxide
  • TiO 2 titanium dioxide
  • the above-described light emitting device LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emitting device ( Each of the light emitting devices LD may be surface-treated so that the LDs may be uniformly sprayed without being non-uniformly aggregated in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.

Abstract

표시 패널의 검사 방법은, 데이터 라인들 각각에 테스트 전압을 인가하는 단계; 게이트 라인들 각각에 게이트 신호를 인가하는 단계; 게이트 신호 및 테스트 전압에 응답하여 화소 회로에 의해 화소들 각각의 발광 유닛의 일단에 걸리는 센싱 전압을 측정하는 단계; 및 센싱 전압에 기초하여 화소들 각각의 발광 유닛 내에서 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계를 포함한다.

Description

표시 패널 및 표시 패널의 검사 방법
본 발명은 표시 패널 및 표시 패널의 검사 방법 에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명의 일 목적은, 표시 패널 내 화소들 내에서 발광 소자들이 정상적으로 정렬되었는지 여부를 판단할 수 있는 표시 패널의 검사 방법을 제공하는 것이다.
본 발명의 일 목적은, 화소별로 발광 소자들이 정상적으로 정렬되었는지 여부가 판단 가능한 표시 패널을 제공하는 데 있다.
본 발명의 일 실시예에 따른 표시 패널의 검사 방법은 표시 패널을 검사할 수 있다. 표시 패널은 게이트 라인들 및 데이터 라인들에 전기적으로 연결되는 화소들을 포함하며, 상기 화소들 각각은 상기 게이트 라인들 중 대응되는 하나 및 상기 데이터 라인들 중 대응되는 하나에 전기적으로 연결되는 화소 회로 및 일단이 상기 화소 회로에 연결되는 발광 유닛을 포함한다. 표시 패널의 검사 방법은, 상기 데이터 라인들 각각에 테스트 전압을 인가하는 단계; 상기 게이트 라인들 각각에 게이트 신호를 인가하는 단계; 상기 게이트 신호 및 상기 테스트 전압에 응답하여 상기 화소 회로에 의해 상기 화소들 각각의 상기 발광 유닛의 상기 일단에 걸리는 센싱 전압을 측정하는 단계; 및 상기 센싱 전압에 기초하여 상기 화소들 각각의 상기 발광 유닛 내에서 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계를 포함한다.
일 실시예에 있어서, 상기 테스트 전압은 기준 전압보다 크며, 상기 기준 전압은 직렬 연결된 상기 발광 소자들의 총 동작 전압 및 상기 발광 소자들 중 하나의 동작 전압 간의 전압 차이와 같을 수 있다.
일 실시예에 있어서, 상기 테스트 전압은 상기 발광 소자들의 상기 총 동작 전압보다 작거나 같을 수 있다.
일 실시예에 있어서, 상기 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계는, 상기 센싱 전압이 상기 기준 전압보다 큰 경우, 상기 발광 소자들이 모두 유효하게 정렬된 것으로 판단하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계는, 상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 적어도 하나가 유효하지 않게 정렬된 것으로 판단하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 방법은, 상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 상기 적어도 하나가 단락 회로인 것으로 판단하는 단계; 및 리페어 공정을 통해 상기 발광 소자들 중 상기 적어도 하나는 물리적으로 오픈(open)하는 단계를 더 포함 수 있다.
일 실시예에 있어서, 상기 데이터 라인들 각각에 상기 테스트 전압을 인가하는 단계는, 제1 패드에 상기 테스트 전압을 인가하는 단계; 및 상기 제1 패드 및 상기 데이터 라인들 사이에 전기적으로 연결된 제1 디멀티플렉서를 통해 상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고, 상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계는, 상기 서브 디멀티플렉서들을 통해 상기 데이터 라인들 중 일부에 상기 테스트 전압을 동시에 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인들 각각에 상기 게이트 신호를 인가하는 단계는, 제2 패드에 게이트 신호를 인가하는 단계; 및 상기 제2 패드 및 상기 게이트 라인들 사이에 전기적으로 연결된 제2 디멀티플렉서를 통해 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계는, 상기 데이터 라인들 중 하나의 데이터 라인에 상기 테스트 전압이 인가되는 동안 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고, 상기 화소 회로는 상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 하나 사이에 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 하나에 전기적으로 연결되는 센싱 트랜지스터를 포함하고, 상기 제2 디멀티플렉서를 통해 상기 게이트 라인들 중 하나와 상기 센싱 라인들 중 하나에 상기 게이트 신호가 동시에 인가될 수 있다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 제3 패드들에 순차적으로 연결할 수 있다.
일 실시예에 있어서, 상기 센싱 전압을 측정하는 단계는, 상기 게이트 신호에 응답하여 상기 화소 회로 내 구동 트랜지스터의 게이트 전극에 상기 테스트 전압을 인가하는 단계; 상기 발광 유닛의 상기 일단에 전기적으로 연결되는 상기 구동 트랜지스터의 일 전극에 센싱 라인을 통해 초기화 전압을 공급하는 단계; 상기 테스트 전압이 인가되는 동안 상기 초기화 전압의 공급을 중단하는 단계; 및 상기 센싱 라인을 통해 흐르는 전류에 기초하여 변화되는 상기 센싱 전압을 측정하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은, 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 기판; 게이트 라인들; 데이터 라인들; 상기 제1 영역에 배치되고 상기 게이트 라인들 및 상기 데이터 라인들에 전기적으로 연결되는 화소들; 상기 제2 영역에 배치되는 제1 패드들 및 제2 패드; 및 상기 제2 영역에 배치되고 상기 제1 패드 및 상기 데이터 라인들 사이에 전기적으로 연결되는 제1 디멀티플렉서를 포함하고, 상기 화소들 각각은 상기 게이트 라인들 중 대응되는 하나 및 상기 데이터 라인들 중 대응되는 하나에 전기적으로 연결되는 화소 회로 및 일단이 상기 화소 회로에 전기적으로 연결되는 발광 유닛을 포함하며, 상기 발광 유닛들 각각은 전기적으로 직렬 연결된 발광 소자들을 포함한다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 상기 제1 패드를 상기 데이터 라인들 중 적어도 일부에 순차적으로 연결할 수 있다.
일 실시예에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고, 상기 서브 디멀티플렉서들을 통해 상기 제1 패드는 상기 데이터 라인들 중 일부에 동시에 연결될 수 있다.
일 실시예에 있어서, 상기 제2 영역에 배치되고 상기 제2 패드 및 상기 게이트 라인들 사이에 연결되는 제2 디멀티플렉서를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고, 상기 화소 회로는, 상기 발광 유닛의 상기 일단에 전기적으로 연결되는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트 전극 및 상기 데이터 라인들 중 대응되는 하나 사이에 연결되고 게이트 전극이 상기 게이트 라인들 중 대응되는 하나에 전기적으로 연결되는 스위칭 트랜지스터; 및 상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 하나 사이에 전기적으로 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 하나에 전기적으로 연결되는 센싱 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인들은 상기 제2 영역에서 상기 센싱 라인들과 각각 연결될 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 제2 영역에 배치되는 제3 패드들을 더 포함하고, 상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 상기 제3 패드들에 순차적으로 연결할 수 있다.
본 발명의 실시예들에 따른 표시 패널의 검사 방법은, 발광 유닛의 일단(즉, 구동 트랜지스터와 연결되는 노드)에서의 센싱된 전압 레벨(또는, 구동 트랜지스터에 대해 센싱된 문턱 전압)에 기초하여 화소 내 발광 소자들이 정상적으로 정렬되었는지 여부(즉, 발광 소자들의 정렬 상태)를 판단할 수 있다.
또한, 본 발명의 실시예들에 따른 표시 패널은 데이터 라인들을 검사 패드에 선택적으로 연결하는 제1 디멀티플렉서를 더 포함하고, 화소별로 발광 소자들의 정렬 상태를 판단할 수 있다.
비정상적으로 정렬된 발광 소자들에 대해서는 리페어 작업 등이 수행될 수 있고, 따라서, 화소 내 발광 소자들 중 적어도 일부의 비정상적인 정렬에 기인한 휘도 편차가 개선되고, 표시 품질이 향상될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 패널을 나타내는 개략적인 블록도이다.
도 2 및 도 3은 도 1의 표시 패널의 일 예를 나타내는 개략적인 블록도들이다.
도 4는 도 1의 표시 패널에 포함된 화소의 일 예를 나타내는 개략적인 회로도이다.
도 5는 도 4의 화소의 일 예를 나타내는 개략적인 평면도이다.
도 6은 도 4의 화소에서 측정되는 신호들의 일 예를 나타내는 개략적인 파형도이다.
도 7은 도 1의 표시 패널에 포함된 화소의 다른 예를 나타내는 개략적인 회로도이다.
도 8은 도 7의 화소에서 측정되는 신호들의 일 예를 나타내는 개략적인 파형도이다.
도 9는 도 1의 표시 패널의 일 영역을 확대한 일 예를 나타내는 개략적인 도면이다.
도 10 및 도 11은 도 1의 표시 패널의 일 영역을 확대한 다른 예를 나타내는 개략적인 도면들이다.
도 12는 도 9의 표시 패널에서 측정되는 신호들의 일 예를 나타내는 개략적인 파형도이다.
도 13은 본 발명의 실시예들에 따른 표시 패널의 검사 방법을 나타내는 개략적인 순서도이다.
도 14는 도 13의 방법에 의해 발광 소자들이 정렬 상태를 판단하는 단계의 세부 프로세스를 설명하는 개략적인 순서도이다.
도 15는 도 1의 표시 패널에서 광원으로 이용되는 발광 소자를 개략적으로 도시한 개략적인 사시도이다.
도 16은 도 15의 발광 소자의 개략적인 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
명세서 및 청구 범위에서, "적어도 하나"라는 문구는 그 의미 및 해석의 목적을 위해 "그룹으로부터 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A 및 B 중 적어도 하나"는 "A, B 또는 A 및 B"를 의미하는 것으로 이해 될 수 있습니다.
본 명세서에서 달리 정의되거나 암시되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 본 명세서에서 사용 된 모든 용어는 본 발명이 속하는 기술 분야의 통상의 기술자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의 된 용어와 같은 용어는 관련 기술 및 개시 내용의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야하며, 여기에 명확하게 정의되지 않는 한 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 실시예들에 따른 표시 패널을 나타내는 개략적인 블록도이다. 도 2 및 도 3은 도 1의 표시 패널의 일 예를 나타내는 개략적인 블록도들이다.
먼저 도 1을 참조하면, 표시 패널(10)은 기판(SUB), 스캔 라인들(SL1 내지 SLn, 단, n은 양의 정수)(또는, 게이트 라인들), 데이터 라인들(DL1 내지 DLm, 단, m은 양의 정수), 및 화소(PXL)들을 포함할 수 있다. 또한, 표시 패널(10)은 패드들(PDS), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB)은 제1 영역(A1) 및 제1 영역(A1)을 에워싸는 제2 영역(A2)을 포함할 수 있다.
예를 들어, 기판(SUB)은 패널 제조의 기반이 되는 원장 기판이며, 커팅 라인(L_CUT)을 따라 잘라낸 기판(SUB)의 제1 영역(A1)이 패널(즉, 표시 장치에 구비되는 표시 패널, 또는 셀)로 이용될 수 있다.
제1 영역(A1)에는 스캔 라인들(SL1 내지 SLn), 데이터 라인들(DL1 내지 DLm), 및 화소(PXL)들이 배치되고, 제2 영역(A2)에는 패드들(PDS), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)가 배치될 수 있다.
스캔 라인들(SL1 내지 SLn)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)을 따라 배열될 수 있다. 데이터 라인들(DL1 내지 DLm)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)을 따라 배열될 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)에 의해 구획된 영역(예를 들어, 화소 영역)에 제공될 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 중 대응되는 하나 및 데이터 라인들(DL1 내지 DLm) 중 대응되는 하나에 전기적으로 연결될 수 있다. 예를 들어, 화소(PXL)가 i(단, i는 n보다 작거나 같은 양의 정수)번째 행 및 j(단, j는 m보다 작거가 같은 양의 정수)번째 열에 배치되었다고 할 때, 화소(PXL)는 i번째 스캔 라인(SLi), 및 j번째 데이터 라인(DLj)에 접속될 수 있다.
실시예에 따라, 표시 패널(10)은 스캔 라인들(SL1 내지 SLn)에 평행하게 배열되는 센싱 스캔 라인들 및 데이터 라인들(DL1 내지 DLm)에 평행하게 배열되는 센싱 라인들(또는, 리드아웃 라인들)을 더 포함하고, 화소(PXL)는 센싱 스캔 라인들 중 대응되는 하나 및 센싱 라인들 중 대응되는 하나에 더 전기적으로 연결될 수 있다. 센싱 스캔 라인들 및 센싱 라인들에 대해서는 도 4 및 도 9를 참조하여 후술하기로 한다.
화소(PXL)는 발광 소자들 및 발광 소자들에 구동 전류를 제공하거나 제공하기 위한 적어도 하나의 트랜지스터를 포함할 수 있다.
화소(PXL)는 스캔 라인을 통해 제공되는 제1 게이트 신호(또는, 제1 스캔 신호)에 응답하여 데이터 라인을 통해 제공되는 데이터 신호(또는, 데이터 전압)에 대응하는 휘도로 발광할 수 있다. 또한, 화소(PXL)는 센싱 스캔 라인을 통해 제공되는 제2 게이트 신호(또는, 제2 스캔 신호)에 응답하여 발광 소자의 특성 정보(예를 들어, 구동 트랜지스터의 문턱 전압에 관한 정보로서, 센싱 전압, 또는 센싱 전류)를 센싱 라인을 통해 출력할 수 있다.
화소(PXL)의 구체적인 구성에 대해서는 도 4를 참조하여 후술하기로 한다.
패드들(PDS)은 제1 영역(A1)의 적어도 일 측에 인접하는 패드 영역(A_PAD)에 배치될 수 있다. 패드 영역(A_PAD)은 제2 영역(A2)에 포함될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 패드들(PDS)은 제1 영역(A1)을 기준으로 제2 방향(DR2)에 위치하는 패드 영역(A_PAD)에 배치될 수 있다. 다른 예로, 도 2에 도시된 바와 같이, 패드들(PDS)은 제2 방향(DR2)으로 제1 영역(A1)이 사이에 배치된, 제1 패드 영역(A_PAD1) 및 제2 패드 영역(A_PAD2)에 배치될 수 있다. 또 다른 예로, 도 3에 도시된 바와 같이, 패드들(PDS)은 제1 영역(A1)을 에워싸는 패드 영역(A_PAD)에 배치될 수도 있다. 예를 들어, 패드들(PDS)의 개수(또는, 수량)에 따라 패드들(PDS)은 제1 영역(A1)의 적어도 일 측에 인접하여 배치될 수 있다.
패드들(PDS)은 제1 패드들(PDS1) 및 제2 패드들(PDS2)을 포함할 수 있다. 제1 패드들(PDS1)은 외부의 검사 장치(20)와 전기적으로 연결되며, 검사 장치(20)로부터 테스트 전압(또는, 테스트 신호) 및 제1 디먹스 제어 신호들(또는, 제1 디멀티플렉서 제어 신호)을 수신할 수 있다. 제2 패드들(PDS2)은 검사 장치(20)와 전기적으로 연결되며, 검사 장치(20)로부터 게이트 신호(또는, 스캔 신호) 및 제2 디먹스 제어 신호들을 수신할 수 있다. 테스트 전압, 제1 디먹스 제어 신호들, 게이트 신호, 및 제2 디먹스 제어 신호들에 대해서는 도 6 및 도 12를 참조하여 후술하기로 한다.
제1 디멀티플렉서(DEMUX1)는 데이터 라인들(DL1 내지 DLm)과 전기적으로 연결되고, 또한, 제1 테스트 라인들(TL1_1 내지 TL1_k, 단, m보다 작은 양의 정수)을 통해 제1 패드들(PDS1)에 전기적으로 연결될 수 있다. 제1 디멀티플렉서(DEMUX1)는 제1 디먹스 제어 신호들에 응답하여 데이터 라인들(DL1 내지 DLm) 중 일부를 제1 패드들(PDS1)에 선택적으로 전기적으로 연결할 수 있다. 예를 들어, 제1 패드들(PDS1)에 인가되는 테스트 전압이 데이터 라인들(DL1 내지 DLm)에 선택적으로 인가될 수 있다. 제1 디멀티플렉서(DEMUX1)가 제1 디먹스 제어 신호들에 응답하여 데이터 라인들(DL1 내지 DLm)을 제1 패드들(PDS1)에 순차적으로 전기적으로 연결하는 경우, 제1 패드들(PDS1)에 인가되는 테스트 전압이 데이터 라인들(DL1 내지 DLm)에 순차적으로 인가적으로 인가될 수 있다.
참고로, 화소(PXL) 별로 내부 발광 소자들의 정렬 상태(또는, 점등 상태)를 개별적으로 검사하기 위해서는 화소(PXL)들(또는, 화소열들) 각각에 개별적으로 전기적으로 연결되는 검사 패드들(즉, 패드들(PDS))이 요구되며, 검사 패드들을 배치하기 위해 더 큰 면적을 가지는 패드 영역(A_PAD)이 요구될 수 있다. 이에 따라, 기판(SUB)에서 제2 영역(A2)의 면적 비율이 커지고, 반대로, 기판(SUB)에서 제1 영역(A1)의 면적 비율이 작아지며, 패널(또는, 셀)의 제조 비용이 증가할 수 있다. 검사 패드들의 개수에 대응하는 개수의 채널들을 가지는 검사 장치가 요구되며, 검사 비용(또는, 제조 비용)도 증가할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 패널(10)은 제1 디멀티플렉서(DEMUX1)를 이용하여 제1 패드들(PDS1)을 화소(PXL)들 중 적어도 일부에 선택적으로 전기적으로 연결시키며, 이를 통해, 제1 패드들(PDS1)(또는, 패드들(PDS))의 개수가 감소될 수 있다.
제2 디멀티플렉서(DEMUX2)는 스캔 라인들(SL1 내지 SLn)과 전기적으로 연결되고, 또한, 제2 테스트 라인들(TLS2)을 통해 제2 패드들(PDS2)에 전기적으로 연결될 수 있다. 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호들에 응답하여 스캔 라인들(SL1 내지 SLn) 중 일부를 제2 패드들(PDS2)에 선택적으로 전기적으로 연결할 수 있다. 예를 들어, 제2 패드들(PDS2)에 인가되는 게이트 신호가 스캔 라인들(SL1 내지 SLn)에 선택적으로 인가될 수 있다. 제2 디멀티플렉서(DEMUX2)가 제2 디먹스 제어 신호들에 응답하여 스캔 라인들(SL1 내지 SLn)을 제2 패드들(PDS2)에 순차적으로 전기적으로 연결하는 경우, 제2 패드들(PDS2)에 인가되는 게이트 신호는 스캔 라인들(SL1 내지 SLn)에 순차적으로 인가될 수 있다.
다른 실시예에서, 제2 디멀티플렉서(DEMUX2)는 제1 디먹스 제어 신호들(또는, 클럭 신호들)을 이용하여 펄스 형태의 게이트 신호를 순차적으로 생성 및 출력하는 레지스터(shift register)(또는, 스캔 구동 회로)로 구현될 수도 있다.
제2 디멀티플렉서(DEMUX2)를 이용하여 제2 패드들(PDS2)을 화소(PXL)들 중 적어도 일부에 선택적으로 전기적으로 연결시키므로, 제2 패드들(PDS2)(또는, 패드들(PDS))의 개수가 감소될 수 있다.
도 1에서 제1 디멀티플렉서(DEMUX1)가 제1 영역(A1)을 기준으로 제2 방향(DR2)에 위치하고, 제2 디멀티플렉서(DEMUX2)가 제1 영역(A1)을 기준으로 제1 방향(DR1)의 반대 방향에 위치하나, 배치가 이에 한정되는 것은 아니다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 표시 패널(10)은 제3 디멀티플렉서(DEMUX3)와 제4 디멀티플렉서(DEMUX4)를 더 포함할 수도 있다. 제3 디멀티플렉서(DEMUX3)는 제1 영역(A1)을 기준으로 제2 방향(DR2)의 반대 방향에 위치하며 데이터 라인들(DL1 내지 DLm) 중 일부를 제2 패드 영역(A_PAD2)에 배치되는 패드들에 선택적으로(예를 들어, 순차적으로) 전기적으로 연결할 수 있다. 제4 디멀티플렉서(DEMUX4)는 제1 영역(A1)을 기준으로 제1 방향(DR1)에 위치하며 스캔 라인들(SL1 내지 SLn) 중 적어도 일부를 제2 패드 영역(A_PAD2)에 배치되는 패드들에 선택적으로(예를 들어, 순차적으로) 전기적으로 연결할 수도 있다.
검사 장치(20)는 테스트 전압에 따라 화소(PXL)들로부터 센싱 라인들을 통해 출력되는 센싱 신호(예를 들어, 센싱 전압)을 검출하거나 측정하고, 센싱 신호에 기초하여 화소(PXL)들 각각의 내부 발광 소자들의 정렬 상태(또는, 점등 상태)를 판단할 수 있다.
일 실시예에서, 검사 장치(20)는 센싱 신호가 기준 범위 이내 인 경우(예를 들어, 기준 전압보다 큰 경우) 해당 화소(PXL) 내 발광 소자들의 정렬 상태가 정상이거나 유효한 것으로 판단할 수 있다. 다른 실시예에서, 검사 장치(20)는 센싱 신호가 기준 범위를 벗어난 경우(예를 들어, 기준 전압보다 작거나 같은 경우) 해당 화소(PXL) 내 발광 소자들의 정렬 상태가 비정상이거나 유효하지 않은 것으로 판단할 수 있다. 화소(PXL) 내 발광 소자들의 정렬 상태를 판단하는 구성에 대해서는 화소(PXL)의 구조와 함께 도 4 내지 도 8을 참조하여 후술하기로 한다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 표시 패널(10)은 제1 디멀티플렉서(DEMUX1)를 이용하여 제1 패드들(PDS1)에 인가되는 테스트 전압을 화소(PXL)들(또는, 화소열들)에 선택적으로 제공하며, 또한, 제2 디멀티플렉서(DEMUX2)를 이용하여 제2 패드들(PDS2)에 인가되는 게이트 신호를 화소(PXL)들(또는, 화소행들)에 선택적으로 제공할 수 있다. 따라서, 패드들(PDS)의 총 개수가 상대적으로 감소하고, 패널의 제조 비용이 절감될 수 있다.
도 4는 도 1의 표시 패널에 포함된 화소의 일 예를 나타내는 개략적인 회로도이다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 전원전압(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 전원전압(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 전기적으로 병렬로 연결된 발광 소자(LD)들을 포함할 수 있다. 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)은 도 1을 참조하여 설명한 패드들(PDS) 중 일부(예를 들어, 별도의 전원 패드들)에 전기적으로 연결될 수 있다.
예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 전원 라인(PL1)에 전기적으로 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)에 전기적으로 연결된 제3 전극(EL3, 또는 "제2 정렬 전극")과, 제1 및 제3 전극들(EL1, EL3) 사이에 서로 동일한 방향으로 전기적으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제3 전극(EL3)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 전극(EL1)을 통해 제1 전원 라인(PL1)에 전기적으로 연결되는 일 단부 및 제3 전극(EL3)을 통해 제2 전원 라인(PL2)에 전기적으로 연결된 타 단부를 포함할 수 있다.
상이한 전위의 전압들(즉, 제1 전원전압(VDD) 및 제2 전원전압(VSS))이 각각 공급되는 제1 전극(EL1)과 제3 전극(EL3) 사이에 동일한 방향으로 전기적으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 형성하거나 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 화소 회로(PXC)는 j번째 데이터 라인(DLj)을 통해 인가되는 데이터 신호(Vdata)의 전압 레벨에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 및 제3 전극들(EL1, EL3)의 사이에 전기적으로 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향(또는, 다른 극성 방향)으로 제1 및 제3 전극들(EL1, EL3)의 사이에 전기적으로 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제3 전극들(EL1, EL3) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 i번째 스캔 라인(SLi), i번째 센싱 스캔 라인(SSLi), j번째 데이터 라인(DLj), 및 j번째 센싱 라인(RLj)에 접속될 수 있다.
실시예에 따라, 화소 회로(PXC)는 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 4에 도시된 실시예들에 한정되지는 않는다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자(또는, 제1 전극)는 제1 전원 라인(PL1)에 접속되고, 제2 단자(또는, 제2 전극)는 제2 노드(N2)(또는, 제1 전극(EL1))에 접속될 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(DLj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(SLi)에 접속될 수 있다. 제2 트랜지스터(T2)는, i번째 스캔 라인(SLi)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 게이트-온 전압(예컨대, 하이(High) 전압)의 스캔 신호(SC)(또는, 제1 게이트 신호)가 공급될 때 턴-온되어, j번째 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, j번째 데이터 라인(DLj)으로는 데이터 신호(Vdata)가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호(Vdata)가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호(Vdata)는 스토리지 커패시터(Cst)에 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 접속되고, 다른 전극은 제2 노드(N2)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호(Vdata)에 대응하는 전압을 충전하고, 다음 데이터 신호(Vdata)가 공급될 때까지 충전된 전압을 유지할 수 있다.
제3 트랜지스터(T3; 센싱 트랜지스터)의 제1 단자는 제2 노드(N2)에 접속되고, 제2 단자는 j번째 센싱 라인(RLj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 j번째 센싱 스캔 라인(SSLi)에 전기적으로 연결될 수 있다. 한편, j번째 센싱 라인(RLj)이 생략되는 경우 제3 트랜지스터(T3)의 제2 단자는 j번째 데이터 라인(DLj)에 접속될 수도 있다. i번째 센싱 스캔 라인(SSLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(SLi)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 센싱 스캔 라인(SSLi)으로 공급되는 게이트-온 전압(일 예로, 하이(High) 레벨)의 센싱 스캔 신호(SS)(또는, 제2 게이트 신호)에 의해 턴-온되어 j번째 센싱 라인(RLj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
실시예에 따라, 검사 기간 동안, j번째 데이터 라인(DLj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 테스트 전압을 인가함으로써, 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 스캔 신호(SS)를 공급하여 제3 트랜지스터(T3)를 턴-온시켜 제1 트랜지스터(T1)를 j번째 센싱 라인(RLj)에 전기적으로 연결할 수 있다. 이에 따라, 상술한 j번째 센싱 라인(RLj)을 통해, 제1 트랜지스터(T1)의 문턱 전압에 대응하는 센싱 전압이 추출할 수 있다. 추출된 센싱 전압은 발광 유닛(EMU) 내 발광 소자(LD)들의 정렬 상태를 판단하는데 이용될 수 있다.
한편, 도 4에서는 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 전원 라인(PL2)의 사이에 접속되는 실시예를 개시하였으나, 발광 유닛(EMU)은 제1 전원 라인(PL1)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 순차적으로 전기적으로 연결된 제1 스테이지(SET1)(또는, 제1 스택, 제1 서브 발광 유닛) 및 제2 스테이지(SET2)(또는, 제2 스택, 제2 서브 발광 유닛)를 포함할 수 있다. 발광 유닛(EMU)은 제1, 제2, 제3, 및 제4 전극들(EL1, EL2, EL3, EL4)을 포함하고, 제1 및 제2 스테이지들(SET1, SET2) 각각은, 전극들(EL1, EL2, EL3, EL4) 중 2개의 전극들 사이에, 동일한 방향으로 전기적으로 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1))을 포함하고, 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 스테이지(SET2)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3)을 포함하고, 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3) 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 스테이지(SET2)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2))과 제3 전극(EL3) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 스테이지(SET1)의 제1 서브 중간 전극(CTE-1)과 제2 스테이지(SET2)의 제2 서브 중간 전극(CTE-2)은 상호 일체로 제공되거나 서로 전기적으로 연결될 수 있다. 즉, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 연속하는 제1 스테이지(SET1)와 제2 스테이지(SET2)를 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)이 일체로 제공되는 경우, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제3 전극(EL3)이 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 전기적으로 연결된 발광 소자(LD)들을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 전기적으로 연결된 발광 소자(LD)들을 포함한 화소(PXL)의 발광 유닛(EMU)은 발광 소자(LD)들을 병렬로만 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다.
도 4를 참조하여 설명한 바와 같이, 화소(PXL)는 발광 유닛(EMU)으로서, 전기적으로 직렬 연결된 스테이지들(예를 들어, 제1 및 제2 스테이지들(SET1, SET2))을 포함할 수 있다. 이를 통해, 화소(PXL)의 구동 전류를 감소시킬 수 있다.
한편, 도 2에서, 화소(PXL)(또는, 발광 유닛(EMU))은 2개의 스테이지들(즉, 제1 및 제2 스테이지들(SET1, SET2))을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 화소(PXL)는 3개 이상의 스테이지들을 포함할 수도 있다.
도 5는 도 4의 화소의 일 예를 나타내는 개략적인 평면도이다. 도 5에 있어서, 편의를 위하여 발광 소자(LD)들에 전기적으로 연결된 트랜지스터들 및 트랜지스터들에 전기적으로 연결되는 신호 라인들의 도시를 생략하였으며, 도 4를 참조하여 설명한 발광 유닛(EMU)을 중심으로 화소(PXL)가 간략하게 도시되었다.
도 1 내지 도 5를 참조하면, 화소(PXL)는 기판 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BNK)를 포함하고, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 도 5에 도시된 바와 같이, 뱅크(BNK)는 하부 구성을 노출시키는 제1 개구(OP1) 및 제2 개구(OP2)를 포함하며, 발광 영역(EMA)은 뱅크(BNK)의 제1 개구(OP1)에 의해 정의될 수 있다. 제2 개구(OP2)는 화소 영역(PXA) 내에서 제1 개구(OP1)로부터 이격되어 위치하며, 화소 영역(PXA)의 일측(예를 들어, 하측, 또는 상측)에 인접하여 위치할 수 있다.
화소(PXL)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)을 포함할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 도 4를 참조하여 설명한 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 각각 대응할 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 단부는 뱅크(BNK)의 제2 개구(OP2) 내에 위치할 수 있다. 참고로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은, 표시 장치의 제조 과정에서 발광 소자(LD)들이 기판 상에 공급되기 전에는 인접 화소 영역들까지 연장하고, 발광 소자(LD)들이 화소 영역(PXA)에 공급 및 정렬된 이후에는 제2 개구(OP2)에서 다른 전극들(예를 들어, 제2 방향(DR2)으로 인접한 인접 화소의 전극들)로부터 분리될 수 있다. 예를 들어, 뱅크(BNK)의 제2 개구(OP2)는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 대한 분리 공정을 위해 구비될 수 있다.
제1 전극(EL1)은 발광 영역(EMA)에서 제2 전극(EL2)을 향해 제1 방향(DR1)으로 돌출된 돌출부를 포함할 수 있다. 제1 전극(EL1)의 돌출부는, 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 유사하게, 제4 전극(EL4)은 발광 영역(EMA)에서 제3 전극(EL3)을 향해 제1 방향(DR1)의 반대 방향으로 돌출된 돌출부를 포함할 수 있다. 제4 전극(EL4)의 돌출부는, 발광 영역(EMA)에서 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다.
다만, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 이에 한정되지는 않는다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다. 예를 들어, 제1 전극(EL1) 및 제4 전극(EL4) 각각은 돌출부를 포함하지 않고, 굴곡진 형상을 가질 수도 있다.
제1 전극(EL1)은 제1 컨택홀(CNT1)을 통해 도 4를 참조하여 설명한 제1 트랜지스터(T1)와 전기적으로 연결되고, 제3 전극(EL3)은 제2 컨택홀(CNT2)을 통해 도 4를 참조하여 설명한 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(EL1)의 일 영역과 중첩하는 제1 뱅크 패턴(BNKP1), 제2 전극(EL2)의 일 영역과 중첩하는 제2 뱅크 패턴(BNKP2), 제3 전극(EL3)의 일 영역과 중첩하는 제3 뱅크 패턴(BNKP3), 및 제4 전극(EL4)의 일 영역과 중첩하는 제4 뱅크 패턴(BNKP4)을 포함할 수 있다.
제1 뱅크 패턴(BNKP1), 제2 뱅크 패턴(BNKP2), 제3 뱅크 패턴(BNKP3), 및 제4 뱅크 패턴(BNKP4)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(EL1)(또는, 제1 전극(EL1)의 돌출부)은 제1 뱅크 패턴(BNKP1) 상에 배치되어 제1 뱅크 패턴(BNKP1)에 의해 제3 방향(DR3)(즉, 기판(SUB)의 두께 방향)으로 돌출되고, 제2 전극(EL2)은 제2 뱅크 패턴(BNKP2) 상에 배치되어 제2 뱅크 패턴(BNKP2)에 의해 제3 방향(DR3)으로 돌출되며, 제3 전극(EL3)은 제3 뱅크 패턴(BNKP3) 상에 배치되어 제3 뱅크 패턴(BNKP3)에 의해 제3 방향(DR3)으로 돌출되고, 제4 전극(EL4)(또는, 제4 전극(EL)의 돌출부)은 제4 뱅크 패턴(BNKP4) 상에 배치되어 제4 뱅크 패턴(BNKP4)에 의해 제3 방향(DR3)으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 화소(PXL)는 도 4를 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수 있다.
제1 발광 소자(LD1)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치될 수 있다. 제1 발광 소자(LD1)의 제1 단부(또는, 일 단부)는 제1 전극(EL1)과 마주하며, 제1 발광 소자(LD1)의 제2 단부(또는, 타 단부)는 제2 전극(EL2)과 마주할 수 있다. 제1 발광 소자(LD1)가 복수 개로 제공되는 경우, 제1 발광 소자(LD1)들은 제1 전극(EL1) 및 제2 전극(EL2) 사이에 상호 병렬로 전기적으로 연결되고, 도 4를 참조하여 설명한 제1 스테이지(SET1)를 구성할 수 있다.
유사하게, 제2 발광 소자(LD2)는 제3 전극(EL3) 및 제4 전극(EL4) 사이에 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부는 제4 전극(EL4)과 마주하며, 제2 발광 소자(LD2)의 제2 단부는 제3 전극(EL3)과 마주할 수 있다. 제2 발광 소자(LD2)의 제2 단부 및 제1 발광 소자(LD1)의 제2 단부는 상호 동일한 타입의 반도체층(예를 들어, p형 반도체층)을 포함하고, 제2 전극(EL2) 및 제3 전극(EL3)을 사이에 두고 상호 마주할 수 있다. 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 제2 발광 소자(LD2)들은 제3 전극(EL3) 및 제4 전극(EL4) 사이에 상호 병렬로 전기적으로 연결되고, 도 4를 참조하여 설명한 제2 스테이지(SET2)를 구성할 수 있다.
한편, 도 5에서 발광 소자(LD)들이 제1 전극(EL1) 및 제2 전극(EL2)의 사이에서, 또한, 제3 전극(EL3) 및 제4 전극(EL4)의 사이에서 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자(LD)들의 정렬 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)들 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
일 실시예에서, 제1 발광 소자(LD1)의 제1 단부는 제1 전극(EL1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(EL1)에 전기적으로 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부는 제3 전극(EL3) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제3 전극(EL3)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부가 제1 전극(EL1)과 직접적으로 접촉되어, 제1 전극(EL1)에 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각은 무기 결정 구조의 재료를 포함하며, 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)의 보다 구체적인 구성에 대해서는 도 15 및 도 16을 참조하여 후술하기로 한다.
실시예에 따라, 발광 소자(LD)들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자(LD)들은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 전극(EL1) 및 제2 전극(EL2) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 소정의 전압이 걸리면, 제1 전극(EL1) 및 제2 전극(EL2) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 전계가 형성되면서, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 사이에 발광 소자(LD)들이 자가 정렬하게 된다. 발광 소자(LD)들이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(EL1) 및 제2 전극(EL2)의 사이에, 또한, 제3 전극(EL3), 및 제4 전극(EL4)의 사이에 발광 소자(LD)들이 안정적으로 배열될 수 있다.
실시예들에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제1 단부 및 이에 대응하는 제1 전극(EL1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부를 제1 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 발광 소자(LD2)의 제2 단부 및 이에 대응하는 제3 전극(EL3)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부를 제3 전극(EL3)에 물리적 및/또는 전기적으로 연결할 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장하는 제1 서브 중간 전극(CTE-1)(또는, 제1 중간 전극) 및 제2 서브 중간 전극(CTE-2)(또는, 제2 중간 전극)을 포함할 수 있다. 제1 서브 중간 전극(CTE-1)은 제1 발광 소자(LD1)의 제2 단부 및 이에 대응하는 제2 전극(EL2)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 서브 중간 전극(CTE-1)으로부터 제2 컨택 전극(CNE2) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 서브 중간 전극(CTE-2)은 제2 발광 소자(LD2)의 제1 단부 및 이에 대응하는 제4 전극(EL4)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
도 5에 도시된 바와 같이, 중간 전극(CTE)은 제2 컨택 전극(CNE2)으로부터 이격되되, 제2 컨택 전극(CNE2)을 에워싸는 폐루프 형태를 가질 수 있다. 따라서, 제2 발광 소자(LD2)는 중간 전극(CTE)을 통해 제1 발광 소자(LD1)에 전기적으로 직렬 연결될 수 있다.
도 5을 참조하여 설명한 바와 같이, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 사이에 제1 및 제2 발광 소자들(LD1, LD2)이 배치되고, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 중간 전극(CTE)을 통해 전기적으로 직렬 연결될 수 있다. 이러한 방식으로, 화소(PXL)의 화소 영역(PXA)에 정렬된 제1 및 제2 발광 소자들(LD1, LD2)을 직렬 구조로 전기적으로 연결하여 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다.
도 6은 도 4의 화소에서 측정되는 신호들의 일 예를 나타내는 개략적인 파형도이다. 도 6에는 검사 기간 동안 화소(PXL)의 동작을 설명하기 위한 신호들이 도시되었다. 검사 기간 동안 화소(PXL)의 제1 트랜지스터(T1)의 문턱 전압에 대응하는 센싱 전압이 센싱될 수 있다.
도 1 내지 도 6을 참조하면, 제1 구간(P1)에서, i번째 스캔 라인(SLi)에 인가되는 스캔 신호(SC)는 게이트-온 전압 레벨의 펄스를 가질 수 있다.
이 경우, 제1 구간(P1)에서 제2 트랜지스터(T2)는 게이트-온 전압 레벨의 스캔 신호(SC)에 응답하여 턴-온되고, j번째 데이터 라인(DLj)은 제1 노드(N1)와 전기적으로 연결될 수 있다.
j번째 데이터 라인(DLj)에 데이터 신호(Vdata)(또는, 테스트 전압)이 인가되는 경우, 제2 노드(N2)에 데이터 신호(Vdata)가 인가될 수 있다. 여기서, 데이터 신호(Vdata)는 제1 트랜지스터(T1)의 문턱 전압(Vth)을 센싱하기 위한 전압 레벨을 가질 수 있다.
일 실시예에서, 데이터 신호(Vdata)는 기준 전압 보다 크게 설정되며, 기준 전압은 전기적으로 직렬 연결된 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압 및 제1 스테이지(SET1) 및 제2 스테이지(SET2) 중 하나의 동작 전압 간의 전압 차이와 같은 전압 레벨을 가질 수 있다. 여기서, 동작 전압은 발광 소자(LD)가 발광하기 위해 필요한 전압으로서, 예를 들어, 동작 전압은 발광 소자(LD)의 문턱 전압일 수 있다. 또한, 데이터 신호(Vdata)는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압보다 작거나 같은 전압 레벨을 가질 수 있다.
예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각의 동작 전압이 약 2.5V인 경우, 데이터 신호(Vdata)는, 제2 전원전압(VSS)을 기준으로, 약 5V(즉, 2.5V * 2)보다 작고 약 2.5V(즉, 5V - 2.5V)보다 큰, 약 4V의 전압 레벨을 가질 수 있다.
스캔 신호(SC)와 유사하게, 제1 구간(P1)에서, i번째 센싱 스캔 라인(SSLi)에 인가되는 센싱 스캔 신호(SS)는 게이트-온 전압 레벨의 펄스를 가질 수 있다. 센싱 스캔 신호(SS)의 파형 및 위상은 스캔 신호(SC)의 파형 및 위상과 실질적으로 동일할 수 있다.
이 경우, 제1 구간(P1)에서 제3 트랜지스터(T3)는 게이트-온 전압 레벨의 센싱 스캔 신호(SS)에 응답하여 턴-온되고, j번째 센싱 라인(RLj) 및 제2 노드(N2)가 전기적으로 연결될 수 있다.
제1 구간(P1)의 시작 시점에 j번째 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가된 경우, 초기화 전압(Vinit)이 제2 노드(N2)에 인가될 수 있다. 따라서, 제1 구간(P1)의 시작 시점에서 제2 노드(N2)의 노드 전압(V_N2)은 초기화 전압(Vinit)의 전압 레벨을 가질 수 있다. 예를 들어, 초기화 전압(Vinit)은 약 2V의 전압 레벨을 가질 수 있다.
이후, 제1 구간(P1)의 종료 시점까지 초기화 전압(Vinit)의 공급이 차단될 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 특정 전압 레벨(예를 들어, 제1 전압 레벨(V1))까지 선형적으로 상승할 수 있다. 예를 들어, 제2 노드(N2)의 노드 전압(V_N2)은 데이터 신호(Vdata) 및 제1 트랜지스터(T1)의 문턱 전압(Vth)간의 차이(즉, Vdata-Vth)에 대응하는 제1 전압 레벨(V1)까지 상승할 수 있다.
따라서, 검사 장치(20, 도 1 참조)는 j번째 센싱 라인(RLj)을 통해 제1 트랜지스터(T1)의 문턱 전압(Vth)(또는, 노드 전압(V_N2))을 센싱할 수 있다.
실시예들에서, 제1 구간(P1)에서 측정된 제1 전압 레벨(V1)(또는, 센싱 전압)이 기준 범위 이내인 경우, 검사 장치(20)는 화소(PXL) 내 발광 소자(LD)들(즉, 제1 및 제2 발광 소자들(LD1, LD2), 또는 제1 및 제2 스테이지들(SET1, SET2))가 정상적으로(또는, 유효하게) 정렬된 것으로 판단할 수 있다. 예를 들어, 기준 범위는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압보다 작고 기준 전압(즉, 제1 및 제2 스테이지들(SET1, SET2)의 총 동작 전압 및 발광 소자(LD)의 동작 전압 간의 전압 차이) 보다 클 수 있다. 달리 말해, 기준 범위는 스테이지들(SET1, SET2)의 총 개수 및 발광 소자(LD)의 동작 전압을 곱한 값보다 작고, 스테이지들(SET1, SET2)에서 하나의 스테이지를 제외한 개수(즉, 총 개수 - 1) 및 발광 소자(LD)의 동작 전압을 곱한 값보다 클 수 있다.
예를 들어, 2개의 스테이지들(SET1, SET2)이 존재하고 발광 소자(LD)의 동작 전압이 약 2.5V인 경우, 기준 범위는 약 5V보다 작고 약 2.5V보다 클 수 있다. 제1 전압 레벨(V1)이 약 3V인 경우, 제1 전압 레벨(V1)은 기준 범위 이내이므로, 검사 장치(20)는 화소(PXL) 내 발광 소자(LD)들이 정상적으로(또는, 유효하게) 정렬된 것으로 판단할 수 있다.
화소(PXL) 내 발광 소자(LD)들이 유효하지 않게 정렬된 것으로 판단되는 경우를 설명하기 위해, 도 7 및 도 8이 참조될 수 있다.
도 7은 도 1의 표시 패널에 포함된 화소의 다른 예를 나타내는 개략적인 회로도이다. 도 7에는 도 4에 대응하는 회로도가 도시되었다. 도 8은 도 7의 화소에서 측정되는 신호들의 일 예를 나타내는 개략적인 파형도이다. 도 8에는 도 6에 대응하는 파형도가 도시되었다.
먼저 도 4 및 도 7을 참조하면, 제1 발광 소자(LD1)에 결함이 있다는 점을 제외하고, 도 7의 화소(PXL_1)는 도 4의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 발광 소자(LD1)의 결함은 예시적인 것으로, 예를 들어, 제1 발광 소자(LD1) 대신 제2 발광 소자(LD2)에 결함이 있을 수도 있다.
예를 들어, 도 7에 도시된 결함을 가지는 제1 발광 소자(LD1)에 의해 제1 전극(EL1) 및 제2 전극(EL2)이 단락(short)될 수 있다. 이 경우, 제1 전극(EL1) 및 제2 전극(EL2) 사이에 흐르는 구동 전류는 결함을 가지는 제1 발광 소자(LD1)(예를 들어, short-circtuited 발광 소자)를 통해 흐르며, 동작 전압이 필요한 다른 제1 발광 소자(LD1)들에는 구동 전류가 흐르지 않을 수 있다.
참고로, 제1 발광 소자(LD1)가 단선(open)된 경우에는, 해당 제1 발광 소자(LD1)에만 구동 전류가 흐르지 않고, 다른 제1 발광 소자(LD1)에는 구동 전류가 흐를 수 있으며, 따라서, 표시 품질이 거의 저하되지 않을 수 있다. 제1 발광 소자(LD1)의 개수가 많을수록 하나의 제1 발광 소자(LD1)의 단선은 제1 스테이지(SET1)에 거의 영향을 미치지 않을 수 있다. 이와 달리, 제1 발광 소자(LD1)가 단락되는 경우, 제1 스테이지(SET1)가 동작(또는, 발광)하지 않으며, 화소(PXL)의 휘도가 크게(예를 들어, 1/2 수준으로) 감소될 수 있다. 도 4의 화소(PXL)와 도 7의 화소(PXL_1)에 동일한 데이터 신호(Vdata)가 인가된 경우, 도 7의 화소(PXL_1)는 도 4의 화소(PXL)의 휘도보다 낮은 휘도로 발광할 수 있다. 표시부(110, 도 1 참조)가 도 5의 화소(PXL_1)(즉, 결함을 가지는 화소(PXL_1))를 복수 개 구비하는 경우, 휘도 편차가 발생하고 표시 품질이 저하될 수 있다.
한편, 표시부(110, 도 1 참조)의 특정 영역의 휘도를 측정하는 광학 촬상 방식이나, 표시부(110)(또는, 화소(PXL_1))에 흐르는 전류를 감지하는 방식으로는, 각각의 화소(PXL_1)에 결함이 발생하였는지 여부를 정확하게 판단하거나 결함을 가지는 화소(PXL_1)를 검출하기 어렵다. 특히, 화소(PXL_1)를 동시에 발광시켜 화소(PXL_1)의 발광 유무로 발광 소자(LD)에 결함이 있는지 여부를 판단하는 일반적인 검사 방법으로는 각각의 화소(PXL_1)에 결함이 발생하였는지 여부를 판단하기 어렵다.
따라서, 본 발명의 실시예들에 따른 표시 패널의 검사 방법은 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 센싱된 문턱 전압(Vth)에 기초하여 화소(PXL_1)에 결함(특히, 휘도 변화에 영향이 큰 단락)이 발생하였는지 여부를 검출할 수 있다.
도 6 내지 도 8을 참조하면, 도 8에 도시된 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)는 도 6을 참조하여 설명한 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 구간(P1)의 시작 시점에 j번째 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가되고, 이후 제1 구간(P1)의 종료 시점까지 초기화 전압(Vinit)의 공급이 차단될 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 선형적으로 상승할 수 있다. 다만, 제1 발광 소자(LD1)에 결함이 발생한 경우, 제2 노드(N2)의 노드 전압(V_N2)은 제1 전압 레벨(V1)보다 낮은 제2 전압 레벨(V2)까지만 상승할 수 있다. 도 5에 도시된 제1 전극(EL1) 및 제2 전극(EL2)이 단락됨에 따라, 제2 전원전압(VSS)을 기준으로 제2 노드(N2)의 노드 전압(V_N2)이 제2 발광 소자(LD2)(또는, 제2 스테이지(SET2))의 동작 전압보다 커지는 경우, 제2 발광 소자(LD2)로 전류가 흐르거나 누설되기 때문이다. 이에 따라, 제2 전압 레벨(V2)은, 제2 전원전압(VSS)을 기준으로, 제2 발광 소자(LD2)의 동작 전압과 같거나 유사할 수 있으며, 예를 들어, 제2 전압 레벨(V2)은 약 2.5V일 수 있다.
제1 구간(P1)에서 측정된 제2 전압 레벨(V2)이 기준 범위(즉, 도 6을 참조하여 설명한 기준 범위)를 벗어난 경우(또는, 제2 전압 레벨(V2)이 도 6을 참조하여 설명한 기준 전압보다 작거나 같은 경우), 검사 장치(20)는 화소(PXL_1) 내 발광 소자(LD)들(즉, 제1 및 제2 발광 소자들(LD1, LD2), 또는 제1 및 제2 스테이지들(SET1, SET2))가 유효하지 않게 정렬된 것으로 판단할 수 있다. 예를 들어, 제2 전압 레벨(V2)이 약 2.5V이고, 기준 범위는 2.5V보다 크고 5V보다 작은 경우, 제2 전압 레벨(V2)은 기준 범위를 벗어나므로, 검사 장치(20)는 화소(PXL_1)에 내 발광 소자(LD)들이 유효하지 않게 정렬된 것으로 판단할 수 있다.
다른 예로, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 모두에 결함(예를 들어, 단락)이 발생한 경우, 도 7에 도시된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 단락되고, 제2 노드(N2)의 노드 전압(V_N2)은 제2 전원전압(VSS)의 전압 레벨과 같을 수 있다. 따라서, 일부 결함이 아닌 완전 결함, 즉, 동작하지 않는 화소(PXL_1)도 검출될 수 있다.
한편, 유효하지 않게 정렬된 발광 소자(LD)들을 포함하는 화소(PXL_1)에 대해서는 리페어 작업이 수행될 수 있다.
예를 들어, 도 5에 도시된 단선된 제1 발광 소자(LD1) 또는 이의 연결 부분을 레이저 등을 이용하여 절단하는 방식으로, 제1 발광 소자(LD1)에 대한 리페어 작업이 수행될 수 있다.
한편, 검사 장치(20)가 제2 전압 레벨(V2)(또는, 제1 전압 레벨(V1))이 기준 범위 이내인지 여부에 기초하여 화소(PXL_1)(또는, 화소(PXL))의 결함 유무를 판단하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 센싱부(140)는 화소(PXL_1)의 제1 트랜지스터(T1)의 센싱된 문턱 전압(Vth_1)이 정상 범위 이내인지 여부에 기초하여 화소(PXL_1)(또는, 화소(PXL))의 결함 유무를 판단할 수도 있다.
도 6 내지 도 8을 참조하여 설명한 바와 같이, 검사 장치(20)(또는, 표시 장치의 검사 방법)은 제1 트랜지스터(T1) 및 발광 유닛(EMU)이 전기적으로 연결되는 제2 노드(N2)에서 센싱된 전압 레벨(V1 또는 V2)(또는, 제1 트랜지스터(T1)의 센싱된 문턱 전압(Vth 또는 Vth_1))에 기초하여 화소(PXL 또는 PXL_1)가 결함(특히, 휘도 변화에 영향이 큰 단락, 또는 유효하지 않게 정렬된 발광 소자(LD))을 가지고 있는지 여부를 판단할 수 있다.
도 9는 도 1의 표시 패널의 일 영역을 확대한 일 예를 나타내는 개략적인 도면이다. 도 9에는 2개의 행과 6개의 열에 대응하는 표시 패널(10)의 일부만이 예시적으로 도시되었다. 도 10 및 도 11은 도 1의 표시 패널의 일 영역을 확대한 다른 예를 나타내는 개략적인 도면들이다.
먼저 도 1 및 도 9를 참조하면, 표시 패널(10)은 기판(SUB), 스캔 라인들(SL1, SL2), 센싱 스캔 라인들(SSL1, SSL2), 데이터 라인들(DL1, DL2, DL3, DL4, DL5, DL6), 센싱 라인들(RL1, RL2, RL3, RL4, RL5, RL6), 화소들(PXL11, PXL12, PXL13, PXL14, PXL15, PXL16, PXL21, PXL22, PXL23, PXL24, PXL25, PXL26), 제1 패드들(PDS1), 제2 패드들(PDS2), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)를 포함할 수 있다.
화소들(PXL11 내지 PXL16, PXL21 내지 PXL26) 각각은 도 1 내지 도 4를 참조하여 설명한 화소(PXL)(또는, 도 7을 참조하여 설명한 화소(PXL_1))와 실질적으로 동일하거나 유사하므로 중복되는 설명은 반복하지 않기로 한다.
도 1을 참조하여 설명한 바와 같이, 제1 패드들(PDS1), 제2 패드들(PDS2), 제1 디멀티플렉서(DEMUX1), 및 제2 디멀티플렉서(DEMUX2)는 기판(SUB)의 제2 영역(A2)에 배치되거나 제공되며, 커팅 라인(L_CUT)을 따른 절단 공정에 의해 기판(SUB)의 제2 영역(A2) 및 제2 영역(A2)에 제공되는 구성들은 제거될 수 있다.
제1 패드들(PDS1)은 제1 패드(PD1), 제1 제어 패드(PD1_C), 센싱 패드들(PD_S1, PD_S2, PD_S3, PD_S4, PD_S5, PD_S6)을 포함할 수 있다.
제1 패드(PD1)는 외부(예를 들어, 검사 장치(20, 도 1 참조))로부터 테스트 전압을 수신할 수 있다. 제1 패드(PD1)는 제1 테스트 라인(TL_D1)을 통해 제1 디멀티플렉서(DEMUX1)와 전기적으로 연결될 수 있다. 제1 테스트 라인(TL_D1)은 도 1을 참조하여 설명한 제1 테스트 라인들(TL1_1 내지 TL1_k)에 포함될 수 있다.
제1 제어 패드(PD1_C)는 외부로부터 제1 디멀티플렉서(DEMUX1)를 제어하는 제1 디먹스 제어 신호를 수신할 수 있다. 제1 제어 패드(PD1_C)는 제2 테스트 라인(TL_D2)을 통해 제1 디멀티플렉서(DEMUX1)와 전기적으로 연결될 수 있다. 제2 테스트 라인(TL_D2)은 도 1을 참조하여 설명한 제1 테스트 라인들(TL1_1 내지 TL1_k)에 포함될 수 있다. 실시예에 따라, 제1 디멀티플렉서(DEMUX1)의 동작을 제어하는데 필요한 제1 디먹스 제어 신호의 개수에 따라, 제1 제어 패드(PD1_C)는 서브 제어 패드들을 포함할 수도 있다.
센싱 패드들(PD_S1 내지 PD_S6)은 센싱 라인들(RL1 내지 RL6)에 각각 전기적으로 연결되며, 화소들(PXL11 내지 PXL16, PXL21 내지 PXL26)로부터 센싱 라인들(RL1 내지 RL6)을 통해 출력되는 센싱 신호들을 다른 구성요소 또는 외부 구성요소(예를 들어, 검사 장치(20, 도 1 참조))로 전달할 수 있다.
제2 패드들(PDS2)은 제2 패드(PD2) 및 제2 제어 패드(PD2_C)를 포함할 수 있다.
제2 패드(PD2)는 외부 구성요소(예를 들어, 검사 장치(20, 도 1 참조))로부터 게이트 신호(또는, 스캔 신호)를 수신할 수 있다. 제2 패드(PD2)는 제1 게이트 테스트 라인(TL_G1)을 통해 제2 디멀티플렉서(DEMUX2)와 전기적으로 연결될 수 있다.
제2 제어 패드(PD2_C)는 외부로부터 제2 디멀티플렉서(DEMUX2)를 제어하는 제2 디먹스 제어 신호를 수신할 수 있다. 제2 제어 패드(PD2_C)는 제2 게이트 테스트 라인(TL_G2)을 통해 제2 디멀티플렉서(DEMUX2)와 전기적으로 연결될 수 있다.
실시예에 따라, 제2 디멀티플렉서(DEMUX2)의 동작을 제어하는데 필요한 제2 디먹스 제어 신호의 개수에 따라, 제2 제어 패드(PD2_C)는 복수의 서브 제어 패드들을 포함할 수도 있다. 예를 들어, 제2 디멀티플렉서(DEMUX2)가 게이트 신호를 순차적으로 시프트시켜 출력하는 시프트 레지스터로 구현되는 경우, 제2 디먹스 제어 신호는 클럭 신호들, 게이트-온 전압, 및 게이트-오프 전압을 포함하며, 제2 제어 패드(PD2_C)는 클럭 신호들, 게이트-온 전압, 및 게이트-오프 전압을 각각 수신하는 서브 제어 패드들을 포함할 수도 있다.
제1 디멀티플렉서(DEMUX1)는 데이터 라인들(DL1 내지 DL6)과 전기적으로 연결될 수 있다. 제1 디멀티플렉서(DEMUX1)는 제1 제어 패드(PD1_C)(또는, 제2 테스트 라인(TL_D2))를 통해 제공되는 제1 디먹스 제어 신호에 응답하여 제1 패드(PD1)를 데이터 라인들(DL1 내지 DL6) 중 하나에 선택적으로 전기적으로 연결하며, 제1 패드(PD1)에 인가되는 테스트 전압을 데이터 라인들(DL1 내지 DL6) 중 선택된 하나에 전달할 수 있다. 예를 들어, 제1 디멀티플렉서(DEMUX1)는 데이터 라인들(DL1 내지 DL6)과 제1 패드(PD1)(또는, 제1 테스트 라인(TL_D1)) 사이에 각각 전기적으로 연결되고 제1 디먹스 제어 신호에 응답하여 선택적으로 턴-온되는 스위치들을 포함할 수 있다.
제2 디멀티플렉서(DEMUX2)은 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)와 전기적으로 연결될 수 있다. 제2 디멀티플렉서(DEMUX2)는 제2 제어 패드(PD2_C)(또는, 제2 게이트 테스트 라인(TL_G2))를 통해 제공되는 제2 디먹스 제어 신호에 응답하여 제2 패드(PD2)를 스캔 라인들(SL1, SL2) 중 하나와, 센싱 스캔 라인들(SSL1, SSL2) 중 하나에 선택적으로 전기적으로 연결하거나, 스캔 라인들(SL1, SL2) 중 하나와 센싱 스캔 라인들(SSL1, SSL2) 중 하나를 선택하여 게이트 신호를 제공할 수 있다.
후술하겠지만, 검사 기간 동안 스캔 라인들(SL1, SL2) 및 이에 대응되는 센싱 스캔 라인들(SSL1, SSL2)에는 동일한 게이트 신호가 인가될 수 있다. 따라서, 스캔 라인들(SL1, SL2) 중 하나(예를 들어, 제1 스캔 라인(SL1)) 및 이에 대응되는 센싱 스캔 라인들(SSL1, SSL2) 중 하나(예를 들어, 제1 센싱 스캔 라인(SSL1))은, 제2 영역(A2)에서 제2 디멀티플렉서(DEMUX2)를 통해 또는 직접적으로, 상호 전기적으로 연결될 수 있다.
도 9에서 표시 패널(10)은 하나의 제1 디멀티플렉서(DEMUX1)를 포함하는 것으로 도시되어 있으나, 표시 패널(10)이 이에 한정되는 것은 아니다.
도 10에 도시된 바와 같이, 표시 패널(10_1)(또는, 제1 디멀티플렉서(DEMUX1))은 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2)을 포함할 수도 있다. 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2) 각각은 1:4 디멀티플렉서로 구현될 수 있으나, 이는 예시적인 것으로, 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2) 각각은 3개 이하, 또는 5개 이상의 출력들(즉, 1:5 이상의 입출력비)를 가질 수도 있다.
제1 서브 디멀티플렉서(DEMUX1_1)는 제1 내지 제4 데이터 라인들(DL1 내지 DL4)에 전기적으로 연결되고, 제2 테스트 라인(TL_D2)을 통해 제공되는 제1 디먹스 제어 신호에 응답하여 제1 내지 제4 데이터 라인들(DL1 내지 DL4) 중 하나를 제1 패드(PD1)와 전기적으로 연결할 수 있다.
유사하게, 제2 서브 디멀티플렉서(DEMUX1_2)는 다른 데이터 라인들(예를 들어, 제5 및 제6 데이터 라인들(DL5 내지 DL6))에 전기적으로 연결되고, 상기 제1 디먹스 제어 신호에 응답하여 다른 데이터 라인들 중 하나를 제1 패드(PD1)와 전기적으로 연결할 수 있다. 예를 들어, 제2 서브 디멀티플렉서(DEMUX1_2)를 통해 제5 데이터 라인(DL5)이 제1 패드(PD1)와 전기적으로 연결될 수 있고, 이와 동시에, 제1 서브 디멀티플렉서(DEMUX1_1)를 통해 제1 데이터 라인(DL1)이 제1 패드(PD1)와 전기적으로 연결될 수 있다. 이 경우, 제1 데이터 라인(DL1) 및 제5 데이터 라인(DL5)에 테스트 전압이 동시에 인가되고, 제1 데이터 라인(DL1)에 전기적으로 연결된 화소들(예를 들어, 제11 화소(PXL11)) 및 제5 데이터 라인(DL5)에 전기적으로 연결된 화소들(예를 들어, 제15 화소(PXL15))에 대한 검사가 동시에 진행될 수도 있다. 따라서, 표시 패널(10_1)에 대한 총 검사 시간이 상대적으로 감소할 수 있다.
또한, 도 9 및 도 10에서 센싱 라인들(RL1 내지 RL6)이 센싱 패드들(PD_S1 내지 PD_D6)에 각각 직접적으로 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 11에 도시된 바와 같이, 표시 패널(10_2)에서, 제1 디멀티플렉서(DEMUX1)는 센싱 라인들(RL1 내지 RL6)에 전기적으로 연결되며, 제3 테스트 라인(TL_D3)을 통해 제1 센싱 패드(PD_S1)에 전기적으로 연결될 수 있다. 제3 테스트 라인(TL_D3)은 도 1을 참조하여 설명한 제1 테스트 라인들(TL1_1 내지 TL1_k)에 포함될 수 있다. 제1 디멀티플렉서(DEMUX1)는 센싱 라인들(RL1 내지 RL6) 중 하나를 선택하여 제1 센싱 패드(PD_S1)에 전기적으로 연결하며, 화소들(PXL11 내지 PXL16, PXL21 내지 PXL26)로부터 센싱 라인들(RL1 내지 RL6)을 통해 출력되는 센싱 신호들을 제1 센싱 패드(PD_S1)에 선택적으로 출력할 수 있다. 예를 들어, 제1 디멀티플렉서(DEMUX1)가 제1 데이터 라인(DL1)을 제1 패드(PD1)에 전기적으로 연결시킨 경우, 제1 데이터 라인(DL1)에 전기적으로 연결된 화소들(예를 들어, 제11 화소(PXL11), 제21 화소(PXL21))에 검사가 진행될 수 있다. 따라서, 제1 디멀티플렉서(DEMUX1)는 제1 데이터 라인(DL1)에 대응하는 제1 센싱 라인(RL1)을 선택하여 제1 센싱 패드(PD_S1)에 전기적으로 연결시키고, 해당 화소들로부터 센싱 신호들을 외부로 출력할 수 있다. 따라서, 표시 패널(10_2)에 센싱 패드(또는, 제1 패드들(PDS1))의 개수가 보다 감소될 수 있다.
도 9의 표시 패널(10)(또는, 도 10의 표시 패널(10_1), 도 11의 표시 패널(10_2))의 동작 또는 이에 대한 검사 방법을 도 12를 참조하여 설명하기로 한다.
도 12는 도 9의 표시 패널에서 측정되는 신호들의 일 예를 나타내는 개략적인 파형도이다.
도 1, 도 4, 도 6 내지 도 8, 도 9 내지 도 12를 참조하면, 제1 구간(P1)에서, 제1 제어 패드(PD1_C)에 인가되는 제1 디먹스 제어 신호(C_DEMUX1)는 제1 스위치 제어 신호(C_SW1)(또는, 제1 제어 값)를 가질 수 있다. 이 경우, 제1 디멀티플렉서(DEMUX1)는 제1 스위치 제어 신호(C_SW1)에 응답하여 제1 데이터 라인(DL1)을 제1 패드(PD1)에 전기적으로 연결시킬 수 있다. 제1 패드(PD1)에 인가되는 테스트 전압은 제1 데이터 라인(DL1)에 제공되며, 제1 데이터 라인(DL1)에서의 제1 데이터 전압(VDATA1)은 제1 구간(P1) 동안 테스트 전압에 대응하는 전압 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다.
한편, 제1 구간(P1)에서 제2 제어 패드(PD2_C)에 인가되는 제2 디먹스 제어 신호(C_DEMUX2)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호(C_DEMUX2)에 응답하여 게이트 신호(또는, 스캔 신호 및 센싱 스캔 신호)를 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 순차적으로 제공할 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 제1 스캔 라인(SL1)에 인가되는 제1 스캔 신호(SC1)와 제1 센싱 스캔 라인(SSL1)에 인가되는 제1 센싱 스캔 신호(SS1)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제11 화소(PXL11)에 제1 데이터 전압(VDATA1)이 인가되고, 제1 데이터 전압(VDATA1)에 따른 제11 센싱 신호(V_PXL11)(또는, 제11 센싱 전압)이 센싱 신호(VSENSE)로서 제11 화소(PXL11)로부터 제1 센싱 라인(RL1)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제11 센싱 신호(V_PXL11)가 도 4 및 도 6을 참조하여 설명한 기준 범위 이내인 경우(예를 들어, 기준 전압 또는 제2 전압 레벨(V2)보다 큰 경우, 또한, 제1 전압 레벨(V1)보다 작은 경우), 제11 화소(PXL11) 내 발광 소자(LD, 도 4 참조)들이 유효하게 정렬된 것으로 판단될 수 있다.
이후, 도 12에 도시된 바와 같이, 제2 스캔 라인(SL2)에 인가되는 제2 스캔 신호(SC2)와 제2 센싱 스캔 라인(SSL2)에 인가되는 제2 센싱 스캔 신호(SS2)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제21 화소(PXL21)에 제1 데이터 전압(VDATA1)이 인가되고, 제1 데이터 전압(VDATA1)에 따른 제21 센싱 신호(V_PXL21)(또는, 제21 센싱 전압)이 센싱 신호(VSENSE)로서 제21 화소(PXL21)로부터 제1 센싱 라인(RL1)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제21 센싱 신호(V_PXL21)가 기준 범위 이내인 경우, 제21 화소(PXL21) 내 발광 소자(LD)들이 유효하게 정렬된 것으로 판단될 수 있다.
제1 구간(P1)과 유사하게, 제2 구간(P2)에서, 제1 제어 패드(PD1_C)에 인가되는 제1 디먹스 제어 신호(C_DEMUX1)는 제2 스위치 제어 신호(C_SW2)(또는, 제2 제어 값)를 가질 수 있다. 이 경우, 제1 디멀티플렉서(DEMUX1)는 제2 스위치 제어 신호(C_SW2)에 응답하여 제2 데이터 라인(DL2)을 제1 패드(PD1)에 전기적으로 연결시킬 수 있다. 제1 패드(PD1)에 인가되는 테스트 전압은 제2 데이터 라인(DL2)에 제공되며, 제2 데이터 라인(DL2)에서의 제2 데이터 전압(VDATA2)은 제2 구간(P2) 동안 테스트 전압에 대응하는 전압 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다.
한편, 제2 구간(P2)에서 제2 제어 패드(PD2_C)에 인가되는 제2 디먹스 제어 신호(C_DEMUX2)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호(C_DEMUX2)에 응답하여 게이트 신호(또는, 스캔 신호 및 센싱 스캔 신호)를 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 순차적으로 제공할 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 제1 스캔 라인(SL1)에 인가되는 제1 스캔 신호(SC1)와 제1 센싱 스캔 라인(SSL1)에 인가되는 제1 센싱 스캔 신호(SS1)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제12 화소(PXL12)에 제2 데이터 전압(VDATA2)이 인가되고, 제2 데이터 전압(VDATA2)에 따른 제12 센싱 신호(V_PXL12)(또는, 제12 센싱 전압)이 센싱 신호(VSENSE)로서 제12 화소(PXL12)로부터 제2 센싱 라인(RL2)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제12 센싱 신호(V_PXL12)가 도 4 및 도 6을 참조하여 설명한 기준 범위 이내인 경우, 제12 화소(PXL12) 내 발광 소자(LD)들이 유효하게 정렬된 것으로 판단될 수 있다.
이후, 도 12에 도시된 바와 같이, 제2 스캔 라인(SL2)에 인가되는 제2 스캔 신호(SC2)와 제2 센싱 스캔 라인(SSL2)에 인가되는 제2 센싱 스캔 신호(SS2)가 각각 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 도 4 및 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제22 화소(PXL22)에 제1 데이터 전압(VDATA2)이 인가되고, 제2 데이터 전압(VDATA2)에 따른 제22 센싱 신호(V_PXL22)(또는, 제22 센싱 전압)이 센싱 신호(VSENSE)로서 제22 화소(PXL22)로부터 제2 센싱 라인(RL2)을 통해 검사 장치(20, 도 1 참조)에 출력될 수 있다.
제21 센싱 신호(V_PXL21)가 기준 범위 벗어난 경우(예를 들어, 제2 전압 레벨(V2)보다 작거나 같은 경우), 제22 화소(PXL22) 내 발광 소자(LD)들이 유효하지 않게 정렬된 것으로 판단될 수 있다.
제1 구간(P1)과 유사하게, 제3 구간(P3)에서, 제1 제어 패드(PD1_C)에 인가되는 제1 디먹스 제어 신호(C_DEMUX1)는 제3 스위치 제어 신호(C_SW3)(또는, 제3 제어 값)를 가질 수 있다. 이 경우, 제1 디멀티플렉서(DEMUX1)는 제3 스위치 제어 신호(C_SW3)에 응답하여 제3 데이터 라인(DL3)을 제1 패드(PD1)에 전기적으로 연결시킬 수 있다. 제1 패드(PD1)에 인가되는 테스트 전압은 제3 데이터 라인(DL3)에 제공되며, 제3 데이터 라인(DL3)에서의 제3 데이터 전압(VDATA3)은 제3 구간(P3) 동안 테스트 전압에 대응하는 전압 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다.
한편, 제3 구간(P3)에서 제2 제어 패드(PD2_C)에 인가되는 제2 디먹스 제어 신호(C_DEMUX2)는 논리 하이 레벨의 펄스를 가질 수 있다. 이 경우, 제2 디멀티플렉서(DEMUX2)는 제2 디먹스 제어 신호(C_DEMUX2)에 응답하여 게이트 신호(또는, 스캔 신호 및 센싱 스캔 신호)를 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 순차적으로 제공할 수 있다.
이 경우, 제1 구간(P1)과 유사하게, 제13 화소(PXL13) 및 제23 화소(PXL23)으로부터 제13 센싱 신호(V_PXL13) 및 제23 센싱 신호(V_PXL23)가 순차적으로 출력되며, 제13 센싱 신호(V_PXL13) 및 제23 센싱 신호(V_PXL23)에 기초하여 제13 화소(PXL13) 및 제23 화소(PXL23) 내 발광 소자(LD)들이 유효하게 정렬되었는지 여부가 각각 판단될 수 있다.
도 12를 참조하여 설명한 바와 같이, 제1 디멀티플렉서(DEMUX1) 및 제2 디멀티플렉서(DEMUX2)를 통해 화소들(PXL11 내지 PXL16, PXL21 내지 PXL26) 별로 발광 소자(LD)들의 정렬 상태가 검사될 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 패널의 검사 방법을 나타내는 개략적인 순서도이다. 도 14는 도 13의 방법에 의해 발광 소자들이 정렬 상태를 판단하는 단계의 세부 프로세스를 설명하는 개략적인 순서도이다.
도 1 내지 도 14를 참조하면, 도 13의 방법은 도 1의 표시 패널(10)을 대상으로 검사 장치(20)에 의해 수행될 수 있다.
도 13의 방법은 데이터 라인들(DL1 내지 DLm) 각각에 테스트 전압을 인가할 수 있다(S100).
도 6을 참조하여 설명한 바와 같이, 테스트 전압은 기준 전압보다 크게 설정되며, 기준 전압은 전기적으로 직렬 연결된 발광 소자(LD)들의 총 동작 전압(예를 들어, 5V) 및 상기 발광 소자(LD)들 중 하나의 동작 전압(예를 들어, 2.5V) 간의 전압 차이(예를 들어, 5V - 2.5V = 2.5V)와 같은 전압 레벨을 가질 수 있다. 실시예에 따라, 테스트 전압은 전기적으로 직렬 연결된 발광 소자(LD)들의 총 동작 전압보다 작거나 같을 수도 있다.
도 9 내지 도 12를 참조하여 설명한 바와 같이, 제1 패드(PD1)에 테스트 전압이 인가되고, 제1 디멀티플렉서(DEMUX1)를 통해 데이터 라인들(DL1 내지 DL6)에 테스트 전압이 순차적으로 인가될 수 있다. 또한, 도 10에 도시된 바와 같이, 제1 디멀티플렉서(DEMUX1)가 복수의 서브 디멀티플렉서들(DEMUX1_1, DEMUX1_2)을 포함하는 경우, 데이터 라인들(DL1 내지 DL6) 중 일부에 테스트 전압이 동시에 인가될 수도 있다.
일 실시예에서, 제1 디멀티플렉서(DEMUX1)는 센싱 라인들을 제3 패드들에 순차적으로 전기적으로 연결할 수도 있다. 도 11을 참조하여 설명한 바와 같이, 제1 디멀티플렉서(DEMUX1)는 센싱 라인들(RL1 내지 RL6)을 제1 센싱 패드(PD_S1)에 순차적으로 전기적으로 연결할 수도 있다.
도 13의 방법은 게이트 라인들(또는, 스캔 라인들(SL1 내지 SLn) 및 센싱 라인들) 각각에 게이트 신호를 인가할 수 있다(S200).
도 9 내지 도 12를 참조하여 설명한 바와 같이, 제2 패드(PD2)에 게이트 신호가 인가되며, 제2 디멀티플렉서(DEMUX2)를 통해 스캔 라인들(SL1, SL2)에 게이트 신호(또는, 스캔 신호)가 순차적으로 인가될 수 있다. 또한, 제2 디멀티플렉서(DEMUX2)를 통해 센싱 스캔 라인들(SSL1, SSL2)에 게이트 신호(또는, 센싱 스캔 신호)가 순차적으로 인가될 수 있다.
일 실시예에서, 데이터 라인들 중 하나의 데이터 라인에 테스트 전압이 인가되는 동안, 게이트 라인들에 게이트 신호가 순차적으로 인가될 수 있다.
도 9 내지 도 12를 참조하여 설명한 바와 같이, 제1 데이터 라인(DL1)에 테스트 전압이 인가되는 동안, 스캔 신호들(SC1, SC2) 및 센싱 스캔 신호들(SS1, SS2)이 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 각각 순차적으로 인가될 수 있다. 또한, 제2 데이터 라인(DL2)에 테스트 전압이 인가되는 동안, 스캔 신호들(SC1, SC2) 및 센싱 스캔 신호들(SS1, SS2)이 스캔 라인들(SL1, SL2) 및 센싱 스캔 라인들(SSL1, SSL2)에 각각 순차적으로 인가될 수 있다.
일 실시에에서, 제2 디멀티플렉서(DEMUX2)를 통해 스캔 라인들 중 하나와 센싱 스캔 라인들 중 하나에 게이트 신호가 동시에 인가될 수 있다. 도 9 내지 도 12를 참조하여 설명한 바와 같이, 제1 스캔 신호(SC1) 및 제1 센싱 스캔 신호(SS1)가 제1 스캔 라인(SL1) 및 제1 센싱 스캔 라인(SSL1)에 동시에 인가되며, 또한, 이후에 제2 스캔 신호(SC2) 및 제2 센싱 스캔 신호(SS2)가 제2 스캔 라인(SL2) 및 제2 센싱 스캔 라인(SSL2)에 동시에 인가될 수 있다.
이후, 도 13의 방법은, 게이트 신호 및 테스트 전압에 응답하여 화소 회로(PXC, 도 4 참조)에 의해 화소(PXL)들 각각의 발광 유닛(EMU, 도 4 참조)의 일단에 걸리는 센싱 전압을 측정할 수 있다(S300).
도 4 및 도 5를 참조하여 설명한 바와 같이, 게이트 신호에 응답하여 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 게이트 전극에 테스트 전압이 인가되고, 제1 트랜지스터(T1)의 일 전극(즉, 발광 유닛(EMU)의 일단에 전기적으로 연결되는 전극)에 센싱 라인(RLj)을 통해 초기화 전압이 공급되며, 이후, 초기화 전압의 공급이 중단시킨 상태에서, 센싱 라인(RLj)을 통해 흐르는 전류에 기초하여 변화하는 센싱 전압이 측정될 수 있다.
이후, 도 13의 방법은 센싱 전압에 기초하여 화소(PXL)들 각각의 발광 유닛(EMU) 내에서 발광 소자(LD)들이 유효하게 직렬 연결되었는지 여부(즉, 발광 소자(LD)들의 정렬 상태)를 판단할 수 있다(S400).
일 실시에에서, 도 14에 도시된 바와 같이, 도 13의 방법은 센싱 전압이 기준 전압보다 큰지 여부를 판단하고(S410), 센싱 전압이 기준 전압 보다 큰 경우 발광 소자(LD)들이 유효하게 직렬 연결된 것으로 판단할 수 있다(S420).
이와 달리, 센싱 전압이 기준 전압보다 작거나 같은 경우, 도 13의 방법은 발광 소자(LD)들 중 적어도 하나가 단락된 것으로 판단할 수 있다(S430). 단락된 것으로 판단된 발광 소자(LD)들 중 적어도 하나(또는, 이를 포함하는 화소(PXL))에 대해서는 리페어 작업이 수행될 수 있다(S440).
따라서, 화소(PXL) 내 발광 소자(LD)들 중 적어도 일부의 유효하지 않은 정렬에 기인한 휘도 편차가 개선되고, 표시 품질이 향상될 수 있다.
도 15는 도 1의 표시 장치에서 광원으로 이용되는 발광 소자를 개략적으로 도시한 개략적인 사시도이다. 도 16은 도 15의 발광 소자의 개략적인 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 15 및 16에 도시된 실시예들에 한정되지는 않는다.
도 15 및 도 16을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 약 500㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 약 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Quantum Wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 약 400nm 내지 약 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(Double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 형성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(Schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 갈륨 아연 산화물(ITZO, indium gallium zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 발광 소자(LD)의 양 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 제1 추가 전극의 외주면의 일부만을 둘러싸거나 중첩하고 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(14)의 재료로 사용될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 발광 소자(LD)들은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 게이트 라인들 및 데이터 라인들에 전기적으로 연결되는 화소들을 포함하며, 상기 화소들 각각은 상기 게이트 라인들 중 대응되는 하나 및 상기 데이터 라인들 중 대응되는 하나에 전기적으로 연결되는 화소 회로 및 일단이 상기 화소 회로에 연결되는 발광 유닛을 포함하는, 표시 패널의 검사 방법에서,
    상기 데이터 라인들 각각에 테스트 전압을 인가하는 단계;
    상기 게이트 라인들 각각에 게이트 신호를 인가하는 단계;
    상기 게이트 신호 및 상기 테스트 전압에 응답하여 상기 화소 회로에 의해 상기 화소들 각각의 상기 발광 유닛의 상기 일단에 걸리는 센싱 전압을 측정하는 단계; 및
    상기 센싱 전압에 기초하여 상기 화소들 각각의 상기 발광 유닛 내에서 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
  2. 제1 항에 있어서, 상기 테스트 전압은 기준 전압보다 크며,
    상기 기준 전압은 직렬 연결된 상기 발광 소자들의 총 동작 전압 및 상기 발광 소자들 중 하나의 동작 전압 간의 전압 차이와 같은, 표시 패널의 검사 방법.
  3. 제2 항에 있어서, 상기 테스트 전압은 상기 발광 소자들의 상기 총 동작 전압보다 작거나 같은, 표시 패널의 검사 방법.
  4. 제2 항에 있어서, 상기 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계는,
    상기 센싱 전압이 상기 기준 전압보다 큰 경우, 상기 발광 소자들이 모두 유효하게 정렬된 것으로 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
  5. 제2 항에 있어서, 상기 발광 소자들이 유효하게 직렬 연결되었는지 여부를 판단하는 단계는,
    상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 적어도 하나가 유효하지 않게 정렬된 것으로 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
  6. 제5 항에 있어서,
    상기 센싱 전압이 상기 기준 전압보다 작거나 같은 경우, 상기 발광 소자들 중 상기 적어도 하나가 단락 회로인 것으로 판단하는 단계; 및
    리페어 공정을 통해 상기 발광 소자들 중 상기 적어도 하나는 물리적으로 오픈(open)하는 단계를 더 포함하는, 표시 패널의 검사 방법.
  7. 제1 항에 있어서, 상기 데이터 라인들 각각에 상기 테스트 전압을 인가하는 단계는,
    제1 패드에 상기 테스트 전압을 인가하는 단계; 및
    상기 제1 패드 및 상기 데이터 라인들 사이에 전기적으로 연결된 제1 디멀티플렉서를 통해 상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  8. 제7 항에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고,
    상기 데이터 라인들의 적어도 일부에 상기 테스트 전압을 순차적으로 인가하는 단계는, 상기 서브 디멀티플렉서들을 통해 상기 데이터 라인들 중 일부에 상기 테스트 전압을 동시에 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  9. 제7 항에 있어서, 상기 게이트 라인들 각각에 상기 게이트 신호를 인가하는 단계는,
    제2 패드에 상기 게이트 신호를 인가하는 단계; 및
    상기 제2 패드 및 상기 게이트 라인들 사이에 전기적으로 연결된 제2 디멀티플렉서를 통해 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  10. 제9 항에 있어서, 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계는,
    상기 데이터 라인들 중 하나의 데이터 라인에 상기 테스트 전압이 인가되는 동안 상기 게이트 라인들에 상기 게이트 신호를 순차적으로 인가하는 단계를 포함하는, 표시 패널의 검사 방법.
  11. 제9 항에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고,
    상기 화소 회로는 상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 하나 사이에 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 하나에 전기적으로 연결되는 센싱 트랜지스터를 포함하고,
    상기 제2 디멀티플렉서를 통해 상기 게이트 라인들 중 하나와 상기 센싱 라인들 중 하나에 상기 게이트 신호가 동시에 인가되는, 표시 패널의 검사 방법.
  12. 제11 항에 있어서, 상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 제3 패드들에 순차적으로 연결하는, 표시 패널의 검사 방법.
  13. 제1 항에 있어서, 상기 센싱 전압을 측정하는 단계는,
    상기 게이트 신호에 응답하여 상기 화소 회로 내 구동 트랜지스터의 게이트 전극에 상기 테스트 전압을 인가하는 단계;
    상기 발광 유닛의 상기 일단에 전기적으로 연결되는 상기 구동 트랜지스터의 일 전극에 센싱 라인을 통해 초기화 전압을 공급하는 단계;
    상기 테스트 전압이 인가되는 동안 상기 초기화 전압의 공급을 중단하는 단계; 및
    상기 센싱 라인을 통해 흐르는 전류에 기초하여 변화되는 상기 센싱 전압을 측정하는 단계를 포함하는, 표시 패널의 검사 방법.
  14. 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 기판;
    게이트 라인들;
    데이터 라인들;
    상기 제1 영역에 배치되고 상기 게이트 라인들 및 상기 데이터 라인들에 전기적으로 연결되는 화소들;
    상기 제2 영역에 배치되는 제1 패드들 및 제2 패드; 및
    상기 제2 영역에 배치되고 상기 제1 패드 및 상기 데이터 라인들 사이에 전기적으로 연결되는 제1 디멀티플렉서를 포함하고,
    상기 화소들 각각은,
    상기 게이트 라인들 중 대응되는 하나 및 상기 데이터 라인들 중 대응되는 하나에 전기적으로 연결되는 화소 회로, 및
    일단이 상기 화소 회로에 전기적으로 연결되는 발광 유닛을 포함하며,
    상기 발광 유닛들 각각은 전기적으로 직렬 연결된 발광 소자들을 포함하는, 표시 패널.
  15. 제14 항에 있어서, 상기 제1 디멀티플렉서는 상기 제1 패드를 상기 데이터 라인들 중 적어도 일부에 순차적으로 연결하는, 표시 패널.
  16. 제15 항에 있어서, 상기 제1 디멀티플렉서는 서브 디멀티플렉서들을 포함하고,
    상기 서브 디멀티플렉서들을 통해 상기 제1 패드는 상기 데이터 라인들 중 일부에 동시에 연결되는, 표시 패널.
  17. 제14 항에 있어서, 상기 제2 영역에 배치되고 상기 제2 패드 및 상기 게이트 라인들 사이에 연결되는 제2 디멀티플렉서를 더 포함하는, 표시 패널.
  18. 제14 항에 있어서, 상기 표시 패널은 센싱 스캔 라인들 및 센싱 라인들을 더 포함하고,
    상기 화소 회로는,
    상기 발광 유닛의 상기 일단에 전기적으로 연결되는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극 및 상기 데이터 라인들 중 대응되는 하나 사이에 전기적으로 연결되고 게이트 전극이 상기 게이트 라인들 중 대응되는 하나에 전기적으로 연결되는 스위칭 트랜지스터; 및
    상기 발광 유닛의 상기 일단 및 상기 센싱 라인들 중 대응되는 하나 사이에 전기적으로 연결되고 게이트 전극이 상기 센싱 스캔 라인들 중 대응되는 하나에 전기적으로 연결되는 센싱 트랜지스터를 포함하는, 표시 패널.
  19. 제18 항에 있어서, 상기 게이트 라인들은 상기 제2 영역에서 상기 센싱 스캔 라인들과 각각 연결되는, 표시 패널.
  20. 제18 항에 있어서,
    상기 제2 영역에 배치되는 제3 패드들을 더 포함하고,
    상기 제1 디멀티플렉서는 상기 센싱 라인들 중 적어도 일부를 상기 제3 패드들에 순차적으로 연결하는, 표시 패널.
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