KR20210014745A - 프로세스 윈도우를 최적화하는 방법 - Google Patents

프로세스 윈도우를 최적화하는 방법 Download PDF

Info

Publication number
KR20210014745A
KR20210014745A KR1020217002743A KR20217002743A KR20210014745A KR 20210014745 A KR20210014745 A KR 20210014745A KR 1020217002743 A KR1020217002743 A KR 1020217002743A KR 20217002743 A KR20217002743 A KR 20217002743A KR 20210014745 A KR20210014745 A KR 20210014745A
Authority
KR
South Korea
Prior art keywords
processing
substrate
pattern
defect
processing parameters
Prior art date
Application number
KR1020217002743A
Other languages
English (en)
Other versions
KR102359050B1 (ko
Inventor
스테판 헌쉐
베누고팔 벨란키
Original Assignee
에이에스엠엘 네델란즈 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠엘 네델란즈 비.브이. filed Critical 에이에스엠엘 네델란즈 비.브이.
Priority to KR1020227003222A priority Critical patent/KR102427139B1/ko
Publication of KR20210014745A publication Critical patent/KR20210014745A/ko
Application granted granted Critical
Publication of KR102359050B1 publication Critical patent/KR102359050B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/70525—Controlling normal operating mode, e.g. matching different apparatus, remote control or prediction of failure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Abstract

본 명세서에서는, 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 위한 컴퓨터-구현되는 결함 예측 방법이 개시되고, 상기 방법은: 패턴으로부터 프로세싱 윈도우 제한 패턴(PWLP)을 식별하는 단계; PWLP가 처리되는 처리 파라미터를 결정하는 단계; 처리 파라미터를 이용하여, 디바이스 제조 공정으로 PWLP로부터 생성되는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.

Description

프로세스 윈도우를 최적화하는 방법{METHOD OF OPTIMIZING A PROCESS WINDOW}
본 출원은 2014년 2월 12일에 출원된 미국 특허 가출원 61/939,071 및 2014년 2월 24일에 출원된 미국 가출원 61/943,834와 관련되며, 이들은 본 명세서에서 전문이 인용 참조된다.
본 발명은 반도체 제조 공정의 성능을 최적화하는 방법에 관한 것이다. 상기 방법은 리소그래피 장치와 연계하여 사용될 수 있다.
리소그래피 장치는 기판의 타겟부 상으로 원하는 패턴을 적용시키는 기계이다. 리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조에 사용될 수 있다. 그 경우, 대안적으로 마스크 또는 레티클이라 칭하는 패터닝 디바이스가 IC의 개별 층에 대응하는 회로 패턴을 생성하기 위해 사용될 수 있으며, 이 패턴은 방사선-감응재 층을 갖는 기판(예컨대, 실리콘 웨이퍼)의 (예를 들어, 다이의 일부분, 한 개 또는 수 개의 다이들을 포함하는) 타겟부 상으로 이미징될 수 있다. 일반적으로, 단일 기판은 연속하여 노광되는 인접한 타겟부들의 네트워크를 포함할 것이다. 알려진 리소그래피 장치는, 한번에 타겟부 상으로 전체 패턴을 노광함으로써 각각의 타겟부가 조사(irradiate)되는, 소위 스테퍼들, 및 빔을 통해 주어진 방향("스캐닝"- 방향)으로 패턴을 스캐닝하는 한편, 이 방향과 평행한 방향(같은 방향으로 평행한 방향) 또는 역-평행 방향(반대 방향으로 평행한 방향)으로 기판을 동기적으로 스캐닝함으로써 각각의 타겟부가 조사되는, 소위 스캐너들을 포함한다.
본 명세서에서는, 기판 상으로 패턴들의 처리를 수반하는 디바이스 제조 공정을 위한 컴퓨터-구현되는(computer-implemented) 결함 결정 또는 예측 방법이 개시되고, 상기 방법은: 패턴들로부터 하나 이상의 프로세싱 윈도우 제한 패턴(processing window limiting pattern: PWLP)들을 식별하는 단계; PWLP들이 처리되는 하나 이상의 처리 파라미터들을 결정하는 단계; 하나 이상의 처리 파라미터들을 이용하여, 디바이스 제조 공정으로 PWLP들 중의 적어도 하나로부터 생성되는 결함의 존재, 존재 확률(probability of existence), 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다. 일 실시예에서, 하나 이상의 처리 파라미터들은 PWLP들이 처리되기 직전에 결정된다. 일 실시예에서, 결함은 기판이 비가역적으로(irreversibly) 처리되기 전에 검출불가능하다(undetectable). 결함이 검출불가능하다는 사실은, 표준 검사를 수행하는 데 사용되는 검사 툴들의 제한된 품질에 기인할 수 있다. 이러한 결함이 본 명세서에 개시된 컴퓨터-구현되는 결함 예측 방법을 이용하여 예측되는 경우, 예측된 결함의 심각도(severity)를 더 평가하기 위해 특정 결함이 비-표준 검사 툴에 의해 검사될 수 있다. 대안적으로, 결함은 본 명세서를 쓴 시점에서(at the time of drafting the text) 적용가능한 여하한의 검사 툴들을 이용하여 검출될 수 없을 만큼 너무 작을 수 있다. 이러한 경우, 본 명세서에 개시된 방법을 이용하는 결함의 예측은 제품의 예측되는 결함을 회피하기 위해 다이 또는 웨이퍼를 재가공(rework)하도록 결정하는 데 사용될 수 있다.
일 실시예에 따르면, 하나 이상의 처리 파라미터들을 이용하여, 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계는, PWLP들의 특성, 패턴들의 특성, 또는 둘 모두를 더 이용한다.
일 실시예에 따르면, 상기 방법은 결함의 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 이용하여 하나 이상의 처리 파라미터들을 조정하는 단계를 더 포함한다. 일 실시예에서, 결함의 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계, 및 하나 이상의 처리 파라미터들을 조정하는 단계는 반복적으로(reiteratively) 수행될 수 있다.
일 실시예에 따르면, 상기 방법은, 조정된 하나 이상의 리소그래피 파라미터들을 이용하여, 디바이스 제조 공정을 이용함으로써 PWLP들 중 적어도 하나로부터 생성되는 잔여 결함(residue defect)의 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계를 더 포함한다.
일 실시예에 따르면, 상기 방법은 PWLP들의 프로세스 윈도우들을 결정하는 단계를 더 포함한다.
일 실시예에 따르면, 상기 방법은 하나 이상의 처리 파라미터들을 처리 파라미터 맵(processing parameters map)으로 컴파일(compile)하는 단계를 더 포함한다.
일 실시예에 따르면, 하나 이상의 PWLP들은 경험 모델(empirical model) 또는 연산 모델(computational model)을 이용하여 식별된다.
일 실시예에 따르면, 하나 이상의 처리 파라미터들은 포커스, 도즈(dose), 소스 파라미터들, 투영 광학기 파라미터들, 메트롤로지로부터 얻어진 데이터, 및 처리 장치의 작업자로부터의 데이터로 구성된 그룹으로부터 선택된다.
일 실시예에 따르면, 메트롤로지로부터 얻어진 데이터는 회절 툴, 또는 전자 현미경으로부터 얻어진다.
일 실시예에 따르면, 하나 이상의 처리 파라미터들은 모델을 이용하여 또는 데이터베이스 쿼리 실행에 의해(by querying a database) 결정 또는 예측된다.
일 실시예에 따르면, 결함의 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계는 프로세스 윈도우들과 하나 이상의 처리 파라미터들을 비교하는 단계를 포함한다.
일 실시예에 따르면, 결함의 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계는 분류 모델에 대한 입력으로서 하나 이상의 처리 파라미터들을 갖는 분류 모델을 이용하는 단계를 포함한다.
일 실시예에 따르면, 분류 모델은 로지스틱 회귀(logistic regression) 및 다항식 로짓(multinomial logit), 프로빗 회귀(probit regression), 퍼셉트론 알고리즘(perceptron algorithm), 서포트 벡터 머신(support vector machine), 임포트 벡터 머신(import vector machine), 및 선형 판별 분석(linear discriminant analysis)으로 구성된 그룹으로부터 선택된다.
일 실시예에 따르면, 결함의 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합을 결정 또는 예측하는 단계는 처리 파라미터들에 따라서(under the processing parameters) PWLP들 중 적어도 하나의 이미지 또는 예측되는 패터닝 윤곽(expected patterning contour)들을 시뮬레이션하는 단계, 및 이미지 또는 윤곽 파라미터들을 측정하는 단계를 포함한다.
일 실시예에 따르면, 디바이스 제조 공정은 리소그래피 장치의 이용을 수반한다.
본 명세서에서는, 기판 상으로 또는 기판의 다이 상으로 패턴들의 처리를 수반하는 디바이스 제조 방법이 개시되고, 상기 방법은: 기판 또는 다이를 처리하기 전에 처리 파라미터들을 결정하는 단계; 기판 또는 다이를 처리하기 전에 처리 파라미터들을 이용하여, 또한 기판 또는 다이의 특성, 기판 또는 다이 상으로 처리될 패턴들의 지오메트리의 특성, 또는 둘 모두를 이용하여, 결함의 존재, 결함의 존재 확률, 결함의 특성, 또는 이의 조합을 예측 또는 결정하는 단계; 및 결함의 확률 또는 심각도를 제거하기 위해 예측 또는 결정에 기초하여 처리 파라미터들을 조정하는 단계를 포함한다.
일 실시예에 따르면, 상기 방법은 패턴들로부터 하나 이상의 프로세싱 윈도우 제한 패턴(PWLP)들을 식별하는 단계를 더 포함한다.
일 실시예에 따르면, 결함은 PWLP들 중 적어도 하나로부터 생성된 결함이다.
일 실시예에 따르면, 기판 또는 다이의 특성은 PWLP들 중 적어도 하나의 프로세스 윈도우이다.
본 명세서에서는, 기판들의 뱃치(batch) 상으로 패턴들의 처리를 수반하는 디바이스 제조 방법이 개시되고, 상기 방법은: 기판들의 뱃치를 처리하는 단계, 및 기판들 상으로 처리된 패턴들의 결함의 존재를 결정하기 위해, 뱃치의 1 % 미만, 1.5 % 미만, 또는 2 % 미만을 파괴 검사하는(destructively inspecting) 단계를 포함한다.
*일 실시예에 따르면, 기판들의 뱃치는 리소그래피 장치를 이용하여 처리된다.
본 명세서에서는, 앞서 설명된 컴퓨터-구현되는 결함 예측 방법, 및 적어도 부분적으로 결함의 결정된 또는 예측된 존재, 존재 확률, 하나 이상의 특성들, 또는 이의 조합에 기초하여 어떤 PWLP들을 검사할 것인지를 나타내는 단계를 포함하는 디바이스 제조 방법이 개시된다.
일 실시예에 따르면, 결함은: 네킹(necking), 라인 풀 백(line pull back), 라인 시닝(line thinning), CD 오차, 오버래핑(overlapping), 레지스트 톱 로스(resist top loss), 레지스트 언더컷(resist undercut), 및/또는 브리징(bridging)으로부터 하나 이상 선택된다.
본 명세서에서는, 리소그래피 공정을 위한 결함 결정 또는 예측 방법이 개시되고, 상기 방법은, 리소그래피 공정의 적어도 일부분의 시뮬레이션을 이용하여, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 공정은, 패턴의 일부분에 있는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하여, 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
일 실시예에 따르면, 결함은 패턴이 기판 상으로 비가역적으로 처리되기 전에 결정 또는 예측된다.
일 실시예에 따르면, 패턴이 기판의 적어도 일부분 내로 에칭되는 경우, 또는 패턴의 적어도 일부분이 기판 내로 이온들을 주입하기 위해 사용되는 경우, 패턴은 기판 상으로 비가역적으로 처리된다.
일 실시예에 따르면, 상기 방법은 리소그래피 공정을 이용하여 처리된 모든 기판에 대해 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 생성 툴의 생성 파라미터는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계에 의존적이고, 리소그래피 생성 툴은 리소그래피 공정의 적어도 하나의 단계를 수행하도록 구성된다.
본 명세서에서는, 리소그래피 공정에서 결함 또는 가능한 결함을 분류하는 결함 분류 방법이 개시되고, 상기 방법은, 리소그래피 공정의 적어도 일부분의 시뮬레이션을 이용하여 결함 또는 가능한 결함을 분류하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 공정은 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
본 명세서에서는, 리소그래피 공정에서 결함의 포착 속도(capture rate)를 개선하는 방법이 개시되고, 상기 방법은, 리소그래피 공정의 적어도 일부분의 시뮬레이션을 이용하여 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 공정은 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
본 명세서에서는, 리소그래피 공정에서 복수의 패턴들로부터 검사될 패턴을 선택하는 방법이 개시되고, 상기 방법은 리소그래피 공정의 적어도 일부분의 시뮬레이션에 적어도 부분적으로 기초하여 검사될 패턴을 선택하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 공정은 기판 상으로 복수의 패턴들의 처리를 수반하는 디바이스 제조 공정을 포함한다.
일 실시예에 따르면, 선택된 패턴은, 선택된 패턴이 결함이 있는지 또는 선택된 패턴의 일부분이 결함을 포함하는지를 평가하기 위해 검사된다.
본 명세서에서는, 리소그래피 공정에서 결함의 결정 또는 예측의 정확성을 정의하는 방법이 개시되고, 상기 방법은 리소그래피 공정의 적어도 일부분의 시뮬레이션의 정확성을 정의하는 단계를 포함하며, 시뮬레이션은 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하기 위해 사용된다.
일 실시예에 따르면, 리소그래피 공정은 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
일 실시예에 따르면, 결함의 결정 또는 예측의 정확성은 리소그래피 공정에 사용되는 결함 검사 툴의 정확성보다 높다.
본 명세서에서는, 명령어들이 기록된 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 개시되고, 명령어들은 컴퓨터에 의해 실행될 때 상기의 방법들 중 어느 방법을 구현한다.
이하, 대응하는 참조 부호들이 대응하는 부분들을 나타내는 첨부된 개략적인 도면들을 참조하여, 단지 예시의 방식으로만 본 발명의 실시예들을 설명할 것이다:
도 1은 본 발명의 일 실시예에 따른 리소그래피 장치를 도시한 도면;
도 2는 일 실시예에 따른 리소그래피 공정에서 결함들의 존재를 결정하는 방법에 대한 흐름도;
도 3은 처리 파라미터들의 예시적인 소스들을 나타낸 도면;
도 4a는 도 2의 단계 213의 구현을 나타낸 도면;
도 4b는 도 2의 단계 213의 대안적인 구현을 나타낸 도면;
도 5a는 다수의 다이를 갖는 예시적인 기판을 나타낸 도면;
도 5b는 통상적인 방법을 이용하여 얻어진 사용가능한 초점심도(usable depth of focus: uDOF)를 나타낸 도면;
도 5c는 본 명세서에 설명된 일 실시예에 따른 방법을 이용하여 얻어진 사용가능한 초점심도(uDOF)를 나타낸 도면;
도 6은 처리 흐름에 대한 개략적인 흐름도; 및
도 7은 포커스에 대한 예시적인 맵을 나타낸 도면이다.
본 명세서에서는 IC 제조에 있어서 리소그래피 장치의 특정 사용예에 대하여 언급되지만, 본 명세서에 서술된 리소그래피 장치는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이(LCD), 박막 자기 헤드 등의 제조와 같이 다른 적용예들을 가질 수도 있음을 이해하여야 한다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "기판" 또는 "타겟부"라는 좀 더 일반적인 용어와 동의어로 간주될 수도 있음을 이해할 것이다. 본 명세서에서 언급되는 기판은 노광 전후에, 예를 들어 트랙(전형적으로, 기판에 레지스트 층을 도포하고 노광된 레지스트를 현상하는 툴), 메트롤로지 또는 검사 툴에서 처리될 수 있다. 적용가능하다면, 이러한 기판 처리 툴과 다른 기판 처리 툴에 본 명세서의 기재내용이 적용될 수 있다. 또한, 예를 들어 다층 IC를 생성하기 위하여 기판이 한 번 이상 처리될 수 있으므로, 본 명세서에 사용되는 기판이라는 용어는 이미 여러 번 처리된 층들을 포함한 기판을 칭할 수도 있다.
본 명세서에서 사용된 "방사선" 및 "빔"이라는 용어는 이온 빔 또는 전자 빔과 같은 입자 빔뿐만 아니라, (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외(UV) 방사선 및 (예를 들어, 5 내지 20 nm 범위의 파장을 갖는) 극자외(EUV) 방사선을 포함하는 모든 형태의 전자기 방사선을 포괄한다.
본 명세서에서 사용되는 "패터닝 디바이스"라는 용어는, 기판의 타겟부에 패턴을 생성하기 위해서, 방사선 빔의 단면에 패턴을 부여하는 데 사용될 수 있는 여하한의 디바이스를 언급하는 것으로 폭넓게 해석되어야 한다. 방사선 빔에 부여된 패턴은 기판의 타겟부의 의도한 패턴에 정확히 대응하지 않을 수도 있다는 것을 유의하여야 한다. 일반적으로, 방사선 빔에 부여된 패턴은 집적 회로와 같이 타겟부에 생성될 디바이스 내의 특정 기능 층에 대응할 것이다.
패터닝 디바이스는 투과형 또는 반사형일 수 있다. 패터닝 디바이스의 예로는 마스크, 프로그램가능한 거울 어레이, 및 프로그램가능한 LCD 패널들을 포함한다. 마스크는 리소그래피 분야에서 잘 알려져 있으며, 바이너리(binary)형, 교번 위상-시프트형 및 감쇠 위상-시프트형과 같은 마스크 타입뿐만 아니라, 다양한 하이브리드(hybrid) 마스크 타입들을 포함한다. 프로그램가능한 거울 어레이의 일 예시는 작은 거울들의 매트릭스 구성을 채택하며, 그 각각은 입사하는 방사선 빔을 상이한 방향으로 반사시키도록 개별적으로 기울어질 수 있다: 이러한 방식으로, 반사된 빔이 패터닝된다.
지지 구조체는 패터닝 디바이스를 유지한다. 이는 패터닝 디바이스의 방위, 리소그래피 장치의 디자인, 및 예를 들어 패터닝 디바이스가 진공 환경에서 유지되는지의 여부와 같은 다른 조건들에 의존하는 방식으로 패터닝 디바이스를 유지한다. 지지체는 기계적 클램핑, 진공, 또는 다른 클램핑 기술들, 예를 들어 진공 조건들 하에서 정전기 클램핑을 이용할 수 있다. 지지 구조체는, 예를 들어 필요에 따라 고정되거나 이동가능할 수 있고, 예를 들어 투영 시스템에 대해 원하는 위치에 있을 것을 보장할 수 있는 프레임 또는 테이블일 수 있다. 본 명세서의 "레티클" 또는 "마스크"라는 용어의 어떠한 사용도 "패터닝 디바이스"라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
본 명세서에서 사용되는 "투영 시스템"이라는 용어는, 사용되는 노광 방사선에 대하여, 또는 침지 유체의 사용 또는 진공의 사용과 같은 다른 인자들에 대하여 적절하다면, 굴절 광학 시스템, 반사 광학 시스템, 및 카타디옵트릭(catadioptric) 광학 시스템을 포함하는 여하한의 타입의 투영 시스템을 내포하는 것으로서 폭넓게 해석되어야 한다. 본 명세서의 "투영 렌즈"라는 용어의 어떠한 사용도 "투영 시스템"이라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
또한, 조명 시스템은 방사선 빔을 지향, 성형 또는 제어하기 위하여, 굴절, 반사 및 카타디옵트릭 광학 구성요소들을 포함하는 다양한 타입의 광학 구성요소를 포함할 수 있으며, 또한 이러한 구성요소들은 아래에서 집합적으로 또는 개별적으로 "렌즈"라고 지칭될 수 있다.
리소그래피 장치는 2 개(듀얼 스테이지) 이상의 기판 테이블(및/또는 2 이상의 지지 구조체)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 기계에서는 추가 테이블이 병행하여 사용될 수 있거나, 하나 이상의 테이블이 노광에 사용되고 있는 동안 하나 이상의 다른 테이블에서는 준비작업 단계가 수행될 수 있다.
또한, 리소그래피 장치는 투영 시스템의 최종 요소와 기판 사이의 공간을 채우기 위해서, 기판이 비교적 높은 굴절률을 갖는 액체, 예컨대 물로 덮일 수 있는 형태로도 구성될 수 있다. 침지 기술은 투영 시스템의 개구수를 증가시키는 기술로 당업계에 잘 알려져 있다.
도 1은 본 발명의 특정 실시예에 따른 리소그래피 장치를 개략적으로 도시한다. 상기 장치는:
- 방사선 빔(PB)(예를 들어, UV 방사선 또는 DUV 방사선)을 컨디셔닝(condition)하는 조명 시스템(일루미네이터)(IL);
- 패터닝 디바이스(예를 들어, 마스크)(MA)를 지지하고, 아이템(PL)에 대해 패터닝 디바이스를 정확히 위치시키는 제 1 위치설정 디바이스(PM)에 연결된 지지 구조체(MT);
- 기판(예를 들어, 레지스트 코팅된 웨이퍼)(W)을 유지하고, 아이템(PL)에 대해 기판을 정확히 위치시키는 제 2 위치설정 디바이스(PW)에 연결된 기판 테이블(예를 들어, 웨이퍼 테이블)(WT); 및
- 기판(W)의 (예를 들어, 하나 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(PB)에 부여된 패턴을 이미징하도록 구성된 투영 시스템(예를 들어, 굴절 투영 렌즈)(PL)을 포함한다.
본 명세서에 도시된 바와 같이, 장치는 (예를 들어, 투과 마스크를 채택하는) 투과형으로 구성된다. 대안적으로, 장치는 (예를 들어, 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이를 채택하는) 반사형으로 구성될 수 있다.
일루미네이터(IL)는 방사선 소스(SO)로부터 방사선 빔을 수용한다. 예를 들어, 소스가 엑시머 레이저(excimer laser)인 경우, 소스 및 리소그래피 장치는 별도의 개체일 수 있다. 이러한 경우, 소스는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 방사선 빔은 예를 들어 적절한 지향 거울 및/또는 빔 익스팬더(beam expander)를 포함하는 빔 전달 시스템(BD)의 도움으로, 소스(SO)로부터 일루미네이터(IL)으로 통과된다. 다른 경우, 예를 들어 소스가 수은 램프인 경우, 소스는 장치의 통합부일 수 있다. 소스(SO) 및 일루미네이터(IL)는, 필요에 따라 빔 전달 시스템(BD)과 함께 방사선 시스템이라고도 칭해질 수 있다.
일루미네이터(IL)는 빔의 세기 분포를 변경할 수 있다. 일루미네이터는, 세기 분포가 일루미네이터(IL)의 퓨필 평면의 환형 영역 내에서 0이 아니도록 방사선 빔의 반경 크기(radial extent)를 제한하도록 배치될 수 있다. 추가적으로 또는 대안적으로, 일루미네이터(IL)는, 세기 분포가 퓨필 평면 내의 동일하게 이격된 복수의 섹터(sector)에서 0이 아니도록 퓨필 평면에서의 빔의 분포를 제한하도록 작동가능할 수 있다. 일루미네이터(IL)의 퓨필 평면에서의 방사선 빔의 세기 분포는 조명 모드라고 지칭될 수 있다.
일루미네이터(IL)는 빔의 세기 분포를 조정하도록 구성된 조정기(AM)를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 일루미네이터(IL)는 빔의 각도 분포를 변동시키도록 작동가능할 수 있다. 예를 들어, 일루미네이터는 퓨필 평면 내의 섹터들의 각도 크기(angular extent) 및 개수를 변경하도록 작동가능할 수 있으며, 이때 세기 분포는 0이 아니다. 일루미네이터의 퓨필 평면에서의 빔의 세기 분포를 조정함으로써, 상이한 조명 모드들이 달성될 수 있다. 예를 들어, 일루미네이터(IL)의 퓨필 평면에서의 세기 분포의 반경 및 각도 크기를 제한함으로써, 세기 분포는, 예를 들어 2중극(dipole), 4중극(quadrupole) 또는 6중극(hexapole) 분포와 같은 다중극 분포를 가질 수 있다. 의도한 조명 모드는, 예를 들어 공간 광 변조기를 이용하거나, 일루미네이터(IL) 내로 그 조명 모드를 제공하는 광학기를 삽임함으로써 얻어질 수 있다.
일루미네이터(IL)는 빔의 편광을 변경하도록 작동가능할 수 있고, 조정기(AM)를 이용하여 편광을 조정하도록 작동가능할 수 있다. 일루미네이터(IL)의 퓨필 평면에 걸친 방사선 빔의 편광은 편광 모드라고도 지칭될 수 있다. 상이한 편광 모드들의 사용은 기판(W)에 형성되는 이미지에 더 큰 콘트라스트가 달성될 수 있게 한다. 방사선 빔은 편광되지 않을 수도 있다. 대안적으로, 일루미네이터는 방사선 빔을 선형 편광하도록 배치될 수 있다. 방사선 빔의 편광 방향은 일루미네이터(IL)의 퓨필 평면에 걸쳐 변동할 수 있다. 방사선의 편광 방향은 일루미네이터(IL)의 퓨필 평면의 상이한 영역들에서 상이할 수 있다. 방사선의 편광 상태는 조명 모드에 의존하여 선택될 수 있다. 다중극 조명 모드들에 대하여, 방사선 빔의 각각의 극(pole)의 편광은 일반적으로 일루미네이터(IL)의 퓨필 평면에서 그 극의 위치 벡터에 수직일 수 있다. 예를 들어, 2중극 조명 모드에 대하여, 방사선은 이중극의 2 개의 대향하는 섹터들을 이등분하는 라인에 실질적으로 수직인 방향으로 선형 편광될 수 있다. 방사선 빔은 2 개의 상이한 직교 방향들 중 하나로 편광될 수 있고, 이는 X-편광된 및 Y-편광된 상태들이라고 지칭될 수 있다. 4중극 조명 모드에 대하여, 각각의 극의 섹터에서의 방사선은 그 섹터를 이등분하는 라인에 실질적으로 수직인 방향으로 선형 편광될 수 있다. 이 편광 모드는 XY 편광이라고 칭해질 수 있다. 유사하게, 6중극 조명 모드에 대해, 각각의 극의 섹터에서의 방사선은 그 섹터를 이등분하는 라인에 실질적으로 수직인 방향으로 선형 편광될 수 있다. 이 편광 모드는 TE 편광이라고 지칭될 수 있다.
또한, 일루미네이터(IL)는 인티그레이터(integrator: IN) 및 콘덴서(condenser: CO)와 같이, 다양한 다른 구성요소들을 포함할 수 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성 및 세기 분포를 갖는, 컨디셔닝된 방사선 빔(PB)을 제공한다.
방사선 빔(PB)은 지지 구조체(MT)에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크)(MA)에 입사된다. 패터닝 디바이스(MA)를 가로질렀으면, 방사선 빔(PB)은 렌즈(PL)를 통과하여 기판(W)의 타겟부(C) 상으로 빔을 포커스한다. 제 2 위치설정 디바이스(PW) 및 위치 센서(IF)[예를 들어, 간섭계 디바이스(interferometric device)]의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(PB)의 경로에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정 디바이스(PM) 및 (도 1에 명확히 도시되지 않은) 또 다른 위치 센서는, 예를 들어 패터닝 디바이스 라이브러리로부터의 기계적인 회수 후에, 또는 스캔하는 동안, 방사선 빔(PB)의 경로에 대해 패터닝 디바이스(MA)를 정확히 위치시키는 데 사용될 수 있다. 일반적으로, 대상물 테이블들(MT 및 WT)의 이동은 장-행정 모듈(long-stroke module: 개략 위치설정) 및 단-행정 모듈(short-stroke module: 미세 위치설정)의 도움으로 실현될 수 있으며, 이는 위치설정 디바이스(PM 및 PW)의 일부분을 형성한다. 하지만, (스캐너와는 대조적으로) 스테퍼의 경우, 지지 구조체(MT)는 단-행정 액추에이터에만 연결되거나 고정될 수 있다. 패터닝 디바이스(MA) 및 기판(W)은 패터닝 디바이스 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다.
도시된 장치는 다음의 바람직한 모드들에 사용될 수 있다:
1. 스텝 모드에서, 지지 구조체(MT) 및 기판 테이블(WT)은 본질적으로 정지 상태로 유지되는 한편, 방사선 빔(PB)에 부여되는 전체 패턴은 한번에 타겟부(C) 상으로 투영된다[즉, 단일 정적 노광(single static exposure)]. 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다. 스텝 모드에서, 노광 필드의 최대 크기는 단일 정적 노광시에 이미징되는 타겟부(C)의 크기를 제한한다.
2. 스캔 모드에서, 지지 구조체(MT) 및 기판 테이블(WT)은 방사선 빔(PB)에 부여된 패턴이 타겟부(C) 상으로 투영되는 동안에 동기적으로 스캐닝된다[즉, 단일 동적 노광(single dynamic exposure)]. 지지 구조체(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PL)의 확대(축소) 및 이미지 반전 특성에 의하여 결정된다. 스캔 모드에서, 노광 필드의 최대 크기는 단일 동적 노광시 타겟부의 (스캐닝 되지 않는 방향으로의) 폭을 제한하는 반면, 스캐닝 동작의 길이는 타겟부의 (스캐닝 방향으로의) 높이를 결정한다.
3. 또 다른 모드에서, 지지 구조체(MT)는 프로그램가능한 패터닝 디바이스를 유지하여 본질적으로 정지된 상태로 유지되며, 방사선 빔(PB)에 부여된 패턴이 타겟부(C) 상으로 투영되는 동안 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)의 매 이동 후에, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이하게 적용될 수 있다.
또한, 상술된 사용 모드들의 조합 및/또는 변형, 또는 완전히 다른 사용 모드들이 채택될 수도 있다.
투영 시스템(PL)은 비-균일할 수 있는 광학 전달 함수(optical transfer function)를 가지며, 이는 기판(W)에 이미징되는 패턴에 영향을 줄 수 있다. 편광되지 않은 방사선에 대하여, 이러한 효과들은 2 개의 스칼라 맵(scalar map)에 의해 꽤 잘 설명될 수 있으며, 이는 투영 시스템(PL)을 빠져나가는 방사선의 투과[아포다이제이션(apodization)] 또는 상대 위상(수차)을, 이의 퓨필 평면의 위치의 함수로서 나타낸다. 투과 맵 및 상대 위상 맵으로서 지칭될 수 있는 이러한 스칼라 맵들은 베이직 함수(basic function)들의 완전한 세트의 선형 조합으로서 표현될 수 있다. 특히 편리한 세트는 제르니케 다항식(Zernike polynomial)이며, 이는 단위원(unit circle) 상에 정의되는 직교 다항식들의 세트를 형성한다. 각각의 스칼라 맵의 결정은 이러한 전개(expansion)에서 계수의 결정을 수반할 수 있다. 제르니케 다항식들이 단위원 상에서 직교하기 때문에, 제르니케 계수들은 각각의 제르니케 다항식으로 측정된 스칼라 맵의 내적(inner product)을 계산하고, 이후 그 제르니케 다항식의 놈(norm)의 제곱으로 이를 나눔으로써 결정될 수 있다.
투과 맵 및 상대 위상 맵은 필드 및 시스템 의존적이다. 즉, 일반적으로, 각각의 투영 시스템(PL)은 각각의 필드 지점에 대해(즉, 그 이미지 평면에서의 각각의 공간 위치에 대해) 상이한 제르니케 전개를 가질 것이다. 퓨필 평면에서의 투영 시스템(PL)의 상대 위상은, 예를 들어 파면[즉, 동일 위상을 갖는 지점들의 위치(locus)]을 측정하기 위해 전단 간섭계(shearing interferometer)를 이용하여, 또한 투영 시스템(PL)을 통해, 투영 시스템(PL)의 대상물 평면[즉, 패터닝 디바이스(MA)의 평면]에서 점형 소스(point-like source)로부터 방사선을 투영함으로써 결정될 수 있다. 전단 간섭계는 공통 광로 간섭계(common path interferometer)이며, 따라서 유익하게도, 파면을 측정하는 데 2차 기준 빔이 요구되지 않는다. 전단 간섭계는 투영 시스템의 이미지 평면[즉, 기판 테이블(WT)]에 회절 격자, 예를 들어 2차원 그리드를 포함할 수 있고, 투영 시스템(PL)의 퓨필 평면과 켤레(conjugate)인 평면에서 간섭 패턴을 검출하도록 배치된 검출기를 포함할 수 있다. 간섭 패턴은 전단 방향으로 퓨필 평면의 좌표에 대한 방사선의 위상의 도함수(derivative)와 관련된다. 검출기는, 예를 들어 전하 결합 소자(charge coupled device: CCD)와 같은 감지 요소들의 어레이를 포함할 수 있다.
회절 격자는 2 개의 수직 방향들로 순차적으로 스캐닝될 수 있으며, 이는 투영 시스템(PL)의 좌표계의 축들(x 및 y)과 일치할 수 있거나, 이러한 축들에 대해 45°와 같은 각도로 설정될 수 있다. 스캐닝은 정수 격자 주기(integer number of grating period), 예를 들어 한 격자 주기에 걸쳐 수행될 수 있다. 스캐닝은 한 방향으로 위상 변동을 평균화하며, 다른 방향으로의 위상 변동이 재구성될 수 있게 한다. 이는 파면이 두 방향들의 함수로서 결정되게 한다.
현재 기술 수준의(state of the art) 리소그래피 장치(LA)의 투영 시스템은 가시 프린지(visible fringe)들을 생성할 수 없으며, 따라서, 예를 들어 회절 격자의 이동과 같은 위상 스테핑 기술(phase stepping technique)들을 이용하여 파면의 결정의 정확성이 향상될 수 있다. 스테핑은 회절 격자의 평면에서 또한 측정의 스캐닝 방향에 수직인 방향으로 수행될 수 있다. 스테핑 범위는 한 격자 주기일 수 있고, 적어도 3 개의 (균일하게 분포된) 위상 단계들이 사용될 수 있다. 따라서, 예를 들어 3 개의 스캐닝 측정들이 y-방향으로 수행될 수 있으며, 각각의 스캐닝 측정은 x-방향으로 상이한 위치에 대해 수행된다. 회절 격자의 이러한 스테핑은 위상 변동들을 세기 변동들로 효율적으로 변환시키며, 위상 정보가 결정되게 한다. 격자는 검출기를 캘리브레이션(calibrate)하기 위해 회절 격자에 수직인 방향(z 방향)으로 스테핑될 수 있다.
퓨필 평면에서의 투영 시스템(PL)의 투과(아포다이제이션)는, 예를 들어 투영 시스템(PL)을 통해 투영 시스템(PL)의 대상물 평면[즉, 패터닝 디바이스(MA)의 평면]에서 점형 소스로부터 방사선을 투영함으로써, 또한 검출기를 이용하여 투영 시스템(PL)의 퓨필 평면에 켤레인 평면에서 방사선의 세기를 측정함으로써 결정될 수 있다. 수차들을 결정하기 위해 파면을 측정하는 데 사용된 것과 동일한 검출기가 사용될 수 있다. 투영 시스템(PL)은 복수의 광학(예를 들어, 렌즈) 요소들을 포함할 수 있고, 수차들(필드 전반에서 퓨필 평면에 걸친 위상 변동들)을 보정하기 위해 광학 요소들 중 하나 이상을 조정하도록 구성된 조정 메커니즘(PA)을 더 포함할 수 있다. 이를 달성하기 위해, 조정 메커니즘(PA)은 하나 이상의 상이한 방식들로 투영 시스템(PL) 내의 하나 이상의 광학(예를 들어, 렌즈) 요소들을 조작하도록 작동가능할 수 있다. 투영 시스템은 좌표계를 가질 수 있고, 그 광축은 z 방향으로 연장된다. 조정 메커니즘(PA)은 다음의 여하한의 조합을 수행: 하나 이상의 광학 요소들을 변위시키고; 하나 이상의 광학 요소들을 경사지게 하며; 및/또는 하나 이상의 광학 요소들을 변형시키도록 작동가능할 수 있다. 광학 요소들의 변위는 여하한의 방향(x, y, z, 또는 이의 조합)으로 수행될 수 있다. 광학 요소들의 경사는, z 축에 대한 회전이 비-회전 대칭 비구면 광학 요소(non-rotationally symmetric aspherical optical element)들을 위해 사용될 수 있지만 x 또는 y 방향들로 축들에 대해 회전시킴으로써, 통상적으로 광학 축에 수직인 평면으로부터 경사진다. 광학 요소들의 변형은 낮은 주파수 형상[예를 들어, 비점수차(astigmatic)]과 높은 주파수 형상[예를 들어, 자유 형태 비구면(free form asphere)] 둘 모두를 포함할 수 있다. 광학 요소의 변형은, 광학 요소의 하나 이상의 측면들에 힘을 인가하기 위해 하나 이상의 액추에이터들을 이용함으로써, 및/또는 광학 요소의 하나 이상의 선택된 영역들을 가열하도록 하나 이상의 가열 요소들을 이용함으로써 수행될 수 있다. 일반적으로는, 아포다이제이션(퓨필 평면에 걸친 투과 변동)을 보정하기 위해 투영 시스템(PL)을 조정하는 것이 가능하지 않을 수 있다. 리소그래피 장치(LA)를 위한 패터닝 수단(예를 들어, 마스크)(MA)을 디자인할 때, 투영 시스템(PL)의 투과 맵이 사용될 수 있다. 연산 리소그래피 기술(computational lithography technique)을 이용하여, 패터닝 디바이스(MA)는 아포다이제이션을 적어도 부분적으로 보정하도록 설계될 수 있다.
패터닝 디바이스의 다양한 패턴들은 상이한 프로세스 윈도우[패턴이 사양(specification) 내에서 생성될 처리 파라미터들의 간격]들을 가질 수 있다. 잠재적인 계통적 결함(potential systematic defect)과 관련된 패턴 사양의 예시들은, 네킹, 라인 풀 백, 라인 시닝, CD, 에지 배치(edge placement), 오버래핑, 레지스트 톱 로스, 레지스트 언더컷, 및 브리징에 대한 점검을 포함한다. 패터닝 디바이스의 모든 패턴들의 프로세스 윈도우는 각각의 개별 패턴의 프로세스 윈도우들을 병합(예를 들어, 오버래핑)함으로써 얻어질 수 있다. 모든 패턴들의 프로세스 윈도우의 경계는 개별 패턴들 중 일부의 프로세스 윈도우들의 경계들을 포함한다. 다시 말해, 이러한 개별 패턴들은 모든 패턴들의 프로세스 윈도우를 제한한다. 이러한 패턴들은 "핫 스폿(hot spot)" 또는 "프로세스 윈도우 제한 패턴(PWLP)"들이라고 지칭될 수 있으며, 이는 본 명세서에서 교환가능하게 사용된다. 리소그래피 공정을 제어할 때, 핫 스폿들 상에 포커싱할 수 있으며, 또한 핫 스폿들 상에 포커싱하는 것이 경제적이다. 핫 스폿들이 결함을 갖지 않는 경우, 모든 패턴들이 결함을 갖지 않을 확률이 높다.
처리 파라미터들은 기판 상의 위치(예를 들어, 기판들 사이, 다이들 사이)에 따라 그리고 시간에 따라 변동할 수 있다. 이러한 변동은 온도 및 습도와 같은 환경의 변화에 의해 야기될 수 있다. 이러한 변동들의 다른 원인들은, 리소그래피 장치 내에서의, 소스, 투영 광학기, 기판 테이블과 같은 처리 장치의 하나 이상의 구성요소들의 드리프트(drift), 기판 표면들의 높이 변동들 등을 포함할 수 있다. 이러한 변동들 및 PWLP에 관한 이들의 효과들 또는 잠재 패터닝 결함들을 인지하고, 실제 결함들을 감소시키기 위해 이러한 변동들을 수용하도록 리소그래피 공정을 조정하는 것이 유익할 것이다. 이러한 변동들을 추적하는 연산 비용을 감소시키기 위해, 핫 스폿들만을 다시 모니터링할 수 있다.
도 2는 일 실시예에 따른 리소그래피 공정에서 결함들의 존재를 결정하는 방법의 흐름도를 나타낸다. 단계 211에서, 핫 스폿들 또는 이의 위치들은 패턴들(예를 들어, 패터닝 디바이스의 패턴들)로부터 여하한의 적합한 방법을 이용하여 식별된다. 예를 들어, 핫 스폿들은 경험 모델 또는 연산 모델을 이용하여 패턴들에 대한 패턴들을 분석함으로써 식별될 수 있다. 경험 모델에서는, 패턴들의 이미지들(예를 들어, 레지스트 이미지, 광학 이미지, 에칭 이미지)이 시뮬레이션되지 않는다; 대신, 경험 모델은 처리 파라미터들, 패턴들의 파라미터들 및 결함들 간의 상관관계(correlation)에 기초하여 결함 또는 결함의 확률을 예측한다. 예를 들어, 경험 모델은 분류 모델이거나, 결함들이 생기기 쉬운 패턴들의 데이터베이스일 수 있다. 연산 모델에서는, 이미지들의 일부분 또는 특성이 계산되거나 시뮬레이션되며, 이러한 일부분 또는 특성에 기초하여 결함들이 식별된다. 예를 들어, 라인 풀 백 결함은 의도한 위치로부터 너무 멀리 떨어진 라인 단부를 찾아냄으로써 식별될 수 있고; 브리징 결함은 2 개의 라인들이 바람직하지 않게 연결된 위치를 찾아냄으로써 식별될 수 있으며; 오버래핑 결함은 바람직하지 않게 오버랩되거나 바람직하지 않게 오버랩되지 않은 개별 층들 상의 2 개의 피처들을 찾아냄으로써 식별될 수 있다. 경험 모델은 통상적으로 연산 모델보다 비용면에서 덜 고가이다. 핫 스폿 위치들 및 개별 핫 스폿들의 프로세스 윈도우들에 기초하여, 맵 내로 핫 스폿들의 프로세스 윈도우를 결정 및/또는 컴파일할 수 있다 - 즉, 위치의 함수로서 프로세스 윈도우를 결정할 수 있다. 이 프로세스 윈도우는 패턴들의 처리 마진(processing margin) 및 레이아웃-특정 민감도(layout-specific sensitivity)를 특성화할 수 있다. 또 다른 예시에서, 핫 스폿들, 이들의 위치들, 및/또는 이들의 프로세스 윈도우들은 실험적으로, 예컨대 FEM 웨이퍼 검사 또는 적합한 메트롤로지 툴에 의해 결정될 수 있다. 결함들은 레지스트 톱 로스, 레지스트 언더컷 등과 같이 현상-후-검사(after-development-inspection: ADI)(통상적으로 광학 검사)로 검출될 수 없는 결함을 포함할 수 있다. 종래의 검사는 기판이 비가역적으로 처리된(예를 들어, 에칭된, 이온 주입된) 후에만 이러한 결함들을 나타내며, 이 시점에서는 웨이퍼가 재가공될 수 없다. 따라서, 이러한 레지스트 톱 로스 결함들은 이 명세서를 쓴 시점에서는 현재 광학 기술을 이용하여 검출될 수 없다. 하지만, 레지스트 톱 로스가 어디서 발생할 수 있고, 심각도가 어느 정도인지를 결정하기 위해 시뮬레이션이 이용될 수 있다. 이 정보에 기초하여, 결함이 재가공될 필요가 있는지를 결정하기 위해 더 정확한 검사 방법을 이용하여 가능한 특정 결함을 검사하도록 결정될 수 있거나(또한, 통상적으로 더 시간 소모적임), 비가역적 처리(예를 들어, 에칭)가 행해지기 전에 특정 레지스트 층의 이미징을 재가공하도록(레지스트 톱 로스 결함을 갖는 레지스트 층을 제거하고, 웨이퍼를 재코팅하여, 특정 층의 이미징을 재수행하도록) 결정될 수 있다.
단계 212에서, 핫 스폿들이 처리되는(예를 들어, 기판 상으로 이미징되거나 에칭되는) 처리 파라미터들이 결정된다. 처리 파라미터들은 국부적일 수 있다 － 핫 스폿들, 다이들, 또는 둘 모두의 위치에 의존적이다. 처리 파라미터들은 전역적일 수 있다 － 핫 스폿들 및 다이들의 위치들에 독립적이다. 처리 파라미터들을 결정하는 한가지 예시적인 방식은 리소그래피 장치의 상태를 결정하는 것이다. 예를 들어, 레이저 대역폭, 포커스, 도즈에 대하여, 소스 파라미터들, 투영 광학기 파라미터들, 및 이러한 파라미터들의 공간적 또는 일시적 변동들이 리소그래피 장치로부터 측정될 수 있다. 또 다른 예시적인 방식은, 처리 장치의 작업자로부터, 또는 기판에 수행된 메트롤로지로부터 얻어진 데이터로부터 처리 파라미터들을 추론하는 것이다. 예를 들어, 메트롤로지는 회절 툴(예를 들어, ASML YieldStar), 전자 현미경, 또는 다른 적합한 검사 툴들을 이용하여 기판을 검사하는 것을 포함할 수 있다. 식별된 핫 스폿들을 포함하는 처리된 기판의 여하한의 위치에 대해 처리 파라미터들을 얻을 수 있다. 처리 파라미터들은 위치의 함수로서 맵 내로 － 리소그래피 파라미터들 또는 다른 공정 조건들 - 컴파일될 수 있다. 도 7은 포커스에 대한 예시적인 맵을 나타낸다. 물론, 다른 처리 파라미터들이 위치의 함수, 즉 맵으로서 나타내어질 수 있다. 일 실시예에서, 처리 파라미터들은 각각의 핫스폿을 처리하기 전에, 또한 바람직하게는 직전에 결정될 수 있다. 대안적인 실시예에서, 이러한 맵은 상이한 데이터 소스들로부터 구성될 수 있는 처리 파라미터들을 포함할 수 있다. 예를 들어, 포커스 오차들을 추산하기 위해, 예를 들어 기판 상의 방사선 감응 층을 노광하기 전에 리소그래피 노광 툴의 노광 광학기 아래에서 노광 표면을 레벨링(level)하는 데 사용되는 리소그래피 노광 툴의 레벨링 시스템으로부터 리소그래피 노광 툴로부터의 데이터와, 메트롤로지 시스템(예를 들어, ASML YieldStar와 같은 회절 기반 메트롤로지 시스템)으로부터의 웨이퍼 메트롤로지 데이터를 조합할 수 있다. 상이한 데이터 소스들 중 하나가, 예를 들어 비교적 높은 데이터 밀도를 포함할 수 있는 한편, 또 다른 데이터 소스가, 예를 들어 더 적은 데이터 지점들, 하지만 더 정확한 데이터 값들을 포함할 수 있다. 이러한 2 개의 상이한 데이터 소스들을 조합하면, 처리 파라미터 맵의 생성이 가능하며, 또한 다른 데이터 소스의 더 적은, 더 정확한 데이터 지점들에 대한 캘리브레이션으로 인해, 비교적 높은 밀도 데이터가 비교적 정확하다. 이러한 처리 파라미터 맵은, 예를 들어 리소그래피 툴의 전체 필드 이미지를, 예를 들어 약 1 x 1 mm 크기의 하위-영역들로 나눔으로써 생성될 수 있고, 이러한 하위-영역들의 패턴 분석으로부터 처리 파라미터 맵을 결정할 수 있다 - 예를 들어, 초점심도 맵(Depth-of-Focus map), 도즈-관용도 맵(Dose-latitude map), 또는 포커스 맵 또는 도즈 오프셋 맵을 결정한다. 다음, 하위-영역의 각각의 픽셀이 처리 파라미터의 값을 포함하도록 각각의 하위-영역의 처리 파라미터 값에 숫자가 할당된다(픽셀 크기는 하위-영역 내부의 데이터 밀도에 의존한다). 더 대안적으로, 이러한 처리 파라미터 맵은 패턴을 포함하는 특정 레티클 또는 마스크에 대해서도 생성될 수 있고, 리소그래피 툴을 이용하여 기판 상으로 패턴을 전사하는 데 사용될 수 있다. 이는 특정적으로(specifically) 특정 레티클에 대한 처리 파라미터 맵을 유도할 것이다. 후속하여, 예를 들어 특정 리소그래피 노광 툴의 모델을 이용하는 시뮬레이션들을 이용하면, 처리 파라미터 맵 내로 리소그래피 노광 툴의 특징적 시그너처(characteristic signature)가 포함되게 할 수 있어, 처리 파라미터 맵이 레티클 및 노광 툴 특정적이 되게 할 수 있다. 다수의 툴들에 대해 이러한 시뮬레이션들을 수행하면, 사용자가 특정 레티클을 이미징하기 위해 다수의 리소그래피 툴들로부터 최적의 리소그래피 툴을 선택할 수 있다 - 리소그래피 노광 툴의 여하한의 일시적인 드리프트들이 고려되지 않음은 물론이다. 또한, 이러한 노광 툴 특정적 맵은, 비-우호적 처리 파라미터 값들에서 이미징될 필요가 있을 수 있는 PWLP가 여전히 사양 내에서 이미징되도록 보장하기 위해, 처리 파라미터 맵에 맵핑된(mapped) 처리 파라미터 값들과 다른 처리 파라미터 값들의 조정을 허용하는 데 사용될 수 있다. 예를 들어, 특정 PWLP가 포커스에 올바르게 이미징될 수 없는 경우(이는 PWLP의 임계 치수에 영향을 줄 수 있음), 도즈와 같은 다른 처리 파라미터 값이, PWLP의 전체 치수가 여전히 사양 내에 있도록 보장하기 위해 - 가능하게는 국부적으로 - 맞춰질 수 있다. 마지막으로, 앞서 설명된 처리 파라미터 맵들의 각각은, 예를 들어 제약 맵(constraint map) 형태로 변환될 수 있다. 이러한 제약 맵은, 예를 들어 어떤 범위 내에서 특정 위치의 처리 파라미터들이 PWLP에 유해하지 않게 변동할 수 있는지를 나타낼 수 있다. 대안적으로, 제약 맵은, 예를 들어 디자인의 어떤 영역들이 처리 파라미터들을 최적 파라미터 세팅에 근접하도록 요구하는지, 또한 디자인의 어떤 영역들이 처리 파라미터 값들의 더 큰 범위를 허용하는지를 나타내는 가중 맵(weight map)을 포함할 수 있다.
단계 213에서, 핫 스폿이 처리되는 처리 파라미터들을 이용하여, 핫 스폿에서의 결함의 존재, 존재 확률, 특성, 또는 이의 조합이 결정된다. 이 결정은 핫 스폿의 프로세스 윈도우 및 처리 파라미터들을 단순히 비교하는 것일 수 있다 ― 처리 파라미터들이 프로세스 윈도우 내에 속하는 경우, 결함이 존재하지 않으며; 처리 파라미터들이 프로세스 윈도우 밖에 속하는 경우, 적어도 하나의 결함이 존재할 것으로 예상될 것이다. 또한, 이 결정은 (통계 모델을 포함하는) 적합한 경험 모델을 이용하여 수행될 수 있다. 예를 들어, 결함의 존재 확률을 제공하기 위해 분류 모델이 사용될 수 있다. 이 결정을 행하는 또 다른 방식은, 연산 모델을 이용하여, 처리 파라미터들에 따라서 핫 스폿의 이미지 또는 예상되는 패터닝 윤곽들을 시뮬레이션하고, 이미지 또는 윤곽 파라미터들을 측정하는 것이다. 일 실시예에서, 처리 파라미터들은 패턴 또는 기판을 처리한 직후에(즉, 패턴 또는 다음 기판을 처리하기 이전에) 결정될 수 있다. 결함의 결정된 존재 및/또는 특성은 조치(disposition): 재가공 또는 수용(acceptance)의 결정에 대한 기초로서 역할할 수 있다. 일 실시예에서, 처리 파라미터들은 리소그래피 파라미터들의 이동 평균을 계산하는 데 사용될 수 있다. 이동 평균은 단기간 요동(short term fluctuation)에 의한 분산(distraction) 없이 리소그래피 파라미터들의 장기간 드리프트를 포착하는 데 유용하다.
선택적인 단계 214에서, 처리 파라미터들은 단계 213에서 결정된 바와 같은 존재, 존재 확률, 특성, 또는 이의 조합을 이용하여 조정될 수 있어(즉, 처리 파라미터들을 조정하기 위해 예측 또는 결정이 피드 백됨), 결함이 제거되거나 그 심각도가 감소된다. 예를 들어, 핫 스폿이 기판의 범프(bump)에 위치된 경우, 포커스를 변화시켜 그 스폿 상의 결함을 제거할 수 있다. 각각의 핫 스폿을 처리하기 직전에 처리 파라미터들이 조정되는 것이 바람직하다. 단계 213 및 214는 반복적일 수 있다. 또한, 계통적인 또는 느리게 변하는 공정 변동들을 보상하거나, 더 많은 수의 조정가능한 처리 파라미터들을 다루기(address) 위해, 하나 또는 다수의 기판의 처리 후에, 특히 처리 파라미터들의 평균(예를 들어, 이동 평균)이 결정될 때, 처리 파라미터들이 조정될 수 있다. 처리 파라미터들의 조정은 포커스, 도즈, 소스 또는 퓨필 위상 조정을 포함할 수 있다.
선택적인 단계 215에서, 조정된 처리 파라미터들을 이용하여 잔여 결함의 존재 및/또는 특성이 결정될 수 있다. 잔여 결함은 처리 파라미터들을 조정함으로써 제거될 수 없는 결함이다. 이 결정은 핫 스폿의 프로세스 윈도우 및 조정된 처리 파라미터들을 단순히 비교하는 것일 수 있다 ― 처리 파라미터들이 프로세스 윈도우 내에 속하는 경우, 잔여 결함이 존재할 것으로 예상되지 않으며; 처리 파라미터들이 프로세스 윈도우 밖에 속하는 경우, 적어도 하나의 잔여 결함이 존재할 것으로 예상될 것이다. 또한, 이 결정은 (통계 모델을 포함하는) 적합한 경험 모델을 이용하여 수행될 수 있다. 예를 들어, 잔여 결함의 존재 확률을 제공하기 위해 분류 모델이 사용될 수 있다. 이 결정을 행하는 또 다른 방식은, 연산 모델을 이용하여, 조정된 처리 파라미터들에 따라서 핫 스폿의 이미지 또는 예상되는 패터닝 윤곽들을 시뮬레이션하고, 이미지 또는 윤곽 파라미터들을 측정하는 것이다. 잔여 결함의 결정된 존재 및/또는 특성은 조치: 재가공 또는 수용의 결정에 대한 기초로서 역할할 수 있다.
선택적으로, 핫 스폿들이 검사의 대상이 되는 지표(indication)는 잔여 결함의 결정된 또는 예측된 존재, 존재 확률, 하나 이상의 특성, 또는 이의 조합에 적어도 부분적으로 기초하여 만들어질 수 있다. 예를 들어, 기판이 하나 이상의 잔여 결함들을 가질 확률을 갖는 경우, 기판은 기판 검사의 대상이 될 수 있다. 잔여 결함들의 예측 또는 결정은 검사로 피드 포워드된다.
도 3은 처리 파라미터들(350)의 예시적인 소스들이다. 한 소스는 리소그래피 장치의 소스, 투영 광학기, 기판 스테이지 등의 파라미터와 같은 처리 장치의 데이터 310일 수 있다. 또 다른 소스는 웨이퍼 높이 맵, 포커스 맵, CDU 맵 등과 같은 다양한 기판 메트롤로지 툴들로부터의 데이터 320일 수 있다. 데이터 320은, 기판들이 기판의 재가공을 방지하는 단계(예를 들어, 에칭)를 거치기 전에 얻어질 수 있다. 또 다른 소스는 다양한 패터닝 디바이스 메트롤로지 툴들, 마스크 CDU 맵, 마스크 필름 스택 파라미터 변동 등으로부터의 데이터 330일 수 있다. 또 다른 소스는 처리 장치의 작업자로부터의 데이터 340일 수 있다.
도 4a는 도 2의 단계 213의 구현을 나타낸다. 단계 411에서, 모델을 이용하거나 데이터베이스 쿼리 실행에 의해 핫 스폿의 프로세스 윈도우가 얻어진다. 예를 들어, 프로세스 윈도우는 포커스 및 도즈와 같은 처리 파라미터들에 의해 포괄되는(span) 공간일 수 있다. 단계 412에서, 도 2의 단계 212에서 결정된 처리 파라미터들은 프로세스 윈도우와 비교된다. 처리 파라미터들이 프로세스 윈도우 내에 속하는 경우, 결함이 존재하지 않을 것이며; 처리 파라미터들이 프로세스 윈도우 밖에 속하는 경우, 적어도 하나의 결함이 존재할 것으로 예상된다.
도 4b는 도 2의 단계 213의 대안적인 구현을 나타낸다. 처리 파라미터들(420)은 분류 모델(430)에 대한 입력(예를 들어, 독립 변수들)으로서 사용될 수 있다. 처리 파라미터들(420)은 소스의 특성(예를 들어, 세기, 퓨필 프로파일 등), 투영 광학기, 도즈, 포커스의 특성, 레지스트의 특성, 레지스트의 현상 및 후-노광 베이킹(post-exposure baking)의 특성, 및 에칭의 특성을 포함할 수 있다. 또한, "분류자(classifier)" 또는 "분류 모델"이라는 용어는 때때로 입력 데이터를 카테고리에 맵핑하는, 분류 알고리즘에 의해 구현되는 수학 함수를 지칭한다. 기계 학습(machine learning) 및 통계학에서, 분류는, 카테고리 신분(category membership)이 알려진 관찰(observation)[또는 인스턴스(instance)]들을 포함하는 데이터의 훈련 세트(training set)에 기초하여, 카테고리(440)[하위-모집단(sub-population)]들의 어느 세트에 새로운 관찰이 속하는지를 식별하는 문제이다. 개개의 관찰들은 다양한 설명 변수들, 피처들 등으로서 알려진 정량화가능한 특성들의 세트로 분석된다. 이러한 특성들은 다양하게 카테고리화될 수 있다[예를 들어, "양호(good)" ― 결함들을 생성하지 않는 리소그래피 공정, 또는 "불량(bad)" ― 결함들; "타입 1", "타입 2",..., "타입 n" ― 상이한 타입의 결함들을 생성하는 리소그래피 공정]. 분류는 지도 학습(supervised learning), 즉 올바르게 식별된 관찰들의 훈련 세트가 이용가능한 학습의 인스턴스로서 간주된다. 분류 모델들의 예시들은, 로지스틱 회귀 및 다항식 로짓, 프로빗 회귀, 퍼셉트론 알고리즘, 서포트 벡터 머신, 임포트 벡터 머신, 및 선형 판별 분석이다.
처리 파라미터들의 일 예시는 기판 레벨링이다. 도 5a는 (그리드로서 도시된) 다수의 다이를 갖는 예시적인 기판을 나타낸다. 호출된(called out) 다이에서, (원으로서 도시된) 핫 스폿들은 다이 내의 패턴들의 덜 임계적인 위치들(즉, 프로세스 윈도우 제한이 아닌 위치들, 다이아몬드로 도시됨)을 따라 식별된다. 도 5b는 통상적인 방법을 이용하여 얻어진 사용가능한 초점심도(uDOF)를 나타낸다. uDOF는 노광 슬릿에서 모든 패턴들의 프로세스 윈도우들 내에 속하는 초점심도이다. 도 5c는 본 명세서에 설명된 실시예에 따른 방법을 이용하여 얻어진 사용가능한 초점심도(uDOF)를 나타내며, 이때 덜 임계적인 위치 영역(다이아몬드)들이, 기판 레벨링을 포함하는 처리 파라미터들을 조정함으로써 핫 스폿(원)들의 최적 포커스들에 더 근접하게 되도록 각각의 최적 포커스들로부터 더 멀리 드리프트하게 함에 따라, uDOF를 증가시킨다. 일 실시예에 따르면, 본 명세서에 설명된 방법은 각각의 기판에 대한 또는 심지어는 각각의 다이에 대한 처리 파라미터들의 조정을 허용한다. 도 6은 처리 흐름에 대한 개략적인 흐름도이다. 단계 610에서, 기판 또는 다이를 처리하기 직전에(예를 들어, 이전 기판 또는 다이를 처리한 직후에) 처리 파라미터들이 결정된다. 단계 620에서, 기판 또는 다이를 처리하기 직전에 처리 파라미터들을 이용하여, 또한 (예를 들어, 기판 또는 다이의 메트롤로지로부터 결정된 바와 같은) 기판 또는 다이의 특성, 및/또는 기판 또는 다이 상으로 처리될 패턴들의 지오메트리의 특성을 이용하여, 결함의 존재, 결함의 존재 확률, 결함의 특성, 또는 이의 조합의 예측 또는 결정이 수행된다. 단계 630에서, 처리 파라미터들은 결함의 확률 또는 심각도를 제거, 감소하기 위해 예측에 기초하여 조정된다. 대안적으로, 처리된 레이아웃의 시뮬레이션들로부터, PWLP가 다이 내의 특정 영역에 위치될 수 있음이 알려질 수 있다. 이러한 상황에서, 이미징 툴에서 노광 전에 다이의 레벨링을 보장하는 이미징 툴의 시스템은, 이 특정 영역이 포커스에 있게 하고(in focus) 다이의 다른 영역들이 포커스로부터 더 멀리 전향되도록 보장하여, PWLP가 사양 내에서 이미징되도록 보장할 수 있다. 또한, 시뮬레이션들은, 덜 임계적인 구조체들이 PWLP들을 포함하는 영역의 바람직한 레벨링 정확성에 기인하는 덜 우호적인 처리 조건들로 인해 여전히 올바르게 이미징되는지를 결정하는 데 사용될 수 있다. 또한, 시뮬레이션들은, 모든 타입의 PWLP가 디자인으로부터 실제적으로 발견되고, 모든 PWLP의 위치가 실제적으로 알려지며, 바람직하게 PWLP-맵에 놓이도록 보장하는 데 사용될 수 있다. 또한, 예를 들어 알려지고, 예를 들어 "핫-스폿 데이터베이스" 형태로 목록화될 수 있는 PWLP들을 찾아내기 위해, 칩 디자인에 걸쳐 탐색 알고리즘이 적용될 수 있다. 다소 덜 정확할 수도 있지만, 이러한 탐색 알고리즘은 풀 칩 디자인을 시뮬레이션하는 것보다 빠를 수 있으며, 알려진 PWLP들을 비교적 신속하게 찾아내는 데 사용될 수 있다. 일 실시예에 따르면, 본 명세서에 설명된 방법은, 종래의 처리 흐름에서의 결함률(defect rate)에 비교할만한(comparable) 결함률을 유지하면서도, 생산 뱃치(production batch) 중에 더 적은 기판들의 검사를 허용한다. 종래의 처리 흐름은 기판들의 뱃치를 처리(예를 들어, 리소그래피 장치에서 노광)하는 것을 수반하며, 결함들의 대부분을 잡아내기 위해 뱃치의 2 % 내지 3 % 또는 이상이 검사되어야 한다. 본 실시예들에 따른 결함 예측 방법을 이용함으로써, 웨이퍼들을 가상으로(virtually) 검사하고, 이 웨이퍼들 상의 가능한 결함들을 예측하기 위해, 이용가능한 메트롤로지 데이터가 사용된다. 본 실시예들에 따른 검사 예측 방법이 가상이기 때문에, 리소그래피 공정에서 생성되는 실질적으로 모든 웨이퍼가 '가상으로' 검사될 수 있으며, 따라서 실질적으로 100 %의 검사 커버리지(inspection coverage)를 달성할 수 있다. 또한, 이러한 광역(extensive) '가상' 검사는, 통상적으로 리소그래피 노광 툴들의 여하한의 드리프트를 감소시키는 더 정확하고 더 신속한 보정 액션 룩(corrective action look)을 가능하게 하는 더 많은 피드백 데이터를 제공한다.
본 발명은 다음의 조항들을 이용하여 더욱 설명될 수 있다:
1. 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 위한 컴퓨터-구현되는 결함 결정 또는 예측 방법에서, 상기 방법은:
패턴으로부터 프로세싱 윈도우 제한 패턴(PWLP)을 식별하는 단계;
PWLP가 처리되는 처리 파라미터를 결정하는 단계; 및
처리 파라미터를 이용하여, 디바이스 제조 공정으로 PWLP로부터 생성되는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
2. 조항 1의 방법에서, 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계는, PWLP의 특성, 패턴의 특성, 또는 둘 모두를 더 이용한다.
3. 조항 1 또는 2의 방법에서, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 이용하여 처리 파라미터를 조정하는 단계를 더 포함한다.
4. 조항 3의 방법에서, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 반복적으로(reiteratively) 수행하는 단계, 및 처리 파라미터를 조정하는 단계를 더 포함한다.
5. 조항 3 또는 4의 방법에서, 조정된 처리 파라미터를 이용하여, 디바이스 제조 공정을 이용함으로써 PWLP로부터 생성되는 잔여 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 더 포함한다.
6. 조항 5의 방법에서, 잔여 결함의 결정된 또는 예측된 존재, 존재 확률, 특성, 또는 이의 조합에 적어도 부분적으로 기초하여, 복수의 PWLP들 중 어느 것을 검사할 것인지를 나타내는 단계를 더 포함한다.
7. 조항 1 내지 6 중 어느 한 조항의 방법에서, PWLP의 프로세스 윈도우들을 결정하는 단계를 더 포함한다.
8. 조항 7의 방법에서, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계는 프로세스 윈도우와 처리 파라미터를 비교하는 단계를 포함한다.
9. 조항 1 내지 8 중 어느 한 조항의 방법에서, 처리 파라미터를 처리 파라미터 맵으로 컴파일하는 단계를 더 포함한다.
10. 조항 1 내지 9 중 어느 한 조항의 방법에서, PWLP는 경험 모델 또는 연산 모델을 이용하여 식별된다.
11. 조항 1 내지 10 중 어느 한 조항의 방법에서, 처리 파라미터는 포커스, 도즈, 소스 파라미터, 투영 광학기 파라미터, 메트롤로지로부터 얻어진 데이터, 및/또는 디바이스 제조 공정에서 사용된 처리 장치의 작업자로부터의 데이터로부터 선택된다.
12. 조항 11의 방법에서, 처리 파라미터는 메트롤로지로부터 얻어진 데이터이고, 메트롤로지로부터 얻어진 데이터는 회절 툴, 또는 전자 현미경으로부터 얻어진다.
13. 조항 1 내지 12 중 어느 한 조항의 방법에서, 처리 파라미터는 모델을 이용하여 또는 데이터베이스 쿼리 실행에 의해 결정 또는 예측된다.
14. 조항 1 내지 13 중 어느 한 조항의 방법에서, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계는 분류 모델에 대한 입력으로서 처리 파라미터를 갖는 분류 모델을 이용하는 단계를 포함한다.
15. 조항 14의 방법에서, 분류 모델은 로지스틱 회귀 및 다항식 로짓, 프로빗 회귀, 퍼셉트론 알고리즘, 서포트 벡터 머신, 임포트 벡터 머신, 및 선형 판별 분석으로 구성된 그룹으로부터 선택된다.
16. 조항 1 내지 12 중 어느 한 조항의 방법에서, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계는 처리 파라미터에 따라서 PWLP의 이미지 또는 예측되는 패터닝 윤곽들을 시뮬레이션하는 단계, 및 이미지 또는 윤곽 파라미터를 결정하는 단계를 포함한다.
17. 조항 1 내지 16 중 어느 한 조항의 방법에서, 디바이스 제조 공정은 리소그래피 장치의 이용을 수반한다.
18. 조항 1 내지 17 중 어느 한 조항의 방법에서, 처리 파라미터는 PWLP가 처리되기 직전에 결정된다.
19. 조항 1 내지 18 중 어느 한 조항의 방법에서, 처리 파라미터는 국부적 처리 파라미터들 또는 전역적 처리 파라미터들로부터 선택된다.
20. 조항 1 내지 19 중 어느 한 조항의 방법에서, PWLP를 식별하는 단계는 이의 위치를 식별하는 단계를 포함한다.
21. 조항 1 내지 20 중 어느 한 조항의 방법에서, 결함은 기판이 비가역적으로 처리되기 전에 검출불가능하다.
22. 기판 상으로 또는 기판의 다이 상으로 패턴의 처리를 수반하는 디바이스 제조 방법에서, 상기 방법은:
기판 또는 다이를 처리하기 전에 처리 파라미터를 결정하는 단계;
기판 또는 다이를 처리하기 전에 처리 파라미터를 이용하여, 또한 기판 또는 다이의 특성, 기판 또는 다이 상으로 처리될 패턴의 지오메트리의 특성, 또는 둘 모두를 이용하여, 결함의 존재, 결함의 존재 확률, 결함의 특성, 또는 이의 조합을 예측 또는 결정하는 단계; 및
결함의 확률을 제거, 감소시키거나, 결함의 심각도를 감소시키기 위해 예측 또는 결정에 기초하여 처리 파라미터를 조정하는 단계를 포함한다.
23. 조항 22의 방법에서, 패턴으로부터 프로세싱 윈도우 제한 패턴(PWLP)을 식별하는 단계를 더 포함한다.
24. 조항 23의 방법에서, 결함은 PWLP로부터 생성된 결함이다.
25. 조항 23의 방법에서, 기판 또는 다이의 특성은 PWLP의 프로세스 윈도우이다.
26. 기판들의 뱃치 상으로 패턴의 처리를 수반하는 디바이스 제조 방법에서, 상기 방법은: 기판들의 뱃치를 처리하는 단계, 및 기판들 상으로 처리된 패턴의 결함의 존재를 결정하기 위해, 뱃치의 1 % 미만, 1.5 % 미만, 또는 2 % 미만을 파괴 검사하는 단계를 포함한다.
27. 조항 26의 방법에서, 기판들의 뱃치는 리소그래피 장치를 이용하여 처리된다.
28. 디바이스 제조 방법에서, 상기 방법은:
조항 1 내지 27 중 어느 한 조항에 따른 컴퓨터-구현되는 결함 예측 방법; 및
결함의 결정된 또는 예측된 존재, 존재 확률, 특성, 또는 이의 조합에 적어도 부분적으로 기초하여, 복수의 PWLP들 중 어느 것을 검사할 것인지를 나타내는 단계를 포함한다.
29. 조항 1 내지 28 중 어느 한 조항의 방법에서, 결함은: 네킹, 라인 풀 백, 라인 시닝, CD 오차, 오버래핑, 레지스트 톱 로스, 레지스트 언더컷, 및/또는 브리징으로부터 하나 이상 선택된다.
30. 명령어들이 기록된 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 명령어들은 컴퓨터에 의해 실행될 때 조항 1 내지 29 중 어느 한 조항의 방법을 구현한다.
31. 리소그래피 공정을 위한 결함 결정 또는 예측 방법에서, 상기 방법은, 리소그래피 공정의 적어도 일부분의 시뮬레이션을 이용하여, 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
32. 조항 31의 방법에서, 리소그래피 공정은, 패턴의 일부분에 있는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하여, 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
33. 조항 32의 방법에서, 결함은 패턴이 기판 상으로 비가역적으로 처리되기 전에 결정 또는 예측된다.
34. 조항 33의 방법에서, 패턴이 기판의 적어도 일부분 내로 에칭되는 경우, 또는 패턴의 적어도 일부분이 기판 내로 이온들을 주입하기 위해 사용되는 경우, 패턴은 기판 상으로 비가역적으로 처리된다.
35. 조항 31 내지 34 중 어느 한 조항의 방법에서, 리소그래피 공정을 이용하여 처리된 모든 기판에 대해 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
36. 조항 31 내지 35 중 어느 한 조항의 방법에서, 리소그래피 생성 툴의 생성 파라미터는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계에 의존적이고, 리소그래피 생성 툴은 리소그래피 공정의 적어도 하나의 단계를 수행하도록 구성된다.
37. 리소그래피 공정에서 결함 또는 가능한 결함을 분류하는 결함 분류 방법에서, 상기 방법은 리소그래피 공정의 적어도 일부분의 시뮬레이션을 이용하여 결함 또는 가능한 결함을 분류하는 단계를 포함한다.
38. 조항 37의 방법에서, 리소그래피 공정은 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
39. 리소그래피 공정에서 결함의 포착 속도를 개선하는 방법에서, 상기 방법은 리소그래피 공정의 적어도 일부분의 시뮬레이션을 이용하여 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하는 단계를 포함한다.
40. 조항 39의 방법에서, 리소그래피 공정은 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
41. 리소그래피 공정에서 복수의 패턴으로부터 검사될 패턴을 선택하는 방법에서, 상기 방법은 리소그래피 공정의 적어도 일부분의 시뮬레이션에 적어도 부분적으로 기초하여 검사될 패턴을 선택하는 단계를 포함한다.
42. 조항 41의 방법에서, 리소그래피 공정은 기판 상으로 복수의 패턴들의 처리를 수반하는 디바이스 제조 공정을 포함한다.
43. 조항 41 또는 42의 방법에서, 선택된 패턴은, 선택된 패턴이 결함이 있는지, 또는 선택된 패턴의 일부분이 결함을 포함하는지를 평가하기 위해 검사된다.
44. 리소그래피 공정에서 결함의 결정 또는 예측의 정확성을 정의하는 방법에서, 상기 방법은 리소그래피 공정의 적어도 일부분의 시뮬레이션의 정확성을 정의하는 단계를 포함하며, 시뮬레이션은 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정 또는 예측하기 위해 사용된다.
45. 조항 44의 방법에서, 리소그래피 공정은 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 포함한다.
46. 조항 44 또는 45의 방법에서, 결함의 결정 또는 예측의 정확성은 리소그래피 공정에 사용되는 결함 검사 툴의 정확성보다 높다.
47. 명령어들이 기록된 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 명령어들은 컴퓨터에 의해 실행될 때 조항 31 내지 46 중 어느 한 조항의 방법을 구현한다.
48. 조항 47의 컴퓨터 판독가능한 매체에서, 기계 실행가능한 명령어들은 원격 컴퓨터로부터 컴퓨터 판독가능한 매체로의 연결을 이용하여 방법 단계들 중 적어도 일부를 활성화하는 명령어들을 더 포함한다.
49. 조항 48의 컴퓨터 판독가능한 매체에서, 원격 컴퓨터와의 연결은 보안 연결이다.
50. 조항 48 또는 49의 컴퓨터 판독가능한 매체에서, 처리 파라미터는 원격 컴퓨터에 의해 제공된다.
51. 조항 50의 컴퓨터 판독가능한 매체에서, 상기 방법은, 처리 파라미터를 이용하여, 디바이스 제조 공정으로 생성되는 결함의 존재, 존재 확률, 특성, 또는 이의 조합의 결정 또는 예측을, 원격 컴퓨터로 다시 제공하도록 더 구성된다.
52. 결함 검사 시스템에서, 상기 시스템은 조항 1 내지 46 중 어느 한 조항의 방법을 이용하여, 또는 조항 47 내지 51 중 어느 한 조항의 컴퓨터 판독 가능한 매체를 이용하여 결정된 또는 예측된 프로세싱 윈도우 제한 패턴을 검사하도록 구성된다.
53. 조항 52의 시스템에서, 원격 컴퓨터는 결함 검사 시스템의 일부분이다.
54. 기판에서, 상기 기판은 프로세싱 윈도우 제한 패턴(PWLP)을 포함하고, 조항 1 내지 46 중 어느 한 조항의 방법에 따라, 또는 조항 47 내지 51 중 어느 한 조항의 컴퓨터 판독가능한 매체에 따라, 디바이스 제조 공정으로 PWLP로부터 생성되는 결함의 존재, 존재 확률, 특성, 또는 이의 조합을 결정하기 위해, 프로세싱 윈도우 제한 패턴이 처리되는 처리 파라미터를 결정하는 메트롤로지 타겟을 더 포함한다.
55. 조항 54의 기판에서, 기판은 집적 회로의 층들의 적어도 일부를 포함하는 웨이퍼이다.
56. 리소그래피 이미징 장치에서, 상기 장치는 프로세싱 윈도우 제한 패턴을 이미징하도록 구성되고, 프로세싱 윈도우 제한 패턴이 처리되는 처리 파라미터를 결정하도록 더 구성된다.
57. 조항 56의 장치에서, 리소그래피 이미징 장치는 조항 50에 따른 컴퓨터 판독가능한 매체에 처리 파라미터를 제공하도록 원격 컴퓨터를 포함한다.
58. 데이터베이스에서, 데이터베이스는 조항 1 내지 46 중 어느 한 조항의 방법에 사용하기 위한, 또는 조항 47 내지 51 중 어느 한 조항의 컴퓨터 판독가능한 매체에 사용하기 위한 처리 파라미터를 포함한다.
59. 조항 58의 데이터베이스에서, 데이터베이스는 처리 파라미터들과 연계된 프로세싱 운도우 제한 패턴을 더 포함한다.
60. 데이터 캐리어에서, 데이터 캐리어는 조항 58 또는 59에 따른 데이터베이스를 포함한다.
본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어, 또는 이의 여하한의 조합으로 구현될 수 있다. 또한, 본 발명의 실시예들은 하나 이상의 프로세서들에 의해 판독 및 실행될 수 있는 기계-판독가능한 매체에 저장된 명령어들로서 구현될 수 있다. 기계-판독가능한 매체는 기계(예를 들어, 컴퓨팅 디바이스)에 의해 판독가능한 형태로 정보를 저장하거나 전송하는 여하한의 메커니즘을 포함할 수 있다. 예를 들어, 기계-판독가능한 매체는 ROM(read only memory); RAM(random access memory); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 전기적, 광학적, 음향적 또는 다른 형태의 전파 신호[예를 들어, 반송파(carrier wave), 적외 신호, 디지털 신호 등] 등을 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어들은 본 명세서에서 소정 작업을 수행하는 것으로서 설명될 수 있다. 하지만, 이러한 설명들은 단지 편의를 위한 것이며, 이러한 작업들은 실제로 컴퓨팅 디바이스, 프로세서, 제어기, 또는 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 다른 디바이스들에 기인한다는 것을 이해하여야 한다.
이상, 본 발명의 특정 실시예들이 설명되었지만 본 발명은 설명된 것과 다르게 실시될 수 있다는 것을 이해할 것이다. 상기의 설명은 본 발명을 제한하도록 의도되지 않는다.

Claims (1)

  1. 기판 상으로 패턴의 처리를 수반하는 디바이스 제조 공정을 위한 결함 결정 또는 예측 방법에서,
    상기 방법은:
    상기 패턴에 대한 상기 기판에 걸친 제약 맵을 획득하는 단계- 상기 제약 맵은 어떤 범위 내에서 상기 기판 상의 특정 위치에서 상기 디바이스 제조 공정의 하나 이상의 처리 파라미터들이 상기 패턴의 프로세싱 윈도우 제한 패턴에 유해하지 않게 변동할 수 있는지 나타내거나, 또는 상기 패턴의 어떤 하나 이상의 영역들이 상기 하나 이상의 처리 파라미터들을 상기 하나 이상의 파라미터의 디자인 세팅에 근접하도록 요구하는지, 및 상기 패턴의 어떤 하나 이상의 영역들이 상기 디자인 세팅으로부터 상기 하나 이상의 처리 파라미터들의 더 먼 범위를 허용하는지를 나타냄 -; 및
    상기 제약 맵 및 하나 이상의 측정된 처리 파라미터 값들을 사용하는 하드웨어 컴퓨터에 의해, 상기 디바이스 제조 공정으로 상기 프로세싱 윈도우 제한 패턴으로부터 생성된 결함의 존재, 존재 확률, 특성, 또는 이들의 조합을 결정 또는 예측하는 단계를 포함하는, 결함 결정 또는 예측 방법.
KR1020217002743A 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법 KR102359050B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227003222A KR102427139B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201461939071P 2014-02-12 2014-02-12
US61/939,071 2014-02-12
US201461943834P 2014-02-24 2014-02-24
US61/943,834 2014-02-24
KR1020187036426A KR102211093B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법
PCT/EP2015/050168 WO2015120996A1 (en) 2014-02-12 2015-01-07 Method of optimizing a process window

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187036426A Division KR102211093B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227003222A Division KR102427139B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법

Publications (2)

Publication Number Publication Date
KR20210014745A true KR20210014745A (ko) 2021-02-09
KR102359050B1 KR102359050B1 (ko) 2022-02-08

Family

ID=52302232

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020217002743A KR102359050B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법
KR1020187036426A KR102211093B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법
KR1020167025138A KR101939288B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법
KR1020227003222A KR102427139B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020187036426A KR102211093B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법
KR1020167025138A KR101939288B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법
KR1020227003222A KR102427139B1 (ko) 2014-02-12 2015-01-07 프로세스 윈도우를 최적화하는 방법

Country Status (8)

Country Link
US (3) US9990451B2 (ko)
EP (1) EP3105636B1 (ko)
JP (2) JP6386569B2 (ko)
KR (4) KR102359050B1 (ko)
CN (2) CN109283800B (ko)
SG (1) SG11201606207WA (ko)
TW (2) TWI628696B (ko)
WO (1) WO2015120996A1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5969848B2 (ja) * 2012-07-19 2016-08-17 キヤノン株式会社 露光装置、調整対象の調整量を求める方法、プログラム及びデバイスの製造方法
WO2015090774A1 (en) 2013-12-17 2015-06-25 Asml Netherlands B.V. Yield estimation and control
SG11201610106SA (en) * 2014-06-10 2016-12-29 Asml Netherlands Bv Computational wafer inspection
KR102250062B1 (ko) * 2014-07-04 2021-05-11 삼성전자주식회사 반도체 소자의 제조 방법 및 장치
WO2016045901A1 (en) * 2014-09-22 2016-03-31 Asml Netherlands B.V. Process window identifier
US10514614B2 (en) 2015-02-13 2019-12-24 Asml Netherlands B.V. Process variability aware adaptive inspection and metrology
US11126092B2 (en) * 2015-11-13 2021-09-21 Asml Netherlands B.V. Methods for determining an approximate value of a processing parameter at which a characteristic of the patterning process has a target value
NL2017739A (en) 2015-11-27 2017-06-07 Asml Netherlands Bv Metrology target, method and apparatus, computer program and lithographic system
KR102160217B1 (ko) 2015-12-22 2020-09-28 에이에스엠엘 네델란즈 비.브이. 프로세스-윈도우 특성화를 위한 장치 및 방법
WO2017114662A1 (en) 2015-12-31 2017-07-06 Asml Netherlands B.V. Selection of measurement locations for patterning processes
KR102376200B1 (ko) * 2016-05-12 2022-03-18 에이에스엠엘 네델란즈 비.브이. 기계 학습에 의한 결함 또는 핫스폿의 식별
US10877381B2 (en) 2016-10-21 2020-12-29 Asml Netherlands B.V. Methods of determining corrections for a patterning process
CN110088689B (zh) * 2016-12-23 2022-05-13 Asml荷兰有限公司 用于图案保真度控制的方法与设备
US10140400B2 (en) * 2017-01-30 2018-11-27 Dongfang Jingyuan Electron Limited Method and system for defect prediction of integrated circuits
JP2020509431A (ja) * 2017-02-22 2020-03-26 エーエスエムエル ネザーランズ ビー．ブイ． コンピュータによる計測
US10599046B2 (en) 2017-06-02 2020-03-24 Samsung Electronics Co., Ltd. Method, a non-transitory computer-readable medium, and/or an apparatus for determining whether to order a mask structure
WO2019011604A1 (en) * 2017-07-12 2019-01-17 Asml Netherlands B.V. PREDICTION OF DEFECTS
JP7014805B2 (ja) * 2017-08-29 2022-02-01 ギガフォトン株式会社 データ解析装置、半導体製造システム、データ解析方法、及び半導体製造方法
US11282695B2 (en) 2017-09-26 2022-03-22 Samsung Electronics Co., Ltd. Systems and methods for wafer map analysis
US10445452B2 (en) * 2017-10-04 2019-10-15 Mentor Graphics Corporation Simulation-assisted wafer rework determination
EP3495888A1 (en) * 2017-12-06 2019-06-12 ASML Netherlands B.V. Method for controlling a lithographic apparatus and associated apparatuses
WO2019115426A1 (en) 2017-12-13 2019-06-20 Asml Netherlands B.V. Prediction of out of specification physical items
KR102517966B1 (ko) 2017-12-19 2023-04-03 에이에스엠엘 네델란즈 비.브이. 컴퓨테이션 기법 기반 정정 및 제어
WO2019121486A1 (en) * 2017-12-22 2019-06-27 Asml Netherlands B.V. Process window based on defect probability
KR102536331B1 (ko) * 2017-12-31 2023-05-26 에이에스엠엘 네델란즈 비.브이. 결함 검사 및 검토를 위한 시스템들 및 방법들
WO2019155928A1 (ja) * 2018-02-08 2019-08-15 東京エレクトロン株式会社 情報処理装置、プログラム、プロセス処理実行装置及び情報処理システム
KR102481755B1 (ko) * 2018-02-23 2022-12-29 에이에스엠엘 네델란즈 비.브이. 가이드 패터닝 디바이스 검사
CN112004658B (zh) 2018-04-26 2022-07-05 惠普发展公司，有限责任合伙企业 用于提供三维打印生产质量预测的方法和系统
EP3842217A4 (en) * 2018-08-24 2022-03-23 Technology Research Association For Future Additive Manufacturing INFORMATION PROCESSING DEVICE, INFORMATION PROCESSING METHOD, INFORMATION PROCESSING PROGRAM, LAYER MOLDING DEVICE AND PROCESSING WINDOW GENERATING METHOD
EP3627225A1 (en) 2018-09-19 2020-03-25 ASML Netherlands B.V. Particle beam apparatus, defect repair method, lithographic exposure process and lithographic system
US11244873B2 (en) * 2018-10-31 2022-02-08 Tokyo Electron Limited Systems and methods for manufacturing microelectronic devices
CN112969968A (zh) 2018-11-08 2021-06-15 Asml荷兰有限公司 基于过程变化度的空间特性对不合格的预测
WO2020135997A1 (en) 2018-12-26 2020-07-02 Asml Netherlands B.V. System and method for inspecting a wafer
US11550309B2 (en) * 2019-01-08 2023-01-10 Kla Corporation Unsupervised defect segmentation
US11263737B2 (en) * 2019-01-10 2022-03-01 Lam Research Corporation Defect classification and source analysis for semiconductor equipment
US11348813B2 (en) * 2019-01-31 2022-05-31 Applied Materials, Inc. Correcting component failures in ion implant semiconductor manufacturing tool
CN110034034B (zh) * 2019-03-04 2021-06-15 上海华力集成电路制造有限公司 缺陷观察设备晶圆载台精度偏移的补偿方法
US11442021B2 (en) * 2019-10-11 2022-09-13 Kla Corporation Broadband light interferometry for focal-map generation in photomask inspection
JP2022059871A (ja) * 2020-10-02 2022-04-14 キヤノン株式会社 フィードバック制御装置、リソグラフィ装置、測定装置、加工装置、平坦化装置、物品の製造方法、コンピュータプログラム、およびフィードバック制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004053683A (ja) * 2002-07-16 2004-02-19 Fujitsu Ltd パターン形成プロセスの管理方法及び管理装置
JP2004185019A (ja) * 1999-08-26 2004-07-02 Nano Geometry Kenkyusho:Kk パターン検査装置、パターン検査方法および記録媒体
JP2011100121A (ja) * 2009-10-28 2011-05-19 Asml Netherlands Bv フルチップ光源およびマスク最適化のためのパターン選択
JP5934459B2 (ja) * 2006-04-17 2016-06-15 オムニビジョン テクノロジーズ， インコーポレイテッド アレイ化撮像システムおよび関連方法

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5934459B2 (ja) 1978-09-08 1984-08-22 太洋鋳機株式会社 鋳型砂冷却装置
US5777901A (en) * 1995-09-29 1998-07-07 Advanced Micro Devices, Inc. Method and system for automated die yield prediction in semiconductor manufacturing
US6324298B1 (en) * 1998-07-15 2001-11-27 August Technology Corp. Automated wafer defect inspection system and a process of performing such inspection
US6466314B1 (en) * 1998-09-17 2002-10-15 Applied Materials, Inc. Reticle design inspection system
JP4663214B2 (ja) * 2001-03-20 2011-04-06 シノプシイス インコーポレイテッド マスク欠陥のプリンタビリティ解析を提供するシステム及び方法
US7363099B2 (en) * 2002-06-07 2008-04-22 Cadence Design Systems, Inc. Integrated circuit metrology
US6925860B1 (en) * 2003-02-21 2005-08-09 Nanometrics Incorporated Leveling a measured height profile
US9002497B2 (en) * 2003-07-03 2015-04-07 Kla-Tencor Technologies Corp. Methods and systems for inspection of wafers and reticles using designer intent data
US7003758B2 (en) * 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation
JP4758358B2 (ja) * 2004-01-29 2011-08-24 ケーエルエー−テンカー コーポレイション レチクル設計データにおける欠陥を検出するためのコンピュータに実装される方法
JP2007536564A (ja) * 2004-04-02 2007-12-13 クリア・シェイプ・テクノロジーズ・インコーポレーテッド 集積回路の製造における超解像プロセスのモデル化
US7295291B2 (en) * 2004-05-12 2007-11-13 Litel Instruments Apparatus and process for the determination of static lens field curvature
US7593565B2 (en) * 2004-12-08 2009-09-22 Rudolph Technologies, Inc. All surface data for use in substrate inspection
JP4758427B2 (ja) * 2004-07-21 2011-08-31 ケーエルエー−テンカー コーポレイション シミュレーション・プログラムのための入力生成、あるいは、レチクルのシミュレート画像生成のためのコンピュータに実装された方法
US7814456B2 (en) * 2004-11-22 2010-10-12 Tela Innovations, Inc. Method and system for topography-aware reticle enhancement
DE102005009536A1 (de) * 2005-02-25 2006-08-31 Carl Zeiss Sms Gmbh Verfahren zur Maskeninspektion im Rahmen des Maskendesigns und der Maskenherstellung
US7297453B2 (en) * 2005-04-13 2007-11-20 Kla-Tencor Technologies Corporation Systems and methods for mitigating variances on a patterned wafer using a prediction model
US7760929B2 (en) * 2005-05-13 2010-07-20 Applied Materials, Inc. Grouping systematic defects with feedback from electrical inspection
US7853920B2 (en) 2005-06-03 2010-12-14 Asml Netherlands B.V. Method for detecting, sampling, analyzing, and correcting marginal patterns in integrated circuit manufacturing
US7769225B2 (en) 2005-08-02 2010-08-03 Kla-Tencor Technologies Corp. Methods and systems for detecting defects in a reticle design pattern
JP2007053202A (ja) 2005-08-17 2007-03-01 Toshiba Corp 近接効果の計算方法、危険箇所検出装置及びプログラム
DE102005041311B4 (de) 2005-08-31 2012-04-12 Globalfoundries Inc. Verfahren und System zum automatischen Erkennen belichteter Substrate mit einer hohen Wahrscheinlichkeit für defokussierte Belichtungsfelder
US7695876B2 (en) * 2005-08-31 2010-04-13 Brion Technologies, Inc. Method for identifying and using process window signature patterns for lithography process control
US7570796B2 (en) * 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US7954072B2 (en) * 2006-05-15 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Model import for electronic design automation
US20080074678A1 (en) * 2006-09-26 2008-03-27 Tokyo Electron Limited Accuracy of optical metrology measurements
JP4851924B2 (ja) * 2006-12-08 2012-01-11 株式会社東芝 危険箇所集計方法、パターン修正方法およびプログラム
US7694244B2 (en) * 2006-12-18 2010-04-06 Cadence Design Systems, Inc. Modeling and cross correlation of design predicted criticalities for optimization of semiconductor manufacturing
US7987150B1 (en) * 2007-02-09 2011-07-26 Siglaz Method and apparatus for automated rule-based sourcing of substrate microfabrication defects
US7689948B1 (en) * 2007-02-24 2010-03-30 Cadence Design Systems, Inc. System and method for model-based scoring and yield prediction
US7725845B1 (en) * 2007-02-24 2010-05-25 Cadence Design Systems, Inc. System and method for layout optimization using model-based verification
JP4846635B2 (ja) * 2007-03-22 2011-12-28 株式会社東芝 パターン情報生成方法
JP4333770B2 (ja) * 2007-04-12 2009-09-16 ソニー株式会社 マスクパターン作成プログラム、半導体製造方法、マスクパターン作成方法および半導体設計プログラム
JP4958616B2 (ja) * 2007-04-20 2012-06-20 株式会社日立ハイテクノロジーズ ホットスポット絞り込み装置、ホットスポット絞り込み方法、ホットスポット絞り込みプログラム、ホットスポット検査装置、および、ホットスポット検査方法
US7962863B2 (en) * 2007-05-07 2011-06-14 Kla-Tencor Corp. Computer-implemented methods, systems, and computer-readable media for determining a model for predicting printability of reticle features on a wafer
US7707526B2 (en) * 2007-05-25 2010-04-27 Synopsys, Inc. Predicting IC manufacturing yield based on hotspots
NL1036189A1 (nl) * 2007-12-05 2009-06-08 Brion Tech Inc Methods and System for Lithography Process Window Simulation.
US8260034B2 (en) 2008-01-22 2012-09-04 International Business Machines Corporation Multi-modal data analysis for defect identification
NL1036558A1 (nl) * 2008-03-25 2009-09-28 Asml Netherlands Bv Method and lithographic apparatus for acquiring height data relating to a substrate surface.
WO2009148976A1 (en) * 2008-06-03 2009-12-10 Brion Technologies, Inc. Lens heating compensation methods
JP6185693B2 (ja) * 2008-06-11 2017-08-23 ケーエルエー−テンカー・コーポレーションＫｌａ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ ウェーハー上の設計欠陥および工程欠陥の検出、ウェーハー上の欠陥の精査、設計内の１つ以上の特徴を工程監視特徴として使用するための選択、またはそのいくつかの組み合わせのためのシステムおよび方法
NL2003654A (en) * 2008-11-06 2010-05-10 Brion Tech Inc Methods and system for lithography calibration.
NL2003699A (en) 2008-12-18 2010-06-21 Brion Tech Inc Method and system for lithography process-window-maximixing optical proximity correction.
US8312406B2 (en) * 2009-06-22 2012-11-13 Cadence Design Systems, Inc. Method and system performing RC extraction
US8108803B2 (en) * 2009-10-22 2012-01-31 International Business Machines Corporation Geometry based electrical hotspot detection in integrated circuit layouts
CN102054074B (zh) * 2009-10-30 2015-06-24 新思科技有限公司 后绕线布局的光刻热点的更正方法及系统
EP2537069B1 (en) * 2010-02-19 2020-03-04 ASML Netherlands BV Lithographic apparatus and device manufacturing method
US8534135B2 (en) * 2010-04-30 2013-09-17 Nanometrics Incorporated Local stress measurement
US9201022B2 (en) * 2011-06-02 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Extraction of systematic defects
US8502146B2 (en) * 2011-10-03 2013-08-06 Kla-Tencor Corporation Methods and apparatus for classification of defects using surface height attributes
US8935643B2 (en) * 2011-10-06 2015-01-13 Mentor Graphics Corporation Parameter matching hotspot detection
US9053259B1 (en) * 2011-11-28 2015-06-09 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing pattern-based design enabled manufacturing of electronic circuit designs
US9858658B2 (en) * 2012-04-19 2018-01-02 Applied Materials Israel Ltd Defect classification using CAD-based context attributes
US8843875B2 (en) * 2012-05-08 2014-09-23 Kla-Tencor Corporation Measurement model optimization based on parameter variations across a wafer
US10330608B2 (en) * 2012-05-11 2019-06-25 Kla-Tencor Corporation Systems and methods for wafer surface feature detection, classification and quantification with wafer geometry metrology tools
US8948495B2 (en) 2012-08-01 2015-02-03 Kla-Tencor Corp. Inspecting a wafer and/or predicting one or more characteristics of a device being formed on a wafer
US9189844B2 (en) * 2012-10-15 2015-11-17 Kla-Tencor Corp. Detecting defects on a wafer using defect-specific information
NL2011683A (en) * 2012-12-13 2014-06-16 Asml Netherlands Bv Method of calibrating a lithographic apparatus, device manufacturing method and associated data processing apparatus and computer program product.
WO2014149197A1 (en) * 2013-02-01 2014-09-25 Kla-Tencor Corporation Detecting defects on a wafer using defect-specific and multi-channel information
US9064084B2 (en) * 2013-03-14 2015-06-23 Globalfoundries Singapore Pte. Ltd. Topography driven OPC and lithography flow
US9081919B2 (en) * 2013-03-15 2015-07-14 Globalfoundries Singapore Pte. Ltd. Design-for-manufacturing—design-enabled-manufacturing (DFM-DEM) proactive integrated manufacturing flow
US9702829B1 (en) * 2013-04-09 2017-07-11 Kla-Tencor Corporation Systems and methods for wafer surface feature detection and quantification
US9466101B2 (en) * 2013-05-01 2016-10-11 Taiwan Semiconductor Manufacturing Company Limited Detection of defects on wafer during semiconductor fabrication
US9857291B2 (en) * 2013-05-16 2018-01-02 Kla-Tencor Corporation Metrology system calibration refinement
US20150112649A1 (en) * 2013-10-18 2015-04-23 International Business Machines Corporation Clustering Lithographic Hotspots Based on Frequency Domain Encoding
US10649347B2 (en) * 2013-10-29 2020-05-12 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
US9518932B2 (en) * 2013-11-06 2016-12-13 Kla-Tencor Corp. Metrology optimized inspection
WO2015090774A1 (en) * 2013-12-17 2015-06-25 Asml Netherlands B.V. Yield estimation and control
SG11201610106SA (en) * 2014-06-10 2016-12-29 Asml Netherlands Bv Computational wafer inspection
US9747520B2 (en) * 2015-03-16 2017-08-29 Kla-Tencor Corporation Systems and methods for enhancing inspection sensitivity of an inspection tool
US10062158B2 (en) * 2015-07-10 2018-08-28 Globalwafers Co., Ltd. Wafer nanotopography metrology for lithography based on thickness maps
US10181185B2 (en) * 2016-01-11 2019-01-15 Kla-Tencor Corp. Image based specimen process control
US10796070B2 (en) * 2018-07-19 2020-10-06 Mentor Graphics Corporation Layout pattern similarity determination based on binary turning function signatures
CN112969968A (zh) * 2018-11-08 2021-06-15 Asml荷兰有限公司 基于过程变化度的空间特性对不合格的预测

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185019A (ja) * 1999-08-26 2004-07-02 Nano Geometry Kenkyusho:Kk パターン検査装置、パターン検査方法および記録媒体
JP2004053683A (ja) * 2002-07-16 2004-02-19 Fujitsu Ltd パターン形成プロセスの管理方法及び管理装置
JP5934459B2 (ja) * 2006-04-17 2016-06-15 オムニビジョン テクノロジーズ， インコーポレイテッド アレイ化撮像システムおよび関連方法
JP2011100121A (ja) * 2009-10-28 2011-05-19 Asml Netherlands Bv フルチップ光源およびマスク最適化のためのパターン選択

Also Published As

Publication number Publication date
SG11201606207WA (en) 2016-09-29
CN105980934A (zh) 2016-09-28
TW201532124A (zh) 2015-08-16
EP3105636B1 (en) 2023-07-12
WO2015120996A1 (en) 2015-08-20
KR101939288B1 (ko) 2019-01-16
US20220147665A1 (en) 2022-05-12
CN109283800A (zh) 2019-01-29
EP3105636A1 (en) 2016-12-21
KR102427139B1 (ko) 2022-07-29
JP6386569B2 (ja) 2018-09-05
JP2017505460A (ja) 2017-02-16
KR20220019070A (ko) 2022-02-15
CN105980934B (zh) 2018-10-09
US20180330030A1 (en) 2018-11-15
US20150227654A1 (en) 2015-08-13
JP6641422B2 (ja) 2020-02-05
KR20180136581A (ko) 2018-12-24
KR102359050B1 (ko) 2022-02-08
TWI694487B (zh) 2020-05-21
JP2018194847A (ja) 2018-12-06
KR102211093B1 (ko) 2021-02-03
KR20160122217A (ko) 2016-10-21
US11238189B2 (en) 2022-02-01
TWI628696B (zh) 2018-07-01
CN109283800B (zh) 2021-01-01
US9990451B2 (en) 2018-06-05
TW201834016A (zh) 2018-09-16

Similar Documents

Publication Publication Date Title
US20220147665A1 (en) Process window optimizer
US11080459B2 (en) Computational wafer inspection
US11561480B2 (en) System and method for inspecting a wafer

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant