KR20200119471A - 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 및 그의 제조 방법 - Google Patents

상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 및 그의 제조 방법에 관한 것이다. 본 발명에 따른 다층 세라믹 기판의 제조 방법은 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판, 제2 세라믹 박판 및 제3 세라믹 박판을 생성하는 단계로서, 상기 제1 세라믹 그린 시트 및 상기 제2 세라믹 그린 시트는 상기 제3 세라믹 그린 시트를 구성하는 소재의 열팽창계수보다 큰 열팽창계수를 갖는 소재로 구성되고; 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 비아 홀을 형성하는 단계; 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 비아 홀에 도전성 페이스트를 충진하고 열처리하여 비아 전극을 형성하는 단계; 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극을 형성하는 단계; 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 비아 홀을 피해 본딩제를 도포하는 단계; 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판이 서로 전기적으로 접속되도록 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하고 상기 제2 세라믹 박판의 상부에 상기 제3 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계; 상기 다층 세라믹 기판을 열처리하여 하향으로 볼록한 형상을 형성하는 단계; 및 상기 다층 세라믹 기판의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계를 포함한다.

Description

상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 및 그의 제조 방법{MULTI LAYER CERAMIC SUBSTRATE WITH UPPER AND LOWER SURFACES HAVING DIFFERENT COEFFICIENTS OF EXPANSION AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 서로 상이한 열팽창 계수를 갖는 세라믹 박판들을 적층하여 열처리함으로써 제조되는 상하향 중 일 방향으로 볼록한 형상을 갖는 다층 세라믹 기판에 관한 것이다.
다층 세라믹 기판은 반도체의 동작을 검사하기 위해 사용되는 프로브 카드에서 스페이스 트랜스포머로 사용될 수 있다. 프로브 카드는 반도체의 동작을 검사하기 위하여 반도체 칩과 테스트 장비를 연결하는 장치이다. 프로브 카드에 장착되어 있는 프로브 핀이 반도체 칩을 접촉하면서 전기를 보내고, 그때 돌아오는 신호에 따라 불량 반도체 칩을 선별한다.
도 1을 참조하면, 이러한 프로브 카드는 인쇄 회로 기판, 인터포져, 스페이스 트랜스포머 및 프로브 핀으로 구성되는데 인쇄 회로 기판, 인터포져 및 스페이스 트랜스포머를 거쳐 프로브 핀으로 전달되는 전기 신호를 반도체 칩에 인가함으로써 반도체 칩의 불량 여부를 선별한다. 이때, 포고핀(pogo pin) 형태의 인터포져(포고핀을 구비한 인터포져)는 스페이스 트랜스포머를 반도체 칩을 향하는 방향으로 가압하여 프로브 핀과 반도체 칩을 접촉시키는데 이 과정에서 포고핀 형태의 인터포져로부터 스페이스 트랜스포머에 작용하는 힘에 의해 스페이스 트랜스포머가 반도체 칩을 향하여 볼록하게 휘게 되어 반도체 칩의 정확한 지점에 접촉이 되지 않는 문제점이 존재한다. 또한, 스페이스 트랜스포머의 크기가 클수록 포고핀 형태의 인터포져로부터 스페이스 트랜스포머에 작용하는 힘에 의한 변형이 더 심해져 스페이스 트랜스포머의 크기 커질수록 더 큰 문제가 되고 있다. 한편, 포고핀은 핀 내부에 스프링이 구비되어 양단에 가해지는 압력에 따라 길이가 변하는 핀을 의미한다.
이러한 스페이스 트랜스포머의 변형으로 인해, 스페이스 트랜스포머의 하부에 설치된 프로브 핀의 정렬이 흐트러지고 이에 따라 프로브 핀과 반도체 칩이 접촉이 이루어지지 않아 테스트 장비로부터의 전기 신호가 반도체 칩에 제대로 전달되지 못하게 되는 문제점이 존재한다.
한국 공개특허 제10-2009-0120931호 한국 공개특허 제10-2009-0103002호
상술한 문제점을 해결하기 위한 본 발명의 목적은 시험 대상인 반도체 칩을 향하는 방향으로 오목한 형상을 갖는 다층 세라믹 기판을 제공하는 것이다.
본 발명의 다른 목적은 열팽창 계수가 큰 소재로 이루어진 세라믹 박판의 상부면에 열팽창 계수가 작은 소재로 이루어진 세라믹 박판을 적층하고 본딩 열처리함으로써 시험 대상인 반도체 칩을 향하는 방향으로 오목한 형상을 갖는 다층 세라믹 기판을 제공하는 것이다.
본 발명의 다른 목적은 시험 대상인 반도체 칩을 향하는 방향으로 오목한 형상을 갖는 다층 세라믹 기판을 스페이스 트랜스포머로 사용하여 인터포져로부터 가압되는 힘을 분산시킴과 동시에 변형값을 보상함으로써 스페이스 트랜스포머의 내구성 및 변형을 최소화 하기 위한 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 제조 방법은 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판, 제2 세라믹 박판 및 제3 세라믹 박판을 생성하는 단계로서, 상기 제1 세라믹 그린 시트 및 상기 제2 세라믹 그린 시트는 상기 제3 세라믹 그린 시트를 구성하는 소재의 열팽창계수보다 큰 열팽창계수를 갖는 소재로 구성되고; 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 비아 홀을 형성하는 단계; 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 비아 홀에 도전성 페이스트를 충진하고 열처리하여 비아 전극을 형성하는 단계; 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극을 형성하는 단계; 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 비아 홀을 피해 본딩제를 도포하는 단계; 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판이 서로 전기적으로 접속되도록 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하고 상기 제2 세라믹 박판의 상부에 상기 제3 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계; 상기 다층 세라믹 기판을 열처리하여 본딩함으로써 일체화된 다층 세라믹 기판이 하향으로 볼록한 형상을 형성하는 단계; 및/또는 상기 다층 세라믹 기판의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 제1 세라믹 박판의 열팽창 계수는 5 내지 7 ㎛/(℃.m), 상기 제2 세라믹 박판의 열팽창 계수는 3 내지 5 ㎛/(℃.m) 및 상기 제3 세라믹 박판의 열팽창 계수는 1 내지 3 ㎛/(℃.m)를 가질 수 있다.
바람직하게는, 상기 다층 세라믹 기판을 열처리하여 하향으로 볼록한 형상을 형성하는 단계에서, 상기 다층 세라믹 기판의 하부면의 중심 지점은 상기 다층 세라믹 기판의 하부면의 양 끝점의 위치를 기준으로 하향으로 10 내지 50미크론 이동되면서 하향으로 볼록한 형상을 형성할 수 있다.
바람직하게는, 상기 제2 세라믹 박판의 상부면에 도포되는 본딩제는 유리 성분을 포함하여 상기 제2 세라믹 박판과 열팽창 계수가 다른 상기 제3 세라믹 박판의 하부면을 상기 제2 세라믹 박판의 상부면에 더 강하게 접착시킬 수 있다.
본 발명의 일 실시예에 따른 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판은 하부면에 외부 전극이 형성되고 상부면에 내부 전극이 형성되며 상부면과 하부면을 관통하되 내부에 도전성 페이스트가 충진된 비아 홀이 형성되는 제1 세라믹 박판; 상기 제1 세라믹 박판의 상부에 적층되되, 상부면에 내부 전극이 형성되고 상부면과 하부면을 관통하되 내부에 도전성 페이스트가 충진된 비아 홀이 형성되는 제2 세라믹 박판; 및/또는 상기 제2 세라믹 박판의 상부에 적층되되, 상부면에 외부 전극이 형성되고 상부면과 하부면을 관통하되 내부에 도전성 페이스트가 충진된 비아 홀이 형성되는 제3 세라믹 박판을 포함하되, 상기 제1 세라믹 박판과 상기 제2 세라믹 박판의 사이 및 상기 제2 세라믹 박판과 상기 제3 세라믹 박판의 사이에는 층간 연통된 비아 홀에 의해 구획되는 본딩층이 형성되고, 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판은 서로 전기적으로 접속되고, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판은 상기 제3 세라믹 박판을 구성하는 소재의 열팽창 계수보다 작은 열팽창 계수를 갖는 소재로 구성되며, 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판이 적층되어 형성되는 다층 세라믹 기판은 하향으로 볼록한 형상을 가질 수 있다.
본 발명은 시험 대상인 반도체 칩을 향하는 방향으로 오목한 형상을 갖는 다층 세라믹 기판을 제공할 수 있다.
본 발명은 열팽창 계수가 큰 소재로 이루어진 세라믹 박판의 상부면에 열팽창 계수가 작은 소재로 이루어진 세라믹 박판을 적층하고 본딩 열처리함으로써 시험 대상인 반도체 칩을 향하는 방향으로 오목한 형상을 갖는 다층 세라믹 기판을 제공할 수 있다.
본 발명은 시험 대상인 반도체 칩을 향하는 방향으로 오목한 형상을 갖는 다층 세라믹 기판을 스페이스 트랜스포머로 사용하여 인터포져로부터 가압되는 힘을 분산시킴과 동시에 변형값을 보상함으로써 스페이스 트랜스포머의 내구성 및 변형을 최소화 할 수 있다.
도 1은 프로브 카드의 구성을 나타낸 도면이다.
도 2는 본 발명의 제1 실시예에 따른 다층 세라믹 기판을 제조하는 방법을 나타낸 순서도이다.
도 3은 본 발명의 제1 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 다층 세라믹 기판을 제조하는 방법을 나타낸 순서도이다.
도 5는 본 발명의 제2 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 다층 세라믹 기판을 제조하는 방법을 나타낸 순서도이다.
도 9는 본 발명의 제5 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
도 10은 본 발명의 제6 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
그리고 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 및 그의 제조 방법 (제1 실시예)
도 2 내지 도 3를 참조하여, 본 발명의 일 실시예에 따른 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판의 구조 및 그의 제조 방법에 대하여, 이하 설명한다.
도 2은 본 발명의 제1 실시예에 따른 다층 세라믹 기판(100)을 제조하는 방법을 나타낸 순서도이다. 그리고, 도 3는 본 발명의 제1 실시예에 따른 다층 세라믹 기판(100)의 구조를 나타낸 단면도이다. 제1 실시예에 따른 다층 세라믹 기판(100)은 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판(100)을 의미할 수 있다.
도 2 내지 도 3를 참조하면, 제1 실시예에 따른 다층 세라믹 기판(100)의 제조 방법은 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 생성하는 단계(S1010), 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 비아 홀(170)을 형성하는 단계(S1020), 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 형성된 비아 홀(170)에 도전성 페이스트를 충진하고 열처리하여 비아 전극(170)을 형성하는 단계(S1030), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극(160)을 형성하는 단계(S1040), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 비아 홀(170)을 피해 본딩제(150)를 도포하는 단계(S1050), 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)이 서로 전기적으로 접속되도록 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)을 적층하고 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)을 적층하여 다층 세라믹 기판(100)을 생성하는 단계(S1060), 다층 세라믹 기판(100)을 열처리하여 본딩함으로써 일체화된 다층 세라믹 기판이 하향으로 볼록한 형상을 형성하는 단계(S1070) 및/또는 다층 세라믹 기판(100)의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계(S1080)를 포함할 수 있다.
제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 생성하는 단계(S1010)에서, 본 실시예는 복수 개의 세라믹 그린 시트를 적층한 뒤에 소성하여 다층 세라믹 기판을 제조하는 것이 아니라, 각각의 세라믹 그린 시트를 소성하여 각각의 세라믹 박판을 생성한 뒤에 생성된 각각의 세라믹 박판을 적층하는 순서로 다층 세라믹 기판을 제조한다. 본 단계에서 세라믹 그린 시트를 소성하는 온도는 1000 내지 1500℃일 수 있다. 그리고, 세라믹 그린 시트는 50 내지 600미크론의 두께를 가질 수 있고, 세라믹 그린 시트가 소성되어 생성되는 세라믹 박판은 10 내지 500미크론의 두께를 가질 수 있다. 또한, 세라믹 그린 시트 및/또는 세라믹 박판의 지름은 12인치 이상일 수 있다. 본 단계에서, 세라믹 그린 시트는 무산소 환원 환경 또는 대기 환경에서 1시간 내지 5시간 동안 소성될 수 있다.
제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 비아 홀(170)을 형성하는 단계(S1020)에서, 본 실시예는 세라믹 박판(110, 120, 130)에 하나 이상의 비아 홀(170)을 형성할 수 있다. 도 3는 최종 제조된 다층 세라믹 기판의 모습을 나타낸 도면으로서, 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)에 형성된 비아 홀(170)들이 서로 연통된 모습으로 비아 홀(170)이 표현된 것이고, 각 세라믹 박판(110, 120, 130)마다 비아 홀(170)이 형성된다. 이때, 비아 홀(170)은 레이저 조사, 케미칼 에칭 등의 공정을 통해 형성될 수 있다. 비아 홀(170)의 지름은 30 내지 200미크론일 수 있다. 일 실시예에 따르면, 같은 세라믹 박판에 형성되는 비아 홀(170)은 동일한 지름을 가질 수 있고, 또는 서로 다른 지름을 가질 수 있다.
제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 형성된 비아 홀(170)에 도전성 페이스트를 충진하고 열처리하여 비아 전극(170)을 형성하는 단계(S1030)에서, 본 실시예는 세라믹 박판(110, 120, 130)에 형성된 비아 홀(170)에 도전성 페이스트를 충진하고 열처리하여 비아 전극(170)를 형성할 수 있다. 비아 홀(170)과 비아 전극(170)이 같은 식별 번호로 표시됐지만 비아 홀(170)은 그 내부가 비어있는 구성을 나타내는 반면, 비아 전극(170)은 비아 홀(170)에 도전성 페이스트가 충진되어 전극으로서 역할을 하게된 구성을 나타낸다. 각 세라믹 박판(110, 120, 130)에 형성된 비아 홀(170)에 도전성 페이스트를 충진하여 비아 전극(170)을 형성함으로써 추후 각 세라믹 박판이 적층되었을 때 층간 전기적으로 연결될 수 있다. 비아 홀(170)에 충진되는 도전성 페이스트는 Ag, Cu, Au, Pd, Pt, Ag-Pd, Ni, Mo 및 W 중 적어도 하나 이상의 물질을 포함할 수 있다.
제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극(160)을 형성하는 단계(S1040)에서, 본 실시예는 다층 세라믹 기판(100)의 최상위층에 위치할 세라믹 박판(본 실시예에서는 제3 세라믹 박판(130))을 제외한 나머지 세라믹 박판(110, 120)의 상부면에 도전성 페이스트를 이용해 패턴을 인쇄하고 열처리하여 내부 전극(160)을 형성할 수 있다. 이때, 본 단계에서 인쇄되어 열처리된 패턴은 내부 전극(160)에 해당할 수 있고, 이러한 내부 전극(160)은 최후 다층 세라믹 기판(100)의 내부에 존재하게 된다. 내부 전극(160)의 두께는 1 내지 20미크론일 수 있다.
제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 비아 홀(170)을 피해 본딩제(150)를 도포하는 단계(S1050)에서, 본 실시예는 세라믹 박판(110, 120)의 상부면에서 비아 홀(170)이 형성된 지점을 제외한 나머지 부분에 본딩제(150)를 도포할 수 있다. 즉, 본딩제(150)는 내부 전극(160)의 상부면에 도포되거나 세라믹 박판(110, 120)의 상부면에 직접 도포될 수 있다. 본딩제(150)는 세라믹 박판(110, 120, 130)들을 서로 접착시키기 위한 것으로서, 세라믹 박판(110, 120)의 상부면에 인쇄된 패턴에 영향을 주지 않는 재료로 도포될 수 있다. 본딩제(150)는 무기물 및/또는 유기물일 수 있고, 무기물은 유리, 세라믹 등을 포함하고, 유기물은 에폭시 등을 포함할 수 있다. 최종적으로 제조되는 다층 세라믹 기판(100)에서 본딩제(150)는 본딩층(150)을 형성할 수 있고, 이때 본딩층의 두께는 2 내지 100미크론일 수 있다.
제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)이 서로 전기적으로 접속되도록 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)을 적층하고 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)을 적층하여 다층 세라믹 기판(100)을 생성하는 단계(S1060)에서, 본 실시예는 각 세라믹 박판(110, 120, 130)에 형성된 비아 전극(170)이 제1 세라믹 박판(110)의 하부면으로부터 제3 세라믹 박판(130)의 상부면까지 전기적 신호가 전달될 수 있게 일직선을 이루도록 세라믹 박판(110, 120, 130)들을 적층할 수 있다. 이로써, 세라믹 박판(110, 120, 130)들은 연통된 비아 전극(170)을 통해 서로 전기적으로 연결될 수 있다. 즉, 제1 세라믹 박판(110)에 형성된 내부 전극(160)은 비아 전극(170)을 통해 제2 세라믹 박판(120)에 형성된 내부 전극(160)과 전기적으로 연결될 수 있다. 최종적으로는, 제1 세라믹 박판(110)의 하부면에 형성된 외부 전극(140)은 비아 전극(170)을 통해, 각 층의 내부 전극(160) 및 제3 세라믹 박판(130)의 상부면에 형성된 외부 전극(140)과 전기적으로 연결될 수 있다. 제1 세라믹 박판(110)의 하부면에 형성된 외부 전극(140)에는 인터포져의 포고핀이 연결될 수 있고, 제3 세라믹 박판(130)의 상부면에 형성된 외부 전극(140)에는 피시험 대상인 반도체 칩과 접촉될 프로브 핀이 연결될 수 있다. 본 단계에 의해 복수 개의 세라믹 박판(110, 120, 130)이 적층된 구조체는 다층 세라믹 기판(100)을 의미할 수 있다.
다층 세라믹 기판(100)을 열처리하여 하향으로 볼록한 형상을 형성하는 단계(S1070)에서, 본 실시예는 복수 개의 세라믹 박판(110, 120, 130)이 적층되어 형성된 다층 세라믹 기판(100)을 소성 또는 열처리하여 세라믹 박판(110, 120)의 상부면에 도포된 본딩제를 녹이고 다시 식힘으로써 적층된 복수의 세라믹 박판들(110, 120, 130)을 서로 접착시킬 수 있다. 본 실시예에 따르면, 복수 개의 세라믹 박판들(110, 120, 130)은 서로 다른 열팽창 계수를 가질 수 있다. 예를 들어, 다층 세라믹 기판(100)의 최하위층에 위치하는 제1 세라믹 박판(110)의 열팽창 계수는 제1 세라믹 박판(110)의 상부에 적층되는 제2 세라믹 박판(120)보다 크고, 제2 세라믹 박판(120)의 열팽창 계수는 다층 세라믹 기판(100)의 최상위층에 위치하는 제3 세라믹 박판(130)의 열팽창 계수보다 크도록 각 세라믹 박판들(110, 120, 130)의 소재를 구성할 수 있다. 이러한 구성에 의한 다층 세라믹 기판(100)은 본 단계에 의한 소성 또는 열처리되기 전에는 도 3의 (a)와 같이 서로 평행을 이루며 적층된 세라믹 박판들(110, 120, 130)로 이루어진 구조체의 모습을 가진다. 하지만, 본 단계에 의한 소성 또는 열처리 후에 다층 세라믹 기판(100)은 도 3의 (b)와 같이 하향으로 볼록한 형상을 갖게된다. 이는, 제1 세라믹 박판(110)을 구성하는 소재의 열팽창 계수가 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 구성하는 소재의 열팽창 계수보다 커서 제1 세라믹 박판(110)이 같은 온도에서 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)보다 더 많이 팽창한 뒤 본딩되기 때문이다.
일 실시예에 따르면, 제1 세라믹 박판(110)의 열팽창 계수는 5 내지 7 ㎛/(℃.m), 제2 세라믹 박판(120)의 열팽창 계수는 3 내지 5 ㎛/(℃.m), 제3 세라믹 박판(130)의 열팽창 계수는 1 내지 3 ㎛/(℃.m)일 수 있다.
일 실시예에 따르면, 대기 환경의 800℃에서 다층 세라믹 기판(100)을 열처리 하였을 때, 다층 세라믹 기판(100)의 하부면의 중심 지점은 다층 세라믹 기판(100)의 하부면의 양 끝점의 위치를 기준으로 하향으로 10 내지 50미크론 이동될 수 있다.
일 실시예에 따르면, 열팽창 계수가 다른 세라믹 박판 사이를 접착시키는 본딩제(150)는 더 강한 접착력을 갖는 소재로 이루어질 수 있다. 이러한 구성을 갖는 다층 세라믹 기판(100)은 온도의 변화에 따라 세라믹 박판들 간의 상대적인 길이 또는 부피의 차이에도 불구하고 층간 접착 상태를 유지할 수 있다.
일 실시예에 따르면, 열팽창 계수가 큰 세라믹 박판에는 물리적인 외압에 대한 내구성이 강한 소재를 도전성 페이스트로 사용하여 내부 전극, 비아 전극 및/또는 외부 전극을 형성하고, 열팽창 계수가 큰 세라믹 박판에는 열처리 단계에서의 팽창 정도를 예측하여 다른 세라믹 박판에 형성되는 비아 홀의 크기보다 더 작은 크기로 비아 홀을 형성할 수 있다.
한편, 세라믹 박판(110, 120)의 상부면에 도포된 본딩제의 녹는점은 본딩제를 구성하는 소재에 따라 다를 수 있는데, 본 단계에서 세라믹 박판(110, 120, 130), 세라믹 박판(110, 120, 130)에 형성된 내부 전극(160) 및/또는 비아 전극(170)에 인쇄되거나 충진된 도전성 페이스트까지 녹는 것을 방지하기 위하여, 본딩제(150)의 녹는점은 세라믹 박판(110, 120, 130)의 녹는점, 패턴 인쇄에 사용된 도전성 페이스트의 녹는점(내부 전극재료의 녹는점) 및 비아 홀(170)에 충진된 도전성 페이스트의 녹는점보다 낮게 설정될 수 있다. 나아가, 세라믹 박판(110, 120, 130)의 녹는점은 세라믹 박판(110, 120, 130)을 구성하는 소재에 따라 다를 수 있다. 따라서, 본 실시예는 복수 개의 세라믹 박판(110, 120, 130)이 적층되어 형성된 다층 세라믹 기판(100)을 본딩제(150)의 녹는점보다 높고 세라믹 박판(110, 120, 130)의 녹는점보다는 낮은 온도에서 소성 또는 열처리할 수 있다. 즉, 본 실시예는 세라믹 박판(110, 120, 130)에 영향을 주지 않는 온도로 다층 세라믹 기판(100)을 소성 또는 열처리함으로써 세라믹 박판(110, 120, 130) 자체에 생기는 변형, 크랙 등의 불량을 방지할 수 있다. 예를 들어, 본 실시예는 대기 환경에서 600 내지 900℃ 바람직하게는 800℃로 다층 세라믹 기판(100)을 소성 또는 열처리할 수 있다. 이때, 소성 또는 열처리 시간은 적층된 복수의 세라믹 박판의 개수 및 면적에 따라 다를 수 있다. 예를 들어, 적층된 복수의 세라믹 박판 각각의 지름이 12인치인 경우, 본 실시예는 적층된 복수의 세라믹 박판을 0.5 내지 2시간 동안 소성 또는 열처리할 수 있다.
다층 세라믹 기판(100)의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계(S1080)에서, 본 실시에는 각 층이 서로 접착되어 형성된 다층 세라믹 기판(100)의 상부면 및 하부면에 도전성 페이스트를 이용해 패턴을 인쇄하고 열처리하여 외부 전극(140)을 형성할 수 있다. 한편, 본 실시예에 따른 다층 세라믹 기판(100)의 내부 전극(160) 또는 비아 전극(170)에 사용되는 도전성 페이스트는 유리 성분을 0 내지 5프로 포함할 수 있다. 이 경우, 본딩제(150)는 내부 전극(160) 및 비아 전극(170)을 피해서 세라믹 박판(110, 120, 130) 위에 도포될 수 있다. 본딩제(150)를 도포하고 복수의 세라믹 박판(110, 120, 130)을 적층한 뒤 열처리하면 내부 전극(160)에 포함된 일부 유리 성분이 도전성 페이스트의 상부 표면에 표출되어 얇은 유리 층을 형성함으로써 복수의 세라믹 박판(110, 120, 130)을 보다 강하게 접착시킬 수 있다. 나아가, 내부 전극(160)에 포함된 일부 유리 성분은 도전성 페이스트 하부에 존재하여 해당 층의 세라믹 박판과 내부 전극 사이의 접착력을 강화시킬 수 있다.
도 3의 (b)를 참조하면, 상술한 단계에 의해 제조된 다층 세라믹 기판(100)은 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)이 적층되고, 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)이 적층되고, 전체적으로 하향으로 볼록한 형상을 갖는다. 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)은 층간 연통된 비아 홀(170)에 의해 서로 전기적으로 연결(접속)되고 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)은 제3 세라믹 박판(130)을 구성하는 소재의 열팽창 계수보다 큰 열팽창 계수를 갖는 소재로 구성된다. 제1 세라믹 박판(110)의 하부면에는 외부 전극(140)이, 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170)이 형성된다. 제2 세라믹 박판(120)의 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170)이 형성된다. 제3 세라믹 박판(130)의 상부면에는 외부 전극(140)이 형성되고 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170)이 형성된다. 제1 세라믹 박판(110)과 제2 세라믹 박판(120)의 사이 및 제2 세라믹 박판(120)과 제3 세라믹 박판(130)의 사이에는 본딩층(150)이 형성된다. 본딩층(150)은 적층된 세라믹 박판들을 서로 접착시키기 위해 각 세라믹 박판의 상부에 도포된 본딩제가 열처리 과정에 의해 녹은 뒤 고체화되어 형성된 층을 의미한다. 본딩층(150)은 층간 연통된 비아 홀(170)에 의해 구획된다. 즉, 연통된 비아 홀(170)이 위치한 곳에는 본딩층(150)이 존재하지 않는다.
상술한 본 발명의 제1 실시예에 따른 다층 세라믹 기판(100)은 프로브 카드 내의 스페이스 트랜스포머로 사용될 때 종래 다층 세라믹 기판 대비 월등한 내구성을 갖는다. 아래는 본 실시예에 따른 다층 세라믹 기판(100)으로 구성된 스페이스 트랜스포머의 내구성을 실험한 예이다.
실험예
대기 환경의 상온에서 본 실시예에 따른 다층 세라믹 기판(100)으로 구성된 스페이스 트랜스포머를 이용하여 반도체 칩의 불량 여부를 시험한다.
실시예
본 실험에 이용된 다층 세라믹 기판(100)의 구체적인 구성은 다음과 같다. 제1 세라믹 박판(110)의 열팽창 계수는 7 ㎛/(℃.m), 제2 세라믹 박판(120)의 열팽창 계수는 5 ㎛/(℃.m), 제3 세라믹 박판(130)의 열팽창 계수는 3 ㎛/(℃.m)이고, 내부 전극의 소재는 Ag이고 두께는 5미크론이다. 외부 전극의 소재는 Ag이고 두께는 5미크론이다. 비아 전극의 소재는 Ag이고, 지름은 60미크론이다. 세라믹 박판들의 두께는 120미크론이고, 지름은 300밀리미터이다. 본딩층의 소재는 유리이고, 두께는 5 내지 20미크론이다. 다층 세라믹 기판(100)은 하향 볼록한 형상을 가지며, 다층 세라믹 기판(100)의 하부면(인터포져와 연결되는 부분)의 중심 지점은 하부면의 양 끝점의 위치를 기준으로 하향으로 30미크론 이격된 지점에 위치한다.
비교예
비교예에 따른 다층 세라믹 기판을 구성하는 세라믹 박판들의 열팽창 계수는 모두 7 ㎛/(℃.m)로 동일하고, 나머지 조건은 실시예와 동일하다. 비교예에 따른 다층 세라믹 기판은 실시예와 달리 하향 볼록하지 않고 평평한 형상을 갖는다.
결과값
실시예 비교예
스페이스 트랜스포머 파손 전까지 수행된 정상 시험 횟수 30,205번 15,010번
스페이스 트랜스포머가 인터포져의 포고핀 및 지지대에 체결되었을 때 스페이스 트랜스포머의 변형량 1미크론 20미크론
스페이스 트랜스포머가 인터포져의 포고핀 및 지지대에 체결되었을 때 스페이스 트랜스포머의 변형량은, 스페이스 트랜스포머의 끝단면(반도체 칩과 접촉하는 프로브 핀이 구비된 면)의 양 끝점의 위치를 기준으로 중심 지점의 위치 변화량을 나타내는 것으로, 트랜스포머의 끝단면의 중심 지점의 위치가 시험 시작시(체결시) 트랜스포머의 끝단면의 중심 지점의 위치를 기준으로 얼마나 하향으로 이동했는지를 측정했다. 실험 결과에 따르면, 스페이스 트랜스포머가 인터포져의 포고핀과 지지대에 체결되는 시점에서, 본 실시예에 따른 스페이스 트랜스포머의 변형량은 비교예 대비 1/20 정도에 불과했다. 위 실험을 통해, 본 실시예에 따른 다층 세라믹 기판(100)의 형상이 인터포져의 포고핀 및 지지대에 체결되었을 때, 인터포져로부터 가압되는 힘을 분산시키고, 다층 세라믹 기판(100)의 중심부에 집중되는 힘을 상쇄시킴으로써 스페이스 트랜스포모의 변형량을 감소시킴이 확인됐다.
또한, 본 실시예에 따른 다층 세라믹 기판(100)을 스페이스 트랜스포머로 사용한 프로브 카드로 반도체 칩의 성능 등을 시험했을 때, 스페이스 트랜스포머가 파손되기까지 30,205번의 시험이 가능했다. 반면, 비교예의 경우, 15,010번의 시험만에 스페이스 트랜스포머가 파손되었다. 위 실험을 통해, 본 실시예에 따른 다층 세라믹 기판(100)의 형상이 반도체 칩 시험시, 인터포져로부터 가압되는 힘을 분산시켜 다층 세라믹 기판(100)의 내구성을 향상시킴이 확인됐다.
층간 도전성 향상을 위한 다층 세라믹 기판 및 그의 제조 방법 (제2 실시예, 제3 실시예, 제4 실시예)
도 4 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 층간 도전성 향상을 위한 다층 세라믹 기판 의 구조 및 그의 제조 방법에 대하여, 이하 설명한다.
도 4은 본 발명의 제2 실시예에 따른 다층 세라믹 기판을 제조하는 방법을 나타낸 순서도이다. 그리고, 도 5는 본 발명의 제2 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다. 제2 실시예에 따른 다층 세라믹 기판(100)은 층간 도전성 향상을 위한 다층 세라믹 기판(100)을 의미할 수 있다.
도 4 내지 도 5를 참조하면, 제2 실시예에 따른 다층 세라믹 기판(100)을 제조하는 방법은 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 생성하는 단계(S3010), 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 비아 홀(170)을 형성하는 단계(S3020), 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 형성된 비아 홀(170)에 도전성 페이스트를 충진하고 열처리하여 비아 전극(170)을 형성하는 단계(S3030), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 비아 전극(170)의 상부면에 도체로 된 돌출부(180)를 형성하는 단계(S3040), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극(160)을 형성하는 단계(S3050), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 돌출부(180)를 피해 본딩제(150)를 도포하는 단계(S3060), 제1 세라믹 박판(110)에 형성된 돌출부(180)가 제2 세라믹 박판(120)에 형성된 비아 전극(170)의 하부면에 접촉되도록 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)을 적층하고, 제2 세라믹 박판(120)에 형성된 돌출부(180)가 제3 세라믹 박판(130)에 형성된 비아 전극(170)의 하부면에 접촉되도록 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)을 적층하여 다층 세라믹 기판(100)을 생성하는 단계(S3070), 다층 세라믹 기판(100)을 열처리하여 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 상기 제3 세라믹 박판(130)을 서로 접착시키는 단계(S3080) 및/또는 다층 세라믹 기판(100)의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극(140)을 형성하는 단계(S3090)를 포함할 수 있다.
제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 생성하는 단계(S3010)에 대한 상세한 설명은 전술한 도 2의 S1010 단계에 대한 설명으로 대체한다.
제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 비아 홀(170)을 형성하는 단계(S3020)에 대한 상세한 설명은 전술한 도 2의 S1020 단계에 대한 설명으로 대체한다.
제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130) 각각에 형성된 비아 홀(170)에 도전성 페이스트를 충진하고 열처리하여 비아 전극(170)을 형성하는 단계(S3030)에 대한 상세한 설명은 전술한 도 2의 S1030 단계에 대한 설명으로 대체한다.
제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 비아 전극(170)의 상부면에 도체로 된 돌출부(180)를 형성하는 단계(S3040)에서 본 실시예는 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 비아 전극(170)의 상부면에 돌출부(180)를 형성할 수 있다. 이때, 제1 세라믹 박판(110)에 형성되는 돌출부(180)는 제1 세라믹 박판(110)의 비아 전극(170)과 제2 세라믹 박판(120)의 비아 전극(170)을 전기적으로 연결하기 위한 것으로서, 도체로 이루어진다. 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)의 상부에 인쇄되는 내부 전극(160)의 두께 및/또는 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)의 상부에 도포되는 본딩제(150)의 두께로 인해, 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 적층하였을 때, 세라믹 박판들의 비아 전극(170) 사이에는 빈 공간이 생기고, 이러한 빈 공간으로 인해 세라믹 박판들의 비아 전극(170)들이 서로 접촉되지 않아 전기적으로 연결되지 않는다. 이러한 문제점을 해결하기 위하여, 본 실시예는 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)의 비아 전극(170)의 상부면에 도체로 된 돌출부(180)를 형성하여 세라믹 박판들의 비아 전극(170)을 서로 접촉시켜 전기적으로 연결시킨다. 이때, 돌출부(180)의 두께는 해당 세라믹 박판에 형성된 내부 전극(160)의 두께와 내부 전극(160)의 상부에 도포된 본딩제(150)의 두께를 합한 값과 동일한 값을 가질 수 있다. 바람직하게는, 돌출부(180)의 두께는 12미크론일 수 있다. 나아가, 돌출부(180)의 측면부는 해당 세라믹 박판의 상부면과 수직을 이룰 수 있다. 이러한 돌출부(180)가 비아 전극(170)의 상부면에 형성됨으로써 세라믹 박판의 상부면에 도포된 본딩제(150)가 열처리 과정에서 비아 전극(170) 쪽으로 유입되어 층간 비아 전극(170)의 접촉을 방해하는 현상을 방지할 수 있다.
제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극(160)을 형성하는 단계(S3050)에 대한 상세한 설명은 전술한 도 2의 S1040 단계에 대한 설명으로 대체한다. 본 실시예에서, 내부 전극(160)은 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)를 피해 형성되며, 이렇게 형성된 내부 전극(160)의 끝단은 돌출부(180)의 측면부와 접촉된다. 이로써, 내부 전극(160)은 돌출부(180)를 통해 비아 전극(170)과 전기적으로 연결된다. 또는, 내부 전극(160)의 끝단은 돌출부(180)의 측면부와 접촉되지 않음으로써 내부 전극(160)은 비아 전극(170)과 전기적으로 연결되지 않는다.
제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각의 상부면에 돌출부(180)를 피해 본딩제(150)를 도포하는 단계(S3060)에 대한 상세한 설명은 도 2의 S1050 단계에 대한 설명으로 대체한다. 본 실시예에서, 본딩제(150)는 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)의 상부면을 피해 도포된다.
제1 세라믹 박판(110)에 형성된 돌출부(180)가 제2 세라믹 박판(120)에 형성된 비아 전극(170)의 하부면에 접촉되도록 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)을 적층하고, 제2 세라믹 박판(120)에 형성된 돌출부(180)가 제3 세라믹 박판(130)에 형성된 비아 전극(170)의 하부면에 접촉되도록 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)을 적층하여 다층 세라믹 기판(100)을 생성하는 단계(S3070)에서, 본 실시예는 각 세라믹 박판(110, 120, 130)에 형성된 비아 전극(170) 및 돌출부(180)가 제1 세라믹 박판(110)의 하부면으로부터 제3 세라믹 박판(130)의 상부면까지 전기적 신호가 전달될 수 있게 일직선을 이루도록 세라믹 박판(110, 120, 130)들을 적층할 수 있다. 즉, 제1 세라믹 박판(110)의 돌출부(180)의 상부면이 제2 세라믹 박판(120)의 비아 전극(170)의 하부면에 접촉되고, 제2 세라믹 박판(120)의 돌출부(180)의 상부면이 제3 세라믹 박판(130)의 비아 전극(170)의 하부면에 접촉되도록 세라믹 박판들(110, 120, 130)이 적층될 수 있다. 이로써, 세라믹 박판(110, 120, 130)들은 연통된 비아 전극(170) 및 돌출부(180)를 통해 서로 전기적으로 연결될 수 있다. 즉, 제1 세라믹 박판(110)에 형성된 내부 전극(160)은 비아 전극(170) 및 돌출부(180)를 통해 제2 세라믹 박판(120)에 형성된 내부 전극(160)과 전기적으로 연결될 수 있다. 최종적으로는, 제1 세라믹 박판(110)의 하부면에 형성된 외부 전극(140)은 각 층에 형성된 비아 전극(170) 및 돌출부(180)를 통해, 각 층의 내부 전극(160) 및 제3 세라믹 박판(130)의 상부면에 형성된 외부 전극(140)과 전기적으로 연결될 수 있다. 제1 세라믹 박판(110)의 하부면에 형성된 외부 전극(140)에는 포고핀 형태의 인터포져의 프로브가 연결될 수 있고, 제3 세라믹 박판(130)의 상부면에 형성된 외부 전극(140)에는 피시험 대상인 반도체 칩과 접촉될 프로브 핀이 연결될 수 있다. 본 단계에 의해 복수 개의 세라믹 박판(110, 120, 130)이 적층된 구조체는 다층 세라믹 기판(100)을 의미할 수 있다.
다층 세라믹 기판(100)을 열처리하여 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 상기 제3 세라믹 박판(130)을 서로 접착시키는 단계(S3080)에서, 본 실시예는 복수 개의 세라믹 박판(110, 120, 130)이 적층되어 형성된 다층 세라믹 기판(100)을 소성 또는 열처리하여 세라믹 박판(110, 120)의 상부면에 도포된 본딩제를 녹이고 다시 식힘으로써 적층된 복수의 세라믹 박판들(110, 120, 130)을 서로 접착시킬 수 있다.
다층 세라믹 기판(100)의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극(140)을 형성하는 단계(S3090)에 대한 상세한 설명은 도 2의 S1080에 대한 설명으로 대체한다.
도 5를 참조하면, 상술한 단계에 의해 제조된 다층 세라믹 기판(100)은 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)이 적층되고, 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)이 적층되고, 각 세라믹 박판(110, 120, 130)에 형성된 비아 전극(170)과 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)가 일직선 상에 놓이며 서로 접촉되도록 적층된다. 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)은 각 세라믹 박판에 형성된 비아 전극(170) 및 돌출부(180)에 의해 서로 전기적으로 연결(접속)된다. 제1 세라믹 박판(110)의 하부면에는 외부 전극(140)이, 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170)이 형성된다. 제2 세라믹 박판(120)의 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170)이 형성된다. 제3 세라믹 박판(130)의 상부면에는 외부 전극(140)이 형성되고 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170)이 형성된다. 제1 세라믹 박판(110)과 제2 세라믹 박판(120)의 사이 및 제2 세라믹 박판(120)과 제3 세라믹 박판(130)의 사이에는 본딩층(150)이 형성된다. 본딩층(150)은 적층된 세라믹 박판들을 서로 접착시키기 위해 각 세라믹 박판의 상부에 도포된 본딩제가 열처리 과정에 의해 녹은 뒤 고체화되어 형성된 층을 의미한다. 본딩층(150)은 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)에 의해 구획된다. 즉, 돌출부(180)가 위치한 곳에는 본딩층(150)이 존재하지 않는다.
도 6는 본 발명의 제3 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다. 제3 실시예에 따른 다층 세라믹 기판(100)은 층간 도전성 향상을 위한 다층 세라믹 기판(100)을 의미할 수 있다.
도 6를 참조하면, 본 실시예는 제1 세라믹 박판(110) 및 상기 제2 세라믹 박판(120)에 형성된 돌출부(180)의 외주연으로부터 일정 거리만큼 이격된 지점과 상기 돌출부(180)의 외주연 사이의 영역(190) 및 상기 돌출부(180)의 상부면을 피해 본딩제(150)를 도포할 수 있다. 즉, 돌출부(180)와 본딩제(150)가 직접 접촉하지 않도록 그 사이에 빈 공간(190)을 형성할 수 있다. 이로써, 본딩제(150)와 돌출부(180)의 소재가 화학 반응을 일으켜 돌출부(180)의 전기 전도도를 낮추는 현상을 방지할 수 있다. 본 발명의 제3 실시예에 따른 다층 세라믹 기판(100)은 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)와 본딩층(150) 사이에 빈 공간(190)이 형성된다. 이때, 돌출부(180)와 본딩층(150) 사이의 거리는 5 내지 10미크론일 수 있다.
도 7은 본 발명의 제4 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다. 제4 실시예에 따른 다층 세라믹 기판(100)은 층간 도전성 향상을 위한 다층 세라믹 기판(100)을 의미할 수 있다.
도 7을 참조하면, 본 실시예는 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)의 외주연으로부터 일정 거리만큼 이격된 지점과 상기 돌출부(180)의 외주연 사이의 영역(190)에 세라믹으로 이루어진 고형분 막(200)을 형성할 수 있다. 즉, 돌출부(180)와 본딩제(150)가 직접 접촉하지 않도록 그 사이에 빈 공간(190)을 형성하고, 본딩제(150)와 돌출부(180)의 접촉을 더 확실히 막기 위하여 빈 공간(190) 내에 고형분 막(200)을 형성할 수 있다. 이때, 고형분 막(200)은 빈 공간(190) 내에서 본딩제(150)와 접촉되거나 돌출부(180)의 측면부와 접촉될 수 있고, 본딩제(150) 및 돌출부(180) 모두와 접촉되지 않는 위치에 형성될 수 있다. 고형분 막(200)은 본딩제를 녹이는 온도에서 녹지 않는 무기물 세라믹으로 구성되고 돌출부(180)의 소재와 화학 반응을 일으키지 않는 소재로 이뤄질 수 있다. 이로써, 본딩제(150)가 돌출부(180)로 유입되어 서로 화학 반응을 일으키는 현상을 좀 더 확실히 방지함으로써 돌출부(180)의 전기 전도도가 낮아지는 현상을 방지할 수 있다. 본 발명의 제4 실시예에 따른 다층 세라믹 기판(100)은 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 형성된 돌출부(180)와 본딩층(150) 사이에 빈 공간(190)이 형성되며, 형성된 빈 공간(190) 사이에 고형분 막(2000이 형성될 수 있다. 고형분 막(200)의 두께는 본딩층(150)의 두께와 동일할 수 있다.
층간 접착성 향상을 위한 다층 세라믹 기판 및 그의 제조 방법 (제5 실시예, 제6 실시예, 제7 실시예)
도 8 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 층간 접착성 향상을 위한 다층 세라믹 기판 의 구조 및 그의 제조 방법에 대하여, 이하 설명한다.
도 8은 본 발명의 제5 실시예에 따른 다층 세라믹 기판을 제조하는 방법을 나타낸 순서도이다. 그리고, 도 9은 본 발명의 제5 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다. 제5 실시예에 따른 다층 세라믹 기판(100)은 층간 접착성 향상을 위한 다층 세라믹 기판(100)을 의미할 수 있다.
도 8 내지 도 9을 참조하면, 제5 실시예에 따른 다층 세라믹 기판(100)을 제조하는 방법은 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판, 제2 세라믹 박판 및 제3 세라믹 박판을 생성하는 단계(S7010), 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 비아 홀 및 홈을 형성하는 단계(S7020), 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 비아 홀에 도전성 페이스트를 충진하고 열처리하여 비아 전극을 형성하는 단계(S7030), 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극을 형성하는 단계(S7040), 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 홈에 본딩제를 충진하는 단계(S7050), 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 비아 홀을 피해 본딩제를 도포하는 단계(S7060), 상기 제1 세라믹 박판에 형성된 비아 전극의 상부면이 상기 제2 세라믹 박판에 형성된 비아 전극의 하부면에 접촉되고 상기 제2 세라믹 박판에 형성된 비아 전극의 상부면이 상기 제3 세라믹 박판에 형성된 비아 전극의 하부면에 접촉되도록, 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하고 상기 제2 세라믹 박판의 상부에 상기 제3 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계(S7070), 상기 다층 세라믹 기판을 열처리하여 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판을 서로 접착시키는 단계(S7080) 및/또는 상기 다층 세라믹 기판의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계(S7090)를 포함할 수 있다.
제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판, 제2 세라믹 박판 및 제3 세라믹 박판을 생성하는 단계(S7010)에 대한 상세한 설명은 도 2의 S1010 단계에 대한 설명으로 대체한다.
상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 비아 홀 및 홈을 형성하는 단계(S7020)에서, 본 실시예는 세라믹 박판(110, 120, 130)에 하나 이상의 비아 홀(170)과 하나 이상의 홈(230)을 형성할 수 있다. 도 9은 최종 제조된 다층 세라믹 기판(100)의 모습을 나타낸 도면으로서, 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)에 형성된 비아 홀(170)들이 서로 연통된 모습과 홈(230)들이 층간에 형성된 본딩층과 결합된 모습을 표현한 것이고, 각 세라믹 박판(110, 120, 130)마다 비아 홀(170) 및 홈(230)이 형성된다. 이때, 비아 홀(170) 및/또는 홈(230)은 레이저 조사, 케미칼 에칭 등의 공정을 통해 형성될 수 있다. 비아 홀(170) 및/또는 홈(230)의 지름은 30 내지 200미크론일 수 있다. 같은 세라믹 박판에 형성되는 비아 홀(170) 및/또는 홈(230)은 동일한 지름을 가질 수 있다. 나아가, 홈(230)은 층간 접착력이 취약한 지점에 형성되거나, 내부 전극(160), 비아 홀(170) 및/또는 외부 전극(140)이 형성되지 않는 지점에 형성될 수 있다.
상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 비아 홀에 도전성 페이스트를 충진하고 열처리하여 비아 전극을 형성하는 단계(S7030)에 대한 상세한 설명은 도 2의 S1030 단계에 대한 설명으로 대체한다.
상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극을 형성하는 단계(S7040)에 대한 상세한 설명은 도 2의 S1040 단계에 대한 설명으로 대체한다.
상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 홈에 본딩제를 충진하는 단계(S7050)에서, 본 실시예는 세라믹 박판들(110, 120, 130)에 형성된 홈(230)에 본딩제를 충진할 수 있다. 이때, 홈(230)에 충진되는 본딩제는 세라믹 박판들(110, 120)의 상부에 도포되는 본딩제(150)와 그 소재가 동일하거나 상이할 수 있다. 이때, 홈(230)에 충진되는 본딩제는 무기물 및/또는 유기물일 수 있고, 무기물은 유리, 세라믹 등을 포함하고, 유기물은 에폭시 등을 포함할 수 있다.
상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 비아 홀을 피해 본딩제를 도포하는 단계(S7060)에 대한 상세한 설명은 도 2의 S1050 단계에 대한 설명으로 대체한다. 본 실시예에서, 본딩제(150)는 비아 홀(170)뿐만 아니라 홈(230)을 피해 세라믹 박판들(110, 120)의 상부면에 도포된다.
상기 제1 세라믹 박판에 형성된 비아 전극의 상부면이 상기 제2 세라믹 박판에 형성된 비아 전극의 하부면에 접촉되고 상기 제2 세라믹 박판에 형성된 비아 전극의 상부면이 상기 제3 세라믹 박판에 형성된 비아 전극의 하부면에 접촉되도록, 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하고 상기 제2 세라믹 박판의 상부에 상기 제3 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계(S7070)에서, 본 실시예는 각 세라믹 박판(110, 120, 130)에 형성된 비아 전극(170) 이 제1 세라믹 박판(110)의 하부면으로부터 제3 세라믹 박판(130)의 상부면까지 일직선을 이루도록 세라믹 박판(110, 120, 130)들을 적층할 수 있다. 즉, 제1 세라믹 박판(110)의 비아 전극(170) 의 상부면이 제2 세라믹 박판(120)의 비아 전극(170) 의 하부면에 접촉되고, 제2 세라믹 박판(120)의 비아 전극(170) 의 상부면이 제3 세라믹 박판(130)의 비아 전극(170) 의 하부면에 접촉되도록 세라믹 박판들(110, 120, 130)이 적층될 수 있다. 이로써, 세라믹 박판(110, 120, 130)들은 연통된 비아 전극(170)을 통해 서로 전기적으로 연결될 수 있으며, 본딩층(150)을 통해 서로 접촉된 홈(230)을 통해 층간 더 강하게 접착될 수 있다. 즉, 적층된 세라믹 박판들(110, 120, 130)은 서로 강하게 접착되어, 최종적으로는, 제1 세라믹 박판(110)의 하부면에 형성된 외부 전극(140)은 비아 전극(170)을 통해, 각 층의 내부 전극(160) 및 제3 세라믹 박판(130)의 상부면에 형성된 외부 전극(140)과 전기적으로 연결될 수 있다. 제1 세라믹 박판(110)의 하부면에 형성된 외부 전극(140)에는 인터포져의 프로브가 연결될 수 있고, 제3 세라믹 박판(130)의 상부면에 형성된 외부 전극(140)에는 피시험 대상인 반도체 칩과 접촉될 프로브 핀이 연결될 수 있다. 본 단계에 의해 복수 개의 세라믹 박판(110, 120, 130)이 적층된 구조체는 다층 세라믹 기판(100)을 의미할 수 있다.
상기 다층 세라믹 기판을 열처리하여 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판을 서로 접착시키는 단계(S7080)에서, 본 실시예는 복수 개의 세라믹 박판(110, 120, 130)이 적층되어 형성된 다층 세라믹 기판(100)을 소성 또는 열처리하여 세라믹 박판(110, 120)의 상부면에 도포된 본딩제(150) 및 홈(230)에 충진된 본딩제를 녹이고 다시 식힘으로써 적층된 복수의 세라믹 박판들(110, 120, 130)을 서로 접착시킬 수 있다. 이때, 각 세라믹 박판(110, 120, 130)의 홈(230)에 충진된 본딩제들은 서로 동일한 소재로 이루어져 있고, 적층 및 열처리에 의해 서로 동일한 소재간의 접착이 이루어짐에 따라 각 층은 서로 더 강하게 접착될 수 있다.
상기 다층 세라믹 기판의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계(S7090)에 대한 상세한 설명은 도 2의 S1080 단계에 대한 설명으로 대체한다.
도 9을 참조하면, 상술한 단계에 의해 제조된 다층 세라믹 기판(100)은 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)이 적층되고, 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)이 적층되고, 각 세라믹 박판(110, 120, 130)에 형성된 비아 전극(170)들이 각각 일직선 상에 놓이며 서로 접촉되도록 적층된다. 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)은 각 세라믹 박판에 형성된 비아 전극(170)에 의해 서로 전기적으로 연결(접속)된다. 제1 세라믹 박판(110)의 하부면에는 외부 전극(140)이, 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170) 및 상부면과 하부면을 관통하고 내부에는 본딩제가 충진된 홈(230)이 형성된다. 제2 세라믹 박판(120)의 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170) 및 상부면과 하부면을 관통하고 내부에는 본딩제가 충진된 홈(230)이 형성된다. 제3 세라믹 박판(130)의 상부면에는 외부 전극(140)이 형성되고 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 비아 홀(170) 및 상부면과 하부면을 관통하고 내부에는 본딩제가 충진된 홈(230)이 형성된다. 제1 세라믹 박판(110)과 제2 세라믹 박판(120)의 사이 및 제2 세라믹 박판(120)과 제3 세라믹 박판(130)의 사이에는 본딩층(150)이 형성된다. 본딩층(150)은 적층된 세라믹 박판들을 서로 접착시키기 위해 각 세라믹 박판의 상부에 도포된 본딩제가 열처리 과정에 의해 녹은 뒤 고체화되어 형성된 층을 의미한다. 본딩층(150)은 층간 연통된 비아 홀(170) 에 의해 구획된다. 즉, 연통된 비아 홀(170) 이 위치한 곳에는 본딩층(150)이 존재하지 않는다.
본 발명의 제6 실시예에 따르면, 제5 실시예에서의 홈(230) 대신 제2 비아 홀(210)을 세라믹 박판들에 형성할 수 있다. 본 실시예에서 제2 비아 홀(210)은 홈(230)의 기능을 하며, 제1 비아 홀은 비아 홀(170)을 의미한다.
본 실시예에 따르면, 제6 실시예에 따른 다층 세라믹 기판(100)을 제조하는 방법은 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판, 제2 세라믹 박판 및 제3 세라믹 박판을 생성하는 단계, 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 제1 비아 홀 및 제2 비아 홀을 형성하는 단계, 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 제1 비아 홀에 도전성 페이스트를 충진하고 열처리하여 비아 전극을 형성하는 단계, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극을 형성하는 단계, 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 제2 비아 홀에 본딩제를 충진하는 단계, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 제1 비아 홀을 피해 본딩제를 도포하는 단계, 상기 제1 세라믹 박판에 형성된 비아 전극의 상부면이 상기 제2 세라믹 박판에 형성된 비아 전극의 하부면에 접촉되고 상기 제2 세라믹 박판에 형성된 비아 전극의 상부면이 상기 제3 세라믹 박판에 형성된 비아 전극의 하부면에 접촉되도록, 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하고 상기 제2 세라믹 박판의 상부에 상기 제3 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계, 상기 다층 세라믹 기판을 열처리하여 상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판을 서로 접착시키는 단계 및/또는 상기 다층 세라믹 기판의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계를 포함할 수 있다.
도 10를 참조하면, 상술한 단계에 의해 제조된 다층 세라믹 기판(100)은 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)이 적층되고, 제2 세라믹 박판(120)의 상부에 제3 세라믹 박판(130)이 적층되고, 각 세라믹 박판(110, 120, 130)에 형성된 비아 전극(170)들이 각각 일직선 상에 놓이며 서로 접촉되도록 적층된다. 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)은 각 세라믹 박판에 형성된 비아 전극(170)에 의해 서로 전기적으로 연결(접속)된다. 제1 세라믹 박판(110)의 하부면에는 외부 전극(140)이, 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 제1 비아 홀(170) 및 상부면과 하부면을 관통하고 내부에는 본딩제가 충진된 제2 비아 홀(210)이 형성된다. 제2 세라믹 박판(120)의 상부면에는 내부 전극(160)이 형성되고, 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 제1 비아 홀(170) 및 상부면과 하부면을 관통하고 내부에는 본딩제가 충진된 제2 비아 홀(210)이 형성된다. 제3 세라믹 박판(130)의 상부면에는 외부 전극(140)이 형성되고 상부면과 하부면을 관통하고 내부에는 도전성 페이스트가 충진된 제1 비아 홀(170) 및 상부면과 하부면을 관통하고 내부에는 본딩제가 충진된 제2 비아 홀(210)이 형성된다. 제1 세라믹 박판(110)과 제2 세라믹 박판(120)의 사이 및 제2 세라믹 박판(120)과 제3 세라믹 박판(130)의 사이에는 본딩층(150)이 형성된다. 본딩층(150)은 적층된 세라믹 박판들을 서로 접착시키기 위해 각 세라믹 박판의 상부에 도포된 본딩제가 열처리 과정에 의해 녹은 뒤 고체화되어 형성된 층을 의미한다. 본딩층(150)은 층간 연통된 제1 비아 홀(170)에 의해 구획된다. 즉, 연통된 제1 비아 홀(170)이 위치한 곳에는 본딩층(150)이 존재하지 않는다.
도 11은 본 발명의 제7 실시예에 따른 다층 세라믹 기판의 구조를 나타낸 단면도이다. 제7 실시예에 따른 다층 세라믹 기판(100)은 층간 접착성 향상을 위한 다층 세라믹 기판(100)을 의미할 수 있다.
도 11을 참조하면, 본 실시예는 제1 세라믹 박판(110)의 상부면, 제2 세라믹 박판(120)의 상부면과 하부면 및 제3 세라믹 박판(130)의 하부면에 돌기부(220)를 형성할 수 있다. 이때, 돌기부(220)는 제1 세라믹 박판(110)의 상부면 및 제2 세라믹 박판(120)의 상부면에서 내부 전극(160)과 비아 홀(170) 및 홈(230)을 피해 형성되고, 제2 세라믹 박판(120)의 하부면 및 제3 세라믹 박판(130)의 하부면에서 비아 홀(170) 및 홈(230)을 피해 형성된다. 나아가, 본 실시예는 S7060 단계에서, 제1 세라믹 박판(110)의 상부면 및 제2 세라믹 박판(120)의 상부면에 형성된 돌기부(220)의 표면에 본딩제(150)를 도포한다. 이로써, 결국 본딩제(150)와 접촉하는 세라믹 박판들(110, 120, 130)의 표면적이 증가하여 층간 접착력이 향상될 수 있다. 나아가, 돌기부(220)와 본딩제(150)는 동일한 소재를 포함할 수 있는데 이 경우 돌기부(220)와 본딩제(150) 사이의 화학 반응을 통해 돌기부(220)와 본딩제(150)는 더 강하게 접착될 수 있고 이로써 층간 접착력을 더 강화할 수 있다. 예를 들어, 본딩제(150)와 돌기부(220)은 모두 SiO2를 포함할 수 있고, 본딩제(150)의 SiO2와 돌기부(220)의 SiO2가 화학 반응하여 서로 강하게 접착될 수 있다. 나아가, 돌기부(220)의 높이는 1 내지 10미크론일 수 있다. 본 발명의 제7 실시예에 따른 다층 세라믹 기판(100)에는 제1 세라믹 박판(110)의 상부면, 제2 세라믹 박판(120)의 상부면과 하부면 및 제3 세라믹 박판(130)의 하부면에 복수 개의 돌기부(220)가 형성되고, 이러한 돌기부(220)의 돌출된 모든 면은 본딩제(150)와 접촉된다. 즉, 형성된 돌기부(220)는 본딩층(150) 내부에 삽입된다.
본 실시예에서 돌기부(220)와 본딩제(150)는 모두 동일한 소재(예를 들어, SiO2)를 포함하지만, 돌기부(220)는 세라믹 박판을 구성하는 것으로서, 본딩제(150)보다 녹는점이 높은 재료로 구성된다. 즉, 돌기부(220)와 본딩제(150)의 녹는점은 서로 상이하므로, 본딩제(150)를 녹여(열처리하여) 세라믹 박판들을 접착시키는 공정에서 돌기부(220)의 상태는 변하지 않는다. 예를 들어, 돌기부(220)의 녹는점은 1100℃이고, 본딩제(150)의 녹는점은 700℃일 수 있다.
본 발명의 보호범위가 이상에서 명시적으로 설명한 실시예의 기재와 표현에 제한되는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 자명한 변경이나 치환으로 말미암아 본 발명이 보호범위가 제한될 수도 없음을 다시 한 번 첨언한다.
100: 다층 세라믹 기판 110: 제1 세라믹 박판
120: 제2 세라믹 박판 130: 제3 세라믹 박판
140: 외부 전극 150: 본딩제, 본딩층
160: 내부 전극 170: 비아 전극, 비아 홀, 제1 비아 홀
180: 돌출부 190: 빈 공간
200: 고형분 막 210: 제2 비아 홀
220: 돌기부 230: 홈

Claims (5)

  1. 제1 세라믹 그린 시트, 제2 세라믹 그린 시트 및 제3 세라믹 그린 시트를 소성하여 제1 세라믹 박판, 제2 세라믹 박판 및 제3 세라믹 박판을 생성하는 단계로서,
    상기 제1 세라믹 그린 시트 및 상기 제2 세라믹 그린 시트는 상기 제3 세라믹 그린 시트를 구성하는 소재의 열팽창계수보다 큰 열팽창계수를 갖는 소재로 구성되고;
    상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 비아 홀을 형성하는 단계;
    상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판 각각에 형성된 비아 홀에 도전성 페이스트를 충진하고 열처리하여 비아 전극을 형성하는 단계;
    상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부 전극을 형성하는 단계;
    상기 제1 세라믹 박판 및 상기 제2 세라믹 박판 각각의 상부면에 비아 홀을 피해 본딩제를 도포하는 단계;
    상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판이 서로 전기적으로 접속되도록 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하고 상기 제2 세라믹 박판의 상부에 상기 제3 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계;
    상기 다층 세라믹 기판을 열처리하여 하향으로 볼록한 형상을 형성하는 단계; 및
    상기 다층 세라믹 기판의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부 전극을 형성하는 단계를 포함하는 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1 세라믹 박판의 열팽창 계수는 5 내지 7 ㎛/(℃.m), 상기 제2 세라믹 박판의 열팽창 계수는 3 내지 5 ㎛/(℃.m) 및 상기 제3 세라믹 박판의 열팽창 계수는 1 내지 3 ㎛/(℃.m)를 갖는 것을 특징으로 하는 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 제조 방법.
  3. 청구항 1에 있어서,
    상기 다층 세라믹 기판을 열처리하여 하향으로 볼록한 형상을 형성하는 단계에서, 상기 다층 세라믹 기판의 하부면의 중심 지점은 상기 다층 세라믹 기판의 하부면의 양 끝점의 위치를 기준으로 하향으로 20 내지 50미크론 이동되면서 하향으로 볼록한 형상을 형성하는 것을 특징으로 하는 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 제조 방법.
  4. 청구항 1에 있어서,
    상기 제2 세라믹 박판의 상부면에 도포되는 본딩제는 유리 성분을 포함하여 상기 제2 세라믹 박판과 열팽창 계수가 다른 상기 제3 세라믹 박판의 하부면을 상기 제2 세라믹 박판의 상부면에 더 강하게 접착시키는 것을 특징으로 하는 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판 제조 방법.
  5. 하부면에 외부 전극이 형성되고 상부면에 내부 전극이 형성되며 상부면과 하부면을 관통하되 내부에 도전성 페이스트가 충진된 비아 홀이 형성되는 제1 세라믹 박판;
    상기 제1 세라믹 박판의 상부에 적층되되, 상부면에 내부 전극이 형성되고 상부면과 하부면을 관통하되 내부에 도전성 페이스트가 충진된 비아 홀이 형성되는 제2 세라믹 박판; 및
    상기 제2 세라믹 박판의 상부에 적층되되, 상부면에 외부 전극이 형성되고 상부면과 하부면을 관통하되 내부에 도전성 페이스트가 충진된 비아 홀이 형성되는 제3 세라믹 박판을 포함하되,
    상기 제1 세라믹 박판과 상기 제2 세라믹 박판의 사이 및 상기 제2 세라믹 박판과 상기 제3 세라믹 박판의 사이에는 층간 연통된 비아 홀에 의해 구획되는 본딩층이 형성되고,
    상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판은 서로 전기적으로 접속되고, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판은 상기 제3 세라믹 박판을 구성하는 소재의 열팽창 계수보다 작은 열팽창 계수를 갖는 소재로 구성되며,
    상기 제1 세라믹 박판, 상기 제2 세라믹 박판 및 상기 제3 세라믹 박판이 적층되어 형성되는 다층 세라믹 기판은 하향으로 볼록한 형상을 갖는 것을 특징으로 하는 상이한 열팽창 계수를 갖는 상하면을 구비한 다층 세라믹 기판.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090103002A (ko) 2008-03-27 2009-10-01 윌테크놀러지(주) 기판과 이를 포함하는 프로브 카드
KR20090120931A (ko) 2008-05-21 2009-11-25 윌테크놀러지(주) 인터포져 기판과 이를 포함하는 프로브 카드
KR20130014692A (ko) * 2013-01-03 2013-02-08 전남대학교산학협력단 곡선 기판을 갖는 ｌｅｄ 칩과 이를 이용한 ｌｅｄ 패키지
KR20190002292A (ko) * 2017-06-29 2019-01-08 주식회사 디아이티 프로브 핀의 내구성 강화를 위한 스페이스 트랜스포머 및 그의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200714163A (en) * 2005-09-16 2007-04-01 Murata Manufacturing Co Ceramic multilayer substrate and process for producing the same
JP2014029889A (ja) * 2010-11-17 2014-02-13 Panasonic Corp セラミック多層基板、およびセラミック多層基板の製造方法
JP6541530B2 (ja) * 2015-09-24 2019-07-10 三ツ星ベルト株式会社 ビア充填基板並びにその製造方法及び前駆体
WO2018147163A1 (ja) * 2017-02-13 2018-08-16 デクセリアルズ株式会社 接続構造体、異方性接着材料、および接続構造体の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090103002A (ko) 2008-03-27 2009-10-01 윌테크놀러지(주) 기판과 이를 포함하는 프로브 카드
KR20090120931A (ko) 2008-05-21 2009-11-25 윌테크놀러지(주) 인터포져 기판과 이를 포함하는 프로브 카드
KR20130014692A (ko) * 2013-01-03 2013-02-08 전남대학교산학협력단 곡선 기판을 갖는 ｌｅｄ 칩과 이를 이용한 ｌｅｄ 패키지
KR20190002292A (ko) * 2017-06-29 2019-01-08 주식회사 디아이티 프로브 핀의 내구성 강화를 위한 스페이스 트랜스포머 및 그의 제조 방법

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