KR20200116426A - 반도체 장치 제조를 위한 가상 웨이퍼 기술 - Google Patents

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Abstract

본 발명은, 저농도로 도핑된 가상 기판 상에 결정질 결함이 실질적으로 없는 고농도로 도핑된 기판 층을 에피택셜 침착시키는 단계를 포함하는 반도체 장치의 제조 방법에 관한 것이다. 저농도로 도핑된 가상 기판이 제거되기 전에 고농도로 도핑된 기판 층 상에 반도체 장치의 장치 영역이 제조될 수 있다.

Description

반도체 장치 제조를 위한 가상 웨이퍼 기술{VIRTUAL WAFER TECHNIQUES FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은, 저농도로 도핑된(lightly doped) 가상 기판 상에 결정질 결함이 실질적으로 없는 고농도로 도핑된(heavily doped) 기판 층을 에피택셜(epitaxially) 침착시키는 단계를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
컴퓨팅 시스템은 현대 사회의 발전에 상당한 기여를 했으며, 유리한 결과를 달성하기 위해 많은 적용례에서 이용되고 있다. 데스크탑 개인용 컴퓨터(PC), 랩톱 PC, 태블릿 PC, 넷북, 스마트 폰, 서버 등과 같은 수많은 장치는 엔터테인먼트, 교육, 비즈니스, 과학의 대부분의 분야에서의 컴퓨팅 및 분석에서 증가된 생산성 및 감소된 비용을 가속화시켰다. 컴퓨팅 시스템의 하나의 일반적인 양태는 전력 트랜지스터이다. 전력 트랜지스터는 대부분의 반도체 다이를 점유하는 단일 트랜지스터를 포함할 수 있다. 전력 트랜지스터는, 비교적 큰 전류를 전도하는데 이용되므로 고농도로 도핑된 반도체 기판을 이용하고, 이는 반도체 기판의 벌크 저항을 감소시킨다.
반도체 잉곳 또는 부울(boule)을 제조하는 동안, 붕소(B) 또는 인(P)과 같은 도너 불순물 원자는 규소(Si)와 같은 용융 진성(intrinsic) 반도체 재료에 정확한 양으로 첨가되어 각각 n-형 또는 p-형 외인용(extrinsic) 반도체를 제조한다. 이어서, 제조된 잉곳은 복수의 반도체 웨이퍼로 슬라이싱될 수 있다. 반도체 잉곳 성장 동안, 작은 미량의 산소(O)가 반응 챔버에 존재하거나 인 도핑 소스에 의해 도입될 수 있다. 산소 원자는 과량의 인과 응집하여 반도체 격자 구조에서 결함을 형성할 수 있다.
도 1a 및 1b를 참조하면, 종래 기술에 따른 예시적인 반도체 장치의 제조 방법이 도시되어 있다. 상기 반도체 장치의 제조 방법은, 인으로 고농도로 도핑된 규소와 같은 고농도로 n-도핑된 반도체 기판 (110)의 사용을 요구할 수 있다. 인으로 고농도로 도핑된 규소 기판은 반도체 장치의 상업적 제조에 이용되며, 도 1a에 도시된 바와 같이, 반도체 기판 (110)의 격자 구조 내에 하나 이상의 유형의 점 결함 (120, 130)을 가질 수 있다. 예를 들어, 인 및 산소는 오산화 인(P2O5)으로서 결합하여 반도체 기판 (110)에 점 결함을 생성할 수 있다. 그 후, 도 1b에 도시된 바와 같이, 다양한 반도체 제조 기술이 고농도로 도핑된 반도체 기판 (110)의 표면에 대해 하나 이상의 장치의 하나 이상의 영역을 제조하는데 이용된다. 반도체 기판 (110)의 표면에서의 또는 표면 근처의 점 결함은, 기판 상에 제조된 하나 이상의 장치에서 파괴 전압의 감소 및/또는 과도한 누설 전류를 야기할 수 있다. 비소(As)와 같은 다른 도펀트는 유사한 점 결함 기반 전압 파괴 고장 메커니즘 및/또는 과도 누설 전류를 야기할 수 있다. 파괴 전압 고장 메커니즘 및/또는 과도 누설 전류는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(TMOSFET), 수직 MOSFET(VMOS), 수직 확산 MOSFET(VDMOS), 이중-확산(DMOS), 전력 MOSFET(UMOS) 등과 같은 낮은 온-저항(on-resistance) 반도체 장치에서 성능을 저하시키거나 신뢰성 문제를 일으킬 수 있다. 따라서, 개선된 반도체 제조 기술이 계속 요구되고 있다.
본 기술은, 반도체 장치 제조에 사용하기 위해, 실질적으로 결함이 없는 고농도로 도핑된 기판을 제조하는 기술에 관한 본 기술의 실시양태를 설명하기 위해 사용되는 다음의 설명 및 첨부 도면을 참조함으로써 가장 잘 이해될 수 있다.
일 실시양태에서, 반도체 장치의 제조 방법은 저농도로 도핑된 결정질 가상 기판 상에 고농도로 도핑된 결정질 기판을 침착시키는 단계를 포함할 수 있다. 하나 이상의 장치의 하나 이상의 영역이 고농도로 도핑된 결정질 기판 내에 및 기판 상에 형성될 수 있다. 이어서, 저농도로 도핑된 결정질 가상 기판이 제거되어 고농도로 도핑된 결정질 기판 내에 및 기판 상에 형성된 하나 이상의 장치의 하나 이상의 영역을 남길 수 있다.
다른 실시양태에서, 반도체 장치의 제조 방법은, 저농도로 n-도핑된 가상 기판 상에 고농도로 n-도핑된 기판 층을 에피택셜 침착시키는 단계를 포함할 수 있다. 하나 이상의 장치의 하나 이상의 영역이 고농도로 n-도핑된 기판 층의 표면 상에 형성될 수 있다. 저농도로 n-도핑된 가상 기판은 하나 이상의 장치의 하나 이상의 영역을 형성한 후 고농도로 n-도핑된 기판으로부터 제거될 수 있다.
또 다른 실시양태에서, 반도체 장치의 제조 방법은 결정질 가상 기판 상에 버퍼 층을 침착시키는 단계를 포함할 수 있다. 버퍼 층 상에 고농도로 도핑된 결정질 기판이 침착될 수 있다. 버퍼 층은, 결정질 가상 기판으로부터 고농도로 도핑된 결정질 기판으로의 결함의 전파를 방지하도록 구성될 수 있다. 결정질 가상 기판 및 임의적으로 버퍼 층이 제거되기 전에 하나 이상의 장치의 하나 이상의 영역이 고농도로 도핑된 결정질 기판의 표면 상에 형성될 수 있다.
이 발명의 내용은 이하의 상세한 설명에서 추가로 설명되는 개념의 선택을 단순화된 형태로 소개하기 위해 제공된다. 이 발명의 내용은 청구된 청구 대상의 주요 특징 또는 필수 특징을 식별하기 위한 것이 아니며 청구된 청구 대상의 범위를 제한하기 위해 사용되는 것도 아니다.
본 기술의 실시양태는 첨부 도면의 도면들에서 제한이 아닌 예시로서 도시되며, 이들 도면에서 유사한 참조 번호는 유사한 요소를 나타낸다.
도 1a 및 1b는 종래 기술에 따른 예시적인 반도체 장치의 제조 방법을 도시한다.
도 2는 본 기술의 양태에 따른 반도체 장치의 제조 방법을 도시한다.
도 3a, 3b 및 3c는 본 기술의 양태에 따른 예시적인 반도체 장치의 제조 방법을 도시한다.
도 4a 및 4b는 본 기술의 양태에 따른 수직 전력 장치의 제조 방법을 도시한다.
도 5a 내지 5k는 본 기술의 양태에 따른 예시적인 수직 전력 장치 제조 방법을 도시한다.
도 6a 및 6b는 본 기술의 양태에 따른 수직 전력 장치의 제조 방법을 도시한다.
도 7a 내지 7k는 본 기술의 양태에 따른 예시적인 수직 전력 장치의 제조 방법을 도시한다.
이하, 본 기술의 실시양태를 상세히 참조할 것이며, 그 예는 첨부 도면에 도시되어 있다. 본 기술은 이들 실시양태와 관련하여 기술될 것이지만, 본 발명은 이들 실시양태로 제한되지 않는다는 것이 이해될 것이다. 반대로, 본 발명은 첨부된 청구 범위에 의해 정의된 본 발명의 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도된다. 또한, 본 기술에 대한 하기 상세한 설명에서, 본 기술의 철저한 이해를 제공하기 위해 복수의 특정 세부 사항이 개시된다. 그러나, 본 기술은, 이러한 특정 세부 사항 없이도 실시될 수 있는 것으로 이해된다. 다른 경우에, 공지의 방법, 절차, 구성 요소 및 회로는 본 기술의 양태를 불필요하게 모호하게 하지 않는 것으로 상세하게 설명되지 않았다.
하기의 본 기술의 일부 실시양태는 루틴(routine), 모듈, 논리 블록, 및 하나 이상의 전자 장치 내의 데이터에 대한 동작의 다른 상징적 표현의 관점에서 제시된다. 설명 및 표현은, 당업자가 작업의 내용을 다른 당업자에게 가장 효과적으로 전달하기 위해 사용하는 수단이다. 루틴, 모듈, 논리 블록 등이 본 명세서에 있으며, 일반적으로 원하는 결과를 초래하는 자체-일관된(self-consistent) 일련의 공정 또는 지시인 것으로 생각된다. 상기 공정은 물리량의 물리적 조작을 포함한 공정이다. 일반적으로, 반드시 그런 것은 아니지만, 이러한 물리적 조작은 전자 장치에 저장, 전달, 비교 및 다르게는 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 편의상, 그리고 일반적인 사용과 관련하여, 이들 신호는 본 기술의 실시양태를 참조하여 데이터, 비트(bit), 값, 요소, 심볼, 문자, 용어, 숫자, 문자열(string) 등으로 지칭된다.
그러나, 이들 용어 모두는 물리적 조작 및 수량을 지칭하는 것으로 해석되어야하고, 단지 편리한 라벨일 뿐이며 당업계에서 일반적으로 사용되는 용어를 고려하여 추가로 해석되어야한다는 것을 명심해야 한다. 이하의 논의로부터 명백하게 달리 명시되지 않는 한, 본 기술의 논의를 통해, "수신" 등과 같은 용어를 이용하는 논의는 전자 장치, 예컨대 데이터를 조작하고 변환하는 전자 컴퓨팅 장치의 동작 및 공정을 지칭하는 것으로 이해된다. 데이터는 전자 장치의 논리 회로, 레지스터, 메모리 등에서 물리(예를 들어, 전자적) 양으로 표현되고, 전자 장치 내에서 물리량으로 유사하게 표현되는 다른 데이터로 변환된다.
본 출원에서, 비접속사의 사용은 접속사를 포함하도록 의도된다. 정관사 또는 부정관사 사용은 카디널리티(cardinality)를 나타내기 위한 것이 아니다. 특히, "그" 객체 또는 단수형 객체에 대한 언급은 가능한 복수의 이러한 객체 중 하나를 나타내는 것으로 의도된다. 본원에 사용된 어구 및 용어는 설명의 목적을 위한 것이며 제한하는 것으로 간주되어서는 안된다는 것을 이해해야 한다.
이제 도 2를 참조하면, 본 기술의 양태에 따른 반도체 장치의 제조 방법이 도시되어 있다. 상기 제조 방법은 도 3a, 3b 및 3c를 참조하여 추가로 기술될 것이다. 반도체 장치의 제조 방법은 단계 (210)에서 저농도로 도핑된 결정질 가상 기판 (310) 상에 배리어 층(도시되지 않음)을 임의적으로 침착시키는 단계를 포함할 수 있다. 배리어 층은, 이후에 기재되는 고농도로 도핑된 결정질 기판 층 (310)으로부터 저농도로 도핑된 결정질 가상 기판 (320)으로 도핑 확산을 감소시키도록 구성될 수 있다. 단계 (220)에서, 고농도로 도핑된 결정질 기판 층 (320)은 저농도로 도핑된 결정질 가상 기판 (310) 상에, 또는 포함되는 경우, 장벽 층 상에 침착될 수 있다. 본 명세서에서 가상 기판이라는 용어는, 가상 기판이 그 위에 고농도로 도핑된 결정질 기판 층을 침착시키는데 사용되고, 이후에 추가로 설명되는 바와 같이, 반도체 장치의 제조가 완료되기 전에 제거된다는 것을 전달하기 위해 사용된다. 저농도로 도핑된 결정질 가상 기판 (310)은 실질적으로 점 결함이 없을 수 있다.
일 구현예에서, 저농도로 도핑된 결정질 가상 기판 (310)은 인으로 저농도로 도핑된 규소 웨이퍼일 수 있다. 인으로 저농도로 도핑된 규소 웨이퍼는 대략 625 마이크로미터(μm)의 웨이퍼 두께 및 대략 수 밀리-옴 센티미터(mΩ·cm) 이하의 저항률을 가질 수 있다. 인으로 저농도로 도핑된 규소 웨이퍼는 매우 낮은 점 결함 밀도를 가질 수 있다. 이에 비해, 1 mΩ·cm 미만의 저항률로 인으로 고농도로 도핑된 종래의 대등한 비용의 규소 웨이퍼는, 기판에 많이 존재하는 인과 함께 산소 원자의 침전으로 인해 실질적으로 더 높은 점 결함 밀도를 가질 수 있다.
일 구현예에서, 고농도로 도핑된 결정질 기판 (320)은 화학적 증착, 증기상 에피택시(VPE), 액상 에피택시(LPE), 분자 빔 에피택시(MBE) 또는 기타 유사한 에피택시 공정을 이용하여 인 도핑의 존재 하에 규소를 에피택셜 침착함으로써 형성될 수 있다. 예를 들어, 사염화 규소(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3) 등의 가스는 포스핀(PH3) 등의 불순물 가스와 함께 대략 1200℃의 온도에서 VPE에서 사용되어 인으로 저농도로 도핑된 규소 가상 기판 상에 인으로 고농도로 도핑된 규소 에피택시 층을 침착시킬 수 있다. 에피택셜 공정은, 인으로 저농도로 도핑된 규소 가상 기판 상에, 인으로 고농도로 도핑된 규소 에피택셜 층을 1 mΩ·cm 미만의 저항률 및 약 20-50 μm의 두께로 침착시키기 위해 수행될 수 있다.
단계 (230)에서, 저농도로 도핑된 결정질 가상 기판 (310) 상에 침착된 고농도로 도핑된 결정질 기판 층 (320)은 고농도로 도핑된 결정질 기판 층 (320)에서 하나 이상의 유형의 결함을 감소시키기 위해 임의적으로 어닐링될 수 있다. 인으로 저농도로 도핑된 규소 가상 기판 및 인으로 고농도로 도핑된 에피택셜 침착된 규소는 대략 1000℃의 열 사이클로 처리되어 인으로 고농도로 도핑된 침착된 규소 기판 층 내에서 하나 이상의 유형의 결함을 감소시킬 수 있다.
단계 (240)에서, 하나 이상의 장치 (330)의 하나 이상의 영역이 고농도로 도핑된 결정질 기판 층 (320)의 노출된 표면 상에 형성될 수 있다. 일 구현예에서, 하나 이상의 반도체 제조 기술, 예컨대 에피택셜 침착, 포토리소그래피, 에칭, 주입(implanting), 침착 등은 인 기판 층으로 고농도로 도핑된 침착된 규소의 표면 내에 및 표면 상에 하나 이상의 트랜지스터 또는 다른 유사한 장치의 드레인 영역, 드리프트(drift) 영역, 바디 영역, 소스 영역, 게이트 영역, 게이트 유전체 영역, 접촉부, 비아 등과 같은 하나 이상의 장치 (330)의 하나 이상의 영역을 형성하도록 수행될 수 있다.
단계 (250)에서, 저농도로 도핑된 결정질 가상 기판 (310)은, 고농도로 도핑된 결정질 기판 층 (320)으로부터 제거되어, 고농도로 도핑된 결정질 기판 층 (320) 상에 형성되는 하나 이상의 장치 (330)의 하나 이상의 영역을 남긴다. 일 구현예에서, 저농도로 도핑된 결정질 가상 기판 (310)은 백 그라인딩(back grinding) 및 폴리싱 공정에 의해 제거될 수 있다. 단계 (260)에서, 고농도로 도핑된 결정질 기판 층 (320)은 임의적으로 씨닝(thinning)될 수 있다. 일 구현예에서, 백 그라인딩 및 폴리싱 공정은 또한 하나 이상의 장치 (330)의 하나 이상의 영역의 반대쪽의(opposite) 노출된 표면으로부터 고농도로 도핑된 결정질 기판 층 (320)의 일부를 제거하기 위해 이용될 수 있다. (320)은 대략 20-50 μm의 최종 두께로 씨닝될 수 있다.
단계 (270)에서, 반도체 장치의 제조 방법은, 고농도로 도핑된 결정질 기판 층 (320)의 노출된 표면 상에 하나 이상의 장치 (330)의 하나 이상의 추가 영역을 형성시킴으로써 진행될 수 있다. 일 구현예에서, 하나 이상의 추가의 반도체 제조 기술, 예컨대 포토리소그래피, 에칭, 주입, 침착 등은 고농도로 도핑된 결정질 기판 층의 표면 내에 및 표면 상에 하나 이상의 트랜지스터 또는 다른 유사 장치의 하나 이상의 장치 (330), 예컨대 캡슐화 층의 하나 이상의 영역을 형성하기 위해 수행될 수 있다.
이제 도 4a 및 도 4b를 참조하면, 본 기술의 양태에 따라 예시적인 수직 전.력 장치의 제조 방법이 도시되어 있다. 상기 제조 방법은, 다양한 제조 단계 동안 예시적인 수직 전력 장치의 일부를 도시하는 도 5a 내지 5k를 참조하여 추가로 기술될 것이다. 일 구현예에서, 수직 전력 장치는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(TMOSFET)일 수 있다. 수직 전력 장치를 제조하는 방법은 단계 (405)에서 저농도로 n-도핑된 가상 기판 (502) 상에 배리어 층(도시되지 않음)을 임의적으로 침착시키는 단계를 포함할 수 있다. 배리어 층은, 이후에 설명되는 고농도로 도핑된 결정질 기판 (504)으로부터 저농도로 도핑된 결정질 가상 기판 (502)으로 도핑 확산을 감소시키도록 구성될 수 있다. 일 실시양태에서, 배리어 층은 비소(As) 또는 인(P)의 얇은 층일 수 있다. 단계 (410)에서, 고도로 n-도핑된 기판 층 (504)은 저농도로 n-도핑된 결정질 가상 기판 (502) 또는 임의적 버퍼 층 상에 에피택셜 침착될 수 있다. 본 명세서에서 가상 기판이라는 용어는, 이후에 추가로 후술되는 바와 같이, 가상 기판이 그 위에 고농도로 도핑된 결정질 기판 층을 에피택셜 성장시키고, 이후에 완성된 반도체 장치로부터 제거된다는 것을 전달하기 위해 사용된다. 저농도로 n-도핑된 결정질 가상 기판 (502)은 실질적으로 점 결함이 없을 수 있다.
일 구현예에서, 저농도로 n-도핑된 결정질 가상 기판 (502)은 인으로 저농도로 도핑된 규소 웨이퍼일 수 있다. 인으로 저농도로 도핑된 규소 웨이퍼는 대략 625 μm의 웨이퍼 두께 및 대략 수 밀리-옴 센티미터(mΩ·cm) 이하의 저항률을 가질 수 있다. 이에 비해, 1mΩ·cm 미만의 저항률로, 인으로 고농도로 도핑된 유사한 비용의 규소 웨이퍼는 기판에 풍부하게 존재하는 인과 산소 원자의 침전으로 인해 실질적으로 더 높은 점 결함 밀도를 가질 수 있다.
일 구현예에서, 화학적 증착, 증기 상 에피택시(VPE), 액상 에피택시(LPE), 분자 빔 에피택시(MBE) 또는 기타 유사한 에피택시 공정을 이용하여 인 도핑의 존재 하에 규소를 에피택셜 침착함으로써 고농도로 n-도핑된 결정질 기판 (504)을 형성할 수 있다. 예를 들어, 사염화 규소(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3) 등의 가스는 포스핀(PH3) 등의 불순물 가스와 함께 대략 1200℃의 온도에서 VPE에서 사용되어 인으로 저농도로 도핑된 규소 가상 기판 상에 인으로 고농도로 도핑된 규소 에피택시 층을 침착시킬 수 있다. 일 구현예에서, 고농도로 n-도핑된 결정질 기판 (504)이 에피택셜 침착되기 전에 저농도로 n-도핑된 결정질 가상 기판 (502) 상에 비소(As) 버퍼 층이 침착되어 고농도로 n-도핑된 결정질 기판 (504)으로부터 저농도로 n-도핑된 결정질 가상 기판 (502)으로의 n-도핑의 확산을 제어하여 고농도로 n-도핑된 결정질 기판 (504)에서의 도핑 농도 및/또는 도핑 프로파일의 제어를 향상시킬 수 있다. 인으로 저농도로 도핑된 규소 가상 기판 상에 1 mΩ·cm 미만의 저항률 및 약 20 내지 50 μm의 두께로 인으로 고농도로 도핑된 규소 에피택셜 층을 침착하기 위해 에피택셜 공정이 수행될 수 있다.
단계 (415)에서, 중간 농도로(moderately) n-도핑된 결정질 층 (506)이 고농도로 n-도핑된 기판 층 (504) 상에 에피택셜 침착될 수 있다. 중간 농도로 n-도핑된 결정질 층은 드리프트 영역으로 구성될 수 있다. 일 구현예에서, 중간 농도로 n-도핑된 결정질 층은 인(P)으로 중간 농도로 도핑된 에피택셜 침착된 규소 층일 수 있다.
단계 (420)에서, 고농도로 n-도핑된 결정질 기판 층 (504) 및 중간 농도로 n-도핑된 드리프트 영역 (506)은 임의적으로 어닐링되어 고농도로 n-도핑된 결정질 기판 층 (504) 및 중간 농도로 n-도핑된 드리프트 영역 (506) 내의 하나 이상의 유형의 결함을 감소시킬 수 있다. 일 구현예에서, 인으로 저농도로 도핑된 규소 가상 기판 (502), 인으로 고농도로 도핑된 에피택셜 침착된 규소 기판 (504) 및 인으로 중간 농도로 도핑된 에피택셜 침착된 규소 드리프트 영역 (506)은 대략 1000℃의 열 사이클로 처리되어 인으로 고농도로 도핑된 에피택셜 침착된 규소 기판 층 (504) 및 인으로 중간 농도로 도핑된 에피택셜 침착된 규소 드리프트 영역 (506) 내의 하나 이상의 유형의 결함을 감소시킬 수 있다.
단계 (425)에서, 복수의 트렌치 (508)가 중간 농도로 n-도핑된 드리프트 영역 (506)에 형성될 수 있다. 일 구현예에서, 마스크 층은 포토리소그래피 공정을 이용하여 침착되고 패턴화될 수 있다. 패턴화된 마스크 층 (510)에 의해 노출된 중간 농도로 n-도핑된 결정질 드리프트 층 (506)은, 도 5b에 도시된 바와 같이 에칭되어 복수의 트렌치 (508)를 형성할 수 있다. 이어서, 패턴화된 마스크 층 (510)은 복수의 트렌치 (508)가 에칭된 후에 제거될 수 있다.
단계 (430)에서, 복수의 게이트 유전체 영역이 복수의 트렌치 (508)의 벽 상에 형성될 수 있다. 단계 (435)에서, 복수의 게이트 영역이 또한 복수의 트렌치 (508)에 형성될 수 있다. 복수의 게이트 영역이 중간 농도로 n-도핑된 결정질 드리프트 영역 (506)과 복수의 게이트 영역 사이에 배치될 수 있다. 일 구현예에서, 게이트 유전체 층 (512)은 산화 규소 층을 형성하기 위해 열 산화 공정을 이용하여 중간 농도로 n-도핑된 결정질 드리프트 영역 (506)의 노출된 표면 상에 성장될 수 있다. 컨포멀(conformal) n-도핑된 반도체 층 (514)은 트렌치 (506) 및 게이트 유전체 층 (512)의 상부에 침착될 수 있다. n-도핑된 반도체 층 (514)은 인이 도핑된 폴리규소 층일 수 있다. 그 후, 도 5e에 도시된 바와 같이, n-도핑된 반도체 층 (514) 및 게이트 유전체 층 (512)은, n-도핑된 반도체 및 게이트 유전체가 중간 농도로 n-도핑된 결정질 드리프트 영역 (506)의 표면으로부터 제거될 때까지 다시 에칭되어 게이트 유전체 및 트렌치 (508)를 채우는 n-도핑된 반도체를 남겨 복수의 게이트 영역 (516), 및 중간 농도로 n-도핑된 결정질 드리프트 영역 (506)과 복수의 게이트 영역 (516) 사이에 배치된 복수의 게이트 유전체 영역 (518)을 형성할 수 있다.
단계 (440)에서, 복수의 p-도핑된 바디 영역 (520)이, 고농도로 n-도핑된 결정질 기판 층 (504)의 반대편의 중간 농도로 n-도핑된 드리프트 영역 (506)의 일부에 형성될 수 있다. 일 구현예에서, 마스크 층은 포토리소그래피 공정을 이용하여 침착되고 패턴화될 수 있다. 복수의 p-도핑된 바디 영역 (520)은 패턴화된 마스크 (522)에 의해 노출된, 중간 농도로 n-도핑된 결정질 드리프트 영역 (506)의 상부에 붕소(B)와 같은 p-도펀트 (524)를 주입함으로써 형성될 수 있다. 그 후, 패턴화된 마스크 (522)는 복수의 p-도핑된 바디 영역 (520)을 주입한 후에 제거될 수 있다. 일 구현예에서, 복수의 p-도핑된 바디 영역 (520)은 복수의 게이트 영역 (516)의 바닥부까지 연장될 수 있다.
단계 (445)에서, 복수의 n-도핑된 소스 영역 (526)이 중간 농도로 n-도핑된 결정질 드리프트 영역 (506)에 대향하는 복수의 p-도핑된 바디 영역 (520)의 일부에 형성될 수 있다. 일 구현예에서, 마스크 층 (528)은 포토리소그래피 공정을 이용하여 침착 및 패턴화될 수 있다. 복수의 n-도핑된 소스 영역 (526)은, 인과 같은 n-도펀트 (530)를 패턴화된 마스크 (528)에 의해 노출된 p-도핑된 바디 영역 (520)의 상부에 주입함으로써 형성될 수 있다. 그 후 패턴화된 마스크 (528)는 복수의 n-도핑된 소스 영역 (526)을 주입한 후에 제거될 수 있다.
단계 (450)에서, 복수의 n-도핑된 소스 영역 (526) 및 복수의 p-도핑된 바디 영역 (520)에 커플링된 소스-바디 접촉부가 형성될 수 있다. 일 구현예에서, 유전체 층 (532)은 복수의 게이트 영역 (516), 복수의 게이트 유전체 영역 (518), 복수의 소스 영역 (526) 및 복수의 바디 영역 (520)의 표면 위에 침착될 수 있다. 마스크 층 (534)은 포토리소그래피 공정을 이용하여 침착되고 패턴화된다. 패턴화된 마스크 층 (534)에 의해 노출된 유전체 층 (532)의 일부는 유전체 층 (530) 내에 복수의 소스-바디 접촉부 개구 (536)를 형성하기 위해 선택적으로 에칭될 수 있다. 그 후 패턴화된 마스크 (534)는 유전체 층 (532)에 소스-바디 접촉부 개구 (536)를 형성한 후에 제거될 수 있다. 소스-바디 접촉 층 (538)은 소스-바디 접촉부 개구 (536) 내에 및 패턴화된 유전체 층 (532)의 표면 위에 침착될 수 있다. 소스-바디-접촉부 층 (538)은 패턴화되어 복수의 n-도핑된 소스 영역 (526) 및 복수의 p-도핑된 바디 영역 (520)에 커플링된 복수의 소스-바디 접촉부 (540)를 형성할 수 있다.
단계 (455)에서, 저농도로 n-도핑된 결정질 가상 기판 (502)은 고농도로 n-도핑된 결정질 기판 층 (504)으로부터 제거되어 복수의 게이트 영역 (516), 복수의 게이트 유전체 영역 (518), 복수의 p-도핑된 바디 영역 (520), 및 중간 농도로 n-도핑된 드리프트 영역 (506) 주위에 형성된 복수의 소스-바디 접촉부 (540)를 남길 수 있다. 일 구현예에서, 저농도로 n-도핑된 결정질 가상 기판 (502)은 백 그라인딩 및 폴리싱 공정에 의해 제거될 수 있다. 단계 (460)에서, 고농도로 n-도핑된 결정질 기판 층 (504)은 임의적으로 씨닝될 수 있다. 일 구현예에서, 백 그라인딩 및 폴리싱 공정은 또한, 복수의 게이트 영역 (516), 복수의 게이트 유전체 영역 (518), 복수의 p-도핑된 바디 영역 (520), 및 중간 농도로 n-도핑된 결정질 드리프트 영역 (506) 주위에 형성된 복수의 소스-바디 접촉부 (540)의 반대쪽의 노출된 표면으로부터 고농도로 n-도핑된 결정질 기판 층 (504)의 일부를 제거하기 위해 이용될 수 있다. 고농도로 도핑된 결정질 기판 층 (504)은 대략 25 내지 50 마이크로미터(μm)의 최종 두께로 씨닝될 수 있다. 고농도로 도핑된 결정질 기판 (504)은 대략 1 밀리-옴 센티미터 이하의 저항률을 달성하기 위해 씨닝될 수 있다.
단계 (465)에서, 반도체 장치의 제조 방법은 고농도로 n-도핑된 결정질 기판 층 (504) 상에 하나 이상의 장치의 하나 이상의 추가 영역을 형성하는 단계로 진행될 수 있다. 일 구현예에서, 하나 이상의 추가 반도체 제조 기술, 예를 들어 포토리소그래피, 에칭, 주입, 침착 등은 하나 이상의 장치의 하나 이상의 영역, 예컨대 트랜지스터 또는 다른 유사한 장치의 캡슐화 층, 리드 등을 형성하기 위해 에피택셜 침착된 고농도로 n-도핑된 기판 층의 표면 내에 및 표면 상에 하나 이상의 장치의 하나 이상의 영역을 형성하기 위해 수행될 수 있다. 예를 들어, 드레인 접촉부 층 (542)은 복수의 게이트 영역 (516), 복수의 게이트 유전체 영역 (518), 복수의 소스 영역 (526) 및 복수의 바디 영역 (520)의 반대쪽에 고농도로 n-도핑된 결정질 기판 층 (504) 상에 침착될 수 있다. 게이트 접촉부, 캡슐화 층 등을 형성하기 위해 추가 공정이 수행될 수 있다.
도 4a 내지 4b 및 도 5a-5k를 참조하여 설명되고 예시된 예시적인 반도체 장치 및 이의 제조 방법은 본 기술의 양태의 구현을 교시하기 위해 본원에 포함된다. 그러나, 본 기술은 이에 한정되지 않으며, 임의의 수의 상이한 반도체 장치 및 이러한 반도체 장치의 제조 방법에 쉽게 적용될 수 있다.
이제 도 6a 및 6b를 참조하면, 본 기술의 양태에 따른 다른 예시적인 수직 전력 장치의 제조 방법이 도시되어 있다. 상기 제조 방법은 다양한 제조 단계 동안 예시적인 수직 전력 장치의 일부를 도시하는 도 7a 내지 7k를 참조하여 추가로 기술될 것이다. 일 구현예에서, 수직 전력 장치는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(TMOSFET)일 수 있다. 수직 전력 장치를 제조하는 방법은, 단계 (605)에서, 결정질 가상 기판 (704) 상에 배리어 층 (702)을 침착시키는 단계를 포함할 수 있다. 결정질 가상 기판 (704)은 임의의 유형일 수 있고 내부에 결함을 가질 수 있다. 배리어 층 (702)은 가상 기판 (704)으로부터, 이후에 설명되는 고농도로 도핑된 결정질 기판 층 (706)으로의 결함의 전파를 방지하도록 구성될 수 있다. 일 구현예에서, 배리어 층은 비소(As) 또는 인(P)의 얇은 층일 수 있다. 단계 (610)에서, 고농도로 n-도핑된 기판 층 (706)이 버퍼 층 (702) 상에 에피택셜 침착될 수 있다. 본원에서 가상 기판이라는 용어는, 가상 기판이 그 위에 고농도로 도핑된 결정질 기판 층을 에피택셜 성장시키고, 이후에 추가로 설명되는 바와 같이 완성된 반도체 장치로부터 제거되는데 사용됨을 전달하는데 이용된다.
일 구현예에서, 결정질 가상 기판 (704)은 인이 도핑된 규소 웨이퍼일 수 있다. 인으로 도핑된 규소 웨이퍼는 대략 625 μm의 웨이퍼 두께 및 대략 수 밀리-옴 센티미터(mΩ·cm) 이하의 저항률을 가질 수 있다. 일 구현예에서, 화학적 증착, 증기 상 에피택시(VPE), 액상 에피택시(LPE), 분자 빔 에피택시(MBE) 또는 기타 유사한 에피택시 공정을 이용하여 인 도핑의 존재 하에 규소를 애피택셜 침착시킴으로써 고농도로 n-도핑된 결정질 기판 (706)이 형성될 수 있다. 예를 들어, 사염화 규소(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3) 등의 가스는 포스핀(PH3) 등의 불순물 가스와 함께 대략 1200℃의 온도에서 VPE에서 사용되어 버퍼 층 (702) 상에 인으로 고농도로 도핑된 규소 에피택시 층을 침착시킬 수 있다. 버퍼 층 (702)상에 1 mΩ·cm 미만의 저항률 및 대략 20 내지 50 μm의 두께로 인으로 고농도로 도핑된 규소 에피택셜 층을 침착시키기 위해 에피택셜 공정이 수행될 수 있다.
단계 (615)에서, 중간 농도로 n-도핑된 결정질 층 (708)이 고농도로 n-도핑된 기판 층 (706) 상에 에피택셜 침착될 수 있다. 중간 농도로 n-도핑된 결정질 층은 드리프트 영역으로 구성될 수 있다. 일 구현예에서, 중간 농도로 n-도핑된 결정질 층은 인(P)으로 중간 농도로 도핑된 에피택셜 침착된 규소 층일 수 있다.
단계 (620)에서, 고농도로 n-도핑된 결정질 기판 층 (706) 및 중간 농도로 n-도핑된 드리프트 영역 (708)은 임의적으로 어닐링되어 고농도로 n-도핑된 결정질 기판 층 (706) 및 중간 농도로 n-도핑된 드리프트 영역 (708) 내의 하나 이상의 유형의 결함을 감소시킬 수 있다. 일 구현예에서, 인으로 도핑된 규소 가상 기판 (704), 버퍼 층 (702), 인으로 고농도로 도핑된 에피택셜 침착된 규소 기판 (706) 및 인으로 중간 농도로 도핑된 에피택셜 침착된 규소 드리프트 영역 (708)은 대략 1000℃의 열 사이클로 처리되어 인으로 고농도로 도핑된 에피택셜 침착된 규소 기판 층 (706) 및 인으로 중간 농도로 도핑된 에피택셜 침착된 규소 드리프트 영역 (708) 내에서 하나 이상의 유형의 결함을 감소시킬 수 있다.
단계 (625)에서, 복수의 트렌치 (710)가 중간 농도로 n-도핑된 드리프트 영역 (708)에 형성될 수 있다. 일 구현예에서, 마스크 층은 포토리소그래피 공정을 이용하여 침착되고 패턴화될 수 있다. 패턴화된 마스크 층 (712)에 의해 노출된 중간 농도로 n-도핑된 결정질 드리프트 층 (708)은, 도 7b에 도시된 바와 같이 에칭되어 복수의 트렌치 (710)를 형성할 수 있다. 이어서, 패턴화된 마스크 층 (712)은 복수의 트렌치 (710)가 에칭된 후에 제거될 수 있다.
단계 (630)에서, 복수의 게이트 유전체 영역이 복수의 트렌치 (710)의 벽 상에 형성될 수 있다. 단계 (635)에서, 복수의 게이트 영역이 또한 복수의 트렌치 (710)에 형성될 수 있다. 복수의 게이트 영역이 중간 농도로 n-도핑된 결정질 드리프트 영역 (708)과 복수의 게이트 영역 사이에 배치될 수 있다. 일 구현예에서, 게이트 유전체 층 (714)은 산화 규소 층을 형성하기 위해 열 산화 공정을 이용하여 중간 농도로 n-도핑된 결정질 드리프트 영역 (708)의 노출된 표면 상에 성장될 수 있다. 컨포멀 n-도핑된 반도체 층 (716)은 트렌치 (708) 및 게이트 유전체 층 (714)의 상부에 침착될 수 있다. n-도핑된 반도체 층 (716)은 인이 도핑된 폴리규소 층일 수 있다. 그 후, 도 7e에 도시된 바와 같이, n-도핑된 반도체 층 (716) 및 게이트 유전체 층 (714)은, n-도핑된 반도체 및 게이트 유전체가 중간 농도로 n-도핑된 결정질 드리프트 영역 (708)의 표면으로부터 제거될 때까지 다시 에칭되어 게이트 유전체 및 트렌치 (710)를 채우는 n-도핑된 반도체를 남겨 복수의 게이트 영역 (718), 및 중간 농도로 n-도핑된 결정질 드리프트 영역 (708)과 복수의 게이트 영역 (718) 사이에 배치된 복수의 게이트 유전체 영역 (720)을 형성할 수 있다.
단계 (640)에서, 복수의 p-도핑된 바디 영역 (722)이, 고농도로 n-도핑된 결정질 기판 층 (706)의 반대편의 중간 농도로 n-도핑된 드리프트 영역 (708)의 일부에 형성될 수 있다. 일 구현예에서, 마스크 층은 포토리소그래피 공정을 이용하여 침착되고 패턴화될 수 있다. 복수의 p-도핑된 바디 영역 (722)은 패턴화된 마스크 (724)에 의해 노출된, 중간 농도로 n-도핑된 결정질 드리프트 영역 (708)의 상부에 붕소(B)와 같은 p-도펀트 (526)를 주입함으로써 형성될 수 있다. 그 후, 패턴화된 마스크 (724)는 복수의 p-도핑된 바디 영역 (722)을 주입한 후에 제거될 수 있다. 일 구현예에서, 복수의 p-도핑된 바디 영역 (722)은 복수의 게이트 영역 (718)의 바닥부까지 연장될 수 있다.
단계 (645)에서, 복수의 n-도핑된 소스 영역 (728)이 중간 농도로 n-도핑된 결정질 드리프트 영역 (708)에 대향하는 복수의 p-도핑된 바디 영역 (722)의 일부에 형성될 수 있다. 일 구현예에서, 마스크 층 (730)은 포토리소그래피 공정을 이용하여 침착 및 패턴화될 수 있다. 복수의 n-도핑된 소스 영역 (728)은, 인과 같은 n-도펀트 (732)를 패턴화된 마스크 (730)에 의해 노출된 p-도핑된 바디 영역 (722)의 상부에 주입함으로써 형성될 수 있다. 그 후 패턴화된 마스크 (730)는 복수의 n-도핑된 소스 영역 (728)을 주입한 후에 제거될 수 있다.
단계 (650)에서, 복수의 n-도핑된 소스 영역 (728) 및 복수의 p-도핑된 바디 영역 (722)에 커플링된 소스-바디 접촉부가 형성될 수 있다. 일 구현예에서, 유전체 층 (734)은 복수의 게이트 영역 (718), 복수의 게이트 유전체 영역 (720), 복수의 소스 영역 (728) 및 복수의 바디 영역 (722)의 표면 위에 침착될 수 있다. 마스크 층 (736)은 포토리소그래피 공정을 이용하여 침착되고 패턴화된다. 패턴화된 마스크 층 (736)에 의해 노출된 유전체 층 (734)의 일부는 유전체 층 (732) 내에 복수의 소스-바디 접촉부 개구 (738)를 형성하기 위해 선택적으로 에칭될 수 있다. 그 후 패턴화된 마스크 (736)는 유전체 층 (734)에 소스-바디 접촉부 개구 (738)를 형성한 후에 제거될 수 있다. 소스-바디 접촉 층 (740)은 소스-바디 접촉부 개구 (738) 내에 및 패턴화된 유전체 층 (734)의 표면 위에 침착될 수 있다. 소스-바디-접촉부 층 (740)은 패턴화되어 복수의 n-도핑된 소스 영역 (728) 및 복수의 p-도핑된 바디 영역 (722)에 커플링된 복수의 소스-바디 접촉부 (742)를 형성할 수 있다.
단계 (655)에서, 결정질 가상 기판 (704)은 제거될 수 있다. 임의적으로, 버퍼 층 (702)은 또한 고농도로 n-도핑된 결정질 기판 층 (706)으로부터 제거되어 복수의 게이트 영역 (718), 복수의 게이트 유전체 영역 (720), 복수의 p-도핑된 바디 영역 (722), 및 중간 농도로 n-도핑된 드리프트 영역 (708) 주위에 형성된 복수의 소스-바디 접촉부 (742)를 남길 수 있다. 일 구현예에서, 결정질 가상 기판 (704) 및 버퍼 층 (702)은 백 그라인딩 및 폴리싱 공정에 의해 제거될 수 있다. 단계 (660)에서, 고농도로 n-도핑된 결정질 기판 층 (706)은 임의적으로 씨닝될 수 있다. 일 구현예에서, 백 그라인딩 및 폴리싱 공정은 또한, 복수의 게이트 영역 (718), 복수의 게이트 유전체 영역 (720), 복수의 p-도핑된 바디 영역 (722), 및 중간 농도로 n-도핑된 결정질 드리프트 영역 (708) 주위에 형성된 복수의 소스-바디 접촉부 (742)의 반대쪽의 노출된 표면으로부터 고농도로 n-도핑된 결정질 기판 층 (706)의 일부를 제거하기 위해 이용될 수 있다. 고농도로 도핑된 결정질 기판 층 (706)은 대략 25 내지 50 마이크로미터(μm)의 최종 두께로 씨닝될 수 있다. 고농도로 도핑된 결정질 기판 (706)은 대략 1 mΩ·cm 이하의 저항률을 달성하기 위해 씨닝될 수 있다.
단계 (665)에서, 반도체 장치의 제조 방법은 고농도로 n-도핑된 결정질 기판 층 (706) 상에 하나 이상의 장치의 하나 이상의 추가 영역을 형성하는 단계로 진행될 수 있다. 일 구현예에서, 하나 이상의 추가 반도체 제조 기술, 예를 들어 포토리소그래피, 에칭, 주입, 침착 등은 하나 이상의 장치의 하나 이상의 영역, 예컨대 트랜지스터 또는 다른 유사한 장치의 캡슐화 층, 리드 등을 형성하기 위해 에피택셜 침착된 고농도로 n-도핑된 기판 층의 표면 내에 및 표면 상에 하나 이상의 장치의 하나 이상의 영역을 형성하기 위해 수행될 수 있다. 예를 들어, 드레인 접촉부 층 (744)은 복수의 게이트 영역 (718), 복수의 게이트 유전체 영역 (720), 복수의 소스 영역 (728) 및 복수의 바디 영역 (722)의 반대쪽에 고농도로 n-도핑된 결정질 기판 층 (706) 상에 침착될 수 있다. 게이트 접촉부, 캡슐화 층 등을 형성하기 위해 추가 공정이 수행될 수 있다.
도 6a 내지 6b 및 도 7a 내지 7k를 참조하여 설명되고 예시된 예시적인 반도체 장치 및 이의 제조 방법은 본 기술의 양태의 구현을 교시하기 위해 본원에 포함된다. 그러나, 본 기술은 이에 한정되지 않으며, 임의의 수의 상이한 반도체 장치 및 이러한 반도체 장치의 제조 방법에 쉽게 적용될 수 있다.
고농도로 도핑된 결정질 기판 (320, 504, 706)은 낮은 벌크 저항률 및 낮은 점 결함 농도를 특징으로 한다. 낮은 벌크 저항률은 트렌치 MOSFET(TMOSFET), 수직 MOSFET(VMOS), 수직 확산 MOSFET(VDMOS), 이중-확산(DMOS), 전력 MOSFET(UMOS), 및 비교적 대량의 전류 관통 기판을 전도하는 기타 유사한 장치에서 사용하기에 특히 유리하다. 고농도로 도핑된 결정질 기판 (320, 502, 706)의 낮은 벌크 저항은 이러한 트렌치 MOSFET(TMOSFET), 수직 MOSFET(VMOS), 수직 확산 MOSFET(VDMOS), 이중-확산(DMOS), 전력 MOSFET(UMOS) 및 기타 유사한 장치의 비교적 낮은 온-저항을 생성한다. 트렌치 MOSFET(TMOSFET), 수직 MOSFET(VMOS), 수직 확산 MOSFET(VDMOS), 이중-확산(DMOS), 전력 MOSFET(UMOS) 및 기타 유사한 장치의 활성 영역이 고농도로 도핑된 결정질 기판 (320, 502, 706)으로 확장된다. 따라서, 기판 전체에 분포된 점 결함은 트렌치 MOSFET(TMOSFET), 수직 MOSFET(VMOS), 수직 확산 MOSFET(VDMOS), 이중-확산(DMOS), 전력 MOSFET(UMOS) 및 기타 유사한 장치의 활성 영역에 근접할 가능성이 더 높다. 대조적으로, 전도 채널이 기판의 표면을 따르는 측방 트랜지스터 구조는 전형적으로, 측방 트랜지스터 구조의 활성 영역으로부터 멀리 떨어진 기판에 위치된 점 결함이 아닌, 기판의 표면에 근접한 점 결함에 의해서만 영향을 받는다. 따라서, 고농도로 도핑된 결정질 기판 (320, 504, 706)의 낮은 점 결함 농도는 트렌치 MOSFET(TMOSFET), 수직 MOSFET(VMOS), 수직 확산 MOSFET(VDMOS), 이중-확산(DMOS), 전력 MOSFET(UMOS) 및 기타 유사한 장치에 대한 보다 낮은 파괴 전압 고장률 및/또는 보다 낮은 누설 전류를 생성한다.
저농도로 도핑된 결정질 가상 기판 상에 고농도로 도핑된 결정질 기판 층을 에피택셜 침착시키는 기술은 유리하게는 고농도로 도핑된 결정질 웨이퍼보다 덜 비싼, 저농도로 도핑된 결정질 웨이퍼의 사용을 가능하게 한다. 또한, 저농도로 도핑된 결정질 웨이퍼에서의 점 결함의 밀도는, 대략 동일한 비용의 웨이퍼의 경우, 고농도로 도핑된 결정질 웨이퍼에서의 점 결함의 밀도보다 실질적으로 낮다. 점 결함 밀도는, 웨이퍼에서 제조된 장치에서 파괴 전압 고장 모드와 일대일 관계를 갖는 것으로 밝혀졌다. 따라서, 저농도로 도핑된 결정질 가상 기판 상에 고농도로 도핑된 결정질 기판 층을 에피택셜 침착시키는 방법은, 유리하게는, 고농도로 도핑된 결정질 기판 웨이퍼에서 장치를 제조하는 것에 비해 웨이퍼에서 제조된 장치에서 파괴 전압 고장 모드의 감소를 제공한다. 저농도로 도핑된 결정질 가상 기판의 후속 제거는 또한, 에피택셜 침착된 고농도로 도핑된 결정질 기판 층으로 제조된 장치가 고농도로 도핑된 결정질 기판 웨이퍼와 대등한 온-저항 값을 달성할 수 있게 한다. 또한, 고농도로 도핑된 결정질 기판 층의 에피택셜 침착은 또한, 에피택셜 고농도로 도핑된 결정질 기판 층 및/또는 에피택셜 고농도로 도핑된 결정질 기판 층 내에 또는 그 층 상에 형성된 추가 영역의 도핑 프로파일 및/또는 두께의 제어를 증가시킬 수 있다.
하기 사례는 특정 기술 실시양태에 관한 것이며, 이러한 실시양태를 달성하는데 사용되거나 달리 조합될 수 있는 특정 특징, 요소 또는 단계를 나타낸다.
사례 1은,
저농도로 도핑된(lightly doped) 결정질 가상(virtual) 기판 상에 고농도로 도핑된(heavily doped) 결정질 기판을 침착(depositing)하는 단계;
상기 고농도로 도핑된 결정질 기판의 표면 상에 하나 이상의 장치(device)의 하나 이상의 영역을 형성하는 단계; 및
상기 고농도로 도핑된 결정질 기판으로부터 상기 저농도로 도핑된 결정질 가상 기판을 제거하여, 상기 고농도로 도핑된 결정질 기판 상에 형성된 상기 하나 이상의 장치의 상기 하나 이상의 영역을 남기는 단계
를 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 2는, 사례 1에 있어서, 상기 하나 이상의 장치의 상기 하나 이상의 영역을 형성하기 전에, 상기 저농도로 도핑된 결정질 가상 기판 상에 침착된 상기 고농도로 도핑된 결정질 기판을 어닐링(anealing)시켜 상기 고농도로 도핑된 결정질 기판의 하나 이상의 유형의 결함을 감소시키는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 3은, 사례 1에 있어서, 상기 저농도로 도핑된 결정질 가상 기판을 제거한 후 고농도로 도핑된 결정질 기판을 씨닝(thinning)하는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 4는, 사례 1에 있어서, 상기 고농도로 도핑된 결정질 기판 상에 상기 하나 이상의 장치의 상기 하나 이상의 추가 영역을 형성하는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 5는, 사례 1에 있어서, 상기 저농도로 도핑된 결정질 가상 기판 상에 상기 고농도로 도핑된 결정질 기판을 침착시키기 전에, 상기 저농도로 도핑된 결정질 가상 기판 상에 배리어(barrier) 층을 침착시키는 단계를 추가로 포함하되, 이때 상기 배리어 층은 상기 고농도로 도핑된 결정질 기판으로부터 상기 저농도로 도핑된 결정질 가상 기판으로의 도핑 확산(doping diffusion)을 감소시키는, 반도체 장치의 제조 방법을 포함한다.
사례 6은, 사례 1에 있어서, 상기 저농도로 도핑된 결정질 가상 기판이 결정질 결함이 실질적으로 없는, 반도체 장치의 제조 방법을 포함한다.
사례 7은, 사례 6에 있어서, 결정질 결함이 실질적으로 없는 상기 저농도로 도핑된 결정질 가상 기판이, 결정질 결함이 실질적으로 없는 고농도로 도핑된 결정질 웨이퍼보다 덜 비싼, 반도체 장치의 제조 방법을 포함한다.
사례 8은, 사례 6에 있어서, 상기 저농도로 도핑된 결정질 가상 기판이 결정질 결함이 실질적으로 없는 결과로서, 에피택셜 침착된 고농도로 도핑된 결정질 기판이 결정질 결함이 실질적으로 없는, 반도체 장치의 제조 방법을 포함한다.
사례 9는,
저농도로 n-도핑된 가상 기판 상에 고농도로 n-도핑된 기판 층을 에피택셜 침착시키는 단계;
상기 고농도로 n-도핑된 기판 층의 제 1 표면 상에 하나 이상의 장치의 하나 이상의 영역을 형성하는 단계; 및
상기 고농도로 n-도핑된 기판 층으로부터 상기 저농도 n-도핑된 가상 기판을 제거하는 단계
를 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 10은, 사례 9에 있어서, 상기 하나 이상의 장치의 상기 하나 이상의 영역을 형성하는 단계가,
고농도로 n-도핑된 기판 층 내에 복수의 게이트 트렌치(gate trench)를 형성하고;
상기 복수의 게이트 트렌치 내에 복수의 게이트 유전체 영역을 형성하고;
상기 복수의 게이트 트렌치 내에 복수의 게이트 영역을 형성하되, 이때 상기 복수의 게이트 유전체 영역이 상기 고농도로 n-도핑된 기판 층과 상기 복수의 게이트 영역 사이에 배치되고;
저농도로 n-도핑된 가상 기판의 반대쪽의 상기 고농도로 n-도핑된 기판 층의 일부에 복수의 p-도핑된 바디(body) 영역을 형성하고;
상기 고농도로 n-도핑된 기판 층의 반대쪽의 상기 복수의 p-도핑된 바디 영역의 일부에 복수의 n-도핑된 소스(source) 영역을 형성하는 것
을 포함하는, 반도체 장치의 제조 방법을 포함한다.
사례 11은, 사례 10에 있어서, 상기 하나 이상의 장치의 상기 하나 이상의 영역을 형성하는 단계가 상기 복수의 n-도핑된 소스 영역 및 상기 복수의 p-도핑된 바디 영역에 커플링된 복수의 소스-바디 접촉부를 형성하는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 12은, 사례 9에 있어서, 상기 저농도로 n-도핑된 가상 기판이 인(P)으로 저농도로 도핑된 규소(Si)를 포함하고; 상기 고농도로 n-도핑된 기판 층이 인으로 고농도로 도핑된 규소를 포함하는, 반도체 장치의 제조 방법을 포함한다.
사례 13은, 사례 12에 있어서, 상기 고농도로 n-도핑된 기판 층을 애피택셜 침착시키기 전에 상기 저농도로 n-도핑된 가상 기판 상에 비소(As)를 포함하는 배리어 층을 침착시키는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 14는, 사례 12에 있어서, 상기 저농도로 n-도핑된 기판이 백 그라인딩 및 폴리싱 공정에 의해 제거되는, 반도체 장치의 제조 방법을 포함한다.
사례 15는, 사례 14에 있어서, 상기 하나 이상의 장치의 상기 하나 이상의 영역에 반대쪽의 표면 상에 상기 고농도로 n-도핑된 기판 층을 씨닝하는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 16은, 사례 15에 있어서, 상기 고농도로 n-도핑된 기판 층이 백 그라인딩 및 폴리싱 공정에 의해 씨닝되는, 반도체 장치의 제조 방법을 포함한다.
사례 17은, 사례 9에 있어서, 상기 저농도로 n-도핑된 가상 기판 상에 침착된 상기 고농도로 n-도핑된 기판 층을 어닐링시켜 상기 고농도로 n-도핑된 기판 층 내의 하나 이상의 유형의 결함을 감소시키는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 18은, 사례 9에 있어서, 상기 저농도로 n-도핑된 가상 기판이 결정질 결함이 실질적으로 없는, 반도체 장치의 제조 방법을 포함한다.
사례 19는, 사례 18에 있어서, 상기 결정질 결함이 실질적으로 없는 저농도로 n-도핑된 가상 기판이 고 웨이퍼보다 실질적으로 덜 비싼, 반도체 장치의 제조 방법을 포함한다.
사례 20은, 사례 18에 있어서, 상기 저농도로 n-도핑된 가상 기판이 결정질 결함이 실질적으로 없는 결과로서, 에피택셜 침착된 고농도로 n-도핑된 기판 층이 결정질 결함이 실질적으로 없는, 반도체 장치의 제조 방법을 포함한다.
사례 21은,
결정질 가상 기판 상에 버퍼(buffer) 층을 침착시키는 단계;
상기 버퍼 층 상에 고농도로 도핑된 결정질 기판을 침착시키는 단계로서, 상기 버퍼 층은 상기 결정질 가상 기판으로부터 상기 고농도로 도핑된 결정질 기판으로의 결함의 전파를 방지하도록 구성되는, 단계; 및
상기 고농도로 도핑된 결정질 기판의 표면 상에 하나 이상의 장치의 하나 이상의 영역을 형성하는 단계
를 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 22는, 사례 21에 있어서, 상기 버퍼 층으로부터 상기 결정질 가상 기판을 제거하여, 상기 고농도로 도핑된 결정질 기판 상에 형성된 상기 하나 이상의 장치의 상기 하나 이상의 영역을 남기는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 23은, 사례 22에 있어서, 상기 고농도로 도핑된 결정질 기판으로부터 상기 버퍼 층을 제거하는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 24는, 사례 23에 있어서, 상기 버퍼 층을 제거한 후 상기 고농도로 도핑된 결정질 기판을 씨닝하는 단계를 추가로 포함하는 반도체 장치의 제조 방법을 포함한다.
사례 25는, 사례 21에 있어서, 상기 버퍼 층을 침착시키는 단계가 비소(Ar) 또는 인(P)으로 고농도로 도핑된 반도체를 에피택셜 침착시키는 것을 포함하는, 반도체 장치의 제조 방법을 포함한다.
본 기술의 특정 실시양태에 대한 전술한 설명은, 예시 및 설명의 목적으로 제시되었다. 이들은 개시된 정확한 형태로 본 발명을 독점하게 하거나 제한하려는 것이 아니며, 상기 교시에 비추어 명백히 많은 수정 및 변형이 가능하다. 본 기술의 원리 및 그 실제 적용을 가장 잘 설명하기 위해 실시양태가 선택되고 설명되어, 당업자는 특정 용도에 적합한 다양한 변형으로 본 기술 및 다양한 실시양태를 가장 잘 이용할 수 있게 한다. 본 발명의 범위는 본원에 첨부된 청구 범위 및 그 균등물에 의해 정의되는 것으로 의도된다.

Claims (15)

  1. 저농도로 도핑된(lightly doped) 결정질 가상(virtual) 기판 상에 고농도로 도핑된(heavily doped) 결정질 기판을 침착(depositing)하는 단계;
    상기 고농도로 도핑된 결정질 기판의 표면 상에 하나 이상의 장치(device)의 하나 이상의 영역을 형성하는 단계; 및
    상기 고농도로 도핑된 결정질 기판으로부터 상기 저농도로 도핑된 결정질 가상 기판을 제거하여, 상기 고농도로 도핑된 결정질 기판 상에 형성된 상기 하나 이상의 장치의 상기 하나 이상의 영역을 남기는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하나 이상의 장치의 상기 하나 이상의 영역을 형성하기 전에, 상기 저농도로 도핑된 결정질 가상 기판 상에 침착된 상기 고농도로 도핑된 결정질 기판을 어닐링(anealing)시켜 상기 고농도로 도핑된 결정질 기판의 하나 이상의 유형의 결함을 감소시키는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 저농도로 도핑된 결정질 가상 기판을 제거한 후 고농도로 도핑된 결정질 기판을 씨닝(thinning)하는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 고농도로 도핑된 결정질 기판 상에 상기 하나 이상의 장치의 상기 하나 이상의 추가 영역을 형성하는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 저농도로 도핑된 결정질 가상 기판 상에 상기 고농도로 도핑된 결정질 기판을 침착시키기 전에, 상기 저농도로 도핑된 결정질 가상 기판 상에 배리어(barrier) 층을 침착시키는 단계
    를 추가로 포함하되, 이때
    상기 배리어 층은 상기 고농도로 도핑된 결정질 기판으로부터 상기 저농도로 도핑된 결정질 가상 기판으로의 도핑 확산(doping diffusion)을 감소시키는, 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 저농도로 도핑된 결정질 가상 기판이 결정질 결함이 실질적으로 없는, 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    결정질 결함이 실질적으로 없는 상기 저농도로 도핑된 결정질 가상 기판이, 결정질 결함이 실질적으로 없는 고농도로 도핑된 결정질 웨이퍼보다 덜 비싼, 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 저농도로 도핑된 결정질 가상 기판이 결정질 결함이 실질적으로 없는 결과로서, 에피택셜 침착된(epitaxially doposited) 고농도로 도핑된 결정질 기판이 결정질 결함이 실질적으로 없는, 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하나 이상의 장치의 상기 하나 이상의 영역을 형성하는 단계가,
    고농도로 n-도핑된 기판 층 내에 복수의 게이트 트렌치(gate trench)를 형성하고;
    상기 복수의 게이트 트렌치 내에 복수의 게이트 유전체 영역을 형성하고;
    상기 복수의 게이트 트렌치 내에 복수의 게이트 영역을 형성하되, 이때 상기 복수의 게이트 유전체 영역이 상기 고농도로 n-도핑된 기판 층과 상기 복수의 게이트 영역 사이에 배치되고;
    저농도로 n-도핑된 가상 기판의 반대쪽의 상기 고농도로 n-도핑된 기판 층의 일부에 복수의 p-도핑된 바디(body) 영역을 형성하고;
    상기 고농도로 n-도핑된 기판 층의 반대쪽의 상기 복수의 p-도핑된 바디 영역의 일부에 복수의 n-도핑된 소스(source) 영역을 형성하는 것
    을 포함하는, 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 저농도로 n-도핑된 가상 기판이 인(P)으로 저농도로 도핑된 규소(Si)를 포함하고;
    상기 고농도로 n-도핑된 기판 층이 인으로 고농도로 도핑된 규소를 포함하는, 반도체 장치의 제조 방법.
  11. 결정질 가상 기판 상에 버퍼(buffer) 층을 침착시키는 단계;
    상기 버퍼 층 상에 고농도로 도핑된 결정질 기판을 침착시키는 단계로서, 상기 버퍼 층은 상기 결정질 가상 기판으로부터 상기 고농도로 도핑된 결정질 기판으로의 결함의 전파를 방지하도록 구성되는, 단계; 및
    상기 고농도로 도핑된 결정질 기판의 표면 상에 하나 이상의 장치의 하나 이상의 영역을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 버퍼 층으로부터 상기 결정질 가상 기판을 제거하여, 상기 고농도로 도핑된 결정질 기판 상에 형성된 상기 하나 이상의 장치의 상기 하나 이상의 영역을 남기는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 고농도로 도핑된 결정질 기판으로부터 상기 버퍼 층을 제거하는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 버퍼 층을 제거한 후 상기 고농도로 도핑된 결정질 기판을 씨닝하는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 버퍼 층을 침착시키는 단계가 비소(Ar) 또는 인(P)으로 고농도로 도핑된 반도체를 에피택셜 침착시키는 것을 포함하는, 반도체 장치의 제조 방법.
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