KR20200094664A - 에칭 방법, 플라즈마 처리 장치, 및 처리 시스템 - Google Patents

에칭 방법, 플라즈마 처리 장치, 및 처리 시스템 Download PDF

Info

Publication number
KR20200094664A
KR20200094664A KR1020200007445A KR20200007445A KR20200094664A KR 20200094664 A KR20200094664 A KR 20200094664A KR 1020200007445 A KR1020200007445 A KR 1020200007445A KR 20200007445 A KR20200007445 A KR 20200007445A KR 20200094664 A KR20200094664 A KR 20200094664A
Authority
KR
South Korea
Prior art keywords
silicon
gas
film
processing apparatus
plasma processing
Prior art date
Application number
KR1020200007445A
Other languages
English (en)
Inventor
다이스케 니시데
도루 히사마츠
신야 이시카와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20200094664A publication Critical patent/KR20200094664A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/18—Vacuum locks ; Means for obtaining or maintaining the desired pressure within the vessel
    • H01J37/185—Means for transferring objects between different enclosures of different pressure or atmosphere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32899—Multiple chambers, e.g. cluster tools
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/36—Carbonitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/6719—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the processing chambers, e.g. modular processing chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H01J2237/3321—CVD [Chemical Vapor Deposition]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Plasma Technology (AREA)

Abstract

본 발명은 실리콘 산화층과는 상이한 층을 마스크 상에 형성하여, 막을 에칭하는 것을 가능하게 하는 에칭 방법을 제공하는 것을 목적으로 한다.
일 실시형태의 에칭 방법은, 기판 상에 실리콘 함유층을 형성하는 공정을 포함한다. 기판은, 막 및 마스크를 갖는다. 실리콘 함유층은, 실리콘을 함유하는 전구체 가스를 이용한 플라즈마 처리에 의해 형성된다. 실리콘 함유층은, 실리콘, 탄소, 및 질소를 포함한다. 에칭 방법은, 막의 플라즈마 에칭을 행하는 공정을 더 포함한다. 기판 상에 실리콘 함유층을 형성하는 공정의 개시 시점으로부터 막의 플라즈마 에칭을 행하는 공정의 종료 시점까지의 동안, 기판은, 감압된 환경 하에 배치된다.

Description

에칭 방법, 플라즈마 처리 장치, 및 처리 시스템{ETCHING METHOD, PLASMA PROCESSING APPARATUS, AND PROCESSING SYSTEM}
본 개시의 예시적 실시형태는, 에칭 방법, 플라즈마 처리 장치, 및 처리 시스템에 관한 것이다.
전자 디바이스의 제조에서는, 기판의 막에 마스크의 패턴을 전사하기 위해서 플라즈마 에칭이 행해진다. 플라즈마 에칭의 실행 전에 마스크의 개구의 폭을 좁게 하기 위해서, 기판 상에 실리콘 산화층이 형성되는 경우가 있다. 기판의 막은, 플라즈마 에칭에 의해 실리콘 산화층에 대해 선택적으로 에칭된다. 이러한 기술은, 특허문헌 1에 기재되어 있다.
[특허문헌 1] 일본 특허 공개 제2016-76621호 공보
실리콘 산화층과는 상이한 층을 마스크 상에 형성하여, 막을 에칭하는 것이 요구되고 있다.
하나의 예시적 실시형태에서, 막의 에칭 방법이 제공된다. 에칭 방법은, 기판 상에 실리콘 함유층을 형성하는 공정을 포함한다. 기판은, 막 및 마스크를 갖는다. 마스크는, 막 상에 형성되어 있고, 패터닝되어 있다. 실리콘 함유층은, 실리콘을 함유하는 전구체 가스를 이용한 플라즈마 처리에 의해 형성된다. 실리콘 함유층은, 실리콘, 탄소, 및 질소를 포함한다. 실리콘 함유층의 재료는, 막의 재료와는 상이하다. 에칭 방법은, 막의 플라즈마 에칭을 행하는 공정을 더 포함한다. 기판 상에 실리콘 함유층을 형성하는 공정의 개시 시점으로부터 막의 플라즈마 에칭을 행하는 공정의 종료 시점까지의 동안, 기판은, 감압된 환경 하에 배치된다.
하나의 예시적 실시형태에 의하면, 실리콘 산화층과는 상이한 층을 마스크 상에 형성하여, 막을 에칭하는 것이 가능해진다.
도 1은 하나의 예시적 실시형태에 따른 에칭 방법의 흐름도이다.
도 2의 (a)는 마스크의 형성 전의 일 상태에서의 일례의 기판의 일부 확대 단면도이고, 도 2의 (b)는 마스크의 형성 전의 다른 일 상태에서의 일례의 기판의 일부 확대 단면도이며, 도 2의 (c)는 일례의 기판의 일부 확대 단면도이다.
도 3은 도 1에 도시된 에칭 방법의 실행에 이용될 수 있는 일례의 플라즈마 처리 장치를 개략적으로 도시한 도면이다.
도 4의 (a)는 방법(MT)의 공정(ST1)의 실행 후의 상태에서의 일례의 기판의 일부 확대 단면도이고, 도 4의 (b)는 실리콘 함유층의 에치 백이 행해진 후의 상태에서의 일례의 기판의 일부 확대 단면도이다.
도 5의 (a)는 방법(MT)의 공정(ST2)의 실행 후의 상태에서의 일례의 기판의 일부 확대 단면도이고, 도 5의 (b)는 마스크의 제거 후의 상태에서의 일례의 기판의 일부 확대 단면도이다.
도 6은 도 1에 도시된 에칭 방법의 공정(ST1)의 일례의 타이밍 차트이다.
도 7은 도 1에 도시된 에칭 방법의 실행에 이용될 수 있는 일례의 처리 시스템을 개략적으로 도시한 도면이다.
도 8의 (a)는 처리 전의 샘플의 화상이고, 도 8의 (b)는 비교 실험의 공정(ST2)의 적용 후의 샘플의 화상이며, 도 8의 (c)는 실험의 공정(ST2)의 적용 후의 샘플의 화상이다.
도 9는 다른 실험에서 작성한 실리콘 함유층의 X선 광전자 분광법에 의한 Si-2p 스펙트럼을 도시한 도면이다.
이하, 여러 가지 예시적 실시형태에 대해 설명한다.
하나의 예시적 실시형태에서, 막의 에칭 방법이 제공된다. 에칭 방법은, 기판 상에 실리콘 함유층을 형성하는 공정을 포함한다. 기판은, 막 및 마스크를 갖는다. 마스크는, 막 상에 형성되어 있고, 패터닝되어 있다. 실리콘 함유층은, 실리콘을 함유하는 전구체 가스를 이용한 플라즈마 처리에 의해 형성된다. 실리콘 함유층은, 실리콘, 탄소, 및 질소를 포함한다. 실리콘 함유층의 재료는, 막의 재료와는 상이하다. 에칭 방법은, 막의 플라즈마 에칭을 행하는 공정을 더 포함한다. 기판 상에 실리콘 함유층을 형성하는 공정의 개시 시점으로부터 막의 플라즈마 에칭을 행하는 공정의 종료 시점까지의 동안, 기판은, 감압된 환경 하에 배치된다.
상기 실시형태의 에칭 방법에서는, 마스크 상에 형성되는 실리콘 함유층은, 실리콘, 탄소, 및 질소를 포함한다. 따라서, 실리콘 산화층과는 상이한 층을 마스크 상에 형성하여, 막을 에칭하는 것이 가능해진다.
하나의 예시적 실시형태에서, 전구체 가스는, 아미노실란계 가스여도 좋다.
하나의 예시적 실시형태에서, 실리콘 함유층을 형성하는 공정은, 전구체 가스와 상기 전구체 가스를 희석하는 가스를 포함하는 혼합 가스를 이용한 플라즈마 처리를 포함하고 있어도 좋다.
하나의 예시적 실시형태에서, 실리콘 함유층을 형성하는 공정은, 시퀀스를 반복하는 것을 포함한다. 시퀀스는, 제1 기간, 상기 제1 기간에 이어지는 제2 기간, 상기 제2 기간에 이어지는 제3 기간에서, 전구체 가스를 희석하는 가스를 기판에 공급하는 것을 포함한다. 시퀀스는, 제1 기간 및 제2 기간에서, 전구체 가스를 기판에 공급하는 것을 포함한다. 시퀀스는, 제2 기간에서 전구체 가스 및 전구체 가스를 희석하는 가스로부터 플라즈마를 형성하고, 제3 기간에서 전구체 가스를 희석하는 가스로부터 플라즈마를 생성하기 위해서, 제2 기간 및 제3 기간에서, 고주파 전력을 공급하는 것을 포함한다.
하나의 예시적 실시형태에서, 실리콘 함유층을 형성하는 공정 및 막의 플라즈마 에칭을 행하는 공정은, 단일의 플라즈마 처리 장치를 이용하여 실행되어도 좋다. 실리콘 함유층을 형성하는 공정의 개시 시점으로부터 막의 플라즈마 에칭을 행하는 공정의 종료 시점까지의 동안, 기판은, 단일의 플라즈마 처리 장치의 챔버 내에 배치될 수 있다.
하나의 예시적 실시형태에서, 실리콘 함유층을 형성하는 공정에서 이용되는 제1 플라즈마 처리 장치가, 막의 플라즈마 에칭을 행하는 공정에서 이용되는 제2 플라즈마 처리 장치와 진공 반송계를 통해 접속되어 있어도 좋다. 실리콘 함유층을 형성하는 공정의 실행 중, 기판은 제1 플라즈마 처리 장치의 챔버 내에 배치된다. 실리콘 함유층을 형성하는 공정의 실행 후, 막의 플라즈마 에칭을 행하는 공정의 실행 전에, 기판은, 진공 반송계만을 통해 제1 플라즈마 처리 장치로부터 제2 플라즈마 처리 장치에 반송된다. 막의 플라즈마 에칭을 행하는 공정의 실행 중, 기판은 제2 플라즈마 처리 장치의 챔버 내에 배치된다.
하나의 예시적 실시형태에서, 실리콘 함유층을 형성하는 공정에서는, 기판의 온도는 150℃ 이하의 온도로 설정될 수 있다. 이 실시형태에 의하면, 실리콘 함유층의 형성 시의 기판의 온도와 막의 에칭 시의 기판의 온도의 차를 감소시키는 것이 가능해진다.
하나의 예시적 실시형태에서, 실리콘 함유층은, 실리콘과 산소의 결합을 그 골격에 갖고 있지 않아도 좋다. 하나의 예시적 실시형태에서, 막은, 실리콘 산화막이어도 좋다. 실리콘 함유층이 대기에 노출되지 않고 행해지기 때문에, 실리콘 함유층의 산화가 억제된다. 막이 실리콘 산화막인 경우에는, 막의 플라즈마 에칭 시의 실리콘 함유층의 에칭이 억제된다.
다른 예시적 실시형태에서, 막의 에칭에 이용되는 플라즈마 처리 장치가 제공된다. 플라즈마 처리 장치는, 챔버, 가스 공급부, 고주파 전원, 및 제어부를 구비한다. 가스 공급부는, 챔버에 접속되어 있다. 고주파 전원은, 챔버 내의 가스로부터 플라즈마를 형성하기 위해서 고주파 전력을 공급하도록 구성되어 있다. 제어부는, 가스 공급부 및 고주파 전원을 제어하도록 구성되어 있다. 제어부는, 실리콘 함유층을 기판 상에 형성하기 위해서, 실리콘을 함유하는 전구체 가스를 챔버 내에 공급하도록 가스 공급부를 제어하고, 고주파 전력을 공급하도록 고주파 전원을 제어한다. 기판은, 막 및 마스크를 갖는다. 마스크는, 막 상에 형성되어 있고, 패터닝되어 있다. 실리콘 함유층은, 실리콘, 탄소, 및 질소를 포함하고, 막의 재료와는 상이한 재료로 형성된다. 제어부는, 막의 플라즈마 에칭을 행하기 위해서, 처리 가스를 챔버 내에 공급하도록 가스 공급부를 제어하고, 고주파 전력을 공급하도록 고주파 전원을 제어한다.
또 다른 예시적 실시형태에서, 막의 에칭에 이용되는 처리 시스템이 제공된다. 처리 시스템은, 제1 플라즈마 처리 장치, 제2 플라즈마 처리 장치, 진공 반송계, 및 제어부를 구비한다. 진공 반송계는, 제1 플라즈마 처리 장치와 제2 플라즈마 처리 장치 사이에서 기판을 반송하도록 구성되어 있다. 제어부는, 제1 플라즈마 처리 장치, 제2 플라즈마 처리 장치, 및 진공 반송계를 제어하도록 구성되어 있다. 제1 플라즈마 처리 장치 및 제2 플라즈마 처리 장치의 각각은, 챔버, 가스 공급부, 및 고주파 전원을 구비한다. 가스 공급부는, 챔버에 접속되어 있다. 고주파 전원은, 챔버 내의 가스로부터 플라즈마를 형성하기 위해서 고주파 전력을 공급하도록 구성되어 있다. 제어부는, 실리콘 함유층을 기판 상에 형성하기 위해서, 실리콘을 함유하는 전구체 가스를 제1 플라즈마 처리 장치의 챔버 내에 공급하도록 제1 플라즈마 처리 장치의 가스 공급부를 제어하고, 고주파 전력을 공급하도록 제1 플라즈마 처리 장치의 고주파 전원을 제어한다. 기판은, 막 및 마스크를 갖는다. 마스크는, 막 상에 형성되어 있고, 패터닝되어 있다. 실리콘 함유층은, 실리콘, 탄소, 및 질소를 포함하고, 막의 재료와는 상이한 재료로 형성된다. 제어부는, 막의 플라즈마 에칭을 행하기 위해서, 처리 가스를 제2 플라즈마 처리 장치의 챔버 내에 공급하도록 제2 플라즈마 처리 장치의 가스 공급부를 제어하고, 고주파 전력을 공급하도록 제2 플라즈마 처리 장치의 고주파 전원을 제어한다.
이하, 도면을 참조하여 여러 가지 예시적 실시형태에 대해 상세히 설명한다. 한편, 각 도면에서 동일 또는 상당하는 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은 하나의 예시적 실시형태에 따른 에칭 방법의 흐름도이다. 도 1에 도시된 에칭 방법(이하, 「방법(MT)」이라고 함)은, 기판의 막의 에칭을 위해서 실행된다. 방법(MT)에서 에칭되는 기판의 막은, 후술하는 실리콘 함유층의 재료와는 상이한 재료로 형성되어 있다. 방법(MT)에서 에칭되는 기판의 막은, 실리콘 함유층에 대해 선택적으로 에칭될 수 있는 한, 임의의 재료로 형성될 수 있다. 방법(MT)에서 에칭되는 기판의 막은, 예컨대, 실리콘 산화막, 폴리실리콘막, 실리콘 질화막, 또는 카본막이다.
도 2의 (c)는 일례의 기판의 일부 확대 단면도이다. 도 2의 (c)에 도시된 기판(W)은, 실리콘 산화막(OSF) 및 마스크(MK)를 갖는다. 기판(W)은, 하지(下地) 영역(UR)을 더 갖고 있어도 좋다. 실리콘 산화막(OSF)은, 방법(MT)에서 에칭되는 막의 일례이다. 실리콘 산화막(OSF)은, 하지 영역(UR) 상에 형성되어 있다. 마스크(MK)는, 실리콘 산화막(OSF) 상에 형성되어 있다. 마스크(MK)는, 패터닝되어 있다. 즉, 마스크(MK)는, 하나 이상의 개구를 제공하고 있다. 마스크(MK)의 하나 이상의 개구는, 실리콘 산화막(OSF)을 노출시키고 있다. 마스크(MK)는, 실리콘 산화막과는 상이한 재료로 형성되어 있으면, 하나 이상의 임의의 재료로 형성될 수 있다. 또한, 마스크(MK)는, 단일의 막 또는 다층막으로 형성될 수 있다.
일 실시형태에서, 방법(MT)은, 단일의 플라즈마 처리 장치를 이용하여 실행된다. 도 3은 도 1에 도시된 에칭 방법의 실행에 이용될 수 있는 일례의 플라즈마 처리 장치를 개략적으로 도시한 도면이다. 도 3에 도시된 플라즈마 처리 장치(1)는, 용량 결합형의 플라즈마 처리 장치이다. 플라즈마 처리 장치(1)는, 챔버(10)를 구비하고 있다. 챔버(10)는, 그 안에 내부 공간(10s)을 제공하고 있다.
챔버(10)는, 챔버 본체(12)를 포함하고 있다. 챔버 본체(12)는, 대략 원통 형상을 갖고 있다. 내부 공간(10s)은, 챔버 본체(12)의 내측에 제공되어 있다. 챔버 본체(12)는, 알루미늄과 같은 도체로 형성되어 있다. 챔버 본체(12)는, 접지되어 있다. 챔버 본체(12)의 내벽면에는, 내부식성을 갖는 막이 입혀져 있다. 내부식성을 갖는 막은, 산화알루미늄, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다.
챔버 본체(12)의 측벽에는, 통로(12p)가 형성되어 있다. 기판(W)은, 내부 공간(10s)과 챔버(10)의 외부 사이에서 반송될 때에, 통로(12p)를 통과한다. 통로(12p)는, 게이트 밸브(12g)에 의해 개폐 가능하게 되어 있다. 게이트 밸브(12g)는, 챔버 본체(12)의 측벽을 따라 설치되어 있다.
챔버 본체(12)의 바닥부 상에는, 지지부(13)가 설치되어 있다. 지지부(13)는, 절연 재료로 형성되어 있다. 지지부(13)는, 대략 원통 형상을 갖고 있다. 지지부(13)는, 내부 공간(10s) 안에서, 챔버 본체(12)의 바닥부로부터 상방으로 연장되어 있다. 지지부(13)는, 기판 지지기(14)를 지지하고 있다. 기판 지지기(14)는, 챔버(10) 내, 즉 내부 공간(10s) 안에서, 기판(W)을 지지하도록 구성되어 있다.
기판 지지기(14)는, 하부 전극(18) 및 정전 척(20)을 갖고 있다. 하부 전극(18) 및 정전 척(20)은, 챔버(10) 내에 설치되어 있다. 기판 지지기(14)는, 전극 플레이트(16)를 더 가질 수 있다. 전극 플레이트(16)는, 예컨대 알루미늄과 같은 도체로 형성되어 있고, 대략 원반 형상을 갖고 있다. 하부 전극(18)은, 전극 플레이트(16) 상에 설치되어 있다. 하부 전극(18)은, 예컨대 알루미늄과 같은 도체로 형성되어 있고, 대략 원반 형상을 갖고 있다. 하부 전극(18)은, 전극 플레이트(16)에 전기적으로 접속되어 있다.
정전 척(20)은, 하부 전극(18) 상에 설치되어 있다. 정전 척(20)의 상면 위에는, 기판(W)이 배치된다. 정전 척(20)은, 본체 및 전극을 갖는다. 정전 척(20)의 본체는, 유전체로 형성되어 있다. 정전 척(20)의 전극은, 막형의 전극이고, 정전 척(20)의 본체 내에 설치되어 있다. 정전 척(20)의 전극은, 스위치(20s)를 통해 직류 전원(20p)에 접속되어 있다. 정전 척(20)의 전극에 직류 전원(20p)으로부터의 전압이 인가되면, 정전 척(20)과 기판(W) 사이에서 정전 인력이 발생한다. 발생한 정전 인력에 의해, 기판(W)은, 정전 척(20)으로 끌어당겨지고, 정전 척(20)에 의해 유지된다.
기판 지지기(14) 상에는, 에지 링(FR)이 배치된다. 에지 링(FR)은, 한정되는 것은 아니지만, 실리콘, 탄화실리콘, 또는 석영으로 형성될 수 있다. 챔버(10) 내에서 기판(W)의 처리가 행해질 때에는, 기판(W)은, 정전 척(20) 상, 또한, 에지 링(FR)에 의해 둘러싸인 영역 내에, 배치된다.
하부 전극(18)의 내부에는, 유로(18f)가 형성되어 있다. 유로(18f)에는, 칠러 유닛(22)으로부터 배관(22a)을 통해 열교환 매체(예컨대 냉매)가 공급된다. 칠러 유닛(22)은, 챔버(10)의 외부에 설치되어 있다. 유로(18f)에 공급된 열교환 매체는, 배관(22b)을 통해 칠러 유닛(22)으로 복귀된다. 플라즈마 처리 장치(1)에서는, 정전 척(20) 상에 배치된 기판(W)의 온도가, 열교환 매체와 하부 전극(18)의 열교환에 의해, 조정된다.
플라즈마 처리 장치(1)는, 가스 공급 라인(24)을 더 구비할 수 있다. 가스 공급 라인(24)은, 전열 가스(예컨대 He 가스)를, 정전 척(20)의 상면과 기판(W)의 이면 사이에 공급한다. 전열 가스는, 전열 가스 공급 기구로부터 가스 공급 라인(24)에 공급된다.
플라즈마 처리 장치(1)는, 상부 전극(30)을 더 구비하고 있다. 상부 전극(30)은, 기판 지지기(14)의 상방에 설치되어 있다. 상부 전극(30)은, 부재(32)를 통해, 챔버 본체(12)의 상부에 지지되어 있다. 부재(32)는, 절연성을 갖는 재료로 형성되어 있다. 상부 전극(30)과 부재(32)는, 챔버 본체(12)의 상부 개구를 폐쇄하고 있다.
상부 전극(30)은, 상부판(34) 및 지지체(36)를 포함할 수 있다. 상부판(34)의 하면은, 내부 공간(10s)측의 하면이며, 내부 공간(10s)을 구획하고 있다. 상부판(34)은, 실리콘 함유 재료로 형성되어 있다. 상부판(34)은, 예컨대 실리콘 또는 탄화실리콘으로 형성되어 있다. 상부판(34)에는, 복수의 가스 토출 구멍(34a)이 형성되어 있다. 복수의 가스 토출 구멍(34a)은, 상부판(34)을 그 판 두께 방향으로 관통하고 있다.
지지체(36)는, 상부판(34)을 착탈 가능하게 지지한다. 지지체(36)는, 알루미늄과 같은 도전성 재료로 형성된다. 지지체(36)의 내부에는, 가스 확산실(36a)이 형성되어 있다. 지지체(36)에는, 복수의 가스 구멍(36b)이 형성되어 있다. 복수의 가스 구멍(36b)은, 가스 확산실(36a)로부터 하방으로 연장되어 있다. 복수의 가스 구멍(36b)은, 복수의 가스 토출 구멍(34a)에 각각 연통되어 있다. 지지체(36)에는, 가스 도입구(36c)가 형성되어 있다. 가스 도입구(36c)는, 가스 확산실(36a)에 접속되어 있다. 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(41), 유량 제어기군(42), 및 밸브군(43)을 통해, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40), 밸브군(41), 유량 제어기군(42), 및 밸브군(43)은, 가스 공급부(GS)를 구성하고 있다. 가스 소스군(40)은, 복수의 가스 소스를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는, 방법(MT)에서 이용되는 복수의 가스의 소스를 포함하고 있다. 밸브군(41) 및 밸브군(43)의 각각은, 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(42)은, 복수의 유량 제어기를 포함하고 있다. 유량 제어기군(42)의 복수의 유량 제어기의 각각은, 매스 플로우 컨트롤러 또는 압력 제어식의 유량 제어기이다. 가스 소스군(40)의 복수의 가스 소스의 각각은, 밸브군(41)의 대응하는 개폐 밸브, 유량 제어기군(42)의 대응하는 유량 제어기, 및 밸브군(43)의 대응하는 개폐 밸브를 통해, 가스 공급관(38)에 접속되어 있다.
플라즈마 처리 장치(1)에서는, 챔버 본체(12)의 내벽면을 따라, 실드(46)가 착탈 가능하게 설치되어 있다. 실드(46)는, 지지부(13)의 외주에도 설치되어 있다. 실드(46)는, 챔버 본체(12)에 플라즈마 처리의 부생물이 부착되는 것을 방지한다. 실드(46)는, 예컨대, 알루미늄으로 형성된 부재의 표면에 내부식성을 갖는 막을 형성함으로써 구성된다. 내부식성을 갖는 막은, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다.
지지부(13)와 챔버 본체(12)의 측벽 사이에는, 배플 플레이트(48)가 설치되어 있다. 배플 플레이트(48)는, 예컨대, 알루미늄으로 형성된 부재의 표면에 내부식성을 갖는 막을 형성함으로써 구성된다. 내부식성을 갖는 막은, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다. 배플 플레이트(48)에는, 복수의 관통 구멍이 형성되어 있다. 배플 플레이트(48)의 하방, 또한, 챔버 본체(12)의 바닥부에는, 배기구(12e)가 형성되어 있다. 배기구(12e)에는, 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브 및 터보 분자 펌프와 같은 진공 펌프를 갖고 있다.
플라즈마 처리 장치(1)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비하고 있다. 제1 고주파 전원(62)은, 제1 고주파 전력을 발생하는 전원이다. 제1 고주파 전력은, 일례에서는, 플라즈마의 생성에 적합한 주파수를 갖는다. 제1 고주파 전력의 주파수는, 예컨대 27 ㎒∼100 ㎒의 범위 내의 주파수이다. 일례에서, 제1 고주파 전력의 주파수는 60 ㎒일 수 있다. 제1 고주파 전원(62)은, 정합기(66) 및 전극 플레이트(16)를 통해 상부 전극(30)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하측[상부 전극(30)측]의 임피던스를 정합시키기 위한 회로를 갖고 있다. 한편, 제1 고주파 전원(62)은, 정합기(66)를 통해, 하부 전극(18)에 접속되어 있어도 좋다.
제2 고주파 전원(64)은, 제2 고주파 전력을 발생하는 전원이다. 제2 고주파 전력은, 제1 고주파 전력의 주파수보다 낮은 주파수를 갖는다. 제2 고주파 전력은, 기판(W)에 이온을 인입하기 위한 바이어스용의 고주파 전력으로서 이용될 수 있다. 제2 고주파 전력의 주파수는, 예컨대 400 ㎑∼40 ㎒의 범위 내의 주파수이다. 일례에서, 제2 고주파 전력의 주파수는 40 ㎒일 수 있다. 제2 고주파 전원(64)은, 정합기(68) 및 전극 플레이트(16)를 통해 하부 전극(18)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하측[하부 전극(18)측]의 임피던스를 정합시키기 위한 회로를 갖고 있다. 한편, 플라즈마 처리 장치(1)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64) 중 어느 한쪽만을 구비하고 있어도 좋다.
플라즈마 처리 장치(1)는, 제어부(MC)를 더 구비하고 있다. 제어부(MC)는, 프로세서, 메모리와 같은 기억부, 입력 장치, 표시 장치, 신호의 입출력 인터페이스 등을 구비하는 컴퓨터일 수 있다. 제어부(MC)는, 플라즈마 처리 장치(1)의 각부를 제어한다. 제어부(MC)에서는, 오퍼레이터가, 플라즈마 처리 장치(1)를 관리하기 위해서 커맨드의 입력 조작 등을 입력 장치를 이용하여 행할 수 있다. 또한, 제어부(MC)에서는, 표시 장치에 의해, 플라즈마 처리 장치(1)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(MC)의 기억부에는, 제어 프로그램 및 레시피 데이터가 저장되어 있다. 제어 프로그램은, 플라즈마 처리 장치(1)에서 각종 처리를 실행하기 위해서, 제어부(MC)의 프로세서에 의해 실행된다. 제어부(MC)의 프로세서가, 제어 프로그램을 실행하여, 레시피 데이터에 따라 플라즈마 처리 장치(1)의 각부를 제어함으로써, 방법(MT)이 플라즈마 처리 장치(1)에서 실행된다.
다시 도 1을 참조하여, 방법(MT)에 대해 상세히 설명한다. 이하의 설명에서는, 플라즈마 처리 장치(1)를 이용하여 기판(W)에 방법(MT)이 적용되는 경우를 예로 하여, 방법(MT)에 대해 설명한다. 한편, 방법(MT)은, 예시하는 기판(W)과는 상이한 기판에 적용되어도 좋다. 또한, 이하의 설명에서는, 제어부(MC)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 대해서도 상세히 설명한다. 또한, 이하의 설명에서는, 도 1에 더하여, 도 2의 (a), 도 2의 (b), 도 2의 (c), 도 4의 (a), 도 4의 (b), 도 5의 (a), 및 도 5의 (b)를 참조한다. 도 2의 (a)는 마스크의 형성 전의 일 상태에서의 일례의 기판의 일부 확대 단면도이고, 도 2의 (b)는 마스크의 형성 전의 다른 일 상태에서의 일례의 기판의 일부 확대 단면도이며, 도 2의 (c)는 일례의 기판의 일부 확대 단면도이다. 도 4의 (a)는 방법(MT)의 공정(ST1)의 실행 후의 상태에서의 일례의 기판의 일부 확대 단면도이고, 도 4의 (b)는 실리콘 함유층의 에치 백이 행해진 후의 상태에서의 일례의 기판의 일부 확대 단면도이다. 도 5의 (a)는 방법(MT)의 공정(ST2)의 실행 후의 상태에서의 일례의 기판의 일부 확대 단면도이고, 도 5의 (b)는 마스크의 제거 후의 상태에서의 일례의 기판의 일부 확대 단면도이다.
도 1에 도시된 바와 같이 방법(MT)은, 공정(ST1) 및 공정(ST2)을 포함한다. 도 2의 (a)에 도시된 바와 같이, 기판(W)은, 공정(ST1)의 실행 전의 상태에서, 유기막(OF), 반사 방지막(ARF), 및 레지스트 마스크(RM)를 더 갖고 있어도 좋다. 유기막(OF)은, 실리콘 산화막(OSF) 상에 형성되어 있다. 반사 방지막(ARF)은, 유기막(OF) 상에 형성되어 있다. 반사 방지막(ARF)은, 실리콘을 함유할 수 있다. 레지스트 마스크(RM)는, 반사 방지막(ARF) 상에 형성되어 있다. 레지스트 마스크(RM)는, 패터닝되어 있다. 즉, 레지스트 마스크(RM)는, 하나 이상의 개구를 제공하고 있다. 레지스트 마스크(RM)는, 예컨대 리소그래피 기술을 이용하여 패터닝되어 있다.
방법(MT)은, 마스크(MK)를 형성하는 공정을 더 포함하고 있어도 좋다. 마스크(MK)를 형성하는 공정은, 공정(ST1)의 실행 전에 행해진다. 도 2의 (a)에 도시된 기판(W)으로부터 마스크(MK)를 형성하기 위해서, 마스크(MK)를 형성하는 공정에서는, 반사 방지막(ARF)의 플라즈마 에칭이 행해진다. 반사 방지막(ARF)의 플라즈마 에칭의 실행 중에는, 기판(W)이 정전 척(20)에 의해 유지된다. 반사 방지막(ARF)의 플라즈마 에칭에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마가 생성된다. 이 처리 가스는, CF4 가스와 같은 플루오로카본 가스를 포함할 수 있다. 반사 방지막(ARF)은, 플라즈마로부터 공급되는 화학종에 의해 에칭된다. 반사 방지막(ARF)의 플라즈마 에칭의 결과, 도 2의 (b)에 도시된 바와 같이, 레지스트 마스크(RM)의 패턴이 반사 방지막(ARF)에 전사된다.
반사 방지막(ARF)의 플라즈마 에칭을 위해서, 제어부(MC)는, 챔버(10) 내에 처리 가스를 공급하도록, 가스 공급부(GS)를 제어한다. 반사 방지막(ARF)의 플라즈마 에칭을 위해서, 제어부(MC)는, 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 배기 장치(50)를 제어한다. 반사 방지막(ARF)의 플라즈마 에칭을 위해서, 제어부(MC)는, 제1 고주파 전원(62) 및/또는 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및/또는 제2 고주파 전력을 공급시킨다.
마스크(MK)를 형성하는 공정에서는, 계속해서, 도 2의 (b)에 도시된 기판(W)으로부터 마스크(MK)를 형성하기 위해서, 유기막(OF)의 플라즈마 에칭이 행해진다. 유기막(OF)의 플라즈마 에칭의 실행 중에는, 기판(W)이 정전 척(20)에 의해 유지된다. 유기막(OF)의 플라즈마 에칭에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마가 생성된다. 이 처리 가스는, 예컨대 수소 가스와 질소 가스의 혼합 가스이다. 이 처리 가스는, 산소 함유 가스여도 좋다. 유기막(OF)은, 플라즈마로부터 공급되는 화학종에 의해 에칭된다. 유기막(OF)의 플라즈마 에칭의 결과, 도 2의 (c)에 도시된 바와 같이, 반사 방지막(ARF) 패턴이 유기막(OF)에 전사된다. 그 결과, 마스크(MK)가 형성된다. 이 예에서는, 마스크(MK)는, 레지스트 마스크(RM), 반사 방지막(ARF), 및 유기막(OF)을 포함한다.
유기막(OF)의 플라즈마 에칭을 위해서, 제어부(MC)는, 챔버(10) 내에 처리 가스를 공급하도록, 가스 공급부(GS)를 제어한다. 유기막(OF)의 플라즈마 에칭을 위해서, 제어부(MC)는, 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 배기 장치(50)를 제어한다. 유기막(OF)의 플라즈마 에칭을 위해서, 제어부(MC)는, 제1 고주파 전원(62) 및/또는 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및/또는 제2 고주파 전력을 공급시킨다.
방법(MT)에서는, 마스크(MK)를 갖는 기판(W) 상에 도 4의 (a)에 도시된 바와 같이 실리콘 함유층(SCF)을 형성하기 위해서, 공정(ST1)이 실행된다. 실리콘 함유층(SCF)은, 실리콘을 함유하는 전구체 가스를 이용한 플라즈마 처리에 의해 형성된다. 실리콘 함유층(SCF)은, 실리콘, 탄소, 및 질소를 포함한다. 실리콘 함유층(SCF)은, 공정(ST2)에서 에칭되는 막[일례에서는 실리콘 산화막(OSF)]의 재료와는 상이한 재료로 형성되어 있다. 일 실시형태에서, 실리콘 함유층(SCF)은, 실리콘과 산소의 결합을 실질적으로 그 골격에 갖고 있지 않아도 좋다. 실리콘 함유층(SCF)은, 탄질화실리콘막(SiCN막)일 수 있다. 일 실시형태에서, 전구체 가스는, 아미노실란계 가스를 포함한다. 일 실시형태에서, 실리콘 함유층(SCF)은, 전구체 가스와 전구체 가스를 희석하는 가스(이하, 「희석 가스」라고 함)의 혼합 가스를 이용한 플라즈마 처리에 의해, 형성되어도 좋다. 희석 가스는, 산소 함유 가스, 수소 함유 가스, 희가스 등일 수 있다. 수소 함유 가스는, 수소 가스(H2 가스) 및/또는 CH4 가스와 같은 탄화수소 가스를 포함할 수 있다. 희석 가스는, 전구체 가스를 산화시키는 가스여도 좋고, 혹은, 전구체 가스를 환원하는 가스여도 좋다. 공정(ST1)에서 이용되는 혼합 가스는, 아르곤 가스와 같은 희가스를 더 포함하고 있어도 좋다.
일 실시형태에서, 공정(ST1)에서는, 전구체 가스의 과잉의 해리를 억제하기 위해서, 제1 고주파 전력의 파워 레벨 및/또는 제2 고주파 전력의 파워 레벨이, 비교적 낮은 파워 레벨로 설정된다. 일 실시형태에서, 공정(ST1)에서는, 플라즈마의 생성을 위해서, 제1 고주파 전력 및 제2 고주파 전력 중 제2 고주파 전력만이 공급된다. 일 실시형태에서, 공정(ST1)에서는, 전구체 가스의 과잉의 해리를 억제하기 위해서, 챔버(10) 내의 압력이, 비교적 높은 압력으로 설정되어도 좋다.
다른 실시형태에서, 전구체 가스는, SiCl4 가스와 같은 할로겐화 규소 가스여도 좋다. 이 실시형태에서는, 전구체 가스에 더하여 질소 함유 가스 및 탄소 함유 가스를 더 포함하는 혼합 가스를 이용한 플라즈마 처리에 의해, 실리콘 함유층(SCF)이 형성된다. 질소 함유 가스는, 예컨대 NH3 가스이다. 탄소 함유 가스는, CH4 가스와 같은 탄화수소 가스일 수 있다.
공정(ST1)의 실행을 위해서, 제어부(MC)는, 전술한 전구체 가스 또는 혼합 가스를 챔버(10) 내에 공급하도록, 가스 공급부(GS)를 제어한다. 공정(ST1)의 실행을 위해서, 제어부(MC)는, 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 배기 장치(50)를 제어한다. 공정(ST1)의 실행을 위해서, 제어부(MC)는, 제1 고주파 전원(62) 및/또는 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및/또는 제2 고주파 전력을 공급시킨다.
이하, 도 6을 참조한다. 도 6은 도 1에 도시된 에칭 방법의 공정(ST1)의 일례의 타이밍 차트이다. 도 6에서, 횡축은 시간을 나타내고 있다. 도 6에서, 종축은, 공정(ST1)에서 이용되는 그 외의 가스의 유량, 즉 전술한 혼합 가스 중의 전구체 가스 이외의 가스의 유량, 전구체 가스의 유량, 및 고주파 전력을 나타내고 있다. 도 6에 도시된 바와 같이, 일 실시형태의 공정(ST1)은, 시퀀스(SQ)를 반복하는 것을 포함하고 있어도 좋다.
시퀀스(SQ)는, 그 외의 가스를 기판(W)에 공급하는 것을 포함한다. 그 외의 가스는, 전구체 가스가 아미노실란계 가스인 경우에는, 전술한 희석 가스를 포함한다. 그 외의 가스는, 전구체 가스가 아미노실란계 가스인 경우에는, 전술한 희가스를 더 포함할 수 있다. 그 외의 가스는, 전구체 가스가 할로겐화 규소 가스인 경우에는, 전술한 질소 함유 가스 및 탄소 함유 가스를 포함한다. 그 외의 가스는, 제1 기간(P1), 제2 기간(P2), 및 제3 기간(P3)에서, 기판(W)에 공급된다. 제2 기간(P2)은, 제1 기간(P1)에 이어지는 기간이다. 제3 기간(P3)은, 제2 기간(P2)에 이어지는 기간이다.
시퀀스(SQ)는, 제1 기간(P1) 및 제2 기간(P2)에서, 전술한 전구체 가스를 기판(W)에 공급하는 것을 더 포함한다. 시퀀스(SQ)는, 제2 기간(P2) 및 제3 기간(P3)에서 제1 고주파 전력 및/또는 제2 고주파 전력을 공급하는 것을 포함한다. 제2 기간(P2)에서는, 챔버(10) 내에서 혼합 가스로부터 플라즈마가 형성된다. 제3 기간(P3)에서는, 챔버(10) 내에서, 그 외의 가스로부터 플라즈마가 형성된다. 이러한 시퀀스(SQ)의 반복에 의하면, 기판(W)의 표면에 대해 실리콘 함유층(SCF)을 형성하는 것이 가능해진다. 또한, 시퀀스(SQ)의 반복 횟수의 설정에 의해, 실리콘 함유층(SCF)의 막 두께를 조정하는 것이 가능해진다.
한편, 시퀀스(SQ) 내의 제2 기간(P2)에서는, 제1 고주파 전력 및 제2 고주파 전력이 공급되지 않아도 좋다. 즉, 시퀀스(SQ) 내의 제2 기간(P2)에서는, 챔버(10) 내에서 플라즈마가 생성되지 않아도 좋다. 이 경우에는, 제2 기간(P2)에서, 전구체 가스가 기판(W)에 흡착된다. 혹은, 시퀀스(SQ) 내의 제1 기간(P1)∼제3 기간(P3)에서, 챔버(10) 내에서 플라즈마가 생성되어도 좋다. 시퀀스(SQ) 내에서 플라즈마가 생성되는 기간을 조정함으로써, 기판(W) 상에 형성되는 실리콘 함유층(SCF)의 막 두께가 조정될 수 있다. 또한, 제1 기간(P1) 및/또는 제2 기간(P2)에서의 챔버(10) 내의 가스의 압력 및/또는 제2 고주파 전력의 파워 레벨을 조정함으로써, 실리콘 함유층(SCF)이 형성되는 개소를 조정하는 것이 가능해진다. 예컨대, 제1 기간(P1) 및/또는 제2 기간(P2)에서의 챔버(10) 내의 가스의 압력을 비교적 높은 압력으로 설정함으로써, 실리콘 함유층(SCF)을 등방적으로 성막(成膜)하는 것이 가능해진다. 또한, 제1 기간(P1) 및/또는 제2 기간(P2)에서, 챔버(10) 내의 가스의 압력이 비교적 낮은 압력으로 설정되고, 제2 고주파 전력의 파워 레벨이 비교적 높은 레벨로 설정되어도 좋다. 이 경우에는, 실리콘 함유층(SCF)은, 마스크(MK)의 상면과 마스크(MK)의 개구를 구획하는 바닥면에 우선적으로 형성되기 쉬워진다.
방법(MT)에서는, 계속해서, 도 4의 (b)에 도시된 바와 같이, 실리콘 함유층(SCF)의 에치 백이 행해져도 좋다. 구체적으로는, 마스크(MK)의 상면 위 및 실리콘 산화막(OSF)의 표면 상에서 연장되어 있던 실리콘 함유층(SCF)의 부분 영역이 제거되고, 마스크(MK)의 측벽을 따라 연장되어 있는 실리콘 함유층(SCF)의 다른 부분 영역이 남겨진다.
실리콘 함유층(SCF)의 에치 백의 실행 중에는, 기판(W)이 정전 척(20)에 의해 유지된다. 실리콘 함유층(SCF)의 에치 백에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마가 생성된다. 이 처리 가스는, 예컨대 CF4 가스와 같은 플루오로카본 가스를 포함한다. 실리콘 함유층(SCF)의 부분 영역은, 플라즈마로부터 공급되는 화학종에 의해 에칭된다.
실리콘 함유층(SCF)의 에치 백을 위해서, 제어부(MC)는, 챔버(10) 내에 처리 가스를 공급하도록, 가스 공급부(GS)를 제어한다. 실리콘 함유층(SCF)의 에치 백을 위해서, 제어부(MC)는, 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 배기 장치(50)를 제어한다. 실리콘 함유층(SCF)의 에치 백은, 이방성 에칭이다. 따라서, 실리콘 함유층(SCF)의 에치 백을 위해서, 제어부(MC)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및 제2 고주파 전력을 공급시킨다.
방법(MT)에서는, 계속해서, 공정(ST2)이 실행된다. 공정(ST2)에서는, 기판의 막의 플라즈마 에칭이 행해진다. 공정(ST2)의 실행 중에는, 기판은 정전 척(20)에 의해 유지된다. 공정(ST2)에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마가 형성된다. 공정(ST2)에서 이용되는 처리 가스는, 실리콘 함유층(SCF)에 대해 막을 선택적으로 에칭하는 것이 가능한 임의의 가스일 수 있다. 공정(ST2)에서는, 기판의 막은 플라즈마로부터 공급되는 화학종에 의해 에칭된다.
일례의 공정(ST2)에서는, 기판(W)의 실리콘 산화막(OSF)의 플라즈마 에칭이 행해진다. 공정(ST2)의 실행 중에는, 기판(W)은 정전 척(20)에 의해 유지된다. 공정(ST2)에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마가 생성된다. 이 처리 가스는, C4F6 가스와 같은 플루오로카본 가스를 포함한다. 이 처리 가스는, 산소 가스(O2 가스) 및 아르곤 가스와 같은 희가스를 더 포함할 수 있다. 공정(ST2)에서는, 실리콘 산화막(OSF)은, 플라즈마로부터 공급되는 화학종에 의해 에칭된다. 실리콘 산화막(OSF)의 플라즈마 에칭의 결과, 도 5의 (a)에 도시된 바와 같이, 마스크(MK)의 패턴이, 실리콘 산화막(OSF)에 전사된다. 한편, 공정(ST2)의 실행 중에는, 레지스트 마스크(RM) 및 반사 방지막(ARF)도 에칭될 수 있다.
공정(ST2)의 실행을 위해서, 제어부(MC)는, 챔버(10) 내에 처리 가스를 공급하도록, 가스 공급부(GS)를 제어한다. 공정(ST2)의 실행을 위해서, 제어부(MC)는, 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 배기 장치(50)를 제어한다. 공정(ST2)의 실행을 위해서, 제어부(MC)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및 제2 고주파 전력을 공급시킨다.
방법(MT)은, 마스크(MK)를 제거하는 공정을 더 포함하고 있어도 좋다. 마스크(MK), 즉, 유기막(OF)은, O2 가스와 같은 산소 함유 가스를 이용한 플라즈마 처리에 의해 제거된다. 그 결과, 도 5의 (b)에 도시된 기판(W)이 작성된다
마스크(MK)의 제거를 위해서, 제어부(MC)는, 챔버(10) 내에 산소 함유 가스를 공급하도록, 가스 공급부(GS)를 제어한다. 마스크(MK)의 제거를 위해서, 제어부(MC)는, 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 배기 장치(50)를 제어한다. 마스크(MK)의 제거를 위해서, 제어부(MC)는, 제1 고주파 전원(62) 및/또는 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및/또는 제2 고주파 전력을 공급시킨다.
방법(MT)에서는, 마스크 상에 형성되는 실리콘 함유층(SCF)은, 실리콘, 탄소, 및 질소를 포함한다. 따라서, 실리콘 산화층과는 상이한 층을 마스크 상에 형성하여, 막을 에칭하는 것이 가능해진다.
방법(MT)에서는, 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)은, 감압된 환경 하에 배치된다. 즉, 방법(MT)에서는, 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)은 대기에 노출되지 않는다. 환언하면, 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)이 배치되어 있는 환경에서 진공을 깨뜨리지 않고, 기판(W)이 처리된다. 일 실시형태에서는, 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)은, 단일의 플라즈마 처리 장치(1)의 챔버(10) 내에 배치된다.
일 실시형태에서, 마스크(MK) 상에 형성되는 실리콘 함유층(SCF)은, 실리콘과 산소의 결합을 그 골격에 실질적으로 갖고 있지 않다. 또한, 실리콘 함유층(SCF)이 대기에 노출되지 않고, 실리콘 산화막(OSF)의 에칭이 행해진다. 따라서, 실리콘 함유층(SCF)의 산화가 억제된다. 그러므로, 실리콘 산화막(OSF)의 플라즈마 에칭 시의 실리콘 함유층(SCF)의 에칭이 억제된다.
일 실시형태의 공정(ST1)에서는, 기판(W)의 온도는 150℃ 이하의 온도로 설정되어도 좋다. 공정(ST2)의 실행 시에는, 기판(W)의 온도는, 공정(ST1)의 실행 시의 기판(W)의 온도보다 낮은 온도로 설정될 수 있다. 일반적인 실리콘 함유층의 형성 시의 기판의 온도는 400℃와 같은 상당히 높은 온도로 설정되지만, 이 실시형태에서는 실리콘 함유층(SCF)의 형성 시의 기판(W)의 온도가 낮다. 따라서, 이 실시형태에 의하면, 실리콘 함유층(SCF)의 형성 시의 기판(W)의 온도와 막[일례에서는, 실리콘 산화막(OSF)]의 에칭 시의 기판(W)의 온도의 차를 감소시키는 것이 가능해진다. 따라서, 공정(ST1)으로부터 공정(ST2)으로 이행하기까지의 시간이 단축될 수 있다.
이하, 도 7을 참조한다. 도 7은 도 1에 도시된 에칭 방법의 실행에 이용될 수 있는 일례의 처리 시스템을 개략적으로 도시한 도면이다. 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)이 감압된 환경 하에 배치되는 한에서, 공정(ST1)과 공정(ST2)은 상이한 플라즈마 처리 장치를 이용하여 실행되어도 좋다. 도 7에 도시된 처리 시스템은, 이 경우에서 방법(MT)의 실행을 위해서 이용될 수 있다.
도 7에 도시된 처리 시스템(PS)은, 대(2a∼2d), 용기(4a∼4d), 로더 모듈(LM), 얼라이너(AN), 로드록 모듈(LL1, LL2), 프로세스 모듈(PM1∼PM6), 반송 모듈(TF), 및 제어부(MC)를 구비하고 있다. 한편, 처리 시스템(PS)에서의 대의 개수, 용기의 개수, 로드록 모듈의 개수는 2개 이상의 임의의 개수일 수 있다. 또한, 프로세스 모듈의 개수는, 2 이상의 임의의 개수일 수 있다.
대(2a∼2d)는, 로더 모듈(LM)의 일 가장자리를 따라 배열되어 있다. 용기(4a∼4d)는 각각, 대(2a∼2d) 상에 탑재되어 있다. 용기(4a∼4d)의 각각은, 예컨대, FOUP(Front Opening Unified Pod)라고 칭해지는 용기이다. 용기(4a∼4d)의 각각은, 그 내부에 기판(W)을 수용하도록 구성되어 있다.
로더 모듈(LM)은, 챔버를 갖는다. 로더 모듈(LM)의 챔버 내의 압력은, 대기압으로 설정된다. 로더 모듈(LM)의 챔버 내에는, 반송 장치(TU1)가 설치되어 있다. 반송 장치(TU1)는, 예컨대, 다관절 로봇이고, 제어부(MC)에 의해 제어된다. 반송 장치(TU1)는, 용기(4a∼4d)의 각각과 얼라이너(AN) 사이, 얼라이너(AN)와 로드록 모듈(LL1∼LL2)의 각각의 사이, 로드록 모듈(LL1∼LL2)의 각각과 용기(4a∼4d)의 각각의 사이에서 기판(W)을 반송하도록 구성되어 있다. 얼라이너(AN)는, 로더 모듈(LM)에 접속되어 있다. 얼라이너(AN)는, 기판(W)의 위치의 조정(위치의 교정)을 행하도록 구성되어 있다.
로드록 모듈(LL1) 및 로드록 모듈(LL2)의 각각은, 로더 모듈(LM)과 반송 모듈(TF) 사이에 설치되어 있다. 로드록 모듈(LL1) 및 로드록 모듈(LL2)의 각각은, 예비 감압실을 제공하고 있다.
반송 모듈(TF)은, 로드록 모듈(LL1) 및 로드록 모듈(LL2)에 게이트 밸브를 통해 접속되어 있다. 반송 모듈(TF)은, 감압 가능한 반송 챔버(TC)를 갖고 있다. 반송 챔버(TC) 내에는, 반송 장치(TU2)가 설치되어 있다. 반송 장치(TU2)는, 예컨대, 다관절 로봇이고, 제어부(MC)에 의해 제어된다. 반송 장치(TU2)는, 로드록 모듈(LL1∼LL2)의 각각과 프로세스 모듈(PM1∼PM6)의 각각의 사이, 및 프로세스 모듈(PM1∼PM6) 중 임의의 2개의 프로세스 모듈 사이에서, 기판(W)을 반송하도록 구성되어 있다.
프로세스 모듈(PM1∼PM6)의 각각은, 전용의 기판 처리를 행하도록 구성된 처리 장치이다. 프로세스 모듈(PM1∼PM6) 중 하나의 프로세스 모듈은, 제1 플라즈마 처리 장치(1a)이다. 프로세스 모듈(PM1∼PM6) 중 다른 하나의 프로세스 모듈은, 제2 플라즈마 처리 장치(1b)이다. 도 7에 도시된 예에서는, 프로세스 모듈(PM1)이 제1 플라즈마 처리 장치(1a)이고, 프로세스 모듈(PM2)이 제2 플라즈마 처리 장치(1b)이다. 일 실시형태에서, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b)의 각각은, 플라즈마 처리 장치(1)와 동일한 플라즈마 처리 장치일 수 있다.
전술한 반송 모듈(TF)은, 진공 반송계를 구성하고 있다. 반송 모듈(TF)은, 제1 플라즈마 처리 장치(1a)와 제2 플라즈마 처리 장치(1b) 사이에서 기판을 반송하도록 구성되어 있다.
제어부(MC)는, 처리 시스템(PS)에서는, 상기 처리 시스템(PS)의 각부, 예컨대, 제1 플라즈마 처리 장치(1a), 제2 플라즈마 처리 장치(1b), 반송 모듈(TF)을 제어하도록 구성되어 있다.
공정(ST1)의 실행을 위한 제1 플라즈마 처리 장치(1a)의 각부의 제어부(MC)에 의한 제어는, 전술한 공정(ST1)의 실행을 위한 플라즈마 처리 장치(1)의 각부의 제어부(MC)에 의한 제어와 동일하다. 구체적으로는, 제어부(MC)는, 공정(ST1)의 실행을 위해서, 전술한 전구체 가스 또는 혼합 가스를 제1 플라즈마 처리 장치(1a)의 챔버(10) 내에 공급하도록, 제1 플라즈마 처리 장치(1a)의 가스 공급부(GS)를 제어한다. 또한, 공정(ST1)의 실행을 위해서, 제어부(MC)는, 제1 플라즈마 처리 장치(1a)의 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 제1 플라즈마 처리 장치(1a)의 배기 장치(50)를 제어한다. 또한, 제어부(MC)는, 공정(ST1)의 실행을 위해서, 제1 플라즈마 처리 장치(1a)의 제1 고주파 전원(62) 및/또는 제1 플라즈마 처리 장치(1a)의 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및/또는 제2 고주파 전력을 공급시킨다.
제어부(MC)는, 공정(ST1)의 실행 후, 공정(ST2)의 실행 전에, 기판(W)을 반송 모듈(TF)의 감압된 챔버를 통해 제1 플라즈마 처리 장치(1a)의 챔버(10)의 내부 공간(10s)으로부터 제2 플라즈마 처리 장치(1b)의 챔버(10)의 내부 공간(10s)에 반송한다. 이 반송을 위해서, 제어부(MC)는, 반송 모듈(TF)을 제어한다. 방법(MT)에서 처리 시스템(PS)이 이용되는 경우에도, 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)은 대기에 노출되지 않는다. 환언하면, 적어도 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지의 동안, 기판(W)이 배치되어 있는 환경에서 진공을 깨뜨리지 않고, 기판(W)이 처리된다.
공정(ST2)의 실행을 위한 제2 플라즈마 처리 장치(1b)의 각부의 제어부(MC)에 의한 제어는, 전술한 공정(ST2)의 실행을 위한 플라즈마 처리 장치(1)의 각부의 제어부(MC)에 의한 제어와 동일하다. 구체적으로는, 제어부(MC)는, 공정(ST2)의 실행을 위해서, 제2 플라즈마 처리 장치(1b)의 챔버(10) 내에 처리 가스를 공급하도록, 제2 플라즈마 처리 장치(1b)의 가스 공급부(GS)를 제어한다. 또한, 제어부(MC)는, 공정(ST2)의 실행을 위해서, 제2 플라즈마 처리 장치(1b)의 챔버(10) 내의 압력을 지정된 압력으로 제어하도록, 제2 플라즈마 처리 장치(1b)의 배기 장치(50)를 제어한다. 또한, 제어부(MC)는, 공정(ST2)의 실행을 위해서, 제2 플라즈마 처리 장치(1b)의 제1 고주파 전원(62) 및 제2 플라즈마 처리 장치(1b)의 제2 고주파 전원(64)을 제어하여, 제1 고주파 전력 및 제2 고주파 전력을 공급시킨다.
한편, 반사 방지막(ARF)의 플라즈마 에칭을 위해서, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b) 중 한쪽의 각부가, 플라즈마 처리 장치(1)의 각부와 동일하게 제어되어도 좋다. 또한, 유기막(OF)의 플라즈마 에칭을 위해서, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b) 중 한쪽의 각부가, 플라즈마 처리 장치(1)의 각부와 동일하게 제어되어도 좋다. 또한, 실리콘 함유층(SCF)의 에치 백을 위해서, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b) 중 한쪽의 각부가, 플라즈마 처리 장치(1)의 각부와 동일하게 제어되어도 좋다. 또한, 마스크(MK)의 제거를 위해서, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b) 중 한쪽의 각부가, 플라즈마 처리 장치(1)의 각부와 동일하게 제어되어도 좋다. 반사 방지막(ARF)의 플라즈마 에칭 및 유기막(OF)의 플라즈마 에칭은, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b)와는 다른 플라즈마 처리 장치를 이용하여 실행되어도 좋다. 또한, 실리콘 함유층(SCF)의 에치 백 및 반사 방지막(ARF)의 플라즈마 에칭은, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b)와는 다른 플라즈마 처리 장치를 이용하여 실행되어도 좋다.
이상, 여러 가지 예시적 실시형태에 대해 설명해 왔으나, 전술한 예시적 실시형태에 한정되지 않고, 여러 가지 생략, 치환, 및 변경이 이루어져도 좋다. 또한, 상이한 실시형태에서의 요소를 조합하여 다른 실시형태를 형성하는 것이 가능하다.
예컨대, 방법(MT)의 실행에서 이용되는 하나 이상의 플라즈마 처리 장치의 각각은, 임의의 타입의 플라즈마 처리 장치여도 좋다. 그러한 플라즈마 처리 장치는, 유도 결합형의 플라즈마 처리 장치 또는 플라즈마의 생성을 위해서 마이크로파와 같은 표면파를 이용하는 플라즈마 처리 장치여도 좋다. 또한, 제1 플라즈마 처리 장치(1a) 및 제2 플라즈마 처리 장치(1b)는, 서로 상이한 타입의 플라즈마 처리 장치여도 좋다.
이하, 방법(MT)의 평가를 위해서 행한 실험에 대해 설명한다. 실험에서는, 실리콘막 상에 실리콘 산화막으로 형성된 라인·앤드·스페이스 패턴을 갖는 샘플을 준비하였다. 샘플의 직경은 300 ㎜였다. 그리고, 처리 시스템(PS)을 이용하여 상기 샘플에 공정(ST1) 및 공정(ST2)을 적용하였다. 실험에서는, 공정(ST1)을 제1 플라즈마 처리 장치(1a)를 이용하여 행하고, 공정(ST2)을 제2 플라즈마 처리 장치(1b)를 이용하여 행하였다. 실험에서는, 공정(ST1)의 개시 시점으로부터 공정(ST2)의 종료 시점까지, 샘플을 대기에 노출시키지 않았다. 즉, 실험에서는, 공정(ST1)으로부터 공정(ST2)으로 이행할 때에, 반송 모듈(TF)의 감압된 챔버 내의 공간만을 통해 제1 플라즈마 처리 장치(1a)로부터 제2 플라즈마 처리 장치(1b)에 상기 샘플을 반송하였다.
또한, 비교를 위해서 비교 실험을 행하였다. 비교 실험에서는, 전술한 샘플과 동일한 샘플을 준비하고, 제1 플라즈마 처리 장치(1a)를 이용하여 상기 샘플에 공정(ST1)을 적용한 후에, 상기 샘플을 대기에 노출시키고, 그런 후에, 제2 플라즈마 처리 장치(1b)를 이용하여 상기 샘플에 공정(ST2)을 적용하였다.
이하, 실험 및 비교 실험의 각각에서의 공정(ST1) 및 공정(ST2)의 조건을 나타낸다.
<공정(ST1)의 조건>
·아미노실란계 가스: 20 sccm
·H2 가스: 400 sccm
·아르곤 가스: 800 sccm
·챔버(10) 내의 압력: 700 mTorr(93.33 ㎩)
·제1 고주파 전력: 0 W
·제2 고주파 전력: 40 ㎒, 30 W
·샘플의 온도: 120℃
<공정(ST2)의 조건>
·C4F6 가스: 2.7 sccm
·O2 가스: 2.5 sccm
·아르곤 가스: 1000 sccm
·챔버(10) 내의 압력: 30 mTorr(4 ㎩)
·제1 고주파 전력: 40 ㎒, 350 W
·제2 고주파 전력: 13 ㎒, 0 W
·샘플의 온도: 60℃
실험 및 비교 실험에서는, 공정(ST2)의 실행 후의 샘플의 화상(SEM 화상)을 취득하였다. 도 8의 (a)는 처리 전의 샘플의 화상이고, 도 8의 (b)는 비교 실험의 공정(ST2)의 적용 후의 샘플의 화상이며, 도 8의 (c)는 실험의 공정(ST2)의 적용 후의 샘플의 화상이다. 도 8의 (a)와 도 8의 (b)를 비교하면 명백한 바와 같이, 비교 실험에서는, 공정(ST2)의 실행에 의해 실리콘 산화막의 라인의 막 두께가 크게 감소하고 있었다. 이것은, 공정(ST1)의 실행 후, 공정(ST2)의 실행 전에 샘플이 대기에 노출되었기 때문에, 공정(ST1)에서 형성한 실리콘 함유층이 산화한 것이 원인이다. 한편, 도 8의 (a)와 도 8의 (c)를 비교하면 명백한 바와 같이, 실험에서는, 실리콘 산화막의 라인의 막 두께는 거의 감소하고 있지 않았다. 이것은, 공정(ST1)에서 형성한 실리콘 함유층이, 공정(ST2)의 실행 전에 산화하고 있지 않고, 공정(ST2)의 실행 중에 실리콘 산화막의 라인을 보호했기 때문이다.
또한, 다른 실험에서, 플라즈마 처리 장치(1)를 이용하여, 산화실리콘제의 웨이퍼 상에 실리콘 함유층을 형성하였다. 이 실리콘 함유층은 전술한 MT에서의 ST1에서 형성된 막의 일례이다. 실리콘 함유층의 형성 조건을 이하에 나타낸다.
<실리콘 함유층의 형성 조건>
·아미노실란계 가스: 100 sccm
·H2 가스: 400 sccm
·아르곤 가스: 500 sccm
·챔버(10) 내의 압력: 500 mTorr(87.5 ㎩)
·제1 고주파 전력: 60 ㎒, 300 W
·제2 고주파 전력: 0 W
·웨이퍼의 온도: 80℃
그리고, 형성한 실리콘 함유층의 Si-2p 스펙트럼을, 대기 중에서 X선 광전자 분광법을 이용하여 취득하였다. 도 9는 다른 실험에서 작성한 실리콘 함유층의 X선 광전자 분광법에 의한 Si-2p 스펙트럼을 도시한 도면이다. 또한, 도 9에, 실리콘 함유층의 Si-2p 스펙트럼에 더하여, 산화실리콘(SiO2), 질화실리콘(SiN), 탄화실리콘(SiC), 및 다결정 실리콘의 각각의 Si-2p 스펙트럼을 도시한다. 도 9에 도시된 바와 같이, 작성한 실리콘 함유층은, 산화실리콘의 스펙트럼과 질화실리콘의 스펙트럼 사이에 스펙트럼을 갖고 있었다. 또한, 작성한 실리콘 함유층은, 산화실리콘, 질화실리콘, 탄화실리콘, 다결정 실리콘의 각각의 스펙트럼과는 상이한 스펙트럼을 갖고 있었다. 따라서, 전술한 형성 조건에 의해, 산화실리콘, 질화실리콘, 탄화실리콘, 다결정 실리콘과는 상이한 재료로 형성된 실리콘 함유층을 형성하는 것이 가능한 것이 확인되었다.
이상의 설명으로부터, 본 개시의 여러 가지 실시형태는, 설명의 목적으로 본 명세서에서 설명되어 있고, 본 개시의 범위 및 주지로부터 일탈하지 않고 여러 가지 변경을 이룰 수 있는 것이 이해될 것이다. 따라서, 본 명세서에 개시한 여러 가지 실시형태는 한정하는 것을 의도하고 있지 않고, 참된 범위와 주지는, 첨부된 특허청구의 범위에 의해 나타난다.

Claims (11)

  1. 막의 에칭 방법으로서,
    기판 상에 실리콘 함유층을 형성하는 공정이며, 상기 기판은, 상기 막 및 상기 막 상에 형성된 패터닝된 마스크를 갖는, 상기 실리콘 함유층을 형성하는 공정과,
    상기 막의 플라즈마 에칭을 행하는 공정을 포함하고,
    상기 실리콘 함유층은, 실리콘을 함유하는 전구체 가스를 이용한 플라즈마 처리에 의해 형성되고, 실리콘, 탄소, 및 질소를 포함하며, 상기 실리콘 함유층의 재료는, 상기 막의 재료와는 상이하고,
    상기 기판 상에 실리콘 함유층을 형성하는 공정의 개시 시점으로부터 상기 막의 플라즈마 에칭을 행하는 공정의 종료 시점까지의 동안, 상기 기판은, 감압된 환경 하에 배치되는 것인 에칭 방법.
  2. 제1항에 있어서, 상기 전구체 가스는, 아미노실란계 가스인 것인 에칭 방법.
  3. 제1항 또는 제2항에 있어서, 상기 실리콘 함유층을 형성하는 공정에서는, 상기 전구체 가스와 상기 전구체 가스를 희석하는 가스를 포함하는 혼합 가스를 이용한 상기 플라즈마 처리가 행해지는 것인 에칭 방법.
  4. 제1항 또는 제2항에 있어서, 상기 실리콘 함유층을 형성하는 공정은,
    제1 기간, 상기 제1 기간에 이어지는 제2 기간, 상기 제2 기간에 이어지는 제3 기간에서, 상기 전구체 가스를 희석하는 가스를 상기 기판에 공급하고,
    상기 제1 기간 및 상기 제2 기간에서, 상기 전구체 가스를 상기 기판에 공급하며,
    상기 제2 기간에서 상기 전구체 가스 및 상기 전구체 가스를 희석하는 상기 가스로부터 플라즈마를 형성하고, 상기 제3 기간에서 상기 전구체 가스를 희석하는 상기 가스로부터 플라즈마를 생성하기 위해서, 상기 제2 기간 및 상기 제3 기간에서, 고주파 전력을 공급하는 것을 포함하는 시퀀스를 반복하는 것을 포함하는 것인 에칭 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 실리콘 함유층을 형성하는 공정 및 상기 막의 플라즈마 에칭을 행하는 공정은, 단일의 플라즈마 처리 장치를 이용하여 실행되고,
    상기 실리콘 함유층을 형성하는 공정의 개시 시점으로부터 상기 막의 플라즈마 에칭을 행하는 공정의 종료 시점까지의 동안, 상기 기판은, 상기 단일의 플라즈마 처리 장치의 챔버 내에 배치되는 것인 에칭 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 실리콘 함유층을 형성하는 공정에서 이용되는 제1 플라즈마 처리 장치가, 상기 막의 플라즈마 에칭을 행하는 공정에서 이용되는 제2 플라즈마 처리 장치와 진공 반송계를 통해 접속되고,
    상기 실리콘 함유층을 형성하는 공정의 실행 중, 상기 기판은 상기 제1 플라즈마 처리 장치의 챔버 내에 배치되며,
    상기 실리콘 함유층을 형성하는 공정의 실행 후, 상기 막의 플라즈마 에칭을 행하는 공정의 실행 전에, 상기 기판은, 상기 진공 반송계만을 통해 상기 제1 플라즈마 처리 장치로부터 상기 제2 플라즈마 처리 장치에 반송되고,
    상기 막의 플라즈마 에칭을 행하는 공정의 실행 중, 상기 기판은 상기 제2 플라즈마 처리 장치의 챔버 내에 배치되는 것인 에칭 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 실리콘 함유층을 형성하는 공정에서, 상기 기판의 온도는 150℃ 이하의 온도로 설정되는 것인 에칭 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 실리콘 함유층은, 실리콘과 산소의 결합을 그 골격에 갖고 있지 않는 것인 에칭 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 막은, 실리콘 산화막인 것인 에칭 방법.
  10. 막의 에칭에 이용되는 플라즈마 처리 장치로서,
    챔버와,
    상기 챔버에 접속된 가스 공급부와,
    상기 챔버 내의 가스로부터 플라즈마를 형성하기 위해서 고주파 전력을 공급하도록 구성된 고주파 전원과,
    상기 가스 공급부 및 상기 고주파 전원을 제어하도록 구성된 제어부를 포함하고,
    상기 제어부는,
    실리콘, 탄소, 및 질소를 포함하고, 상기 막의 재료와는 상이한 재료로 형성되는 실리콘 함유층을, 상기 막 및 상기 막 상에 형성된 패터닝된 마스크를 갖는 기판 상에 형성하기 위해서, 실리콘을 함유하는 전구체 가스를 상기 챔버 내에 공급하도록 상기 가스 공급부를 제어하고, 상기 고주파 전력을 공급하도록 상기 고주파 전원을 제어하며,
    상기 막의 플라즈마 에칭을 행하기 위해서, 처리 가스를 상기 챔버 내에 공급하도록 상기 가스 공급부를 제어하고, 상기 고주파 전력을 공급하도록 상기 고주파 전원을 제어하는 것인 플라즈마 처리 장치.
  11. 막의 에칭에 이용되는 처리 시스템으로서,
    제1 플라즈마 처리 장치와,
    제2 플라즈마 처리 장치와,
    상기 제1 플라즈마 처리 장치와 상기 제2 플라즈마 처리 장치 사이에서 기판을 반송하는 진공 반송계와,
    상기 제1 플라즈마 처리 장치, 상기 제2 플라즈마 처리 장치, 및 상기 진공 반송계를 제어하도록 구성된 제어부를 포함하고,
    상기 제1 플라즈마 처리 장치 및 상기 제2 플라즈마 처리 장치의 각각은,
    챔버와,
    상기 챔버에 접속된 가스 공급부와,
    상기 챔버 내의 가스로부터 플라즈마를 형성하기 위해서 고주파 전력을 공급하도록 구성된 고주파 전원을 포함하며,
    상기 제어부는,
    실리콘, 탄소, 및 질소를 포함하고, 상기 막의 재료와는 상이한 재료로 형성되는 실리콘 함유층을, 상기 막 및 상기 막 상에 형성된 패터닝된 마스크를 갖는 기판 상에 형성하기 위해서, 실리콘을 함유하는 전구체 가스를 상기 제1 플라즈마 처리 장치의 상기 챔버 내에 공급하도록 상기 제1 플라즈마 처리 장치의 상기 가스 공급부를 제어하고, 상기 고주파 전력을 공급하도록 상기 제1 플라즈마 처리 장치의 상기 고주파 전원을 제어하며,
    상기 기판을 상기 제1 플라즈마 처리 장치로부터 상기 제2 플라즈마 처리 장치에 반송하도록, 상기 진공 반송계를 제어하고,
    상기 막의 플라즈마 에칭을 행하기 위해서, 처리 가스를 상기 제2 플라즈마 처리 장치의 상기 챔버 내에 공급하도록 상기 제2 플라즈마 처리 장치의 상기 가스 공급부를 제어하고, 상기 고주파 전력을 공급하도록 상기 제2 플라즈마 처리 장치의 상기 고주파 전원을 제어하는 것인 처리 시스템.
KR1020200007445A 2019-01-30 2020-01-20 에칭 방법, 플라즈마 처리 장치, 및 처리 시스템 KR20200094664A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019014084A JP7178918B2 (ja) 2019-01-30 2019-01-30 エッチング方法、プラズマ処理装置、及び処理システム
JPJP-P-2019-014084 2019-01-30

Publications (1)

Publication Number Publication Date
KR20200094664A true KR20200094664A (ko) 2020-08-07

Family

ID=71732677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200007445A KR20200094664A (ko) 2019-01-30 2020-01-20 에칭 방법, 플라즈마 처리 장치, 및 처리 시스템

Country Status (5)

Country Link
US (2) US11244804B2 (ko)
JP (1) JP7178918B2 (ko)
KR (1) KR20200094664A (ko)
CN (1) CN111508831B (ko)
TW (1) TWI833877B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023112320A1 (ja) * 2021-12-17 2023-06-22 株式会社日立ハイテク 成膜方法およびプラズマ処理方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016076621A (ja) 2014-10-07 2016-05-12 東京エレクトロン株式会社 被処理体を処理する方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2920848B2 (ja) * 1991-03-19 1999-07-19 東京エレクトロン株式会社 シリコン層のエッチング方法
JP2988455B2 (ja) * 1997-10-15 1999-12-13 日本電気株式会社 プラズマエッチング方法
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
KR100680429B1 (ko) * 2005-07-29 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2009267111A (ja) 2008-04-25 2009-11-12 Tokyo Electron Ltd 半導体デバイスの製造方法、製造装置、コンピュータプログラム、及びコンピュータ可読記憶媒体
US20090286402A1 (en) 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
KR101203201B1 (ko) 2008-06-13 2012-11-21 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2010251654A (ja) * 2009-04-20 2010-11-04 Elpida Memory Inc 成膜方法および半導体装置の製造方法
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
JP2012169408A (ja) 2011-02-14 2012-09-06 Taiyo Nippon Sanso Corp マスク用材料、マスクの形成方法、パターン形成方法、及びエッチング保護膜
EP3929326A3 (en) * 2011-06-03 2022-03-16 Versum Materials US, LLC Compositions and processes for depositing carbon-doped silicon-containing films
CN102509697A (zh) * 2011-11-01 2012-06-20 北京大学 一种制备超细线条的方法
JP2014003085A (ja) * 2012-06-15 2014-01-09 Tokyo Electron Ltd プラズマエッチング方法及びプラズマ処理装置
JP2014022656A (ja) * 2012-07-20 2014-02-03 Ps4 Luxco S A R L パターン形成方法およびそれを用いた半導体装置の製造方法
US9543158B2 (en) * 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP6462477B2 (ja) * 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
JP5938506B1 (ja) * 2015-09-17 2016-06-22 株式会社日立国際電気 基板処理システム、半導体装置の製造方法、プログラム及び記録媒体
JP6537473B2 (ja) * 2015-10-06 2019-07-03 東京エレクトロン株式会社 被処理体を処理する方法
JP6784530B2 (ja) 2016-03-29 2020-11-11 東京エレクトロン株式会社 被処理体を処理する方法
JP6804280B2 (ja) 2016-12-07 2020-12-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016076621A (ja) 2014-10-07 2016-05-12 東京エレクトロン株式会社 被処理体を処理する方法

Also Published As

Publication number Publication date
CN111508831B (zh) 2024-03-26
JP2020123646A (ja) 2020-08-13
US20200243298A1 (en) 2020-07-30
JP7178918B2 (ja) 2022-11-28
US20220122802A1 (en) 2022-04-21
TWI833877B (zh) 2024-03-01
TW202040686A (zh) 2020-11-01
CN111508831A (zh) 2020-08-07
US11244804B2 (en) 2022-02-08

Similar Documents

Publication Publication Date Title
US10923360B2 (en) Method of etching film and plasma processing apparatus
KR101974715B1 (ko) 산화막 제거 방법 및 제거 장치, 및 콘택 형성 방법 및 콘택 형성 시스템
US11594422B2 (en) Film etching method for etching film
US20230215707A1 (en) Method for etching film and plasma processing apparatus
EP0945896A1 (en) Plasma etching method
US10811274B2 (en) Etching method and plasma processing apparatus
US20110303639A1 (en) Methods for processing substrates having metal hard masks
US20220122802A1 (en) Etching method, plasma processing apparatus, and processing system
KR20180119113A (ko) 티타늄 실리사이드 영역을 형성하는 방법
US11404282B2 (en) Method of etching film and plasma processing apparatus
KR20210023738A (ko) 에칭 방법 및 기판 처리 장치
TWI840524B (zh) 蝕刻基板之膜之方法及電漿處理裝置
JP2021106212A (ja) エッチング方法、基板処理装置、及び基板処理システム
TWI797739B (zh) 蝕刻方法、電漿處理裝置及基板處理系統
TW202213517A (zh) 基板處理方法及電漿處理裝置
CN112786442A (zh) 等离子体处理方法及等离子体处理装置
KR20190015132A (ko) 피처리체를 처리하는 방법

Legal Events

Date Code Title Description
A201 Request for examination