KR20200074244A - 전기 특성의 검사 방법 - Google Patents

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Abstract

반도체 장치의 전극이 돌출되어 있지 않은 경우에도 반도체 장치의 전기 특성 검사를 행할 수 있는 전기 특성의 검사 방법을 제공한다. 반도체 장치의 전극에 도전성 입자를 함유하는 이방성 도전 필름을 부착하는 부착 공정(A)과, 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 눌러, 반도체 장치의 전기 특성을 검사하는 검사 공정(B)을 갖는다. 검사 공정(B)에서는, 반도체 장치의 패드 전극(13a)과 프로브(30)가 이방성 도전 필름(20)의 도전성 입자(20a)를 통하여 접속된다.

Description

전기 특성의 검사 방법{ELECTRICAL CHARACTERISTIC INSPECTION METHOD}
본 기술은, 웨이퍼, 칩 등으로 형성된 반도체 장치의 전기 특성의 검사 방법에 관한 것이다. 본 출원은, 일본에서 2016년 4월 12일에 출원된 일본 특허 출원 번호 특원2016-079852를 기초로 하여 우선권을 주장하는 것이며, 이 출원은 참조됨으로써, 본 출원에 원용된다.
종래, 웨이퍼 레벨, 칩 레벨에서의 반도체 장치의 전기 특성 평가는 패드나 범프에 직접 프로브를 접촉시켜 실시하고 있다(예를 들어 특허문헌 1 참조). 이 방법에 의하면, 패키지 전이나 3차원 실장 전의 검사가 가능해지지만, 프로브를 전극 등에 직접 접촉시키기 때문에, 전극 등이 손상되는 경우가 있고, 검사 합격품의 실장 후에, 검사에 기인하는 손상에 의해 불합격품을 발생시키는 경우가 있었다.
이에 대하여, QFP(Quad Flat Package), BGA(Ball grid array) 등의 패키지 디바이스의 전기 특성 평가에서 패키지의 땜납 범프나 리드 핀과 검사 회로 기판을 실리콘 고무 중에 규칙적으로 매설된 금 도금 금속 세선을 갖는 이방 도전성의 엘라스토머 커넥터를 사용하는 것이 알려져 있다(예를 들어 특허문헌 2 참조).
일본 특허 공개 제2009-042008호 공보 일본 특허 공개 (평)8-055648호 공보
그러나, 특허문헌 2에 기재된 엘라스토머 커넥터에서는, 예를 들어 절연층이 개구된 패드와 같이 전극이 돌출되어 있지 않은 경우, 반도체 장치에 접속하기가 곤란해져서, 반도체 장치의 전기 특성 검사를 실시하기가 곤란하다.
본 기술은, 상술한 과제를 해결하는 것이며, 반도체 장치의 전극이 돌출되어 있지 않은 경우에도 반도체 장치의 전기 특성 검사를 실시할 수 있는 전기 특성의 검사 방법을 제공한다.
본 기술의 발명자들은, 예의 검토를 행한 결과, 도전성 입자를 함유하는 이방성 도전 필름을 커넥터로서 사용함으로써, 반도체 장치의 전극이 돌출되어 있지 않은 경우에도 반도체 장치의 전기 특성의 검사가 가능한 것을 알아내었다.
즉, 본 기술에 관한 전기 특성의 검사 방법은, 반도체 장치의 전극에 도전성 입자를 함유하는 이방성 도전 필름을 부착하는 부착 공정과, 상기 이방성 도전 필름을 통하여 상기 반도체 장치의 전극에 프로브를 눌러, 반도체 장치의 전기 특성을 검사하는 검사 공정을 갖는다.
또한, 본 기술에 관한 반도체 장치의 제조 방법은, 웨이퍼에 반도체 장치를 형성하는 집적 회로 형성 공정과, 상기 반도체 장치의 전기 특성을 검사하는 제1 검사 공정과, 상기 제1 검사 공정에서 정상인 반도체 장치의 칩을 기판에 실장하는 실장 공정과, 상기 실장 공정 후의 반도체 장치의 전기 특성을 검사하는 제2 검사 공정을 가지며, 상기 제1 검사 공정 또는 제2 검사 공정의 적어도 한편에서는, 반도체 장치의 전극에 도전성 입자를 함유하는 이방성 도전 필름을 부착하고, 상기 이방성 도전 필름을 통하여 상기 반도체 장치의 전극에 프로브를 눌러, 전기 특성을 검사한다.
본 기술에 의하면, 도전성 입자를 함유하는 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 누르기 때문에, 반도체 장치의 전극이 돌출되어 있지 않은 경우에도 전기 특성 검사를 행할 수 있다.
도 1은 웨이퍼에 형성된 반도체 장치의 전극에 이방성 도전 필름을 부착하는 부착 공정을 모식적으로 나타내는 단면도이다.
도 2는 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 누르는 검사 공정을 모식적으로 나타내는 단면도이다.
도 3은 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 누르는 검사 공정의 변형예를 모식적으로 나타내는 단면도이다.
도 4는 반도체 장치의 제조 방법의 일 형태를 모식적으로 나타내는 단면도이다.
이하, 본 기술의 실시 형태에 대하여, 하기 순서에서 상세히 설명한다.
1. 전기 특성의 검사 방법
2. 반도체 장치의 제조 방법
<1. 전기 특성의 검사 방법>
본 기술을 적용한 전기 특성의 검사 방법은, 반도체 장치의 전극에 도전성 입자를 함유하는 이방성 도전 필름을 부착하는 부착 공정(A)과, 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 눌러, 반도체 장치의 전기 특성을 검사하는 검사 공정(B)을 갖는다. 이에 의해, 반도체 장치의 전극과 프로브가 이방성 도전 필름의 도전성 입자를 통하여 접속되기 때문에, 반도체 장치의 전기 특성을 검사할 수 있다.
반도체 장치는, 웨이퍼 상에 형성된 웨이퍼 레벨, 개편화된 칩 레벨, 패키지 후의 패키지 레벨 중 어느 것이어도 된다. 이하에서는, 관통 전극이 웨이퍼의 두께 방향으로 관통하여 형성된 반도체 장치의 웨이퍼 레벨에서의 전기 특성의 검사 방법에 대하여, 부착 공정(A), 검사 공정(B), 및 검사 공정(B) 후에 반도체 장치로부터 이방성 도전 필름을 박리하는 박리 공정(C)을 설명한다.
[부착 공정(A)]
도 1은, 웨이퍼에 형성된 반도체 장치의 전극에 이방성 도전 필름을 부착하는 부착 공정을 모식적으로 나타내는 단면도이다. 도 1에 나타낸 바와 같이, 부착 공정(A)에서는, 반도체 장치의 전극에 도전성 입자(20a)를 함유하는 이방성 도전 필름(20)을 부착한다.
일례로서 나타내는 반도체 장치는, 예를 들어 관통 전극(11a)을 갖는 웨이퍼(11)와, 집적 회로가 형성된 제1 배선층(12)과, 패드 전극(13a)을 갖는 제2 배선층(13)을 구비한다. 또한 반도체 장치는, 웨이퍼(11)를 박막화했을 때의 서포트재로서 제1 배선층(12)측에 지지 기판(14)을 구비한다.
웨이퍼(11)는, 예를 들어 실리콘 기판이며, 기판 두께 방향으로 관통하는 관통 전극(11a)을 갖는다. 관통 전극(11a)은, TSV(스루 실리콘 비아)라고도 불리며, 일단부가 집적 회로와 전기적으로 접속되어, 집적 회로의 단자를 제2면측으로 인출한다.
제1 배선층(12)은, 웨이퍼(11)의 제1면(소위 표면)측에 형성되고, 관통 전극(11a)의 일단부에 접속된 집적 회로를 갖는다. 집적 회로는, 웨이퍼(11) 상에 예를 들어 트랜지스터, 저항(전기 저항), 콘덴서 등의 기능을 갖는 소자를 집적시킨 것이다.
제2 배선층(13)은 웨이퍼(11)의 제2면(소위 이면)측에 형성되고, 관통 전극(11a)의 타단부와 전기적으로 접속된 패드 전극(13a)을 갖는다. 패드 전극(13a)은 절연막의 개구에 의해 제2 배선층(13)의 표면보다 내부측에 있다.
이방성 도전 필름(20)은, 결합제에 도전성 입자(20a)가 분산되어 이루어지는 것이다. 결합제로서는, 특별히 한정되는 것은 아니고, 후술하는 검사 공정(B)에 서, 프로브의 누름에 의해 적절하게 유동되는 수지를 사용할 수 있다. 이러한 결합제로서는, 예를 들어 에폭시 수지계, 아크릴 수지계, 실리콘 고무계 등을 들 수 있다. 또한, 도 1에 나타내는 이방성 도전 필름(20)은, 설명을 단순하게 하기 위해, 도전성 입자(20a)를 함유하는 단층으로 했지만, 이에 한정되는 것은 아니며, 예를 들어 도전성 입자(20a)를 함유하는 층을 적층하여, 세로 방향으로 도전성 입자를 배열할 수도 있다. 또한, 이방성 도전 필름(20)은, 접착 용도가 아니기 때문에, 경화제를 배합하지 않아도 되지만, 후술하는 검사 공정(B)에서 이방성 도전 필름이 적당한 점도를 얻기 위해서나, 후술하는 박리 공정(C)에서 이방성 도전 필름의 박리를 용이하게 하기 위해, 경화제를 배합해도 된다.
또한, 이방성 도전 필름(20)의 두께는, 프로브에 의한 도전성 입자(20a)의 포착성의 관점에서, 도전성 입자(20a)의 평균 입경의 50 내지 1000％인 것이 바람직하고, 80 내지 500％인 것이 보다 바람직하고, 90 내지 200％인 것이 더욱 바람직하다. 이방성 도전 필름(20)은 접착 용도가 아니기 때문에, 도전성 입자(20a)가 노출되어 있어도 상관없다.
도전성 입자(20a)로서는, 이방성 도전 필름에서 사용되는 도전성 입자를 사용할 수 있다. 이러한 도전성 입자 중에서도 수지 입자의 표면에 도전층을 형성하여 이루어지는 것을 사용하는 것이 바람직하다. 수지 입자로서는, 예를 들어 에폭시 수지, 페놀 수지, 아크릴 수지, 아크릴로니트릴·스티렌(AS) 수지, 벤조구아나민 수지, 디비닐벤젠계 수지, 스티렌계 수지 등의 입자를 사용할 수 있다. 이에 의해, 프로브의 누름 시에 도전성 입자(20a)가 압축되기 때문에, 패드 전극(13a)의 손상을 억제할 수 있다.
도전성 입자(20a)의 평균 입경은, 통상 1 내지 30㎛, 바람직하게는 2 내지 20㎛, 보다 바람직하게는 2.5 내지 15㎛이며, 전극의 폭보다도 작은 것이 바람직하다. 이에 의해, 프로브와 전극 사이의 도전성 입자의 포착성을 향상시킬 수 있다.
도전성 입자(20a)의 결합제 중의 평균 입자 밀도는, 접속성의 관점에서, 바람직하게는 100 내지 100000개/㎟, 보다 바람직하게는 500 내지 80000개/㎟이다. 도전성 입자(20a)는, 필름 평면에서 보아 개별적으로 독립되어 있어도 되고, 또한 임의로 배치되어 존재하고 있어도 된다. 도전성 입자(20a)를 소정의 위치 관계에서 배치하는 경우, 전극 사이즈나 레이아웃에 따라, 개수 밀도나 도전성 입자 간 거리 등을 설정할 수 있다. 이에 의해, 이후 예상되는 40㎛ 피치 정도의 전극에도 대응하는 것이 가능해진다.
[검사 공정(B)]
도 2는, 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 누르는 검사 공정을 모식적으로 나타내는 단면도이다. 도 2에 나타낸 바와 같이, 검사 공정(B)에서는, 이방성 도전 필름(20)을 통하여 반도체 장치의 전극에 프로브(30)를 누르고, 반도체 장치의 전기 특성을 검사한다. 이에 의해, 반도체 장치의 전극에 프로브(30)가 직접 접촉하지 않기 때문에, 전극 등의 손상을 억제할 수 있다.
프로브(30)는 전기 특성을 검사하기 위한 탐침이며, 도 2에 나타낸 바와 같이 전극면에 대하여 수직으로 세우는 것이 바람직하다. 프로브(30)는, 복수의 핀이 배열되어 있어도 된다. 프로브(30)의 선단 형상은, 도전성 입자(20a)의 포착의 관점에서, 평면, 오목면, 톱니면 등인 것이 바람직하다. 프로브(30)의 선단 직경은 도전성 입자(20a)의 포착성이 높으면, 특별히 한정되는 것은 아니고, 반도체 장치의 전극이 돌출되어 있지 않은 경우, 전극의 폭보다 작은 것이 바람직하지만, 반도체 장치의 전극이 돌출되어 있는 경우는, 인접 전극에 쇼트하지 않는 범위에서 전극의 폭보다 커도 상관없다.
전기 특성의 검사는, 예를 들어 트랜지스터, 저항(전기 저항), 콘덴서 등의 특성을 측정함으로써 행해진다.
[박리 공정(C)]
박리 공정(C)에서는, 반도체 장치로부터 이방성 도전 필름(20)을 박리한다. 박리 방법은 특별히 한정되지 않지만, 이방성 도전 필름(20)을 경화시킨 뒤에 박리할 수도 있다. 또한, 이방성 도전 필름(20)의 박리 후에 웨이퍼를 세정할 수도 있다.
또한, 이방 도전성 필름(20)을 완전 경화시키지 않는 경우, 이방성 도전 필름(20)을 재이용하는 것이 가능해진다. 또한, 프로브의 누름에 의한 도전성 입자의 이동이 작은 경우, 필름 면내의 동일 영역에서 복수회 사용하는 것이 가능해진다.
[변형예]
상술한 전기 특성의 검사 방법에서는, 반도체 장치가 형성된 웨이퍼의 편면에 이방성 도전 필름을 부착하는 것으로 했지만, 웨이퍼의 양면에 이방성 도전 필름을 부착하게 할 수도 있다. 즉, 상술한 부착 공정에서, 반도체 장치의 제1면의 전극에 도전성 입자를 함유하는 제1 이방성 도전 필름을 부착함과 함께, 반도체 장치의 제2면의 전극에 도전성 입자를 함유하는 제2 이방성 도전 필름을 부착하고, 상술한 검사 공정에서, 제1 이방성 도전 필름을 통하여 반도체 장치의 제1면의 전극에 제1 프로브를 누름과 함께, 제2 이방성 도전 필름을 통하여 반도체 장치의 제2면의 전극에 제2 프로브를 누르게 할 수도 있다.
도 3은, 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 누르는 검사 공정의 변형예를 모식적으로 나타내는 단면도이다. 변형예로서 나타내는 반도체 장치는, 예를 들어 관통 전극(15a)을 갖는 웨이퍼(15)를 구비하고, 웨이퍼(15)에 집적 회로가 형성되어 있다. 관통 전극(15a)의 양단에 접속된 전극은, 웨이퍼(15)로부터 돌출되어 있고, 웨이퍼(15)의 양면에는 각각 도전성 입자(21a, 22a)를 함유하는 이방성 도전 필름(21, 22)이 부착되어 있다. 이방성 도전 필름(21, 22)을 부착하는 방법으로는, 라미네이트를 들 수 있다.
전기 특성의 검사시는 프로브(31, 32)를 대향시켜 제1면의 전극 및 제2면의 전극을 누르는 것이 바람직하다. 이에 의해, 프로브(31, 32)에 의해 웨이퍼(15)를 끼우는 것으로 되기 때문에, 프로브(31, 32)의 위치 정렬 정밀도를 향상시킬 수 있다.
이와 같이 이방성 도전 필름을 커넥터로서 사용함으로써, TSV 기술에 의한 3차원 실장 패키지 등의 양면 단자 구조를 갖는 칩이나 웨이퍼여도, 전기 특성의 검사를 행할 수 있다.
<2. 반도체 장치의 제조 방법>
본 기술을 적용한 반도체 장치의 제조 방법은, 웨이퍼에 반도체 장치를 형성하는 집적 회로 형성 공정(A1)과, 반도체 장치의 전기 특성을 검사하는 제1 검사 공정(B1)과, 제1 검사 공정(B1)에서 정상인 반도체 장치의 칩을 기판에 실장하는 실장 공정(C1)과, 실장 공정(C1) 후의 반도체 장치의 전기 특성을 검사하는 제2 검사 공정(D1)을 갖고, 제1 검사 공정(B1) 또는 제2 검사 공정(D1)의 적어도 한쪽에서는, 반도체 장치의 전극에 도전성 입자를 함유하는 이방성 도전 필름을 부착하고, 이방성 도전 필름을 통하여 반도체 장치의 전극에 프로브를 눌러, 전기 특성을 검사하는 것이다.
이하에서는, 관통 전극이 웨이퍼의 두께 방향으로 관통하여 형성된 반도체 장치의 칩을 기판에 3차원 실장하는 방법에 대하여, 집적 회로 형성 공정(A1), 제1 검사 공정(B1), 웨이퍼에 관통 전극을 형성하는 관통 전극 형성 공정(B2), 관통 전극의 전기 특성을 검사하는 관통 전극 검사 공정(B3), 실장 공정(C1), 및 제2 검사 공정(D1)을 설명한다.
도 4는, 본 기술을 적용한 반도체 장치의 제조 방법의 일 형태를 모식적으로 나타내는 단면도이며, 도 4의 (A)는, 제1면에 반도체 장치를 형성한 웨이퍼의 단면을 나타내며, 도 4의 (B)는, 제2면에 관통 전극에 접속된 전극을 형성한 웨이퍼의 단면을 나타내고, 도 4의 (C)는 개편화된 칩의 단면을 나타내며, 도 4의 (D)는 칩을 적층시킨 3차원 실장체의 단면도를 나타낸다.
[집적 회로 형성 공정(A1)]
도 4의 (A)에 나타내는 바와 같이, 집적 회로 형성 공정(A1)에서는, 웨이퍼(51)의 제1면에 반도체 장치를 포함하는 제1 배선층(52)을 형성한다.
[제1 검사 공정(B1)]
제1 검사 공정(B1)에서는, 반도체 장치의 전기 특성을 검사하는 웨이퍼 테스트(회로 테스트)를 행한다. 제1 검사 공정에서의 검사 방법으로서, 상술한 전기 특성의 검사 방법을 사용할 수 있다. 웨이퍼 테스트에서 정상인 경우, 웨이퍼(51)의 제1면에 서포트재로서 지지 기판(54)이 부착되고, 제2면측에서 웨이퍼(51)의 두께를 얇게 한다. 웨이퍼 테스트에서 이상인 경우 웨이퍼(51)가 파기된다.
[관통 전극 형성 공정(B2)]
도 4의 (B)에 나타내는 바와 같이, 관통 전극 형성 공정(B2)에서는, 웨이퍼(51)에 관통 전극(51a)을 형성한다. 예를 들어 웨이퍼(51)에 깊은 구멍을 형성하고, 그 내부에 얇은 절연막을 피막하고, 내부를 도전 재료로 매립함으로써 관통 전극(51a)을 형성한다. 관통 전극(51a)은, 제1면측이 제1 배선층(52)의 집적 회로 소정의 내부 배선과 접촉하여, 전기적 접속이 취해지고 있다.
또한, 관통 전극(51a)의 제2면측에 전극 접속 배선을 형성하여, 제2 배선층(53)을 형성한다. 본 예에서는, 관통 전극(51a)과 접속된 범프 전극(53a)과 패드 전극(53b)을 형성한다. 예를 들어, 제2면측의 전극 접속 배선 상에 절연막을 성막하고, 레지스트를 도포하여, 노광 및 RIE(Reactive Ion Etching) 가공을 하고, 범프 전극(53a)과 패드 전극(53b)의 개소에서, 절연막(5)을 개구하고, 범프 전극(53a)을 리플로우에 의해 형성한다.
[관통 전극 검사 공정(B3)]
관통 전극 검사 공정에서는, 관통 전극에 도전성 입자를 함유하는 이방성 도전 필름을 부착하고, 이방성 도전 필름을 통하여 관통 전극의 전기 특성을 검사한다. 관통 전극 테스트는, 주로, 관통 전극(51a)의 도통 테스트(오픈, 쇼트 불량)이지만, 관통 전극(51a)을 통하여 제1 검사 공정(B1)의 회로 테스트를 행해도 된다. 관통 전극 테스트에서도, 상술한 전기 특성의 검사 방법을 사용할 수 있다. 본 기술에서는, 이방성 도전 필름을 커넥터로서 사용하기 때문에, 돌기 상의 범프 전극(53a), 돌출되지 않은 패드 전극(53b)의 어느 것이든, 전기 특성의 검사를 행할 수 있다.
[실장 공정(C1)]
도 4의 (C)에 나타내는 바와 같이, 제1 검사 공정(B1) 및 관통 전극 검사 공정(B3)에서 정상인 반도체 장치는, 칩으로 개편화되어, 지지 기판(54)이 박리된다.
다음으로, 도 4의 (D)에 나타내는 바와 같이, 반도체 장치의 칩을 기판에 3차원 실장된다. 예를 들어, 인터포저 기판(61) 상에 복수의 반도체 장치의 칩과 열경화성 접착제(62a, 62b, 62c)를 적층 배치하고, 일괄 압착함으로써 3차원 실장할 수 있다.
[제2 검사 공정(D1)]
마지막으로, 3차원 실장된 패키지품의 전기 특성을 검사한다. 최종 테스트에서도, 상술한 전기 특성의 검사 방법을 사용할 수 있다. 즉, 인터포저 기판(61)의 전극에 이방성 도전 필름을 부착하고, 이방성 도전 필름을 통하여 반도체 장치의 전기 특성을 검사한다.
이상 설명한 바와 같이, 제1 검사 공정(B1), 관통 전극 검사 공정(B3), 및 제2 검사 공정(D1)의 모든 테스트에서, 이방성 도전 필름을 커넥터로서 사용하여 전기 특성을 검사할 수 있다. 또한, 이들 테스트는 오토 프로버에 로드할 수 있기 때문에, 시험 시간 및 비용을 삭감할 수 있다. 또한, 종래의 커넥터에서는, 패키지 레벨의 검사밖에 행할 수 없었지만, 본 기술에서는, 웨이퍼 레벨의 검사를 행할 수 있고, 3차원 실장 전이나 패키지 전의 사전 스크리닝을 행할 수 있다.
또한, 상술한 반도체 장치의 제조 방법에서는, 비아 라스트 프로세스로서 설명했지만, 비아 퍼스트 프로세스로서 할 수도 있다. 비아 퍼스트 프로세스의 경우, 관통 전극 형성 공정(B2) 및 관통 전극 검사 공정(B3)은, 집적 회로 형성 공정(A1)보다도 전단계에 행해진다. 또한, 상술한 관통 전극 테스트에서는, 웨이퍼 상태에서 행하는 것으로 설명했지만, 핸들링성에 지장이 없으면, 칩 상태에서 행할 수도 있다. 본 기술에서는, 이방성 도전 필름이 비교적 부드럽기 때문에, 칩 상태에서도 칩 파괴를 억제할 수 있다.
11: 웨이퍼
11a: 관통 전극
12: 제1 배선층
13: 제2 배선층
13a: 패드 전극
14: 지지 기판
20, 21, 22: 이방성 도전 필름
20a: 도전성 입자
30, 31, 32: 프로브
51: 웨이퍼
51a: 관통 전극
52: 제1 배선층
53: 제2 배선층
53a: 범프 전극
53b: 패드 전극
54: 지지 기판
61: 인터포저 기판
62a, 62b, 62c: 열경화성 접착제

Claims (1)

  1. 제1항에 따른 장치.
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