KR100844627B1 - 이방 도전성 시트, 그의 제조 방법 및 그의 응용 - Google Patents

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Abstract

본 발명에는 접속 대상체를 오염시키지 않고, 고온 환경하에서 접속 대상체에 의해 가압된 상태로 장시간 방치된 경우에도, 접속 대상체에 접촉되지 않고, 전하가 축적되는 것이 방지 또는 억제되어 정전기에 의한 악영향을 배제할 수 있는 이방 도전성 시트, 그의 제조 방법 및 그의 응용이 개시되어 있다.
본 발명의 이방 도전성 시트 (10)은 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 (12) 및 이들 도전부를 서로 절연하는 절연부 (13)을 갖는 이방 도전성 시트 본체 (11)과, 이 이방 도전성 시트 본체 (11)에서의 한쪽면 또는 양면에 적어도 절연부를 피복하도록 일체적으로 형성된 DLC막 (15)을 갖는다.
이방 도전성 시트, 탄성 고분자 물질, 표면 저항률, 도전부, 절연부, 이온 에칭, 프레임판, 이방 도전성 커넥터, 웨이퍼, 개구, 회로 검사용 프로브, 회로 검사 장치

Description

이방 도전성 시트, 그의 제조 방법 및 그의 응용{Anisotropic Conductive Sheet, Its Manufacturing Method, and Its Application}
본 발명은 반도체 집적 회로 등의 회로 장치의 전기적 검사에 커넥터로서 사용될 수 있는 이방 도전성 시트, 그의 제조 방법 및 그의 응용에 관한 것이다.
이방 도전성 엘라스토머 시트는 두께 방향으로만 도전성을 나타내는 것, 또는 두께 방향으로 가압되었을 때 두께 방향으로만 도전성을 나타내는 가압 도전성 도전부를 갖는 것이며, 납땜 또는 기계적 감합 등의 수단을 이용하지 않고 조밀한 전기적 접속을 달성할 수 있는 것, 기계적 충격이나 변형을 흡수하여 부드러운 접속이 가능한 것 등의 특징을 갖기 때문에, 이러한 특징을 이용하여, 예를 들면 전자 계산기, 전자식 디지탈 시계, 전자 카메라, 컴퓨터 키보드 등의 분야에 있어서 회로 장치, 예를 들면 인쇄 회로 기판과 리드레스 칩 캐리어, 액정 패널 등과의 상호간의 전기적 접속을 달성하기 위한 커넥터로서 널리 이용되고 있다.
또한, 패키지 IC, MCM 등의 반도체 집적 회로 장치, 집적 회로가 형성된 웨이퍼, 인쇄 회로 기판 등의 회로 장치의 전기적 검사에 있어서는, 검사 대상인 회로 장치의 한쪽면에 형성된 피검사 전극과, 검사용 회로 기판의 표면에 형성된 검사 전극의 전기적 접속을 달성하기 위해, 전기 회로 부품의 피검사 전극 영역과 검사용 회로 기판의 검사 전극 영역 사이에 이방 도전성 엘라스토머 시트를 개재하는 것이 행해지고 있다.
종래, 이러한 이방 도전성 엘라스토머 시트로서는 여러가지 구조의 것이 알려져 있으며, 예를 들면 일본 특허 공개 (소)51-93393호 공보 등에는 금속 입자를 엘라스토머 중에 균일하게 분산시켜 얻어지는 이방 도전성 엘라스토머 시트(이하, 이것을「분산형 이방 도전성 엘라스토머 시트」라고 함)가 개시되어 있고, 일본 특허 공개 (소)53-147772호 공보 등에는 도전성 자성체 입자를 엘라스토머 중에 불균일하게 분포시킴으로써 두께 방향으로 신장하는 다수의 도전부와, 이들을 서로 절연하는 절연부가 형성되어 이루어지는 이방 도전성 엘라스토머 시트(이하, 이것을「편재형 이방 도전성 엘라스토머 시트」라고 함)가 개시되어 있으며, 일본 특허 공개 (소)61-250906호 공보 등에는 도전부의 표면과 절연부 사이에 단차가 형성된 편재형 이방 도전성 엘라스토머 시트가 개시되어 있다.
또한, 편재형 이방 도전성 엘라스토머 시트는, 접속해야 할 회로 장치의 전극 패턴과 대칭인 패턴에 따라 도전부가 형성되어 있기 때문에, 분산형 이방 도전성 엘라스토머 시트와 비교하여 접속해야 할 전극의 배열 피치, 즉 인접하는 전극의 중심간 거리가 작은 회로 장치 등에 대해서도 전극간의 전기적 접속을 높은 신뢰성으로 달성할 수 있다는 점에서 유리하다.
그러나, 종래의 이방 도전성 엘라스토머 시트에 있어서는, 이하와 같은 문제가 있었다.
반도체 집적 회로 장치 등의 회로 장치의 전기적 검사에 있어서는, 잠재적 결함을 갖는 회로 장치를 선별하기 위해, 고온 환경하에서 회로 장치의 전기적 검사를 행하는 번인(burn-in) 시험이 행해지고 있다.
이방 도전성 엘라스토머 시트를 사용한 번인 시험에 대하여 구체적으로 설명하면, 이방 도전성 엘라스토머 시트의 한쪽면에 피검사 회로 장치를 배치함과 동시에, 해당 이방 도전성 엘라스토머 시트의 다른쪽면에 검사용 회로 기판을 배치하고, 추가로 이들을 두께 방향으로 가압함으로써 피검사 회로 장치의 피검사 전극과 검사용 회로 기판의 검사 전극의 전기적 접속이 달성된다. 이어서, 피검사 회로 장치를 소정의 온도로 가열하고, 이 상태에서 소정 시간 유지한다. 그 후, 해당 피검사 회로 장치의 목적하는 전기적 검사가 행해진다.
그러나, 이방 도전성 엘라스토머 시트를 형성하는 탄성 고분자 물질, 예를 들면 실리콘 고무 중에는 미경화의 저분자량 성분이 잔존하고 있으며, 해당 저분자량 성분이 이방 도전성 엘라스토머 시트의 표면으로 흘러나오기 때문에, 해당 이방 도전성 엘라스토머 시트에 접촉하는 피검사 회로 장치가 오염된다.
또한, 이방 도전성 엘라스토머 시트는 저분자량 성분이 잔존함으로써, 높은 온도에서 접착성을 띠기 때문에, 고온 환경하에서 피검사 회로 장치에 압접된 상태로 장시간 유지된 경우에는, 이방 도전성 엘라스토머 시트가 피검사 회로 장치에 접착되는 결과, 양자를 박리시킬 때에는 이방 도전성 엘라스토머 시트 및 피검사 회로 장치 중 어느 하나 또는 양쪽에 손상을 준다는 문제가 있었다.
한편, 이방 도전성 엘라스토머 시트와 피검사 회로 장치 사이에 시트상 커넥터를 개재시켜 번인 시험을 행하는 경우에는, 저분자량 성분에 의한 피검사 회로 장치의 오염, 및 피검사 회로 장치에 대한 이방 도전성 엘라스토머 시트의 접착이 생기는 것을 피할 수 있다.
그런데, 이러한 경우에는 이방 도전성 엘라스토머 시트가 시트상 커넥터에 접착되는 결과, 양자를 박리시킬 때에는 이방 도전성 엘라스토머 시트 및 시트상 커넥터 중 어느 하나 또는 양쪽에 손상을 준다. 또한, 이방 도전성 엘라스토머 시트가 시트상 커넥터에 접착되면, 해당 시트상 커넥터가 휘어지기 때문에, 이러한 상태로 회로 장치의 전기적 검사에 사용하는 경우에는 피검사 회로 장치에서의 모든 피검사 전극에 대하여 안정적인 전기적 접속을 달성하는 것이 곤란해진다.
또한, 종래의 이방 도전성 엘라스토머 시트를 땜납으로 이루어지는 피검사 전극을 갖는 회로 장치의 전기적 검사에 사용하는 경우에는, 이하와 같은 문제가 있었다.
즉, 땜납으로 이루어지는 피검사 전극을 갖는 회로 장치의 프로브 시험에 다수회에 걸쳐 반복 사용했을 경우나, 고온 환경하에서의 시험, 예를 들면 번인 시험에 반복 사용했을 경우에는 피검사 전극을 구성하는 땜납 물질이 이방 도전성 엘라스토머 시트의 표면에 부착하고, 나아가 도전성 입자 중에 확산되는 결과, 목적하는 도전성을 유지하는 것이 곤란해진다.
이러한 문제를 해결하기 위해, 이방 도전성 엘라스토머 시트에서의 도전부 표면에 땜납 물질에 대하여 내확산성을 가진 금속층을 형성하는 수단이 제안되어 있다(예를 들면, 일본 특허 공개 제2002-280092호 공보 참조).
그런데, 이러한 수단에서는, 해당 금속층 표면에 땜납 물질이 부착되는 것을 억제할 수 없기 때문에, 결국 장기간에 걸쳐 목적하는 도전성을 유지하기가 곤란해진다.
또한, 종래의 편재형 이방 도전성 엘라스토머 시트에는, 이하와 같은 문제가 있었다.
편재형 이방 도전성 엘라스토머 시트에 있어서는, 상당히 큰 영역의 절연부가 존재하기 때문에, 해당 편재형 이방 도전성 엘라스토머 시트의 사용 방법이나 사용 환경에 따라서는, 해당 편재형 이방 도전성 엘라스토머 시트의 절연부 표면이 정전기를 띠게 되어 여러가지 문제가 발생한다.
예를 들면, 편재형 이방 도전성 엘라스토머 시트를 회로 장치의 전기적 검사에 사용하는 경우에는, 검사해야 할 회로 장치와 검사용 회로 기판 사이에 편재형 이방 도전성 엘라스토머 시트를 개재시키고, 이 이방 도전성 엘라스토머 시트를 가압함으로써 검사해야 할 회로 장치와 검사용 회로 기판의 전기적 접속을 달성하여 전기적 검사가 행해지는데, 가압 동작 및 박리 동작에 의해 전하가 발생하기 쉽고, 다수의 회로 장치의 전기적 검사를 연속적으로 행함으로써, 이방 도전성 엘라스토머 시트에서의 절연부 표면에 전하가 축적되어 높은 전압의 정전기를 띠게 된다.
또한, 해당 정전기가 이방 도전성 엘라스토머 시트의 도전부를 통해 방전함으로써, 이방 도전성 엘라스토머 시트의 도전부나 검사용 회로 기판에서의 배선 회로 뿐만 아니라, 검사 대상인 회로 장치에까지 악영향을 미치는 경우가 있으며, 그 결과 이방 도전성 엘라스토머 시트나 검사용 회로 기판이 고장나거나, 검사 대상인 피검사 회로 장치가 파괴될 우려가 있다.
본 발명은 이상과 같은 사정에 기초하여 이루어진 것이며, 제1의 목적은 접속 대상체를 오염시키지 않고, 고온 환경하에서 접속 대상체에 의해 가압된 상태로 장시간 방치된 경우에도, 해당 접속 대상체에 접착되지 않고, 전하가 축적되는 것이 방지 또는 억제되어 정전기에 의한 악영향을 배제할 수 있고, 또한 접속 대상 전극이 땜납으로 이루어지는 것이라도, 장기간에 걸쳐 목적하는 도전성이 유지되는 이방 도전성 시트를 제공하는 데 있다.
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본 발명의 제2의 목적은, 접속 대상체를 오염시키지 않고, 고온 환경하에서 접속 대상체에 의해 가압된 상태로 장시간 방치된 경우에도, 해당 접속 대상체에 접착되지 않고, 전하가 축적되는 것이 방지 또는 억제되어 정전기에 의한 악영향을 배제할 수 있고, 또한 접속 대상 전극이 땜납으로 이루어지는 것이라도, 장기간에 걸쳐 목적하는 도전성이 유지되는 이방 도전성 시트의 제조 방법을 제공하는 데 있다.
본 발명의 제3의 목적은, 상기한 이방 도전성 시트를 구비한 이방 도전성 커넥터, 회로 검사용 프로브 및 회로 검사 장치를 제공하는 데 있다.
본 발명의 이방 도전성 시트는 회로 장치의 검사에 커넥터로서 사용되는 이방 도전성 시트로, 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 및 이들 도전부를 서로 절연하는 절연부를 갖는 이방 도전성 시트 본체와, 이 이방 도전성 시트 본체에서의 한쪽면의 전면(全面) 또는 양면의 전면을 피복하도록 일체적으로 형성된 DLC막을 갖고, 상기 DLC막의 표면 저항률이 1×108 내지 1×1014 Ω/□이고, 상기 DLC막의 두께가 1 내지 500 nm이고, 상기 이방 도전성 시트 본체를 형성하는 탄성 고분자 물질이 실리콘 고무인 것을 특징으로 한다.
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또한, 본 발명의 이방 도전성 시트는, 회로 장치의 검사에 커넥터로서 사용되는 이방 도전성 시트로, 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 및 이들 도전부를 서로 절연하는 절연부를 갖는 이방 도전성 시트 본체와, 이 이방 도전성 시트 본체에서의 한쪽면에, 그의 도전부를 피복하도록 일체적으로 형성된 금속층과, 상기 이방 도전성 시트의 본체에 있어서 적어도 절연부의 한쪽면의 전면 및 상기 금속층의 표면을 피복하도록 일체적으로 형성된 DLC막을 갖고, 상기 DLC막의 표면 저항률이 1×108 내지 1×1014 Ω/□이고, 상기 DLC막의 두께가 1 내지 500 nm이며, 상기 이방 도전성 시트 본체를 형성하는 탄성 고분자 물질이 실리콘 고무인 것을 특징으로 한다.
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이러한 이방 도전성 시트에 있어서는, 금속층의 표면 저항률이 1×10-2 Ω/□ 이하인 것이 바람직하다.
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또한, 금속층의 두께가 5 내지 1000 nm인 것이 바람직하다.
본 발명의 이방 도전성 시트의 제조 방법은, 회로 장치의 검사에 커넥터로서 사용되는 이방 도전성 시트의 제조 방법으로, 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 및 이들 도전부를 서로 절연하는 절연부를 가진 이방 도전성 시트 본체를 제조하고, 얻어진 이방 도전성 시트 본체에서의 한쪽면 또는 양면에, 150 ℃ 이하의 온도에서, PVD법에 의해, 두께가 1 내지 500 nm에서 1×108 내지 1×1014 Ω/□인 DLC막을 상기 이방 도전성 시트 본체의 한쪽면의 전면 또는 양쪽면의 전면을 피복하도록 일체적으로 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명의 이방 도전성 시트의 제조 방법에 있어서는, 이방 도전성 시트 본체에서의 DLC막을 형성해야 할 면에 이온 에칭 처리를 행하고, 그 후 DLC막을 형성하는 것이 바람직하다.
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본 발명의 이방 도전성 커넥터는 개구를 갖는 프레임판과, 이 프레임판의 개구를 막도록 배치되고, 해당 프레임판의 개구 연부에 의해 지지된 상기 이방 도전성 시트를 구비하는 것을 특징으로 한다.
본 발명의 회로 검사용 프로브는, 검사 대상인 회로의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면 상에 배치된, 상기 이방 도전성 시트 또는 이방 도전성 커넥터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 이방 도전성 커넥터는 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 이방 도전성 커넥터이며, 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구가 형성된 프레임판과, 각각 상기 프레임판의 개구를 막도록 배치되고, 해당 프레임판의 개구 연부에 의해 지지된 복수의 이방 도전성 시트를 구비하며, 상기 이방 도전성 시트는 상기 DLC막을 갖는 이방 도전성 시트인 것을 특징으로 한다.
또한, 본 발명의 회로 검사용 프로브는 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 회로 검사용 프로브이며, 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면 상에 배치된, 상기 웨이퍼 검사용의 이방 도전성 커넥터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 이방 도전성 커넥터는 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 이방 도전성 커넥터이며, 검사 대상인 웨이퍼에 형성된 집적 회로 중에서 선택된 복수의 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구가 형성된 프레임판과, 각각 상기 프레임판의 개구를 막도록 배치되고, 해당 프레임판의 개구 연부에 의해 지지된 복수의 이방 도전성 시트를 구비하며, 상기 이방 도전성 시트는 상기 DLC막을 갖는 이방 도전성 시트인 것을 특징으로 한다.
또한, 본 발명의 회로 검사용 프로브는 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 회로 검사용 프로브이며, 검사 대상인 웨이퍼에 형성된 집적 회로 중에서 선택된 복수의 집적 회로에서의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면 상에 배치된, 상기 웨이퍼 검사용의 이방 도전성 커넥터를 구비하는 것을 특징으로 한다.
본 발명의 회로 검사용 프로브에 있어서는, 절연성 시트와, 이 절연성 시트를 그 두께 방향으로 관통하여 신장시키고, 검사용 회로 기판에서의 검사 전극의 패턴에 대응하는 패턴에 따라 배치된 복수의 전극 구조체를 포함하는 시트상 커넥터가 이방 도전성 커넥터 상에 배치될 수도 있다.
본 발명의 회로 검사 장치는 상기한 회로 검사용 프로브를 구비하는 것을 특징으로 한다.
본 발명의 이방 도전성 시트에 의하면, 이방 도전성 시트 본체에서의 한쪽면의 전면 또는 양면의 전면을 피복하도록 DLC막이 형성되어 있음으로써, 이방 도전성 시트 본체를 형성하는 탄성 고분자 물질 중의 저분자량 성분이 표면으로 흘러나오는 경우가 없기 때문에, 저분자량 성분에 의해 피검사 회로 장치를 오염시키지 않고, 또한, 고온 환경하에서 피검사 회로 장치에 의해 가압된 상태로 장시간 방치된 경우에도, 해당 피검사 회로 장치에 접착되는 경우가 없다. 또한, DLC막은 표면 탄성률이 특정 범위에 있으므로, 그 표면에 전하가 축적되는 것이 방지 또는 억제되어 정전기에 의한 악영향을 배제할 수 있다.
또한, 피검사 전극이 땜납으로 이루어지는 것이라도, 해당 땜납 물질이 이방 도전성 시트의 표면에 부착하는 것이 충분히 억제되기 때문에, 장기간에 걸쳐 목적하는 도전성을 유지할 수 있다.
본 발명의 이방 도전성 시트의 제조 방법에 의하면, 피검사 회로 장치를 오염시키지 않고, 고온 환경하에서 피검사 회로 장치에 의해 가압된 상태로 장시간 방치된 경우에도, 해당 피검사 회로 장치에 접착되지 않고, 전하가 축적되는 것이 방지 또는 억제되어 정전기에 의한 악영향을 배제할 수 있고, 피검사 전극이 땜납으로 이루어지는 것이라도, 장기간에 걸쳐 목적하는 도전성을 유지할 수 있는 이방 도전성 시트를 제조할 수 있다.
본 발명의 이방 도전성 커넥터에 의하면, 상기 이방 도전성 시트를 갖기 때문에 피검사 회로 장치를 오염시키지 않고, 고온 환경하에서 피검사 회로 장치에 의해 가압된 상태로 장시간 방치된 경우에도, 해당 피검사 회로 장치에 접착되지 않고, 표면에 전하가 축적되는 것이 방지 또는 억제되어 정전기에 의한 악영향을 배제할 수 있고, 피검사 전극이 땜납으로 이루어지는 것이라도, 장기간에 걸쳐 목적하는 도전성을 유지할 수 있다.
본 발명의 회로 검사용 프로브 및 회로 장치의 검사 장치에 의하면, 검사 대상인 회로 장치가 오염되는 것을 방지할 수 있음과 동시에, 고온 환경하에서 회로 장치에 의해 가압된 상태로 장시간 방치된 경우에도, 이방 도전성 시트가 회로 장치 또는 회로 검사용 프로브에서의 다른 부재에 접착하는 것을 방지할 수 있으며, 그에 따라 이방 도전성 시트, 회로 장치 또는 회로 검사용 프로브에서의 다른 부재에 손상을 주는 것을 피할 수 있다. 또한, 이방 도전성 시트의 표면에 전하가 축적되는 것을 방지 또는 억제할 수 있기 때문에, 정전기에 의한 악영향을 배제할 수 있다.
도 1은 본 발명의 이방 도전성 시트의 일례에서의 구성을 나타내는 설명용 단면도이다.
도 2는 이방 도전성 시트 본체를 제조하기 위해 사용되는 금형의 일례에서의 구성을 나타내는 설명용 단면도이다.
도 3은 도 2에 나타낸 금형 내에 이방 도전성 시트 본체용의 성형 재료층이 형성된 상태를 나타내는 설명용 단면도이다.
도 4는 성형 재료층 중의 도전성 입자가 해당 성형 재료층에서의 도전부가 되는 부분에 집합된 상태를 나타내는 설명용 단면도이다.
도 5는 이방 도전성 시트 본체의 구성을 나타내는 설명용 단면도이다.
도 6은 본 발명의 이방 도전성 시트의 다른 예에서의 구성을 나타내는 설명용 단면도이다.
도 7은 이방 도전성 시트 본체의 한쪽면에 마스크가 배치된 상태를 나타내는 설명용 단면도이다.
도 8은 이방 도전성 시트 본체의 도전부 표면에 금속층이 형성된 상태를 나타내는 설명용 단면도이다.
도 9는 도전부 표면에 금속층이 형성되어 이방 도전성 시트 본체의 구성을 나타내는 설명용 단면도이다.
도 10은 본 발명의 이방 도전성 커넥터의 일례를 나타내는 평면도이다.
도 11은 도 10에 나타낸 이방 도전성 커넥터의 주요부를 확대하여 나타내는 설명용 단면도이다.
도 12는 이방 도전성 시트 본체 성형용의 금형의 상부 틀 및 하부 틀 사이에 스페이서를 통해 프레임판이 배치된 상태를 나타내는 설명용 단면도이다.
도 13은 금형의 상부 틀과 하부 틀 사이에, 목적으로 하는 형태의 성형 재료층이 형성된 상태를 나타내는 설명용 단면도이다.
도 14는 커넥터용 중간체의 주요부 구성을 나타내는 설명용 단면도이다.
도 15는 본 발명의 웨이퍼 검사 장치의 일례에서의 주요부의 구성을 나타내는 설명용 단면도이다.
도 16은 본 발명의 회로 검사용 프로브의 일례에서의 주요부를 확대하여 나타내는 설명용 단면도이다.
도 17은 본 발명의 웨이퍼 검사 장치의 다른 예에서의 주요부의 구성을 나타내는 설명용 단면도이다.
도 18은 본 발명의 회로 검사용 프로브의 다른 예에서의 주요부를 확대하여 나타내는 설명용 단면도이다.
도 19는 본 발명의 웨이퍼 검사 장치의 또 다른 예에서의 주요부의 구성을 나타내는 설명용 단면도이다.
도 20은 실시예 1 및 비교예 1의 이방 도전성 시트의 가압-왜곡 곡선도 및 왜곡-저항 곡선도이다.
도 21은 실시예에서 제조한 시험용 웨이퍼 W1을 나타내는 평면도이다.
도 22는 시험용 웨이퍼 W1에 형성된 집적 회로의 피검사 전극 영역의 위치를 나타내는 설명도이다.
도 23은 시험용 웨이퍼 W1에 형성된 집적 회로의 피검사 전극을 나타내는 설명도이다.
도 24는 시험용 웨이퍼 W1에서의 시험 영역 E1을 나타내는 설명도이다.
도 25는 실시예에서 제조한 프레임판을 나타내는 평면도이다.
도 26은 실시예에서 제조한 금형의 주요부를 확대하여 나타내는 설명용 단면 도이다.
도 27은 도 26에 나타낸 금형의 성형면을 확대하여 나타내는 설명도이다.
도 28은 실시예에 있어서, 시험용 웨이퍼 W1의 시험 영역 E1 상에 이방 도전성 커넥터를 배치한 상태를 나타내는 설명도이다.
<도면의 주요 부호에 대한 설명>
1: 웨이퍼 2: 피검사 전극
5: 웨이퍼 실장대 10: 이방 도전성 시트
11: 이방 도전성 시트 본체 11A, 11B: 성형 재료층
12: 도전부 12A: 도전부가 되어야 할 부분
13: 절연부 14: 금속층
15: DLC막 16: 마스크
17: 개구 18: 프레임판
19: 개구 20: 이방 도전성 커넥터
25: 회로 검사용 프로브 30: 검사용 회로 기판
31: 검사 전극 32: 접속 단자
33: 내부 배선 40: 시트상 커넥터
41: 절연성 시트 42: 전극 구조체
43: 표면 전극부 44: 이면 전극부
45: 단락부 50: 상부 틀
51: 강자성체 기판 52: 강자성체층
53: 비자성체층 54: 스페이서
55: 하부 틀 56: 강자성체 기판
57: 강자성체층 58: 비자성체층
P: 도전성 입자
<발명을 실시하기 위한 최선의 형태>
이하, 본 발명의 실시 형태에 대하여 상세하게 설명한다.
[이방 도전성 시트]
도 1은 본 발명의 이방 도전성 시트의 일례에서의 구성을 나타내는 설명용 단면도이다.
상기 이방 도전성 시트 (10)은 탄성 고분자 물질에 의해 형성된 이방 도전성 시트 본체 (11)을 갖는다. 이방 도전성 시트 본체 (11)은 피검사 회로 장치, 예를 들면 피검사 회로 장치의 피검사 전극의 패턴에 대응하는 패턴에 따라 배치된, 각각 두께 방향으로 신장하는 복수의 도전부 (12)와, 이들 도전부 (12)를 서로 절연하는 절연부 (13)으로 구성되어 있다. 도전부 (12)에는 자성을 나타내는 도전성 입자 (P)가 두께 방향으로 늘어서도록 배향된 상태로 조밀하게 함유되어 있다. 이에 대하여, 절연부 (13)은 도전성 입자 (P)가 전혀 또는 거의 함유되어 있지 않은 것이다. 또한, 도시한 예에서는 도전부 (12)는 절연부 (13)의 양면의 각각으로부터 돌출하도록 형성되어 있다.
이방 도전성 시트 본체 (11)을 형성하는 탄성 고분자 물질로서는, 가교 구조를 갖는 내열성 고분자 물질이 바람직하다. 이러한 가교 고분자 물질을 얻기 위해 서 사용할 수 있는 경화성 고분자 물질 형성 재료로서는 여러가지의 것을 사용할 수 있으며, 그 구체예로서는 실리콘 고무, 폴리부타디엔 고무, 천연 고무, 폴리이소프렌 고무, 스티렌-부타디엔 공중합체 고무, 아크릴로니트릴-부타디엔 공중합체 고무 등의 공액 디엔계 고무 및 이들의 수소 첨가물, 스티렌-부타디엔-디엔 블럭 공중합체 고무, 스티렌-이소프렌 블럭 공중합체 등의 블럭 공중합체 고무 및 이들의 수소 첨가물, 클로로프렌 고무, 우레탄 고무, 폴리에스테르계 고무, 에피클로로히드린 고무, 에틸렌-프로필렌 공중합체 고무, 에틸렌-프로필렌-디엔 공중합체 고무, 연질 액상 에폭시 고무 등을 들 수 있다.
이 중에서는 성형 가공성, 전기 특성 및 후술하는 DLC막 (15)에 대한 접착성의 관점에서 실리콘 고무가 바람직하다.
실리콘 고무로서는 액상 실리콘 고무를 가교 또는 축합한 것이 바람직하다. 액상 실리콘 고무는 축합형의 것, 부가형의 것, 비닐기나 히드록실기를 함유하는 것 등 중 어느 하나일 수 있다. 구체적으로는 디메틸 실리콘 생고무, 메틸비닐 실리콘 생고무, 메틸페닐비닐 실리콘 생고무 등을 들 수 있다.
이들 중에서 비닐기를 함유하는 액상 실리콘 고무(비닐기 함유 폴리디메틸실록산)는, 통상 디메틸디클로로실란 또는 디메틸디알콕시실란을 디메틸비닐클로로실란 또는 디메틸비닐알콕시실란의 존재하에서 가수 분해 및 축합 반응시키고, 예를 들면 이어서 용해-침전의 반복에 의한 분별을 행함으로써 얻을 수 있다.
또한, 비닐기를 양쪽 말단에 함유하는 액상 실리콘 고무는, 옥타메틸시클로테트라실록산과 같은 환상 실록산을 촉매의 존재하에서 음이온 중합하고, 중합 정 지제로서 예를 들면 디메틸디비닐실록산을 사용하여, 그 밖의 반응 조건(예를 들면, 환상 실록산의 양 및 중합 정지제의 양)을 적절하게 선택함으로써 얻을 수 있다. 여기서, 음이온 중합의 촉매로서는 수산화 테트라메틸암모늄 및 수산화 n-부틸포스포늄 등의 알칼리 또는 이들의 실라놀레이트 용액 등을 사용할 수 있으며, 반응 온도는 예를 들면 80 내지 130 ℃이다.
이러한 비닐기 함유 폴리디메틸실록산은, 그 분자량 Mw(표준 폴리스티렌 환산 중량 평균 분자량을 말함, 이하 동일)가 10000 내지 40000인 것이 바람직하다. 또한, 얻어지는 이방 도전성 시트 (10)의 내열성 관점에서, 분자량 분포 지수(표준 폴리스티렌 환산 중량 평균 분자량 Mw와 표준 폴리스티렌 환산 수평균 분자량 Mn의 비 Mw/Mn의 값을 말함, 이하 동일)가 2 이하인 것이 바람직하다.
한편, 히드록실기를 함유하는 액상 실리콘 고무(히드록실기 함유 폴리디메틸실록산)는, 통상 디메틸디클로로실란 또는 디메틸디알콕시실란을 디메틸히드로클로로실란 또는 디메틸히드로알콕시실란의 존재하에서 가수 분해 및 축합 반응시키고, 예를 들면 이어서 용해-침전의 반복에 의한 분별을 행함으로써 얻을 수 있다.
또한, 환상의 실록산을 촉매의 존재하에서 음이온 중합하고, 중합 정지제로서, 예를 들면 디메틸히드로클로로실란, 메틸디히드로클로로실란 또는 디메틸히드로알콕시실란 등을 사용하여, 그 밖의 반응 조건(예를 들면, 환상 실록산의 양 및 중합 정지제의 양)을 적절하게 선택함으로써 얻을 수도 있다. 여기서, 음이온 중합의 촉매로서는 수산화 테트라메틸암모늄 및 수산화 n-부틸포스포늄 등의 알칼리 또는 이들의 실라놀레이트 용액 등을 사용할 수 있고, 반응 온도는 예를 들면 80 내지 130 ℃이다.
이러한 히드록실기 함유 폴리디메틸실록산은, 그 분자량 Mw가 10000 내지 40000인 것이 바람직하다. 또한, 얻어지는 이방 도전성 시트 (10)의 내열성 관점에서 분자량 분포 지수가 2 이하인 것이 바람직하다.
본 발명에 있어서는, 상기한 비닐기 함유 폴리디메틸실록산 및 히드록실기 함유 폴리디메틸실록산 중 어느 하나를 사용할 수도 있으며, 양자를 병용할 수도 있다.
또한, 이방 도전성 시트를 웨이퍼에 형성된 집적 회로에 대한 프로브 시험 또는 번인 시험에 사용하는 경우에는, 탄성 고분자 물질로서 부가형 액상 실리콘 고무의 경화물(이하, 「실리콘 고무 경화물」이라고 함)이며, 그 150 ℃에서의 압축 영구 왜곡이 10 ％ 이하인 것을 사용하는 것이 바람직하고, 8 ％ 이하인 것을 사용하는 것이 보다 바람직하며, 6 ％ 이하인 것을 사용하는 것이 더욱 바람직하다. 상기 압축 영구 왜곡이 10 ％를 초과하는 경우에는, 얻어지는 이방 도전성 시트를 다수회에 걸쳐 반복 사용했을 때, 또는 고온 환경하에서 반복하여 사용했을 때에는 도전부 (12)에 영구 왜곡이 발생하기 쉽고, 그에 따라 도전부 (12)에서의 도전성 입자의 연쇄가 흐트러져, 그 결과 목적하는 도전성을 유지하기가 곤란해지는 경우가 있다.
여기서, 실리콘 고무 경화물의 압축 영구 왜곡은, JIS K 6249에 준한 방법에 의해 측정할 수 있다.
또한, 실리콘 고무 경화물로서는, 23 ℃에서의 듀로미터 A 경도가 10 내지 60인 것을 사용하는 것이 바람직하고, 15 내지 60인 것을 사용하는 것이 더욱 바람직하며, 20 내지 60인 것을 사용하는 것이 특히 바람직하다. 상기 듀로미터 A 경도가 10 미만인 경우에는, 가압되었을 때 도전부 (12)를 서로 절연하는 절연부 (13)이 과도하게 왜곡되기 쉽고, 도전부 (12) 사이의 목적하는 절연성을 유지하는 것이 곤란해지는 경우가 있다. 한편, 상기 듀로미터 A 경도가 60을 초과하는 경우에는, 도전부 (12)에 적정한 왜곡을 제공하기 위해 상당히 큰 하중에 의한 가압력이 필요해지기 때문에, 예를 들면 검사 대상물의 변형이나 파손이 생기기 쉬워진다.
또한, 실리콘 고무 경화물로서, 듀로미터 A 경도가 상기한 범위 밖의 것을 사용하는 경우에는, 얻어지는 이방 도전성 시트를 다수회에 걸쳐 반복 사용했을 때에는 도전부 (12)에 영구 왜곡이 발생하기 쉽고, 그에 따라 도전부 (12)에서의 도전성 입자의 연쇄가 흐트러져, 그 결과 목적하는 도전성을 유지하는 것이 곤란해지는 경우가 있다.
또한, 이방 도전성 시트를 번인 시험에 사용하는 경우에는, 실리콘 고무 경화물은 23 ℃에서의 듀로미터 A 경도가 25 내지 40인 것이 바람직하다.
실리콘 고무 경화물로서, 듀로미터 A 경도가 상기한 범위 밖의 것을 사용하는 경우에는, 얻어지는 이방 도전성 시트를 번인 시험에 반복하여 사용했을 때 도전부 (12)에 영구 왜곡이 발생하기 쉽고, 그에 따라 도전부 (12)에서의 도전성 입자의 연쇄가 흐트러져, 그 결과 목적하는 도전성을 유지하는 것이 곤란해지는 경우가 있다.
여기서, 실리콘 고무 경화물의 듀로미터 A 경도는, JIS K 6249에 준한 방법에 의해 측정할 수 있다.
또한, 실리콘 고무 경화물로서는, 23 ℃에서의 인열 강도가 8 kN/m 이상인 것을 사용하는 것이 바람직하고, 10 kN/m 이상인 것을 사용하는 것이 보다 바람직하며, 15 kN/m 이상인 것을 사용하는 것이 더욱 바람직하고, 20 kN/m 이상인 것을 사용하는 것이 특히 바람직하다. 상기 인열 강도가 8 kN/m 미만인 경우에는, 이방 도전성 시트에 과도한 왜곡이 가해졌을 때 내구성 저하를 일으키기 쉽다.
여기서, 실리콘 고무 경화물의 인열 강도는 JIS K 6249에 준한 방법에 의해 측정할 수 있다.
또한, 부가형 액상 실리콘 고무로서는, 비닐기와 Si-H 결합의 반응에 의해 경화하는 것이며, 비닐기 및 Si-H 결합 모두를 함유하는 폴리실록산을 포함하는 일액형(1 성분형)의 것, 및 비닐기를 함유하는 폴리실록산 및 Si-H 결합을 함유하는 폴리실록산을 포함하는 이액형(2 성분형)의 것 어느 것이나 사용할 수 있지만, 이액형의 부가형 액상 실리콘 고무를 사용하는 것이 바람직하다.
또한, 부가형 액상 실리콘 고무로서는, 23 ℃에서의 점도가 100 내지 1,250 Paㆍs인 것을 사용하는 것이 바람직하고, 150 내지 800 Paㆍs인 것을 사용하는 것이 더욱 바람직하며, 250 내지 500 Paㆍs인 것을 사용하는 것이 특히 바람직하다. 상기 점도가 100 Paㆍs 미만인 경우에는, 후술하는 이방 도전성 시트를 얻기 위한 성형 재료에 있어서, 해당 부가형 액상 실리콘 고무 중의 도전성 입자의 침강이 생기기 쉽고, 양호한 보존 안정성을 얻을 수 없으며, 성형 재료층에 평행 자장을 작 용시켰을 때, 도전성 입자가 두께 방향으로 늘어서도록 배향되지 않아, 균일한 상태로 도전성 입자의 연쇄를 형성하는 것이 곤란해지는 경우가 있다. 한편, 상기 점도가 1,250 Paㆍs를 초과하는 경우에는, 얻어지는 성형 재료의 점도가 높아지기 때문에, 금형 내에 성형 재료층을 형성하기 어려워지는 경우가 있고, 성형 재료층에 평행 자장을 작용시켜도 도전성 입자가 충분히 이동하지 않아, 그로 인해 도전성 입자를 두께 방향으로 늘어서도록 배향시키는 것이 곤란해지는 경우가 있다.
이러한 부가형 액상 실리콘 고무의 점도는, B형 점도계에 의해 측정할 수 있다.
고분자 물질 형성 재료 중에는, 해당 고분자 물질 형성 재료를 경화시키기 위한 경화 촉매를 함유시킬 수 있다. 이러한 경화 촉매로서는 유기 과산화물, 지방산 아조 화합물, 히드로실릴화 촉매 등을 사용할 수 있다.
경화 촉매로서 사용되는 유기 과산화물의 구체예로서는 과산화 벤조일, 과산화 비스디시클로벤조일, 과산화 디쿠밀, 과산화 디tert-부틸 등을 들 수 있다.
경화 촉매로서 사용되는 지방산 아조 화합물의 구체예로서는, 아조비스이소부티로니트릴 등을 들 수 있다.
히드로실릴화 반응의 촉매로서 사용할 수 있는 것의 구체예로서는 염화백금산 및 그의 염, 백금-불포화기 함유 실록산 복합체, 비닐실록산과 백금의 복합체, 백금과 1,3-디비닐테트라메틸디실록산의 복합체, 트리오르가노포스핀 또는 포스파이트와 백금의 복합체, 아세틸아세테이트 백금 킬레이트, 환상 디엔과 백금의 복합체 등의 공지된 것을 들 수 있다.
경화 촉매의 사용량은 고분자 물질 형성 재료의 종류, 경화 촉매의 종류, 그 밖의 경화 처리 조건을 고려하여 적절하게 선택되지만, 통상 고분자 물질 형성 재료 100 중량부에 대하여 3 내지 15 중량부이다.
이방 도전성 시트 본체 (11)에서의 도전부 (12)에 함유되는 도전성 입자 (P)로서는, 후술하는 방법에 의해 해당 이방 도전성 시트 본체 (11)을 형성하기 위한 성형 재료 중에서 해당 도전성 입자 (P)를 쉽게 이동시킬 수 있다는 관점에서 자성을 나타내는 것을 사용하는 것이 바람직하다. 이러한 자성을 나타내는 도전성 입자 (P)의 구체예로서는 철, 니켈, 코발트 등의 자성을 나타내는 금속 입자, 또는 이들의 합금의 입자 또는 이들 금속을 함유하는 입자, 또는 이들 입자를 코어 입자로 하고, 해당 코어 입자의 표면에 금, 은, 팔라듐, 로듐 등의 도전성이 양호한 금속의 도금을 실시한 것, 또는 비자성 금속 입자 또는 유리 비드 등의 무기 물질 입자 또는 중합체 입자를 코어 입자로 하고, 해당 코어 입자의 표면에 니켈, 코발트 등의 도전성 자성체의 도금을 실시한 것, 또는 코어 입자에 도전성 자성체 및 도전성이 양호한 금속 모두를 피복한 것 등을 들 수 있다.
이들 중에서는 니켈 입자를 코어 입자로 하고, 그 표면에 금이나 은 등의 도전성이 양호한 금속의 도금을 실시한 것을 사용하는 것이 바람직하다.
코어 입자의 표면에 도전성 금속을 피복하는 수단으로서는 특별히 한정되는 것은 아니지만, 예를 들면 무전해 도금에 의해 행할 수 있다.
도전성 입자 (P)로서, 코어 입자의 표면에 도전성 금속이 피복되어 이루어지는 것을 사용하는 경우에는, 양호한 도전성이 얻어지는 관점에서 입자 표면에서의 도전성 금속의 피복률(코어 입자의 표면적에 대한 도전성 금속의 피복 면적의 비율)이 40 ％ 이상인 것이 바람직하고, 45 ％ 이상인 것이 더욱 바람직하며, 47 내지 95 ％인 것이 특히 바람직하다.
또한, 도전성 금속의 피복량은 코어 입자의 2.5 내지 50 중량％인 것이 바람직하고, 3 내지 30 중량％인 것이 보다 바람직하며, 3.5 내지 25 중량％인 것이 더욱 바람직하고, 4 내지 20 중량％인 것이 특히 바람직하다. 피복되는 도전성 금속이 금인 경우에는, 그 피복량은 코어 입자의 3 내지 30 중량％인 것이 바람직하고, 3.5 내지 25 중량％인 것이 보다 바람직하며, 4 내지 20 중량％인 것이 더욱 바람직하고, 4.5 내지 10 중량％인 것이 특히 바람직하다. 또한, 피복되는 도전성 금속이 은인 경우에는, 그 피복량은 코어 입자의 3 내지 30 중량％인 것이 바람직하고, 4 내지 25 중량％인 것이 보다 바람직하며, 5 내지 23 중량％인 것이 더욱 바람직하고, 6 내지 20 중량％인 것이 특히 바람직하다.
또한, 도전성 입자 (P)의 입경은 1 내지 500 ㎛인 것이 바람직하고, 2 내지 400 ㎛인 것이 보다 바람직하며, 5 내지 300 ㎛인 것이 더욱 바람직하고, 10 내지 150 ㎛인 것이 특히 바람직하다.
또한, 도전성 입자 (P)의 입경 분포(Dw/Dn)는 1 내지 10인 것이 바람직하고, 1 내지 7인 것이 보다 바람직하며, 1 내지 5인 것이 더욱 바람직하고, 1 내지 4인 것이 특히 바람직하다.
이러한 조건을 만족하는 도전성 입자 (P)를 사용함으로써, 얻어지는 이방 도전성 시트 본체 (11)은 가압 변형이 용이해지고, 해당 이방 도전성 시트 본체 (11) 에서의 도전부 (12)에 있어서 도전성 입자 (P) 사이에 충분한 전기적 접촉을 얻을 수 있다.
또한, 도전성 입자 (P)의 형상은 특별히 한정되는 것은 아니지만, 고분자 물질 형성 재료 중에 쉽게 분산시킬 수 있다는 점에서 구상인 것, 별 형상인 것, 또는 이들이 응집된 2차 입자에 의한 괴상인 것이 바람직하다.
또한, 도전성 입자 (P)의 함수율은 5 ％ 이하인 것이 바람직하고, 3 ％ 이하인 것이 보다 바람직하며, 2 ％ 이하인 것이 더욱 바람직하고, 1 ％ 이하인 것이 특히 바람직하다. 이러한 조건을 만족하는 도전성 입자 (P)를 사용함으로써, 후술하는 제조 방법에 있어서, 성형 재료층을 경화 처리할 때 해당 성형 재료층 내에 기포가 생기는 것이 방지 또는 억제된다.
도전부 (12)에서의 도전성 입자 (P)의 함유 비율은, 체적분률로 10 내지 60 ％, 바람직하게는 15 내지 50 ％이다. 상기 비율이 10 ％ 미만인 경우에는, 충분히 전기 저항치가 작은 도전부 (12)를 얻을 수 없는 경우가 있다. 한편, 상기 비율이 60 ％를 초과하는 경우에는, 얻어지는 도전부 (12)가 취약해지기 쉽고, 도전부 (12)로서 필요한 탄성을 얻지 못하는 경우가 있다.
고분자 물질 형성 재료 중에는, 필요에 따라 통상의 실리카분, 콜로이드 실리카, 에어로겔 실리카, 알루미나 등의 무기 충전재를 함유시킬 수 있다. 이러한 무기 충전재를 함유시킴으로써, 얻어지는 성형 재료의 요변성이 확보되고, 그 점도가 높아지며, 나아가 도전성 입자 (P)의 분산 안정성이 향상됨과 동시에 경화 처리되어 얻어지는 이방 도전성 시트 (10)의 강도가 높아진다.
이러한 무기 충전재의 사용량은 특별히 한정되는 것은 아니지만, 너무 다량으로 사용하면 후술하는 제조 방법에 있어서, 자장에 의한 도전성 입자 (P)의 이동이 크게 저해되기 때문에 바람직하지 않다.
이러한 이방 도전성 시트 본체 (11)의 표면에는, DLC막 (15)가 형성되어 있다. 도시한 예에서, DLC막 (15)는 이방 도전성 시트 본체 (11)의 표면 전면을 피복하도록 형성되어 있다.
DLC막 (15)의 두께는 1 내지 500 nm이고, 바람직하게는 2 내지 50 nm이다. 상기 두께가 1 nm 미만인 경우에는, 해당 DLC막 (15)가 이방 도전성 시트 본체 (11) 상에 섬 형상으로 형성되는 경우가 있고, 해당 이방 도전성 시트 본체 (11)에서의 적어도 절연부의 표면 전면을 피복하도록 DLC막 (15)를 형성하는 것이 곤란해진다. 한편, 상기 두께가 500 nm를 초과하는 경우에는, 해당 DLC막 (15)에 의해 이방 도전성 시트 본체 (11)에서의 도전부 (12) 사이의 전기 저항치가 저하되고, 도전부 (12) 사이에 전기적 누설이 발생하는 경우가 있다.
또한, DLC막 (15)는 그 표면 저항률이 1×108 내지 1×1014 Ω/□이고, 1×1010 내지 1×1012 Ω/ □이다. 상기 표면 저항률이 1×108 Ω/□ 미만인 경우에는, 이방 도전성 시트 본체 (11)에서의 인접하는 도전부 (12) 사이에서 목적하는 절연성을 얻지 못하는 경우가 있다. 한편, 상기 표면 저항률이 1×1014 Ω/□를 초과하는 경우에는, 표면에 전하가 축적되는 것을 충분히 억제하기가 곤란해진다.
또한, DLC막 (15)는 다이아몬드 결합과 흑연 결합의 비율이 9:1 내지 5:5인 것이 바람직하고, 8:2 내지 6:4인 것이 보다 바람직하며, 그에 따라 상기한 범위의 표면 저항률을 갖는 DLC막 (15)를 확실하게 얻을 수 있다.
이러한 이방 도전성 시트는, 이하와 같이 하여 제조할 수 있다.
도 2는 이방 도전성 시트 본체 (11)을 제조하기 위해 사용되는 금형의 일례에서의 구성을 나타내는 설명용 단면도이다. 상기 금형은, 상부 틀 (50) 및 이것과 쌍을 이루는 하부 틀 (55)가 프레임상의 스페이서 (54)를 통해 서로 대향하도록 배치 구성되고, 상부 틀 (50)의 밑면과 하부 틀 (55)의 윗면 사이에 공동이 형성되어 있다.
상부 틀 (50)에 있어서는, 강자성체 기판 (51)의 밑면에, 제조해야 할 이방 도전성 시트 본체 (11)의 도전부 (12)의 배치 패턴에 대칭인 패턴에 따라 강자성체층 (52)가 형성되고, 이 강자성체층 (52) 이외의 부분에는, 해당 강자성체층 (52)의 두께보다 큰 두께를 갖는 비자성체층 (53)이 형성되어 있다.
한편, 하부 틀 (55)에 있어서는, 강자성체 기판 (56)의 윗면에, 제조해야 할 이방 도전성 시트 본체 (11)의 도전부 (12)의 배치 패턴과 동일한 패턴에 따라 강자성체층 (57)이 형성되고, 이 강자성체층 (57) 이외의 부분에는 해당 강자성체층 (57)의 두께보다 큰 두께를 갖는 비자성체층 (58)이 형성되어 있다.
상부 틀 (50) 및 하부 틀 (55)의 각각에서의 강자성체 기판 (51, 56)을 구성하는 재료로서는 철, 철-니켈 합금, 철-코발트 합금, 니켈, 코발트 등의 강자성 금 속을 사용할 수 있다. 상기 강자성체 기판 (51, 56)은 그 두께가 0.1 내지 50 mm인 것이 바람직하고, 표면이 평활하며, 화학적으로 탈지 처리되어 있고, 기계적으로 연마 처리된 것이 바람직하다.
또한, 상부 틀 (50) 및 하부 틀 (55)의 각각에서의 강자성체층 (52, 57)을 구성하는 재료로서는 철, 철-니켈 합금, 철-코발트 합금, 니켈, 코발트 등의 강자성 금속을 사용할 수 있다. 상기 강자성체 기판 (52, 57)은 그 두께가 10 ㎛ 이상인 것이 바람직하다. 상기 두께가 10 ㎛ 미만인 경우에는, 금형 내에 형성되는 성형 재료층에 대하여 충분한 강도 분포를 갖는 자장을 작용시키는 것이 곤란해지고, 그 결과, 해당 성형 재료층에서의 도전부를 형성해야 할 부분에 도전성 입자를 고밀도로 집합시키는 것이 곤란해지기 때문에, 양호한 이방 도전성을 갖는 시트를 얻지 못하는 경우가 있다.
또한, 상부 틀 (50) 및 하부 틀 (55)의 각각에서의 비자성체층 (53, 58)을 구성하는 재료로서는 구리 등의 비자성 금속, 내열성을 갖는 고분자 물질 등을 사용할 수 있지만, 포토리소그래피 수법에 의해 쉽게 비자성체층 (53, 58)을 형성할 수 있다는 점에서, 방사선에 의해 경화된 고분자 물질을 사용하는 것이 바람직하고, 그 재료로서는, 예를 들면 아크릴계의 건식 필름 레지스트, 에폭시계의 액상 레지스트, 폴리이미드계의 액상 레지스트 등의 포토레지스트를 사용할 수 있다.
또한, 비자성체층 (53, 58)의 두께는 강자성체층 (52, 57)의 두께, 목적으로 하는 이방 도전성 시트 본체 (11)의 도전부 (12)의 돌출 높이에 따라 설정된다.
또한, 상기 금형을 사용하여, 다음과 같이 하여 이방 도전성 시트 본체 (11) 이 제조된다.
우선, 경화되어 탄성 고분자 물질이 되는 고분자 형성 재료, 예를 들면 액상 실리콘 고무 중에 자성을 나타내는 도전성 입자가 분산되어 이루어지는 유동성의 성형 재료를 제조하고, 도 3에 나타낸 바와 같이 상기 성형 재료를 금형의 공동 내에 주입하여 성형 재료층 (11A)를 형성한다. 이 때, 도전성 입자 (P)는 성형 재료층 (11A) 중에 분산된 상태로 함유되어 있다.
이어서, 상부 틀 (50)에서의 강자성체 기판 (51)의 윗면 및 하부 틀 (55)에서의 강자성체 기판 (56)의 밑면에, 예를 들면 한쌍의 전자석을 배치하고, 해당 전자석을 작동시킴으로써 강도 분포를 갖는 평행 자장, 즉 상부 틀 (50)의 강자성체층 (52)와 이에 대응하는 하부 틀 (55)의 강자성체층 (57) 사이에서 큰 강도를 갖는 평행 자장을 성형 재료층 (11A)의 두께 방향으로 작용시킨다. 그 결과, 성형 재료층 (11A)에 있어서는, 도 4에 나타낸 바와 같이 해당 성형 재료층 (11A) 중에 분산되어 있는 도전성 입자 (P)가, 상부 틀 (50)의 강자성체층 (52)와 이에 대응하는 하부 틀 (55)의 강자성체층 (57) 사이에 위치하는 도전부가 되어야 할 부분 (12A)에 집합함과 동시에, 두께 방향으로 늘어서도록 배향된다.
또한, 상기 상태에 있어서, 성형 재료층 (11A)를 경화 처리함으로써, 도 5에 나타낸 바와 같이 전체가 탄성 고분자 물질에 의해 형성되고, 도전성 입자 (P)가 조밀하게 충전된 도전부 (12)와, 도전성 입자 (P)가 전혀 또는 거의 존재하지 않는 절연부 (13)을 포함하는 이방 도전성 시트 본체 (11)이 제조된다.
이상에 있어서, 성형 재료층 (11A)의 경화 처리는 평행 자장을 작용시킨 상 태에서 행할 수도 있지만, 평행 자장의 작용을 정지시킨 후에 행할 수도 있다.
성형 재료층 (11A)에 작용되는 평행 자장의 강도는 평균 0.2 내지 2 테슬러가 되는 크기가 바람직하다.
또한, 성형 재료층 (11A)에 평행 자장을 작용시키는 수단으로서는, 전자석 대신에 영구 자석을 사용할 수도 있다. 영구 자석으로서는, 상기 범위의 평행 자장의 강도가 얻어진다는 점에서 알니코(Fe-Al-Ni-Co계 합금), 페라이트 등을 포함하는 것이 바람직하다.
성형 재료층 (11A)의 경화 처리는 사용되는 재료에 의해 적절하게 선정되지만, 통상 가열 처리에 의해 행해진다. 구체적인 가열 온도 및 가열 시간은 성형 재료층 (11A)를 구성하는 고분자 형성 재료의 종류, 도전성 입자 (P)의 이동에 요하는 시간 등을 고려하여 적절하게 선정된다.
이어서, 얻어진 이방 도전성 시트 본체 (11)에서의 DLC막을 형성해야 할 면(이 예에서는 표면 전면)에 바람직하게는 이온 에칭 처리를 행한다.
여기서, 이온 에칭 처리에서 사용되는 가스 이온으로서는 아르곤 이온 등을 사용할 수 있다.
이온 에칭 처리의 처리 시간은 5 내지 20 분이다.
또한, 이방 도전성 시트 본체 (11)에서의 이온 에칭 처리면에, DLC막을 형성함으로써 도 1에 나타낸 구성의 이방 도전성 시트 (10)이 얻어진다.
여기서, DLC막을 형성하는 방법으로서는 PVD법, 플라즈마 CVD법 등을 이용할 수 있지만, 비교적 낮은 온도로 목적하는 두께의 DLC막을 형성할 수 있으며, 그에 따라 DLC막의 형성에 있어서, 이방 도전성 시트 본체 (11)의 특성에 악영향을 미치는 것을 피할 수 있다는 점에서 PVD법이 바람직하다.
DLC막을 형성하기 위한 PVD법으로서는 고체 탄소원을 이용하는 여러가지 방법, 예를 들면 스퍼터링법, 전자빔 증착법, 고체 탄소원을 음극으로 한 아크 방전법 등을 이용할 수 있고, 고체 탄소원으로서는 흑연 등을 이용할 수 있다.
또한, PVD법에서의 처리 온도는 150 ℃ 이하, 바람직하게는 60 내지 120 ℃이다. 이 범위에 있어서, 형성해야 할 DLC막의 두께, DLC막의 화학 구조 등에 따라 적절하게 설정된다. 이러한 온도 조건을 설정함으로써 이방 도전성 시트 본체 (11)의 특성에 악영향을 미치지 않고, 목적하는 두께의 DLC막을 형성할 수 있다.
상기한 이방 도전성 시트 (10)에 의하면, 이방 도전성 시트 본체 (11)에서의 표면 전면에 DLC막 (15)가 형성됨으로써, 이방 도전성 시트 본체 (11)을 형성하는 탄성 고분자 물질 중의 저분자량 성분이 해당 이방 도전성 시트 (10)의 표면으로 흘러나오는 경우가 없기 때문에, 저분자량 성분에 의해 피검사 회로 장치가 오염되는 것을 방지할 수 있음과 동시에, 고온 환경하에서 피검사 회로 장치에 의해 가압된 상태로 장시간 방치된 경우에도 피검사 회로 장치에 접착되는 것을 방지할 수 있다.
또한, DLC막 (15)는 표면 저항률이 특정 범위에 있기 때문에, 그 표면에 전하가 축적되는 것을 방지 또는 억제할 수 있다.
또한, 피검사 전극이 땜납으로 이루어지는 것이라도, 상기 땜납 물질이 이방 도전성 시트(10)의 표면에 부착되는 것이 충분히 억제되어 장시간에 걸쳐 목적하는 도전성을 유지하는 것이 가능하다.
또한, DLC막 (15)가 도전부 (12)의 표면을 피복하도록 형성됨으로써, 피검사 전극이 접촉하는 부분의 표면 경도가 높아지기 때문에, 후술하는 실시예로부터 명확한 바와 같이, 작은 가압력으로 높은 도전성을 얻을 수 있다.
도 6은 본 발명의 이방 도전성 시트의 다른 예에서의 구성을 나타내는 설명용 단면도이다. 상기 이방 도전성 시트 (10)에 있어서는, 이방 도전성 시트 본체 (11)에서의 한쪽면에, 금속층 (14)가 도전부 (12)를 피복하도록 일체적으로 형성되어 있고, 이방 도전성 시트 본체 (11) 및 금속층 (14)의 표면 전면을 피복하도록 DLC막 (15)가 형성되어 있다. 이방 도전성 시트 본체 (11) 및 DLC막 (15)는, 도 1에 나타낸 이방 도전성 시트 (10)에서의 이방 도전성 시트 본체 (11) 및 DLC막 (15)와 기본적으로 동일한 구성이다.
금속층 (14)를 구성하는 재료로서는 티탄, 로듐, 이리듐, 텅스텐, 니켈 등을 사용할 수 있지만, 피검사 전극이 땜납에 의해 형성되어 있는 경우에는, 땜납의 부착이나 땜납에 의한 이동을 방지한다는 관점에서 티탄, 로듐, 텅스텐을 사용하는 것이 바람직하다.
금속층 (14)의 두께는 5 내지 1000 nm인 것이 바람직하고, 10 내지 100 nm인 것이 보다 바람직하다. 상기 두께가 5 nm 미만인 경우에는 균일한 두께의 금속층 (14)를 형성하는 것이 곤란하기 때문에, 안정된 금속층 (14)의 형성이 곤란해진다. 한편, 상기 두께가 1000 nm를 초과하는 경우에는, 퇴적 응력의 증가에 따라 금속층 (14)의 파손이나 박리가 생기기 쉬워진다.
금속층 (14)는 그 표면 저항률이 1×10-2 Ω/□ 이하인 것이 바람직하고, 1×10-3 Ω/□ 이하인 것이 보다 바람직하다. 금속층 (14)의 표면 저항률이 1×10-2 Ω/ □를 초과하는 경우에는, 얻어지는 이방 도전성 시트 (10)의 접촉 저항이 증가하기 때문에, 컨택트 프로브로서의 성능 저하를 초래하는 경우가 있다.
상기한 이방 도전성 시트 (10)은 금속층 (14)의 형성을 제외하고, 도 1에 나타낸 이방 도전성 시트 (10)과 동일하게 하여 제조할 수 있다.
또한, 금속층 (14)는, 예를 들면 이하와 같이 하여 제조할 수 있다.
우선, 도 7에 나타낸 바와 같이, 이방 도전성 시트 본체 (11)에서의 도전부 (12)의 패턴에 대응하는 패턴에 따라 개구 (17)이 형성된 판상의 마스크 (16)을 준비하고, 이 마스크 (16)을, 이방 도전성 시트 본체 (11)의 한쪽면에 해당 마스크 (16)의 각 개구 (17)이 이에 대응하는 도전부 (12) 상에 위치하도록 배치한다.
여기서, 마스크 (16)을 구성하는 재료로서는 스테인레스 등의 금속 재료, 수지 재료를 사용할 수 있다. 마스크 (16)의 개구 (17)을 형성하는 방법으로서는 에칭 가공, 기계 가공, 레이저 가공 등에 의한 방법을 이용할 수 있다.
이어서, 이방 도전성 시트 본체 (11)의 도전부 (12)의 표면에 대하여, 마스크 (16)의 개구 (17)을 통해 이온 에칭 처리를 행한다. 그 후, 도 8에 나타낸 바와 같이, 마스크 (16)의 개구 (17)을 통해 이방 도전성 시트 본체 (11)의 도전부 (12)의 표면에 금속층 (14)를 형성한다. 또한, 이방 도전성 시트 본체 (11)의 한쪽면으로부터 마스크 (16)을 제거함으로써, 도 9에 나타낸 바와 같이 도전부 (12)의 한쪽면을 피복하도록 금속층 (14)가 형성된 이방 도전성 시트 본체 (11)이 얻어진다.
여기서, 금속층 (14)를 형성하는 방법으로서는, 금속층 (14)를 형성하는 금 속 재료를 포함하는 전극을 음극으로 한 아크 방전법, 스퍼터링법 등의 방법을 이용할 수 있다.
또한, 금속층 (14)를 포함하는 이방 도전성 시트 본체 (11)의 표면 전면에 이온 에칭 처리를 행한 후, PVD법에 의해 DLC막을 형성함으로써, 도 6에 나타낸 이방 도전성 시트 (10)을 얻을 수 있다.
도 6에 나타낸 구성의 이방 도전성 시트 (10)에 의하면, 도 1에 나타낸 구성의 이방 도전성 시트와 동일한 효과가 얻어짐과 동시에, 추가로 이하와 같은 효과가 얻어진다.
즉, 이방 도전성 시트 본체 (11)의 도전부 (12)의 표면에 금속층 (14)가 형성되어 있기 때문에, 피검사 전극에 대한 접촉 저항이 낮아진다. 또한, 도전부 (12)에는 도전성 입자 (P)의 연쇄에 의해 복수의 도전로가 형성되지만, 각 도전로끼리 금속층 (14)에 의해 단락되기 때문에, 접속해야 할 전극이 금속층 (14)에 대하여 전기적으로 접속되면, 도전부 (12)에 형성되는 모든 도전로가 유효하게 이용되기 때문에, 피검사 전극과 도전부 (12)의 위치 어긋남에 의한 도전성 저하가 억제된다. 따라서, 피검사 회로 장치에 대하여 높은 접속 신뢰성을 얻을 수 있다.
또한, 도전부 (12)가 금속층 (14)에 의해 보호되기 때문에, 반복하여 내구성이 높은 이방 도전성 시트 (10)을 얻을 수 있다.
본 발명의 이방 도전성 시트는 상기한 실시 형태로 한정되지 않고, 여러가지 변경을 가하는 것이 가능하다.
예를 들면, 이방 도전성 시트 본체 (11)에 있어서, 각 도전부 (12)가 절연부 (13)의 양면으로부터 돌출되는 것이 필수적인 것은 아니며, 양면이 평탄면인 것일 수도 있고, 도전부 (12)가 절연부 (13)의 한쪽면으로만 돌출되는 것일 수도 있다.
또한, 이방 도전성 시트 본체 (11)에는 접속 대상체의 전극에 전기적으로 접속되는 도전부 (12) 이외에, 해당 전극에 전기적으로 접속되지 않는 비접속용 도전부가 형성될 수도 있다.
또한, DLC막 (15)는 한쪽면에만 형성될 수도 있다.
[이방 도전성 커넥터]
도 10은 본 발명의 이방 도전성 커넥터의 일례를 나타내는 평면도이고, 도 11은 도 10에 나타낸 이방 도전성 커넥터에서의 주요부를 확대하여 나타내는 설명용 단면도이다.
상기 이방 도전성 커넥터 (20)은, 웨이퍼에 형성된 복수의 집적 회로의 각각에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 것이며, 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구 (19)가 형성된 프레임판 (18)을 갖는다. 프레임판 (18)의 개구 (19)의 각각에는, 해당 개구 (19)를 막도록 이방 도전성 시트 (10)이 배치되며, 이들 이방 도전성 시트 (10)의 주연부가 해당 프레임판 (18)의 개구 연부에 고정되어 지지되어 있다.
상기 예에서의 이방 도전성 시트 (10)의 각각은, 검사 대상인 웨이퍼에 접촉하는 한쪽면(도 11에서 윗면)이 평탄면으로 되어 있는 것, 즉 이방 도전성 시트 본 체 (11)의 도전부 (12)가 그 한쪽면에 있어서 돌출되어 있지 않은 것을 제외하고, 기본적으로 도 1에 나타낸 이방 도전성 시트 (10)과 동일한 구성이다.
이방 도전성 커넥터 (20)에서의 프레임판 (18)을 구성하는 재료로서는 금속 재료, 세라믹 재료, 수지 재료 등의 여러가지 재료를 사용할 수 있고, 그 구체예로서는 철, 구리, 니켈, 크롬, 코발트, 마그네슘, 망간, 몰리브덴, 인듐, 납, 팔라듐, 티탄, 텅스텐, 알루미늄, 금, 백금, 은 등의 금속, 또는 이들을 2종 이상 조합한 합금, 또는 합금강 등의 금속 재료, 질화규소, 탄화규소, 알루미나 등의 세라믹 재료, 아라미드 부직포 보강형 에폭시 수지, 아라미드 부직포 보강형 폴리이미드 수지, 아라미드 부직포 보강형 비스말레이미드 트리아진 수지 등의 수지 재료를 들 수 있다.
또한, 이방 도전성 커넥터 (20)을 번인 시험에 사용하는 경우에는, 프레임판 (18)을 구성하는 재료로서는 선열 팽창 계수가 검사 대상인 웨이퍼를 구성하는 재료의 선열 팽창 계수와 동등하거나, 또는 근사한 것을 사용하는 것이 바람직하다. 구체적으로는 웨이퍼를 구성하는 재료가 실리콘인 경우에는, 선열 팽창 계수가 1.5×10-4/K 이하, 특히 3×10-6 내지 8×10-6/K인 것을 사용하는 것이 바람직하며, 그 구체예로서는 인바 등의 인바형 합금, 엘린버 등의 엘린버형 합금, 슈퍼인바, 코바, 42 얼로이 등의 금속 재료, 아라미드 부직포 보강형 유기 수지 재료를 들 수 있다.
또한, 프레임판 (18)의 두께는 그 형상이 유지됨과 동시에, 이방 도전성 시 트 (10)을 유지하는 것이 가능하다면 특별히 한정되지 않지만, 예를 들면 0.03 내지 1 mm이고, 바람직하게는 0.05 내지 0.25 mm이다.
이러한 이방 도전성 커넥터 (20)은, 이하와 같이 하여 제조할 수 있다.
우선, 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극이 배치된 전극 영역에 대응하여 복수의 개구 (19)가 형성된 프레임판 (18)을 제조한다. 여기서, 프레임판 (18)의 개구 (19)를 형성하는 방법으로서는, 예를 들면 에칭법 등을 이용할 수 있다.
이어서, 경화되어 탄성 고분자 물질이 되는 고분자 물질 형성 재료 중에, 자성을 나타내는 도전성 입자가 분산되어 이루어지는 성형 재료를 제조한다. 또한, 도 12에 나타낸 바와 같이 이방 도전성 시트 본체 성형용 금형을 준비하고, 이 금형에서의 상부 틀 (50) 및 하부 틀 (55)의 각각의 성형면에, 제조한 성형 재료를 목적하는 패턴, 즉 형성해야 할 이방 도전성 시트 (10)의 배치 패턴에 따라 도포함으로써 성형 재료층 (11B)를 형성한다. 여기서, 상부 틀 (50) 및 하부 틀 (55)의 성형면에 성형 재료를 도포하는 방법으로서는, 스크린 인쇄법을 이용하는 것이 바람직하다. 이러한 방법에 의하면, 성형 재료를 목적하는 패턴에 따라 도포하는 것이 용이하고, 적량의 성형 재료를 도포할 수 있다.
또한, 금형에 대하여 구체적으로 설명하면, 상부 틀 (50)에 있어서는 강자성체 기판 (51)의 밑면에, 성형해야 할 모든 이방 도전성 시트 본체 (11)의 도전부 (12)의 배치 패턴에 대칭인 패턴에 따라 강자성체층 (52)가 형성되고, 이 강자성체층 (52) 이외의 부분에는 비자성체층 (53)이 형성되며, 이들 강자성체층 (52) 및 비자성체층 (53)에 의해 성형면이 형성되어 있다.
한편, 하부 틀 (55)에 있어서는, 강자성체 기판 (56)의 윗면에, 성형해야 할 모든 이방 도전성 시트 본체 (11)의 도전부 (12)의 배치 패턴과 동일한 패턴에 따라 강자성체층 (57)이 형성되고, 이 강자성체층 (57) 이외의 부분에는 비자성체층 (58)이 형성되며, 이들 강자성체층 (57) 및 비자성체층 (58)에 의해 성형면이 형성되어 있다. 또한, 하부 틀 (55)의 성형면에는, 성형해야 할 이방 도전성 시트 본체의 다른 면에서의 돌출 부분에 대응하여 오목부 (58a)가 형성되어 있다.
강자성체 기판 (51, 56), 강자성체층 (52, 57) 및 피자성체층 (53, 58)의 재질, 그 밖의 조건은 상술한 도 2에 나타낸 금형과 동일하다.
또한, 성형 재료층 (11B)가 형성된 하부 틀 (55)의 성형면 상에, 각각 형성해야 할 이방 도전성 시트 본체 (11)의 평면 형상에 적합한 형상을 갖는 복수의 개구 (K)가 형성된 스페이서 (54b)를 통해, 프레임판 (18)의 위치를 맞추어 배치함과 동시에, 상기 프레임판 (18) 상에, 각각 형성해야 할 이방 도전성 시트 본체 (11)의 평면 형상에 적합한 형상을 갖는 복수의 개구 (K)가 형성된 스페이서 (54a)를 통해, 성형 재료층 (11B)가 형성된 상부 틀 (50)의 위치를 맞추어 배치하고, 추가로 이들을 중첩시킴으로써 도 13에 나타낸 바와 같이, 상부 틀 (50)과 하부 틀 (55) 사이에 목적으로 하는 형태(형성해야 할 이방 도전성 시트 본체 (11)의 형태)의 성형 재료층 (11A)가 형성된다.
이와 같이 프레임판 (18)과 상부 틀 (50) 및 하부 틀 (55) 사이에 스페이서 (54a, 54b)를 배치함으로써, 목적으로 하는 형태의 이방 도전성 시트 본체를 형성 할 수 있음과 동시에, 인접하는 이방 도전성 시트 본체끼리 연결하는 것이 방지되기 때문에, 서로 독립된 다수의 이방 도전성 시트 본체를 확실하게 형성할 수 있다.
이어서, 상부 틀 (50)에서의 강자성체 기판 (51)의 윗면, 및 하부 틀 (55)에서의 강자성체 기판 (56)의 밑면에, 예를 들면 한쌍의 전자석을 배치하여 이것을 작동시킴으로써 성형 재료층 (11A) 중에 분산되어 있던 도전성 입자가, 상부 틀 (50)의 강자성체층 (52)와 이에 대응하는 하부 틀 (55)의 강자성체층 (57) 사이에 위치하는 도전부 (12)가 되는 부분에 집합하여 두께 방향으로 늘어서도록 배향된다. 또한, 상기 상태에 있어서, 성형 재료층 (11A)를 경화 처리함으로써, 탄성 고분자 물질 중에 도전성 입자가 두께 방향으로 늘어서도록 배향된 상태로 함유되어 이루어지는 복수의 도전부 (12)가, 도전성 입자가 전혀 또는 거의 존재하지 않는 고분자 탄성 물질을 포함하는 절연부 (13)에 의해 서로 절연된 상태로 배치되어 이루어지는 복수의 이방 도전성 시트 본체 (11)이, 프레임판 (18)의 개구 연부에 고정된 상태로 형성되고, 이로써 도 14에 나타낸 바와 같이 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구 (19)를 갖는 프레임판 (18)과, 이 프레임판 (18)의 개구 (19)를 막도록 배치되며, 해당 프레임판 (18)의 개구 연부에 의해 지지된 복수의 이방 도전성 시트 본체 (11)을 포함하는 커넥터용 중간체 (20A)가 제조된다.
그 후, 상기 커넥터용 중간체 (20A)에서의 이방 도전성 시트 본체 (11)의 각각의 표면에 DLC막을 형성함으로써, 도 10 및 도 11에 나타낸 이방 도전성 커넥터 (20)을 얻을 수 있다.
이러한 이방 도전성 커넥터 (20)에 의하면, DLC막 (15)가 형성된 이방 도전성 시트 (10)을 갖기 때문에, 상술한 이방 도전성 시트 (10)에 의한 효과가 얻어짐과 동시에, 추가로 이하와 같은 효과가 얻어진다.
즉, 상기한 이방 도전성 커넥터 (20)에 의하면, 이방 도전성 시트 (10)이 프레임판 (18)에 고정되어 있기 때문에 변형되지 않고, 취급이 용이하며, 검사 대상인 웨이퍼와의 전기적 접속 작업에 있어서, 해당 웨이퍼에 대한 위치 정렬 및 유지 고정을 쉽게 행할 수 있다.
또한, 프레임판 (18)의 개구 (19)의 각각은, 검사 대상인 웨이퍼에 형성된 모든 집적 회로의 피검사 전극이 배치된 전극 영역에 대응하여 형성되어 있으며, 해당 개구 (19)의 각각에 배치되는 이방 도전성 시트 (10)은 면적이 작아도 되기 때문에, 개개의 이방 도전성 시트 (10)의 형성이 용이하다. 또한, 면적이 작은 이방 도전성 시트 (10)은 열 이력을 받은 경우라도, 해당 이방 도전성 시트 (10)의 면 방향에서의 열 팽창의 절대량이 적기 때문에 프레임판 (18)을 구성하는 재료로서 선열 팽창 계수가 작은 것을 사용함으로써, 이방 도전성 시트 (10)의 면 방향에서의 열 팽창이 프레임판 (18)에 의해 확실하게 규제된다. 따라서, 검사 대상이 큰 면적의 웨이퍼에 형성된 다수의 집적 회로이고, 이들 집적 회로에 대하여 일괄적으로 번인 시험을 행하는 경우에 있어서도, 양호한 전기적 접속 상태를 안정적으로 유지할 수 있다.
본 발명의 이방 도전성 커넥터는 상기한 실시 형태로 한정되지 않으며, 여러 가지 변경을 가하는 것이 가능하다.
예를 들면, 프레임판에, 검사 대상인 웨이퍼에 형성된 집적 회로 중에서 선택된 복수의 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구가 형성되고, 이들 개구 각각을 막도록 복수의 이방 도전성 시트가 배치된 구성일 수도 있다. 여기서, 선택되는 집적 회로의 수는 웨이퍼의 크기, 웨이퍼에 형성된 집적 회로의 수, 각 집적 회로에서의 피검사 전극의 수 등을 고려하여 적절하게 선택되며, 예를 들면 16개, 32개, 64개, 128개이다.
또한, 프레임판에 단일의 개구가 형성되며, 해당 개구를 막도록 단일의 이방 도전성 시트가 배치된 구성일 수도 있다.
[회로 검사 장치]
이어서, 본 발명의 회로 검사 장치에 대하여, 다수의 집적 회로가 형성된 웨이퍼를 전기적으로 검사하는 웨이퍼 검사 장치로서 실시했을 경우를 예로 들어 설명한다.
도 15는 본 발명의 웨이퍼 검사 장치의 일례에서의 주요부의 구성을 나타내는 설명용 단면도이고, 이 웨이퍼 검사 장치는 각각 돌기상의 피검사 전극을 갖는 다수의 집적 회로가 형성된 웨이퍼를 전기적으로 검사하기 위한 것이다.
상기 웨이퍼 검사 장치는, 도 16에도 확대하여 나타낸 바와 같이 한쪽면(도 15 및 도 16에서의 밑면)에 검사 대상인 웨이퍼에서의 돌기상의 피검사 전극의 패턴에 대응하는 패턴에 따라 다수의 검사 전극 (31)이 배치된 검사용 회로 기판 (30)과, 이 검사용 회로 기판 (30)의 한쪽면 상에 배치된, 검사 대상인 웨이퍼에 접촉되는 도 10에 나타낸 구성의 이방 도전성 커넥터 (20)을 포함하는 회로 검사용 프로브 (25)를 가지며, 이 회로 검사용 프로브 (25)의 하측 위치에는 검사 대상인 웨이퍼 (1)이 실장되는 웨이퍼 실장대 (5)가 설치되어 있다.
검사용 회로 기판 (30)의 다른쪽면(도면에서 윗면)에는, 테스터에 접속되는 다수의 접속 단자 (32)가 적절한 패턴에 따라 형성되어 있고, 이들 접속 단자 (32)의 각각은 해당 검사용 회로 기판 (30)에서의 내부 배선 (33)을 통해 검사 전극 (31)의 각각에 전기적으로 접속되어 있다.
검사용 회로 기판 (30)의 기재로서는 내열성을 갖는 것이라면 특별히 한정되지 않고, 인쇄 회로 기판의 기판 재료로서 통상 사용되고 있는 여러가지의 것을 사용할 수 있으며, 그 구체예로서는 유리 섬유 보강형 에폭시 수지, 유리 섬유 보강형 폴리이미드 수지, 유리 섬유 보강형 비스말레이미드 트리아진 수지, 폴리이미드 수지, 아라미드 부직포 보강형 에폭시 수지, 아라미드 부직포 보강형 폴리이미드 수지, 아라미드 부직포 보강형 비스말레이미드 트리아진 수지 등의 수지 재료, 세라믹 재료, 유리 재료, 금속 코어 재료 등을 들 수 있지만, 번인 시험에 적용하는 경우에는 그 선열 팽창 계수가 검사 대상인 웨이퍼를 구성하는 재료의 선열 팽창 계수와 동등하거나 또는 근사한 것을 사용하는 것이 바람직하다. 구체적으로는 웨이퍼가 실리콘을 포함하는 것인 경우에는, 선열 팽창 계수가 1.5×10-4/K 이하, 특히 3×10-6 내지 8×10-6/K인 것을 사용하는 것이 바람직하다.
이러한 웨이퍼 검사 장치에 있어서는, 이하와 같이 하여 웨이퍼 (1)의 검사 가 실행된다.
우선, 웨이퍼 실장대 (5) 상에 검사 대상인 웨이퍼 (1)이, 그 피검사 전극 (2)가 위쪽을 향한 상태로, 또한 피검사 전극 (2)의 각각이 검사용 회로 기판 (30)의 검사 전극 (31) 각각의 바로 아래쪽에 위치하도록 배치된다. 이어서, 예를 들면 검사용 회로 기판 (30)이 적절한 가압 수단에 의해 아래쪽으로 가압됨으로써, 이방 도전성 커넥터 (20)에서의 이방 도전성 시트 (10)이 웨이퍼 (1)의 피검사 전극 (2)에 접촉되고, 나아가 피검사 전극 (2)에 의해 가압 상태가 된다. 그에 따라, 이방 도전성 시트 (10)의 이방 도전성 시트 본체 (11)에서의 도전부 (12)는, 웨이퍼 (1)의 피검사 전극 (2)의 돌출 높이에 따라 두께 방향으로 압축하도록 탄성적으로 변형되고, 해당 이방 도전성 시트 본체 (11)의 도전부 (12)에는 웨이퍼 (1)의 피검사 전극 (2)와 검사용 회로 기판 (30)의 검사 전극 (31) 사이에 도전성 입자 (P)에 의해 해당 이방 도전성 시트 (10)의 두께 방향으로 신장하는 도전로가 형성되고, 그 결과 웨이퍼 (1)의 피검사 전극 (2)와 검사용 회로 기판 (30)의 검사 전극 (31)과의 전기적 접속이 달성된다. 그 후, 번인 시험을 행하는 경우에는 웨이퍼 (1)이 소정의 온도로 가열되고, 그 상태에서 해당 웨이퍼 (1)에 대하여 목적하는 전기적 검사가 실행된다.
상기한 웨이퍼 검사 장치에 의하면, 회로 검사용 프로브 (25)에서의 웨이퍼 (1)에 접촉하는 이방 도전성 커넥터 (20)이, DLC막 (15)가 형성된 이방 도전성 시트 (10)을 갖기 때문에, 웨이퍼 (1)이 오염되는 것을 방지할 수 있음과 동시에, 고온 환경하에서 웨이퍼 (1)에 의해 가압된 상태로 장시간 방치된 경우에도, 이방 도 전성 시트 (10)이 웨이퍼 (1)에 접착하는 것을 방지할 수 있고, 그에 따라 이방 도전성 시트 (10) 및 웨이퍼 (1)에 손상을 주는 것을 피할 수 있다. 또한, 이방 도전성 시트 (10)의 표면에 전하가 축적되는 것을 방지 또는 억제할 수 있기 때문에, 정전기에 의한 악영향을 배제할 수 있다.
도 17은 본 발명의 웨이퍼 검사 장치의 다른 예에서의 주요부의 구성을 나타내는 설명용 단면도이고, 이 웨이퍼 검사 장치는 각각 평면상의 피검사 전극을 갖는 다수의 집적 회로가 형성된 웨이퍼를 전기적으로 검사하기 위한 것이다.
상기 웨이퍼 검사 장치는, 도 18에도 확대하여 나타낸 바와 같이 한쪽면(도 17 및 도 18에서 밑면)에 검사 대상인 웨이퍼에서의 피검사 전극의 패턴에 대응하는 패턴에 따라 다수의 검사 전극 (31)이 배치된 검사용 회로 기판 (30)과, 이 검사용 회로 기판 (30)의 한쪽면에 배치된 이방 도전성 커넥터 (20), 및 상기 이방 도전성 커넥터 (20)의 한쪽면(도 17 및 도 18에서 밑면)에 배치된 시트상 커넥터 (40)으로 구성된 회로 검사용 프로브 (25)를 가지며, 이 회로 검사용 프로브 (25)의 아래쪽 위치에는 검사 대상인 웨이퍼 (1)이 실장되는 웨이퍼 실장대 (5)가 설치되어 있다.
검사용 회로 기판 (30)은, 도 15 및 도 16에 나타낸 웨이퍼 검사 장치에서의 검사용 회로 기판 (30)과 동일한 구성이며, 이방 도전성 커넥터 (20)은 그 이방 도전성 시트 (10)에서의 이방 도전성 시트 본체 (11)의 도전부 (12)가, 절연부 (13)의 양면의 각각으로부터 돌출된 상태로 형성되어 있는 것을 제외하고, 도 15 및 도 16에 나타낸 웨이퍼 검사 장치에서의 이방 도전성 커넥터 (20)과 동일한 구성이다.
시트상 커넥터 (40)은 유연한 절연성 시트 (41)을 가지며, 이 절연성 시트 (41)에는 해당 절연성 시트 (41)의 두께 방향으로 신장하는 복수의 금속을 포함하는 전극 구조체 (42)가, 검사용 회로 기판 (30)의 검사 전극 (31)의 패턴에 대응하는 패턴, 즉 검사 대상인 웨이퍼 (1)의 피검사 전극 (2)의 패턴에 대응하는 패턴에 따라, 해당 절연성 시트 (41)의 면방향으로 서로 이격하여 배치되어 있다. 전극 구조체 (42)의 각각은 절연성 시트 (41)의 표면(도면에서 밑면)에 노출되는 돌기상의 표면 전극부 (43)과, 절연성 시트 (41)의 이면에 노출되는 판상의 이면 전극부 (44)가, 절연성 시트 (41)의 두께 방향으로 관통하여 신장하는 단락부 (45)에 의해 서로 일체적으로 연결되어 구성되어 있다.
또한, 시트상 커넥터 (40)은, 그 전극 구조체 (42)의 각각이 이방 도전성 커넥터 (20)의 이방 도전성 시트 (10)에서의 도전부 (12) 상에 위치하도록 배치되어 있다.
시트상 커넥터 (40)에서의 절연성 시트 (41)로서는, 절연성을 갖는 유연한 것이라면 특별히 한정되는 것은 아니며, 예를 들면 폴리이미드 수지, 액정 중합체, 폴리에스테르, 불소계 수지 등을 포함하는 수지 시트, 섬유를 엮은 클로쓰에 상기 수지를 함침한 시트 등을 사용할 수 있다.
또한, 절연성 시트 (41)의 두께는, 해당 절연성 시트 (41)이 유연한 것이라면 특별히 한정되지 않지만, 10 내지 50 ㎛인 것이 바람직하고, 10 내지 25 ㎛인 것이 보다 바람직하다.
전극 구조체 (42)를 구성하는 금속으로서는 니켈, 구리, 금, 은, 팔라듐, 철 등을 사용할 수 있고, 전극 구조체 (42)로서는 전체가 단일한 금속으로 이루어지는 것일 수도 있고, 2종 이상의 금속의 합금으로 이루어지는 것, 또는 2종 이상의 금속이 적층되어 이루어지는 것일 수도 있다.
또한, 전극 구조체 (42)에서의 표면 전극부 (43) 및 이면 전극부 (44)의 표면에는, 해당 전극부의 산화가 방지됨과 동시에 접촉 저항이 작은 전극부가 얻어진다는 점에서 금, 은, 팔라듐 등의 화학적으로 안정하고, 고도전성을 갖는 금속 피막이 형성되어 있는 것이 바람직하다.
전극 구조체 (42)에서의 표면 전극부 (43)의 돌출 높이는, 웨이퍼 (1)의 피검사 전극 (2)에 대하여 안정한 전기적 접속을 달성할 수 있다는 점에서 15 내지 50 ㎛인 것이 바람직하고, 20 내지 35 ㎛인 것이 보다 바람직하다. 또한, 표면 전극부 (43)의 직경은 웨이퍼 (1)의 피검사 전극의 치수 및 피치에 따라 설정되지만, 예를 들면 30 내지 80 ㎛이고, 바람직하게는 30 내지 65 ㎛이다.
전극 구조체 (42)에서의 이면 전극부 (44)의 직경은 단락부 (45)의 직경보다 크고, 전극 구조체 (42)의 배치 피치보다 작은 것이 바람직하지만, 가능한 한 큰 것이 바람직하고, 그에 따라 이방 도전성 커넥터 (20)의 이방 도전성 시트 (10)에서의 도전부 (12)에 대해서도 안정된 전기적 접속을 확실하게 달성할 수 있다. 또한, 이면 전극부 (44)의 두께는 강도가 충분히 높고, 우수한 반복 내구성이 얻어진다는 점에서 20 내지 50 ㎛인 것이 바람직하고, 35 내지 50 ㎛인 것이 보다 바람직하다.
전극 구조체 (42)에서의 단락부 (45)의 직경은, 충분히 높은 강도가 얻어진 다는 점에서 30 내지 80 ㎛인 것이 바람직하고, 30 내지 65 ㎛인 것이 보다 바람직하다.
시트상 커넥터 (40)은, 예를 들면 이하와 같이 하여 제조할 수 있다.
즉, 절연성 시트 (41) 상에 금속층이 적층되어 이루어지는 적층 재료를 준비하고, 이 적층 재료에서의 절연성 시트 (41)에 대하여 레이저 가공, 건식 에칭 가공 등에 의해, 해당 절연성 시트 (41)의 두께 방향으로 관통하는 복수의 관통 구멍을, 형성해야 할 전극 구조체 (42)의 패턴에 대응하는 패턴에 따라 형성한다. 이어서, 상기 적층 재료에 대하여 포토리소그래피 및 도금 처리를 실시함으로써, 절연성 시트 (41)의 관통 구멍 내에 금속층에 일체적으로 연결된 단락부 (45)를 형성함과 동시에, 해당 절연성 시트 (41)의 표면에 단락부 (45)에 일체적으로 연결된 돌기상의 표면 전극부 (43)을 형성한다. 그 후, 적층 재료에서의 금속층에 대하여 포토에칭 처리를 행하여 그 일부를 제거함으로써, 이면 전극부 (44)를 형성하여 전극 구조체 (42)를 형성하고, 이로써 시트상 커넥터 (40)을 얻을 수 있다.
이러한 웨이퍼 검사 장치에 의하면, 회로 검사용 프로브 (25)에서의 웨이퍼 (1)에 접촉하는 이방 도전성 커넥터 (20)이, DLC막 (15)가 형성된 이방 도전성 시트 (10)을 갖기 때문에, 해당 회로 검사용 프로브 (25)가 가압된 상태로 장시간 방치된 경우에도 이방 도전성 시트 (10)이 시트상 커넥터 (40)에 접착되는 것을 방지할 수 있고, 그에 따라 시트상 커넥터가 휘어지는 것이 회피되며, 그 결과 반복적으로 사용한 경우에도 피검사 회로 장치에서의 모든 피검사 전극에 대하여 안정된 전기적 접속을 달성할 수 있다. 또한, 이방 도전성 시트 (10)의 표면에 전하가 축 적되는 것을 방지 또는 억제할 수 있기 때문에, 정전기에 의한 악영향을 배제할 수 있다.
본 발명의 회로 검사용 프로브 및 회로 검사 장치는 상기한 실시 형태로 한정되지 않고, 여러가지 변경을 가하는 것이 가능하다.
예를 들면, 검사 대상인 회로는 다수의 집적 회로가 형성된 웨이퍼로 한정되는 것은 아니며, 반도체 칩이나, BGA, CSP 등의 패키지 IC, MCM 등의 반도체 집적 회로 장치, 인쇄 회로 기판 등에 형성된 회로의 검사 장치에 적용할 수 있다.
또한, 도 15에 나타낸 회로 검사용 프로브 (25) 및 도 17에 나타낸 회로 검사용 프로브 (25)의 각각은, 웨이퍼 (1)에 형성된 모든 집적 회로의 피검사 전극 (2)에 대하여 일괄적으로 전기적 접속을 달성하는 것이지만, 도 19에 나타낸 바와 같이 웨이퍼 (1)에 형성된 각 집적 회로 중에서 선택된 복수의 집적 회로의 피검사 전극 (2)에 전기적으로 접속되는 것일 수도 있다. 선택되는 집적 회로의 수는, 웨이퍼 (1)의 크기, 웨이퍼 (1)에 형성된 집적 회로의 수, 각 집적 회로에서의 피검사 전극의 수 등을 고려하여 적절하게 선택되며, 예를 들면 16개, 32개, 64개, 128개이다.
이러한 회로 검사용 프로브 (25)를 갖는 웨이퍼 검사 장치에 있어서는, 웨이퍼 (1)에 형성된 각 집적 회로 중에서 선택된 복수의 집적 회로의 피검사 전극 (2)에, 회로 검사용 프로브 (25)를 전기적으로 접속하여 검사를 행하고, 그 후 다른 집적 회로 중에서 선택된 복수의 집적 회로의 피검사 전극 (2)에, 회로 검사용 프로브 (25)를 전기적으로 접속하여 검사를 행하는 공정을 반복함으로써, 웨이퍼 (1) 에 형성된 모든 집적 회로의 전기적 검사를 행할 수 있다.
이하, 본 발명의 구체적인 실시예에 대하여 설명하지만, 본 발명이 이들 실시예로 한정되는 것은 아니다.
<실시예 1>
[성형 재료의 제조]
부가형 액상 실리콘 고무 100 중량부에 평균 입경이 20 ㎛인 도전성 입자 70 중량부를 첨가하여 혼합한 후, 감압에 의한 탈포 처리를 행함으로써 이방 도전성 시트 본체용의 성형 재료를 제조하였다.
이상에 있어서, 도전성 입자로서는 니켈 입자를 코어 입자로 하고, 이 코어 입자에 무전해 금 도금이 실시되어 이루어지는 것(평균 피복량: 코어 입자 중량의 25 중량％가 되는 양)을 사용하였다.
[이방 도전성 시트 제조용 금형]
기본적으로 도 2에 나타낸 구성에 따라, 하기의 조건에 의해 이방 도전성 시트 제조용 금형을 제조하였다.
강자성체 기판: 재질; 철, 두께; 6 mm,
강자성체층: 재질; 니켈, 두께; 0.1 mm, 직경; 0.6 mm, 피치(중심간 거리); 0.12 mm,
비자성체층: 재질; 액상 레지스트 경화물, 두께; 0.125 mm,
스페이서의 두께; 0.2 mm.
[이방 도전성 시트 본체의 제조]
상기한 금형 공동 내에, 제조한 성형 재료를 주입함으로써 해당 금형 내에 성형 재료층을 형성하였다.
또한, 성형 재료층에 대하여, 전자석에 의해 두께 방향으로 1.8 테슬러의 평행 자장을 작용시키면서, 100 ℃, 1 시간의 조건으로 해당 성형 재료층의 경화 처리를 행함으로써, 각각 두께 방향으로 신장하는 복수의 도전부와, 이들 도전부를 서로 절연하는 절연부를 가진 이방 도전성 시트 본체를 제조하였다.
얻어진 이방 도전성 시트 본체는 외부 직경이 0.06 mm인 도전부가 0.12 mm의 피치로 배열되어 이루어지는 것이며, 절연부의 두께는 0.2 mm이고, 도전부의 두께는 0.25 mm이며, 해당 도전부가 절연부 양면의 각각으로부터 돌출된 상태(각각의 돌출 높이가 0.025 mm)로 형성되어 이루어지는 것이다. 또한, 도전부에서의 도전성 입자의 비율은 체적분률로 25 ％였다.
[DLC막의 형성]
이방 도전성 시트 본체의 한쪽면 전면에 아르곤 가스 이온에 의해 10 분간 이온 에칭 처리를 행하였다. 그 후, 고체 탄소원으로서 흑연을 사용하고, 전자빔 증착법에 의해 처리 온도 50 ℃, 처리 시간 20 분의 조건으로 이방 도전성 시트 본체의 표면 전면에 두께가 10 nm인 DLC막을 형성하고, 이로써 본 발명의 이방 도전성 시트를 제조하였다.
얻어진 이방 도전성 시트에서의 DLC막을 커터 나이프에 의해 바둑판 눈금 모양으로 칼자국을 냄으로써, 해당 DLC막에 서로 분리된 1 mm변(角)의 영역을 총 100 개 형성하고, 스카치 테이프에 의해 DLC막의 박리 시험을 행했더니 박리된 영역은 0/100개였다.
또한, 이방 도전성 시트를 그 DLC막이 형성된 면이 내측이 되도록 약 180°로 구부린 후, 그 표면을 관찰했더니 DLC막의 박리는 확인되지 않았다.
또한, 휴렛 팩커드사 제조의 전기 저항 측정기「High Resistance Meter 4339」 및 「Resistivity Cell 16008B」를 이용하여 DLC막의 표면 저항률을 측정했더니 1×1012 Ω/□였다.
<실시예 2>
실시예 1과 동일하게 하여 이방 도전성 시트 본체를 제조함과 동시에, 해당 이방 도전성 시트 본체에서의 도전부 패턴에 대응하는 패턴에 따라 개구가 형성된 스테인레스로 이루어지는 판상의 마스크를 제조하였다.
또한, 상기 마스크를 이방 도전성 시트 본체의 한쪽면에 해당 마스크의 개구각각이 이에 대응하는 도전부 상에 위치하도록 배치하고, 마스크의 개구로부터 노출된 도전부 표면에 아르곤 가스 이온에 의해 10 분간 이온 에칭 처리를 행하였다. 그 후, 티탄을 포함하는 전극을 음극으로 한 아크 방전법에 의해, 도전부 표면에 두께가 100 nm인 티탄을 포함하는 금속층을 형성하였다.
이어서, 금속층을 포함하는 이방 도전성 시트 본체의 한쪽면 전면에, 아르곤 가스 이온에 의해 10 분간 이온 에칭 처리를 행하였다. 그 후, 고체 탄소원으로서 흑연을 사용하고, 전자빔 증착법에 의해 처리 온도 50 ℃, 처리 시간 20 분의 조건 으로 이방 도전성 시트 본체의 표면 전면에 두께가 10 nm인 DLC막을 형성하고, 이로써 본 발명의 이방 도전성 시트를 제조하였다.
얻어진 이방 도전성 시트에 대하여, 실시예 1과 동일하게 하여 DLC막의 박리시험을 행했더니 박리된 영역은 0/100개였다.
또한, 이방 도전성 시트를 그 DLC막이 형성된 면이 내측이 되도록 약 180°로 구부린 후, 그 표면을 관찰했더니 DLC막의 박리는 확인되지 않았다.
또한, 실시예 1과 동일하게 하여 DLC막의 표면 저항률을 측정했더니 1×1012Ω/□였다.
<비교예 1>
실시예 1과 동일하게 하여 이방 도전성 시트 본체를 제조하고, 이 이방 도전성 시트 본체를 비교용 이방 도전성 시트로 하였다.
또한, 휴렛 팩커드사 제조의 전기 저항 측정기「High Resistance Meter 4339」및 「Resistivity Cell 16008B」를 이용하여, 이방 도전성 시트의 한쪽면에서의 표면 저항률을 측정했더니 1×1015 Ω/□ 이상이었다.
[이방 도전성 시트의 특성 평가]
(1) 도전 특성:
실시예 1 및 비교예 1에 따른 각각의 이방 도전성 시트를 도전부 1개당 하중이 5 g이 되도록 두께 방향으로 가압하고, 이 상태에서 해당 도전부의 전기 저항을 측정했더니 실시예 1의 이방 도전성 시트가 60 mΩ이고, 비교예 1의 이방 도전성 시트가 100 mΩ이며, 실시예 1의 이방 도전성 시트에 의하면, 비교예 1의 이방 도전성 시트와 비교하여 양호한 가압 도전성이 얻어지는 것이 확인되었다.
또한, 이방 도전성 시트의 도전부에 가해지는 하중을 바꾸면서 해당 도전부의 왜곡률 및 전기 저항치를 측정함으로써, 가압-왜곡 곡선도 및 왜곡-저항 곡선도를 작성하였다. 결과를 도 20에 나타내었다.
또한, 이방 도전성 시트에서의 인접하는 도전부간의 전기 저항을 측정했더니, 실시예 1의 이방 도전성 시트 및 비교예 1의 이방 도전성 시트 모두 1×1014 Ω 이상이었다.
(2) 비접착성 시험:
실시예 1 내지 2의 이방 도전성 시트 및 비교예 1의 이방 도전성 시트의 각각을 실리콘 기판 상에 배치하고, 그 도전부의 왜곡률이 30 ％가 되도록 가압하였다. 이 상태로 150 ℃의 분위기하에서 48 시간 방치한 후, 이방 도전성 시트와 실리콘 기판의 접착성을 조사하였다. 그 결과, 실시예 1 내지 2의 이방 도전성 시트에 있어서는 실리콘 기판에 전혀 접착하지 않고, 실리콘 기판을 90°로 기울였더니 이방 도전성 시트가 쉽게 낙하하였다. 한편, 비교예 1의 이방 도전성 시트에 있어서는 실리콘 기판에 견고하게 접착하고, 이방 도전성 시트를 박리시켰더니 해당 이방 도전성 시트가 파손되며, 그 일부가 실리콘 기판에 접착된 상태 그대로였다.
또한, 실시예 1 내지 2의 이방 도전성 시트를 배치한 실리콘 기판의 표면을 관찰했더니, 실리콘 고무의 저분자량 성분에 의한 오염은 전혀 확인되지 않았다.
(3) 대전 특성:
실시예 1 내지 2의 이방 도전성 시트 및 비교예 1의 이방 도전성 시트의 각각을 검사용 회로 기판 상에 배치하여 고정함으로써, 회로 검사용 프로브를 제조하였다. 이 회로 검사용 프로브를 실리콘 기판 상에 배치하고, 온도 25 ℃, 상대 습도 30 ％의 환경하에서 회로 검사용 프로브를 이방 도전성 시트의 도전부 왜곡률이 25 ％가 되도록 두께 방향으로 가압하고, 이 상태로 1 초간 유지한 후, 회로 검사용 프로브를 실리콘 기판으로부터 분리하고, 추가로 2 초 경과 후에 회로 검사용 프로브를 두께 방향으로 가압하였다. 이 조작을 1 사이클로 하여 총 5000 사이클행하고, 조작이 종료되고 나서 40 초 이내에 이방 도전성 시트의 표면 전위를 측정하였다. 그 결과, 실시예 1의 이방 도전성 시트의 표면 전위가 100 V이고, 실시예 2의 이방 도전성 시트의 표면 전위가 50 V이며, 비교예 1의 이방 도전성 시트의 표면 전위가 1000 V이고, 실시예 1 내지 2의 이방 도전성 시트에 의하면 표면에 전하가 축적되는 것을 방지할 수 있다는 것이 확인되었다.
<실시예 3>
[시험용 웨이퍼의 제조]
(1) 제조예 1:
도 21에 나타낸 바와 같이, 직경이 8 인치인 실리콘(선열 팽창 계수 3.3×10-6/K)제의 웨이퍼 (1)상에, 각각 치수가 6.5 mm×6.5 mm인 정방형의 집적 회로 (L)을 총 596개 형성하였다. 웨이퍼 (1)에 형성된 집적 회로 (L)의 각각은 도 22에 나타낸 바와 같이, 그 중앙에 피검사 전극 영역 (A)를 가지며, 이 피검사 전극 영역 (A)에는 도 23에 나타낸 바와 같이 각각 세로 방향(도 23에서 상하 방향)의 치수가 200 ㎛이고, 가로 방향(도 23에서 좌우 방향)의 치수가 60 ㎛인 26개의 피검사 전극 (2)가 120 ㎛의 피치로 가로 방향으로 2열(일렬의 피검사 전극 (7)의 수가 13개)로 배열되어 있다. 세로 방향으로 인접하는 피검사 전극 (2) 사이의 이격 거리는 250 ㎛이다. 또한, 26개의 피검사 전극 (2) 중 2개씩 서로 전기적으로 접속되어 있다. 피검사 전극 (2)의 각각은 직사각형의 평판상의 알루미늄 패드를 포함하는 것이며, 웨이퍼 (1) 전체의 피검사 전극 (2)의 총수는 15496개이다. 이하, 상기 웨이퍼를 「시험용 웨이퍼 W1」이라고 한다. 또한, 이 시험용 웨이퍼 W1에 형성된 596개의 집적 회로 중, 도 24에서 굵은선으로 나타낸 종횡으로 늘어선 64개(세로 8개, 가로 8개)의 집적 회로 L을 선택하고, 이들 64개의 집적 회로 L이 형성된 영역을「시험 영역 E1」이라고 하였다.
(2) 제조예 2:
피검사 전극으로서 알루미늄 패드 상에 공융 땜납(Sb/Sn=4/6)을 포함하는 반구상의 돌기 전극(직경: 약 80 ㎛, 돌출 높이: 약 60 ㎛)을 형성한 것 이외에는, 제조예 1과 동일한 조건에 의해 웨이퍼 상에 596개의 집적 회로를 형성하였다. 이하, 이 웨이퍼를「시험용 웨이퍼 W2」라고 한다. 또한, 이 시험용 웨이퍼 W2에 형성된 596개의 집적 회로 중, 시험용 웨이퍼 W1의 시험 영역 E1에 대응하는 영역에 형성된 64개(세로 8개, 가로 8개)의 집적 회로를 선택하고, 이들 64개의 집적 회로가 형성된 영역을「시험 영역 E2」라고 하였다.
[이방 도전성 커넥터의 제조]
(1) 프레임판의 제조:
도 25에 나타낸 바와 같이, 상기한 시험용 웨이퍼 W1의 시험 영역 E1에 형성된 64개의 집적 회로에서의 피검사 전극 영역에 대응하여 64개의 개구 (19)가 형성된 직경이 10 cm인 프레임판 (18)을 제조하였다. 이 프레임판 (18)의 구체적인 사양은 이하와 같다.
프레임판 (18)의 재질은 코바(포화 자화 1.4 Wb/m2, 선열 팽창 계수 5×10-6/K)이고, 그 두께는 60 ㎛이다. 프레임판 (18)의 개구 (19)의 각각은 직사각형이며, 그 가로 방향(도 25에서 좌우 방향)의 치수가 2640 ㎛이고, 세로 방향(도 25에서 상하 방향)의 치수가 900 ㎛이다.
(2) 스페이서의 제조:
형성해야 할 이방 도전성 시트의 평면 형상에 적합한 형상의 복수의 개구가, 상기한 프레임판의 개구 패턴에 대응하는 패턴에 따라 형성된 스페이서를 2장 제조하였다. 이들 스페이서의 구체적인 사양은 이하와 같다.
스페이서의 재질은 스테인레스(SUS304)이고, 그 두께는 25 ㎛이다. 스페이서의 개구 각각은 직사각형이며, 그 가로 방향의 치수가 3500 ㎛이고, 세로 방향의 치수가 1600 ㎛이다.
(3) 금형의 제조:
도 26 및 도 27에 나타낸 구성에 따라, 하기의 조건에 의해 이방 도전성 시 트 본체 성형용의 금형을 제조하였다.
이 금형에서의 상부 틀 (50) 및 하부 틀 (55)는, 각각 두께가 6 mm인 철을 포함하는 강자성체 기판 (51, 56)을 가지며, 이 강자성체 기판 (51, 56) 상에는 시험용 웨이퍼 W1에서의 피검사 전극의 패턴에 대응하는 패턴에 따라 니켈을 포함하는 도전부 형성용의 강자성체층 (52, 57) 및 비접속용 도전부 형성용의 강자성체층 (52a, 57a)가 배치되어 있다. 구체적으로는, 도전부 형성용의 강자성체층 (52, 57)의 각각의 치수는 60 ㎛(가로 방향)×200 ㎛(세로 방향)×100 ㎛(두께)이고, 26개의 강자성체층 (52, 57)이 120 ㎛의 피치로 가로 방향으로 2열(일렬의 강자성체층 (52, 57)의 수가 13개이며, 세로 방향으로 인접하는 강자성체층 (52, 57) 사이의 이격 거리가 250 ㎛)로 배열되어 있다. 또한, 강자성체층 (52, 57)이 늘어선 방향에 있어서, 가장 외측에 위치하는 강자성체층 (52, 57)의 외측에는 비접속용 도전부 형성용의 강자성체층 (52a, 57a)가 배치되어 있다. 각 강자성체층 (52a, 57a)의 치수는 60 ㎛(가로 방향)×200 ㎛(세로 방향)×100 ㎛(두께)이다.
또한, 26개의 도전부 형성용의 강자성체층 (52, 57) 및 4개의 비접속용 도전부 형성용의 강자성체층 (52a, 57a)가 형성된 영역이, 시험용 웨이퍼 W1의 시험 영역 E1에서의 집적 회로의 피검사 전극 영역에 대응하여 총 64개 형성되고, 전체적으로 1664개의 도전부 형성용의 강자성체층 (52, 57) 및 256개의 비접속용 도전부형성용의 강자성체층 (52a, 57a)가 형성되어 있다.
또한, 비자성체층 (53, 58)은 건식 필름 레지스트를 경화 처리함으로써 형성되며, 도전부 형성용의 강자성체층 (52, 57)이 위치하는 오목부 (53a, 58a)의 각각 의 치수는 70 ㎛(가로 방향)×210 ㎛(세로 방향)×35 ㎛(깊이)이고, 비접속용 도전부 형성용의 강자성체층 (52a, 57a)가 위치하는 오목부 (53b, 58b)의 각각의 치수는 70 ㎛(가로 방향)×210 ㎛(세로 방향)×35 ㎛(깊이)이며, 오목부 이외의 부분의 두께는 135 ㎛(오목부 부분의 두께 100 ㎛)이다.
(4) 커넥터용 중간체의 제조:
상기한 프레임판, 스페이서 및 금형을 이용하여, 이하와 같이 하여 프레임판에 이방 도전성 시트 본체를 형성하였다.
부가형 액상 실리콘 고무 100 중량부에 도전성 입자 30 중량부를 첨가하여 혼합하고, 그 후 감압에 의한 탈포 처리를 실시함으로써 이방 도전성 시트 본체용의 성형 재료를 제조하였다.
여기서, 도전성 입자로서는 평균 입경이 18 ㎛인 니켈을 포함하는 코어 입자에 20 중량％의 금 도금이 실시되어 이루어지는 것을 사용하였다.
또한, 부가형 액상 실리콘 고무로서는 A액의 점도가 250 Paㆍs이고, B액의 점도가 250 Paㆍs인 이액형의 것이며, 경화물의 150 ℃에서의 영구 압축 왜곡이 5 ％이고, 경화물의 듀로미터 A 경도가 35이며, 경화물의 인열 강도가 25 kN/m인 것을 사용하였다.
또한, 상기한 부가형 액상 실리콘 고무 및 그 경화물의 특성은, 다음과 같이 하여 측정하였다.
(i) 부가형 액상 실리콘 고무의 점도:
B형 점도계에 의해, 23±2 ℃에서의 점도를 측정하였다.
(ii) 실리콘 고무 경화물의 압축 영구 왜곡:
이액형의 부가형 액상 실리콘 고무에서의 A액과 B액을 등량이 되는 비율로 교반 혼합하였다. 이어서, 상기 혼합물을 금형에 유입시키고, 해당 혼합물에 대하여 감압에 의한 탈포 처리를 행한 후, 120 ℃, 30 분의 조건으로 경화 처리를 행함으로써, 두께가 12.7 mm, 직경이 29 mm인 실리콘 고무 경화물을 포함하는 원기둥체를 제조하고, 이 원기둥체에 대하여 200 ℃, 4 시간의 조건으로 후 경화를 행하였다. 이와 같이 하여 얻어진 원기둥체를 시험편으로 사용하고, JIS K 6249에 준하여 150±2 ℃에서의 압축 영구 왜곡을 측정하였다.
(iii) 실리콘 고무 경화물의 인열 강도:
상기 (ii)와 동일한 조건으로 부가형 액상 실리콘 고무의 경화 처리 및 후 경화를 행함으로써 두께가 2.5 mm인 시트를 제조하였다. 이 시트로부터 펀칭에 의해 초승달형의 시험편을 제조하고, JIS K 6249에 준하여 23±2 ℃에서의 인열 강도를 측정하였다.
(iv) 듀로미터 A 경도:
상기 (iii)과 동일하게 하여 제조된 시트를 5장 겹치고, 얻어진 적층체를 시험편으로 사용하여, JIS K 6249에 준하여 23±2 ℃에서의 듀로미터 A 경도를 측정하였다.
상기한 금형의 상부 틀 및 하부 틀의 표면에, 제조한 성형 재료를 스크린 인쇄에 의해 도포함으로써, 형성해야 할 이방 도전성 시트의 패턴에 따라 성형 재료층을 형성하고, 하부 틀의 성형면 상에 하부 틀측의 스페이서를 통해 프레임판을 위치 정렬하여 중첩하고, 추가로 이 프레임판 상에 상부 틀측의 스페이서를 통해 상부 틀을 위치 정렬하여 중첩하였다.
또한, 상부 틀 및 하부 틀 사이에 형성된 성형 재료층에 대하여, 강자성체층사이에 위치하는 부분에 전자석에 의해 두께 방향으로 1.8 T의 자장을 작용시키면서, 100 ℃, 1 시간의 조건으로 경화 처리를 실시함으로써 프레임판 개구의 각각에 이방 도전성 시트 본체를 형성하고, 이로써 커넥터용 중간체를 제조하였다.
형성된 이방 도전성 시트 본체에 대하여 구체적으로 설명하면, 이방 도전성 시트 본체의 각각은 가로 방향의 치수가 3500 ㎛이고, 세로 방향의 치수가 1600 ㎛이다. 이방 도전성 시트 본체의 각각에는, 시험용 웨이퍼 W1에서의 피검사 전극에 대응하는 26개의 도전부가 120 ㎛의 피치로 가로 방향으로 2열(일렬의 도전부의 수가 13개이고, 세로 방향으로 인접하는 도전부간의 이격 거리가 250 ㎛)로 배열되어 있고, 도전부의 각각은 가로 방향의 치수가 70 ㎛이고, 세로 방향의 치수가 210 ㎛이며, 두께가 180 ㎛이고, 절연부의 두께가 110 ㎛이다. 또한, 가로 방향에서 가장 외측에 위치하는 도전부와 프레임판 사이에는 비접속용 도전부가 배치되어 있다. 비접속용 도전부의 각각은 가로 방향의 치수가 70 ㎛이고, 세로 방향의 치수가 210 ㎛이며, 두께가 180 ㎛이다. 또한, 이방 도전성 시트 본체의 각각에서의 프레임판에 지지된 부분의 두께(두갈래 부분의 한쪽의 두께)는 25 ㎛이다.
또한, 이방 도전성 시트 본체의 각각에서의 도전부 중의 도전성 입자의 함유 비율을 조사했더니, 모든 도전부에 대하여 체적분률로 약 30 ％였다.
[DLC막의 형성]
얻어진 커넥터용 중간체에서의 이방 도전성 시트 본체의 한쪽면 전면에, 아르곤 가스 이온에 의해 10 분간 이온 에칭 처리를 행하였다. 그 후, 고체 탄소원으로서 흑연을 사용하고, 전자빔 증착법에 의해 처리 온도 50 ℃, 처리 시간 20 분의 조건으로 이방 도전성 시트 본체의 한쪽면 전면에 두께가 10 nm인 DLC막을 형성하고, 이로써 본 발명의 이방 도전성 커넥터를 제조하였다.
또한, 휴렛 팩커드사 제조의 전기 저항 측정기「High Resistance Meter 4339」 및 「Resistivity Cell 16008B」를 이용하여, 얻어진 이방 도전성 커넥터에서의 DLC막의 표면 저항률을 측정했더니 1×1012 Ω/□였다.
[검사용 회로 기판의 제조]
기판 재료로서 알루미나 세라믹(선열 팽창 계수 4.8×10-6/K)를 사용하고, 시험용 웨이퍼 W1의 시험 영역 E1에서의 집적 회로의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 형성된 검사용 회로 기판을 제조하였다. 이 검사용 회로 기판은 전체의 치수가 10 cm×10 cm이고, 그 평면 정밀도는 ±10 ㎛이다. 또한, 검사 전극은 가로 방향의 치수가 70 ㎛이고, 세로 방향의 치수가 210 ㎛이다. 이하, 이 검사용 회로 기판을 「검사용 회로 기판 T」라고 한다.
[이방 도전성 커넥터의 평가]
얻어진 이방 도전성 커넥터에 대하여, 하기의 평가를 행하였다.
(1) 초기 도전 특성:
시험용 웨이퍼 W1을 시험대에 배치하고, 도 28에 나타낸 바와 같이 시험용 웨이퍼 W1에서의 시험 영역 E1 상에 이방 도전성 커넥터를 그 도전부의 각각이 해당 시험용 웨이퍼 W1의 피검사 전극 상에 위치하도록 위치 정렬하여 배치하고, 이 이방 도전성 커넥터 상에 검사용 회로 기판 T를 그 검사 전극의 각각이 해당 이방 도전성 커넥터에서의 이방 도전성 시트의 도전부 상에 위치하도록 위치 정렬하여 배치하였다.
또한, 실온(25 ℃)하에서 검사용 회로 기판 T를 아래쪽으로 소정의 하중으로 가압하고, 검사용 회로 기판 T에서의 각각의 1664개의 검사 전극과, 해당 검사 전극에 이방 도전성 커넥터 및 시험용 웨이퍼 W1을 통해 전기적으로 접속된 다른 검사 전극 사이의 전기 저항을 차례로 측정하고, 측정된 전기 저항치의 2분의 1의 값을 이방 도전성 커넥터에서의 도전부의 전기 저항(이하,「통전 저항」이라고 함)으로서 산출하고, 이들의 평균치를 구하였다. 결과를 하기 표 1에 나타내었다.
(2) 전극 물질의 부착성:
시험용 웨이퍼 W2를 가열기를 구비한 시험대에 배치하고, 시험용 웨이퍼 W2에서의 시험 영역 E2 상에 이방 도전성 커넥터를 그 도전부의 각각이 해당 시험용 웨이퍼 W2의 피검사 전극 상에 위치하도록 위치 정렬하여 배치하고, 이 이방 도전성 커넥터 상에, 검사용 회로 기판 T를 그 검사 전극의 각각이 해당 이방 도전성 커넥터에서의 이방 도전성 시트의 도전부 상에 위치하도록 위치 정렬하여 배치하고, 추가로 검사용 회로 기판 T를 아래쪽으로 25 kg의 하중(도전부 1개당 가해지는 하중이 평균 약 15 g)으로 가압하였다. 이어서, 검사용 회로 기판 T를 가압한 상태로 시험대를 125 ℃로 가열하고, 추가로 이 상태에서 24 시간 유지한 후, 검사용 회로 기판에 대한 가압을 해제하고 1 시간 방치하였다. 이 조작을 1 사이클로 하여, 총 5 사이클 연속적으로 행하였다.
또한, 이방 도전성 커넥터의 각 이방 도전성 시트에서의 피검사 전극이 접촉된 부분에 대하여, 오거 분석 전자 분광법에 의해 원소 분석을 행하고, 피검사 전극을 구성하는 물질인 Sn 및 도전성 입자를 구성하는 물질인 Au 및 Ni의 합계의 질량에 대한 Sn의 질량 비율(이하, 이 비율을「Sn의 비율 S1」이라고 함)을 산출하였다. 결과를 하기 표 2에 나타내었다.
(3) 반복 사용에서의 도전 특성:
시험용 웨이퍼 W2를 전열 히터를 구비한 시험대에 배치하고, 이 시험용 웨이퍼 W2의 시험 영역 E2 상에 이방 도전성 커넥터를 그 도전부의 각각이 해당 시험용 웨이퍼 W2의 피검사 전극 상에 위치하도록 위치 정렬하여 배치하고, 이 이방 도전성 커넥터 상에, 검사용 회로 기판 T를 그 검사 전극의 각각이 해당 이방 도전성 커넥터의 도전부 상에 위치하도록 위치 정렬하여 배치하고, 추가로 검사용 회로 기판 T를 아래쪽으로 25 kg의 하중(도전부 1개당 가해지는 하중이 평균 약 15 g)으로 가압하였다.
이어서, 검사용 회로 기판 T를 가압한 상태로, 시험대의 온도를 85 ℃로 승온한 후, 이방 도전성 커넥터에서의 도전부 각각의 통전 저항을 차례로 측정하였다. 또한, 검사용 회로 기판에 대한 가압을 해제하고, 그 후 시험대를 실온까지 냉각하였다.
또한, 상기 조작을 1 사이클로 하여 총 10만 사이클 연속적으로 행하고, 각 사이클에 있어서 측정한 도전부의 통전 저항의 평균치를 구하였다. 결과를 하기 표 3에 나타내었다.
(4) 비접착성:
이방 도전성 커넥터를, 표면이 금 도금된 유리 섬유 보강형 에폭시 수지 기판과 실리콘 기판 사이에 개재시키고, 해당 이방 도전성 커넥터에서의 도전부 왜곡률이 30 ％가 되도록 가압하였다. 이 상태에서 150 ℃의 분위기하에 48 시간 방치한 후, 이방 도전성 커넥터에서의 이방 도전성 시트와 유리 섬유 보강형 에폭시 수지 기판 및 실리콘 기판의 접착성을 조사하였다.
이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 기판 및 실리콘 기판 중 어디에도 전혀 접착하지 않고, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 기울였더니, 모든 이방 도전성 커넥터에 있어서 유리 섬유 보강형 에폭시 수지 및 실리콘 기판으로부터 쉽게 박리되어 낙하하였다.
또한, 실리콘 기판의 표면을 관찰했더니, 실리콘 고무의 저분자량 성분에 의한 오염은 전혀 확인되지 않았다.
<실시예 4>
DLC막의 두께를 5 nm로 한 것 이외에는, 실시예 3과 동일하게 하여 본 발명의 이방 도전성 커넥터를 제조하였다. 이 이방 도전성 커넥터에서의 DLC막의 표면 저항을 실시예 3과 동일하게 하여 측정했더니 1×1012 Ω/□였다.
얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전 특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가했더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 기판 및 실리콘 기판 중 어디에도 전혀 접착하지 않고, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 기울였더니, 모든 이방 도전성 커넥터에 있어서 유리 섬유 보강형 에폭시 수지 및 실리콘 기판으로부터 쉽게 박리되어 낙하하였다.
또한, 실리콘 기판의 표면을 관찰했더니, 실리콘 고무의 저분자량 성분에 의한 오염은 전혀 확인되지 않았다.
<비교예 2>
실시예 3과 동일하게 하여 커넥터용 중간체를 제조하고, 이 커넥터용 중간체를 비교용 이방 도전성 커넥터로 하였다.
또한, 휴렛 팩커드사 제조의 전기 저항 측정기「High Resistance Meter 4339」 및 「Resistivity Cell 16008B」를 이용하여, 이방 도전성 커넥터에서의 이방 도전성 시트 본체의 한쪽면에서의 표면 저항률을 측정했더니 1×1015 Ω/□ 이상이었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전 특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가하였다. 그 결과, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 180°반전시켰더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태로, 유리 섬유 보강형 에폭시 수지 및 실리콘 기판의 양쪽에 견고하게 접착되어 있고, 이방 도전성 커넥터를 강제적으로 박리시켰더니, 그 이방 도전성 시트가 파손되어 그 일부가 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태 그대로였다.
<실시예 5>
(1) 커넥터용 중간체의 제조:
실시예 3과 동일하게 하여 커넥터용 중간체를 제조하였다.
(2) 금속층의 형성:
얻어진 커넥터용 중간체의 이방 도전성 시트 본체의 각각에서의 도전부의 패턴에 대응하는 패턴에 따라 개구가 형성된 스테인레스를 포함하는 마스크를 제조하였다.
이어서, 제조한 마스크를, 커넥터용 중간체에서의 이방 도전성 시트 본체의 한쪽면에 해당 마스크의 각 개구가 이에 대응하는 도전부 상에 위치하도록 배치하고, 마스크의 개구로부터 노출된 도전부의 한쪽면에 대하여 아르곤 가스 이온에 의해 10 분간 이온 에칭 처리를 행하였다. 그 후, 루테늄을 포함하는 전극을 음극으로 한 아크 방전법에 의해, 도전부의 한쪽면에 두께가 100 nm인 루테늄을 포함하는 금속층을 형성하였다.
(3) DLC막의 형성:
금속층이 형성된 커넥터용 중간체에 대하여, 금속층을 포함하는 이방 도전성 시트 본체의 한쪽면 전면에 아르곤 가스 이온에 의해 10 분간 이온 에칭 처리를 행하였다. 그 후, 고체 탄소원으로서 흑연을 사용하고, 전자빔 증착법에 의해 처리 온도 50 ℃, 처리 시간 20 분의 조건으로 이방 도전성 시트 본체의 한쪽면 전면에 두께가 10 nm인 DLC막을 형성하고, 이로써 본 발명의 이방 도전성 커넥터를 제조하였다.
얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 단, 전극 물질의 부착성에 대해서는 Sn의 비율 S1 대신에, 피검사 전극을 구성하는 물질인 Sn, 도전성 입자를 구성하는 물질인 Au 및 Ni 및 금속층을 구성하는 금속의 합계 질량에 대한 Sn의 질량 비율(이하, 이 비율을「Sn의 비율 S2」라고 함)을 산출하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가했더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 기판 및 실리콘 기판 중 어디에도 전혀 접착하지 않고, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 기울였더니, 모든 이방 도전성 커넥터에 있어서 유리 섬유 보강형 에폭시 수지 및 실리콘 기판으로부터 쉽게 박리되어 낙하하였다.
또한, 실리콘 기판의 표면을 관찰했더니, 실리콘 고무의 저분자량 성분에 의한 오염은 전혀 확인되지 않았다.
<실시예 6>
금속층의 형성에 있어서, 음극을 형성하는 금속 재료를 루테늄으로부터 텅스텐으로 변경한 것 이외에는, 실시예 5와 동일하게 하여 본 발명의 이방 도전성 커넥터를 제조하였다. 얻어진 이방 도전성 커넥터에서의 텅스텐을 포함하는 금속층의 두께는 100 nm였다.
얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 단, 전극 물질의 부착성에 대해서는 Sn의 비율 S1 대신에 Sn의 비율 S2를 산출하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가했더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 기판 및 실리콘 기판 중 어디에도 전혀 접착하지 않고, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 기울였더니, 모든 이방 도전성 커넥터에 있어서 유리 섬유 보강형 에폭시 수지 및 실리콘 기판으로부터 쉽게 박리되어 낙하하였다.
또한, 실리콘 기판의 표면을 관찰했더니, 실리콘 고무의 저분자량 성분에 의한 오염은 전혀 확인되지 않았다.
<실시예 7>
금속층의 형성에 있어서, 음극을 형성하는 금속 재료를 루테늄으로부터 로듐으로 변경한 것 이외에는, 실시예 5와 동일하게 하여 본 발명의 이방 도전성 커넥터를 제조하였다. 얻어진 이방 도전성 커넥터에서의 로듐을 포함하는 금속층의 두 께는 100 nm이다.
얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 단, 전극 물질의 부착성에 대해서는 Sn의 비율 S1 대신에 Sn의 비율 S2를 산출하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가했더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 기판 및 실리콘 기판 중 어디에도 전혀 접착하지 않고, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 기울였더니, 모든 이방 도전성 커넥터에 있어서 유리 섬유 보강형 에폭시 수지 및 실리콘 기판으로부터 쉽게 박리되어 낙하하였다.
또한, 실리콘 기판의 표면을 관찰했더니, 실리콘 고무의 저분자량 성분에 의한 오염은 전혀 확인되지 않았다.
<비교예 3>
실시예 5와 동일하게 하여 루테늄을 포함하는 금속층이 형성된 커넥터용 중간체를 제조하고, 이 커넥터용 중간체를 비교용 이방 도전성 커넥터로 하였다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전 특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 단, 전극 물질의 부착성에 대해서는 Sn의 비율 S1 대신에 Sn의 비율 S2를 산출하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접 착성을 평가하였다. 그 결과, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 180°반전시켰더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태로, 유리 섬유 보강형 에폭시 수지 및 실리콘 기판 양쪽에 견고하게 접착되어 있고, 이방 도전성 커넥터를 강제적으로 박리시켰더니 그 이방 도전성 시트가 파손되고, 그 일부가 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태 그대로였다.
<비교예 4>
실시예 6과 동일하게 하여 텅스텐을 포함하는 금속층이 형성된 커넥터용 중간체를 제조하고, 이 커넥터용 중간체를 비교용 이방 도전성 커넥터로 하였다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전 특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 단, 전극 물질의 부착성에 대해서는 Sn의 비율 S1 대신에 Sn의 비율 S2를 산출하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가하였다. 그 결과, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 180°반전시켰더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태로, 유리 섬유 보강형 에폭시 수지 및 실리콘 기판 양쪽에 견고하게 접착되어 있고, 이방 도전성 커넥터를 강제적으로 박리시켰더니 그 이방 도전성 시트가 파손되고, 그 일부가 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태 그대로였다.
<비교예 5>
실시예 7과 동일하게 하여 로듐을 포함하는 금속층이 형성된 커넥터용 중간체를 제조하고, 이 커넥터용 중간체를 비교용 이방 도전성 커넥터로 하였다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 초기 도전 특성, 전극 물질의 부착성 및 반복 사용에서의 도전 특성을 평가하였다. 단, 전극 물질의 부착성에 대해서는 Sn의 비율 S1 대신에 Sn의 비율 S2를 산출하였다. 결과를 표 1 내지 표 3에 나타내었다.
또한, 얻어진 이방 도전성 커넥터에 대하여, 실시예 3과 동일하게 하여 비접착성을 평가하였다. 그 결과, 유리 섬유 보강형 에폭시 수지 기판을 유지하여 180°반전시켰더니, 이방 도전성 커넥터는 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태로, 유리 섬유 보강형 에폭시 수지 및 실리콘 기판 양쪽에 견고하게 접착되어 있고, 이방 도전성 커넥터를 강제적으로 박리시켰더니 그 이방 도전성 시트가 파손되고, 그 일부가 유리 섬유 보강형 에폭시 수지 및 실리콘 기판에 접착된 상태 그대로였다.
Figure 112005010020406-pct00001
Figure 112005010020406-pct00002
Figure 112005010020406-pct00003

Claims (26)

  1. 회로 장치의 검사에 커넥터로서 사용되는 이방 도전성 시트로, 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 및 이들 도전부를 서로 절연하는 절연부를 갖는 이방 도전성 시트 본체와, 이 이방 도전성 시트 본체에서의 한쪽면의 전면(全面) 또는 양면의 전면을 피복하도록 일체적으로 형성된 DLC막을 갖고, 상기 DLC막의 표면 저항률이 1×108 내지 1×1014 Ω/□이고, 상기 DLC막의 두께가 1 내지 500 nm이며, 상기 이방 도전성 시트 본체를 형성하는 탄성 고분자 물질이 실리콘 고무인 것을 특징으로 하는 이방 도전성 시트.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 회로 장치의 검사에 커넥터로서 사용되는 이방 도전성 시트로, 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 및 이들 도전부를 서로 절연하는 절연부를 갖는 이방 도전성 시트 본체와, 이 이방 도전성 시트 본체에서의 한쪽면에, 그의 도전부를 피복하도록 일체적으로 형성된 금속층과, 상기 이방 도전성 시트의 본체에 있어서 적어도 절연부의 한쪽면의 전면 및 상기 금속층의 표면을 피복하도록 일체적으로 형성된 DLC막을 갖고, 상기 DLC막의 표면 저항률이 1×108 내지 1×1014 Ω/□이고, 상기 DLC막의 두께가 1 내지 500 nm이며, 상기 이방 도전성 시트 본체를 형성하는 탄성 고분자 물질이 실리콘 고무인 것을 특징으로 하는 이방 도전성 시트.
  7. 삭제
  8. 제6항에 있어서, 금속층의 표면 저항률이 1×10-2 Ω/□ 이하인 것을 특징으로 하는 이방 도전성 시트.
  9. 제6항에 있어서, 금속층의 두께가 5 내지 1000 nm인 것을 특징으로 하는 이방 도전성 시트.
  10. 회로 장치의 검사에 커넥터로서 사용되는 이방 도전성 시트의 제조 방법으로, 탄성 고분자 물질에 의해 형성되며, 두께 방향으로 신장하는 복수의 도전부 및 이들 도전부를 서로 절연하는 절연부를 가진 이방 도전성 시트 본체를 제조하고, 얻어진 이방 도전성 시트 본체에서의 한쪽면 또는 양면에, 150 ℃ 이하의 온도에서, PVD법에 의해, 두께가 1 내지 500 nm에서 1×108 내지 1×1014 Ω/□인 DLC막을 상기 이방 도전성 시트 본체의 한쪽면의 전면 또는 양쪽면의 전면을 피복하도록 일체적으로 형성하는 공정을 갖는 것을 특징으로 하는 이방 도전성 시트의 제조 방법.
  11. 삭제
  12. 제10항에 있어서, 이방 도전성 시트 본체에서의 DLC막을 형성해야 할 면에 이온 에칭 처리를 행하고, 그 후 DLC막을 형성하는 것을 특징으로 하는 이방 도전성 시트의 제조 방법.
  13. 개구를 갖는 프레임판과, 이 프레임판의 개구를 막도록 배치되고, 해당 프레임판의 개구 연부에 의해 지지된, 제1항, 제6항, 제8항 또는 제9항 중 어느 한 항에 기재된 이방 도전성 시트를 구비하여 이루어지는 것을 특징으로 하는 이방 도전성 커넥터.
  14. 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 이방 도전성 커넥터이며, 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구가 형성된 프레임판과, 각각 상기 프레임판의 개구를 막도록 배치되고, 해당 프레임판의 개구 연부에 의해 지지된 복수의 이방 도전성 시트를 구비하여 이루어지며, 상기 이방 도전성 시트는 제1항, 제6항, 제8항 또는 제9항 중 어느 한 항에 기재된 이방 도전성 시트인 것을 특징으로 하는 이방 도전성 커넥터.
  15. 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 이방 도전성 커넥터이며, 검사 대상인 웨이퍼에 형성된 집적 회로 중에서 선택된 복수의 집적 회로에서의 피검사 전극이 배치된 영역에 대응하여 복수의 개구가 형성된 프레임판과, 각각 상기 프레임판의 개구를 막도록 배치되고, 해당 프레임판의 개구 연부에 의해 지지된 복수의 이방 도전성 시트를 구비하여 이루어지며, 상기 이방 도전성 시트는 제1항, 제6항, 제8항 또는 제9항 중 어느 한 항에 기재된 이방 도전성 시트인 것을 특징으로 하는 이방 도전성 커넥터.
  16. 검사 대상인 회로의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면 상에 배치된, 제1항, 제6항, 제8항 또는 제9항에 기재된 이방 도전성 커넥터를 구비하여 이루어지는 것을 특징으로 하는 회로 검사용 프로브.
  17. 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 회로 검사용 프로브이며, 검사 대상인 웨이퍼에 형성된 모든 집적 회로에서의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면상에 배치된, 제14항에 기재된 이방 도전성 커넥터를 구비하여 이루어지는 것 을 특징으로 하는 회로 검사용 프로브.
  18. 웨이퍼에 형성된 각각의 복수의 집적 회로에 대하여, 해당 집적 회로의 전기적 검사를 웨이퍼 상태로 행하기 위해 사용되는 회로 검사용 프로브이며, 검사 대상인 웨이퍼에 형성된 집적 회로 중에서 선택된 복수의 집적 회로에서의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면 상에 배치된, 제15항에 기재된 이방 도전성 커넥터를 구비하여 이루어지는 것을 특징으로 하는 회로 검사용 프로브.
  19. 제17항에 있어서, 절연성 시트와, 이 절연성 시트를 그 두께 방향으로 관통하여 신장하며, 검사용 회로 기판에서의 검사 전극의 패턴에 대응하는 패턴에 따라 배치된 복수의 전극 구조체를 포함하는 시트상 커넥터가 이방 도전성 커넥터 상에 배치되어 있는 것을 특징으로 하는 회로 검사용 프로브.
  20. 제16항에 기재된 회로 검사용 프로브를 구비하여 이루어지는 것을 특징으로 하는 회로 검사 장치.
  21. 제18항에 있어서, 절연성 시트와, 이 절연성 시트를 그 두께 방향으로 관통하여 신장하며, 검사용 회로 기판에서의 검사 전극의 패턴에 대응하는 패턴에 따라 배치된 복수의 전극 구조체를 포함하는 시트상 커넥터가 이방 도전성 커넥터 상에 배치되어 있는 것을 특징으로 하는 회로 검사용 프로브.
  22. 제17항에 기재된 회로 검사용 프로브를 구비하여 이루어지는 것을 특징으로 하는 회로 검사 장치.
  23. 제18항에 기재된 회로 검사용 프로브를 구비하여 이루어지는 것을 특징으로 하는 회로 검사 장치.
  24. 제19항에 기재된 회로 검사용 프로브를 구비하여 이루어지는 것을 특징으로 하는 회로 검사 장치.
  25. 제21항에 기재된 회로 검사용 프로브를 구비하여 이루어지는 것을 특징으로 하는 회로 검사 장치.
  26. 검사 대상인 회로의 피검사 전극의 패턴에 대응하는 패턴에 따라 검사 전극이 표면에 형성된 검사용 회로 기판과, 이 검사용 회로 기판의 표면 상에 배치된, 제13항에 기재된 이방 도전성 커넥터를 구비하여 이루어지는 것을 특징으로 하는 회로 검사용 프로브.
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