KR20200043499A - 웨이퍼 대 웨이퍼 막 두께 매칭을 위해 챔버 축적물의 함수로서 증착 사이클들의 수의 조절에 의한 두께 보상 - Google Patents

웨이퍼 대 웨이퍼 막 두께 매칭을 위해 챔버 축적물의 함수로서 증착 사이클들의 수의 조절에 의한 두께 보상 Download PDF

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Abstract

ALD를 수행하기 위한 방법들 및 장치들이 제공된다. 방법은 증착 챔버 내부의 내부 영역 상에 현재 축적된 증착 재료의 양을 결정하는 단계로서, 축적된 증착 재료의 양은 기판들의 배치 (batch) 의 프로세싱 과정에 걸쳐 변화하는, 축적된 증착 재료의 양을 결정하는 단계; 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수와 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 결정된 축적된 증착 재료의 양을 적용하는 단계로서, 적용하는 단계는 증착 챔버 내부의 내부 영역 상의 현재 축적된 증착 재료의 양에 따라, 타깃 증착 두께를 생성하기 위해 ALD 사이클들의 보상된 수를 리턴하는, 적용하는 단계; 및 배치의 하나 이상의 기판들에 대해 ALD 사이클들의 보상된 수를 수행하는 단계를 포함할 수도 있다.

Description

웨이퍼 대 웨이퍼 막 두께 매칭을 위해 챔버 축적물의 함수로서 증착 사이클들의 수의 조절에 의한 두께 보상
관련 출원들에 대한 교차 참조
본 출원은 2017년 9월 15일 출원된 미국 특허 가출원 번호 제 62/559,434 호, 및 2017년 10월 16일 출원된 미국 특허 출원번호 제 15/785,093 호의 우선권을 주장하고, 각각의 전체 개시는 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
집적 회로들의 제조는 많은 다양한 프로세싱 단계들을 포함한다. 빈번하게 채용된 동작들 중 하나는 유전체 막의 증착이다. 막은 상대적으로 편평한 기판 상에 증착될 수도 있고, 또는 실리콘 기판들 위 또는 내로 패터닝된 피처들 사이의 갭 내로 증착될 수도 있다. 이러한 막을 증착하는 일 방법은 플라즈마 보조된 ALD (atomic layer deposition) 를 통한 것이다. 이 타입의 방법에서, 몇몇 동작들은 컨포멀한 (conformal) 막을 증착하기 위해 순환적 방식으로 착수된다. 통상적으로, ALD 프로세스들은 (a) 제 1 반응물질의 도즈를 반응 챔버로 제공하는 단계, (b) 반응 챔버를 퍼지하는 단계, (c) 제 2 반응물질을 반응 챔버로 흘리는 단계, (d) 반응 챔버에서 플라즈마를 점화하는 단계, 및 (e) 플라즈마를 소화시키고 반응 챔버를 퍼지하는 단계를 포함한다. 기판 표면 상으로 전구체 전달/흡착 특성의 결과로서, ALD 프로세스의 단일 사이클은 통상적으로 재료의 대략 모노레이어를 증착한다. 동작들은 목표된 막 두께에 도달하도록 부가적인 모노레이어들을 증착하기 위해 복수 회 반복될 수도 있다. 쓰루풋 및 균일도를 최적화하는 동작의 모드들을 규정하는 것은 과제를 남긴다.
일 실시예에서, 증착 챔버에서 ALD (atomic layer deposition) 를 수행하는 방법이 제공된다. 방법은 (a) 증착 챔버 내부의 적어도 내부 영역 상에 현재 축적된 증착 재료의 양을 결정하는 단계로서, 축적된 증착 재료의 양은 기판들의 배치 (batch) 의 프로세싱 과정에 걸쳐 변화하는, 축적된 증착 재료의 양을 결정하는 단계; (b) 단계 (a) 에서 결정된 축적된 증착 재료의 양, 또는 이들로부터 도출된 파라미터를 (i) 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수와 (ii) 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 적용하는 단계로서, 적용하는 단계는 증착 챔버 내부의 내부 영역 상의 현재 축적된 증착 재료의 양에 따라, 타깃 증착 두께를 생성하기 위해 ALD 사이클들의 보상된 수를 리턴하는, 적용하는 단계; 및 (c) 기판들의 배치의 하나 이상의 기판들에 대해 ALD 사이클들의 보상된 수를 수행하는 단계를 포함할 수도 있다.
일부 실시예들에서, 축적된 증착 재료의 양을 결정하는 단계는 수행된 ALD 사이클들의 수 및 ALD 사이클 당 축적된 증착 재료의 예측된 양을 사용함으로써 축적된 증착 재료의 양을 계산하는 단계를 포함할 수도 있다.
일부 실시예들에서, 축적된 증착 재료의 양은 기판들의 배치의 프로세싱 과정에 걸쳐 실질적으로 선형으로 가변할 수도 있다.
일부 실시예들에서, 축적된 증착 재료의 양은 ALD 사이클들의 수와 함께 실질적으로 선형으로 가변할 수도 있다.
일부 실시예들에서, 축적된 증착 재료의 양을 결정하는 단계는 축적된 증착 재료의 양을 인시츄로 측정하는 단계를 포함할 수도 있다.
일부 실시예들에서, 관계는 기판들의 배치의 프로세싱 과정에 걸쳐 기판들의 배치의 기판들의 두께들의 경향에 적어도 부분적으로 기초할 수도 있다.
일부 실시예들에서, 관계는 적어도 하나의 프로세싱된 기판들의 배치의 데이터에 적어도 부분적으로 기초할 수도 있고, 동일한 수의 증착 사이클들이 프로세싱된 기판들의 배치의 기판들 각각에 대해 수행될 수도 있고, 그리고 데이터는 프로세싱된 기판들의 배치의 복수의 기판들의 두께들 및 복수의 기판들의 기판들 각각에 대해 대응하는 축적된 증착 재료의 양을 포함할 수도 있다.
일부 이러한 실시예들에서, 관계는 데이터의 다항식 피팅 (fit) 일 수도 있다.
일부 실시예들에서, 관계는 타깃 증착 두께를 생성하기 위한 ALD 사이클들의 보상된 수가 축적된 증착 재료의 양을 나타내는 변수의 함수인, 다항식 관계일 수도 있고, 축적된 증착 재료의 양을 나타내는 변수는 제곱될 수도 있다.
일부 이러한 실시예들에서, 제곱은 3제곱일 수도 있다.
일부 이러한 다른 실시예들에서, 다항식 관계는 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수를 항들의 합의 함수로서 표현할 수도 있다. 항들 중 적어도 2 개는, 제곱된 증착 챔버 내부의 내부 영역 상에 현재 축적된 증착의 양을 나타내는 변수를 포함할 수도 있다.
일부 이러한 다른 실시예들에서, 다항식 관계는 다음과 같이 표현될 수도 있고 ALD 사이클들의 보상된 수 = 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수 * (x3 * + x2 * B + x * C + 1 * D) 이다. x는 증착 챔버 내부의 내부 영역 상에 현재 축적된 증착의 양이고, 그리고 A, B, C, 및 D는 상수들일 수도 있다.
일부 실시예들에서, 방법은 (d) 기판들의 배치의 기판들 모두에 대해 단계 (a) 내지 단계 (c) 를 반복하는 단계를 더 포함할 수도 있다.
일부 실시예들에서, 방법은 (e) 단계 (c) 후에, 증착 챔버로부터 하나 이상의 기판들을 제거하는 단계를 더 포함할 수도 있다. 하나 이상의 기판들은 타깃 증착 두께를 갖는 ALD 증착된 층을 포함할 수도 있다.
일부 실시예들에서, ALD는 실리콘 옥사이드 막 또는 실리콘 나이트라이드 막을 생성할 수도 있다.
일 실시예에서, 시스템이 제공될 수도 있다. 시스템은 ALD 증착을 수행하기 위한 증착 챔버, 및 증착 챔버에서 기판 상에 재료를 증착하도록 증착 챔버를 제어하기 위한 제어기를 포함할 수도 있다. 제어기는 (a) 증착 챔버 내부의 적어도 내부 영역 상에 현재 축적된 증착 재료의 양을 결정하는 단계로서, 축적된 증착 재료의 양은 기판들의 배치의 프로세싱 과정에 걸쳐 변화하는, 축적된 증착 재료의 양을 결정하는 단계; (b) 단계 (a) 에서 결정된 축적된 증착 재료의 양, 또는 이들로부터 도출된 파라미터를 (i) 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수와 (ii) 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 적용하는 단계로서, 적용하는 단계는 증착 챔버 내부의 내부 영역 상의 현재 축적된 증착 재료의 양에 따라, 타깃 증착 두께를 생성하기 위해 ALD 사이클들의 보상된 수를 리턴하는, 적용하는 단계; 및 (c) 기판들의 배치의 하나 이상의 기판들에 대해 ALD 사이클들의 보상된 수를 수행하는 단계를 위한 제어 로직을 포함할 수도 있다.
일부 실시예들에서, 증착 챔버는 2 개 이상의 프로세싱 스테이션들을 포함할 수도 있다.
일부 실시예들에서, 제어기는, (d) 증착 챔버 내부의 적어도 내부 영역 상에 현재 축적된 증착 재료의 양이 축적 한계에 도달하였다는 결정에 응답하여 기판들의 배치의 프로세싱을 중단하는 단계, 및 (e) 단계 (d) 후, 증착 챔버 내부를 세정하는 단계를 위한 제어 로직을 더 포함할 수도 있다.
일부 실시예들에서, 관계는 적어도 하나의 프로세싱된 기판들의 배치의 데이터에 적어도 부분적으로 기초할 수도 있고, 동일한 수의 증착 사이클들이 프로세싱된 기판들의 배치의 기판들 각각에 대해 수행될 수도 있고, 그리고 데이터는 프로세싱된 기판들의 배치의 복수의 기판들의 두께들 및 복수의 기판들의 기판들 각각에 대해 대응하는 축적된 증착 재료의 양을 포함할 수도 있다.
일부 실시예들에서, 축적된 증착 재료의 양을 결정하는 단계는 수행된 ALD 사이클들의 수 및 ALD 사이클 당 예측된 축적된 증착 재료의 양을 사용함으로써 축적된 증착 재료의 양을 계산하는 단계를 포함할 수도 있다.
도 1은 ALD 프로세스를 통해 기판 상에 재료의 막을 형성하기 위한 동작들의 예시적인 시퀀스의 플로우차트를 도시한다.
도 2는 증착 프로세스들을 통해 기판 상에 재료의 막들을 형성하기 위한 동작들의 기본 시퀀스를 도시하는 타이밍도를 도시한다.
도 3은 기판들의 배치에 대한 예시적인 ALD 증착 프로세스 동안 막 두께 대 챔버 축적을 도시하는 그래프를 도시한다.
도 4는 배치를 프로세싱하는 과정에 걸쳐 기판들의 배치의 기판들에 대한 증착 사이클들의 수를 조정하기 위한 예시적인 기법을 위한 플로우차트를 도시한다.
도 5는 기판들의 배치의 예시적인 증착 프로세스를 위한 다양한 값들을 도시하는 표를 도시한다.
도 6은 예시적인 ALD 프로세스 스테이션의 개략적인 실시예를 도시한다.
도 7은 멀티-스테이션 프로세싱 툴의 일 실시예의 개략도를 도시한다.
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하기 위해 언급된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들은 특정한 실시예들과 함께 기술될 것이지만, 개시된 실시예들로 제한하도록 의도되지 않았다는 것이 이해될 것이다.
본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것이 이해될 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 발명이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 발명은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 발명의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들 등과 같은 다양한 물품들을 포함한다.
반도체 디바이스들의 제작은 통상적으로 통합된 제조 프로세스에서 평면형 또는 비평면형 기판 상에 하나 이상의 박막들을 증착하는 단계를 수반한다. 통합된 프로세스의 일부 양태들에서, 기판 토포그래피를 따르는 박막들을 증착하는데 유용할 수도 있다. 일부 경우들에서 유용한 일 타입의 반응은 CVD (chemical vapor deposition) 를 수반한다. 통상적인 CVD 프로세스들에서, 가스 상 반응물질들은 반응 챔버로 동시에 도입되고 가스-상 반응을 겪는다. 반응 생성물들이 기판의 표면 상에 증착된다. 반응은 플라즈마에 의해 구동될 수도 있고, 이 경우 프로세스는 PECVD (plasma enhanced chemical vapor deposition) 반응으로서 지칭될 수도 있다. 본 명세서에 사용된 바와 같이, 용어 CVD는 달리 나타내지 않는 한, PECVD를 포함하는 것으로 의도된다. CVD 프로세스들은 일부 문맥들에서 보다 덜 적절하게 하는 특정한 단점들을 갖는다. 예를 들어, CVD 가스 상 반응들의 대량 이송 한계들은 상단 표면들 (예를 들어, 게이트 스택들의 상단 표면들) 에서 보다 두꺼운 증착 및 리세스된 표면들 (예를 들어, 게이트 스택들의 하단 코너부들) 에서 보다 얇은 증착을 보이는 "브레드-로핑 (bread-loafing)" 증착 효과들을 유발할 수도 있다. 또한, 일부 다이는 달라지는 디바이스 밀도의 영역들을 가질 수도 있기 때문에, 기판 표면에 걸쳐 대량 이송 효과들은 다이-내 (within-die) 및 웨이퍼-내 두께 변동들을 발생시킬 수도 있다. 이들 두께 변동들은 일부 영역들의 오버-에칭 (over-etching) 및 다른 영역들의 언더-에칭 (under-etching) 을 발생시킬 수 있고, 이는 디바이스 성능 및 다이 수율을 열화시킬 수 있다. CVD 프로세스들과 관련된 또 다른 문제는 이들이 종종 고 종횡비 피처들에 컨포멀한 막들을 형성할 수 없다는 것이다. 이 이슈는 디바이스 치수들이 계속해서 축소됨에 따라 점점 더 문제가 된다.
반도체 산업계에서 디바이스 및 피처들 사이즈가 계속해서 축소됨에 따라, 또한 3D 디바이스들 구조들이 IC (integrated circuit) 설계에서 보다 일반적이 됨에 따라, 박형의 컨포멀한 막들 (심지어 비평면형이어도, 하부 구조의 형상에 대해 균일한 두께를 갖는 재료의 막들) 을 증착하는 능력이 계속해서 중요해지고 있다. ALD (Atomic Layer Deposition) 는 ALD의, 두께가 막-형성 화학 반응 자체 전에 기판 표면 상에 흡착할 수도 있는 (즉, 흡착 제한 층을 형성하는) 하나 이상의 막 전구체 반응물질들의 양에 의해 제한되는, 단일 사이클이 재료의 단일 박층만을 증착한다는 사실로 인해 컨포멀한 막들의 증착에 잘 맞는 막 형성 기법이다. 그래서 복수의 "사이클들"이 목표된 두께의 막을 구축하도록 사용될 수도 있고, 층 각각이 박형이고 컨포멀하기 때문에, 발생되는 막은 실질적으로 하부의 디바이스들 구조체의 형상을 따른다. 예를 들어, ALD 사이클 각각은 일 예에서, 약 0.5 내지 3 Å 두께의 막 층을 증착할 수도 있고, 기판의 모든 증착 사이클들을 수행한 후 층의 총 두께가 약 910 Å일 수도 있다. 특정한 실시예들에서, ALD 사이클 각각은 다음의 단계들을 포함한다:
1. 제 1 전구체에 기판 표면의 노출.
2. 기판이 위치되는 반응 챔버의 퍼지.
3. 통상적으로 플라즈마 및/또는 제 2 전구체를 사용한, 기판 표면의 반응의 활성화.
4. 기판이 위치되는 반응 챔버의 퍼지.
ALD 사이클 각각의 지속기간은 통상적으로 25 초 미만 또는 10 초 미만 또는 5 초 미만일 수도 있다. ALD 사이클의 플라즈마 노출 단계 (또는 단계들) 1 초 이하의 지속기간과 같은 짧은 지속기간일 수도 있다. 도 1은 ALD 프로세스를 통해 기판 상에 재료의 막을 형성하기 위한 동작들의 예시적인 시퀀스의 플로우차트를 도시한다. 도 1에서 알 수 있는 바와 같이, 상기 아이템 1이 블록 101에 대응하고, 상기 아이템 2가 블록 103에 대응하고, 상기 아이템 3이 블록 105에 대응하고, 그리고 상기 아이템 4가 블록 107에 대응하고; 4 개의 블록들이 N 사이클들에 대해 수행되고, 그 후 프로세스가 중단된다.
도 2는 증착 프로세스들을 통해 기판 상에 재료의 막들을 형성하기 위한 동작들의 기본적인 시퀀스를 도시하는 타이밍도를 도시한다. 도 2는 4 개의 증착 사이클들에 대한 프로세스 단계들을 예시하고, 사이클 각각은 전구체 전달, RF 전력 전달, 반응물질 가스 전달, 및 프로세싱 챔버의 가압의 프로세스 단계들을 포함한다. 도 2의 프로세스 단계들은 이들의 대응하는 라인들을 통해 도시되고 온 또는 오프인 Boolean 값들로 나타낸다. 프로세스 단계는 대응하는 라인이 도 2에 예시된 "온" 위치에 있다면 온이고, 프로세스 단계는 대응하는 라인이 도 2에 예시된 "오프" 위치에 있다면 오프이다.
도 2의 모든 4 개의 증착 사이클들 동안, 프로세싱 챔버는 가압될 수도 있다. 증착의 일 사이클은 도 2에서 강조되고, 이 일 사이클에서 증착 사이클의 제 1 페이즈는 도즈 페이즈일 수도 있다. 도즈 페이즈 동안, 전구체는 프로세싱 챔버로 전달되지만, RF 전력은 오프되고 반응물질 가스 또는 가스들은 전달되지 않는다. 도즈 페이즈 동안, 기판은 전구체를 흡착할 수도 있고 기판 상에 흡착 층을 형성할 수도 있다. 도 2의 도즈 페이즈는 도 1의 블록 101에 대응한다. 도즈 페이즈 후에, 그 다음에 증착 사이클의 퍼지 페이즈가 있을 수도 있다. 퍼지 페이즈 동안, 전구체 전달이 중단되지만, RF 전력은 여전히 오프이고 반응물질 가스들은 여전히 전달되지 않는다. 퍼지 페이즈는 흡착된 전구체를 둘러싸는 볼륨으로부터 적어도 일부 흡착되지 않은 막 전구체 및/또는 반응물질 부산물을 제거할 수도 있다. 도 2의 퍼지 페이즈는 도 1의 블록 103에 대응한다.
퍼지 페이즈 후에, 그 다음에 증착 사이클은 변환 페이즈로 들어갈 수도 있다. 변환 페이즈 동안, RF 전력은 반응물질 가스 또는 가스들이 또한 전달되는 동안 턴온된다. 변환 페이즈 동안, 흡착된 막 전구체는 기판 상에 막 층을 형성하도록 반응될 수도 있다. 도 2의 변환 페이즈는 도 1의 블록 105에 대응한다. 마지막으로, 변환 페이즈의 종결 후, 증착 사이클은 포스트 RF 퍼지 페이즈로 들어갈 수도 있다. 포스트 RF 퍼지 페이즈는 흡착된 전구체가 반응한 후 존재한다면 막 층을 둘러싸는 볼륨으로부터 탈착된 막 전구체 및/또는 반응 부산물을 제거할 수도 있다. 도 2의 포스트 RF 퍼지 페이즈는 도 1의 블록 107에 대응한다. 도 2에서 강조된 일 사이클에서, 아마도 d 두께의 막의 박층은 기판 상에 증착될 수도 있다. 특정한 실시예들에서, d는 0.1 Å 내지 2.5 Å의 두께일 수도 있다. 부가적인 사이클들이 또한 기판 상에 아마도 약 d 두께의 막의 층들을 증착할 수도 있다.
ALD/CFD를 사용하여 막들을 형성하기 위한 방법들은, 각각이 전체가 참조로서 본 명세서에 인용된, 다음의 미국 특허 출원들에 기술된다: 2011년 4월 11일 출원된 미국 특허 출원번호 제 13/084,399 호 (현재 미국 특허 제 8,728,956 호); 2013년 7월 29일 출원된 미국 특허 출원번호 제 13/953,616 호 (현재 미국 특허 제 9,355,886 호); 2013년 11월 7일 출원된 미국 특허 출원번호 제 14/074,596 호; 2013년 12월 30일 출원된 미국 특허 출원번호 제 14/144,107 호 (현재 미국 특허 제 9,076,646 호); 및 2015년 4월 3일 출원된 미국 특허 출원번호 제 14/678,736 호 (현재 미국 특허 제 9,502,238 호).
재료가 기판들 상에 증착되기 때문에, 증착 프로세스들로부터 재료는 본 명세서에서 "축적물"로서 지칭되는 (예를 들어, 챔버 벽들, 페데스탈, 및 샤워헤드의) 하나 이상의 내부 챔버 표면들 상에 구축된다. 복수의 기판들이 챔버의 세정들 사이에 동일한 챔버 내에서 프로세싱되기 때문에, 축적물이 보다 많은 기판들이 프로세싱될 때 증가한다. 일부 ALD 프로세스들에 대해, 축적물은 실질적으로 선형 (예를 들어, 10 ％ 이내의 선형) 으로 증가한다. 챔버 내 축적물이 특정한 두께에 도달할 때, 챔버 내에서 부정적이 효과들이 발생할 수도 있고, 예컨대 챔버 상에 증착된 재료가 박리 (peel) 또는 플레이트 (flake off) 될 수도 있고 기판을 오염시킬 수도 있고, 그리고 플라즈마의 임피던스는 결국 균일도를 포함하여, 다양한 막 속성들에 부정적인 영향을 줄 수도 있는, 변화를 유발할 수도 있다. 따라서, 축적물이 축적물 한계로서 지칭될 수도 있는, 이러한 두께에 도달할 때, 기판들의 프로세싱이 중단되고 챔버는 세정된다.
ALD 프로세스들은 종종 배치들에서 수행되고; 배치 각각은 몇 개의 기판들로부터 수 백 개의 기판들까지 어딘가를 가질 수도 있는 복수의 기판들을 포함한다. 기판들의 배치가 축적물 한계에 도달하기 전 또는 도달할 때 특정한 ALD 프로세스 동안 프로세싱될 수도 있는 기판들의 수로 규정될 수도 있다. 예를 들어, 특정한 챔버의 ALD 프로세스가 챔버 상의 축적물이 이 챔버 내에서 프로세싱된 기판들에 대해 부정적인 효과들을 유발하는 지점인 20,000 Å의 축적물 한계를 가질 수도 있다. 따라서, 이 챔버 내에서 프로세싱된 기판들의 배치는 20,000 Å의 축적물 한계에 도달하기 전 이 챔버 내에서 프로세싱될 수도 있는 기판들의 수로 제한된다. 특정한 실시예들에서, 배치 내 제 1 웨이퍼는 챔버 세정 후 프로세싱된 제 1 웨이퍼이다. 멀티-스테이션 반응기들에서, 복수의 웨이퍼들은 함께 프로세싱되어, 제 1 웨이퍼는 집합적으로 배치에서 프로세싱된 제 1 웨이퍼들인 웨이퍼들의 그룹의 일부일 수도 있다. 마지막 웨이퍼는 챔버 세정 전에 프로세싱된 마지막 웨이퍼이다. 멀티-스테이션 반응기들에서 복수의 마지막 웨이퍼들이 있을 것이다.
상기 주지된 바와 같이, 일단 챔버 내에서 기판들의 배치에 대해 축적물 한계에 도달하면, 챔버는 챔버의 하나 이상의 표면들 상에 축적된 재료를 제거하도록 세정된다. 챔버 세정 및 준비는 각각이 전체가 참조로서 본 명세서에 인용된, 이하의 미국 특허들 및 특허 출원들: 2013년 11월 25일 출원되고, 명칭이 "CHAMBER UNDERCOAT PREPARATION METHOD FOR LOW TEMPERATURE ALD FILMS"인 미국 특허 출원번호 제 14/089,653 호; 2014년 1월 17일 출원되고, 명칭이 "METHOD AND APPARATUS FOR REDUCTION OF DEFECTIVITY IN VAPOR DEPOSITED FILMS"인 미국 특허 출원번호 제 14/158,536 호; 2009년 1월 16일 출원되고, 명칭이 "PLASMA CLEAN METHOD FOR DEPOSITION CHAMBER"인 미국 특허 출원번호 제 12/355,601 호; 2012년 10월 17일 출원되고, 명칭이 "METHODS AND APPARATUS FOR CLEANING DEPOSITION CHAMBERS"인 미국 특허 출원번호 제 13/654,303 호; 미국 특허 제 7,479,191 호; 및 미국 특허 제 8,262,800 호에서 더 논의된다. 반응 챔버가 세정된 후, 새로운 기판들의 배치가 프로세싱될 수도 있다.
증착된 막의 특정한 속성들은 배치 내에서 시간에 따라 드리프팅하기 쉽다. 드리프팅할 수도 있는 속성들의 예들은 다른 것들보다도 막 두께 및 에칭 레이트들을 포함한다. 이들 경향의 막 속성들은 더블 패터닝 스페이서들, FinFET 스페이서들, 및 게이트 라이너들 및 스페이서들과 같은 특정한 적용예들에서 과제들을 제공한다. 이들 적용예들은 막 두께, 굴절률, 에칭 레이트들, 등과 같은 막 속성들의 정확한 제어를 필요로 하는, 정밀한 CD (critical dimension) 제어를 필요로 할 수도 있다. 예를 들어, 약 500 개의 기판들의 프로세싱은 약 10,000 Å의 축적물을 발생시킬 수도 있고 그리고 기판 각각 상의 900 Å 두께 증착 층에 대해, 두께 경향은 1,000 Å의 축적물 당 약 10 Å까지일 수도 있고; 그럼에도 불구하고 기판들의 배치를 프로세싱하는 과정에 걸쳐 약 1 ％의 두께 경향은 배치의 기판들의 균일도에 부정적으로 영향을 줄 수도 있다.
보다 적은 시간이 배치들 사이에 챔버를 세정하고 준비하는데 손실되기 때문에, 큰 배치 사이즈들이 쓰루풋을 최대화하는 관점에서 유리하다. 일부 경우들에서, 배치가 적어도 약 50 개의 기판들, 예를 들어 적어도 약 100 개의 기판들, 또는 적어도 약 200 개의 기판들, 또는 적어도 약 300 개의 기판들, 또는 적어도 약 400 개의 기판들, 또는 적어도 약 500 개의 기판들을 포함한다. 큰 배치 사이즈들의 사용을 가능하게 하는 일 인자는 큰 챔버 볼륨이다. 일부 경우들에서 챔버 볼륨은 적어도 약 2 ℓ, 예를 들어 적어도 약 0.5 ℓ일 수도 있다. 본 실시예들과 함께 사용하기 위해 조정될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation로부터 입수가능한 장치의 VECTOR®, SPEED®, ALTUS®, 및 STRIKER® 제품군을 포함한다. 큰 챔버 볼륨들은 예를 들어 챔버 볼륨 내 상이한 스테이션들에서 한번에 복수의 기판들이 프로세싱되게 허용할 수도 있다. 또한, 큰 챔버 볼륨들은, 상부에서 이러한 축적이 발생하는 보다 큰 표면적이 있기 때문에, 챔버 표면들 상에 축적된 재료의 보다 느린 구축을 발생시킨다. 그러나, 큰 배치 사이즈들은 또한 문제가 되는 경향이 있는 막 속성에 기여한다. 예를 들어, 보다 큰 배치들이 배치 내에서 막 속성들의 보다 큰 시프팅을 발생시킬 수도 있다.
진술된 바와 같이, 이슈가 되는 경향이 있는 막 속성은 내부 챔버 표면들 상에 재료의 축적을 적어도 부분적으로 저지할 수도 있다. 예를 들어, 상기 주지된 바와 같이, 챔버 임피던스는 증착된 재료가 축적됨에 따라 변화한다. 챔버 벽들 상 그리고 샤워헤드의 후면 상의 축적물은 가변하는 챔버 임피던스의 관점에서 특히 문제가 될 수 있다. 챔버 임피던스의 이 변화는 RF 전력이 기판으로 전달되는 효율성에 영향을 준다. 따라서, 종래의 방법들은 일반적으로 전체 기판들의 배치에 대해 단일 RF 전력 설정을 채용하지만, 기판으로 전달된 실제 RF 전력의 양이 배치의 과정에 걸쳐 변화한다. 다양한 경우들에서, RF 전력이 기판으로 전달되는 효율은 배치의 과정에 걸쳐 상승한다. 막 두께에 관해, 예를 들어, 이 상승된 RF 전달 효율성은 배치의 부가적인 기판들이 프로세싱될 때 감소하는 막 두께를 발생시킬 수도 있다. 일부 ALD 프로세스들에서, 막 두께는 기판들의 배치의 프로세싱 과정에 걸쳐 감소, 상승, 또는 상승 및 감소하는 경향들을 가질 수도 있다.
도 3은 기판들의 배치에 대한 예시적인 ALD 증착 프로세스 동안 막 두께 대 챔버 축적을 도시하는 그래프를 도시한다. 이 기판들의 배치에 대해, 동일한 수의 증착 사이클들을 포함하는, 동일한 증착 조건들은 배치 내 모든 기판들에 대해 사용된다. 상기 주지된 바와 같이, 챔버 축적물은 배치의 기판들이 점점 더 많이 프로세싱됨에 따라, 예를 들어, 배치 프로세싱 내내 시간이 진행됨에 따라 증가한다. 챔버 축적물은 통상적으로 실제 측정된 양에 관련되는 것이 아니라, 증착 조건들에 기초하여 계산되는 메트릭에 관련되고; 이는 선형 또는 실질적으로 선형의 경향이 있을 수도 있다. 그럼에도 불구하고, 챔버 축적물은 배치에 대해 신뢰할 수 있게 계산되고 모니터링될 수 있다. 도 3에서, 기판들의 배치 프로세싱 과정에 걸쳐, 7 개의 기판들의 막 두께가 측정되고 알 수 있는 바와 같이, 막의 두께는 배치의 프로세싱 과정에 걸쳐 하향하는 경향을 갖고 전체 약 4.4 Å의 양만큼 가변한다. 증착 두께의 이러한 변화는 또한 증착 레이트가 배치의 프로세싱 과정에 걸쳐 변화한다는 것을 나타낸다. 또한 알 수 있는 바와 같이, 두께 경향은 선형이 아니라, 다항식 표현이다.
본 명세서의 다양한 실시예들에서, 단계들은 전체 기판들의 배치에 걸쳐 두께를 제어하도록 행해진다. 예를 들어, 기판들의 배치의 하나 이상의 기판들에 대해 수행된 증착 사이클들의 수는 그 기판들의 배치의 프로세싱 과정에 걸쳐 조정될 수도 있다. 본 명세서에 기술된 기법들 중 일부는 전체 기판들의 배치에 대해 보다 정확하게 제어된 막 두께를 발생시키도록 증착 사이클들의 수를 조정한다. 이하에 논의된 바와 같이, 일부 이러한 실시예들에서, 사이클 수 (즉, 보상된 사이클 수) 에 대한 이들 조정들은 축적물의 양과 타깃 증착 두께를 달성하기 위해 필요한 사이클들의 수 간의 관계에 기초할 수도 있다.
일부 실시예들에서, 증착 조건들은 증착 사이클들의 수가 조정될 수도 있다는 것을 제외하고 배치의 모든 기판들에 일정하게 유지된다. 예를 들어, 증착된 층의 두께가 기판들의 배치의 프로세싱 과정에 걸쳐 하향하는 (예를 들어, 감소하는) 경향이 있다면, 이는 증착 레이트의 감소에 의해 유발될 수도 있고, 이 변화를 설명하기 위해 기판들의 배치의 기판의 프로세싱 과정에 걸쳐 기판들에 대해 수행된 사이클들의 수는 대응하여 조정될 수도 있고 따라서 사이클들의 수가 증가한다. 유사하게, 증착된 층의 두께가 기판들의 배치의 프로세싱 과정에 걸쳐 상승하는 경향이 있다면, 타깃 두께의 막을 증착하기 위한 사이클들의 수는 배치 전반에서 대응하여 감소될 수도 있다.
일부 실시예들에서, 배치의 기판들에 대해 수행된 사이클들의 수에 대해 이루어진 조정들은 "실험/캘리브레이션 (calibration) 배치"로서 본 명세서에 지칭되는, 적어도 하나의 이전에 프로세싱된 웨이퍼들의 배치의 데이터에 기초할 수도 있다. 배치가 실행될 때마다 이러한 실험/캘리브레이션 배치를 프로세싱할 필요가 없다. 일부 구현예들에서, 실험/캘리브레이션 배치는 한번 (예를 들어, 특정한 막 타입들, 전구체들, 플로우 레이트들, 타이밍, 온도, 압력, 등과 같은 관련 증착 조건들의 세트 당 한번) 실행되고, 그 결과들은 후속 기판들의 배치 (예를 들어, 관련 증착 조건들을 사용하는 임의의 배치들) 의 하나 이상의 기판들에 대해 수행될 증착 사이클들의 수에 대한 조정을 획득하도록 사용된다. 일부 경우들에서 증착 파라미터들은 실험/캘리브레이션 배치가 배치의 모든 기판들에 대해, 동일한 수의 증착 사이클들, 예를 들어, N 사이클들을 수행하는 것을 제외하고, 실험/캘리브레이션 배치와 기판들 상에 막을 증착하기 위해 사용된 배치 사이에서 대체로 균일하다.
실험/캘리브레이션 배치 동안 임의의 지점에서 사용된 사이클들의 수는 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수일 수도 있다. 예를 들어, 이는 축적물이 챔버 상에 실질적으로 존재하지 않을 때, 예컨대 세정 동작이 챔버 내부에서 수행된 후 수행된 사이클들의 수일 수도 있다. 이 사이클들의 수는 (예를 들어, 수동으로 또는 계측 장비를 사용하여 획득된) 측정된 값 또는 (예를 들어, 수학적 모델링을 사용하여 획득된) 추정되거나 계산된 값일 수도 있다. 달리 말하면, 타깃 증착 두께를 달성하기 위해 요구되는 이 수의 사이클들은 정상적인 동작 조건들 하에서 기판 상에 타깃 두께의 증착을 발생시켜야 하는, 사이클들의 수이다. 본 명세서에서 논의된 바와 같이, 타깃 두께는 다양한 이유들로 기판 상에 항상 증착되지 않는다. 예를 들어, 도 3을 참조하면, 타깃 두께는 910 Å일 수도 있고 이 프로세스에 대한 증착 레이트가 사이클 당 0.83 Å이면, 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수는 1,096 사이클들이다.
실험/캘리브레이션 배치 동안 수집된 데이터는 기판 상에 증착된 층의 두께 및 챔버의 적어도 하나의 내부 표면 상의 축적물과 같은, 다양한 파라미터들을 포함할 수도 있다. 예를 들어, 실험/캘리브레이션 배치의 프로세싱 동안, 챔버 축적물의 양은 기판 각각이 프로세싱될 때 모니터링/기록되고; 상기 주지된 바와 같이 이는 (일부 실시예들에서 측정되지만) 실제 측정된 양이 아니라, 증착 조건들 또는 수행된 사이클들의 수에 기초하여 계산되는 메트릭일 수도 있다. 이 모니터링되는 축적물은 수행된 증착 사이클들의 수에 기초하는 증착 사이클 당 축적된 증착 재료의 예측되거나 측정된 양으로 간주될 수도 있다. 상기 주지된 바와 같이, 축적된 증착 재료의 양은 기판들의 배치의 프로세싱 과정에 걸쳐 그리고/또는 수행된 증착 사이클들의 수와 함께 실질적으로 선형으로 가변할 수도 있다. 또한, 실험/캘리브레이션 배치의 프로세싱 동안, 복수의 기판들의 전체 증착된 층의 두께의 측정들이 행해질 수도 있다. 이들 두께 측정들이 행해지면, 축적물의 양은 또한 이들 기판들 각각에 대해 공지되고, 이에 따라 두께 축적물의 대응하는 양과 두께 측정 값을 연관시킨다. 일부 실시예들에서, ALD 사이클 당 증착 두께는 축적물의 함수로서 결정된다.
막 두께와 챔버 축적물 간의 관계는 예를 들어 도 3에 도시된 바와 같이, 배치 프로세싱 과정에 걸쳐 막 두께 vs. 챔버 축적물을 플롯팅함으로써 데이터에 기초하여 특징화될 수 있다. 도 3의 데이터는 웨이퍼들의 실험/캘리브레이션 배치로 간주될 수도 있다. 여기서, 7 개의 상이한 기판들 상에 전체 증착된 층의 두께의 7 개의 측정 값들이 (예를 들어, 910 Å의 제 1 측정 값 및 약 906 Å의 제 7 측정 값) 취해지고; 이러한 측정들은 계측 장비를 사용하여 프로세싱 동안 인시츄로 또는 기판 프로세싱이 완료된 후 외부 계측을 사용하여 이루어질 수도 있다. 대응하는 축적물은 또한 이 프로세싱 동안 획득되고 두께 측정 값들 각각과 연관된다; 예를 들어 축적물이 약 2,000 Å일 때 910.0 Å의 제 1 측정 값이 취해지는 (따라서 이들 값들은 서로 대응하고 서로 연관됨) 한편, 축적물이 약 12,000 Å일 때 906.0 Å의 제 7 측정 값이 취해진다.
이어서 모델링이 측정된 증착 두께 데이터와 축적물 간 관계를 정량화하기 위해 사용될 수도 있다. 예를 들어, 다항식 피팅 또는 회귀가 기판들의 배치의 프로세싱 과정에 걸쳐 축적물에 대한 두께의 변화를 결정하기 위해 측정된 두께 및 축적물 데이터에 적용될 수도 있다. 일부 실시예들에서, 도 3에서와 유사하게, 독립 변수는 축적물일 수도 있고 종속 변수는 측정된 두께일 수도 있다. 다항식 피팅은 또한 축적물로 x 그리고 측정된 두께로 y를 사용하여,
Figure pct00001
와 같은 3차 다항식일 수도 있다. 데이터에 피팅 또는 회귀를 적용하는 것은 본 명세서의 예시적인 식의
Figure pct00002
,
Figure pct00003
,
Figure pct00004
, 및
Figure pct00005
와 같은 피팅 상수들의 값들을 리턴할 수도 있다.
일단 막 두께와 축적물 간의 관계가 획득되면, 후속 기판들의 배치에 대한 본 명세서에서 "보상된 사이클 수"로 지칭된 조정된 사이클들의 수가 획득될 수 있다. 특정한 양의 축적물을 갖는 (예를 들어, 축적물이 없음) 챔버 내 타깃 두께에 도달하기 위해 요구된 사이클들의 수를 알게 되고 축적물의 현재 양을 알게 되어, 방법/시스템은 축적물의 현재 양을 갖는 챔버 내에 타깃 두께를 증착하기 위해 필요한 사이클들의 수인, 보상된 사이클 수를 결정한다.
도 4는 배치의 프로세싱 과정에 걸쳐 배치의 기판들에 대해 증착 사이클들의 수를 조정하기 위한 예시적인 기법을 위한 플로우차트를 도시한다. 상기 주지된 바와 같이, 조정은 기판들의 배치의 과정에 걸친 두께 경향을 설명하기 위해 이루어지고 따라서 타깃 두께로 하여금 배치의 기판 각각에 대해 증착되게 한다. 공지의 두께 경향이 배치의 프로세싱 과정에 걸친 축적물과 연관되기 때문에, 배치 프로세싱 전반의 임의의 지점에서 축적 값은 배치의 이 지점에서 보상된 사이클 수를 결정하기 위한 독립 변수로서 사용된다. 이에 따라, 이 기법에서 제 1 단계일 수도 있는, 블록 409에서, 축적물의 양이 결정된다. 이 결정은 상기 기술된 바와 같이 계산 또는 측정된 결정일 수도 있고, 배치의 프로세싱 동안 임의의 시점, 예컨대 배치 내 모든 기판마다, 배치 내 다른 기판마다, 배치 내 N번째 기판마다, 또는 배치에서 이전에 결정된 때, 예컨대 두께가 타깃 두께로부터 특정한 문턱값만큼 변화, 예컨대 1 Å, 0.5 Å, 또는 0.1 Å의 변화로 결정될 수도 있을 때 이루어질 수도 있다.
블록 411에서, 일단 공지의 축적물이 결정되면, 이 값은 (i) 이 배치에 대한 타깃 증착 두께를 달성하기 위해 요구되는 증착 사이클들의 수 (상기 기술된 바와 같이, 예를 들어, 챔버 내부 상에 축적물이 없거나 실질적으로 축적물이 없을 때 (예를 들어, 5 ％ 미만) 타깃 증착 두께를 달성하기 위해 요구되는 증착 사이클들의 수) 와 (ii) 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 적용될 수도 있다. 이들 값들은 배치의 프로세싱 전에, 예컨대 계산적으로 그리고/또는 실험/캘리브레이션 배치에서 결정될 수도 있다.
공지의 축적물, 또는 이들로부터 도출된 파라미터 (예를 들어, 축적물의 변화 레이트 또는 축적물에 적용된 수학 함수) 에 적용되는 관계는, 보상된 사이클 수가 3과 같은 축적물의 양의 제곱을 나타내는 변수의 함수일 수도 있는 상기 기술된 바와 같이 도출된 다항식 피팅과 같은 다항식 관계일 수도 있다. 일부 구현예들에서, 관계는 적어도 2 개의 항들이 제곱된 증착 챔버의 내부 영역 상에 현재 축적된 증착의 양을 나타내는 변수를 포함하는, 항들의 합의 함수로서 보상된 사이클 수를 표현할 수도 있다. 예를 들어, 관계는 다음의 함수로 표현될 수도 있다: ALD 사이클들의 보상된 수 = 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 보상되지 않은 수 * (x3*A + x2*B + x*C + 1*D). 변수 "x"는 내부 챔버 상의 현재 축적물의 결정된 양이고, 그리고 변수 A, B, C, 및 D는 상기 기술된 기판들의 실험/캘리브레이션 배치로부터 데이터를 사용하여, 예컨대 데이터의 다항식 피팅에 의해 획득될 수도 있는 상수들이다. 이 식은 챔버 내부 상의 현재 축적물의 결정된 양에 따라, 수행될 조정되거나 보상된 사이클 수를 리턴한다.
블록 411로 나타낸 동작의 예시적인 적용예가 기판들의 배치의 예시적인 증착 프로세스에 대해 다양한 값들을 도시하는 표를 도시하는 도 5를 사용하여 이해될 수도 있다. 도 5에서, 표의 처음 5 개의 열들이 4 개의 기판들이 4-스테이션 프로세싱 챔버에서 동시에 프로세싱되는 기판들의 실험/캘리브레이션 배치로부터 데이터를 나타낸다. 제 1 열은 프로세싱된 웨이퍼들의 세트를 나타내고, 제 2 열은 세트 각각에 대한 웨이퍼들의 수를 나타내고, 예를 들어, 첫번째 웨이퍼 세트는 처음 4 개의 웨이퍼들 (웨이퍼 번호들 1, 2, 3, 및 4) 을 갖는 한편, 여섯번째 웨이퍼 세트는 웨이퍼들 21, 22, 23, 및 24를 포함한다. 세번째 열은 전체 기판들의 배치 전반에서 웨이퍼 세트 각각에서 (ALD가 완료된 후) 웨이퍼의 측정된 두께를 나타낸다. 알 수 있는 바와 같이, 측정된 두께는 타깃 두께일 수도 있는, 1,024.0 Å로 시작되고, 웨이퍼들의 마지막 세트에서 1,000.0 Å로 하향하는 경향이 있다. 네번째 열은 배치의 프로세싱 내내 그리고 웨이퍼 세트 각각의 프로세싱 후 챔버의 적어도 내부 표면 상의 축적물의 양을 나타낸다. 예를 들어, 데이터의 첫번째 라인에서, 2,210.9 Å의 축적물이 제 1 세트의 웨이퍼들의 프로세싱 후 챔버 내부 상에 존재하는 것으로 간주될 수도 있다. 명칭이 "사이클 수"인 다음 열은 이 배치의 웨이퍼들의 세트 각각에 대해 수행된 사이클들의 수를 나타내고, 타깃 증착 두께를 달성하기 위해 필요한 사이클들의 수로 간주될 수도 있다. 여기서 이 사이클들의 수는 1,234 사이클들이고 타깃 두께는 1,024 Å; 이 기판들의 배치가 실험/캘리브레이션 배치이기 때문에, 1,234 증착 사이클들이 표의 모든 웨이퍼 세트들에 대해 수행되지만, 그럼에도 불구하고 증착된 층의 두께는 배치의 프로세싱 과정에 걸쳐 감소된다. 일부 실시예들에서, 1,234 사이클들은 보상되지 않은 사이클 수로 보여질 수도 있다. 배치의 과정에 걸쳐 축적이 발생하기 때문에, 상이한 수의 사이클들 (보상된 사이클 수) 이 타깃 두께에 도달하기 위해 요구된다.
상기 언급된 바와 같이, 이 배치의 프로세싱에 이어, 예컨대 데이터에 다항식 피팅을 적용함으로써, 측정된 두께들과 연관된 축적물 간의 관계가 결정될 수도 있고, 이는 보상된 사이클 수를 획득하기 위해 그리고 이에 따라 보상된 사이클 수와 축적을 연결하기 위해 사용될 수도 있다. 여기서, 다항식 피팅은 축적물로 x 그리고 정규화된 사이클 수로 y, 그리고 상수들 A, B, C, 및 D를 사용하여, 데이터에 적용되고, A = 1.03E-18, B = 9.89E-13, C = 9.91E-7, 그리고 D = 0.998로 획득된다. 이들 상수들의 단위들은 승산되는 변수의 단위들의 역일 수도 있다. 예를 들어, 변수 x가 Å로 측정되고, 이 식의 변수가 xn이면, 이 변수에 의해 승산된 상수는 이 승산 동작의 결과를 단위가 없게 하기 위해, 1/ Ån 이다. 여기서, A, B, C, 및 D는 다음의 단위들을 갖는다: A는 1/ Å3의 단위들을 갖고, B는 1/ Å2의 단위들을 갖고, C는 1/ Å의 단위들을 갖고, 그리고 D는 무한하다. 정규화된 사이클 수는 타깃 두께 (상수인, 이 경우 1024 Å) 를 실제 측정된 두께 (도 5의 세번째 열) 로 제산함으로써 (dividing) 계산된다. 정규화된 사이클 수는 상기 공식 (x3*A + x2*B + x*C + 1*D) 의 일부를 나타내고, 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수를 승산함으로써 보상된 사이클 수를 획득하기 위해 사용되는, 단위가 없는 값이다. 1보다 큰 정규화된 사이클 수들은 보상된 사이클 수가 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수보다 클 것이라는 것을 나타내고, 감소하는 두께 경향을 나타내고; 1보다 작은 정규화된 사이클 수들은 보상된 사이클 수가 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수보다 작을 것이라는 것을 나타내고, 증가하는 두께 경향을 나타낸다. 일단 파라미터들 A, B, C, 및 D가 캘리브레이션 배치로부터 결정되면, 이들은 동일한 프로세스 조건들을 사용하여 후속하는 비 실험/캘리브레이션 배치들에 대해 보상된 사이클 수를 결정하도록 사용된다. 이들 상수들은 임의의 공지의 축적물 값에 대해 ALD 사이클들의 보상된 수 = 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수 * (x3*A + x2*B + x*C + 1*D) 의 상기 식을 사용하여 보상된 사이클 수를 획득하도록 사용될 수도 있다.
상기 언급된 바와 같이, 기판들의 배치의 프로세싱 동안 미리 결정된 양의 축적물에 대해 보상된 사이클 수를 획득하기 위해, 정규화된 사이클 수는 (예를 들어, 실질적으로 축적물이 없는) 축적물의 기준 양을 갖는 챔버에서 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수로 승산된다. 도 5에서, 보상된 사이클 수 열은 이들 축적물 값들이 실험/캘리브레이션 배치 동안 결정되더라도 표에 열거되는 축적물의 양에 따라, 기판들의 배치에 대해 보상된 사이클 수를 제공한다. 여기서, 타깃 증착 두께를 달성하기 위해 요구되는 사이클들의 수는 실험/캘리브레이션 배치에서 사용된 사이클들의 수인, 1,234이다. 나중의 배치에서 축적물 값이 다섯번째 웨이퍼 세트로부터 6,306.9 Å이면, 1,239 사이클들의 보상된 사이클 수를 발생시키도록 1,234 사이클들이 1.004의 정규화된 사이클 수로 승산된다. 이에 따라, 이 공지의 축적물 값에 대해, 이 보상된 수의 사이클들은 실험/캘리브레이션 배치 동안 증착되는 1,019.8 Å에 반대되는 1,024 Å의 증착된 두께를 발생시키도록 수행될 수도 있다. 알 수 있는 바와 같이, 실험/캘리브레이션 배치와 동일한 프로세스 조건들을 사용하는 기판들의 비-실험/캘리브레이션 배치에서, 보상된 사이클 수는 감소하는 두께 경향을 설명하기 위해 기판들의 배치의 프로세싱 과정에 걸쳐 증가한다.
도 4를 다시 참조하면, 보상된 사이클 수가 획득된 후, 보상된 수의 사이클들이 현재 프로세싱되는 하나 이상의 기판들에 대해 수행될 수도 있다. 일부 구현예들에서, 블록 409 내지 블록 413은 배치의 하나 이상의 기판들, 또는 하나 이상의 기판들의 세트들에 대해 수행될 수도 있다. 예를 들어, 블록 409 내지 블록 413은 배치의 기판 각각 또는 기판들의 세트 각각에 대해 수행될 수도 있다. 일부 이러한 구현예들에서, 블록 409 내지 블록 413은 웨이퍼들의 배치의 실제 프로세싱 동안 수행될 수도 있는 한편, 일부 다른 이러한 구현예들에서 블록 409 및 블록 411은 기판들의 배치 프로세싱 전에 수행될 수도 있고 블록 413은 배치에 대해 수행된다. 예를 들어, 축적물과 두께 간의 대응하는 관계와 함께, 기판들의 배치에 대한 축적물의 양은 배치 프로세싱 전 보상된 사이클 수를 결정하도록 사용될 수도 있는 기판들의 배치 프로세싱 전에 공지되고 결정된 값일 수도 있고, 이후 기판들의 배치는 이 정보를 사용하여 프로세싱될 수도 있다.
보상된 사이클 수를 사용하여 하나 이상의 기판들이 프로세싱된 후, 기판은 타깃 두께와 실질적으로 매칭하는 (예를 들어, +/- 0.05 ％ 이내) 증착된 층 두께를 가질 수도 있다. 일부 실시예들에서, 증착된 층은 실리콘 옥사이드 막 또는 실리콘 나이트라이드 막일 수도 있다.
기판들의 배치의 프로세싱 동안, 결정이 축적물 한계에 도달하였는지 여부에 따라 이루어질 수도 있다. 상기 언급된 바와 같이, 일단 축적물 한계에 도달하면, 배치의 프로세싱이 중단될 수도 있고 챔버는 세정될 수도 있다.
장치들 및 시스템들
본 명세서에 기술된 기법들은 임의의 적합한 장치 또는 시스템에 의해 수행될 수도 있다. 적합한 장치 또는 시스템은 본 발명에 따른 프로세스 동작들을 달성하기 위한 하드웨어 및 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 실시예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
도 6은 ALD 프로세스 스테이션 (600) 의 일 실시예를 개략적으로 도시한다. 간략하게, 프로세스 스테이션 (600) 은 저압 분위기를 유지하기 위해 프로세스 챔버 바디 (602) 를 갖는 독립형 프로세스 스테이션으로 도시된다. 그러나, 복수의 프로세스 스테이션들 (600) 이 공통의 프로세스 툴 분위기에 포함될 수도 있다는 것이 인식될 것이다. 예를 들어, 도 7은 멀티-스테이션 프로세싱 툴 (700) 의 일 실시예를 도시한다. 또한, 일부 실시예들에서, 상기 상세히 논의된 것들을 포함하여, 프로세스 스테이션 (600) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
ALD 프로세스 스테이션 (600) 은 분배 샤워헤드 (606) 로 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (601) 과 유체로 연통한다. 반응물질 전달 시스템 (601) 은 샤워헤드 (606) 로 전달을 위해 프로세스 가스들을 블렌딩 및/또는 컨디셔닝하기 위한 혼합 용기 (604) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (620) 은 혼합 용기 (604) 및 혼합 용기로부터 샤워헤드 (606) 로의 플로우를 제어하기 위한 또 다른 밸브 (605) 로 프로세스 가스들의 도입을 제어할 수도 있다.
BTBAS와 같은, 일부 반응물질들은 프로세스 스테이션에서 기화 및 프로세스 스테이션으로 후속 전달 전에 액체 형태로 저장될 수도 있다. 예를 들어, 도 6의 실시예는 혼합 용기 (604) 로 공급될 액체 반응물질을 기화시키기 위한 기화 지점 (603) 을 포함한다. 일부 실시예들에서, 기화 지점 (603) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응물질 증기는 다운스트림 전달 파이프에서 응축될 수도 있다. 응축된 반응물질로의 양립가능하지 않은 가스들의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고 (clog), 밸브 동작을 방해하고, 기판들을 오염시키는, 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근방법들은 잔류 반응물질을 제거하기 위해 전달 파이프를 스윕핑 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 스윕핑하는 것은 프로세스 스테이션 사이클 시간을 상승시킬 수도 있어서, 프로세스 스테이션 쓰루풋을 열화시킨다. 따라서, 일부 실시예들에서, 기화 지점 (603) 의 전달 파이프 다운스트림은 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (604) 가 또한 열 추적될 수도 있다. 일 비제한적인 예에서, 기화 지점 (603) 의 파이프 다운스트림은 혼합 용기 (604) 에서 대략 100 ℃로부터 대략 150 ℃로 연장하는 상승하는 온도 프로파일을 갖는다.
일부 실시예들에서, 반응물질 액체는 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 반응물질의 펄스들을 혼합 용기의 캐리어 가스 스트림 업스트림 내로 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래싱 (flashing) 함으로써 반응물질을 기화할 수도 있다. 또 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프 내에서 나중에 기화되는 분산된 마이크로 액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들이 보다 큰 액적들보다 빠르게 기화될 수도 있고, 액체 주입과 완전한 기화 사이의 지연을 감소시킨다는 것이 인식될 것이다. 보다 빠른 기화는 기화 지점 (603) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (604) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (606) 에 바로 장착될 수도 있다.
일부 실시예들에서, 기화 지점 (603) 의 업스트림에 LFC (liquid flow controller) 가 기화 및 프로세스 스테이션 (600) 으로의 전달을 위해 액체의 대량 플로우를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 MFM (thermal mass flow meter) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시예들에서, LFC 는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 피드백 제어 모드로부터 직접 제어 모드로 동적으로 스위칭될 수도 있다.
샤워헤드 (606) 는 기판 (612) 을 향해 프로세스 가스들을 분배한다. 도 6에 도시된 실시예에서, 기판 (612) 은 샤워헤드 (606) 밑에 위치되고 페데스탈 (608) 상에 놓인 것으로 도시된다. 샤워헤드 (606) 는 임의의 적합한 형상을 가질 수도 있고, 프로세스 가스들을 기판 (612) 으로 분배하기 위한 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 인식될 것이다. 특정한 실시예들에서, 샤워헤드는 상이한 온도들의 2 이상의 가스들을 전달하도록 구성된다. 이러한 샤워헤드들의 예들은 모두 전체가 참조로서 본 명세서에 인용된 2013년 7월 3일 출원되고, 명칭이 "MULTI-PLENUM, DUAL-TEMPERATURE SHOWERHEAD"인 미국 특허 출원번호 제 13/934,597 호 (현재 미국 특허 제 9,677,176 호), 2016년 5월 24일 출원되고, 명칭이 "ANTI-TRANSIENT SHOWERHEAD"인 미국 특허 출원번호 제 15/163,594 호, 및 2015년 9월 10일 출원되고, 명칭이 "LOW VOLUME SHOWERHEAD WITH FACEPLATE HOLES FOR IMPROVED FLOW UNIFORMITY"인 미국 특허 출원번호 제 14/850,816 호에 더 논의된다.
일부 실시예들에서, 마이크로볼륨 (607) 이 샤워헤드 (606) 밑에 위치된다. 프로세스 스테이션의 전체 볼륨에서가 아니라 마이크로볼륨에서 CFD 프로세스를 수행하는 것은 반응물질 노출 및 스윕핑 시간들을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 스테이션 로보틱스의 프로세스 가스들로의 노출을 제한할 수도 있는 등, 한다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되는 것은 아니지만, 0.1ℓ 내지 2 ℓ의 체적들을 포함한다.
일부 실시예들에서, 페데스탈 (608) 은 기판 (612) 을 마이크로볼륨 (607) 으로 노출하기 위해 그리고/또는 마이크로볼륨 (607) 의 체적을 가변시키기 위해 상승 또는 하강될 수도 있다. 예를 들어, 기판 이송 페이즈에서, 페데스탈 (608) 은 기판 (612) 으로 하여금 페데스탈 (608) 상으로 로딩되게 하도록 하강될 수도 있다. ALD 프로세스 페이즈 동안, 페데스탈 (608) 은 마이크로볼륨 (607) 내에 기판 (612) 을 포지셔닝하도록 상승될 수도 있다. 일부 실시예들에서, 마이크로볼륨 (607) 은 ALD 프로세스 동안 고 플로우 임피던스의 영역을 생성하도록 기판 (612) 뿐만 아니라 페데스탈 (608) 의 일부를 완전히 둘러쌀 수도 있다.
선택가능하게, 페데스탈 (608) 은 마이크로볼륨 (607) 내 프로세스 압력, 반응물질 농도, 등을 조절하기 위해 ALD 프로세스의 일부 동안 하강 및/또는 상승될 수도 있다. 프로세스 챔버 바디 (602) 가 프로세스 동안 기본 압력으로 유지되는 일 시나리오에서, 페데스탈 (608) 을 하강시키는 것은 마이크로볼륨 (607) 으로 하여금 배기되게 할 수도 있다. 마이크로볼륨 대 프로세스 챔버 체적의 예시적인 비들은 이로 제한되는 것은 아니지만, 1:500 내지 1:10의 체적 비들을 포함한다. 일부 실시예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
또 다른 시나리오에서, 페데스탈 (608) 의 높이를 조정하는 것은 ALD 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 플라즈마 밀도로 하여금 가변하게 할 수도 있다. 프로세스 페이즈의 완료시, 페데스탈 (608) 은 페데스탈 (608) 로부터 기판 (612) 의 제거를 허용하도록 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변동들은 높이-조정가능 페데스탈을 참조하지만, 일부 실시예들에서, 샤워헤드 (606) 의 위치는 마이크로볼륨 (607) 의 볼륨을 가변하도록 페데스탈 (608) 에 대해 조정될 수도 있다는 것이 인식될 것이다. 또한, 페데스탈 (608) 및/또는 샤워헤드 (606) 의 수직 위치는 본 개시의 범위 내의 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 인식될 것이다. 일부 실시예들에서, 페데스탈 (608) 은 기판 (612) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시예들에서, 이들 예시적인 조정들 중 하나 이상이 하나 이상의 적합한 컴퓨터 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 인식될 것이다.
도 6에 도시된 실시예들을 다시 참조하면, 샤워헤드 (606) 및 페데스탈 (608) 은 플라즈마에 전력을 공급하기 위해 RF (radio frequency) 전력 공급부 (614) 및 매칭 네트워크 (616) 와 전기적으로 통신한다. 복수의 스테이션들에 걸쳐 RF를 인가하기 위한 방법들 및 장치는 2014년 8월 12일 출원되고, 명칭이 "MULTI-STATION PLASMA REACTOR WITH RF BALANCING"인 미국 특허 출원번호 제 14/458,135 호 및 2016년 4월 29일 출원되고, 명칭이 "VARIABLE CYCLE AND TIME RF ACTIVATION METHOD FOR FILM THICKNESS MATCHING IN MULTI-STATION DEPOSITION SYSTEM"인 미국 특허 출원번호 제 15/143,338 호에 더 논의되고, 이들은 전체가 참조로서 본 명세서에 인용된다. 일부 실시예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (614) 및 매칭 네트워크 (616) 는 목표된 조성의 라디칼 종을 갖는 플라즈마를 형성하도록 임의의 적합한 전력에서 동작될 수도 있다. 적합한 전력의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (614) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (614) 는 고주파수 RF 전력 소스 및 저주파수 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수도 있다. 예시적인 저주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 50 ㎑ 내지 500 ㎑의 주파수들을 포함할 수도 있다. 예시적인 고주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓의 주파수들을 포함할 수도 있다. 임의의 적합한 파라미터들은 표면 반응들을 위한 플라즈마 에너지를 제공하도록 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 인식될 것이다. 일 비제한적인 예에서, 플라즈마 전력은 연속적으로 전력공급된 플라즈마에 대해 기판 표면과의 이온 충돌을 감소시키기 위해 간헐적으로 펄싱될 수도 있다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인시츄로 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 전압 센서, 전류 센서 (예를 들어, VI 프로브들) 중 하나 이상에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인시츄 플라즈마 모니터들로부터의 측정값들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 위한 피드백 루프에서 사용될 수도 있다. 일부 실시예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특성들을 모니터링하도록 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, IR (infrared) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있다.
일부 실시예들에서, 플라즈마는 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 활성화 페이즈를 위한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 프로세스 페이즈에 대한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 페이즈에 선행하는 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 가스 및/또는 반응물질 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 전력 설정 점으로 플라즈마 생성기를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈는 플라즈마 생성기를 인에이블하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 플라즈마 생성기를 디스에이블하기 위한 인스트럭션들, 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 본 개시의 범위 내에서 임의의 적합한 방식으로 더 세분되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다.
일부 증착 프로세스들에서, 플라즈마가 스트라이킹하여 대략 수 초 이상의 지속기간으로 지속된다. 본 명세서에 기술된 특정한 구현예들에서, 훨씬 보다 짧은 플라즈마 스트라이킹들이 프로세싱 사이클 동안 적용될 수도 있다. 이들은 대략 50 ㎳ 내지 1 초일 수도 있고, 0.25 초가 특정한 예가 된다. 이러한 짧은 RF 플라즈마 스트라이킹은 플라즈마의 신속한 안정화를 필요로 한다. 이를 달성하기 위해, 플라즈마 생성기는 주파수가 플로팅하게 되는 동안 임피던스 매칭이 특정한 전압으로 프리셋되도록 구성될 수도 있다. 관례적으로, 고-주파수 플라즈마들이 약 13.56 ㎒의 RF 주파수에서 생성된다. 본 명세서에 개시된 다양한 실시예들에서, 주파수는 이 표준 값과 상이한 값으로 플로팅하게 된다. 임피던스 매칭을 미리 결정된 전압으로 고정하는 동안 주파수를 플로팅하게 허용함으로써, 플라즈마는 훨씬 보다 신속하게 안정화될 수 있고, 결과 ALD 사이클들과 연관된 매우 짧은 플라즈마 스트라이킹들을 사용할 때 중요하게 될 수도 있다.
일부 실시예들에서, 페데스탈 (608) 은 히터 (610) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시예들에서, 프로세스 스테이션 (600) 에 대한 압력 제어는 버터플라이 밸브 (618) 에 의해 제공될 수도 있다. 도 6의 실시예에 도시된 바와 같이, 버터플라이 밸브 (618) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀링한다. 그러나, 일부 실시예들에서, 프로세스 스테이션 (600) 의 압력 제어는 또한 프로세스 스테이션 (600) 으로 도입된 하나 이상의 가스들의 플로우 레이트를 가변함으로써 조정될 수도 있다.
프로세스 스테이션 (600) 의 내부 표면들은 언더코팅 (650) 으로 코팅된다. 언더코팅으로 코팅되는 표면들의 예들은 챔버 벽들 (602), 챔버 천정 및 바닥, 페데스탈 (608) 및 샤워헤드 (606) 를 포함한다. 도 6이 프로세스 스테이션 (600) 내의 기판 (612) 으로 도시되지만, 이 기판 (612) 은 언더코팅의 증착 동안 존재하지 않는다. 대신, 기판 (612) 은, 프로세스 스테이션 (600) 이 기판 (612) 상에 막을 증착하기 위해 사용될 준비가 되면, 언더코팅이 증착된 후 프로세스 스테이션 (600) 으로 도입된다. 이들 표면들은 챔버 (602) 벽들, 페데스탈 (608), 및 샤워헤드 (606) 의 표면들을 포함하여, 그 위에 축적물이 증착되는 챔버 내부의 표면들로 간주될 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들은 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 7은 멀티-스테이션 프로세싱 툴 (700) 의 일 실시예의 개략도를 도시한다. 툴 (700) 은 복수의 기판 프로세스 스테이션들을 포함하는 단일 기판 프로세싱 챔버 (714) 를 채용하고, 기판 프로세스 스테이션 각각은 웨이퍼 홀더, 예를 들어, 그 프로세스 스테이션의 페데스탈에 홀딩된 기판 상에서 프로세싱 동작들을 수행하기 위해 사용될 수도 있다. 이 특정한 구현예에서, 멀티-스테이션 기판 프로세싱 장치 (700) 는 4 개의 프로세스 스테이션들 (701, 702, 703, 및 704) 을 갖는 것으로 도시된다. 다른 유사한 멀티-스테이션 프로세싱 장치들이 구현예, 그리고 예를 들어, 병렬 웨이퍼 프로세싱의 목표된 레벨, 사이즈/공간 제약들, 비용 제약들, 등에 따라 보다 많거나 보다 적은 프로세싱 스테이션들을 가질 수도 있다. 기판 핸들러 로봇 (706) 및 제어기 (750) 가 또한 도 7에 도시된다.
도 7에 도시된 바와 같이, 멀티-스테이션 프로세싱 툴 (700) 은 기판 로딩 포트 (720), 및 카세트로부터 포드 (708) 를 통해 로딩된 기판들을 대기 포트 (720) 를 통해 프로세싱 챔버 (714) 내로, 그리고 4 개의 스테이션들 (701, 702, 703, 및 704) 중 하나 상으로 이동시키도록 구성된 로봇 (706) 을 갖는다.
도 7에 도시된 도시된 프로세싱 챔버 (714) 는 4 개의 프로세스 스테이션들 (701, 702, 703, 및 704) 을 제공한다. RF 전력은 RF 전력 시스템 (713) 에서 생성되고 스테이션들 (701, 702, 703, 및 704) 각각으로 분배된다. RF 전력 시스템은 하나 이상의 RF 전력 소스들, 예를 들어, HFRF (high frequency) 및 LFRF (low frequency) 소스, 임피던스 매칭 모듈들, 및 필터들을 포함할 수도 있다. 특정한 구현예들에서, 전력 소스는 고 주파수 또는 저 주파수 소스만으로 제한될 수도 있다. RF 전력 시스템의 분배 시스템은 반응기를 중심으로 대칭일 수도 있고 고 임피던스를 가질 수도 있다. 이 대칭 및 임피던스는 스테이션 각각으로 전달될 대략 동일한 전력의 양들을 발생시킨다. 일부 구현예들에서 RF 전력 시스템은 스테이션 각각으로 전력을 독립적으로 전달하도록 구성될 수도 있다.
도 7은 또한 프로세싱 챔버 (714) 내 프로세스 스테이션들 (701, 702, 703, 및 704) 사이에서 기판들을 이송하기 위한 기판 이송 디바이스 (790) 의 구현예를 도시한다. 임의의 적합한 기판 이송 디바이스가 채용될 수도 있다는 것이 인식될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 및 웨이퍼 핸들링 로봇들을 포함한다.
시스템 제어기
도 7은 또한 프로세스 툴 (700) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (750) 의 실시예를 도시한다. 시스템 제어기 (750) 는 하나 이상의 메모리 디바이스들 (756), 하나 이상의 대용량 저장 디바이스들 (754), 및 하나 이상의 프로세서들 (752) 을 포함할 수도 있다. 프로세서 (752) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (750) 는 프로세스 툴 (700) 의 모든 액티비티들을 제어한다. 시스템 제어기 (750) 는 대용량 저장 디바이스 (754) 에 저장되고 메모리 디바이스 (756) 내로 로딩되어 프로세서 (752) 상에서 실행되는 시스템 제어 소프트웨어 (758) 를 실행한다. 시스템 제어 소프트웨어 (758) 는 타이밍, 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 하나 이상의 기판들에 대해 수행된 사이클들의 수, 및 프로세스 툴 (700) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 이들 프로그래밍된 프로세스들은 이로 제한되는 것은 아니지만, 챔버 내부의 표면 상의 축적량을 결정하는 것과 관련된 프로세스들, 사이클들의 수들을 포함하여 기판들 상에 막의 증착, 보상된 사이클들의 수를 결정하고 획득하는 단계와 관련된 프로세스들, 및 챔버를 세정하는 것과 관련된 프로세스들을 포함하는 다양한 타입들의 프로세스들을 포함할 수도 있다. 시스템 제어 소프트웨어 (758) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (758) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (758) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 예를 들어, 기판에 대한 증착 페이즈 및 증착 사이클 각각이 시스템 제어기 (750) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. ALD/CFD 증착 프로세스 페이즈를 위한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 ALD/CFD 증착 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, 레시피 페이즈들은 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다.
시스템 제어기 (750) 와 연관된 대용량 저장 디바이스 (754) 및/또는 메모리 디바이스 (756) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (718) 상에 기판을 로딩하고 기판과 프로세스 툴 (700) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다. 포지셔닝 프로그램은 기판들 상에 막들을 증착하고 챔버를 세정하기 위해 필요에 따라 반응 챔버 내에서 그리고 반응 챔버로부터 기판들을 대략적으로 이동시키기 위한 인스트럭션들을 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 그리고 선택가능하게 프로세스 스테이션 내 압력을 안정화하기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 프로세스 가스 제어 프로그램은 반응 챔버에서 기판 상의 막 형성 동안 가스들을 도입하기 위한 인스트럭션들을 포함한다. 이는 기판들의 배치 내 하나 이상의 기판들에 대해 상이한 수의 사이클들 동안 가스들을 도입하는 것을 포함할 수도 있다.
압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 등을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 배치의 프로세싱 동안 하나 이상의 기판들에 대한 상이한 사이클들의 수의 증착 동안 동일한 압력을 유지하기 위한 인스트럭션들을 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로 (헬륨과 같은) 열 전달 가스의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들에서 RF 전력 레벨들, 주파수들, 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 플라즈마 제어 프로그램은 배치의 프로세싱 동안 하나 이상의 기판들에 대한 상이한 사이클들의 수의 증착 동안 동일한 RF 전력 레벨들 및/또는 주파수들 및/또는 노출 시간들을 사용하기 위한 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (750) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (750) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다. 기판들의 전체 배치에 대한 레시피는 배치의 프로세싱 과정에 걸친 두께 경향을 설명하기 위해 배치 내 하나 이상의 기판들을 위해 보상된 사이클의 수들을 포함할 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (750) 의 아날로그 입력 접속부들 및/또는 디지털 입력 접속부들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (700) 의 아날로그 출력 접속부들 및 디지털 출력 접속부들에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (마노미터들과 같은) 압력 센서들, 써모커플들, 등을 포함한다. 센서들이 또한 챔버의 내부의 하나 이상의 표면들 상의 축적 및/또는 챔버 내 기판 상의 재료 층의 두께를 모니터링하고 결정하도록 사용되고 포함될 수도 있다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터와 함께 사용될 수도 있다.
시스템 제어기 (750) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 다양한 프로세스 파라미터들, 예컨대 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 기판에 대한 사이클들의 수, 챔버 내부의 적어도 일 표면 상의 축적물의 양, 등을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 막 스택들의 증착을 인시츄 동작시키기 위한 파라미터들을 제어할 수도 있다.
예를 들어, 시스템 제어기는 증착 챔버 내부의 적어도 내부 영역 상에 현재 축적된 증착 재료의 양을 결정하는 단계, 증착 챔버 내부의 내부 영역 상의 현재 축적된 증착 재료의 양에 따라, 타깃 증착 두께를 달성하기 위해 ALD 사이클들의 보상된 수를 획득하기 위해 (i) 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수와 (ii) 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 (a) 에서 결정된 축적된 증착 재료의 양 또는 이로부터 도출된 파라미터를 적용하는 단계, 및 기판들의 배치의 하나 이상의 기판들에 대해 ALD 사이클들의 보상된 수를 수행하는 단계와 같은, 본 명세서에 기술된 기법들을 수행하기 위한 제어 로직을 포함할 수도 있다. 시스템은 또한 챔버의 축적물이 축적물 한계에 도달하였다고 결정하고 이 결정에 응답하여 기판들의 배치의 프로세싱을 중단하고, 그리고 챔버 내부의 세정을 유발하기 위한 제어 로직을 포함할 수도 있다.
시스템 제어기는 통상적으로 장치가 본 발명에 따른 방법을 수행하도록 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들 및 하나 이상의 메모리 디바이스들을 포함할 것이다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독가능 비일시적 매체가 시스템 제어기에 커플링될 수도 있다.
일부 구현예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 기판 상에 수행된 사이클들의 수, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로 반드시 그러한 것은 아니지만 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 수행되고 사용될 것이다.
막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 그 위에 형성된 실리콘 나이트라이드 막을 갖는 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, 애시가능 하드 마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드 마스크 (예컨대 반사 방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에 기술된 구성들 및/또는 접근방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은 다수의 변동들이 가능하기 때문에 제한하는 의미로 간주되지 않는다는 것이 이해된다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 작용들이 예시된 순서대로, 다른 순서들로, 동시에 수행될 수도 있고, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변화될 수도 있다.
본 개시의 주제는 다양한 프로세스들, 시스템들 및 구성들, 및 본 명세서에 개시된 다른 특징들, 기능들, 작용들 및/또는 속성들뿐만 아니라 이들의 임의의 그리고 모든 등가물들의 모든 신규하고 명백하지 않은 조합들 및 하위 조합들을 포함한다.
본 개시의 맥락이 달리 명백하게 요구하지 않는 한, 기술 및 청구항들 전반에서, 단어 "포함하다", "포함하는", 등은 배제적이거나 소모적인 의미와 반대로 포함하는 의미로 해석되고, "이로 제한되는 것은 아니지만, 포함하는"의 의미라고 할 수 있다. 단수형 또는 복수형 수를 사용하는 단어들은 또한 일반적으로 복수형 또는 단수형 수를 각각 포함한다. 단어 "또는"이 2 이상의 아이템들의 리스트의 참조시 사용될 때, 이 단어는 단어의 다음의 해석들: 리스트의 임의의 아이템, 리스트의 모든 아이템들, 및 리스트의 아이템들의 임의의 조합 모두를 커버한다. 용어 "구현예"는 본 명세서에 기술된 기법들 및 방법들의 구현예들, 뿐만 아니라 구조체들을 구현하고 그리고/또는 본 명세서에 기술된 기법들 및/또는 방법들을 포함하는 물리적 객체들을 참조한다.

Claims (20)

  1. 증착 챔버에서 ALD (atomic layer deposition) 를 수행하는 방법에 있어서,
    (a) 증착 챔버 내부의 적어도 내부 영역 상에 현재 축적된 증착 재료의 양을 결정하는 단계로서, 상기 축적된 증착 재료의 양은 기판들의 배치 (batch) 의 프로세싱 과정에 걸쳐 변화하는, 상기 축적된 증착 재료의 양을 결정하는 단계;
    (b) 상기 단계 (a) 에서 결정된 상기 축적된 증착 재료의 양, 또는 이들로부터 도출된 파라미터를 (i) 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수와 (ii) 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 적용하는 단계로서, 상기 적용하는 단계는 상기 증착 챔버 내부의 상기 내부 영역 상의 상기 현재 축적된 증착 재료의 양에 따라, 상기 타깃 증착 두께를 생성하기 위해 ALD 사이클들의 보상된 수를 리턴하는, 상기 적용하는 단계; 및
    (c) 상기 기판들의 배치의 하나 이상의 기판들에 대해 상기 ALD 사이클들의 보상된 수를 수행하는 단계를 포함하는, ALD를 수행하는 방법.
  2. 제 1 항에 있어서,
    상기 축적된 증착 재료의 양을 결정하는 단계는 수행된 ALD 사이클들의 수 및 ALD 사이클 당 축적된 증착 재료의 예측된 양을 사용함으로써 상기 축적된 증착 재료의 양을 계산하는 단계를 포함하는, ALD를 수행하는 방법.
  3. 제 1 항에 있어서,
    상기 축적된 증착 재료의 양은 기판들의 배치의 프로세싱 과정에 걸쳐 실질적으로 선형으로 가변하는, ALD를 수행하는 방법.
  4. 제 1 항에 있어서,
    상기 축적된 증착 재료의 양은 ALD 사이클들의 수와 함께 실질적으로 선형으로 가변하는, ALD를 수행하는 방법.
  5. 제 1 항에 있어서,
    상기 축적된 증착 재료의 양을 결정하는 단계는 상기 축적된 증착 재료의 양을 인시츄로 측정하는 단계를 포함하는, ALD를 수행하는 방법.
  6. 제 1 항에 있어서,
    상기 관계는 상기 기판들의 배치의 프로세싱 과정에 걸쳐 기판들의 배치의 기판들의 두께들의 경향에 적어도 부분적으로 기초하는, ALD를 수행하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 관계는 적어도 하나의 프로세싱된 기판들의 배치의 데이터에 적어도 부분적으로 기초하고, 동일한 수의 증착 사이클들이 상기 프로세싱된 기판들의 배치의 상기 기판들 각각에 대해 수행되고, 그리고 상기 데이터는 상기 프로세싱된 기판들의 배치의 복수의 기판들의 두께들 및 상기 복수의 기판들의 상기 기판들 각각에 대해 상기 대응하는 축적된 증착 재료의 양을 포함하는, ALD를 수행하는 방법.
  8. 제 7 항에 있어서,
    상기 관계는 상기 데이터의 다항식 피팅 (fit) 인, ALD를 수행하는 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 관계는 상기 타깃 증착 두께를 생성하기 위한 ALD 사이클들의 보상된 수가 상기 축적된 증착 재료의 양을 나타내는 상기 변수의 함수인, 다항식 관계이고, 상기 축적된 증착 재료의 양을 나타내는 상기 변수는 제곱되는, ALD를 수행하는 방법.
  10. 제 9 항에 있어서,
    상기 제곱은 3제곱인, ALD를 수행하는 방법.
  11. 제 9 항에 있어서,
    상기 다항식 관계는 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수를 항들의 합의 함수로서 표현하고, 상기 항들 중 적어도 2 개는, 제곱된 상기 증착 챔버 내부의 상기 내부 영역 상에 상기 현재 축적된 증착의 양을 나타내는 상기 변수를 포함하는, ALD를 수행하는 방법.
  12. 제 9 항에 있어서,
    상기 다항식 관계는 다음과 같이 표현되고: 상기 ALD 사이클들의 보상된 수 = 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수 * (x3 * + x2 * B + x * C + 1 * D), x는 상기 증착 챔버 내부의 상기 내부 영역 상에 상기 현재 축적된 증착의 양이고, 그리고 A, B, C, 및 D는 상수들인, ALD를 수행하는 방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    (d) 상기 기판들의 배치의 상기 기판들 모두에 대해 상기 단계 (a) 내지 상기 단계 (c) 를 반복하는 단계를 더 포함하는, ALD를 수행하는 방법.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    (e) 상기 단계 (c) 후에, 상기 증착 챔버로부터 상기 하나 이상의 기판들을 제거하는 단계를 더 포함하고, 상기 하나 이상의 기판들은 상기 타깃 증착 두께를 갖는 ALD 증착된 층을 포함하는, ALD를 수행하는 방법.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 ALD는 실리콘 옥사이드 막 또는 실리콘 나이트라이드 막을 생성하는, ALD를 수행하는 방법.
  16. ALD 증착을 수행하기 위한 증착 챔버, 및
    상기 증착 챔버에서 기판 상에 재료를 증착하도록 상기 증착 챔버를 제어하기 위한 제어기를 포함하고,
    상기 제어기는,
    (a) 증착 챔버 내부의 적어도 내부 영역 상에 현재 축적된 증착 재료의 양을 결정하는 단계로서, 상기 축적된 증착 재료의 양은 기판들의 배치의 프로세싱 과정에 걸쳐 변화하는, 상기 축적된 증착 재료의 양을 결정하는 단계;
    (b) 상기 단계 (a) 에서 결정된 상기 축적된 증착 재료의 양, 또는 이들로부터 도출된 파라미터를 (i) 타깃 증착 두께를 달성하기 위해 필요한 ALD 사이클들의 수와 (ii) 축적된 증착 재료의 양을 나타내는 변수 간의 관계에 적용하는 단계로서, 상기 적용하는 단계는 상기 증착 챔버 내부의 상기 내부 영역 상의 상기 현재 축적된 증착 재료의 양에 따라, 상기 타깃 증착 두께를 생성하기 위해 ALD 사이클들의 보상된 수를 리턴하는, 상기 적용하는 단계; 및
    (c) 상기 기판들의 배치의 하나 이상의 기판들에 대해 상기 ALD 사이클들의 보상된 수를 수행하는 단계를 위한 제어 로직을 포함하는, 시스템.
  17. 제 16 항에 있어서,
    상기 증착 챔버는 2 개 이상의 프로세싱 스테이션들을 포함하는, 시스템.
  18. 제 16 항에 있어서,
    상기 제어기는,
    (d) 상기 증착 챔버 내부의 적어도 내부 영역 상에 상기 현재 축적된 증착 재료의 양이 축적 한계에 도달하였다는 결정에 응답하여 상기 기판들의 배치의 상기 프로세싱을 중단하는 단계, 및
    (e) 상기 단계 (d) 후, 상기 증착 챔버 내부를 세정하는 단계를 위한 제어 로직을 더 포함하는, 시스템.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 관계는 적어도 하나의 프로세싱된 기판들의 배치의 데이터에 적어도 부분적으로 기초하고, 동일한 수의 증착 사이클들이 상기 프로세싱된 기판들의 배치의 상기 기판들 각각에 대해 수행되고, 그리고 상기 데이터는 상기 프로세싱된 기판들의 배치의 복수의 기판들의 두께들 및 상기 복수의 기판들의 상기 기판들 각각에 대해 상기 대응하는 축적된 증착 재료의 양을 포함하는, 시스템.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 축적된 증착 재료의 양을 결정하는 단계는 수행된 ALD 사이클들의 수 및 ALD 사이클 당 예측된 축적된 증착 재료의 양을 사용함으로써 상기 축적된 증착 재료의 양을 계산하는 단계를 포함하는, 시스템.
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