KR20200025332A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 반도체 칩 영역 및 상기 반도체 칩 영역의 가장자리를 따라 배치되는 스크라이브 라인 영역을 포함하는 기판, 상기 반도체 칩 영역 상에 배치되는 제1 부분, 상기 스크라이브 라인 영역 상에 배치되고 상기 제1 부분과 연결된 제2 부분, 및 상기 스크라이브 라인 영역 상에 배치되고 상기 제2 부분으로부터 제1 방향으로 돌출된 제3 부분을 포함하는 절연막, 및 상기 절연막 상에 배치되고, 상기 제2 부분 상에 측벽이 노출되는 감광막을 포함하되, 상기 제3 부분의 상기 제1 방향과 수직인 제2 방향의 폭은 상기 반도체 칩 영역으로부터 멀어질수록 감소한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에는, 저유전율 절연막이 이용될 수 있다.
반도체 장치를 패키징하기 위해 반도체 장치를 절단하는 경우, 반도체 장치에 물리적인 스트레스가 가해질 수 있다. 한편, 반도체 장치에 저유전율 절연막이 이용되는 경우, 저유전율 절연막 아래에 배치되는 배선의 뜯김(peeling) 현상이 발생될 수 있다.
본 발명이 해결하고자 하는 과제는, 스크라이브 라인 영역 상에서 스크라이브 라인을 따라 절연막 내에 첨단을 갖는 오픈 영역을 형성함으로써, 뜯김(peeling) 현상 및 반도체 칩의 크랙(crack) 불량을 방지함으로써 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 반도체 칩 영역 및 상기 반도체 칩 영역의 가장자리를 따라 배치되는 스크라이브 라인 영역을 포함하는 기판, 상기 반도체 칩 영역 상에 배치되는 제1 부분, 상기 스크라이브 라인 영역 상에 배치되고 상기 제1 부분과 연결된 제2 부분, 및 상기 스크라이브 라인 영역 상에 배치되고 상기 제2 부분으로부터 제1 방향으로 돌출된 제3 부분을 포함하는 절연막, 및 상기 절연막 상에 배치되고, 상기 제2 부분 상에 측벽이 노출되는 감광막을 포함하되, 상기 제3 부분의 상기 제1 방향과 수직인 제2 방향의 폭은 상기 반도체 칩 영역으로부터 멀어질수록 감소한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 반도체 칩 영역 및 상기 반도체 칩 영역의 가장자리를 따라 배치되는 스크라이브 라인 영역을 포함하는 기판, 상기 반도체 칩 영역 상에 배치되는 제1 부분, 상기 스크라이브 라인 영역 상에 배치되고 상기 제1 부분과 연결된 제2 부분, 및 상기 스크라이브 라인 영역 상에 배치되고 상기 제2 부분으로부터 제1 방향으로 돌출된 제3 부분을 포함하는 절연막, 상기 스크라이브 라인 영역 상에서 상기 제2 부분의 측벽 및 상기 제3 부분의 측벽에 의해 정의되는 제1 오픈 영역, 상기 절연막 상에 배치되고, 상기 제2 부분 상에 측벽이 노출되는 감광막, 및 상기 절연막 및 상기 제1 오픈 영역 상에서 상기 감광막의 측벽에 의해 정의되는 제2 오픈 영역을 포함하되, 상기 제1 오픈 영역의 상기 제1 방향과 수직인 제2 방향의 제1 폭은 상기 반도체 칩 영역으로부터 멀어질수록 증가한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 반도체 칩 영역 및 상기 반도체 칩 영역의 가장자리를 따라 배치되는 스크라이브 라인 영역을 포함하는 기판, 상기 반도체 칩 영역 상에 배치되는 제1 부분, 상기 스크라이브 라인 영역 상에 배치되고 상기 제1 부분과 연결된 제2 부분, 및 상기 스크라이브 라인 영역 상에 배치되고 상기 제2 부분으로부터 제1 방향으로 돌출된 제3 부분을 포함하는 절연막, 상기 제1 부분 상에 배치되는 제4 부분, 상기 제2 부분 상에 배치되는 제5 부분, 및 상기 제5 부분으로부터 상기 제1 방향으로 돌출된 제6 부분을 포함하는 감광막, 및 상기 감광막 상에 배치되는 베이스 기판을 포함하되, 상기 제3 부분의 상기 제1 방향과 수직인 제2 방향의 폭은 상기 반도체 칩 영역으로부터 멀어질수록 감소한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A영역을 확대하여 도시한 도면이다.
도 3은 도 1의 B-B 선, 도 2의 C-C 선 및 D-D 선을 따라 절단한 단면도이다.
도 4 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 14는 도 13에 도시된 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 18은 도 17에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 20은 도 19에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 A영역을 확대하여 도시한 도면이다. 도 3은 도 1의 B-B 선, 도 2의 C-C 선 및 D-D 선을 따라 절단한 단면도이다. 도 1 및 도 2는 설명의 편의를 위해 베이스 기판(190)을 생략한다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(110), 제1 절연막(120), 식각 정지막(130), 제2 절연막(140), 재배선층(150), 패시베이션막(160), 감광막(170), 연결 단자(180) 및 베이스 기판(190)을 포함할 수 있다.
기판(110)은, 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(110)은 예를 들어, 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(110)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
기판(110)은 반도체 칩 영역(I)과 스크라이브 라인 영역(II)을 포함할 수 있다.
반도체 칩 영역(I) 상에는 반도체 칩이 배치될 수 있다. 반도체 칩은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 반도체 칩이 로직 칩일 경우, 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 반도체 칩이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 기술적 사상의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
스크라이브 라인 영역(II)은 반도체 칩 영역(I)의 가장자리를 따라 배치될 수 있다.
스크라이브 라인 영역(II)은 스크라이브 라인(도 4의 SL)을 포함할 수 있다. 스크라이브 라인(SL)은 반도체 장치의 제조 공정 상에서 기판(110)을 절단하기 위한 라인일 수 있다.
기판(110)은 반도체 칩 배선(101)을 포함할 수 있다. 반도체 칩 배선(101)은 예를 들어, 반도체 칩 영역(I)에 배치될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 반도체 칩 배선(101)은 금속 배선인 것으로 설명하지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 반도체 칩 배선(101)은 기판(110) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 예를 들어, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
제1 절연막(120)은 기판(110) 상에 배치될 수 있다. 제1 절연막(120)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다. 제1 절연막(120)은 예를 들어, 기판(110)의 전면을 덮을 수 있다.
제1 절연막(120)은, 실리콘 산화막보다 유전 상수가 낮은, 저유전 물질을 포함할 수 있다. 제1 절연막(120)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 또한, 제1 절연막(120)은 다공성(porous) 또는 비다공성일 수 있다. 제1 절연막(120)은 예를 들어, 불순물이 도핑된 실리콘 산화막 계열 물질 또는 저유전율(Low-k)을 갖는 유기 폴리머로 형성될 수 있다.
불순물이 도핑된 산화막 계열 물질은 예를 들어, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등일 수 있다. 저유전율을 갖는 유기 폴리머는, 예를 들어, 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등일 수 있다.
도 3에서, 제1 절연막(120)이 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 절연막(120)은 제3 방향(Z)으로 적층된 절연막들과, 제3 방향(Z)으로 적층된 절연막들 각각의 사이에 배치된 배리어막을 포함할 수 있다. 배리어막은 예를 들어, SiN, SiON, SiC, SiCN, SiOCH막, SiOC 및 SiOF과 같은 절연 물질을 포함할 수 있다.
배선 구조체(121)는 반도체 칩 배선(101)과 전기적으로 연결될 수 있다. 배선 구조체(121)는 복수의 배선 사이 및 복수의 배선 중 최하부 배선과 반도체 칩 배선(101) 사이를 각각 전기적으로 연결하는 비아를 포함할 수 있다.
도 3에는, 비아의 측벽이 제3 방향(Z)으로의 수직 기울기를 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 비아의 측벽은 반도체 칩 배선(101)으로부터 임의의 기울기로 배선을 향해 연장될 수도 있음은 물론이다. 배선 구조체(121)는 도전성 물질을 포함할 수 있다.
식각 정지막(130)은 제1 절연막(120) 상에 배치될 수 있다. 식각 정지막(130)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
식각 정지막(130)은 제1 절연막(120)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 식각 정지막(130)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소질화물 등을 포함할 수 있다.
제2 절연막(140)은 식각 정지막(130) 상에 배치될 수 있다. 제2 절연막(140)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
제2 절연막(140)은 반도체 칩 영역(I) 상에 배치되는 제1 부분(141), 스크라이브 라인 영역(II) 상에 배치되고 제1 부분(141)과 연결된 제2 부분(142), 및 스크라이브 라인 영역(II) 상에 배치되고 제2 부분(142)으로부터 제1 방향(X)으로 돌출된 제3 부분(143)을 포함할 수 있다.
제2 절연막(140)의 제3 부분(143)은 제2 절연막(140)의 제2 부분(142)과 접하는 제1 면(143a), 제1 면(143a)과 대향하는 제2 면(143b) 및 제1 면(143a)과 제2 면(143b)을 연결하는 제3 면(143c)을 포함할 수 있다. 제2 절연막(140)의 제3 부분(143)의 제3 면(143c)은 예를 들어, 도 2에 도시된 바와 같이, 평면 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연막(140)의 제3 부분(143)의 제1 방향(X)과 수직인 제2 방향(Y)의 폭(W1)은 반도체 칩 영역(I)으로부터 멀어질수록 감소할 수 있다. 즉, 제2 절연막(140)의 제3 부분(143)의 제3 면(143c)은 제1 방향(X)과 예각을 갖도록 형성될 수 있다.
제2 절연막(140)은 스크라이브 라인 영역(II) 상에 형성되는 제1 오픈 영역(OP1)을 포함할 수 있다. 제1 오픈 영역(OP1)은 스크라이브 라인 영역(II) 상에서 제2 절연막(140)의 제2 부분(142)의 측벽 및 제2 절연막(140)의 제3 부분(143)의 측벽에 의해 정의될 수 있다.
식각 정지막(130)의 상면의 일부는 제1 오픈 영역(OP1)에 의해 노출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 절연막(120)의 상면의 일부가 제1 오픈 영역(OP1)에 의해 노출될 수도 있다.
제1 오픈 영역(OP1)의 제2 방향(Y)의 폭(W2)은 반도체 칩 영역(I)으로부터 멀어질수록 증가할 수 있다. 즉, 제1 오픈 영역(OP1)의 제2 방향(Y)의 폭(W2)은 제2 절연막(140)의 제3 부분(143)의 제2 면(143b)에 가까울수록 증가할 수 있다.
제2 절연막(140)의 제2 부분(142)측벽이 노출되는 제1 오픈 영역(OP1)의 제1 방향(X)의 폭(W3)은 균일하게 형성될 수 있다. 제2 절연막(140)의 제3 부분(143)의 측벽이 노출되는 제1 오픈 영역(OP1)의 제1 방향(X)의 폭은 제2 절연막(140)의 제3 부분(143)의 제2 면(143b)에 가까울수록 감소할 수 있다.
제1 오픈 영역(OP1)의 X-Y 평면 상에서의 형상은 제2 절연막(140)의 제3 부분(143)의 제2 면(143b)과 접하는 부분에 첨단을 갖는 사다리꼴 형상을 가질 수 있다.
제2 절연막(140)은 제1 절연막(120)과 상이한 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연막(140)은, TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
재배선층(150)은 반도체 칩 영역(I) 상에 배치될 수 있다. 재배선층(150)의 일부는, 제2 절연막(140)의 제1 부분(141) 및 식각 정지막(130) 내로 연장될 수 있다. 재배선층(150)의 나머지는, 제2 절연막(140)의 제1 부분(141) 상에 배치될 수 있다. 재배선층(150)은 배선 구조체(121)와 전기적으로 연결될 수 있다. 재배선층(150)은 배선 구조체(121)와 연결 단자(180) 사이에 배치될 수 있다.
도 3에는 제2 절연막(140)의 제1 부분(141)과 식각 정지막(130) 내로 연장되는 재배선층(123)의 부분의 측벽이 수직인 기울기를 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 재배선층(123) 측벽은 임의의 기울기를 갖고, 배선 구조체(121)로부터 패시베이션막(160)을 향해 연장될 수도 있다.
재배선층(150)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금을 포함할 수 있다.
패시베이션막(160)은 제2 절연막(140)의 제1 부분(141) 상 및 재배선층(150) 상에 배치될 수 있다. 패시베이션막(160)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
패시베이션막(160)의 일부는 제2 절연막(140)의 제2 부분(142) 상으로 연장될 수 있다. 즉, 패시베이션막(160)의 측벽은 제2 절연막(140)의 제2 부분(142) 상에 노출될 수 있다.
패시베이션막(160)은 제2 절연막(140)의 제2 부분(142)의 나머지 일부 및 제1 오픈 영역(OP1)을 노출시킬 수 있다. 또한, 패시베이션막(160)은 재배선층(150)의 일부를 노출시킬 수 있다.
패시베이션막(160)은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
감광막(170)은 패시베이션막(160) 상에 패시베이션막(160)과 오버랩되도록 배치될 수 있다. 감광막(170)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
감광막(170)은 제2 절연막(140)의 제1 부분(141) 상에 배치되는 제4 부분(171) 및 제2 절연막(140)의 제2 부분(142) 상에 배치되는 제5 부분(172)을 포함할 수 있다. 감광막(170)의 제5 부분(172)은 감광막(170)의 제4 부분(171)과 연결되도록 형성될 수 있다.
감광막(170)의 제5 부분(172)의 측벽은 제2 절연막(140)의 제2 부분(142) 상에 노출될 수 있다.
감광막(170)은 제2 절연막(140)의 제2 부분(142)의 나머지 일부 및 제1 오픈 영역(OP1)을 노출시킬 수 있다. 또한, 감광막(170)은 재배선층(150)의 일부를 노출시킬 수 있다.
감광막(170)은 스크라이브 라인 영역(II) 상에 형성되는 제2 오픈 영역(OP2)을 포함할 수 있다. 제2 오픈 영역(OP2)은 제2 절연막(140)의 제2 부분(142) 및 제1 오픈 영역(OP1) 상에 형성될 수 있다. 제2 오픈 영역(OP2)은 스크라이브 라인 영역(II) 상에서 감광막(170)의 제5 부분(172)의 측벽에 의해 정의될 수 있다.
제2 절연막(140)의 제2 부분(142)의 일부 및 제1 오픈 영역(OP1)은 제2 오픈 영역(OP2)에 의해 노출될 수 있다.
감광막(170)의 제5 부분(172)의 측벽은 제2 방향(Y)으로 연장되도록 형성될 수 있다. 즉, 제2 오픈 영역(OP2)의 제1 방향(X)의 폭(W4)은 제2 방향(Y)을 따라 균일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 오픈 영역(OP2)의 제1 방향(X)의 폭(W4)은 제1 오픈 영역(OP1)의 제1 방향(X)의 폭(W3)보다 크게 형성될 수 있다.
감광막(170)은 예를 들어, 감광성 폴리이미드(Photo Sensitive Polyimide, PSPI), 폴리이미드(Polyimide, PI) 및 감광성 폴리하이드록시스타이렌(Photo Sensitive Polyhydroxystyrene) 중 어느 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
연결 단자(180)는 예를 들어, 반도체 칩 영역(I) 상에 배치될 수 있다. 연결 단자(180)의 일부는, 감광막(170) 및 패시베이션막(160)을 관통하여, 재배선층(150)과 접하도록 제3 방향(Z)으로 연장될 수 있다. 연결 단자(180)는 예를 들어, 감광막(170)의 상면으로부터 제3 방향(Z)으로 돌출될 수 있다.
연결 단자(180)는 재배선층(150)은 베이스 기판(190)과 전기적으로 연결시킬 수 있다.
베이스 기판(190)은 연결 단자(180) 상에 배치될 수 있다. 베이스 기판(190)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 배치될 수 있다.
베이스 기판(190)은 제1 패드(191), 연결 배선(192), 제2 패드(193) 및 외부 연결 단자(194)를 포함할 수 있다.
외부 연결 단자(194)는 베이스 기판(190)의 상면에 배치될 수 있다. 제1 패드(191)는 베이스 기판(190)의 하면에 배치되어 연결 단자(180)와 전기적으로 연결될 수 있다. 제2 패드(193)는 베이스 기판(190)의 상면에 배치되어 외부 연결 단자(194)와 전기적으로 연결될 수 있다. 연결 배선(192)은 베이스 기판(190)의 내부에 배치되어 제1 패드(191)와 제2 패드(193) 사이를 전기적으로 연결시킬 수 있다.
도 3에는 베이스 기판(190)의 상면과 제1 패드(191)의 상면이 동일 평면 상에 형성되는 것으로 도시되어 있고, 베이스 기판(190)의 하면과 제2 패드(193)의 하면이 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 패드(191)는 베이스 기판(190)의 상면으로부터 돌출되도록 형성될 수도 있고, 제2 패드(193)는 베이스 기판(190)의 하면으로부터 돌출되도록 형성될 수도 있다.
베이스 기판(190)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 스크라이브 라인 영역(II) 상에서 제2 절연막(140) 내에 제2 방향(Y)으로의 첨단을 갖는 제1 오픈 영역(OP1)을 형성함으로써, 기판(110)의 절단 공정에서 기판(110)에 가해지는 응력이 집중되는 부분과 제1 오픈 영역(OP1)의 첨단을 일치시킬 수 있다. 이로 인해, 기판(110)의 절단 공정에서 직진 성을 확보하여, 뜯김(peeling) 현상 및 반도체 칩의 크랙(crack) 불량을 방지함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 1 내지 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4를 참조하면, 기판(110) 상에 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)이 정의될 수 있다. 스크라이브 라인 영역(II)은 반도체 칩 영역(I)의 가장자리를 따라 배치되도록 정의될 수 있다. 기판(110)은 그 내부에 형성된 반도체 칩 배선(101)을 포함할 수 있다.
스크라이브 라인(SL)은 스크라이브 라인 영역(II)의 중심을 지나도록 형성될 수 있다.
스크라이브 라인(SL)은 후속하는 기판(110)의 절단 공정에서, 기판(110)이 절단되는 선을 의미할 수 있다. 기판(110)이 스크라이브 라인(SL)을 따라 절단되는 공정은, 예를 들어, 블레이드 또는 레이저를 이용하여 수행될 수 있다. 이하에서는 기판의 절단 공정이 레이저를 이용하여 수행되는 것으로 설명한다.
도 5를 참조하면, 기판(110) 상에 배선 구조체(121)를 포함하는 제1 절연막(120)이 형성될 수 있다. 이어서, 식각 정지막(130) 및 제2 절연막(140)이 순차적으로 적층될 수 있다.
제1 절연막(120), 식각 정지막(130) 및 제2 절연막(140) 각각은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II) 상에 형성될 수 있다.
도 6을 참조하면, 반도체 칩 영역(I) 상에 제1 트렌치(T1)가 형성될 수 있다. 예를 들어, 반도체 칩 영역(I)에 형성된 제2 절연막(140)의 일부와, 반도체 칩 영역(I)에 형성된 식각 정지막(130)의 일부가 제거될 수 있다. 제1 트렌치(T1)에 의해 배선 구조체(121)가 노출될 수 있다.
도 7을 참조하면, 제2 절연막(140) 상에 재배선층(150) 및 패시베이션막(160)이 순차적으로 형성될 수 있다.
구체적으로, 재배선층(150)은 제1 트렌치(T1)를 채우도록 형성될 수 있다. 또한, 재배선층(150)은 제2 절연막(140)의 상면 상에도 형성될 수 있다. 재배선층(150)은 반도체 칩 영역(I)에 형성될 수 있다.
패시베이션막(160)은 제2 절연막(140) 상에, 제2 절연막(140)의 상면 및 재배선층(150)을 덮도록 형성될 수 있다. 패시베이션막(160)은 반도체 칩 영역(I) 및 스크라이브 라인 영역(II)에 걸쳐 형성될 수 있다.
도 8을 참조하면, 스크라이브 라인 영역(II) 상에 제1 트렌치(T2)가 형성될 수 있다. 구체적으로, 스크라이브 라인 영역(II)에 형성된, 패시베이션막(160)의 일부 및 제2 절연막(140)의 일부가 제거됨으로써 제2 절연막(140) 내에 제2 트렌치(T2)가 형성될 수 있다.
제2 트렌치(T2)에 의해 제2 절연막(140)의 측벽이 노출될 수 있다. 또한, 제2 트렌치(T2)에 의해 식각 정지막(130)의 상면이 노출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서 제2 트렌치(T2) 형성 과정에서 식각 정지막(130)이 식각되어 제1 절연막(120)의 상면이 노출될 수도 있다.
제1 트렌치(T2)는 도 11에 도시된 바와 같이, X-Y 평면 상에서 스크라이브 라인(SL)을 따라 제2 방향(Y)으로 돌출된 첨단 형상을 갖도록 형성될 수 있다.
이하에서의 설명의 편의를 위해, 반도체 칩 영역(I) 상에 형성된 제2 절연막(140)을 제1 부분(141)으로 정의하고, 제1 부분(141)과 연결되고 스크라이브 라인 영역(II) 상에 형성된 제2 절연막(140)을 제2 부분(142)으로 정의하고, 제2 트렌치(T2)와 제2 방향(Y)으로 오버랩되고 제2 부분(142)으로부터 제1 방향(X)으로 돌출되도록 스크라이브 라인 영역(II) 상에 형성된 제2 절연막(140)을 제3 부분(143)으로 정의한다.
도 9를 참조하면, 패시베이션막(160) 상에 제3 트렌치(T3)를 포함하는 감광막(170)이 형성될 수 있다. 구체적으로, 제2 절연막(140)의 제2 부분(142)의 일부 상 및 제2 절연막(140)의 제3 부분(143) 상에 형성된 감광막(170)이 제거될 수 있다.
또한, 제2 절연막(140)의 제2 부분(142)의 일부 상 및 제2 절연막(140)의 제3 부분(143) 상에 형성된 패시베이션막(160) 역시 제거될 수 있다.
상술한 제거 공정을 통해, 제2 절연막(140)의 제2 부분(142)의 일부 및 제2 트렌치(T2) 상에 형성된 제3 트렌치(T3)를 포함하는 감광막(170)이 형성될 수 있다.
제3 트렌치(T3)에 의해 제2 절연막(140)의 제2 부분(142) 상에 감광막(170)의 측벽이 노출될 수 있다.
또한, 재배선층(150) 상에 형성된 패시베이션막(160)의 일부 및 감광막(170)의 일부가 제거되어 형성된 트렌치에 연결 단자(180)가 형성될 수 있다.
감광막(170)은 반도체 칩 영역(I) 상에 형성되는 제4 부분(171) 및 스크라이브 라인 영역(II) 상에 형성되는 제5 부분(172)을 포함할 수 있다. 감광막(170)의 제5 부분(172)은 감광막(170)의 제4 부분(171)과 연결되어 제1 방향(X)으로 연장되는 부분으로 정의될 수 있다.
도 10 및 도 11은 상술한 공정들에 의해 형성된 반도체 장치의 평면 형상을 도시한다.
도 10 및 도 11을 참조하면, 스크라이브 라인 영역(II) 상에, 제2 방향(Y)으로 연장되는 스크라이브 라인(SL)을 따라 제2 방향(Y)으로 돌출되는 첨단을 갖는 제2 트렌치(T2)가, 제2 절연막(140)의 제3 부분(143)의 제3 면(143c)을 노출시키도록 형성될 수 있다. 이 경우, 제2 트렌치(T2)는 제2 트렌치(T2)의 제2 방향(Y)의 폭(W2)이 스크라이브 라인(SL)이 가까울수록 증가하도록 형성될 수 있다.
도 11에는 2 개의 제2 트렌치(T2)가 각각의 첨단이 서로 마주보도록 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연막(140)의 제2 부분(142)의 일부, 제2 절연막(140)의 제3 부분(143) 및 제1 트렌치(T1)를 노출시키도록 제3 트렌치(T3)가 형성될 수 있다. 이 경우, 제3 트렌치(T3)는 제1 방향(X)으로 균일한 폭을 갖도록 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1, 도 2 및 도 12를 참조하면, 도 11에 도시된 스크라이브 라인(SL)을 따라 기판(110)이 절단될 수 있다. 이로 인해, 도 1 및 도 2에 도시된 평면 형상의 반도체 장치가 제조될 수 있다.
이어서, 연결 단자(180) 상에 연결 단자(180)와 전기적으로 연결되도록 베이스 기판(190)이 형성될 수 있다.
상술한 공정들을 통해, 도 3에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 13 및 도 14를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 14는 도 13에 도시된 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 13은 설명의 편의를 위해 베이스 기판(190)을 생략한다.
도 13 및 도 14를 참조하면, 감광막(270)은 제2 절연막(140)의 제1 부분(141) 상에 배치되는 제4 부분(271), 제2 절연막(140)의 제2 부분(142) 상에 배치되어 감광막(270)의 제4 부분(271)과 연결되는 제5 부분(272) 및 감광막(270)의 제5 부분(272)으로부터 제1 방향(X)으로 돌출된 제6 부분(273)을 포함할 수 있다.
감광막(270)의 제6 부분(273)은 감광막(270)의 제5 부분(272)과 접하는 제4 면(273a), 제4 면(273a)과 대향하는 제5 면(273b) 및 제4 면(273a)과 제5 면(273b)을 연결하는 제6 면(273c)을 포함할 수 있다.
감광막(270)의 제6 부분(273)의 제6 면(273c)은 도 13에 도시된 바와 같이, 평면 형상을 가질 수 있다. 감광막(270)의 제6 부분(273)의 제2 방향(Y)의 폭은 반도체 칩 영역(I)으로부터 멀어질수록 감소할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 감광막(270)의 제6 부분(273)의 제6 면(273c)은 곡면 형상을 가질 수도 있다.
감광막(270)의 제6 부분(273)의 적어도 일부는 제2 절연막(140)의 제3 부분(143) 상에 배치될 수 있다. 즉, 감광막(270)의 제6 부분(273)의 제5 면(273b)은 제2 절연막(140)의 제3 부분(143)의 제1 면(143a)과 제2 절연막(140)의 제3 부분(143)의 제2 면(143b) 사이에 형성될 수 있다.
감광막(270)의 제6 부분(273)의 제5 면(273b)과 제2 절연막(140)의 제3 부분(143)의 제2 면(143b) 사이의 제1 방향(X)의 폭(W5)은, 제1 오픈 영역(OP1)의 제1 방향(X)의 폭(W6)보다 작게 형성될 수 있다.
도 14를 참조하면, 제1 오픈 영역(OP1)에 의해 노출되는 제2 절연막(140)의 제2 부분(142)의 측벽 및 제2 오픈 영역(OP2)에 의해 노출되는 감광막(270)의 제6 부분(273)의 측벽의 적어도 일부는 연속되는 경사 프로파일을 가질 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 15는 설명의 편의를 위해 베이스 기판(190)을 생략한다.
도 15를 참조하면, 제2 절연막(340)은 스크라이브 라인 영역(II) 상에 배치되는 제2 부분(342) 및 제2 부분(342)과 제1 방향(X)으로 연결된 제3 부분(343)을 포함할 수 있다.
제2 절연막(340)의 제3 부분(343)은 제2 절연막(340)의 제2 부분(342)과 접하는 제1 면(343a), 제1 면(343a)과 대향하는 제2 면(343b) 및 제1 면(343a)과 제2 면(343b)을 연결하는 제3 면(343c)을 포함할 수 있다.
이 경우, 제2 절연막(340)의 제3 부분(343)의 제3 면(343c)은 제2 절연막(340)의 제3 부분(343)으로 만입되는 곡면 형상을 가질 수 있다.
제2 절연막(340)의 제3 부분(343)의 제2 방향(Y)의 폭(W7)은 반도체 칩 영역(I)으로부터 멀어질수록 감소할 수 있다. 또한, 제1 오픈 영역(OP1)의 제2 방향(Y)의 폭(W8)은 반도체 칩 영역(I)으로부터 멀어질수록 증가할 수 있다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 16은 설명의 편의를 위해 베이스 기판(190)을 생략한다.
도 16을 참조하면, 감광막(470)은 제2 절연막(140)의 제1 부분(도 3의 141) 상에 배치되는 제4 부분(471), 제2 절연막(140)의 제2 부분(142) 상에 배치되어 감광막(470)의 제4 부분(471)과 연결되는 제5 부분(472) 및 감광막(470)의 제5 부분(472)으로부터 제1 방향(X)으로 돌출된 제6 부분(473)을 포함할 수 있다.
감광막(470)의 제6 부분(473)은 감광막(470)의 제5 부분(472)과 접하는 제4 면(473a), 제4 면(473a)과 대향하는 제5 면(473b) 및 제4 면(473a)과 제5 면(473b)을 연결하는 제6 면(473c)을 포함할 수 있다.
감광막(470)의 제6 부분(473)의 제6 면(473c)은 도 16에 도시된 바와 같이, 평면 형상을 가질 수 있다. 감광막(470)의 제6 부분(473)의 제2 방향(Y)의 폭은 제1 방향(X)을 따라 균일하게 형성될 수 있다.
감광막(470)의 제6 부분(473)의 적어도 일부는 제2 절연막(140)의 제3 부분(143) 상에 배치될 수 있다. 즉, 감광막(470)의 제6 부분(473)의 제5 면(473b)은 제2 절연막(140)의 제3 부분(143)의 제1 면(143a)과 제2 절연막(140)의 제3 부분(143)의 제2 면(143b) 사이에 형성될 수 있다.
감광막(470)의 제6 부분(473)의 제5 면(473b)과 제2 절연막(140)의 제3 부분(143)의 제2 면(143b) 사이의 제1 방향(X)의 폭(W5)은, 제1 오픈 영역(OP1)의 제1 방향(X)의 폭(W6)보다 작게 형성될 수 있다.
제1 오픈 영역(OP1)에 의해 노출되는 제2 절연막(140)의 제2 부분(142)의 측벽 및 제2 오픈 영역(OP2)에 의해 노출되는 감광막(470)의 제6 부분(473)의 측벽의 적어도 일부는 연속되는 경사 프로파일을 가질 수 있다.
이하에서, 도 17 및 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 18은 도 17에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 17은 설명의 편의를 위해 베이스 기판(190)을 생략한다.
도 17 및 도 18을 참조하면, 감광막(570)은 제2 절연막(140)의 제1 부분(141) 상에 배치되는 제4 부분(571), 제2 절연막(140)의 제2 부분(142) 상에 배치되어 감광막(570)의 제4 부분(571)과 연결되는 제5 부분(572) 및 감광막(570)의 제5 부분(572)으로부터 제1 방향(X)으로 돌출된 제6 부분(573)을 포함할 수 있다.
감광막(570)의 제6 부분(573)은 감광막(570)의 제5 부분(572)과 접하는 제4 면(573a) 및 제4 면(573a)과 연결되는 제5 면(573b)을 포함할 수 있다.
감광막(570)의 제6 부분(573)의 제5 면(573b)은 도 17에 도시된 바와 같이, 평면 형상을 가질 수 있다. 감광막(570)의 제6 부분(573)의 제2 방향(Y)의 폭은 반도체 칩 영역(I)으로부터 멀어질수록 감소할 수 있다.
감광막(570)의 제6 부분(573)은 제2 절연막(140)의 제2 부분(142) 상에만 형성될 수 있다. 즉, 감광막(570)의 제6 부분(573)은 제2 절연막(140)의 제3 부분(143)과 오버랩되지 않는다.
감광막(570)의 제6 부분(573)의 제5 면(573b)은 제2 절연막(140)의 제3 부분(143)의 제1 면(143a)과 감광막(570)의 제6 부분(573)의 제4 면(573a) 사이에 형성될 수 있다.
감광막(570)의 제6 부분(573)의 제5 면(573b)과 제2 절연막(140)의 제3 부분(143)의 제2 면(143b) 사이의 제1 방향(X)의 폭(W9, W10)은, 제1 오픈 영역(OP1)의 제1 방향(X)의 폭(W3)보다 크게 형성될 수 있다.
이하에서, 도 19 및 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 20은 도 19에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 19는 설명의 편의를 위해 베이스 기판(190)을 생략한다.
도 19 및 도 20을 참조하면, 감광막(670)은 제2 절연막(140)의 제1 부분(141) 상에 배치되는 제4 부분(671), 제2 절연막(140)의 제2 부분(142) 상에 배치되어 감광막(670)의 제4 부분(671)과 연결되는 제5 부분(672) 및 감광막(670)의 제5 부분(672)으로부터 제1 방향(X)으로 돌출된 제6 부분(673)을 포함할 수 있다.
감광막(670)의 제6 부분(673)은 감광막(670)의 제5 부분(672)과 접하는 제4 면(673a), 제4 면(673a)과 대향하는 제5 면(673b) 및 제4 면(673a)과 제5 면(673b)을 연결하는 제6 면(673c)을 포함할 수 있다.
감광막(670)의 제6 부분(673)의 제6 면(673c)은 도 19에 도시된 바와 같이, 평면 형상을 가질 수 있다. 감광막(670)의 제6 부분(673)의 제2 방향(Y)의 폭은 반도체 칩 영역(I)으로부터 멀어질수록 감소할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 감광막(670)의 제6 부분(673)의 제6 면(673c)은 곡면 형상을 가질 수도 있다.
감광막(670)의 제6 부분(673)은 제2 절연막(140)의 제2 부분(142) 상에만 형성될 수 있다. 즉, 감광막(670)의 제6 부분(673)은 제2 절연막(140)의 제3 부분(143)과 오버랩되지 않는다.
감광막(670)의 제6 부분(673)의 제5 면(673b)은 제2 절연막(140)의 제3 부분(143)의 제1 면(143a)과 감광막(670)의 제6 부분(673)의 제4 면(673a) 사이에 형성될 수 있다.
감광막(670)의 제6 부분(673)의 제5 면(673b)과 제2 절연막(140)의 제3 부분(143)의 제2 면(143b) 사이의 제1 방향(X)의 폭(W11)은, 제1 오픈 영역(OP1)의 제1 방향(X)의 폭(W3)보다 크게 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
I: 반도체 칩 영역 II: 스크라이브 라인 영역
110: 기판 120: 제1 절연막
130: 식각 방지막 140: 제2 절연막
150: 재배선층 160: 패시베이션막
170: 감광막 180: 연결 단자
190: 베이스 기판

Claims (10)

  1. 반도체 칩 영역 및 상기 반도체 칩 영역의 가장자리를 따라 배치되는 스크라이브 라인 영역을 포함하는 기판;
    상기 반도체 칩 영역 상에 배치되는 제1 부분, 상기 스크라이브 라인 영역 상에 배치되고 상기 제1 부분과 연결된 제2 부분, 및 상기 스크라이브 라인 영역 상에 배치되고 상기 제2 부분으로부터 제1 방향으로 돌출된 제3 부분을 포함하는 절연막; 및
    상기 절연막 상에 배치되고, 상기 제2 부분 상에 측벽이 노출되는 감광막을 포함하되,
    상기 제3 부분의 상기 제1 방향과 수직인 제2 방향의 폭은 상기 반도체 칩 영역으로부터 멀어질수록 감소하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 부분은 상기 제2 부분과 접하는 제1 면, 상기 제1 면과 대향하는 제2 면 및 상기 제1 면과 상기 제2 면을 연결하는 제3 면을 포함하고,
    상기 제3 면은 평면 형상을 갖는 반도체 장치.
  3. 제 1항에 있어서,
    상기 감광막은 상기 제1 부분 상에 배치되는 제4 부분, 상기 제2 부분 상에 배치되는 제5 부분, 및 상기 제5 부분으로부터 상기 제1 방향으로 돌출된 제6 부분을 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제6 부분은 상기 제5 부분과 접하는 제4 면, 상기 제4 면과 대향하는 제5 면 및 상기 제4 면과 상기 제5 면을 연결하는 제6 면을 포함하고,
    상기 제6 면은 평면 형상을 갖는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제6 부분의 상기 제2 방향의 폭은 상기 반도체 칩 영역으로부터 멀어질수록 감소하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제5 면은 상기 제2 부분과 접하는 상기 제3 부분의 제1 면과 상기 제1 면과 대향하는 상기 제3 부분의 제2 면 사이에 형성되는 반도체 장치.
  7. 제 4항에 있어서,
    상기 제5 면은 상기 제2 부분과 접하는 상기 제3 부분의 제1 면과 상기 제4 면 사이에 형성되는 반도체 장치.
  8. 반도체 칩 영역 및 상기 반도체 칩 영역의 가장자리를 따라 배치되는 스크라이브 라인 영역을 포함하는 기판;
    상기 반도체 칩 영역 상에 배치되는 제1 부분, 상기 스크라이브 라인 영역 상에 배치되고 상기 제1 부분과 연결된 제2 부분, 및 상기 스크라이브 라인 영역 상에 배치되고 상기 제2 부분으로부터 제1 방향으로 돌출된 제3 부분을 포함하는 절연막;
    상기 스크라이브 라인 영역 상에서 상기 제2 부분의 측벽 및 상기 제3 부분의 측벽에 의해 정의되는 제1 오픈 영역;
    상기 절연막 상에 배치되고, 상기 제2 부분 상에 측벽이 노출되는 감광막; 및
    상기 절연막 및 상기 제1 오픈 영역 상에서 상기 감광막의 측벽에 의해 정의되는 제2 오픈 영역을 포함하되,
    상기 제1 오픈 영역의 상기 제1 방향과 수직인 제2 방향의 제1 폭은 상기 반도체 칩 영역으로부터 멀어질수록 증가하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제2 오픈 영역의 상기 제1 방향의 제2 폭은 상기 제2 방향으로 따라 균일하게 형성되는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 오픈 영역에 의해 노출되는 상기 절연막의 측벽의 적어도 일부 및 상기 제2 오픈 영역에 의해 노출되는 상기 감광막의 측벽의 적어도 일부는 연속되는 경사 프로파일을 갖는 반도체 장치.
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