CN110911372A - 半导体装置 - Google Patents

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CN110911372A
CN110911372A CN201910874908.8A CN201910874908A CN110911372A CN 110911372 A CN110911372 A CN 110911372A CN 201910874908 A CN201910874908 A CN 201910874908A CN 110911372 A CN110911372 A CN 110911372A
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CN
China
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insulating layer
chip
region
semiconductor device
upper insulating
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English (en)
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韩正勋
金东完
金东浩
徐在源
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体装置，包括：半导体衬底，其包括芯片区域和芯片区域周围的边缘区域；半导体衬底上的下绝缘层；芯片区域上的下绝缘层上的芯片焊盘；设置在下绝缘层上以覆盖芯片焊盘的上绝缘层，上绝缘层和所述下绝缘层包括不同的材料；以及，在芯片区域上并连接到芯片焊盘的再分布芯片焊盘。上绝缘层包括在芯片区域上具有第一厚度的第一部分，在边缘区域上具有第二厚度的第二部分，以及在边缘区域上的第三部分，第三部分从第二部分延伸、与第一部分间隔开，并且具有远离第二部分而减小的厚度。第二厚度小于第一厚度。

Description

半导体装置
相关申请的交叉引用
于2018年9月17日向韩国知识产权局提交的题为“半导体装置”、申请号为10-2018-0111016的韩国专利申请通过引用全文并入本文。
技术领域
本公开涉及一种半导体装置，尤其涉及一种包括再分布焊盘的半导体装置。
背景技术
半导体封装件包括半导体芯片，其被配置为存储大量数据并在短时间内处理大量存储数据。半导体芯片包括用于存储和/或处理数据的内部集成电路，以及允许在内部集成电路和外部装置之间交换数据的芯片焊盘。随着电子工业的发展，对具有高集成密度和高操作速度的半导体装置的需求不断增加。
发明内容
根据一些实施例，半导体装置可以包括：半导体衬底，包括芯片区域和围绕芯片区域的边缘区域；下绝缘层，设置在半导体衬底上；芯片焊盘，设置在芯片区域上的下绝缘层上；上绝缘层，设置在下绝缘层上以覆盖芯片焊盘，上绝缘层包括与下绝缘层不同的绝缘材料；以及再分布芯片焊盘，位于芯片区域上以穿透上绝缘层并连接到芯片焊盘。上绝缘层可以包括在芯片区域上具有第一厚度的第一部分；从第一部分延伸并在边缘区域上的第二部分，第二部分具有小于第一厚度的第二厚度；以及从第二部分延伸并与第一部分间隔开的第三部分，第三部分在远离第二部分的方向上具有减小的厚度。
根据一些实施例，半导体装置可以包括：半导体衬底，包括芯片区域和围绕芯片区域的边缘区域；下绝缘层，设置在半导体衬底上；芯片焊盘，位于芯片区域上的下绝缘层上；上绝缘层，位于下绝缘层上，所述上绝缘层具有暴露芯片区域上的芯片焊盘的第一开口和暴露边缘区域上的下绝缘层的一部分的第二开口；以及再分布芯片焊盘，其在第一开口中连接到芯片焊盘。第二开口的至少一部分可具有圆形侧壁。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了根据实施例的包括半导体装置的衬底的平面图。
图2示出了图1的部分“A”的放大图。
图3示出了图2的测试元件组的示意性平面图。
图4示出了根据实施例的制造半导体装置的方法的流程图。
图5A至图5I示出了沿着图2的线I-I'截取的、制造根据实施例的半导体装置的方法中的各阶段的截面图。
图5J示出了图5I的半导体装置的边缘区域的一部分的放大图。
图6示出了沿着图2的线I I-I I'截取的、根据实施例的半导体装置的一部分的截面图。
图7、图8和图9示出了根据实施例的半导体装置的一部分的截面图。
图10A和图10B示出了在分割半导体芯片的处理之前和之后的根据实施例的半导体装置的竖直截面的截面图。
图11示出了根据实施例的半导体装置的一部分的截面图。
图12示出了根据实施例的半导体装置的一部分的放大平面图。
图13A和图13B示出了沿图12的线I I I-I I I'截取的截面图，并且示出了在分割半导体芯片的处理之前和之后的根据实施例的半导体装置的竖直截面。
图14和图15示出了沿图12的线IV-IV'和V-V'截取的、根据实施例的半导体装置的一部分的截面图。
图16示出了根据实施例的半导体装置的一部分的放大平面图。
图17A和图17B示出了沿图16的线VI-VI'截取的、在分割半导体芯片的处理之前和之后的根据实施例的半导体装置的截面图。
图18A至图18D示出了沿着图2的线I-I'截取的、根据实施例的制造半导体装置的方法中的各阶段的截面图。
图19A示出了根据实施例的半导体芯片的平面图，该半导体芯片是与半导体装置分离的结构。
图19B示出了包括根据实施例的半导体芯片的半导体封装件的截面图。
具体实施方式
现在将在下文中参照附图更充分地描述示例实施例；然而，它们可以以不同的形式实施，并且不应该被解释为限于本文阐述的实施例并且提供实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达示例性实施方式。
图1是示出其上集成有根据实施例的半导体装置的半导体衬底的图。图2是图1中“A”部分的放大图。参照图1和图2，半导体衬底100可以包括其上形成半导体集成电路的芯片区域10，以及芯片区域10之间的划线区域20。
半导体衬底100可以包括半导体材料(例如，硅)、绝缘材料(例如，玻璃)、覆盖有绝缘材料的半导体材料或导电材料等中的至少一种。例如，半导体衬底100可以是具有第一导电类型的硅晶片。
芯片区域10可以布置成矩阵，例如，在彼此垂直的第一方向D1和第二方向D2上二维布置。芯片区域10中的每一个可以被划线区域20包围。
划线区域20可以包括沿第一方向D1延伸的多个第一划线区域和沿第二方向D2延伸以与第一划线区域交叉的多个第二划线区域。划线区域20可以包括切割区域21和边缘区域23，其中，芯片区域10沿着切割区域21被分离，例如，通过锯切或切割机沿着垂直于第一方向D1和第二方向D2的第三方向D3切割、蚀刻、施加应力等而被分离，并且边缘区域23位于切割区域21与切割区域21两侧的芯片区域10之间。边缘区域23可以在平面图中例如沿着第一方向D1和第二方向D2包围相应的芯片区域10。
在一些实施例中，可以在半导体衬底100的芯片区域10上设置半导体存储器装置，例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、NAND FLASH存储器、电阻随机存取存储器(RRAM)等。在一些实施例中，可以在半导体衬底100的芯片区域10上设置微机电系统(MEMS)装置、光电装置、处理器(例如，CPU或DSP)等。在一些实施例中，可以在半导体衬底100的芯片区域10上设置包括半导体元件(例如，或门、与门等)的标准单元。此外，可以在半导体衬底100的芯片区域10上设置用于向半导体集成电路输入数据或信号或从半导体集成电路输出数据或信号的芯片焊盘123a和再分布芯片焊盘141a。芯片焊盘123a可以设置在芯片区域10中的每一个的边缘区域或中心区域上，并且再分布芯片焊盘141a可以沿着第一方向D1和/或第二方向D2设置在与芯片焊盘123a间隔开的区域上。
可以在半导体衬底100的划线区域20上设置测试元件组30和过程监视结构40。测试元件组30可以包括至少一个测试元件，该测试元件具有与芯片区域10上的半导体集成电路中的至少一个的结构大体上相同的结构，并且测试元件组30可用于评估半导体集成电路的电特性。测试元件组30可以包括例如NMOS FET、PMOS FET、电阻器等。
过程监视结构40可以包括用于监视制造半导体装置的过程的监视图案(例如，对准图案、覆盖图案、测量图案等)。在一些实施例中，对准图案可以用于制造过程中的处理步骤之间的对准并且具有各种形状，覆盖图案可以用于检查上部图案和下部图案之间的重叠，并且测量图案可以用于测量图案的厚度和线宽。过程监视结构40可以包括根据其位置具有各种形状的过程监视图案。
在一些实施例中，开口OP可以局部地形成在划线区域20上的绝缘层中。当在平面图中观察时，开口OP可以沿着第三方向D3与测试元件组30重叠，但不与过程监视结构40重叠。
图3是示意性地示出图2的测试元件组30中的一个的平面图。参照图3，测试元件组30中的每一个可以包括多个测试结构101T和多个测试焊盘143。测试焊盘143可以通过导线连接到测试结构101T。测试结构101T可以包括测试元件，每个测试元件具有与形成在芯片区域10上的半导体集成电路中的相应的一个基本相同的结构。测试结构101T可以包括例如NMOS FET、PMOS FET、电阻器等。
图4是示出根据实施例的制造半导体装置的方法的流程图。参照图4，可以制备如前面参照图1和图2所述的包括芯片区域和划线区域的半导体衬底(在S10中)。
可以在半导体衬底上执行用于制造半导体装置的各种处理，以形成半导体集成电路、过程监视结构和测试元件组(在S20中)。在一些实施例中，过程监视结构可用于为各个制造处理提供处理参照，因此，可在形成过程监视结构之后形成半导体集成电路和测试元件组。换句话说，测试元件组可以在形成过程监视结构之后形成在划线区域的未被过程监视结构占据的剩余区域上。
在形成半导体集成电路和测试元件组之后，可以对测试元件组执行测试处理(在S30中)。在测试处理中，可以通过测试焊盘向测试元件组提供电信号，以评估半导体集成电路的电特性。
在测试处理之后，可以沿着划线区域的切割区域执行分离处理，例如锯切、切割等。结果，半导体衬底的其上形成半导体集成电路的芯片区域可以彼此分离(在S40中)。
此后，可以对通过分离处理彼此分离的半导体芯片中的每一个执行封装处理(在S50中)。封装处理可以包括模制半导体芯片并在半导体芯片上形成外部耦接端子(例如，凸块)。
图5A至图5I是示出沿着图2的线I-I'截取的、根据实施例的制造半导体装置的方法中的各阶段的截面图。图5J是示出图5I的半导体装置的边缘区域的一部分的放大图。图6是示出沿着图2的线I I-I I'截取的、根据实施例的半导体装置的一部分的截面图。
参照图2和图5A，半导体衬底100可以包括多个芯片区域10和多个划线区域20。划线区域20中的每一个可以包括中心处的切割区域21以及切割区域21与沿切割区域的任一侧的芯片区域10之间的边缘区域23。划线区域20可以在第一方向D1或第二方向D2上延伸。当划线区域20沿第一方向D1延伸时，边缘区域23在切割区域21的两侧沿着第二方向D2与切割区域21隔开，反之亦然。
半导体集成电路101可以形成在半导体衬底100的芯片区域10上。半导体集成电路101可以包括存储器单元阵列以及逻辑装置，存储器单元阵列包括开关元件、数据存储元件等，逻辑装置包括MOS FET、电容器、电阻器等。半导体集成电路101可以覆盖有层间绝缘层103。在实施例中，层间绝缘层103可以覆盖半导体衬底100的整个顶表面。层间绝缘层103可以由氧化硅、氮化硅、氮氧化硅等中的至少一个形成或包括它们中的至少一个。
连接到半导体集成电路101的下互连线105a可以设置在层间绝缘层103中和芯片区域10上。虚设(dummy)下互连线105b可以设置在层间绝缘层103中和划线区域20上。下互连线105a和虚设下互连线105b可以由诸如以下的金属材料中的至少一种形成或包括诸如以下的金属材料中的至少一种：钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、WN、TaN等。
下绝缘层110可以形成在层间绝缘层103上以覆盖半导体衬底100的整个顶表面，并且可以包括沿着第三方向D3堆叠在半导体衬底100上的多个绝缘层。在一些实施例中，下绝缘层110可以由介电常数低于氧化硅的低k介电材料形成。下绝缘层110可以具有约1.0至3.0的介电常数，并且可以由有机材料、无机材料或有机-无机混合材料中的至少一种形成或包括有机材料、无机材料或有机-无机混合材料中的至少一种。在一些实施例中，下绝缘层110可以形成为具有多孔结构或无孔结构。下绝缘层110可以由例如掺杂杂质的氧化硅材料、低k有机聚合物等中的至少一种形成。掺杂杂质的氧化硅材料可以是例如掺杂氟的氧化物(例如，FSG)、掺杂碳的氧化物、氧化硅、氢倍半硅氧烷(HSQ；SiO：H)、甲基倍半硅氧烷(MSQ；SiO：CH3)、a-SiOC(SiOC：H)等。低k有机聚合物可以是例如聚烯丙基醚树脂、环状氟树脂、硅氧烷共聚物、氟化聚烯丙基醚树脂、聚五氟乙炔、聚四氟苯乙烯树脂、氟化聚酰亚胺树脂、聚萘氟化物、聚酰胺树脂等。此外，下绝缘层110可以包括例如沿第三方向D3竖直堆叠的至少两个绝缘层，以及相邻绝缘层之间的阻挡层。阻挡层可以由绝缘材料中的至少一种形成或包括绝缘材料中的至少一种，绝缘材料例如SiN、SiON、SiC、SiCN、SiOCH、SiOC、SiOF等。
内部互连结构121a和122a可以形成在芯片区域10上的下绝缘层110中。内部互连结构121a和122a可以电连接到半导体集成电路101。内部互连结构121a和122a可以包括金属线121a和金属过孔122a，金属过孔122a设置成穿透下绝缘层110并将不同水平高度处的金属线121a彼此连接。金属线121a和金属过孔122a可以包括第一金属材料，例如，W、铝(Al)、Ti、Ta、钴(Co)和铜(Cu)。作为示例，金属线121a和金属过孔122a可以由铜(Cu)形成。金属线121a和金属过孔122a可以包括用作阻挡金属层的金属氮化物层(例如，TiN、WN、TaN或TaSiN)。
芯片焊盘123a可以设置在下绝缘层110中的最上层上，并且可以通过内部互连结构121a和122a电连接到半导体集成电路101。芯片焊盘123a可以包括用于传输数据信号的数据焊盘、用于传输命令/地址信号的命令/地址焊盘、施加有地电压或电源电压的电源焊盘、用于测试半导体集成电路101的焊盘等。芯片焊盘123a可以由第二金属材料(例如W、Al、Ti、Ta、Co和Cu)形成或包括第二金属材料，其中第二金属材料不同于第一金属材料。作为示例，芯片焊盘123a可以由铝(Al)形成或包括铝(Al)。芯片焊盘123a可以包括用作阻挡金属层的金属氮化物层(例如，TiN、WN、TaN或TaSiN)。
坝结构(dam structure)120可以形成在半导体衬底100的边缘区域23上。当在平面图中观察时，坝结构120可以形成为包围芯片区域10中的每一个，例如，可以沿第一方向D1和第二方向D2围绕芯片区域10中的每一个。当在平面图中观察时，坝结构120可以具有环形或闭环形状。当内部互连结构121a和122a形成在芯片区域10上时，可以形成坝结构120，并且坝结构120可以包括穿透下绝缘层110的金属过孔和金属过孔上的金属线。
在一些实施例中，如图2和图6所示，过程监视结构40可以形成在划线区域20的一部分上。过程监视结构40可以包括设置在边缘区域23上的下绝缘层110中的过程监视图案。作为示例，可以在形成芯片焊盘123a时形成过程监视图案，并且可以将过程监视图案定位在与芯片焊盘123a基本相同的水平高度处，例如，沿第三方向D3距半导体衬底100的距离相同。作为另一示例，当在芯片区域10上形成内部互连结构121a和122a时，可以形成过程监视图案。
上绝缘层130可以形成在下绝缘层110中的最上层上，以覆盖芯片焊盘123a和坝结构120。在一些实施例中，上绝缘层130可以由其材料强度高于下绝缘层110的绝缘材料形成或包括该绝缘层材料。上绝缘层130可以包括其介电常数高于下绝缘层110的绝缘材料。例如，上绝缘层130可以由氧化硅层、氮化硅层、氧氮化硅层等中的至少一种形成或包括氧化硅层、氮化硅层、氧氮化硅层等中的至少一种。在一些实施例中，上绝缘层130可以由例如氮化硅(SiN)、氮氧化硅(SiON)、SiCN、高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强TEOS(PE-TEOS)、O3-TEOS、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)材料、东燃(tonen)硅氮烷(TOSZ)、它们的任何组合等中的至少一种形成或包括其中的至少一种。
在一些实施例中，上绝缘层130可包括多个绝缘层。作为示例，上绝缘层130可以包括沿着第三方向D3在下绝缘层110上顺序堆叠的第一上绝缘层131、第二上绝缘层133和第三上绝缘层135。这里第二上绝缘层133可以由相对于第一上绝缘层131和第三上绝缘层135具有蚀刻选择性的绝缘材料形成，并且可以沿第三方向D3比第一上绝缘层131和第三上绝缘层135薄。第一上绝缘层131和第三上绝缘层135可以由不同的绝缘材料形成。第三上绝缘层135可以沿第三方向D3比第一上绝缘层131厚。作为示例，第一上绝缘层131可以是HDP氧化物层，第二上绝缘层133可以是氮化硅层，第三上绝缘层135可以是TEOS层。
参照图2和图5B，可以在上绝缘层130上形成第一掩模图案MP1。在一些实施例中，第一掩模图案MP1可以具有与芯片焊盘123a对应的开口和与划线区域20对应的凹陷部分。形成第一掩模图案MP1可以包括在上绝缘层130上涂覆光刻胶层，使用具有散射条SB的掩模版R进行曝光处理，以及对光刻胶层进行显影。
通过以通过掩模版R提供的电子束或光来照射光刻胶层，可以执行对光刻胶层的曝光处理。用于曝光处理的掩模版R可以包括设置在与半导体衬底100的划线区域20对应的区域中的散射条SB。掩模版R的散射条SB可以包括线和空间图案、岛图案、它们的组合。在一些实施例中，当在平面图中观察时，掩模版R的散射条SB中的至少一个可以成形为矩形环。
在曝光处理中，通过掩模版R的散射条SB入射在划线区域20上的光刻胶层上的光的能量可以小于通过掩模版R的开口RO入射到芯片区10上的光刻胶层中的光的能量。在掩模版R的与切割区域21对应的一部分中的散射条SB的密度可以大于在与边缘区域23对应的另一部分中的散射条SB的密度。因此，在切割区域21上光入射到光刻胶层中的能量可以大于在边缘区域23上光入射到光刻胶层中的能量。
更详细地，第一掩模图案MP1可以包括芯片曝光区域E0、第一曝光区域E1、第二曝光区域E2、第三曝光区域E3和第四曝光区域E4。这里，第一曝光区域E1可以通过能量或强度低于针对芯片曝光区域E0的能量或强度的电子束或光来曝光，第二曝光区域E2可以通过能量或强度低于针对第一曝光区域E1的能量或强度的电子束或光来曝光，第三曝光区域E3可以通过能量或强度低于针对第二曝光区域E2的能量或强度的电子束或光来曝光，并且第四曝光区域E4可以通过能量或强度低于第三曝光区域E3的能量或强度的电子束或光来曝光。
第一掩模图案MP1可以具有沿着第三方向D3在从边缘区域23朝向切割区域21的中心的方向(例如，沿着水平方向，如，第一方向D1或第二方向D2)上减小的厚度。第一掩模图案MP1的第一曝光区域E1的厚度可以是非曝光区域的厚度的约25％至40％。第一掩模图案MP1可以在第一曝光区域至第四曝光区域E1、E2、E3和E4中的每两个之间具有阶梯部分。此外，第一曝光区域E1中的散射条SB的密度可以以连续的方式变化。因此，第一掩模图案MP1的第一曝光区域E1可以具有圆形表面。由于散射条SB的密度沿着水平方向(例如，第一方向D1或第二方向D2)朝向芯片区域10的方向减小，因此凹陷区域可以形成在第一掩模图案MP1的第三曝光区域E3和第四曝光区域E4的顶表面中。
参照图2和图5C，第一开口OP1可以形成在芯片区域10上的上绝缘层130中，第二开口OP2可以形成在划线区域20上的上绝缘层130中。各个第一开口OP1可以分别暴露芯片焊盘123a并且第二开口OP2可以暴露下绝缘层110的一部分。
可以使用第一掩模图案MP1作为蚀刻掩模，通过各向异性地蚀刻上绝缘层130来形成第一开口OP1和第二开口OP2。在形成第一开口OP1和第二开口OP2之后，可以去除第一掩模图案MP1。
芯片区域10上的各个第一开口OP1可以形成为具有基本相同的尺寸和均匀的距离。第一开口OP1中的每一个可以具有矩形、正方形、圆形或多边形形状。第二开口OP2可以具有在第一方向D1或第二方向D2上延伸的线形形状。
由于通过第一掩模图案MP1的凹陷部分执行蚀刻处理(例如，参照图5B)，因此可以部分地去除下绝缘层110和上绝缘层130以在划线区域20上形成第二开口OP2。在划线区域20上，下绝缘层110和上绝缘层130可以具有在从边缘区域23朝向切割区域21的方向上减小的厚度。第二开口OP2的至少一部分可以具有圆形内表面RS。
上绝缘层130沿着第三方向D3的、暴露于第二开口OP2的厚度可以在远离芯片区域10的方向(例如，沿着水平方向，如，第一方向D1或第二方向D2)上减小。类似地，下绝缘层110沿着第三方向D3的、暴露于第二开口OP2的厚度也可以在远离芯片区域10的方向(例如沿着水平方向，如，第一方向D1或第二方向D2)上减小。
在划线区域20上，下绝缘层110可以包括沿着第三方向D3具有第一下部厚度T1的第一部分和具有小于第一下部厚度T1的第二下部厚度T2的第二部分。这里，第一部分的第一下部厚度T1可以基本上等于芯片区域10上的下绝缘层110的厚度。另外，第二部分可以通过上绝缘层130的第二开口OP2暴露。
更详细地，如图5J所示，上绝缘层130可以包括芯片区域10上的第一部分130_1、沿着边缘区域23从第一部分延伸的第二部分130_2、以及与第一部分130_1间隔开并从第二部分130_2延伸的第三部分RP，即，沿水平方向(例如，第一方向D1或第二方向D2)第二部分130_2位于第一部分130_1和第三部分RP之间。这里，第一部分130_1可以具有基本均匀的厚度(下文中，第一厚度Ta)，第二部分130_2可以具有小于第一厚度Ta的第二厚度Tb，第三部分RP可以具有小于第二厚度Tb并且在远离第二部分130_2并朝向划线区域20的中心(即切割区域21)的方向上减小的厚度。换句话说，第三部分RP可以具有圆形内表面RS。对于相邻的芯片区域10，上绝缘层130可以具有沿第三方向D3的镜像结构。
作为示例，上绝缘层130的第二部分130_2可以设置在坝结构120上。上绝缘层130可以具有在第一部分130_1和第二部分130_2之间的第一倾斜表面S1，以及第二部分130_2和第三部分RP之间的第二倾斜表面S2。这里，第一倾斜表面S1的倾斜角度可以与第二倾斜表面S2的倾斜角度不同。换句话说，上绝缘层130可以具有在第一部分130_1和第二部分130_2之间的第一阶梯结构，以及在第二部分130_2和第三部分RP之间的第二阶梯结构。
另外，如图6所示，上绝缘层130还可以包括第四部分，第四部分位于划线区域20上并且具有与第一厚度Ta基本相同的厚度。这里，第四部分可以设置为覆盖过程监视结构40。
形成在上绝缘层130中的第二开口OP2可以与过程监视结构40间隔开，并且与过程监视结构40相邻的第二开口OP2的侧表面也可以具有圆形形状，如图6所示。
参照图2和图5D，可以在具有第一开口OP1和第二开口OP2的上绝缘层130上形成再分布层140。再分布层140可以形成为部分地填充第一开口OP1和第二开口OP2，并且可以包括第一开口OP1中与芯片焊盘123a接触的部分。
可以通过形成金属晶种层以共形地覆盖具有第一开口OP1和第二开口OP2的上绝缘层130并在金属晶种层上形成金属层来形成再分布层140。金属晶种层和金属层可以通过膜沉积方法形成，例如电镀方法、化学镀方法和溅射方法。再分布层140可以由Cu、Al，镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、Ti、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)、碳(C)、它们的任何合金等中的至少一种形成。作为示例，再分布层140可以由铝(Al)形成或包括铝(Al)。
参照图2和图5E，在形成再分布层140之后，可以在再分布层140上形成第二掩模图案MP2。第二掩模图案MP2可以局部地形成在芯片区域10上，特别是在芯片焊盘123a上。第二掩模图案MP2可以暴露划线区域20上的再分布层140。
此后，可以使用第二掩模图案MP2作为蚀刻掩模来蚀刻再分布层140。因此，再分布芯片焊盘141a可以形成在芯片区域10上的第一开口OP1中，如图2和图5F所示。在再分布芯片焊盘141a的形成期间，可以从划线区域20去除再分布层140。因此，可以暴露第二开口OP2的内表面。由于第二开口OP2具有圆形内表面RS，因此可以执行蚀刻再分布层140以从划线区域20完全去除再分布层140。
接下来，如图5F所示，在形成再分布芯片焊盘141a之后，可以在上绝缘层130上形成钝化层153以暴露再分布芯片焊盘141a的一部分和划线区域20。在一些实施例中，在形成钝化层153之前，可以在半导体衬底100上形成保护层151，以共形地覆盖具有再分布芯片焊盘141a的结构。
保护层151可以是例如氮化硅层、氧氮化硅层等。钝化层153可以由聚酰亚胺材料中的至少一种形成或包括聚酰亚胺材料中的至少一种(例如，光敏聚酰亚胺(PSPI))。可以使用旋涂处理在保护层151上形成钝化层153并且可以通过曝光处理图案化钝化层153，而无需使用额外的光刻胶层，以暴露再分布芯片焊盘141a上的保护层151和划线区域20上的保护层151的部分。
此后，参照图2和图5G，可以蚀刻由钝化层153暴露的保护层151以暴露再分布芯片焊盘141a。可以执行蚀刻处理以去除第二开口OP2的内表面上和划线区域20上的保护层151。因此，可以暴露划线区域20上的下绝缘层110的一部分。
如果再分布芯片焊盘141a被暴露，则可以执行参照图4描述的测试处理。在测试处理之后，可以执行分离处理以沿着划线区域20分离半导体衬底100。
详细地，参照图2和5H，激光束可以通过半导体衬底100的后表面照射在划线区域20的切割区域21上。激光束可以导致半导体衬底100的被激光束照射的激光光斑区域SP的物理性质的变化。作为示例，激光光斑区域的物理强度可以低于半导体衬底100的其他区域。
此后，参照图2和图5I，半导体衬底100可以放置在薄膜带上，然后，薄膜带可以在水平方向上被强制伸长，从而沿着划线区域20的切割区域21分离半导体衬底100。在一些实施例中，可以沿着划线区域20的切割区域21执行锯切处理，以将芯片区域10彼此分离。这里，锯切轮或激光束可用于锯切处理。
作为切割处理的结果，半导体衬底100可以被分成彼此分离的半导体芯片。半导体芯片中的每一个可以包括芯片区域10和芯片区域10周围的边缘区域23。在对半导体衬底100的切割处理之后，边缘区域23上的上绝缘层130可以具有由具有不同厚度(即，第一厚度和第二厚度)的第一部分和第二部分限定的阶梯结构。另外，边缘区域23上的下绝缘层110可以包括具有第一下部厚度T1的第一部分和具有小于第一下部厚度T1的第二下部厚度T2的第二部分。作为切割处理的结果，可以形成由半导体衬底100和下绝缘层110限定的分离表面SS。
在一些实施例中，当半导体衬底100被分为芯片区域10时，除了设置有过程监控结构40的区域之外，具有大于下绝缘层110的材料强度的上绝缘层130可以不在切割区域21上。因此，可以防止由下绝缘层110和上绝缘层130之间的物理或化学特性的差异造成的半导体衬底100的不完全分离或薄膜带中的剥离。换句话说，可以防止沿着下绝缘层110和上绝缘层130之间的界面的水平裂缝。另外，由于在切割区域21上的下绝缘层110比在边缘区域23上的下绝缘层110更薄，因此可以容易地执行对半导体衬底100的分离处理。
在一些实施例中，由于在分离处理之后，再分布层中的金属材料不会保留在边缘区域23上，因此可以减少半导体芯片上的后续封装处理中的处理不良。
在下文中，将描述根据各种实施例的半导体装置。为了简明描述，先前参照图4和图5A至图5J描述的元件可以通过相似或相同的附图标记来标识，而不重复对其的重复描述。
图7、图8和图9是示出根据实施例的半导体装置的一部分的截面图。
参照图7，在通过半导体衬底100的后表面的激光束的照射之后，半导体衬底100可以沿着划线区域20分离，如参照图5H和图5J。此时，下绝缘层110可能被撕裂。因此，下绝缘层110可以具有从半导体装置的分离表面SS横向突出的突出部分110P。下绝缘层110的突出部分110P可以具有不规则或不均匀的形状。
参照图8，上绝缘层130可以包括具有第一厚度Ta的第一部分130_1、具有第二厚度Tb的第二部分130_2，以及在远离第二部分朝向中心的方向上具有减小的厚度的第三部分RP，如前面参照图5J所述。第二部分130_2的第二厚度Tb可以是均匀的，并且上绝缘层130可以在第一部分和第二部分之间具有第一倾斜表面S1。第三部分RP的厚度可以从第二厚度Tb连续减小，并且上绝缘层130可以具有在第二部分和第三部分之间的圆形内表面RS，例如，与图5J不同，第二倾斜表面S2与圆形内表面RS连续。
参照图9，上绝缘层130可以在边缘区域23上具有连续减小的厚度(即，没有阶梯结构)。圆形内表面RS可以从上绝缘层130的顶表面到下绝缘层110的顶表面连续地形成，例如，沿着第三方向D3，从不与过程监视结构40和坝结构120重叠的边缘区域23开始连续地形成。
图10A和图10B是示出在分割半导体芯片的处理之前和之后的根据实施例的半导体装置的竖直截面的截面图。图11是示出根据实施例的半导体装置的一部分的截面图。
参照图10A，虚设金属图案123b可以设置在划线区域20上的下绝缘层110上。虚设金属图案123b可以在芯片焊盘123a形成在芯片区域10上时形成，并且可以由例如铝(Al)形成或包括铝(Al)。上绝缘层130可以在划线区域20中具有暴露虚设金属图案123b的一部分的第二开口OP2。
虚设金属结构120d可以设置在划线区域20上的下绝缘层110中。当在平面图中观察时，例如沿着第三方向D3，虚设金属结构120d可以与虚设金属图案123b重叠。
虚设金属结构120d可以包括沿第三方向D3交替堆叠的虚设金属线121b和虚设金属过孔122b。虚设金属过孔122b可以将沿着第三方向D3设置在不同水平高度处的虚设金属线121b彼此连接。虚设金属结构120d可以在内部互连结构121a和122a形成在芯片区域10上时形成，并且可以由例如铜(Cu)形成或包括例如铜(Cu)。
参照图10B，在通过半导体衬底的后表面的激光束的照射之后，可以沿着划线区域20切割半导体衬底100以将半导体衬底100划分为多个半导体芯片，如参照图5H和图5I。在这种情况下，虚设金属结构120d的一部分和虚设金属图案123b的一部分可以保留在边缘区域23上。在对半导体衬底100的切割处理之后，边缘区域23上的上绝缘层130可以具有由第一部分130_1和第二部分130_2限定的阶梯结构。
此外，在上绝缘层130的第二开口OP2暴露虚设金属图案123b的一部分的情况下，通过对半导体衬底100的分离处理虚设金属图案123b可以被不规则地切断，如图11所示。因此，保留在边缘区域23上的虚设金属图案123b可以具有从半导体装置的分离表面SS横向突出的突出部分123p。
图12是示出根据实施例的半导体装置的一部分的放大平面图。图。图13A和图13B是沿着图12的线I I I-I I I'截取的截面图，并且示出了在分割半导体芯片的处理之前和之后的根据实施例的半导体装置的竖直截面。图14和图15是分别沿图12的线IV-IV'和V-V'截取的截面图，并示出了根据实施例的半导体装置的一部分。
参照图12和图13A，半导体衬底100可以包括芯片区域10和芯片区域10之间的划线区域20。划线区域20可以包括切割区域21和边缘区域23，如上所述。
当在芯片区域10上形成半导体集成电路101时，可以在划线区域20的一部分上形成多个测试元件组30(例如，参照图2)。测试元件组30可以包括被提供用于测试半导体集成电路101的各种测试结构101T。
详细地，切割区域21上的测试结构101T可以在第二方向D2上彼此间隔开。可以使用在芯片区域上形成半导体集成电路101的处理来形成测试结构101T。测试结构101T可以包括测试电路，每个测试电路具有与半导体集成电路101中的对应的一个基本相同的结构。下绝缘层110可以形成为覆盖设置有半导体集成电路101和测试结构101T的半导体衬底100。
如上所述，划线区域20上的上绝缘层130可以具有暴露下绝缘层110的一部分的第二开口OP2。这里，在平面图中观察时，例如沿着第三方向D3，第二开口OP2可以具有圆形内表面RS并且可以与测试元件组30重叠。由第二开口OP2暴露的下绝缘层110的一部分可以具有第二下部厚度，该第二下部厚度小于芯片区域10上的下绝缘层110的第一下部厚度。
参照图13B，在通过半导体衬底的后表面的激光束的照射之后，可以沿着划线区域20切割半导体衬底100以将半导体衬底100划分为多个半导体芯片，如先前参照图5H和图5I所述。在这种情况下，测试结构101T的一部分可以保留在边缘区域23上。
参照图12、图14和图15，连接到测试结构101T的连接结构120c可以设置在划线区域20上的下绝缘层110中。连接结构120c可以包括金属线和金属过孔，金属过孔包括与内部互连结构121a和122a相同的金属材料。连接结构120c的最上面的金属线可以设置为测试焊盘。
通过上绝缘层130耦接到连接结构120c的再分布测试焊盘141b可以设置在边缘区域23上。再分布测试焊盘141b可以包括延伸到上绝缘层130的顶表面上和芯片区域10上的由钝化层153暴露的焊盘部分上的再分布线141c。
在划线区域20上，上绝缘层130可以具有暴露下绝缘层110的一部分的第二开口OP2。在实施例中，如图14所示，再分布测试焊盘141b的部分可以通过第二开口OP2暴露。此外，可以在上绝缘层130中形成第二开口OP2期间蚀刻再分布测试焊盘141b的部分。换句话说，再分布测试焊盘141b可以具有不对称结构。在实施例中，如图15所示，再分布线141c可以通过第二开口OP2部分地暴露。
图16是示出根据实施例的半导体装置的一部分的放大平面图。图。图17A和图17B是沿图16的线VI-VI'截取的截面图，并且示出了在分割半导体芯片的处理之前和之后的根据实施例的半导体装置的竖直截面。参照图16和17A，过程监视结构40可以设置在划线区域20的一部分上。
过程监视结构40可以包括在下绝缘层110上和在划线区域20上的过程监视图案。作为示例，过程监视图案可以在芯片焊盘123a的形成期间形成并且可以位于与芯片焊盘123a基本相同的水平高度处。作为另一示例，可以在芯片区域10上形成内部互连结构121a和122a时形成过程监视图案。
在划线区域20上，上绝缘层130可以覆盖过程监视结构40并且可以具有均匀的厚度。过程监视结构40上的上绝缘层130的厚度可以基本上等于芯片区域10上的上绝缘层130的厚度。
参照图17B，在通过半导体衬底的后表面的激光束的照射之后，可以沿着划线区域20切割半导体衬底100以将半导体衬底100划分为多个半导体芯片，如先前参照图5H和图5I所述。这里，过程监视结构的部分40R可以保留在边缘区域23上。上绝缘层130可以覆盖边缘区域23上的过程监视结构的剩余部分40R，并且可以形成为具有平坦的顶表面。
图18A至图18D是沿图2的线I-I'截取的截面图，并且示出了根据实施例的制造半导体装置的方法中的各个阶段。
参照图18A，如参照图2和图5A所述，半导体集成电路101可以形成在半导体衬底100的芯片区域10上，并且测试元件组和过程监视结构可以形成在划线区域20上。
下绝缘层110可以堆叠在层间绝缘层103上，并且内部互连结构121a和122a以及坝结构120可以形成在下绝缘层110中。此外，还可以在划线区域20上的下绝缘层110中形成虚设互连结构。
上绝缘层130可以覆盖半导体衬底100的整个顶表面。例如，上绝缘层130可以形成在下绝缘层110的最上层上以覆盖芯片焊盘123a。
此后，第一开口OP1可以形成在芯片区域10上的上绝缘层130中。形成第一开口OP1可以包括在上绝缘层130上形成第一掩模图案MPa并且各向异性地蚀刻上绝缘层130以暴露芯片焊盘123a。当形成第一开口OP1时，第一掩模图案MPa可以覆盖划线区域20。可以在形成第一开口OP1之后去除第一掩模图案MPa。
参照图18B，再分布层140可以形成在具有第一开口OP1的上绝缘层130上。再分布层140可以部分地填充第一开口OP1，因此再分布层140可以与第一开口OP1中的芯片焊盘123a接触。再分布层140可以在上绝缘层130的顶表面上具有均匀的厚度。
在形成再分布层140之后，可以在再分布层140上形成第二掩模图案MPb。第二掩模图案MPb可以局部地形成在芯片焊盘123a上。
接下来，可以使用第二掩模图案MPb作为蚀刻掩模来图案化再分布层140。例如，由第二掩模图案MPb暴露的再分布层140可以被蚀刻为暴露上绝缘层130。作为再分布层140的图案化的结果，各个再分布芯片焊盘141a可以分别形成在芯片区域10上的各个第一开口OP1中，如图18C所示。在芯片区域10上形成再分布芯片焊盘141a期间，可以从划线区域20完全去除再分布层140。
此后，如图18C所示，可以在上绝缘层130上形成钝化层153，以暴露再分布芯片焊盘141a的一部分和划线区域20上的上绝缘层130的一部分。在一些实施例中，在形成钝化层153之前，可以在半导体衬底100上形成保护层151，以共形地覆盖具有再分布芯片焊盘141a的结构。
在形成保护层151的情况下，形成钝化层153可包括使用涂覆处理形成钝化材料并使用曝光处理图案化钝化材料，而无需形成额外的光刻胶层。这里，可以执行钝化材料的图案化以暴露保护层151的再分布芯片焊盘141a上的部分和保护层151的划线区域20上的一部分。
接下来，如图18D所示，可以蚀刻由钝化层153暴露的保护层151以暴露再分布芯片焊盘141a。在此处理中，可以从划线区域20去除保护层151的一部分，以暴露划线区域20上的上绝缘层130的顶表面的一部分。因此，划线区域20上的上绝缘层130可以部分地暴露或凹陷。
此后，可以在钝化层153上形成第三掩模图案MPc以覆盖芯片区域10并暴露划线区域20的一部分。第三掩模图案MPc可以覆盖再分布芯片焊盘141a和部分覆盖在边缘区域23上的上绝缘层130的凹陷部分。
可以使用第三掩模图案MPc作为蚀刻掩模来各向异性地蚀刻上绝缘层130和下绝缘层110，以在划线区域20上形成第二开口OP2。第二开口OP2可以具有基本均匀的宽度并暴露层间绝缘层103。
作为形成第二开口OP2的结果，可以从划线区域20局部地去除下绝缘层110。可以在形成第二开口OP2之后去除第三掩模图案MPc。
此后，如参照图5H和图5I所述，可以沿着切割区域21执行对半导体衬底100的切割处理。由于在切割处理之前划线区域20上的下绝缘层110和上绝缘层130被部分地去除，所以可以防止对半导体衬底100的分离处理期间对薄膜的不完整切割、撕裂或形成朝向芯片区域的裂缝。另外，由于在部分蚀刻划线区域20上的下绝缘层110和上绝缘层130之前再分布层被完全从划线区域20中去除，所以可以防止切割处理之后再分布层的金属材料残留在边缘区域23上。
图19A是示出根据实施例的已经从半导体装置分离出的半导体芯片的平面图。图19B是示出根据实施例的包括半导体芯片的半导体封装件的截面图。
参照图19A，通过对半导体衬底100的切割处理而划分成的半导体芯片200可以包括芯片区域10和芯片区域10周围的边缘区域23。剩余的测试结构30R和剩余过程监视结构40R可以保留在边缘区域23的一些部分中。上绝缘层的第二开口的一部分可以保留在边缘区域23中。换句话说，上绝缘层可以在半导体芯片200边缘区域23中具有阶梯结构。如上所述，剩余过程监视结构40R可以不与上绝缘层的第二开口重叠。
参照图19B，半导体封装件1000可以包括半导体芯片200、封装衬底500、外部耦接端子550和模塑层570。在一些实施例中，半导体芯片200可以通过前述方法来制造，并且可以安装在封装衬底500上。
如上所述，半导体芯片200可以包括由钝化层153暴露的再分布芯片焊盘141a。再分布芯片焊盘141a可以包括用于传输数据信号的数据焊盘、用于传输命令信号和地址信号的命令/地址焊盘、以及分别施加地电压和电源电压的电源焊盘和地焊盘。
封装衬底500可以是例如印刷电路板、柔性衬底、带状衬底(tape substrate)等。在一些实施例中，封装衬底500可以包括设置内部互连线的柔性或刚性印刷电路板或其组合。
封装衬底500可以具有彼此面对的顶表面和底表面，并且可以包括接合焊盘510、内部互连线ICL和外部耦接焊盘520。接合焊盘510可以布置在封装衬底500的顶表面上，并且外部耦接焊盘520可以布置在封装衬底500的底表面上。半导体芯片200可以位于封装衬底500的顶表面的中心区域上，并且粘合剂层515可以设置在半导体芯片200和封装衬底500之间。
接合焊盘510可以通过导线W连接到半导体芯片200的再分布芯片焊盘141a。外部耦接焊盘520可以通过内部互连线ICL连接到接合焊盘510。
模塑层570可以设置在封装衬底500的顶表面上以覆盖半导体芯片200。模塑层570可以由环氧树脂模塑料形成或包括环氧树脂模塑料。
外部耦接端子550可以附接到布置在封装衬底500的底表面上的外部耦接焊盘520。半导体封装件1000可以通过外部耦接端子550连接到外部电子装置。
根据一些实施例，可以使用划线区域上的下绝缘层和上绝缘层之间的材料特性的差异来部分地蚀刻划线区域上的下绝缘层和上绝缘层。因此，可以防止在对半导体衬底的分离处理期间发生处理不良(例如，半导体衬底的不完全切割问题或下绝缘层和上绝缘层中的剥离问题或破裂问题)。因此，由该半导体衬底分成的半导体芯片的可靠性和良率可以得到改善。
此外，可以在划线区域上形成具有圆形侧壁的第二开口，然后，可以形成再分布芯片焊盘。因此，可以防止再分布层的金属材料残留在划线区域上。因此，可以减少在封装单独分开的半导体芯片的处理中可能发生的不良。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，除非另外特别指出，否则结合特定实施例描述的特性、特征和/或元件可以单独使用或与结合其他实施例描述的特性、特征和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种半导体装置，包括：
半导体衬底，其包括芯片区域和所述芯片区域周围的边缘区域；
下绝缘层，其位于所述半导体衬底上；
芯片焊盘，其位于所述芯片区域上的所述下绝缘层上；
上绝缘层，其位于所述下绝缘层上以覆盖所述芯片焊盘，所述上绝缘层包括与所述下绝缘层不同的绝缘材料；和
再分布芯片焊盘，其位于所述芯片区域上以穿透所述上绝缘层并连接到所述芯片焊盘，
其中所述上绝缘层包括：
第一部分，其位于所述芯片区域上并具有第一厚度；
第二部分，其位于所述边缘区域上，所述第二部分从所述第一部分延伸并具有小于所述第一厚度的第二厚度；以及
第三部分，其位于所述边缘区域上，所述第三部分从所述第二部分延伸、与所述第一部分间隔开，并且具有随着远离所述第二部分而减小的厚度。
2.根据权利要求1所述的半导体装置，其中：
所述上绝缘层具有所述第一部分与所述第二部分之间的第一倾斜表面以及所述第二部分与所述第三部分之间的第二倾斜表面，并且
所述第一倾斜表面的倾斜角度不同于所述第二倾斜表面的倾斜角度。
3.根据权利要求1所述的半导体装置，其中，所述下绝缘层包括介电常数低于所述上绝缘层的介电常数的介电材料。
4.根据权利要求1所述的半导体装置，其中，在所述边缘区域上，所述下绝缘层包括具有第一下部厚度的第一部分和具有小于所述第一下部厚度的第二下部厚度的第二部分。
5.根据权利要求1所述的半导体装置，还包括位于所述边缘区域上的所述下绝缘层中的坝结构，
其中所述坝结构位于所述上绝缘层的所述第二部分的下方。
6.根据权利要求1所述的半导体装置，还包括在所述半导体衬底的所述边缘区域上的测试结构，
其中所述测试结构与所述上绝缘层的所述第三部分重叠。
7.根据权利要求1所述的半导体装置，还包括在所述边缘区上的所述下绝缘层上的虚设金属图案，
其中，在所述边缘区域上，所述上绝缘层暴露所述虚设金属图案的一部分。
8.根据权利要求7所述的半导体装置，还包括在所述下绝缘层中与所述虚设金属图案重叠的虚设金属结构，
其中，所述虚设金属结构包括与所述虚设金属图案不同的金属材料。
9.根据权利要求1所述的半导体装置，还包括在所述边缘区域上的所述下绝缘层上的过程监视图案，其中：
所述上绝缘层还包括设置在所述边缘区域上的第四部分，并且
所述第四部分具有第四厚度并覆盖所述过程监视图案，其中所述第四厚度等于所述第一厚度。
10.根据权利要求1所述的半导体装置，还包括钝化层，所述钝化层覆盖所述上绝缘层的所述第一部分并暴露所述上绝缘层的所述第二部分和所述第三部分。
11.一种半导体装置，包括：
半导体衬底，其包括芯片区域和所述芯片区域周围的边缘区域；
下绝缘层，其位于所述半导体衬底上；
芯片焊盘，其位于所述芯片区域上的所述下绝缘层上；
上绝缘层，其位于所述下绝缘层上，所述上绝缘层具有暴露所述芯片区域上的所述芯片焊盘的第一开口和暴露所述边缘区域上的所述下绝缘层的一部分的第二开口；以及
再分布芯片焊盘，其在所述第一开口中连接到所述芯片焊盘，
其中所述第二开口的至少一部分具有圆形侧壁。
12.根据权利要求11所述的半导体装置，其中：
在所述边缘区域上，所述上绝缘层包括具有第一厚度的第一部分和具有远离所述芯片区域而减小的厚度的第二部分，并且
在所述芯片区域上，所述上绝缘层具有大于所述第一厚度的第二厚度。
13.根据权利要求11所述的半导体装置，其中，在所述边缘区域上，所述下绝缘层包括具有第一厚度的第一部分和具有小于所述第一厚度的第二厚度的第二部分。
14.根据权利要求13所述的半导体装置，其中，所述上绝缘层的所述第二开口暴露所述下绝缘层的所述第二部分。
15.根据权利要求11所述的半导体装置，其中：
所述上绝缘层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层，
所述第二绝缘层包括与所述第一绝缘层和所述第三绝缘层不同的绝缘材料，并且
在所述边缘区域上，所述第三绝缘层具有阶梯结构。
16.根据权利要求11所述的半导体装置，其中，所述下绝缘层包括介电常数低于所述上绝缘层的介电常数的介电材料。
17.根据权利要求11所述的半导体装置，还包括在所述半导体衬底的所述边缘区域上的测试结构，
其中所述上绝缘层的所述第二开口与所述测试结构重叠。
18.根据权利要求11所述的半导体装置，还包括在所述边缘区域上的所述下绝缘层上的虚设金属图案，
其中所述上绝缘层的所述第二开口暴露所述虚设金属图案。
19.根据权利要求18所述的半导体装置，其中，所述虚设金属图案位于与所述芯片焊盘相同的水平高度处。
20.根据权利要求11所述的半导体装置，还包括：
所述半导体衬底的所述边缘区域上的测试结构；和
再分布测试焊盘，其在所述边缘区域上的所述下绝缘层上并连接到所述测试结构，
其中所述第二开口暴露所述再分布测试焊盘的一部分。
21.根据权利要求11所述的半导体装置，还包括钝化层，所述钝化层位于所述芯片区域上的所述上绝缘层上以暴露所述再分布芯片焊盘的一部分和所述上绝缘层的所述圆形侧壁。
22.根据权利要求11所述的半导体装置，还包括设置在所述边缘区域的一部分上的过程监视结构，
其中所述上绝缘层在所述边缘区域延伸以覆盖所述过程监视结构。
23.一种半导体装置，包括：
半导体衬底，其包括芯片区域和所述芯片区域周围的边缘区域；
下绝缘层，其位于所述半导体衬底上；
芯片焊盘，其位于所述芯片区域上的所述下绝缘层上；
上绝缘层，其位于所述下绝缘层上以覆盖所述芯片焊盘，所述上绝缘层包括与所述下绝缘层不同的绝缘材料；以及
再分布芯片焊盘，其位于所述芯片区域上以穿透所述上绝缘层并连接到所述芯片焊盘，
其中，所述上绝缘层包括：
第一部分，其位于所述边缘区域的第一部上并具有第一厚度；和
第二部分，其位于所述边缘区域的第二部上,所述第二部分从所述第一部分延伸并具有小于所述第一厚度的第二厚度。
24.根据权利要求23所述的半导体装置，还包括设置在所述边缘区域的所述第一部上的过程监视结构，
其中所述上绝缘层的所述第一部分覆盖所述过程监视结构。
25.根据权利要求23所述的半导体装置，其中所述上绝缘层在所述边缘区域上具有圆形侧壁。
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