KR20240067704A - 반도체 소자 및 그 제조 방법 - Google Patents

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최규훈
하승석
강석명
남서우
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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 제1 패턴 밀도를 갖는 제1 영역 및 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 갖는 제2 영역을 포함하는 기판 상의 스토퍼 층이 형성된 복수의 도전성 패턴들을 형성하는 단계; 상기 도전성 패턴들 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 영역 상의 상기 제1 층간 절연층의 적어도 일부를 노출시키고, 상기 제2 영역 상에 배치되는 포토레지스트 패턴을 형성하는 단계; 상기 제1 영역 상의 상기 제1 층간 절연층의 적어도 일부를 식각하는 단계; 상기 제1 영역 상의 상기 스토퍼 층의 상면이 노출되도록 제1 폴리싱 하는 단계; 상기 제1 영역 상의 상기 스토퍼 층을 식각하는 단계; 상기 도전성 패턴들 상에 제2 층간 절연층을 형성하는 단계; 및 상기 제1 영역 상의 상기 도전성 패턴들의 상면이 노출되도록 제2 폴리싱 하는 단계를 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING THE SAME }
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 장치는 반도체 기판에 형성되는 반도체 소자들 및 반도체 소자들을 연결하기 위한 배선들 등을 포함할 수 있다. 반도체 장치의 집적도가 증가함에 따라 반도체 소자들을 연결하기 위한 배선들의 면적을 줄이고 효율적으로 배치하기 위한 연구가 활발히 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및/또는 전기적 특성이 향상된 반도체 소자 및 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 제1 패턴 밀도를 갖는 제1 영역 및 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 갖는 제2 영역을 포함하는 기판 상의 스토퍼 층이 형성된 복수의 도전성 패턴들을 형성하는 단계; 상기 도전성 패턴들 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 영역 상의 상기 제1 층간 절연층의 적어도 일부를 노출시키고, 상기 제2 영역 상에 배치되는 포토레지스트 패턴을 형성하는 단계; 상기 제1 영역 상의 상기 제1 층간 절연층의 적어도 일부를 식각하는 단계; 상기 제1 영역 상의 상기 스토퍼 층의 상면이 노출되도록 제1 폴리싱 하는 단계; 상기 제1 영역 상의 상기 스토퍼 층을 식각하는 단계; 상기 도전성 패턴들 상에 제2 층간 절연층을 형성하는 단계; 및 상기 제1 영역 상의 상기 도전성 패턴들의 상면이 노출되도록 제2 폴리싱 하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 기판 상의 제1 스토퍼 층이 형성된 제1 도전성 패턴 및 제2 스토퍼 층이 형성된 제2 도전성 패턴을 형성하는 단계; 상기 제1 도전성 패턴 및 상기 제2 도전성 패턴 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층의 적어도 일부를 노출시키고, 상기 제2 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층 상에 배치되는 포토레지스트 패턴을 형성하는 단계; 상기 제1 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층의 적어도 일부를 식각하는 단계; 상기 제1 스토퍼 층의 상면이 노출되도록 제1 폴리싱 하는 단계; 상기 제1 스토퍼 층을 식각하는 단계; 상기 제1 도전성 패턴 및 제2 도전성 패턴 상에 제2 층간 절연층을 형성하는 단계; 및 상기 제1 도전성 패턴의 상면이 노출되도록 제2 폴리싱 하는 단계를 포함하되, 상기 제1 도전성 패턴이 존재하는 영역은 주변보다 상대적으로 큰 제1 패턴 밀도를 갖고, 상기 제2 도전성 패턴이 존재하는 영역은 상기 제1 패턴 밀도 보다 작은 제2 패턴 밀도를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 하부 절연층 상의 제1 스토퍼 층이 형성된 제1 도전성 패턴 및 제2 스토퍼 층이 형성된 제2 도전성 패턴을 형성하는 단계; 상기 제1 도전성 패턴 및 상기 제2 도전성 패턴 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층의 적어도 일부를 노출시키고, 상기 제2 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층 상에 배치되는 포토레지스트 패턴을 형성하는 단계; 상기 제1 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층의 적어도 일부를 식각하는 단계; 상기 제1 스토퍼 층의 상면이 노출되도록 제1 폴리싱 하는 단계; 상기 제1 스토퍼 층을 식각하는 단계; 상기 제1 도전성 패턴 및 제2 도전성 패턴 상에 제2 층간 절연층을 형성하는 단계; 및 상기 제1 도전성 패턴의 상면이 노출되도록 제2 폴리싱 하는 단계를 포함하되, 상기 제1 도전성 패턴이 존재하는 영역은 주변보다 상대적으로 큰 제1 패턴 밀도를 갖고, 상기 제2 도전성 패턴이 존재하는 영역은 상기 제1 패턴 밀도 보다 작은 제2 패턴 밀도를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 패턴 밀도를 갖는 제1 영역 및 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 갖는 제2 영역을 포함하는 기판; 상기 제1 영역 상에 배치되는 제1 도전성 패턴 및 상기 제2 영역 상에 배치되는 제2 도전성 패턴을 포함하는 복수의 도전성 패턴들; 상기 제2 도전성 패턴 상의 스토퍼 층; 상기 제2 영역 상에 배치되고, 상기 제2 도전성 패턴의 적어도 일부를 덮는 제1 층간 절연층; 및 상기 제1 영역 및 상기 제2 영역 상에 배치되고, 상기 복수의 도전성 패턴들 각각의 사이에 배치되는 제2 층간 절연층을 포함하고, 상기 제2 도전성 패턴은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)일 수 있다.
패턴 밀도가 상대적으로 큰 영역을 노출시키는 포토레지스트 패턴을 형성함으로써, 제1 층간 절연층의 단차를 형성하고, 패턴 밀도가 상대적으로 작은 영역에 스토퍼 층이 존재하는 구조를 통해, 집적도 및/또는 전기적 특성이 향상된 반도체 소자 및 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 제조 방법 순서를 나타낸 흐름도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 4 내지 도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 제조 방법 순서를 나타낸 흐름도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판(101) 상에 제1 스토퍼 층(125) 및 제2 스토퍼 층(126)이 형성된 복수의 도전성 패턴들(120, 121, 122, 130)을 형성하는 것으로 시작될 수 있다(S1).
다음으로, 복수의 도전성 패턴들(120, 121, 122, 130) 상에 제1 층간 절연층(151)을 형성할 수 있다. 예를 들어, 복수의 도전성 패턴들(120, 121, 122, 130), 제1 스토퍼 층(125) 및 제2 스토퍼 층(126)을 덮도록 제1 층간 절연층(151)을 형성할 수 있다(S2).
이후, 제1 도전성 패턴들(120, 121, 122)이 존재하는 영역의 제1 층간 절연층(151)을 노출시키고, 제2 도전성 패턴들(130)이 존재하는 영역의 제1 층간 절연층(151)을 덮도록 포토레지스트 패턴(200)을 형성할 수 있다(S3). 즉, 제1 영역(A) 상의 제1 층간 절연층(151)의 적어도 일부를 노출시키고, 제2 영역(B) 상에 배치되는 포토레지스트 패턴(200)을 형성할 수 있다(S3).
포토레지스트 패턴(200)을 형성한 후, 제1 영역(A) 상의 노출된 제1 층간 절연층(151)의 적어도 일부를 식각할 수 있다(S4).
다음으로, 포토레지스트 패턴(200)을 제거한 뒤, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 제1 스토퍼 층(125)의 상면을 노출되도록 제1 폴리싱 단계가 수행될 수 있다(S5).
다음으로, 에치백 공정을 수행하여 제1 영역(A) 상의 상면이 노출된 제1 스토퍼 층(125)을 식각할 수 있다(S6).
제1 스토퍼 층(125)을 식각하여 제거한 후, 복수의 도전성 패턴들(120, 121, 122, 130) 및 제2 스토퍼 층(126)을 덮도록 제2 층간 절연층(152)을 형성할 수 있다(S7).
다음으로, 제2 층간 절연층(152)을 화학적 기계적 연마(CMP) 공정을 이용하여, 제1 도전성 패턴들(120, 121, 122)의 상면 및 제2 스토퍼 층(126)의 상면이 노출되도록 제2 폴리싱 단계가 수행될 수 있다(S8). 제1 도전성 패턴들(120, 121, 122)의 상면이 노출된 후에도 제2 스토퍼 층(126)은 잔존하므로, 제2 스토퍼 층(126)은 제2 도전성 패턴들(130)을 보호할 수 있다. 이로 인해, 후속하는 공정에서 제2 도전성 패턴들(130)은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)의 역할을 함으로써, 집적도 및/또는 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3은 도 2의 반도체 소자를 절단선 Ⅰ-Ⅰ'을 따라서 절단한 단면을 도시한다.
설명의 편의를 위하여, 도 2 및 도 3에서는 반도체 소자(100)의 주요 구성요소들만을 도시하였고, 기판(101)은 반도체 웨이퍼의 일부분만을 도시한 것이다.
도 2 및 도 3을 참조하면, 반도체 소자(100)는 기판(101), 기판(101)상의 제1 도전성 패턴(120, 121, 122) 및 제2 스토퍼 층(126)이 형성된 제2 도전성 패턴(130), 제1 층간 절연층(151), 및 제2 층간 절연층(152)을 포함할 수 있다.
도 2에서와 같이, 'A'로 표시된 부분은 제1 영역(A)으로 지칭될 수 있고, 'B'로 표시된 부분은 제2 영역(B)으로 지칭될 수 있다. 제1 영역(A)은 패턴의 밀도가 주변 보다 상대적으로 큰 영역에 해당되며 제1 패턴 밀도를 가질 수 있다. 제2 영역(B)은 패턴의 밀도가 주변 보다 상대적으로 작은 영역에 해당되며 제1 패턴 밀도보다 작은 제2 패턴 밀도를 가질 수 있다. 예시적인 실시예들에 따르면, 제1 영역(A)은 셀 영역(Cell region)에 해당될 수 있고, 제2 영역(B)은 주변 영역(Peripheral region)에 해당될 수 있다. 제1 영역(A)에는 복잡한 반도체 소자들이 형성되는 곳이기 때문에 패턴의 밀도가 매우 큰 영역 일 수 있고, 제2 영역(B)은 포토 리소그래피(Photolithography) 공정을 위한 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)이 형성되는 부분으로서 패턴 밀도가 매우 작은 영역일 수 있다.
기판(101)은 제1 패턴 밀도를 갖는 제1 영역(A) 및 제1 패턴 밀도보다 작은 제2 패턴 밀도를 갖는 제2 영역(B)을 포함할 수 있다. 기판(101)은 제1 방향(x)과 제2 방향(y)으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 기판 또는 SOI(Silicon On Insulator)와 같은 멀티레이어(multilayers) 기판일 수 있다. 반도체 기판은 예를 들어, 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe), 실리콘 탄화물(SiC), 갈륨 질화물(GaN) 또는 갈륨 비소(GaAs)를 포함할 수 있다. 기판(101)은 p 형 또는 n 형이 되도록 불순물로 도핑된 반도체 기판으로서, 트랜지스터와 같은 소자들이 형성된 활성 영역을 포함할 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(101)과 복수의 도전성 패턴들(120, 121, 122, 130) 사이에는 반도체 소자를 구성하는 여러가지 도전층 또는 절연층들로 된 하지층이 개재될 수도 있다. 상기 절연층들은 기판(101)의 활성 영역이 형성된 면 상에 배치될 수 있다. 상기 절연층들은 BEOL과 같은 배선 라인을 형성하기 위한 영역으로 제공될 수 있으나, 이에 한정되지 않는다. 상기 절연층들 상에 후속 공정에서 형성될 배선 라인은 콘택 구조(미도시)를 통해 활성 영역에 전기적으로 연결될 수 있다. 상기 절연층들은 TEOS(tetraethyl ortho silicate), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 나노다공성 실리카(nanoporous silica), HSQ(hydrogensilsesquioxanes), Teflon-AF (polytetrafluorethylene 또는 PTFE), FSG(silicon oxyfluoride), 탄소 도핑된 SiO2(SiCO), SiCOH(hydrogenated silicon oxycarbide), 또는 저유전율(low-k) 물질 또는 울트라 저유전율(ultra-low k(ULK) 유전체 물질들(예, 유전상수 2.5 이하)을 포함할 수 있다. 이하에서는, 기판(101) 상에 직접 복수의 도전성 패턴들(120, 121, 122, 130)이 형성되는 것을 예로서 설명한다.
복수의 도전성 패턴들(120, 121, 122, 130)은 제1 영역(A) 상의 제1 도전성 패턴(120, 121, 122) 및 제2 영역(B) 상의 제2 도전성 패턴(130)을 포함할 수 있다. 제1 도전성 패턴(120, 121, 122)은 제2 방향(y)을 따라 배열되는 제1 전원 배선 패턴(121), 제2 전원 배선 패턴(122), 및 배선 패턴들(120)을 포함할 수 있다. 제1 및 제2 전원 배선 패턴들(121, 122)은 제2 방향(y)과 교차하는 제1 방향(x)으로 연장될 수 있다. 예시적인 실시예들에 따르면, 제1 전원 배선 패턴(121)은 셀 들에 제1 전원(VDD)을 공급할 수 있고 제2 전원 배선 패턴(122)은 셀 들에 제1 전원(VDD)보다 작은 제2 전원(VSS)을 공급할 수 있다. 배선 패턴들(120)은 제1 및 제2 전원 배선 패턴들(121, 122)과 동일한 레벨에 배치되며, 제2 방향(y)과 교차하는 제1 방향(x)으로 연장될 수 있다. 제1 도전성 패턴(120, 121, 122)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전성 패턴(120, 121, 122)은 불활성 금속(Noble metal)을 포함할 수 있다. 구체적으로, 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 이리듐(Ir), 백금(Pt), 및 금(Au) 등을 포함할 수 있다.
제2 도전성 패턴(130)은 제2 방향(y)을 따라 배열될 수 있다. 제2 도전성 패턴(130)은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)일 수 있다. 제2 도전성 패턴(130)은 제1 도전성 패턴(120, 121, 122)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정되지 않는다. 상술한 배선 패턴들(120)의 폭은 제2 도전성 패턴(130)의 폭보다 작으므로, 제1 영역(A)에 존재하는 배선 패턴들(120)의 개수는 제2 영역(B)에 존재하는 제2 도전성 패턴(130)의 개수보다 많을 수 있다. 이로 인해, 제1 영역(A)은 제2 영역(B)보다 패턴의 밀도가 클 수 있다.
스토퍼층(125, 126)은 제1 스토퍼 층(125) 및 제2 스토퍼 층(126)을 포함할 수 있다. 제1 스토퍼 층(125)은 제1 도전성 패턴(120, 121, 122) 상에 배치될 수 있다. 제2 스토퍼 층(126)은 제2 도전성 패턴(130) 상에 배치될 수 있다. 제2 스토퍼 층(126)은 제2 영역(B) 상의 제2 도전성 패턴(130)의 손상이 가는 것을 방지하고, 후속 공정에서, 얼라인 키(aling key) 및/또는 오버레이 패턴(overlay pattern) 역할을 하는 제2 도전성 패턴(130)을 보호할 수 있다. 제2 스토퍼 층(126)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 층간 절연층(151)은 제2 영역(B) 상에 존재할 수 있다. 제1 층간 절연층(151)은 기판(101)의 상면을 덮을 수 있다. 제1 층간 절연층(151)은 제2 도전성 패턴들(130) 사이에 배치될 수 있다. 제1 층간 절연층(151)의 상면은 제2 도전성 패턴들(130)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 층간 절연층(151)은, 예를 들어, 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 저유전체(low-k dielectric)는 SiOC, SiO, SiOF 또는 SiCOH으로 이루어질 수 있다.
제2 층간 절연층(152)은 제1 영역(A) 및 제2 영역(B) 상에 배치될 수 있다. 제2 층간 절연층(152)은 제1 및 제2 도전성 패턴들(120, 121, 122, 130) 사이에 배치될 수 있다. 제2 층간 절연층(152)은 기판(101) 및 제1 층간 절연층(151)을 덮을 수 있다. 제2 층간 절연층(152)의 상면은 제1 및 제2 도전성 패턴들(120, 121, 122, 130)의 상면과 실질적으로 공면을 이룰 수 있다. 예시적인 실시예에 따르면, 제2 스토퍼 층(126)의 상면은 제2 층간 절연층(152)의 상면 보다 높은 레벨에 위치할 수 있다. 제2 층간 절연층(152)은 기판(101)의 일부를 관통할 수 있다. 제2 층간 절연층(152)은, 예를 들어 산화물 층일 수 있다. 제2 층간 절연층(152)은 제1 층간 절연층(151)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정되지 않는다.
도 4 내지 도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4 내지 도 8은 도 2의 반도체 소자를 절단선 Ⅰ-Ⅰ'을 따라서 절단한 단면들을 도시한다.
도 1 및 도 4를 참조하면, 제1 영역(A) 상의 제1 도전성 패턴(120, 121, 122) 및 제2 영역(B) 상의 제2 도전성 패턴(130)을 형성(S1) 한 후, 제1 층간 절연층(151)을 형성할 수 있다(S2).
먼저, 제1 영역(A) 상의 제1 도전성 패턴(1201, 121, 122) 및 제2 영역(B) 상의 제2 도전성 패턴(130)을 형성할 수 있다(S1). 제1 영역(A) 상의 배치되는 제1 및 제2 전원 배선 패턴들(121, 122), 및 배선 패턴들(120)의 간격은 제2 영역(B) 상의 배치되는 제2 도전성 패턴들(130)의 간격보다 작을 수 있다. 제1 도전성 패턴(120, 121, 122) 및 제2 도전성 패턴(130)을 형성한 후, 제1 도전성 패턴(120, 121, 122) 상의 제1 스토퍼 층(125) 및 제2 도전성 패턴(130) 상의 제2 스토퍼 층(126)을 형성할 수 있다. 예시적인 실시예에 따르면, 패턴의 밀도가 상대적으로 큰 제1 영역(A)에서, 배선 패턴들(120) 상의 제1 스토퍼 층(125)의 상면은 제1 및 제2 전원 배선 패턴들(121, 122) 상의 제1 스토퍼 층(126)의 상면 보다 낮은 레벨에 배치될 수 있다. 또한, 배선 패턴들(120) 상의 제1 스토퍼 층(125)의 상면은 제2 도전성 패턴(130) 상의 제2 스토퍼 층(126)의 상면 보다 낮은 레벨에 배치될 수 있으나, 이에 한정되지 않는다.
다음으로, 기판(101), 제1 도전성 패턴(120, 121, 122), 제2 도전성 패턴(130), 제1 스토퍼 층(125), 및 제2 스토퍼 층(126)을 덮도록 제1 층간 절연층(151)을 형성할 수 있다. 도 4 에서와 같이, 제1 층간 절연층(151)의 상면은 제1 영역(A) 및 제2 영역(B)에서 실질적으로 동일한 레벨을 이루는 것으로 도시하였으나, 이에 한정되지 않으며, 패턴의 밀도가 높은 제1 영역(A)의 제1 층간 절연층(151)의 상면이 제2 영역(B)의 제1 층간 절연층(151)의 상면 보다 높은 레벨에 위치할 수 있다.
도 1 및 도 5를 참조하면, 제1 영역(A)의 제1 층간 절연층(151)을 노출시키고, 제2 영역(B)의 제1 층간 절연층(151) 상에 배치되는 포토레지스트 패턴(200)을 형성할 수 있다(S3). 다음으로, 포토레지스트 패턴(200)을 이용하여, 제1 영역(A)의 제1 층간 절연층(151)의 적어도 일부를 식각할 수 있다(S4).
포토레지스트 패턴(200)을 형성하지 않고, 후속되는 화학적 기계적 연마(CMP) 공정을 진행하는 경우 패턴 밀도가 큰 제1 영역(A)에서보다 패턴 밀도가 작은 제2 영역(B)에서 화학적 기계적 연마(CMP)가 많이 되어 디싱(Dishing)이 발생되며, 디싱이 발생된 제2 영역(B)에서는 화학적 기계적 연마(CMP)가 계속 진행되는 동안에, 제2 스토퍼 층(126)이 노출되게 되며, 화학적 기계적 연마(CMP) 공정이 과잉되면 제2 영역(B)의 제2 스토퍼 층(126)이 연마되어 얇아지거나, 제거되어 제2 영역(B) 상의 제2 도전성 패턴(130)에 손상이 가해질 수 있다. 이로 인해 후속 공정에서, 제2 도전성 패턴(130)은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)의 역할을 제대로 하지 못할 수 있다. 따라서, 패턴의 밀도가 높은 제1 영역(A)을 노출시키고, 패턴의 밀도가 낮은 제2 영역(B) 상에 포토레지스트 패턴(200)을 형성하고, 포토레지스트 패턴(200)을 이용하여 제1 영역(A) 및 제2 영역(B) 상의 제1 층간 절연층(151)의 단차를 형성하여 위와 같은 문제점을 해결할 수 있다.
구체적으로, 포토레지스트 패턴(200)을 이용하여, 제1 영역(A)의 제1 층간 절연층(151)의 적어도 일부를 식각할 수 있다(S4). 제1 층간 절연층(151)은 포토레지스트 패턴(200)에 대하여 식각 선택성을 갖는 물질로 이루어 질 수 있다. 또한, 제1 영역(A) 상의 제1 층간 절연층(151)의 적어도 일부를 식각하는 공정은 예를 들어, 건식 식각 공정 및/또는 습식 식각 공정을 통해 이루어질 수 있다. 제1 영역(A) 상의 제1 층간 절연층(151)의 적어도 일부를 식각하는 단계(S4) 후에, 제2 영역(B) 상의 제1 층간 절연층(151)의 상면이 제1 영역(A) 상의 제1 층간 절연층(151)의 상면보다 높은 레벨에 위치할 수 있다. 예를 들어, 제2 영역(B) 상의 제1 층간 절연층(151)의 상면이 제1 영역(A) 상의 제1 층간 절연층(151)의 상면보다 약 500Å 내지 약 1500 Å 높은 레벨에 위치할 수 있다. 구체적으로, 제2 영역(B) 상의 제1 층간 절연층(151)의 상면이 제1 영역(A) 상의 제1 층간 절연층(151)의 상면보다 약 500Å 내지 약 1000 Å 높은 레벨에 위치할 수 있다. 예시적인 실시예에서 제2 영역(B) 상의 제1 층간 절연층(151)의 상면이 제1 영역(A) 상의 제1 층간 절연층(151)의 상면보다 약 700Å 높은 레벨에 위치한 것이 측정되었다. 제2 영역(B) 상의 제1 층간 절연층(151)의 상면이 제1 영역(A) 상의 제1 층간 절연층(151)의 상면의 레벨 차이가 약 500Å 보다 작은 경우, 후속 공정에서 제2 스토퍼 층(126)이 제거되어 제2 도전성 패턴(130)이 손상될 수 있다. 제2 영역(B) 상의 제1 층간 절연층(151)의 상면이 제1 영역(A) 상의 제1 층간 절연층(151)의 상면의 레벨 차이가 약 1500Å 보다 큰 경우 제1 도전성 패턴(120, 121, 122)이 손상되어, 반도체 소자의 전기적 특성이 감소될 수 있다.
도 1 및 도 6을 참조하면, 포토레지스트 패턴(200)을 제거한 후, 제1 스토퍼 층(125)의 상면이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하는 제1 폴리싱 공정이 진행될 수 있다(S5).
제1 폴리싱 공정이 진행되는 동안 제1 영역(A) 및 제2 영역(B) 상의 제1 층간 절연층(151)의 상면의 레벨은 낮아질 수 있다. 제1 폴리싱 공정이 이루어 진 후, 제1 영역(A) 상의 제1 층간 절연층(151)의 상면은 제2 영역(B) 상의 제1 층간 절연층(151)의 상면 보다 낮은 레벨에 위치할 수 있다. 즉, 제2 영역(B) 상의 제1 층간 절연층(151)의 상면은 제1 영역(A) 상의 제1 층간 절연층(151)의 상면 보다 높은 레벨에 위치할 수 있다. 이로 인해, 후속하는 제1 스토퍼 층(125)을 제거하는 공정에서, 제2 영역(B) 상의 제1 층간 절연층(151)은 제2 스토퍼 층(126)을 일부 보호할 수 있다.
도 1 및 도 7을 참조하면, 제1 스토퍼 층(125)을 식각하여 완전히 제거할 수 있다(S6).
제1 스토퍼 층(125)은 에치백 공정에 의해 제거될 수 있다. 제1 영역(A) 상의 제1 스토퍼 층(125)을 식각하는 단계는 제1 도전성 패턴(120, 121, 122)의 상면이 노출되도록 식각하는 단계를 포함할 수 있다. 또한, 제1 스토퍼 층(125)을 식각하는 단계는, 제1 층간 절연층(151) 및 제2 스토퍼 층(126)의 일부를 식각하는 단계를 포함할 수 있다. 즉, 제1 스토퍼 층(125)을 제거하는 과정에서, 제1 층간 절연층(151) 및 제2 스토퍼 층(126)의 일부가 제거될 수 있다. 또한, 기판(101)의 일부가 제거될 수 있으나, 이에 한정되지 않는다. 제1 스토퍼 층(125)을 제거하는 공정으로 인해, 제1 도전성 패턴들(120, 121, 122) 사이 및 제2 도전성 패턴들(130) 사이에 개구부(OH)가 형성될 수 있다. 제1 스토퍼 층(125)을 제거하기 전 단계에서, 제2 영역(B) 상의 제1 층간 절연층(151)의 상면은 제1 영역(A) 상의 제1 층간 절연층(151)의 상면 보다 높은 레벨에 위치할 수 있다. 또한, 제1 스토퍼 층(125) 및 제2 스토퍼 층(126)과 제1 층간 절연층(151)은 서로 식각 선택성을 갖고, 제1 스토퍼 층(125) 및 제2 스토퍼 층(126)과 제2 층간 절연층(152)은 서로 식각 선택성을 가질 수 있다. 이로 인해, 제1 스토퍼 층(125)을 완전히 제거한 후에, 제2 영역(B) 상의 제1 층간 절연층(151) 및 제2 스토퍼 층(126)이 잔존할 수 있다.
도 1 및 도 8을 참조하면, 개구부(OH)를 채우도록 제1 도전성 패턴(120, 121, 122) 및 제2 도전성 패턴(130) 상에 제2 층간 절연층(152)을 형성할 수 있다(S7).
제2 층간 절연층(152)의 상면은 제1 영역(A) 및 제2 영역(B) 상에서 공면을 이룰 수 있으나, 이에 한정되지 않는다. 제2 층간 절연층(152)은 제1 도전성 패턴(120, 121, 122)의 상면, 기판(101)의 상면, 제1 층간 절연층(151)의 상면 및 제2 스토퍼 층(126)과 접촉할 수 있다.
다음으로, 도 1 및 도 3을 참조하면, 제1 도전성 패턴(120, 121, 122)의 상면이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하는 제2 폴리싱 공정이 진행될 수 있다(S8).
제2 폴리싱 공정이 진행되는 동안, 제2 스토퍼 층(126)은 제2 도전성 패턴(130)을 보호할 수 있다. 이로 인해, 후속되는 공정을 진행할 때, 제2 도전성 패턴(130)은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)의 역할을 수행할 수 있다. 제2 폴리싱 공정이 진행된 후, 제1 도전성 패턴(120, 121, 122)의 상면과 제2 층간 절연층(152)의 상면은 공면을 이룰 수 있으나, 이에 한정되지 않는다. 제2 폴리싱 공정이 진행된 후, 제2 스토퍼 층(126)은 잔존할 수 있다. 이로 인해, 제2 폴리싱 하는 단계 이후, 제2 스토퍼 층(126)의 상면은 제1 도전성 패턴(120, 121, 122)의 상면보다 높은 레벨에 위치할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 9는 도 2의 반도체 소자를 절단선 Ⅰ-Ⅰ'을 따라서 절단한 단면의 변형 실시예를 도시한다. 이하의 실시예에 대한 설명에서, 도 1 내지 도 3을 참조함여 상술한 설명과 중복되는 설명은 한다.
도 9를 참조하면, 반도체 소자(100a)는 하부 절연층(102), 하부 절연층(102)상의 제1 도전성 패턴(120, 121, 122) 및 제2 스토퍼 층(126)이 형성된 제2 도전성 패턴(130), 제1 층간 절연층(151), 및 제2 층간 절연층(152)을 포함할 수 있다. 반도체 소자(100a)는 비아(109)를 더 포함할 수 있다.
하부 절연층(102)은 제1 영역(A) 및 제2 영역(B)을 포함할 수 있다. 하부 절연층(102)은 제1 층간 절연층(151) 및 제2 층간 절연층(152)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정되지 않는다. 하부 절연층(102)은 기판(101)의 활성 영역이 형성된 면 상에 배치될 수 있다. 하부 절연층(102)은 FEOL (front-end-of-line) 및/또는 MOL (middle-of-line)구조일 수 있다. 하부 절연층(102)은 실리콘 산화물과 같은 저유전율 물질을 포함할 수 있다. 예를 들어, 저유전율 물질은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다.
비아(109)는 하부 절연층(102) 내에 형성될 수 있다. 비아(109)는 하부 절연층(102)의 적어도 일부를 관통할 수 있다. 비아(109)는 제1 도전성 패턴(120, 121, 122) 중 적어도 하나와 접촉할 수 있다. 예를 들어, 비아(109)는 배선 패턴들(120)과 접촉할 수 있다. 비아(109)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있다. 비아(109)는 금속 물질, 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 9의 반도체 소자(100a)는 도 3의 반도체 소자(100)와 유사한 공정에 의해 제조될 수 있다. 먼저, 하부 절연층(102) 상에 비아(109)를 형성할 수 있다. 다음으로, 상술한 도 3 내지 도 8와 동일한 공정이 수행될 수 있다. 다음으로, 도 9를 함께 참조하면, 제1 도전성 패턴(120, 121, 122)의 상면이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하는 제2 폴리싱 공정이 진행될 수 있다(S8). 제2 폴리싱 공정이 진행된 후, 제2 스토퍼 층(126)은 잔존할 수 있다. 이로 인해, 후속되는 공정을 진행할 때, 제2 도전성 패턴(130)은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)의 역할을 수행할 수 있다. 이로써, 집적도 및/또는 전기적 특성이 향상된 반도체 소자(100a)가 제공될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 101: 기판
102: 하부 절연층 120: 배선 패턴
121: 제1 전원 배선 패턴 122: 제2 전원 배선 패턴
125: 제1 스토퍼 층 126: 제2 스토퍼 층
130: 제2 도전성 패턴 151: 제1 층간 절연층
152: 제2 층간 절연층 200: 포토레지스트 패턴
A: 제1 영역 B: 제2 영역

Claims (10)

  1. 제1 패턴 밀도를 갖는 제1 영역 및 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 갖는 제2 영역을 포함하는 기판 상의 스토퍼 층이 형성된 복수의 도전성 패턴들을 형성하는 단계;
    상기 도전성 패턴들 상에 제1 층간 절연층을 형성하는 단계;
    상기 제1 영역 상의 상기 제1 층간 절연층의 적어도 일부를 노출시키고, 상기 제2 영역 상에 배치되는 포토레지스트 패턴을 형성하는 단계;
    상기 제1 영역 상의 상기 제1 층간 절연층의 적어도 일부를 식각하는 단계;
    상기 제1 영역 상의 상기 스토퍼 층의 상면이 노출되도록 제1 폴리싱 하는 단계;
    상기 제1 영역 상의 상기 스토퍼 층을 식각하는 단계;
    상기 도전성 패턴들 상에 제2 층간 절연층을 형성하는 단계; 및
    상기 제1 영역 상의 상기 도전성 패턴들의 상면이 노출되도록 제2 폴리싱 하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 스토퍼 층은 상기 제1 영역 상의 상기 도전성 패턴들 상에 배치되는 제1 스토퍼 층 및 상기 제2 영역 상의 상기 도전성 패턴들 상에 배치되는 제2 스토퍼 층을 포함하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 폴리싱 하는 단계 이후, 상기 제1 영역 상의 상기 제1 층간 절연층의 상면은 상기 제2 영역 상의 상기 제1 층간 절연층의 상면 보다 낮은 레벨에 위치하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 영역 상의 상기 스토퍼 층을 식각하는 단계는,
    상기 도전성 패턴들의 상면이 노출되도록 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 스토퍼 층과 상기 제1 층간 절연층은 서로 식각 선택성을 갖고, 상기 스토퍼 층과 상기 제2 층간 절연층은 서로 식각 선택성을 갖는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 영역 상의 상기 스토퍼 층을 식각하는 단계 이후, 상기 제2 영역 상의 상기 제1 층간 절연층이 존재하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 도전성 패턴들은 불활성 금속을 포함하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 제2 폴리싱 하는 단계 이후, 상기 제2 영역 상의 상기 스토퍼 층의 상면은 상기 제1 층간 절연층의 상면 보다 높은 레벨에 위치하는 반도체 소자의 제조 방법.
  9. 기판 상의 제1 스토퍼 층이 형성된 제1 도전성 패턴 및 제2 스토퍼 층이 형성된 제2 도전성 패턴을 형성하는 단계;
    상기 제1 도전성 패턴 및 상기 제2 도전성 패턴 상에 제1 층간 절연층을 형성하는 단계;
    상기 제1 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층의 적어도 일부를 노출시키고, 상기 제2 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층 상에 배치되는 포토레지스트 패턴을 형성하는 단계;
    상기 제1 도전성 패턴이 존재하는 영역의 상기 제1 층간 절연층의 적어도 일부를 식각하는 단계;
    상기 제1 스토퍼 층의 상면이 노출되도록 제1 폴리싱 하는 단계;
    상기 제1 스토퍼 층을 식각하는 단계;
    상기 제1 도전성 패턴 및 제2 도전성 패턴 상에 제2 층간 절연층을 형성하는 단계; 및
    상기 제1 도전성 패턴의 상면이 노출되도록 제2 폴리싱 하는 단계를 포함하되,
    상기 제1 도전성 패턴이 존재하는 영역은 주변보다 상대적으로 큰 제1 패턴 밀도를 갖고, 상기 제2 도전성 패턴이 존재하는 영역은 상기 제1 패턴 밀도 보다 작은 제2 패턴 밀도를 갖는 반도체 소자의 제조 방법.
  10. 제1 패턴 밀도를 갖는 제1 영역 및 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 갖는 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 배치되는 제1 도전성 패턴 및 상기 제2 영역 상에 배치되는 제2 도전성 패턴을 포함하는 복수의 도전성 패턴들;
    상기 제2 도전성 패턴 상의 스토퍼 층;
    상기 제2 영역 상에 배치되고, 상기 제2 도전성 패턴의 적어도 일부를 덮는 제1 층간 절연층; 및
    상기 제1 영역 및 상기 제2 영역 상에 배치되고, 상기 복수의 도전성 패턴들 각각의 사이에 배치되는 제2 층간 절연층을 포함하고,
    상기 제2 도전성 패턴은 얼라인 키(align key) 및/또는 오버레이 패턴(overlay pattern)인 반도체 소자.

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